WO2016117075A1 - 半導体モジュール及び半導体モジュールの製造方法 - Google Patents

半導体モジュール及び半導体モジュールの製造方法 Download PDF

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雄司 森永
康亮 池田
理 松嵜
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新電元工業株式会社
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Definitions

  • the present invention relates to a semiconductor module and a method for manufacturing the semiconductor module.
  • Patent Document 1 a semiconductor module including a substrate and a semiconductor element is known (see, for example, Patent Document 1).
  • the conventional semiconductor module 9 includes an insulating substrate 911, a conductor layer 912 provided on one surface of the insulating substrate 911, and other conductors provided at positions separated from the conductor layer 912.
  • a substrate 910 having conductor layers 913 and 914, a first electrode layer on one surface (the lower surface in FIG. 12), and two second electrode layers on the other surface (the upper surface in FIG. 12).
  • the first electrode layer is composed of a semiconductor element 920 bonded to the conductor layer 912, a wall portion 915 formed along the outer periphery of the insulating substrate 911, and the insulating substrate 911 and the wall portion 915.
  • Resin portion 940 formed by filling a bowl-shaped space with resin, resinous lid portion 950 disposed on the upper surface of resin portion 940, and one end of which is electrically connected to other conductor layer 913 (914) Are connected to each other, and from one end, the resin portion 940 and And an external (vertically upward) extending toward the terminal 960 for external connection (962) through the lid 950.
  • one second electrode layer is electrically connected to the terminal 960 through the wire 970 and the other conductor layer 913, and the other second electrode layer is It is electrically connected to the terminal 962 through the wire 972.
  • the conventional semiconductor module 9 includes the resin portion 940 formed by filling a bowl-shaped space formed by the substrate 910 and the wall portion 915 with resin, the conventional semiconductor module 9 is a semiconductor module having high impact resistance.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor module capable of easily forming a structure for resin sealing. Moreover, it aims at providing the manufacturing method of the semiconductor module for manufacturing such a semiconductor module.
  • a semiconductor module of the present invention has a first substrate having a first insulating substrate and a first conductor layer provided on one surface of the first insulating substrate, and a first electrode layer on one surface.
  • a semiconductor element having a second electrode layer on the other surface, the first electrode layer being bonded to the first conductor layer, and a second insulating substrate and one surface of the second insulating substrate.
  • a second substrate having the second conductor layer bonded to the second electrode layer, wherein the first conductor layer includes the first electrode.
  • a joining portion having a joining surface to be joined to the layer, a position surrounding the periphery of the joining portion in a plan view, and a state separated from or continuous with the joining portion, and an upper end surface of the joining portion.
  • a surrounding wall formed in a state of protruding above the bonding surface, and the first substrate includes the surrounding wall.
  • the semiconductor module is surrounded by the surrounding wall and is filled with resin in a space between the first insulating substrate and the second insulating substrate. The resin part formed by doing is further provided.
  • the surrounding wall portion is formed at a position surrounding the entire periphery of the joint portion in plan view and in a state of being separated from the joint portion.
  • a part of the space surrounded by the wall is not covered with the second insulating substrate, and the semiconductor module has one end electrically connected to the joint, and the one A first terminal for external connection extending from the end to the outside through a space surrounded by the surrounding wall portion and not covered with the second insulating substrate; and the first terminal And one end is electrically connected to the second conductor layer and is covered by the second insulating substrate in the space surrounded by the surrounding wall portion from the one end. Not extended to the outside through the space It is preferable to further include a second terminal for parts connected.
  • the surrounding wall portion is located at a position that surrounds the periphery of the joint portion in a range of not less than a half circumference and less than the entire circumference in plan view, and is spaced apart from the joint portion
  • the space formed in a state and surrounded by the surrounding wall portion is covered with the second insulating substrate, and the semiconductor module has one end electrically connected to the joint portion and the one side A space sandwiched between the first insulating substrate and the second insulating substrate at a position where the surrounding wall portion is not formed in a position surrounding the periphery of the joint portion in plan view.
  • a first terminal for external connection that extends outward through the first terminal, and one end of the first terminal electrically connected to the second conductor layer in a state of being separated from the first terminal; From the edge, around the joint as viewed in plan Out of the surrounding positions where the surrounding wall portion is not formed, the external connection is extended to the outside through a space sandwiched between the first insulating substrate and the second insulating substrate. It is preferable to further include a second terminal.
  • the surrounding wall portion is formed at a position surrounding the entire periphery of the joint portion in a plan view and continuously with the joint portion.
  • a part of the space surrounded by the wall is not covered with the second insulating substrate, and the second conductor layer has a second bonding surface that is bonded to the second electrode layer.
  • the second substrate includes a third bonding portion having a third bonding surface bonded to the surrounding wall portion, and an external connection extending outward from the third bonding portion.
  • the surrounding wall portion is continuous with the joint portion at a position that surrounds the periphery of the joint portion in a range of not less than a half circumference and less than the entire circumference as viewed in a plan view.
  • the space formed in a state and surrounded by the surrounding wall portion is covered with the second insulating substrate, and the second conductor layer has a second bonding surface bonded to the second electrode layer.
  • a first terminal for external connection extending toward the outside through a space sandwiched between the insulating substrates, and the second substrate has a third joint surface that joins the surrounding wall portion.
  • a third joint having, and extending outward from the third joint Having a second terminal for external connection, it may further include a third conductive layer provided at a position apart from the second conductive layer in one side of the second insulating substrate.
  • a groove for engaging with the surrounding wall portion is formed in the third joint portion in the third conductor layer.
  • a conductor layer for heat dissipation or electronic component mounting is provided on at least one of the other surface of the first substrate and the other surface of the second substrate. Preferably it is.
  • At least one of the first substrate and the second substrate is a DCB substrate.
  • the joint portion and the surrounding wall portion are formed by etching one conductor layer.
  • a method for manufacturing a semiconductor module according to the present invention is a method for manufacturing a semiconductor module according to any one of [1] to [9], wherein the first insulating substrate and the first A first substrate having a conductor layer to be a first conductor layer provided on one surface of one insulating substrate is prepared, and the conductor layer is etched to join the first electrode layer of the semiconductor element.
  • a state in which a joint having a joining surface is formed, at a position surrounding the periphery of the joint, separated from or continuous with the joint, and an upper end surface protruding above the joint A first conductor layer processing step for forming the surrounding wall portion so as to form a step, a step of disposing the semiconductor element so that the bonding portion and the first electrode layer face each other, and the bonding portion and the first electrode Process of joining layers
  • the second substrate is disposed so that the second conductor layer of the second substrate faces the second electrode layer of the semiconductor element and is in contact with the first substrate through the surrounding wall portion. And a step of joining the second electrode layer and the second conductor layer to form a structure in which the first substrate, the semiconductor element, and the second substrate are arranged in this order.
  • the semiconductor module of the present invention since it has a surrounding wall portion formed in a state surrounding the periphery of the joint portion in a plan view and having an upper end surface protruding above the joint surface, the resin There is no need to separately prepare a member for forming a structure for sealing, and a structure for resin sealing can be easily formed.
  • the semiconductor module of the present invention since the second electrode layer of the semiconductor element is bonded to the second conductor layer, the second conductor layer is electrically connected to the external connection terminal.
  • the second electrode layer of the semiconductor element and the external connection terminal can be electrically connected via the second conductor layer. Therefore, it is not necessary to electrically connect the second electrode layer of the semiconductor element and the external connection terminal via the wire, and it is not necessary to secure a height space for the wire loop.
  • the semiconductor module of the present invention is a semiconductor module that is smaller than the conventional one.
  • the semiconductor module of the present invention since the second electrode layer of the semiconductor element is bonded to the second conductor layer, the second conductor layer is electrically connected to the external connection terminal.
  • the second electrode layer of the semiconductor element and the terminal for external connection can be electrically connected through the second conductor layer having a larger cross-sectional area and lower resistance than the wire. Therefore, problems do not easily occur when a large current is passed through the semiconductor module, and the semiconductor module of the present invention is a semiconductor module having higher reliability than the conventional one.
  • the semiconductor module of the present invention since the second electrode layer of the semiconductor element is bonded to the second conductor layer provided on one surface of the second insulating substrate, the heat generated in the semiconductor element. Can be radiated to the outside through the first conductor layer and the first insulating substrate, and can be radiated to the outside through the second conductor layer and the second insulating substrate. Therefore, the semiconductor module of the present invention is a semiconductor module having higher heat dissipation than the conventional one.
  • the semiconductor module of the present invention has a surrounding wall portion formed at a position surrounding the periphery of the joint portion in a plan view with the upper end surface protruding above the joint surface.
  • a desired number of structures for sealing with a resin can be formed in a desired size at a desired position. Therefore, the semiconductor module of the present invention is a semiconductor module having a higher degree of design freedom than before.
  • the surrounding wall is positioned so as to surround the periphery of the joint and the upper end surface protrudes above the joint surface. Since the portion is formed, it is not necessary to separately prepare a member for forming a structure for resin sealing, and a structure for resin sealing can be easily formed.
  • the second conductor layer is connected to the external connection terminal in order to join the second electrode layer of the semiconductor element to the second conductor layer.
  • the second electrode layer of the semiconductor element and the external connection terminal can be electrically connected via the second conductor layer. Therefore, it is not necessary to electrically connect the second electrode layer of the semiconductor element and the external connection terminal via the wire, and it is not necessary to secure a height space for the wire loop. As a result, it is possible to manufacture a semiconductor module that is smaller than before.
  • the second conductor layer is connected to the external connection terminal in order to join the second electrode layer of the semiconductor element to the second conductor layer.
  • the second electrode layer of the semiconductor element and the terminal for external connection can be electrically connected via the second conductor layer having a larger cross-sectional area and lower resistance than the wire. Therefore, when a large current is passed through the manufactured semiconductor module, it is difficult for problems to occur, and a semiconductor module having higher reliability than the conventional one can be manufactured.
  • the second electrode layer of the semiconductor element is joined to the second conductor layer provided on one surface of the second insulating substrate.
  • the manufactured semiconductor module includes the second conductor layer and the second insulating substrate. Heat can be radiated to the outside. Therefore, it is possible to manufacture a semiconductor module having higher heat dissipation than before.
  • the upper end surface protrudes above the bonding surface at a position surrounding the bonding portion. Since the surrounding wall portion is formed, a desired number of structures for resin sealing can be formed at desired positions and in desired sizes. Therefore, it is possible to manufacture a semiconductor module having a higher degree of design freedom than before.
  • FIG. 2 is a diagram for explaining the semiconductor module 1 according to the first embodiment.
  • 1A is a plan view of the semiconductor module 1
  • FIG. 1B is a cross-sectional view taken along the line AA in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along the line BB in FIG.
  • FIG. 1D is a cross-sectional view taken along the line CC of FIG. 1A.
  • FIG. 3 is a view for explaining a first substrate 10 and a second substrate 30.
  • 2A is a plan view of the first substrate 10
  • FIG. 2B is a cross-sectional view taken along the line DD in FIG. 2A
  • FIG. 2C is a plan view of the second substrate 30.
  • FIG. 1A is a plan view of the semiconductor module 1
  • FIG. 1B is a cross-sectional view taken along the line AA in FIG. 1A
  • FIG. 1D is a cross-sectional view taken along the line CC of FIG. 1A.
  • FIG. 2 (d) is a cross-sectional view taken along the line EE of FIG. 2 (c). It is a figure shown in order to demonstrate the manufacturing method of the semiconductor module which concerns on Embodiment 1.
  • FIG. 3A to 3E are process diagrams. It is a figure shown in order to demonstrate the semiconductor module 2 which concerns on Embodiment 2.
  • FIG. 4A is a plan view of the semiconductor module 2
  • FIG. 4B is a cross-sectional view taken along line AA in FIG. 4A
  • FIG. 4C is a cross-sectional view taken along line BB in FIG.
  • FIG. 4D is a cross-sectional view taken along the line CC of FIG. 4A.
  • FIG. 5 (a) is a plan view of the first substrate 10a
  • FIG. 5 (b) is a DD cross-sectional view of FIG. 5 (a)
  • FIG. 5 (c) is a plan view of the second substrate 30a
  • FIG. 5 (d) is a cross-sectional view taken along line EE of FIG. 5 (c).
  • FIG. 6A is a plan view of the semiconductor module 3
  • FIG. 6B is a cross-sectional view taken along the line AA in FIG. 6A
  • FIG. 6C is a cross-sectional view taken along the line BB in FIG. 6A.
  • FIG. 6D is a cross-sectional view taken along the line CC of FIG. 6A. It is a figure shown in order to demonstrate the 1st board
  • 7 (a) is a plan view of the first substrate 10b
  • FIG. 7 (b) is a DD cross-sectional view of FIG. 7 (a)
  • FIG. 7 (c) is a plan view of the second substrate 30b.
  • 7D is a cross-sectional view taken along line EE in FIG. 7C
  • FIG. 7E is a cross-sectional view taken along line FF in FIG. 7C.
  • FIG. 8A is a plan view of the semiconductor module 4
  • FIG. 8B is a cross-sectional view along the line AA in FIG. 8A
  • FIG. 8C is a cross-sectional view along the line BB in FIG. 8A
  • FIG. 8D is a cross-sectional view taken along the line CC of FIG. 8A.
  • 9A is a plan view of the first substrate 10c
  • FIG. 9B is a sectional view taken along the line DD of FIG. 9A
  • FIG. 9C is a plan view of the second substrate 30c.
  • FIG. 9A is a plan view of the first substrate 10c
  • FIG. 9B is a sectional view taken along the line DD of FIG. 9A
  • FIG. 9C is a plan view of the second substrate 30c.
  • FIG. 9A is a plan view of the first substrate 10c
  • FIG. 9B is a sectional view taken along the line DD of FIG. 9A
  • FIG. 9C is a plan view of
  • FIG. 9D is a cross-sectional view taken along the line EE of FIG. 9C
  • FIG. 9E is a cross-sectional view taken along the line FF of FIG. 9C.
  • symbol 100 shows a radiation fin.
  • the semiconductor module 6 which concerns on the modification 2.
  • substrate 10 is abbreviate
  • FIG. Reference numeral 935 denotes a heat dissipation base.
  • the semiconductor module 1 according to Embodiment 1 includes a first substrate 10, a semiconductor element 20, a second substrate 30, a resin portion 40, One terminal 60 and a second terminal 62 are provided.
  • the first substrate 10 includes a first insulating substrate 11 and a first conductor layer 12 provided on one surface of the first insulating substrate 11. And a heat-dissipating conductor layer 13 provided on the other surface of the first insulating substrate 11.
  • the first substrate 10 is in contact with a second substrate 30 described later via an enclosure wall 15 described later.
  • the first insulating substrate 11 is made of ceramics (for example, alumina), and the first conductor layer 12 and the heat radiating conductor layer 13 are made of metal (for example, copper).
  • the first substrate 10 is a so-called DCB substrate (Direct Copper Bonding substrate), and the first insulating substrate 11 and the first conductor layer 12 are bonded together by eutectic bonding, and the first insulating substrate 11 and the heat dissipation.
  • the electric conductor layer 13 is also bonded by eutectic bonding.
  • the first conductor layer 12 is in a state of being separated from the bonding portion 14 at a position that surrounds the entire periphery of the bonding portion 14 when viewed in plan, with the bonding portion 14 having a bonding surface bonded to the first electrode layer 21.
  • the surrounding wall part 15 formed in the state which the upper end surface protruded above the joining surface is included.
  • the joint portion 14 and the surrounding wall portion 15 are formed by etching one conductor layer as shown in FIGS. 3A and 3B described later.
  • the height of the surrounding wall portion 15 is in the range of 0.2 to 1.0 mm, for example.
  • the height of the joint portion 14 is set so that the height position of the surface of the semiconductor element 20 is substantially the same as the height position of the surrounding wall portion 15 when the semiconductor element 20 is mounted on the joint portion 14. For example, it is in the range of 0.15 to 0.5 mm.
  • the semiconductor element 20 is a two-terminal semiconductor element (for example, a pn diode) having a first electrode layer 21 on one surface and a second electrode layer 22 on the other surface.
  • the 1st electrode layer 21 is joined to the 1st conductor layer 12 (joining part 14) via joining material S (for example, solder).
  • the second substrate 30 includes a second insulating substrate 31 and a second conductor provided on one surface of the second insulating substrate 31.
  • the layer 32 and the heat-dissipating conductor layer 33 provided on the other surface of the second insulating substrate 31 are included.
  • the second substrate 30 is made shorter than the first substrate 10 (the width in the horizontal direction in FIG. 1A), and a part of the space surrounded by the surrounding wall portion 15 is the first space. 2 It is not covered with the insulating substrate 31 (see FIG. 1A).
  • the second conductor layer 32 is joined to the second electrode layer 22 via a joining material S (for example, solder).
  • the second conductor layer 32 has protrusions formed at the junction with the semiconductor element and at the junction with the second terminal 62 described later.
  • the second insulating substrate 31 is made of ceramics (for example, alumina), and the second conductor layer 32 and the heat radiating conductor layer 33 are both made of metal (for example, copper).
  • the second substrate 30 is a so-called DCB substrate, and the second insulating substrate 31 and the second conductor layer 32 are bonded together by eutectic bonding, and the second insulating substrate 31 and the conductor layer 33 for heat dissipation are used. Are joined by eutectic bonding.
  • the thickness of the second conductor layer 32 is, for example, in the range of 0.2 to 1.0 mm.
  • the resin portion 40 is formed by filling a resin in a “space surrounded by the surrounding wall portion 15 and sandwiched between the first insulating substrate 11 and the second insulating substrate 31”. It has been done.
  • an appropriate resin for example, an epoxy resin
  • an appropriate resin for example, an epoxy resin
  • the first terminal 60 is electrically connected at one end to the joint portion 14 via the joining material S, and from the one end to the surrounding wall. It is a metal plate extended toward the outside through a space that is not covered by the second insulating substrate 31 among the space surrounded by the portion 15.
  • the first terminal 60 extends in the horizontal direction from one end, and is on the second insulating substrate 31 side (vertical direction) in a space surrounded by the surrounding wall portion 15 and not covered with the second insulating substrate 31. It is bent and is bent outward (horizontal direction) at a height position exceeding the second insulating substrate 31.
  • the second terminal 62 is electrically separated from the first terminal 60 with one end interposed between the second conductor layer 32 and the bonding material S.
  • a metal plate that is connected to the outside and that extends from the one end to the outside through a space that is surrounded by the surrounding wall portion 15 and that is not covered by the second insulating substrate 31.
  • the second terminal 62 extends in the horizontal direction from one end, and is on the second insulating substrate 31 side (vertical direction) in a space surrounded by the surrounding wall portion 15 and not covered with the second insulating substrate 31. It is bent and is bent outward (horizontal direction) at a height position exceeding the second insulating substrate 31.
  • the manufacturing method of the semiconductor module according to Embodiment 1 includes a first conductor layer processing step, a structure forming step, and a resin portion forming step. Include in this order.
  • the manufacturing method of the semiconductor module according to the first embodiment will be described in the order of steps.
  • a first substrate 10 having a heat dissipation conductor layer 13 provided on the other surface of the conductive substrate 11 is prepared (see FIG. 3A), and the thickness of the conductor layer 12 ′ is, for example, 0.2 mm. Within the range of ⁇ 1 mm.
  • a pattern mask is formed on the conductor layer 12 ′, and the pattern mask is used as a mask to perform etching with a predetermined etching solution (for example, hydrochloric acid), thereby joining the first electrode layer 21 of the semiconductor element 20
  • a predetermined etching solution for example, hydrochloric acid
  • the surrounding wall portion 15 is formed so as to be in a state of being separated from the joining portion 14 at a position surrounding the periphery of the joining portion 14 and a state in which the upper end surface protrudes above the joining surface. (See FIG. 3B).
  • the semiconductor element 20 is disposed so that the bonding portion 14 and the first electrode layer 21 face each other with the bonding material S interposed therebetween, and the bonding portion 14 and the first electrode layer 21 are formed. They are joined (see FIG. 3C).
  • one end of the first terminal 60 is electrically connected to a part of the bonding portion 14 via the bonding material S (not shown).
  • the second conductor layer 32 of the second substrate 30 and the second electrode layer 22 of the semiconductor element 20 are opposed to each other with the bonding material S interposed therebetween, and the first substrate 10 is interposed via the surrounding wall portion 15.
  • substrate 30 is arrange
  • a part of the second conductor layer 32 and one end of the second terminal 62 are electrically connected through the bonding material S in advance.
  • the second electrode layer 22 and the second conductor layer 32 are bonded via the bonding material S.
  • the structure 1 ′ in which the first substrate 10, the semiconductor element 20, and the second substrate 30 are arranged in this order can be formed.
  • the resin part 40 is filled by solidifying and solidifying the space surrounded by the surrounding wall part 15 and sandwiched between the first insulating substrate 11 and the second insulating substrate 31. (See FIG. 3E).
  • the resin is injected from a space (see FIG. 1A) that is not covered by the second insulating substrate 31 among the space surrounded by the surrounding wall portion 15.
  • the semiconductor module 1 according to Embodiment 1 can be manufactured.
  • the upper end surface is located at a position surrounding the periphery of the joint portion 14 in plan view and the joint surface is higher than the joint surface. Since it has the surrounding wall part 15 formed in the state which protruded upwards, it is not necessary to prepare the member for forming the structure for resin sealing separately, and the structure for resin sealing is formed easily can do.
  • the semiconductor module 1 according to the first embodiment since the second electrode layer 22 of the semiconductor element 20 is bonded to the second conductor layer 32, the second conductor layer 32 is connected to the second for external connection.
  • the semiconductor module 1 according to the first embodiment is a semiconductor module that is smaller than the conventional one.
  • the semiconductor module 1 since the second electrode layer 22 of the semiconductor element 20 is bonded to the second conductor layer 32, the second conductor layer 32 is connected to the second for external connection.
  • the second electrode layer 22 of the semiconductor element 20 and the second terminal 62 for external connection are connected via the second conductor layer 32 having a cross-sectional area larger than that of the wire and having a lower resistance. Can be electrically connected. Therefore, problems do not easily occur when a large current is passed through the semiconductor module, and the semiconductor module 1 according to the first embodiment is a semiconductor module having higher reliability than the conventional one.
  • the second electrode layer 22 of the semiconductor element 20 is joined to the second conductor layer 32 provided on one surface of the second insulating substrate 31.
  • the semiconductor module 1 according to the first embodiment is a semiconductor module having higher heat dissipation than the conventional one.
  • the surrounding wall is formed at a position that surrounds the periphery of the joint portion 14 in a plan view and with the upper end surface protruding above the joint surface. Since the portion 15 is provided, a desired number of structures for sealing with a resin can be formed at a desired position in a desired size. Therefore, the semiconductor module 1 according to the first embodiment is a semiconductor module having a higher degree of design freedom than the conventional one.
  • the surrounding wall 15 is formed at a position that surrounds the entire periphery of the joint portion 14 as viewed in a plan view. Since a part of the enclosed space is not covered with the second insulating substrate 31, the resin can be filled from the space not covered with the second insulating substrate 31, and the first The terminal 60 and the second terminal 62 can be pulled out from the space. Therefore, a semiconductor module having the above-described effects can be realized.
  • the surrounding wall portion 15 is formed in a state of being separated from the joint portion 14, the first conductor layer 12 and the second conductive layer are interposed via the surrounding wall portion 15.
  • the first conductor layer 12 and the second conductor layer 32 can be provided up to the vicinity of the surrounding wall portion 15 without being short-circuited with the body layer 32. As a result, the degree of freedom in designing the circuit of the first conductor layer 12 and the second conductor layer 32 is increased.
  • the heat radiating conductor layers 13 and 33 are provided on the other surface of the first substrate 10 and the other surface of the second substrate 30, respectively.
  • the semiconductor module has higher heat dissipation.
  • the semiconductor module 1 since both the first substrate 10 and the second substrate 30 are DCB substrates, the semiconductor module has even higher heat dissipation.
  • the semiconductor module 1 since the joint portion 14 and the surrounding wall portion 15 are formed by etching one conductor layer, the semiconductor module having high positional accuracy and Become.
  • the upper end surface protrudes above the bonding surface at a position surrounding the periphery of the bonding portion 14. Therefore, it is not necessary to separately prepare a member for forming a structure for resin sealing, and the structure for resin sealing can be easily formed.
  • the manufacturing method of the semiconductor module which concerns on Embodiment 1
  • the 2nd conductor layer 32 is formed.
  • the second electrode layer 22 of the semiconductor element 20 and the second terminal 62 for external connection are electrically connected via the second conductor layer 32. can do. Therefore, it is not necessary to electrically connect the second electrode layer 22 of the semiconductor element 20 and the second terminal 62 for external connection via a wire, and it is not necessary to secure a height space for the wire loop. As a result, it is possible to manufacture a semiconductor module that is smaller than before.
  • the manufacturing method of the semiconductor module which concerns on Embodiment 1
  • the 2nd conductor layer 32 is formed.
  • the second electrode layer 22 of the semiconductor element 20 and the external connection layer are connected via the second conductor layer 32 having a cross-sectional area larger than that of the wire and having a low resistance.
  • the second terminal 62 can be electrically connected. Therefore, when a large current is passed through the manufactured semiconductor module, it is difficult for problems to occur, and a semiconductor module having higher reliability than the conventional one can be manufactured.
  • the second electrode layer 22 of the semiconductor element 20 is provided on one surface of the second insulating substrate 31 in the structure forming step.
  • the manufactured semiconductor module has a second conductive layer in addition to radiating heat generated in the semiconductor element 20 to the outside through the first conductive layer 12 and the first insulating substrate 11. Heat can be radiated to the outside through the body layer 32 and the second insulating substrate 31. Therefore, it is possible to manufacture a semiconductor module having higher heat dissipation than before.
  • the manufacturing method of the semiconductor module which concerns on Embodiment 1 in the 1st conductor layer processing process, it is the position which surrounded the circumference
  • the semiconductor module 2 according to the second embodiment basically has the same configuration as the semiconductor module 1 according to the first embodiment, but the configuration of the surrounding wall portion is different from that of the semiconductor module 1 according to the first embodiment. That is, in the semiconductor module 2 according to the second embodiment, as shown in FIGS. 4 and 5, the surrounding wall portion 15 a surrounds the periphery of the joint portion 14 over a range of 3/4 of the entire circumference as seen in a plan view. Is formed.
  • the entire space surrounded by the surrounding wall portion 15a is covered with the second insulating substrate 31a.
  • the first terminal 60a is electrically connected at one end to a part of the joining portion 14 via the joining material S, and from the one end.
  • the outer wall 15a is not formed through the space between the first insulating substrate 11 and the second insulating substrate 31a at the position where the surrounding wall 15a is not formed. It is the flat metal plate extended toward the direction.
  • the second terminal 62a is separated from the first terminal 60a, and one end thereof is connected to a part of the second conductor layer 32a and a bonding material.
  • the first insulating substrate 11 and the second insulating substrate 11 at a position where the surrounding wall portion 15a is not formed in a position surrounding the periphery of the joint portion 14 in plan view from the one end. It is a flat metal plate extending outward through a space sandwiched between insulating substrates 31.
  • the semiconductor module 2 according to the second embodiment is different from the semiconductor module 1 according to the first embodiment in the configuration of the surrounding wall portion, but is similar to the case of the semiconductor module 1 according to the first embodiment. Since it has the surrounding wall part 15a formed in the position which surrounds the circumference
  • the surrounding wall 15a is formed at a position that surrounds the periphery of the joint 14 over a range of 3/4 of the entire circumference in plan view, and Since the space surrounded by the surrounding wall portion 15a is entirely covered by the second insulating substrate 31a, the flat plate-like first terminal 60a and the second terminal 62a are used as the first terminal and the second terminal. it can. Therefore, it is not necessary to bend the first terminal 60a and the second terminal 62a, and the semiconductor module can be easily manufactured.
  • the entire space surrounded by the surrounding wall portion 15a is covered with the second insulating substrate 31a, so that it is surrounded by the surrounding wall portion 15a and the first
  • the space between the insulating substrate 11a and the second insulating substrate 31a can be filled with resin without leakage.
  • the semiconductor module 2 according to the second embodiment has the same configuration as the semiconductor module 1 according to the first embodiment except for the configuration of the surrounding wall portion, the effects of the semiconductor module 1 according to the first embodiment can be obtained. Of which, it has a corresponding effect.
  • the semiconductor module 3 according to the third embodiment basically has the same configuration as the semiconductor module 1 according to the first embodiment, but the configuration of the surrounding wall portion is different from that of the semiconductor module 1 according to the first embodiment. That is, in the semiconductor module 3 according to the third embodiment, as shown in FIGS. 6 and 7, the surrounding wall portion 15b is formed in a state of being continuous with the joint portion 14b.
  • the second conductor layer 32b has a second bonding surface that is bonded to the second electrode layer 22.
  • a first terminal 35 for external connection extended toward the outside through a space sandwiched between the conductive substrates 31.
  • the first terminal 35 extends in the horizontal direction from the second joint portion 34 and is a space that is not covered by the second insulating substrate 31 in a space surrounded by the surrounding wall portion 15b. ) And is bent outward (horizontal direction) at a height position exceeding the second insulating substrate 31.
  • the second substrate 30b has a third bonding surface having a third bonding surface that is bonded to the surrounding wall portion 15b.
  • Part 37 and a second terminal 38 for external connection extending from the third joint part 37 toward the outside, and spaced apart from the second conductor layer 32 b on one surface of the second insulating substrate 31.
  • It further has the 3rd conductor layer 36 provided in the position.
  • a groove for engaging with the surrounding wall portion 15 b is formed in the third joint portion 37.
  • the second terminal 38 extends in the horizontal direction from the third joint portion 37 and is not covered with the second insulating substrate 31 in the space surrounded by the surrounding wall portion 15b. ) And is bent outward (horizontal direction) at a height position exceeding the second insulating substrate 31.
  • the surrounding wall portion 15 b is formed in a state of protruding above the surface of the second electrode layer 22 of the semiconductor element 20.
  • the semiconductor module 3 according to the third embodiment is different from the semiconductor module 1 according to the first embodiment in the configuration of the surrounding wall portion, but is similar to the case of the semiconductor module 1 according to the first embodiment. Since it has the surrounding wall part 15b formed in the position which surrounds the circumference
  • the semiconductor module 3 includes the bonding portion 14b having a bonding surface bonded to the first electrode layer 21 of the semiconductor element 20, and the surrounding wall portion 15b is continuous with the bonding portion 14b. Since the surrounding wall portion 15b is electrically connected to the third conductor layer 36, and the third conductor layer 36 has the second terminal 38 for external connection, the semiconductor The first electrode layer 21 of the element 20 is electrically connected to the outside through the joint portion 14b, the surrounding wall portion 15b, and the third conductor layer 36 (the third joint portion 37 and the second terminal 38). .
  • junction part 14b since all the junction part 14b, the surrounding wall part 15b, and the 3rd conductor layer 36 have a cross-sectional area larger than a wire and its resistance is low, it is hard to produce a malfunction when a large electric current is sent through a semiconductor module, and much higher reliability. It becomes a semiconductor module having properties.
  • the semiconductor module 3 according to the third embodiment has the above-described configuration, the heat generated in the semiconductor element is generated by the joint 14b, the surrounding wall 15b, and the third conductor layer 36 (the third joint 37 and Heat can be radiated to the outside via the second terminal 38), so that a semiconductor module having even higher heat radiating properties is obtained.
  • the semiconductor module 3 according to the third embodiment has the same configuration as the semiconductor module 1 according to the first embodiment except for the configuration of the surrounding wall portion. Of which, it has a corresponding effect.
  • the semiconductor module 4 according to the fourth embodiment basically has the same configuration as the semiconductor module 2 according to the second embodiment, but the configuration of the surrounding wall portion is different from that of the semiconductor module 2 according to the second embodiment. That is, in the semiconductor module 4 according to the fourth embodiment, as shown in FIGS. 8 and 9, the surrounding wall portion 15c is formed in a state of being continuous with the joint portion 14c.
  • the second conductor layer 32c has a second bonding surface that is bonded to the second electrode layer 22.
  • the first insulative substrate 11 at a position where the surrounding wall portion 15c is not formed among the positions where the second joint portion 34c and the second joint portion 34c surround the second joint portion 34c in plan view. It has the 1st terminal 35c for the external connection extended toward the exterior through the space pinched
  • the second substrate 30c has a third bonding surface having a third bonding surface that is bonded to the surrounding wall portion 15c.
  • Part 37c and a second terminal 38c for external connection extending from the third joint part 37c toward the outside, and is separated from the second conductor layer 32c on one surface of the second insulating substrate 31.
  • It further has the 3rd conductor layer 36c provided in the position.
  • a groove for engaging with the surrounding wall portion 15c is formed in the third joint portion 37c.
  • the surrounding wall portion 15 c is formed in a state of protruding above the surface of the second electrode layer 22 of the semiconductor element 20.
  • the semiconductor module 4 according to the fourth embodiment is different from the semiconductor module 2 according to the second embodiment in the configuration of the surrounding wall portion, but is similar to the case of the semiconductor module 2 according to the second embodiment. Since it has the surrounding wall part 15c formed in the state which surrounds the circumference
  • the semiconductor module 4 which concerns on Embodiment 4, it has the junction part 14c which has a joining surface joined to the 1st electrode layer 21 of the semiconductor element 20, and the surrounding wall part 15c continued with the junction part 14c. Since the surrounding wall portion 15c is electrically connected to the third conductor layer 36c and the third conductor layer 36c has the second terminal 38c for external connection, the semiconductor The first electrode layer 21 of the element 20 is electrically connected to the outside through the joint portion 14c, the surrounding wall portion 15c, and the third conductor layer 36c (the third joint portion 37c and the second terminal 38c). .
  • junction part 14c since all the junction part 14c, the surrounding wall part 15c, and the 3rd conductor layer 36c have a cross-sectional area larger than a wire and resistance is low, it is hard to produce a malfunction when a large current is sent through a semiconductor module, and it is much higher.
  • the semiconductor module has reliability.
  • the semiconductor module 4 according to the fourth embodiment has the above-described configuration, the heat generated in the semiconductor element is generated by the bonding portion 14c, the surrounding wall portion 15c, and the third conductor layer 36c (third bonding portion 37c and Heat can be radiated to the outside via the second terminal 38c), so that a semiconductor module having even higher heat dissipation can be obtained.
  • the semiconductor module 4 according to the fourth embodiment has the same configuration as that of the semiconductor module 2 according to the second embodiment except for the configuration of the surrounding wall portion, the effect of the semiconductor module 2 according to the second embodiment is obtained. Of which, it has a corresponding effect.
  • a heat dissipation fin may be mounted on the heat dissipation conductor layer 13 (or the heat dissipation conductor layer 33) (for example, the semiconductor according to Modification 1 shown in FIG. 10). See module 5.)
  • the second insulating substrate has the heat radiation conductor layer on the other surface, but the present invention is not limited to this.
  • the semiconductor module 6 according to Modification 2 another semiconductor element 80 different from the semiconductor element 20 is mounted (arranged) on the conductor layer 39 for mounting the electronic component, and the first substrate 10d is There is another conductor layer 16 that is different from the first conductor layer 12 on one surface side of the first substrate 10 d, and the other semiconductor element 80 and the other conductor layer 16 are electrically connected via the wire 90. Connected.
  • the electronic component mounting conductor layer 39 is provided on the other surface of the second substrate 30d, so that a plurality of semiconductor elements can be arranged in the vertical direction.
  • the occupied area can be made narrower than when two semiconductor elements are arranged side by side on one surface of the first insulating substrate.
  • the surrounding wall portion is formed in a state of being separated from the joint portion, but the surrounding wall portion may be formed in a state of being continuous with the joint portion.
  • a two-terminal semiconductor element is used as the semiconductor element.
  • a semiconductor element having three or more terminals may be used as the semiconductor element.
  • the first substrate and the second substrate are both DCB substrates, but the present invention is not limited to this.
  • any (both) of the first substrate and the second substrate may be a general printed circuit board.
  • the joint portion and the surrounding wall portion are formed by etching one conductor layer, but the joining portion and the surrounding wall portion are separately formed and joined to the first substrate. By doing so, you may form a junction part and an enclosure wall part.
  • a groove for engaging with the surrounding wall portion is formed in the third joint portion, but the groove is formed in the third conductor layer. It does not have to be formed.

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Abstract

　本発明の半導体モジュール１は、第１基板１０と、第１電極層２１が第１導電体層１２に接合された半導体素子２０と、第２導電体層３２が第２電極層２２に接合された第２基板３０とを備え、第１導電体層１２は、接合部１４と、平面的に見て接合部１４の周囲を取り囲む位置に、かつ、接合部１４と離間した状態又は連続した状態で形成され、かつ、上端面が接合面１４よりも上に突出した状態で形成された囲繞壁部１５とを有し、第１基板１０は、囲繞壁部１５を介して第２基板３０と接しており、半導体モジュール１は、囲繞壁部１５に取り囲まれ、かつ、第１絶縁性基１１板及び第２絶縁性基板３１に挟まれた空間に樹脂を充填することにより形成された樹脂部４０をさらに備える。　本発明の半導体モジュール１によれば、樹脂封止するための構造を容易に形成することができる。

Description

半導体モジュール及び半導体モジュールの製造方法
　本発明は、半導体モジュール及び半導体モジュールの製造方法に関する。
　従来、基板と半導体素子とを備える半導体モジュールが知られている（例えば、特許文献１参照。）。
　従来の半導体モジュール９は、図１２に示すように、絶縁性基板９１１、絶縁性基板９１１の一方面に設けられた導電体層９１２及び導電体層９１２とは離間した位置に設けられた他の導電体層９１３，９１４を有する基板９１０と、一方面（図１２の下側の面）に第１電極層を有し他方面（図１２の上側の面）に２つの第２電極層を有し、第１電極層が導電体層９１２に接合された半導体素子９２０と、絶縁性基板９１１の外周に沿って形成された壁部９１５と、絶縁性基板９１１と壁部９１５とで構成される升状の空間に樹脂を充填することにより形成された樹脂部９４０と、樹脂部９４０の上面に配置された樹脂性の蓋部９５０と、一方端が他の導電体層９１３（９１４）と電気的に接続され、かつ、当該一方端から樹脂部９４０及び蓋部９５０を介して外部（鉛直上方）に向かって延出された外部接続用の端子９６０（９６２）とを備える。
　半導体素子９２０の２つの第２電極層のうち、一方の第２電極層は、ワイヤー９７０及び他の導電体層９１３を介して端子９６０と電気的に接続され、他方の第２電極層は、ワイヤー９７２を介して端子９６２と電気的に接続されている。
　従来の半導体モジュール９は、基板９１０と壁部９１５とで構成される升状の空間に樹脂を充填することにより形成された樹脂部９４０を備えるため、高い耐衝撃性を有する半導体モジュールとなる。
特開２００６－１３４９９０号公報
　ところで、近年、半導体モジュールの技術の分野においては、樹脂封止するための構造を容易に形成することができる半導体モジュールが求められている。
　そこで、本発明は、上記した事情に鑑みてなされたもので、樹脂封止するための構造を容易に形成することができる半導体モジュールを提供することを目的とする。また、このような半導体モジュールを製造するための半導体モジュールの製造方法を提供することを目的とする。
［１］本発明の半導体モジュールは、第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた第１導電体層を有する第１基板と、一方面に第１電極層を有し他方面に第２電極層を有し、前記第１電極層が前記第１導電体層に接合された半導体素子と、第２絶縁性基板及び当該第２絶縁性基板の一方面に設けられた第２導電体層を有し、前記第２導電体層が前記第２電極層に接合された第２基板とを備える半導体モジュールであって、前記第１導電体層は、前記第１電極層と接合する接合面を有する接合部と、平面的に見て前記接合部の周囲を取り囲む位置に、かつ、前記接合部と離間した状態又は連続した状態で形成され、かつ、上端面が前記接合面よりも上に突出した状態で形成された囲繞壁部とを有し、前記第１基板は、前記囲繞壁部を介して前記第２基板と接しており、前記半導体モジュールは、前記囲繞壁部に取り囲まれ、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に樹脂を充填することにより形成された樹脂部をさらに備えることを特徴とする。
［２］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第２絶縁性基板に覆われておらず、前記半導体モジュールは、一方端が前記接合部と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第１端子と、前記第１端子とは離間した状態で、一方端が前記第２導電体層と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第２端子とをさらに備えることが好ましい。
［３］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、前記囲繞壁部で取り囲まれた空間は全て前記第２絶縁性基板に覆われており、前記半導体モジュールは、一方端が前記接合部と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子と、前記第１端子とは離間した状態で、一方端が前記第２導電体層と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第２端子とをさらに備えることが好ましい。
［４］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第２絶縁性基板に覆われておらず、前記第２導電体層は、前記第２電極層と接合する第２接合面を有する第２接合部と、前記第２接合部から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第１端子とを有し、前記第２基板は、前記囲繞壁部と接合する第３接合面を有する第３接合部と、前記第３接合部から外部に向かって延出された外部接続用の第２端子とを有し、前記第２絶縁性基板の一方面における前記第２導電体層と離間した位置に設けられた第３導電体層をさらに有することが好ましい。
［５］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、前記囲繞壁部で取り囲まれた空間は全て前記第２絶縁性基板に覆われており、前記第２導電体層は、前記第２電極層と接合する第２接合面を有する第２接合部と、前記第２接合部から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子とを有し、前記第２基板は、前記囲繞壁部と接合する第３接合面を有する第３接合部と、前記第３接合部から外部に向かって延出された外部接続用の第２端子とを有し、前記第２絶縁性基板の一方面における前記第２導電体層と離間した位置に設けられた第３導電体層をさらに有することが好ましい。
［６］本発明の半導体モジュールにおいては、前記第３導電体層においては、前記第３接合部に前記囲繞壁部と係合するための溝が形成されていることが好ましい。
［７］本発明の半導体モジュールにおいては、前記第１基板の他方面及び前記第２基板の他方面のうちの少なくともいずれかには、放熱用又は電子部品搭載用の導電体層が設けられていることが好ましい。
［８］本発明の半導体モジュールにおいては、前記第１基板及び前記第２基板のうちの少なくともいずれかは、ＤＣＢ基板であることが好ましい。
［９］本発明の半導体モジュールにおいては、前記接合部及び前記囲繞壁部は、一の導電体層をエッチングすることにより形成されたものであることが好ましい。
［１０］本発明の半導体モジュールの製造方法は、［１］～［９］のいずれかに記載の半導体モジュールを製造するための半導体モジュールの製造方法であって、第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた、第１導電体層となる導電体層を有する第１基板を準備し、当該導電体層をエッチングすることにより、半導体素子の第１電極層と接合する接合面を有する接合部を形成するとともに、前記接合部の周囲を取り囲む位置に、前記接合部と離間した状態又は連続した状態となり、かつ、上端面が前記接合面よりも上に突出した状態となるように囲繞壁部を形成する第１導電体層加工工程と、前記接合部と前記第１電極層とが対向するように前記半導体素子を配置する工程、前記接合部と前記第１電極層とを接合する工程、第２基板の第２導電体層と前記半導体素子の第２電極層とが対向するように、かつ、前記第１基板とは前記囲繞壁部を介して接するように前記第２基板を配置する工程、及び、前記第２電極層と前記第２導電体層とを接合する工程を含み、前記第１基板、前記半導体素子、前記第２基板がこの順序で配置された構造体を形成する構造体形成工程と、前記囲繞壁部に取り囲まれ、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に樹脂を充填することによって樹脂部を形成する樹脂部形成工程とをこの順序で含むことを特徴とする。
　本発明の半導体モジュールによれば、平面的に見て接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部を有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、本発明の半導体モジュールによれば、半導体素子の第２電極層が第２導電体層に接合されているため、第２導電体層を外部接続用の端子と電気的に接続することにより、第２導電体層を介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続することができる。従って、ワイヤーを介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、本発明の半導体モジュールは、従来よりも小型化された半導体モジュールとなる。
　また、本発明の半導体モジュールによれば、半導体素子の第２電極層が第２導電体層に接合されているため、第２導電体層を外部接続用の端子と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第２導電体層を介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続することができる。従って、半導体モジュールに大電流を流したときに不具合が生じ難く、本発明の半導体モジュールは、従来よりも高い信頼性を有する半導体モジュールとなる。
　また、本発明の半導体モジュールによれば、半導体素子の第２電極層が、第２絶縁性基板の一方面に設けられた第２導電体層に接合されているため、半導体素子で発生した熱を第１導電体層及び第１絶縁性基板を介して外部へ放熱するのに加えて、第２導電体層及び第２絶縁性基板を介して外部へ放熱することができる。従って、本発明の半導体モジュールは、従来よりも高い放熱性を有する半導体モジュールとなる。
　また、本発明の半導体モジュールによれば、平面的に見て接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部を有するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、本発明の半導体モジュールは、設計自由度が従来よりも高い半導体モジュールとなる。
　本発明の半導体モジュールの製造方法によれば、第１導電体層加工工程において、接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部を形成するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第２電極層を第２導電体層に接合するため、第２導電体層を外部接続用の端子と電気的に接続することにより、第２導電体層を介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続することができる。従って、ワイヤーを介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、従来よりも小型化された半導体モジュールを製造することができる。
　また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第２電極層を第２導電体層に接合するため、第２導電体層を外部接続用の端子と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第２導電体層を介して半導体素子の第２電極層と外部接続用の端子とを電気的に接続することができる。従って、製造された半導体モジュールに大電流を流したときに不具合が生じ難く、従来よりも高い信頼性を有する半導体モジュールを製造することができる。
　また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第２電極層を、第２絶縁性基板の一方面に設けられた第２導電体層に接合するため、製造された半導体モジュールは、半導体素子で発生した熱を第１導電体層及び第１絶縁性基板を介して外部へ放熱するのに加えて、第２導電体層及び第２絶縁性基板を介して外部へ放熱することができる。従って、従来よりも高い放熱性を有する半導体モジュールを製造することができる。
　また、本発明の半導体モジュールの製造方法によれば、第１導電体層加工工程において、接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部を形成するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、設計自由度が従来よりも高い半導体モジュールを製造することができる。
実施形態１に係る半導体モジュール１を説明するために示す図である。図１（ａ）は半導体モジュール１の平面図であり、図１（ｂ）は図１（ａ）のＡ－Ａ断面図であり、図１（ｃ）は図１（ａ）のＢ－Ｂ断面図であり、図１（ｄ）は図１（ａ）のＣ－Ｃ断面図である。 第１基板１０及び第２基板３０を説明するために示す図である。図２（ａ）は第１基板１０の平面図であり、図２（ｂ）は図２（ａ）のＤ－Ｄ断面図であり、図２（ｃ）は第２基板３０の平面図であり、図２（ｄ）は図２（ｃ）のＥ－Ｅ断面図である。 実施形態１に係る半導体モジュールの製造方法を説明するために示す図である。図３（ａ）～図３（ｅ）は各工程図である。 実施形態２に係る半導体モジュール２を説明するために示す図である。図４（ａ）は半導体モジュール２の平面図であり、図４（ｂ）は図４（ａ）のＡ－Ａ断面図であり、図４（ｃ）は図４（ａ）のＢ－Ｂ断面図であり、図４（ｄ）は図４（ａ）のＣ－Ｃ断面図である。 第１基板１０ａ及び第２基板３０ａを説明するために示す図である。図５（ａ）は第１基板１０ａの平面図であり、図５（ｂ）は図５（ａ）のＤ－Ｄ断面図であり、図５（ｃ）は第２基板３０ａの平面図であり、図５（ｄ）は図５（ｃ）のＥ－Ｅ断面図である。 実施形態３に係る半導体モジュール３を説明するために示す図である。図６（ａ）は半導体モジュール３の平面図であり、図６（ｂ）は図６（ａ）のＡ－Ａ断面図であり、図６（ｃ）は図６（ａ）のＢ－Ｂ断面図であり、図６（ｄ）は図６（ａ）のＣ－Ｃ断面図である。 第１基板１０ｂ及び第２基板３０ｂを説明するために示す図である。図７（ａ）は第１基板１０ｂの平面図であり、図７（ｂ）は図７（ａ）のＤ－Ｄ断面図であり、図７（ｃ）は第２基板３０ｂの平面図であり、図７（ｄ）は図７（ｃ）のＥ－Ｅ断面図であり、図７（ｅ）は図７（ｃ）のＦ－Ｆ断面図である。 実施形態４に係る半導体モジュール４を説明するために示す図である。図８（ａ）は半導体モジュール４の平面図であり、図８（ｂ）は図８（ａ）のＡ－Ａ断面図であり、図８（ｃ）は図８（ａ）のＢ－Ｂ断面図であり、図８（ｄ）は図８（ａ）のＣ－Ｃ断面図である。 第１基板１０ｃ及び第２基板３０ｃを説明するために示す図である。図９（ａ）は第１基板１０ｃの平面図であり、図９（ｂ）は図９（ａ）のＤ－Ｄ断面図であり、図９（ｃ）は第２基板３０ｃの平面図であり、図９（ｄ）は図９（ｃ）のＥ－Ｅ断面図であり、図９（ｅ）は図９（ｃ）のＦ－Ｆ断面図である。 変形例１に係る半導体モジュール５を説明するために示す図である。図１０中、符号１００は放熱フィンを示す。 変形例２に係る半導体モジュール６を説明するために示す図である。なお、図１１においては、第１基板１０の他方面側導電体層の図示は省略している。 従来の半導体モジュール９を説明するために示す図である。なお、符号９３５は放熱ベースを示す。
　以下、本発明の半導体モジュール及び半導体モジュールの製造方法について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．実施形態１に係る半導体モジュール１の構成
　実施形態１に係る半導体モジュール１は、図１に示すように、第１基板１０と、半導体素子２０と、第２基板３０と、樹脂部４０と、第１端子６０と、第２端子６２とを備える。
　第１基板１０は、図２（ａ）及び図２（ｂ）に示すように、第１絶縁性基板１１と、第１絶縁性基板１１の一方面に設けられた第１導電体層１２と、第１絶縁性基板１１の他方面に設けられた放熱用の導電体層１３とを有する。第１基板１０は、後述する囲繞壁部１５を介して後述する第２基板３０と接している。
　第１絶縁性基板１１はセラミックス（例えば、アルミナ）からなり、第１導電体層１２及び放熱用の導電体層１３は金属（例えば銅）からなる。第１基板１０は、いわゆるＤＣＢ基板（Ｄｉｒｅｃｔ　Ｃｕｐｐｅｒ　Ｂｏｎｄｉｎｇ基板）であり、第１絶縁性基板１１と第１導電体層１２とが共晶接合によって接合され、かつ、第１絶縁性基板１１と放熱用の導電体層１３も共晶接合によって接合されている。
　第１導電体層１２は、第１電極層２１と接合する接合面を有する接合部１４と、平面的に見て接合部１４の周囲を全周囲にわたって取り囲む位置に、接合部１４と離間した状態で、かつ、上端面が接合面よりも上に突出した状態で形成された囲繞壁部１５とを有する。接合部１４及び囲繞壁部１５は、後述する図３（ａ）及び図３（ｂ）に示すように、一の導電体層をエッチングすることにより形成されたものである。
　囲繞壁部１５の高さは例えば、０．２～１．０ｍｍの範囲内にある。接合部１４の高さは、接合部１４に半導体素子２０を搭載したときに、半導体素子２０の表面の高さ位置が囲繞壁部１５の高さ位置とほぼ同じ高さ位置となるように設定されており、例えば０．１５～０．５ｍｍの範囲内にある。
　半導体素子２０は、図１（ｂ）に示すように、一方面に第１電極層２１を有し他方面に第２電極層２２を有する２端子の半導体素子（例えば、ｐｎダイオード）である。第１電極層２１は、接合材Ｓ（例えば、はんだ）を介して第１導電体層１２（接合部１４）に接合されている。
　第２基板３０は、図１、図２（ｃ）及び図２（ｄ）に示すように、第２絶縁性基板３１と、第２絶縁性基板３１の一方面に設けられた第２導電体層３２と、第２絶縁性基板３１の他方面に設けられた放熱用の導電体層３３とを有する。第２基板３０は、第１基板１０よりも幅（図１（ａ）の横方向の幅）が短く作製されており、囲繞壁部１５で取り囲まれた空間のうちの一部の空間は第２絶縁性基板３１に覆われていない（図１（ａ）参照。）。第２導電体層３２は、図１（ｂ）に示すように、第２電極層２２に接合材Ｓ（例えば、はんだ）を介して接合されている。なお、第２導電体層３２は半導体素子との接合部分及び後述する第２端子６２との接合部分に凸部が形成されている。
　第２絶縁性基板３１はセラミックス（例えばアルミナ）からなり、第２導電体層３２及び放熱用の導電体層３３はともに金属（例えば、銅）からなる。第２基板３０は、いわゆるＤＣＢ基板であり、第２絶縁性基板３１と第２導電体層３２とが共晶接合によって接合され、かつ、第２絶縁性基板３１と放熱用の導電体層３３とが共晶接合によって接合されている。第２導電体層３２の厚さは例えば、０．２～１．０ｍｍの範囲内にある。
　樹脂部４０は、図１に示すように、「囲繞壁部１５に取り囲まれ、かつ、第１絶縁性基板１１及び第２絶縁性基板３１に挟まれた空間」に樹脂を充填することにより形成されたものである。樹脂部４０を構成する樹脂は、適宜の樹脂（例えば、エポキシ樹脂）を用いることができる。
　第１端子６０は、図１（ａ）及び図１（ｃ）に示すように、一方端が接合部１４と接合材Ｓを介して電気的に接続され、かつ、当該一方端から、囲繞壁部１５で取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間を介して外部に向かって延出された金属板である。第１端子６０は、一方端から水平方向に延び、囲繞壁部１５で取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間で第２絶縁性基板３１側（鉛直方向）に折り曲げられ、第２絶縁性基板３１を超えた高さ位置で外側（水平方向）に折り曲げられている。
　第２端子６２は、図１（ａ）及び図１（ｄ）に示すように、第１端子６０とは離間した状態で、一方端が第２導電体層３２と接合材Ｓを介して電気的に接続され、かつ、当該一方端から、囲繞壁部１５で取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間を介して外部に向かって延出された金属板である。第２端子６２は、一方端から水平方向に伸び、囲繞壁部１５で取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間で第２絶縁性基板３１側（鉛直方向）に折り曲げられ、第２絶縁性基板３１を超えた高さ位置で外側（水平方向）に折り曲げられている。
２．実施形態１に係る半導体モジュールの製造方法
　実施形態１に係る半導体モジュールの製造方法は、図３に示すように、第１導電体層加工工程と、構造体形成工程と、樹脂部形成工程とをこの順序で含む。以下、実施形態１に係る半導体モジュールの製造方法を工程順に説明する。
（１）第１導電体層加工工程
　まず、第１絶縁性基板１１、第１絶縁性基板１１の一方面に設けられた「第１導電体層１２となる導電体層１２’及び第１絶縁性基板１１の他方面に設けられた放熱用の導電体層１３を有する第１基板１０を準備する（図３（ａ）参照。）。導電体層１２’の厚さは、例えば０．２ｍｍ～１ｍｍの範囲内にある。
　次に、導電体層１２’にパターンマスクを形成し、当該パターンマスクをマスクとして所定のエッチング液（例えば、塩酸）によってエッチングすることにより、半導体素子２０の第１電極層２１と接合する接合面を有する接合部１４を形成するとともに、接合部１４の周囲を取り囲む位置に、接合部１４と離間した状態、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部１５を形成する（図３（ｂ）参照。）。
（２）構造体形成工程
　次に、接合部１４と第１電極層２１とが当該接合材Ｓを挟んで対向するように半導体素子２０を配置し、接合部１４と第１電極層２１とを接合する（図３（ｃ）参照。）。また、第１端子６０の一方端を接合部１４の一部に接合材Ｓを介して電気的に接続する（図示は省略）。
　次に、第２基板３０の第２導電体層３２と半導体素子２０の第２電極層２２とが接合材Ｓを挟んで対向し、かつ、第１基板１０とは囲繞壁部１５を介して接するように第２基板３０を接合材Ｓを介して配置する（図３（ｄ）参照。）。第２基板３０においては、第２導電体層３２の一部と第２端子６２の一方端とはあらかじめ接合材Ｓを介して電気的に接続されている。次に、第２電極層２２と第２導電体層３２とを接合材Ｓを介して接合する。
　このとき、囲繞壁部１５で取り囲まれた空間のうちの一部の空間が第２絶縁性基板３１に覆われていない状態となり、第１端子６０及び第２端子６２が当該空間を介して外部に向かって延出された状態となる（図１（ａ）参照。）。
　このようにして、第１基板１０、半導体素子２０、第２基板３０がこの順序で配置された構造体１’を形成することができる。
（３）樹脂部形成工程
　次に、囲繞壁部１５に取り囲まれ、かつ、第１絶縁性基板１１及び第２絶縁性基板３１に挟まれた空間に樹脂を充填・固化することによって樹脂部４０を形成する（図３（ｅ）参照。）。樹脂は、囲繞壁部１５で取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間（図１（ａ）参照。）から注入する。
　以上のようにして、実施形態１に係る半導体モジュール１を製造することができる。
３．実施形態１に係る半導体モジュール１及びその製造方法の効果
　実施形態１に係る半導体モジュール１によれば、平面的に見て接合部１４の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部１５を有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、実施形態１に係る半導体モジュール１によれば、半導体素子２０の第２電極層２２が第２導電体層３２に接合されているため、第２導電体層３２を外部接続用の第２端子６２と電気的に接続することにより、第２導電体層３２を介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続することができる。従って、ワイヤーを介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、実施形態１に係る半導体モジュール１は、従来よりも小型化された半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、半導体素子２０の第２電極層２２が第２導電体層３２に接合されているため、第２導電体層３２を外部接続用の第２端子６２と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第２導電体層３２を介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続することができる。従って、半導体モジュールに大電流を流したときに不具合が生じ難く、実施形態１に係る半導体モジュール１は、従来よりも高い信頼性を有する半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、半導体素子２０の第２電極層２２が、第２絶縁性基板３１の一方面に設けられた第２導電体層３２に接合されているため、半導体素子２０で発生した熱を第１導電体層１２及び第１絶縁性基板１１を介して外部へ放熱するのに加えて、第２導電体層３２及び第２絶縁性基板３１を介して外部へ放熱することができる。従って、実施形態１に係る半導体モジュール１は、従来よりも高い放熱性を有する半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、平面的に見て接合部１４の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部１５を有するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、実施形態１に係る半導体モジュール１は、設計自由度が従来よりも高い半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、平面的に見て接合部１４の周囲を全周囲にわたって取り囲む位置に形成されている囲繞壁部１５を有し、かつ、囲繞壁部１５で取り囲まれた空間のうちの一部の空間は第２絶縁性基板３１に覆われていないため、第２絶縁性基板３１に覆われていない空間から樹脂を充填することができ、かつ、第１端子６０及び第２端子６２を当該空間から引き出すことができる。従って、上記した効果を有する半導体モジュールを実現することができる。
　また、実施形態１に係る半導体モジュール１によれば、囲繞壁部１５が接合部１４と離間した状態で形成されているため、囲繞壁部１５を介して第１導電体層１２と第２導電体層３２とが短絡することがなく、囲繞壁部１５の近くまで第１導電体層１２及び第２導電体層３２を設けることができる。その結果、第１導電体層１２及び第２導電体層３２の回路設計をする際の設計自由度が高くなる。
　また、実施形態１に係る半導体モジュール１によれば、第１基板１０の他方面及び第２基板３０の他方面にはそれぞれ、放熱用の導電体層１３，３３が設けられているため、より一層高い放熱性を有する半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、第１基板１０及び第２基板３０はいずれも、ＤＣＢ基板であるため、より一層高い放熱性を有する半導体モジュールとなる。
　また、実施形態１に係る半導体モジュール１によれば、接合部１４及び囲繞壁部１５は、一の導電体層をエッチングすることにより形成されたものであるため、高い位置精度を有する半導体モジュールとなる。
　実施形態１に係る半導体モジュールの製造方法によれば、第１導電体層加工工程において、接合部１４の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部１５を形成するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、実施形態１に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子２０の第２電極層２２を第２導電体層３２に接合するため、第２導電体層３２を外部接続用の第２端子６２と電気的に接続することにより、第２導電体層３２を介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続することができる。従って、ワイヤーを介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、従来よりも小型化された半導体モジュールを製造することができる。
　また、実施形態１に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子２０の第２電極層２２を第２導電体層３２に接合するため、第２導電体層３２を外部接続用の第２端子６２と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第２導電体層３２を介して半導体素子２０の第２電極層２２と外部接続用の第２端子６２とを電気的に接続することができる。従って、製造された半導体モジュールに大電流を流したときに不具合が生じ難く、従来よりも高い信頼性を有する半導体モジュールを製造することができる。
　また、実施形態１に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子２０の第２電極層２２を、第２絶縁性基板３１の一方面に設けられた第２導電体層３２に接合するため、製造された半導体モジュールは、半導体素子２０で発生した熱を第１導電体層１２及び第１絶縁性基板１１を介して外部へ放熱するのに加えて、第２導電体層３２及び第２絶縁性基板３１を介して外部へ放熱することができる。従って、従来よりも高い放熱性を有する半導体モジュールを製造することができる。
　また、実施形態１に係る半導体モジュールの製造方法によれば、第１導電体層加工工程において、接合部１４の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部１５を形成するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、設計自由度が従来よりも高い半導体モジュールを製造することができる。
［実施形態２］
　実施形態２に係る半導体モジュール２は、基本的には実施形態１に係る半導体モジュール１と同様の構成を有するが、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なる。すなわち、実施形態２に係る半導体モジュール２において、囲繞壁部１５ａは、図４及び図５に示すように、平面的に見て接合部１４の周囲を全周囲の３／４の範囲にわたって取り囲む位置に形成されている。
　実施形態２に係る半導体モジュール２においては、囲繞壁部１５ａで取り囲まれた空間は全て第２絶縁性基板３１ａに覆われている。
　第１端子６０ａは、図４（ａ）及び図４（ｃ）に示すように、一方端が接合部１４の一部と接合材Ｓを介して電気的に接続され、かつ、当該一方端から、平面的に見て接合部１４の周囲を取り囲む位置のうちの囲繞壁部１５ａが形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１ａで挟まれた空間を介して外部に向かって延出された平板状の金属板である。
　第２端子６２ａは、図４（ａ）及び図４（ｄ）に示すように、第１端子６０ａとは離間した状態で、一方端が第２導電体層３２ａの一部と接合材を介して電気的に接続され、かつ、当該一方端から、平面的に見て接合部１４の周囲を取り囲む位置のうちの囲繞壁部１５ａが形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１とで挟まれた空間を介して外部に向かって延出された平板状の金属板である。
　このように、実施形態２に係る半導体モジュール２は、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なるが、実施形態１に係る半導体モジュール１の場合と同様に、平面的に見て接合部１４の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部１５ａを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、実施形態２に係る半導体モジュール２によれば、平面的に見て接合部１４の周囲を全周囲の３／４の範囲にわたって取り囲む位置に形成されている囲繞壁部１５ａを有し、かつ、囲繞壁部１５ａで取り囲まれた空間が全て第２絶縁性基板３１ａに覆われているため、第１端子及び第２端子として、平板状の第１端子６０ａ及び第２端子６２ａを用いることができる。従って、第１端子６０ａ及び第２端子６２ａをそれぞれ折り曲げる必要がなく、製造容易な半導体モジュールとなる。
　また、実施形態２に係る半導体モジュール２によれば、囲繞壁部１５ａで取り囲まれた空間は全て第２絶縁性基板３１ａに覆われているため、囲繞壁部１５ａに取り囲まれ、かつ、第１絶縁性基板１１ａ及び第２絶縁性基板３１ａに挟まれた空間に漏れなく樹脂を充填することができる。
　なお、実施形態２に係る半導体モジュール２は、囲繞壁部の構成以外の点においては実施形態１に係る半導体モジュール１と同様の構成を有するため、実施形態１に係る半導体モジュール１が有する効果のうち該当する効果を有する。
［実施形態３］
　実施形態３に係る半導体モジュール３は、基本的には実施形態１に係る半導体モジュール１と同様の構成を有するが、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なる。すなわち、実施形態３に係る半導体モジュール３においては、図６及び図７に示すように、囲繞壁部１５ｂが接合部１４ｂと連続した状態で形成されている。
　第２導電体層３２ｂは、図６（ａ）、図６（ｄ）、図７（ｃ）及び図７（ｅ）に示すように、第２電極層２２と接合する第２接合面を有する第２接合部３４と、第２接合部３４から、平面的に見て接合部の周囲を取り囲む位置のうちの囲繞壁部１５ｂが形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子３５とを有する。第１端子３５は、第２接合部３４から水平方向に伸び、囲繞壁部１５ｂで取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間で第２絶縁性基板３１（鉛直方向）に折り曲げられ、第２絶縁性基板３１を超えた高さ位置で外側（水平方向）に折り曲げられている。
　第２基板３０ｂは、図６（ａ）、図６（ｃ）、図７（ｃ）及び図７（ｄ）に示すように、囲繞壁部１５ｂと接合する第３接合面を有する第３接合部３７と、第３接合部３７から外部に向かって延出された外部接続用の第２端子３８とを有し、第２絶縁性基板３１の一方面における第２導電体層３２ｂと離間した位置に設けられた第３導電体層３６をさらに有する。第３導電体層３６においては、第３接合部３７に囲繞壁部１５ｂと係合するための溝が形成されている。第２端子３８は、第３接合部３７から水平方向に伸び、囲繞壁部１５ｂで取り囲まれた空間のうち第２絶縁性基板３１に覆われていない空間で第２絶縁性基板３１（鉛直方向）に折り曲げられ、第２絶縁性基板３１を超えた高さ位置で外側（水平方向）に折り曲げられている。
　囲繞壁部１５ｂは、半導体素子２０の第２電極層２２の表面よりも上に突出した状態で形成されている。
　このように、実施形態３に係る半導体モジュール３は、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なるが、実施形態１に係る半導体モジュール１の場合と同様に、平面的に見て接合部１４ｂの周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部１５ｂを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、実施形態３に係る半導体モジュール３によれば、半導体素子２０の第１電極層２１と接合する接合面を有する接合部１４ｂを有し、かつ、囲繞壁部１５ｂが接合部１４ｂと連続した状態で形成され、かつ、囲繞壁部１５ｂが第３導電体層３６と電気的に接続され、かつ、第３導電体層３６が外部接続用の第２端子３８を有しているため、半導体素子２０の第１電極層２１が、接合部１４ｂ、囲繞壁部１５ｂ及び第３導電体層３６（第３接合部３７及び第２端子３８）を介して外部と電気的に接続することになる。そして、接合部１４ｂ、囲繞壁部１５ｂ及び第３導電体層３６はいずれもワイヤーよりも断面積が大きく抵抗が低いため半導体モジュールに大電流を流したときに不具合が生じ難く、より一層高い信頼性を有する半導体モジュールとなる。
　また、実施形態３に係る半導体モジュール３によれば、上記した構成を有するため、半導体素子で発生した熱を接合部１４ｂ、囲繞壁部１５ｂ及び第３導電体層３６（第３接合部３７及び第２端子３８）を介して外部へ放熱することができ、より一層高い放熱性を有する半導体モジュールとなる。
　なお、実施形態３に係る半導体モジュール３は、囲繞壁部の構成以外の点においては実施形態１に係る半導体モジュール１と同様の構成を有するため、実施形態１に係る半導体モジュール１が有する効果のうち該当する効果を有する。
［実施形態４］
　実施形態４に係る半導体モジュール４は、基本的には実施形態２に係る半導体モジュール２と同様の構成を有するが、囲繞壁部の構成が実施形態２に係る半導体モジュール２の場合とは異なる。すなわち、実施形態４に係る半導体モジュール４においては、図８及び図９に示すように、囲繞壁部１５ｃが接合部１４ｃと連続した状態で形成されている。
　第２導電体層３２ｃは、図８（ａ）、図８（ｄ）、図９（ｃ）及び図９（ｅ）に示すように、第２電極層２２と接合する第２接合面を有する第２接合部３４ｃと、第２接合部３４ｃから、平面的に見て第２接合部３４ｃの周囲を取り囲む位置のうちの囲繞壁部１５ｃが形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子３５ｃとを有する。
　第２基板３０ｃは、図８（ａ）、図８（ｃ）、図９（ｃ）及び図９（ｄ）に示すように、囲繞壁部１５ｃと接合する第３接合面を有する第３接合部３７ｃと、第３接合部３７ｃから外部に向かって延出された外部接続用の第２端子３８ｃとを有し、第２絶縁性基板３１の一方面における第２導電体層３２ｃと離間した位置に設けられた第３導電体層３６ｃをさらに有する。第３導電体層３６ｃにおいては、第３接合部３７ｃに囲繞壁部１５ｃと係合するための溝が形成されている。
　囲繞壁部１５ｃは、半導体素子２０の第２電極層２２の表面よりも上に突出した状態で形成されている。
　このように、実施形態４に係る半導体モジュール４は、囲繞壁部の構成が実施形態２に係る半導体モジュール２の場合とは異なるが、実施形態２に係る半導体モジュール２の場合と同様に、平面的に見て接合部１４ｃの周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部１５ｃを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
　また、実施形態４に係る半導体モジュール４によれば、半導体素子２０の第１電極層２１と接合する接合面を有する接合部１４ｃを有し、かつ、囲繞壁部１５ｃが接合部１４ｃと連続した状態で形成され、かつ、囲繞壁部１５ｃが第３導電体層３６ｃと電気的に接続され、かつ、第３導電体層３６ｃが外部接続用の第２端子３８ｃを有しているため、半導体素子２０の第１電極層２１が、接合部１４ｃ、囲繞壁部１５ｃ及び第３導電体層３６ｃ（第３接合部３７ｃ及び第２端子３８ｃ）を介して外部と電気的に接続することになる。そして、接合部１４ｃ、囲繞壁部１５ｃ及び第３導電体層３６ｃはいずれもワイヤーよりも断面積が大きく抵抗が低いため、半導体モジュールに大電流を流したときに不具合が生じ難く、より一層高い信頼性を有する半導体モジュールとなる。
　また、実施形態４に係る半導体モジュール４によれば、上記した構成を有するため、半導体素子で発生した熱を接合部１４ｃ、囲繞壁部１５ｃ及び第３導電体層３６ｃ（第３接合部３７ｃ及び第２端子３８ｃ）を介して外部へ放熱することができ、より一層高い放熱性を有する半導体モジュールとなる。
　なお、実施形態４に係る半導体モジュール４は、囲繞壁部の構成以外の点においては実施形態２に係る半導体モジュール２と同様の構成を有するため、実施形態２に係る半導体モジュール２が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、放熱用の導電体層１３（又は放熱用の導電体層３３）に放熱フィンを搭載してもよい（例えば、図１０に示す、変形例１に係る半導体モジュール５参照。）。
（３）上記各実施形態においては、第２絶縁性基板の他方面に放熱用の導電体層を有するが、本発明はこれに限定されるものではない。例えば、第２絶縁性基板の他方面に電子部品搭載用の導電体層３９を有していてもよい（例えば、図１１に示す、変形例２に係る半導体モジュール６参照。）。変形例２に係る半導体モジュール６においては、電子部品搭載用の導電体層３９上に半導体素子２０とは別の、他の半導体素子８０が搭載（配置）され、かつ、第１基板１０ｄは、第１基板１０ｄの一方面側に第１導電体層１２とは別の、他の導電体層１６を有し、他の半導体素子８０と他の導電体層１６とがワイヤー９０を介して電気的に接続されている。
　変形例２に係る半導体モジュール６によれば、第２基板３０ｄの他方面に電子部品搭載用の導電体層３９が設けてられているため、複数の半導体素子を鉛直方向に配置することができ、２つの半導体素子を第１絶縁性基板の一方面に並べて配置した場合よりも占有面積を狭くすることができる。
（４）上記実施形態１及び２においては、囲繞壁部が、接合部と離間した状態で形成されているが、囲繞壁部が、接合部と連続した状態で形成されていてもよい。
（５）上記各実施形態においては、半導体素子として、２端子の半導体素子を用いたが、半導体素子として、３端子以上の半導体素子を用いてもよい。
（６）上記各実施形態においては、第１基板及び第２基板はいずれもＤＣＢ基板であるが、本発明はこれに限定されるものではない。例えば、第１基板及び第２基板のうちのいずれか（いずれも）を一般的なプリント基板としてもよい。
（７）上記各実施形態においては、接合部及び囲繞壁部を、一の導電体層をエッチングすることにより形成したが、接合部及び囲繞壁部を別途形成し、それらを第１基板に接合することによって接合部及び囲繞壁部を形成してもよい。
（８）上記実施形態３及び４においては、第３導電体層においては、第３接合部に囲繞壁部と係合するための溝が形成されているが、第３導電体層に溝を形成しなくてもよい。
１，２，３，４，５，６，９…半導体モジュール、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ…第１基板、１１…第１絶縁性基板、１２、１２ａ，１２ｂ，１２ｃ，１２ｄ…第１導電体層、１３，３３…（放熱用の）導電体層、１４，１４ｂ，１４ｃ…接合部、１５、１５ａ，１５ｂ，１５ｃ…囲繞壁部、１６…他の導電体層、２０…半導体素子、２１…第１電極層、２２…第２電極層、３０，３０ａ、３０ｂ、３０ｃ、３０ｄ…第２基板、３１，３１ａ，３１ｃ…第２絶縁性基板、３２，３２ａ，３２ｂ，３２ｃ…第２導電体層、３４…第２接合部、３５，３５ｃ，６２…第２端子，３８，３８ｃ，６２…第１端子、３６，３６ｃ…第３導電体層、３７，３７ｃ…第３接合部、４０…樹脂、８０…他の半導体素子、９０…ワイヤー、１００…放熱フィン

Claims (10)

  1. 　第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた第１導電体層を有する第１基板と、
    　一方面に第１電極層を有し他方面に第２電極層を有し、前記第１電極層が前記第１導電体層に接合された半導体素子と、
    　第２絶縁性基板及び当該第２絶縁性基板の一方面に設けられた第２導電体層を有し、前記第２導電体層が前記第２電極層に接合された第２基板とを備える半導体モジュールであって、
    　前記第１導電体層は、前記第１電極層と接合する接合面を有する接合部と、平面的に見て前記接合部の周囲を取り囲む位置に、かつ、前記接合部と離間した状態又は連続した状態で形成され、かつ、上端面が前記接合面よりも上に突出した状態で形成された囲繞壁部とを有し、
    　前記第１基板は、前記囲繞壁部を介して前記第２基板と接しており、
    　前記半導体モジュールは、前記囲繞壁部に取り囲まれ、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に樹脂を充填することにより形成された樹脂部をさらに備えることを特徴とする半導体モジュール。
  2. 　前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、
    　前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第２絶縁性基板に覆われておらず、
    　前記半導体モジュールは、
    　一方端が前記接合部と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第１端子と、
    　前記第１端子とは離間した状態で、一方端が前記第２導電体層と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第２端子とをさらに備えることを特徴とする請求項１に記載の半導体モジュール。
  3. 　前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、
    　前記囲繞壁部で取り囲まれた空間は全て前記第２絶縁性基板に覆われており、
    　前記半導体モジュールは、
    　一方端が前記接合部と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子と、
    　前記第１端子とは離間した状態で、一方端が前記第２導電体層と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第２端子とをさらに備えることを特徴とする請求項１に記載の半導体モジュール。
  4. 　前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、
    　前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第２絶縁性基板に覆われておらず、
    　前記第２導電体層は、前記第２電極層と接合する第２接合面を有する第２接合部と、前記第２接合部から、前記囲繞壁部で取り囲まれた空間のうち前記第２絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第１端子とを有し、
    　前記第２基板は、前記囲繞壁部と接合する第３接合面を有する第３接合部と、前記第３接合部から外部に向かって延出された外部接続用の第２端子とを有し、前記第２絶縁性基板の一方面における前記第２導電体層と離間した位置に設けられた第３導電体層をさらに有することを特徴とする請求項１に記載の半導体モジュール。
  5. 　前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、
    　前記囲繞壁部で取り囲まれた空間は全て前記第２絶縁性基板に覆われており、
    　前記第２導電体層は、前記第２電極層と接合する第２接合面を有する第２接合部と、前記第２接合部から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第１絶縁性基板と前記第２絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第１端子とを有し、
    　前記第２基板は、前記囲繞壁部と接合する第３接合面を有する第３接合部と、前記第３接合部から外部に向かって延出された外部接続用の第２端子とを有し、前記第２絶縁性基板の一方面における前記第２導電体層と離間した位置に設けられた第３導電体層をさらに有することを特徴とする請求項１に記載の半導体モジュール。
  6. 　前記第３導電体層においては、前記第３接合部に前記囲繞壁部と係合するための溝が形成されていることを特徴とする請求項４又は５に記載の半導体モジュール。
  7. 　前記第１基板の他方面及び前記第２基板の他方面のうちの少なくともいずれかには、放熱用又は電子部品搭載用の導電体層が設けられていることを特徴とする請求項１～６のいずれかに記載の半導体モジュール。
  8. 　前記第１基板及び前記第２基板のうちの少なくともいずれかは、ＤＣＢ基板であることを特徴とする請求項１～７のいずれかに記載の半導体モジュール。
  9. 　前記接合部及び前記囲繞壁部は、一の導電体層をエッチングすることにより形成されたものであることを特徴とする請求項１～８のいずれかに記載の半導体モジュール。
  10. 　請求項１～９のいずれかに記載の半導体モジュールを製造するための半導体モジュールの製造方法であって、
    　第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた、第１導電体層となる導電体層を有する第１基板を準備し、当該導電体層をエッチングすることにより、半導体素子の第１電極層と接合する接合面を有する接合部を形成するとともに、前記接合部の周囲を取り囲む位置に、前記接合部と離間した状態又は連続した状態となり、かつ、上端面が前記接合面よりも上に突出した状態となるように囲繞壁部を形成する第１導電体層加工工程と、
    　前記接合部と前記第１電極層とが対向するように前記半導体素子を配置する工程、前記接合部と前記第１電極層とを接合する工程、第２基板の第２導電体層と前記半導体素子の第２電極層とが対向するように、かつ、前記第１基板とは前記囲繞壁部を介して接するように前記第２基板を配置する工程、及び、前記第２電極層と前記第２導電体層とを接合する工程を含み、前記第１基板、前記半導体素子、前記第２基板がこの順序で配置された構造体を形成する構造体形成工程と、
    　前記囲繞壁部に取り囲まれ、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に樹脂を充填することによって樹脂部を形成する樹脂部形成工程とをこの順序で含むことを特徴とする半導体モジュールの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319704B2 (en) 2016-01-31 2019-06-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
US10461042B2 (en) 2016-01-31 2019-10-29 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
EP3944309A1 (en) * 2020-07-10 2022-01-26 STMicroelectronics S.r.l. Packaged high voltage mosfet device with a dbc interconnection substrate and manufacturing process thereof
EP4174936A1 (en) * 2021-10-29 2023-05-03 STMicroelectronics S.r.l. Semiconductor package and method of forming the package

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012812A (ja) * 1996-06-20 1998-01-16 Toshiba Corp 電力用半導体装置
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JPH1197616A (ja) * 1997-09-25 1999-04-09 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP2008103552A (ja) * 2006-10-19 2008-05-01 Mitsubishi Materials Corp パワーモジュールの積層構造体
JP2008199011A (ja) * 2007-02-15 2008-08-28 Samsung Electro Mech Co Ltd パッケージ基板及びその製造方法
JP2009520366A (ja) * 2005-12-16 2009-05-21 フリースケール セミコンダクター インコーポレイテッド 積層型モールド成形パッケージ及び同パッケージの形成方法
JP2009123953A (ja) * 2007-11-15 2009-06-04 Omron Corp トランスファーモールド型パワーモジュール
JP2011151103A (ja) * 2010-01-20 2011-08-04 Fujikura Ltd 電子部品相互の接続構造及び接続方法
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012812A (ja) * 1996-06-20 1998-01-16 Toshiba Corp 電力用半導体装置
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JPH1197616A (ja) * 1997-09-25 1999-04-09 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP2009520366A (ja) * 2005-12-16 2009-05-21 フリースケール セミコンダクター インコーポレイテッド 積層型モールド成形パッケージ及び同パッケージの形成方法
JP2008103552A (ja) * 2006-10-19 2008-05-01 Mitsubishi Materials Corp パワーモジュールの積層構造体
JP2008199011A (ja) * 2007-02-15 2008-08-28 Samsung Electro Mech Co Ltd パッケージ基板及びその製造方法
JP2009123953A (ja) * 2007-11-15 2009-06-04 Omron Corp トランスファーモールド型パワーモジュール
JP2011151103A (ja) * 2010-01-20 2011-08-04 Fujikura Ltd 電子部品相互の接続構造及び接続方法
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319704B2 (en) 2016-01-31 2019-06-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
US10461042B2 (en) 2016-01-31 2019-10-29 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
EP3944309A1 (en) * 2020-07-10 2022-01-26 STMicroelectronics S.r.l. Packaged high voltage mosfet device with a dbc interconnection substrate and manufacturing process thereof
US11830794B2 (en) 2020-07-10 2023-11-28 Stmicroelectronics S.R.L. Packaged high voltage MOSFET device with connection clip and manufacturing process thereof
EP4174936A1 (en) * 2021-10-29 2023-05-03 STMicroelectronics S.r.l. Semiconductor package and method of forming the package

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