JP2017143301A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して信頼性が劣る場合があった。そこで、信頼性が高い酸化物半導体を用いたトランジスタを有する半導体装置を提供する。【解決手段】酸化物半導体膜に含まれる水素、窒素および炭素などの不純物は酸化物半導体膜の半導体特性を低下させる要因となる。例えば、酸化物半導体膜に含まれる水素および窒素は、酸化物半導体膜を用いたトランジスタのしきい値電圧をマイナス方向へシフトさせてしまう要因となる。また、酸化物半導体膜に含まれる窒素、炭素および希ガスは、酸化物半導体膜中に結晶領域が生成されることを阻害する。そこで、酸化物半導体膜の不純物濃度を低減することで、高い信頼性を有するトランジスタを作製する。【選択図】図１

Description

酸化物半導体膜の作製方法および半導体装置の作製方法に関する。
なお、本明細書において半導体装置とは、半導体特性を利用することで機能し得る装置全
般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜の材料とし
てシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目
されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満である
Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体を用いたトランジスタが開示されており、酸
化物半導体膜の成膜方法としてはスパッタリング法が最適とされている（特許文献１参照
。）。
特開２００６−１６５５２８号公報
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して
信頼性が劣る場合があった。そこで、信頼性の高い酸化物半導体を用いたトランジスタを
有する半導体装置を提供する。
また、そのための酸化物半導体膜の成膜方法を示す。
酸化物半導体膜に含まれる水素、窒素および炭素などの不純物は酸化物半導体膜の半導体
特性を低下させる要因となる。
例えば、酸化物半導体膜に含まれる水素および窒素は、酸化物半導体膜中にキャリアを生
成する。そのため、水素および窒素があることで、酸化物半導体膜を用いたトランジスタ
のしきい値電圧をマイナス方向へシフトさせてしまう。その結果、トランジスタの信頼性
の低下を招いてしまう。
また、酸化物半導体膜に含まれる窒素、炭素および希ガスは、酸化物半導体膜中に結晶領
域が生成されることを阻害する場合がある。例えば、窒素分子および二酸化炭素分子は、
分子直径が大きいため、特に酸化物半導体膜中に結晶領域が生成されることを阻害する。
また、炭素原子が酸化物半導体膜中の金属原子と置き換わると、置き換わった箇所で結晶
構造を切断してしまう。
そこで、不純物の少ない酸化物半導体膜を得ることが、高い信頼性を有するトランジスタ
を得るために重要となる。
具体的には、酸化物半導体膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による測定で、５×１０１
９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
また、酸化物半導体膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
酸化物半導体膜を用いたトランジスタは、酸化物半導体膜中に含まれる水素（水などに含
まれる水素を含む）および窒素に起因して電子を生じた場合、ゲート電圧を印加しなくて
もドレイン電流が流れてしまう（ノーマリーオンともいう。）。なお、ドレイン電流とは
、トランジスタのソース−ドレイン間の電流をいう。また、ゲート電圧とは、ソース電位
を基準としたときのゲート電位との電位差をいう。そのため、しきい値電圧がマイナス方
向へシフトする。酸化物半導体膜を用いたトランジスタはｎ型を示すことが多く、しきい
値電圧がマイナス方向へシフトすることによってノーマリーオンの特性となる。
また、酸化物半導体膜を用いたトランジスタを作製した後で、酸化物半導体膜へ水素また
は窒素が混入することによって、トランジスタのしきい値電圧が変動する場合がある。し
きい値電圧の変動は、トランジスタの信頼性を著しく損なう。
そのため、信頼性の高いトランジスタを得るには、酸化物半導体膜、および酸化物半導体
膜と接する膜に含まれる水素および窒素を低減する必要がある。
同様に、酸化物半導体膜中の酸素欠損に起因して電子を生じることが知られている。
酸化物半導体膜中に酸素欠損が生じないようにするために、酸化物半導体膜は格子間酸素
を有すると好ましい。該格子間酸素は、酸化物半導体膜中に生じた酸素欠損を補償するこ
とができる。
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜が単結晶であると、酸素
欠損を補償するための格子間酸素が存在しないため酸化物半導体膜中に該酸素欠損に起因
するキャリアが生成されてしまう。そのため、トランジスタのしきい値電圧がマイナス方
向にシフトしてしまうことがある。そのため、酸化物半導体膜は非単結晶であることが好
ましい。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶領域および非晶質領域を有する結晶−非晶質混相構造の酸化物半導体
膜である。なお、当該結晶領域は、一辺が１００ｎｍ未満の立方体内に収まる大きさであ
ることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶
質領域と結晶領域との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶領域間で、それぞれａ
軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合
、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、
−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶領域の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶領域の占める割合が高くなることがある。また、
ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶領域
が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶領域のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向となる。結晶領域は、成膜することにより
、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜の結晶性を高めるためには、被成膜面の平坦性および酸化物半導体膜の成
膜方法が重要となる。
具体的には、酸化物半導体膜の被成膜面は、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましく
は０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。
また、酸化物半導体膜は、スパッタリング法を用い、酸素ガス雰囲気にて、基板加熱しつ
つ成膜すると好ましい。このとき、酸化物半導体膜中に結晶領域の生成を阻害する不純物
が極力含まれないように成膜する。
酸化物半導体膜の結晶領域の生成を阻害する不純物の具体例として二酸化炭素が挙げられ
る。また、一部の希ガス（ヘリウム、ネオン、アルゴン、クリプトンおよびキセノン）、
窒素、一酸化炭素および炭化水素などの原子直径の大きい原子または分子直径の大きい分
子も酸化物半導体膜の結晶領域の生成を阻害する不純物となりうる。
前述の不純物が酸化物半導体膜中に取り込まれないようにするために、ターゲット、成膜
ガスおよび成膜室における不純物を低減する必要がある。
具体的には、８Ｎ以上、好ましくは９Ｎ以上の純度である成膜ガスを用いればよい。
また、成膜室に存在する不純物は以下に示すように低減すればよい。
成膜室に存在する不純物は、排気量とリーク量との釣り合いによって決まる。したがって
、成膜室の排気量を大きく、リーク量を小さくすると好ましい。
成膜室の排気量は、真空ポンプの種類および容量、ならびに接続する配管の長さおよび太
さに依存する。例えば、真空ポンプを接続する配管は、短く、太いほど排気量を大きくす
ることができる。
また、異なる種類の真空ポンプを並列に接続することで、様々な種類のガスを排気するこ
とができる。例えば、ターボ分子ポンプとクライオポンプとを並列に接続して用いると好
ましい。
また、同じ種類の真空ポンプを並列に接続しても構わない。例えば、クライオポンプを２
台並列で接続すると、一方をリジェネしている間に他方を用いて排気させるといった使い
方も可能となる。こうすることで、クライオポンプをリジェネすることによる装置のダウ
ン時間が短縮され、生産性を高めることができる。また、複数の真空ポンプを用いて同時
に排気させることで、より高い排気能力を得ることができる。
一方で、成膜室のリーク量を低減する必要がある。
成膜室のリークとして、成膜室内壁に吸着している不純物による内部リークおよびシール
部分からの外部リークなどがある。
例えば、成膜室内壁に吸着している不純物を除去するためには、成膜室を加熱しつつ排気
すればよい。成膜室を加熱することにより、成膜室内壁に吸着している不純物が成膜室内
壁から脱離するため、効率的に不純物を排気することができる。
また、ダミー成膜を行うと好ましい。ダミー成膜とは、ダミー基板に対して成膜を行うこ
とで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁
の吸着物を膜中に閉じこめることをいう。ダミー成膜は、成膜室を加熱しつつ行ってもよ
い。
また、成膜室に存在する不純物を除去するために、加熱した希ガスなどの不活性ガスまた
は酸素ガスなどを供給することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を
排気する処理を行うと好ましい。加熱したガスの供給により成膜室内に吸着した不純物を
脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この
処理は繰り返し行うと効果的である。加熱した希ガスなどの不活性ガスまたは酸素ガスな
どを供給するために、成膜装置自体にガス加熱機構を設けてもよい。成膜装置自体にガス
加熱機構を設けることで、ガス加熱機構から成膜室などまでの配管距離が短くできるため
、高い温度を保って成膜室などにガスを供給することができる。
このような方法を用いて、リークレートを３×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは
１×１０−５Ｐａ・ｍ３／ｓ以下、さらに好ましくは３×１０−６Ｐａ・ｍ３／ｓ以下、
さらに好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下、さらに好ましくは３×１０−７Ｐａ
・ｍ３／ｓ以下とする。
なお、質量電荷比（ｍ／ｚ）＝２８（窒素分子など）であるガスのリークレートを１×１
０−５Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−６Ｐａ・ｍ３／ｓ以下とする。
なお、ｍ／ｚ＝４４（二酸化炭素分子など）であるガスのリークレートを３×１０−６Ｐ
ａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする。
なお、ｍ／ｚ＝１８（水分子など）であるガスのリークレートを１×１０−７Ｐａ・ｍ３
／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下とする。
このような方法を用いて、具体的には、成膜室の圧力を１×１０−４Ｐａ以下、好ましく
は３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下とすればよい。
以上のような成膜室において、酸化物半導体膜を成膜する。
なお、酸化物半導体膜を成膜する際は、あらかじめ酸化物半導体膜の被成膜面に吸着する
不純物を除去しておくと好ましい。
具体的には、酸化物半導体膜の被成膜面に吸着する不純物を除去するためにプラズマ処理
または／および加熱処理を行えばよい。なお、前述のプラズマ処理および加熱処理は、減
圧雰囲気で行うと好ましい。本明細書において減圧雰囲気とは、圧力が１０Ｐａ以下、１
Ｐａ以下、１×１０−２Ｐａ以下、または１×１０−４Ｐａ以下の雰囲気をいう。
なお、酸化物半導体膜の被成膜面に吸着する不純物を除去する処理を行った後、再び不純
物が吸着しないように大気暴露せずに酸化物半導体膜の成膜室に移動させると好ましい。
ここで、酸化物半導体膜は、基板加熱温度を１００℃以上６５０℃以下、好ましくは１５
０℃以上６００℃以下、さらに好ましくは２００℃以上５００℃以下として成膜するとよ
い。基板加熱温度を上述の範囲とすることで酸化物半導体膜に含まれる不純物濃度を低減
でき、かつ結晶性の高い酸化物半導体膜が得られやすくなる。
また、酸化物半導体膜の成膜後に加熱処理を行うと好ましい。加熱処理は、不活性雰囲気
、減圧雰囲気または酸化性雰囲気において、２５０℃以上６５０℃以下、好ましくは３０
０℃以上６００℃以下の温度で行う。加熱処理によって、酸化物半導体膜に含まれる不純
物濃度を低減でき、かつ結晶性の高い酸化物半導体膜が得られやすくなる。
以上のようにして成膜された酸化物半導体膜を用いたトランジスタは、信頼性が高く、し
きい値電圧のばらつきも小さくなる。
水素、窒素および炭素などの不純物が低減された、キャリア密度が低く、かつ結晶性の高
い酸化物半導体膜を提供できる。
前述の酸化物半導体膜を用いた、信頼性の高い、しきい値電圧のばらつきの小さいトラン
ジスタを提供できる。
前述のトランジスタを有する、信頼性の高い、優れた特性を有する半導体装置が提供でき
る。
成膜装置の一例を示す上面図。 成膜室および基板加熱室を説明する図。 トランジスタの一例を示す上面図および断面図。 トランジスタの一例を示す上面図および断面図。 トランジスタの一例を示す上面図および断面図。 トランジスタの一例を示す上面図および断面図。 トランジスタの一例を示す上面図および断面図。 トランジスタの一例を示す上面図および断面図。 表示装置の一例を示す上面図および断面図。 半導体装置の一例を示す断面図、回路図および電気的特性を示す図。 半導体装置の一例を示す断面図、回路図および電気的特性を示す図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 トランジスタの上面図および断面図。 試料１および試料２であるトランジスタのＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。 試料１であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのしきい値電圧および電界効果移動度と基板温度の関係を示す図。 酸化物半導体膜を用いたトランジスタのオフ電流を示す図。 酸化物半導体膜のＸＲＤを示す図。 成膜室の圧力と真空ポンプを止めてからの時間との関係を示す図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 酸化物半導体膜のＴＤＳ分析結果を示す図。 酸化物半導体膜のＳＩＭＳを示す図。 酸化物半導体膜のＳＩＭＳを示す図。 酸化物半導体膜のＳＩＭＳを示す図。 酸化物半導体膜のＸＲＤ結果を示す図。 成膜室の圧力と真空ポンプを止めてからの時間との関係を示す図。 ガス加熱機構の接続方法を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、不純物の少ない酸化物半導体膜の成膜方法および該酸化物半導体膜を
用いたトランジスタについて説明する。
まずは、成膜時に不純物の混入が少ない成膜装置の構成について図１を用いて説明する。
図１（Ａ）は、マルチチャンバーの成膜装置である。該成膜装置は、基板を収容するカセ
ットポート１４を３つ有する基板供給室１１と、ロードロック室１２ａおよびロードロッ
ク室１２ｂと、搬送室１３と、基板加熱室１５と、成膜室１０ａと、成膜室１０ｂと、成
膜室１０ｃと、を有する。基板供給室１１は、ロードロック室１２ａおよびロードロック
室１２ｂと接続する。ロードロック室１２ａおよびロードロック室１２ｂは、搬送室１３
と接続する。基板加熱室１５、成膜室１０ａ、成膜室１０ｂおよび成膜室１０ｃは、搬送
室１３とのみ接続する。各室間の接続部にはゲートバルブが設けられており、各室を独立
して真空状態に保持することができる。図示しないが、搬送室１３は一以上の基板搬送ロ
ボットを有する。ここで、基板加熱室１５は、プラズマ処理室を兼ねると好ましい。枚葉
式マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露する必要がなく、基
板に不純物が吸着することを抑制できる。また、成膜や加熱処理などの順番を自由に構築
することができる。なお、成膜室、ロードロック室および基板加熱室の数は、上述の数に
限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。
図２（Ａ）を用いて図１（Ａ）に示す成膜室（スパッタリング室）の一例について説明す
る。成膜室１０は、ターゲット３２と、ターゲットを支持するターゲットホルダ３４と、
内部に基板ヒータ４４が埋め込まれた基板を支える基板ホルダ４２と、シャッター軸４６
を軸として回転可能なシャッター板４８と、を有する。なお、ターゲットホルダ３４は、
整合器５２を介して電力を供給するＲＦ電源５０と接続される。また、成膜室１０は、精
製機５４を介してガス供給源５６、ならびに真空ポンプ５８および真空ポンプ５９が接続
される。ここで、成膜室１０、ＲＦ電源５０、シャッター軸４６、シャッター板４８およ
び基板ホルダ４２は接地される。ただし、目的に応じて成膜室１０、シャッター軸４６、
シャッター板４８および基板ホルダ４２のいずれか一以上を電気的に浮かせてもよい。
また、真空ポンプは、真空ポンプ５８および真空ポンプ５９の２台のみに限定されず３台
以上設けてもよいし、どちらか１台のみでもよい。例えば、真空ポンプ５８に直列にもう
１台の真空ポンプを設けてもよい。
真空ポンプ５８および真空ポンプ５９などに用いる真空ポンプとして、ドライポンプなど
の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなど
の高真空ポンプとを適宜組み合わせるとよい。ターボ分子ポンプは原子直径または分子直
径の大きいガスを安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる
一方、水素や水の排気能力が低いことが知られる。そこで、さらに水などの比較的融点の
高い原子および分子に対する排気能力が高いクライオポンプ、または反応性の高い原子お
よび分子に対する排気能力が高いスパッタイオンポンプを組み合わせることが有効となる
。また、ターボ分子ポンプにクライオトラップが接続された真空ポンプを用いてもよい。
クライオトラップの冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、
クライオトラップが複数の冷凍機を有する場合、各冷凍機ごとに温度を変えると、効率的
に排気が可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、
２段目の冷凍機の温度を２０Ｋ以下とすればよい。
なお、クライオポンプはため込み式であるため、定期的にリジェネを行う必要がある。ク
ライオポンプは、リジェネしている間に排気することができないため、生産性が低いと考
えられ、量産装置に用いられることが少ない。これを解決するために、クライオポンプを
２台以上並列に接続しても構わない。クライオポンプを２台以上並列で接続することで、
１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。
または、クライオポンプおよびターボ分子ポンプを並列に接続してもよい。この場合、例
えば、成膜中はターボ分子ポンプを用いて排気し、成膜時以外はクライオポンプを用いて
排気することで、クライオポンプのリジェネの頻度を低減させることができる。
また、ガス供給源５６および精製機５４を複数設けても構わない。例えば、成膜ガス種の
数に応じて、成膜ガス供給源および精製機を増加させることができる。これら、成膜室１
０に直接接続してもよい。その場合、各々の精製機と成膜室１０との間に成膜ガス流量を
制御するためのマスフローコントローラを設けてもよい。または、成膜室１０と精製機５
４との間の配管に接続しても構わない。
また、精製機５４と成膜室１０の間にガス加熱機構を設ける例について、図３８を用いて
説明する。図３８（Ａ）乃至図３８（Ｃ）に、ガス供給源５６から成膜室１０までの詳細
を示す。
図３８（Ａ）は、成膜室１０とガス加熱機構５７とが配管を通して接続され、ガス加熱機
構５７とマスフローコントローラ５５とが配管を通して接続され、マスフローコントロー
ラ５５と精製機５４とが配管を通して接続され、精製機５４とガス供給源５６とが配管を
通して接続される構造である。
図３８（Ｂ）は、成膜室１０とマスフローコントローラ５５とが直接配管を通して接続さ
れ、マスフローコントローラ５５とガス加熱機構５７とが配管を通して接続され、ガス加
熱機構５７と精製機５４とが配管を通して接続され、精製機５４とガス供給源５６とが配
管を通して接続する構造である。
なお、加熱されたガスを用いるためには、加熱されたガスに対しても正確なガス流量を制
御することができるマスフローコントローラを用いると好ましい。
図３８（Ｃ）は、成膜室１０とガス加熱機構５７とが配管を通して接続され、ガス加熱機
構５７と精製機５４とが配管を通して接続され、精製機５４とガス供給源５６とが配管を
通して接続する構造である。
図３８（Ｃ）はマスフローコントローラを設けない構成であるが、マスフローコントロー
ラとは異なるガス流量制御機構が設けられていても構わない。または、一定のガス流量が
供給されるような機構が設けられていても構わない。
図３８（Ｃ）の構成は、高い精度でガス流量を制御する必要がない場合などに用いればよ
い。マスフローコントローラは、比較的高価であるうえ、定期的なメンテナンスおよび部
品の交換が必要となる。図３８（Ｃ）に示すように、マスフローコントローラを設けない
構成とすることで装置の費用を削減することができる。
例えば、後述する加熱したガスを用いた成膜室１０の不純物低減のために、図３８（Ｃ）
の構成を用いても構わない。
ガス加熱機構５７により、成膜室１０に供給されるガスを４０℃以上４００℃以下、好ま
しくは５０℃以上２００℃以下に加熱することができる。
引き続き、図２（Ａ）に示す成膜室について説明する。図示しないが、ターゲットホルダ
３４の内部または下部にマグネットを設けると、ターゲット近傍に高密度のプラズマを閉
じこめることができて好ましい。この方法はマグネトロンスパッタリング法と呼ばれ、堆
積速度が高く、基板へのプラズマダメージが小さく、かつ膜質も良好となる。マグネトロ
ンスパッタリング法において、マグネットを回転可能にすると、磁界の偏りを低減できる
ため、ターゲットの使用効率が高まり、かつ基板の面内における膜質のばらつきを低減す
ることができる。
また、ここではＲＦ電源をスパッタリング用電源として用いたが、必ずしもＲＦ電源に限
定されるものではなく、用途によってＤＣ電源またはＡＣ電源を用いたり、二種類以上の
電源を切り替え可能として設けてもよい。ＤＣ電源またはＡＣ電源を用いる場合、電源と
ターゲットホルダとの間の整合器は不要になる。
また、基板ホルダ４２には、基板を支えるためのチャック機構を設ける必要がある。チャ
ック機構には、静電チャック方式およびクランプ方式などがある。膜質、膜厚の基板面内
の均一性を高めるために、基板ホルダ４２に回転機構を設けてもよい。また、基板ホルダ
を複数設けて、一度に複数枚の基板を成膜可能な成膜室としても構わない。また、シャッ
ター軸４６、シャッター板４８および基板ヒータ４４を設けない構成としても構わない。
図２（Ａ）では、ターゲットが上向き、かつ基板が下向きである構成としたが、ターゲッ
トが下向き、かつ基板が上向きである構成や、ターゲットと基板とが横向きに向かい合う
構成としても構わない。
基板加熱室１５は、例えば、抵抗発熱体などを用いて加熱してもよい。または、加熱され
たガスなどの媒体からの熱伝導または熱輻射によって、加熱してもよい。例えば、ＧＲＴ
Ａ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴ
Ａは、高温のガスを用いて加熱処理を行う。ガスとしては、不活性ガスが用いられる。
例えば、基板加熱室１５は、図２（Ｂ）の構成とすればよい。基板加熱室１５は、内部に
基板ヒータ４４の埋め込まれた基板ホルダ４２を有する。基板加熱室１５は、精製機５４
を介してガス供給源５６、ならびに真空ポンプ５８および真空ポンプ５９とが接続される
。なお、基板ヒータによる加熱機構に代えて、基板ホルダに対向する位置にＬＲＴＡを設
けてもよい。その場合、基板に効率よく熱を伝えるために、基板ホルダ４２に反射板を設
けてもよい。ここで、基板加熱室１５がプラズマ処理室を兼ねる場合、基板ホルダ４２は
、整合器５２を介してＲＦ電源５０に接続され、基板ホルダ４２と向かい合って対向電極
６８が設けられる。
なお、成膜室１０および基板加熱室１５の背圧が、１×１０−４Ｐａ以下、好ましくは３
×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝１８であるガスの分圧が３×１０−
５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下
である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝２８であるガスの分圧が３×１０−
５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下
である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝４４であるガスの分圧が３×１０−
５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下
である。
なお、成膜室１０および基板加熱室１５は、リークレートが３×１０−６Ｐａ・ｍ３／ｓ
以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝１８であるガスのリークレートが１
×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝２８であるガスのリークレートが１
×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝４４であるガスのリークレートが３
×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシ
ール不良などによって真空系外から気体が流入することである。内部リークは、真空系内
のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレート
を上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要
がある。
例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは
、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いる
と好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる
。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属材料の不
動態を用いることで、メタルガスケットから生じる不純物を含む放出ガスが抑制され、内
部リークを低減することができる。
成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、
チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、ク
ロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッ
ケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表
面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを
低減できる。
または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆し
てもよい。
成膜装置の部材は、極力金属材料のみで構成することが好ましく、例えば石英などで構成
される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化ア
ルミニウム、酸化クロムなどで薄く被覆するとよい。
なお、成膜ガスの精製機を設ける場合、精製機から成膜室までの配管の長さを５ｍ以下、
好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管か
らの放出ガスの影響を長さに応じて低減できる。
さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被
覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比
べ、不純物を含む放出量が少なく、成膜ガスへの不純物の混入を低減できる。また、配管
の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、
配管の材料を全て金属材料で構成することで、樹脂等を用いた場合と比べ、生じる放出ガ
スおよび外部リークの影響を低減できて好ましい。
成膜室に存在する吸着物は、吸着しているときは成膜室の圧力に影響しないが、成膜室を
排気した際ガス放出する。そのため、リークレートと排気速度に相関はないが、排気能力
の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気し
ておくことが重要である。なお、吸着物の脱離を促すために、成膜室を加熱してもよい。
加熱することで吸着物の脱離速度を１０倍程度大きくすることができる。加熱は１００℃
以上４５０℃以下で行えばよい。このとき、不活性ガスを供給しながら吸着物の除去を行
うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる
。なお、供給する不活性ガスを成膜室の加熱の温度と同程度に加熱することで、吸着物の
脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好まし
い。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。
例えば、酸化物を成膜する場合は、酸化物の主成分である酸素を用いた方が好ましい場合
もある。
または、加熱した希ガスなどの不活性ガス、または酸素ガスなどを供給することで成膜室
内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱し
たガスを供給することにより成膜室内の吸着物の脱離が起こりやすくなる。なお、この処
理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的
である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以
下である不活性ガスまたは酸素などを供給することで成膜室内の圧力を０．１Ｐａ以上１
０ｋＰａ以下、１Ｐａ以上１ｋＰａ以下、または５Ｐａ以上１００Ｐａ以下とし、圧力を
保つ期間を１分以上３００分以下、または５分以上１２０分以下とすればよい。その後、
成膜室を５分以上３００分以下、または１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー
基板は、放出ガスの少ない材料が好ましく、例えば後述する基板１００と同様の材料を用
いてもよい。なお、ダミー成膜は成膜室の加熱と同時に行ってもよい。
図１（Ｂ）は、図１（Ａ）と構成の異なる成膜装置である。該成膜装置は、ロードロック
室２２ａと、基板加熱室２５と、成膜室２０ａと、成膜室２０ｂと、ロードロック室２２
ｂと、を有する。ロードロック室２２ａは基板加熱室２５と接続し、基板加熱室２５は成
膜室２０ａと接続し、成膜室２０ａは成膜室２０ｂと接続し、成膜室２０ｂはロードロッ
ク室２２ｂと接続する。各室間の接続部にはゲートバルブが設けられており、各室を独立
して真空状態に保持することができる。なお、成膜室２０ａおよび成膜室２０ｂは、図１
（Ａ）の成膜室１０ａ、成膜室１０ｂおよび成膜室１０ｃと同様の構成とする。また、基
板加熱室２５は、図１（Ａ）の基板加熱室１５と同様の構成とする。基板は図１（Ｂ）に
示す矢印の一方向にのみ搬送され、基板の搬入口と搬出口が異なる。図１（Ａ）の枚葉式
マルチチャンバーの成膜装置と異なり搬送室を有さないため、設置面積を小さくできる。
なお、成膜室、ロードロック室および基板加熱室の数は、上述の数に限定されるわけでは
なく、設置スペースやプロセスに合わせて適宜選択すればよい。例えば、成膜室２０ｂを
省いても構わないし、成膜室２０ｂと接続する第２の基板加熱室または第３の成膜室を設
けてもよい。
以上の成膜装置を用いて、酸化物半導体膜を成膜することで、酸化物半導体膜への不純物
の混入を抑制できる。さらには、以上の成膜装置を用いて、該酸化物半導体膜に接する膜
を成膜することで、酸化物半導体膜に接する膜から酸化物半導体膜へ不純物が混入するこ
とを抑制できる。
次に、不純物である水素、窒素および炭素濃度の低い酸化物半導体膜の成膜方法について
説明する。
酸化物半導体膜は、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上
５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜
する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎ
ｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度
は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶膜または
ＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、
希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成され
やすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガス
の割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上
とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される
。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こるこ
とがある。
酸化物半導体膜は、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、ターゲ
ットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下として成膜する。このよう
な条件で酸化物半導体膜を成膜することで、スパッタ粒子と、別のスパッタ粒子、ガスま
たはイオンとが衝突する頻度を下げることができる。即ち、成膜圧力に応じてターゲット
と基板との距離をスパッタ粒子、ガスまたはイオンの平均自由行程よりも小さくすること
で膜中に取り込まれる不純物を低減できる。
例えば、圧力を０．４Ｐａ、温度を２５℃（絶対温度を２９８Ｋ）における平均自由行程
は、水素分子（Ｈ２）が４８．７ｍｍ、ヘリウム原子（Ｈｅ）が５７．９ｍｍ、水分子（
Ｈ２Ｏ）が３１．３ｍｍ、エタン分子（ＣＨ４）が１３．２ｍｍ、ネオン原子（Ｎｅ）が
４２．３ｍｍ、窒素分子（Ｎ２）が２３．２ｍｍ、一酸化炭素分子（ＣＯ）が１６．０ｍ
ｍ、酸素分子（Ｏ２）が２６．４ｍｍ、アルゴン原子（Ａｒ）が２８．３ｍｍ、二酸化炭
素分子（ＣＯ２）が１０．９ｍｍ、クリプトン原子（Ｋｒ）が１３．４ｍｍ、キセノン原
子（Ｘｅ）が９．６ｍｍである。なお、圧力が２倍になれば平均自由行程は２分の１にな
り、絶対温度が２倍になれば平均自由行程は２倍になる。
平均自由行程は、圧力、温度、および原子または分子の直径から決まる。圧力および温度
を一定とした場合は、原子または分子の直径が大きいほど平均自由行程は短くなる。なお
、各原子または各分子の直径は、Ｈ２が０．２１８ｎｍ、Ｈｅが０．２００ｎｍ、Ｈ２Ｏ
が０．２７２ｎｍ、ＣＨ４が０．４１９ｎｍ、Ｎｅが０．２３４ｎｍ、Ｎ２が０．３１６
ｎｍ、ＣＯが０．３８０ｎｍ、Ｏ２が０．２９６ｎｍ、Ａｒが０．２８６ｎｍ、ＣＯ２が
０．４６０ｎｍ、Ｋｒが０．４１５ｎｍ、Ｘｅが０．４９１ｎｍである。
したがって、原子または分子の直径が大きいほど、平均自由行程が短くなり、かつ膜中に
取り込まれた際には、原子または分子の直径が大きいために結晶領域の成長を阻害する。
そのため、例えば、Ａｒ以上の直径を有する原子および分子は不純物になりやすいといえ
る。
ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の層間にＣＯ２を添加した場合に結晶構造が維持でき
るかを古典分子動力学計算を行って評価した。
図３０はＩｎ−Ｇａ−Ｚｎ−Ｏ結晶の模式図であり、ＣＯ２は図３０の矢印で示す層に添
加した。ＣＯ２の添加量は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の全原子に対して０．０７％（５
．１９×１０１９個／ｃｍ３）、０．１５％（１．０４×１０２０個／ｃｍ３）、０．２
２％（１．６５×１０２０個／ｃｍ３）、０．３０％（２．０８×１０２０個／ｃｍ３）
、０．３７％（２．６０×１０２０個／ｃｍ３）、０．４４％（３．１１×１０２０個／
ｃｍ３）、０．５２％（３．６３×１０２０個／ｃｍ３）、０．５９％（４．１５×１０
２０個／ｃｍ３）または０．６７％（４．６７×１０２０個／ｃｍ３）の割合とした。
なお、計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用い
、温度を２９８Ｋ、圧力を１気圧、時間刻み幅を０．２ｆｓ、ステップ数を５００万回と
した。
その結果、ＣＯ２を添加する割合が０．０７％〜０．５２％の場合、Ｉｎ−Ｇａ−Ｚｎ−
Ｏ結晶は保持され、ＣＯ２を添加する割合が０．５９％〜０．６７％の場合、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ結晶が保持できなかった。
即ち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶を得るためには、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の全原子に
対するＣＯ２の割合を０．５２％以下または０．５９％未満とする必要があるとわかる。
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気にお
いて、２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下の温度で行う。
加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。また、結晶性
の高い酸化物半導体膜が得られやすくなる。酸化性雰囲気とは、酸素、オゾン、亜酸化窒
素などの酸化性ガスを１０ｐｐｍ以上含む雰囲気である。
前述の加熱処理として、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保
持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲
気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を低減する
ことができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を
、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜は、成膜時の基板加熱に加え、成膜後に加熱処理を行うことで、膜中の不
純物濃度を低減することが可能となる。
以上のような成膜装置を用いることで不純物の少ない酸化物半導体膜を得ることができる
。不純物の少ない酸化物半導体膜は、キャリア密度が小さく、また結晶性が高いことによ
り、優れた半導体特性を有する。そのため、トランジスタに用いたときに高い信頼性が得
られる。
具体的には、酸化物半導体膜中の水素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍ
ｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×
１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以
下とする。
また、酸化物半導体膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐ
ｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚ＝２（水素分子など）であるガ
ス、ｍ／ｚ＝１８であるガス、ｍ／ｚ＝２８であるガスおよびｍ／ｚ＝４４であるガスの
放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以
下とする。
なお、ＴＤＳ分析にて放出量を測定する方法については、後述する酸素原子の放出量の測
定方法を参酌する。
次に、前述の成膜装置を用いて成膜した酸化物半導体膜を用いたトランジスタについて図
３乃至図８を用いて説明する。
図３乃至図６に示すトランジスタは、フォトリソグラフィ工程数が少ないため生産性に優
れる。図３乃至図６に示すトランジスタは、比較的トランジスタのサイズが大きい表示装
置などに用いられることが多い。
まずは、図３に示すトランジスタの構造について説明する。図３（Ａ）はトランジスタの
上面図である。図３（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図３（Ｂ）である。
図３（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり、
酸化物半導体膜１０６と少なくとも一部を接して設けられた一対の電極１１６と、酸化物
半導体膜１０６および一対の電極１１６を覆って設けられたゲート絶縁膜１１２と、ゲー
ト絶縁膜１１２を介して酸化物半導体膜１０６に重畳して設けられたゲート電極１０４と
、を有する。
ここで、酸化物半導体膜１０６は、本実施の形態で説明した不純物濃度の低い酸化物半導
体膜を適用すればよい。
酸化物半導体膜１０６は、厚さを１ｎｍ以上５０ｎｍ以下とする。好ましくは、厚さを３
ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸
化物半導体膜１０６の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定
な電気的特性を有する。
酸化物半導体膜１０６は、少なくともＩｎおよびＺｎを含むことが好ましい。また、酸化
物半導体膜１０６は、ＩｎおよびＺｎに加え、トランジスタの電気的特性のばらつきを低
減するためにＧａ、Ｓｎ、ＨｆまたはＡｌを有すると好ましい。
または、酸化物半導体膜１０６は、ＩｎおよびＺｎに加え、トランジスタの電気的特性の
ばらつきを低減するためにランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれた一種以上を有してもよ
い。
酸化物半導体膜１０６として、例えば、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料
、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−
Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、三元系金属の酸化物であるＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料
、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−
Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚ
ｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ
−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−
Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉ
ｎ−Ｌｕ−Ｚｎ−Ｏ系材料、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材
料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚ
ｎ−Ｏ系材料を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、Ｉｎ、ＧａおよびＺｎを主成分として有する
酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料を用いたトランジスタでは比較的容易に高い電界効
果移動度が得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以
上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００
ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料以外（例えば
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料）でも、欠陥密度を低減することにより電界効果移動度を高
めることができる。
酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚ
ｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩ
ｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トラ
ンジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材
料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから
選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇ
ａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選
択する。
なお、酸化物半導体膜１０６は、アルカリ金属およびアルカリ土類金属などが低減され、
極めて不純物濃度の低い酸化物半導体膜１０６であると好ましい。酸化物半導体膜１０６
が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結合が起
こり、トランジスタはオフ電流が増大してしまう。
また、酸化物半導体膜１０６中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム濃
度が５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、リチウム
濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃ
ｍ３以下とする。同様に、カリウム濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ま
しくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。
以上に示した酸化物半導体膜１０６を用いることでトランジスタのオフ電流を小さくでき
る。具体的には、例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジス
タのオフ電流を１×１０−１８Ａ以下、１×１０−２１Ａ以下、または１×１０−２４Ａ
以下とすることができる。
酸化物半導体膜１０６は非単結晶である。特に、結晶性を有すると好ましい。例えば、多
結晶膜またはＣＡＡＣ−ＯＳ膜を用いる。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１４乃至図１７を用いて詳細に説
明する。なお、特に断りがない限り、図１４乃至図１７は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯを
示し、二重丸で囲まれたＯは３配位のＯを示す。
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１４（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。
図１４（Ｂ）に示す小グループは電荷が０である。
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。
図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グループ
は電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）に示す
６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３
個のＯはそれぞれ上方向に３個の近接Ｉｎを有する。図１４（Ｂ）に示す５配位のＧａの
上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の
近接Ｇａを有する。図１４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個
の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この
様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原
子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と
、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二
種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳ
ｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位
の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合する
ことになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル図
を示す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１
５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１５
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、
上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ず
つ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあ
るＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺ
ｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介し
て４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この
中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。した
がって、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成
するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、
図１４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを
含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消
されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系材料の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−
Ｓｎ−Ｚｎ−Ｏ系材料の層構造は、Ｉｎ２ＳｎＺｎＯ６（ＺｎＯ）ｍ（ｍは自然数。）と
する組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材
料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−
Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚ
ｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ
−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−
Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉ
ｎ−Ｌｕ−Ｚｎ−Ｏ系材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−
Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料
、Ｉｎ−Ｍｇ−Ｏ系材料や、Ｉｎ−Ｇａ−Ｏ系材料などを用いた場合も同様である。
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループの
モデル図を示す。
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、
上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上
半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが
１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯ
を介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成であ
る。この中グループが複数結合して大グループを構成する。
図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は
、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、図１６（Ａ）に示
した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせ
た大グループも取りうる。
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系材料の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の層
構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１７（Ａ）に示す結晶構造を取りうる
。なお、図１７（Ａ）に示す結晶構造において、図１４（Ｂ）で説明したように、Ｇａお
よびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１７（Ｂ）に示す結晶構造を
取りうる。なお、図１７（Ｂ）に示す結晶構造において、図１４（Ｂ）で説明したように
、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
ここで、図１６（Ｂ）に示したＩｎＧａＺｎＯ４の大グループにおいて、炭素原子（Ｃ）
を一つ導入した場合の結晶状態の変化について、第一原理計算を用いて評価した。
なお、計算には、ａｃｃｅｌｒｙｓ社製の第一原理計算ソフトＣＡＳＴＥＰを用いた。ま
た、擬ポテンシャルはウルトラソフト型とし、カットオフエネルギーは３００ｅＶとした
。
図３１（Ａ）は、ＩｎＧａＺｎＯ４の大グループにおいて、Ｃを導入する位置を示す。図
３１（Ｂ）は、ＩｎＧａＺｎＯ４の大グループにおいて、Ｃを導入し構造最適化した後の
結晶状態である。
図３１（Ｂ）により、Ｃが導入されることで、ＣがＯと結合し、元々結合していたＧａと
Ｏとの原子間が広がった。
即ち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料にＣがあると、結晶構造が保持しにくくなることがわ
かる。
次に、ＩｎＧａＺｎＯ４の大グループにおいて、二酸化炭素分子（ＣＯ２）を一つ導入し
た場合の結晶状態の変化について、第一原理計算を用いて評価した。
なお、計算には、ａｃｃｅｌｒｙｓ社製の第一原理計算ソフトＣＡＳＴＥＰを用いた。ま
た、擬ポテンシャルはウルトラソフト型とし、カットオフエネルギーは３００ｅＶとした
。
図３９（Ａ）は、ＩｎＧａＺｎＯ４の大グループにおいて、ＣＯ２を導入する位置を示す
。図３９（Ｂ）、図３９（Ｃ）および図３９（Ｄ）の結晶状態は、それぞれＩｎＧａＺｎ
Ｏ４の大グループにおいて、図３９（Ａ）で示す位置にＣＯ２を導入した場合の構造最適
化の途中経過を示す。ここで、図３９（Ｄ）がもっとも最適な構造に近く、次いで図３９
（Ｃ）、図３９（Ｂ）の順番で最適な構造に近い。
図３９（Ｂ）では、ＣＯ２がＩｎＧａＺｎＯ４の大グループの一部と置換している。その
後、図３９（Ｃ）に示すように、ＣＯ２近傍でＩｎＧａＺｎＯ４の層間が広がり、その後
、図３９（Ｄ）に示すように、ＣＯ２が分離し、さらにＩｎＧａＺｎＯ４の層間が広がっ
ていった。
即ち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料にＣＯ２があると、結晶構造が保持しにくくなること
がわかる。
以下に、本発明の一態様である半導体装置に適用可能なトランジスタに用いる酸化物半導
体膜の結晶状態について説明する。
結晶状態を評価するに当たり、酸化物半導体膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆ
ｆｒａｃｔｉｏｎ）分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折
装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
まず、脱水素化処理済みの石英基板を準備した。
次に、石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素ガス雰囲気で電力を１００
Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］
のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は室温（加熱
なし）または２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素ガス雰囲気で１時間の加熱処理を行い、温度を下げずに酸素ガス
雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂと
した。
図２８に試料Ａおよび試料ＢのＸＲＤ結果を示す。試料Ａでは、結晶由来のピークが観測
されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結
晶由来のピークが観測された。
即ち、試料に対し加熱処理を６５０℃の温度で行うことで結晶性を有する酸化物半導体膜
が得られることがわかる。
基板１００に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を
有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基
板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒ
ａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となる
ように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０
６に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されてい
る中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面か
ら指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均
高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓ
ｃｏｐｅ）にて評価可能である。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の
放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ
／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式２の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜
１０６と下地絶縁膜１０２との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲
されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜１０６の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。
この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下
地絶縁膜１０２から酸化物半導体膜１０６に酸素が十分に供給され、好ましくは酸化物半
導体膜１０６に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシ
フトする要因である、酸化物半導体膜１０６の酸素欠損を低減することができる。
過剰酸素は主に酸化物半導体膜１０６の格子間に存在する酸素であり、その酸素濃度は１
×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下の範囲とする。
酸化物半導体膜１０６の格子間に存在する酸素濃度を前述の範囲とすることで、結晶に歪
みなどが生じず、結晶領域を崩壊することがないため好ましい。
一対の電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用
いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
ゲート絶縁膜１１２は、下地絶縁膜１０２と同様の方法および同様の材料によって形成す
ればよい。
ゲート電極１０４は、一対の電極１１６と同様の方法および同様の材料によって形成すれ
ばよい。
次に、図４に示すトランジスタの構造について説明する。図４（Ａ）はトランジスタの上
面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図４（Ｂ）である。
図４（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた一対の電極２１６と、一対の電極２１６上にあり、一対の電
極２１６および下地絶縁膜１０２と少なくとも一部を接して設けられた酸化物半導体膜２
０６と、一対の電極２１６および酸化物半導体膜２０６を覆って設けられたゲート絶縁膜
２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６に重畳して設けられたゲー
ト電極２０４と、を有する。
なお、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２およびゲート電極
２０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およ
びゲート電極１０４と同様の方法および同様の材料を用いて設ければよい。
次に、図５に示すトランジスタの構造について説明する。図５（Ａ）はトランジスタの上
面図である。図５（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図５（Ｂ）である。
図５（Ｂ）に示すトランジスタは、基板１００上に設けられたゲート電極３０４と、ゲー
ト電極３０４を覆って設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介してゲ
ート電極３０４と重畳して設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上
にあり、酸化物半導体膜３０６と少なくとも一部を接して設けられた一対の電極３１６と
、を有する。なお、酸化物半導体膜３０６および一対の電極３１６を覆って保護絶縁膜３
１８を設けると好ましい。
なお、一対の電極３１６、酸化物半導体膜３０６、ゲート絶縁膜３１２およびゲート電極
３０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およ
びゲート電極１０４と同様の方法および同様の材料を用いて設ければよい。
また、保護絶縁膜３１８は下地絶縁膜１０２と同様の方法および同様の材料を用いて設け
ればよい。
次に、図６に示すトランジスタの構造について説明する。図６（Ａ）はトランジスタの上
面図である。図６（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図６（Ｂ）である。
図６（Ｂ）に示すトランジスタは、基板１００上に設けられたゲート電極３０４と、ゲー
ト電極３０４を覆って設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上に設けら
れた一対の電極４１６と、一対の電極４１６上にあり、一対の電極４１６およびゲート絶
縁膜３１２と少なくとも一部が接して設けられた酸化物半導体膜４０６と、を有する。な
お、一対の電極４１６および酸化物半導体膜４０６を覆って保護絶縁膜４１８を設けると
好ましい。
なお、一対の電極４１６、酸化物半導体膜４０６および保護絶縁膜４１８は、それぞれ一
対の電極１１６、酸化物半導体膜１０６および保護絶縁膜３１８と同様の方法および同様
の材料を用いて設ければよい。
図７および図８に示すトランジスタは、図３乃至図６に示すトランジスタと比較すると工
程がやや煩雑であるが、寄生容量が小さく、短チャネル効果が起こりにくいため、優れた
電気的特性の要求される微細なトランジスタに適した構造である。
次に、図７に示すトランジスタの構造について説明する。図７（Ａ）はトランジスタの上
面図である。図７（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図７（Ｂ）である。
図７（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜５０２と、下地
絶縁膜５０２の周辺に設けられた保護膜５２０と、下地絶縁膜５０２および保護膜５２０
上に設けられた、高抵抗領域５０６ａおよび低抵抗領域５０６ｂを含む酸化物半導体膜５
０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１
２を介して酸化物半導体膜５０６に重畳して設けられたゲート電極５０４と、ゲート電極
５０４の側面に接して設けられた側壁絶縁膜５２４と、酸化物半導体膜５０６上にあり、
少なくとも酸化物半導体膜５０６と一部を接して設けられた一対の電極５１６と、を有す
る。なお、ゲート電極５０４、側壁絶縁膜５２４および一対の電極５１６を覆って保護絶
縁膜５１８を設けると好ましい。また、保護絶縁膜５１８に設けられた開口部を介して一
対の電極５１６と接して配線５２２を設けると好ましい。
なお、一対の電極５１６、ゲート絶縁膜５１２、保護絶縁膜５１８およびゲート電極５０
４は、それぞれ一対の電極１１６、ゲート絶縁膜１１２、保護絶縁膜３１８およびゲート
電極１０４と同様の方法および同様の材料を用いて設ければよい。
また、酸化物半導体膜５０６は、ゲート電極５０４をマスクに用い、ゲート絶縁膜５１２
を介して酸化物半導体膜の抵抗値を低減する機能を有する不純物を添加し、高抵抗領域５
０６ａおよび低抵抗領域５０６ｂを形成することで設ければよい。なお、不純物は、リン
、窒素またはホウ素などを用いればよい。不純物の添加後に２５０℃以上６５０℃以下の
温度で加熱処理を行うと好ましい。なお、不純物は、イオン注入法を用いて添加すると、
イオンドーピング法を用いて添加した場合と比べ、酸化物半導体膜中への水素の混入が少
なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。
なお、酸化物半導体膜５０６は、ゲート電極５０４および側壁絶縁膜５２４をマスクに用
い、ゲート絶縁膜５１２を介して酸化物半導体膜の抵抗値を低減する機能を有する不純物
を添加し、高抵抗領域５０６ａおよび低抵抗領域５０６ｂを形成することで設けてもよい
。その場合、側壁絶縁膜５２４と重畳する領域が低抵抗領域５０６ｂではなく高抵抗領域
５０６ａとなる（図７（Ｃ）参照。）。
なお、ゲート絶縁膜５１２を介して不純物を添加することにより、酸化物半導体膜５０６
に不純物の添加する際に生じるダメージを低減することができる。ただし、ゲート絶縁膜
５１２を介さずに不純物を注入しても構わない。
また、下地絶縁膜５０２は、下地絶縁膜１０２と同様の方法および同様の材料を用いて設
けた絶縁膜を加工して溝部を設けることで形成すればよい。
また、保護膜５２０は、下地絶縁膜５０２に設けられた溝部を埋めるように絶縁膜を成膜
し、その後化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）処理を行うことで形成すればよい。
保護膜５２０は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウ
ム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウ
ム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用い
ればよい。
保護膜５２０は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温
度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有すると好
ましい。
以上のような性質により、保護膜５２０を下地絶縁膜５０２の周辺に設ける構造とすると
きに、下地絶縁膜５０２から加熱処理によって放出された酸素が、トランジスタの外方へ
拡散していくことを抑制できる。このように、下地絶縁膜５０２に酸素が保持されるため
、トランジスタの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減させ、
かつ信頼性を向上させることができる。
ただし、保護膜５２０を設けない構造を採ることもできる。
側壁絶縁膜５２４は、ゲート電極５０４を覆って絶縁膜を設けた後、該絶縁膜をエッチン
グすることにより形成する。エッチングは、異方性の高いエッチングを用いる。側壁絶縁
膜５２４は、絶縁膜に異方性の高いエッチング工程を行うことで自己整合的に形成するこ
とができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用
いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタ
ン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、
希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加す
る、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
また、配線５２２は、ゲート電極１０４と同様の方法および同様の材料を用いて設ければ
よい。
次に、図８に示すトランジスタの構造について説明する。図８（Ａ）はトランジスタの上
面図である。図８（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図８（Ｂ）である。
図８（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜６０２と、下地
絶縁膜６０２の溝部に設けられた一対の電極６１６と、下地絶縁膜６０２および一対の電
極６１６上に設けられた高抵抗領域６０６ａおよび低抵抗領域６０６ｂを有する酸化物半
導体膜６０６と、酸化物半導体膜６０６上に設けられたゲート絶縁膜６１２と、ゲート絶
縁膜６１２を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６０４と、を
有する。なお、ゲート絶縁膜６１２およびゲート電極６０４を覆って保護絶縁膜６１８を
設けると好ましい。また、保護絶縁膜６１８、ゲート絶縁膜６１２および酸化物半導体膜
６０６に設けられた開口部を介して一対の電極６１６と接して配線６２２を設けると好ま
しい。
なお、ゲート絶縁膜６１２、保護絶縁膜６１８、酸化物半導体膜６０６、配線６２２およ
びゲート電極６０４は、それぞれゲート絶縁膜１１２、保護絶縁膜３１８、酸化物半導体
膜５０６、配線５２２およびゲート電極１０４と同様の方法および同様の材料を用いて設
ければよい。
また、下地絶縁膜６０２は、下地絶縁膜１０２と同様の方法および同様の材料を用いて設
けた絶縁膜を加工して溝部を設けることで形成すればよい。
また、一対の電極６１６は、下地絶縁膜６０２に設けられた溝部を埋めるように導電膜を
成膜し、その後ＣＭＰ処理を行うことで形成すればよい。
以下にトランジスタの電界効果移動度について図１８乃至図２１を用いて説明する。
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得
られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅ
ｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を
理論的に導き出す。
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁
（粒界等）が存在すると仮定したときに測定される電界効果移動度μは数式３で表される
。
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である
。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮
定し、数式４で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲー
ト絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ
以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄｓは、数式５で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとす
る。また、Ｖｄｓはドレイン電圧である。
数式５の両辺の対数を取ると、数式６で表される。
数式６の右辺はＶｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１／Ｖ
ｇｓとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められ
る。即ち、トランジスタのＶｇｓ−Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
半導体中の欠陥密度Ｎは半導体の成膜時の基板温度に依存する。半導体として、Ｉｎ、Ｓ
ｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ
−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度
Ｎは１×１０１２／ｃｍ２程度となる。
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると
、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。したがって、
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的
なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の
多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である
。
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトラ
ンジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電
界効果移動度μ１は、数式７で表される。
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さで
ある。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化
物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／
ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶｇｓが高くなると、数式７の第２
項が増加するため、電界効果移動度μ１は低下することがわかる。
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的
なトランジスタの電界効果移動度μ２を計算した結果を図１８に示す。なお、計算にはシ
ノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャッ
プを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さ
らに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶと
した。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネ
ル長およびチャネル幅はともに１０μｍ、Ｖｄｓは０．１Ｖとした。
図１８で示されるように、Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ
以上のピークを有するが、Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電
界効果移動度μ２が低下することがわかる。
このような理想的なトランジスタを微細化した場合について、計算した結果を図１９乃至
図２１に示す。なお、計算には図７に示した構造のトランジスタを仮定している。
ここで、低抵抗領域５０６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極５０４の幅を３
３ｎｍ、側壁絶縁膜５２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル
領域を便宜上高抵抗領域５０６ａという名称で記載しているが、ここではチャネル領域を
真性半導体と仮定している。
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は、図７
（Ｂ）に示される構造のトランジスタのＩｄｓ（実線）および電界効果移動度μ（点線）
のＶｇｓ依存性である。なお、ＩｄｓはＶｄｓを１Ｖとし、電界効果移動度μはＶｄｓを
０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図１
９（Ａ）に、１０ｎｍとした場合を図１９（Ｂ）に、５ｎｍとした場合を図１９（Ｃ）に
それぞれ示す。
図１９より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶｇｓが−３Ｖから０Ｖ
の範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク
値やオン状態（ここではＶｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓ
には目立った変化がない。図１９より、Ｖｇｓが１Ｖ近傍でＩｄｓは半導体装置であるメ
モリなどに必要とされる１０μＡを超えることがわかる。
同様に、図７（Ｃ）で示されるトランジスタについて計算を行っている。図７（Ｃ）で示
されるトランジスタは、高抵抗領域５０７ａおよび低抵抗領域５０７ｂを有する酸化物半
導体膜５０７を有する点で、図７（Ｂ）で示されるトランジスタとは異なる。具体的には
、図７（Ｃ）で示されるトランジスタは、側壁絶縁膜５２４と重畳する酸化物半導体膜５
０７の領域が高抵抗領域５０７ａに含まれる。即ち、該トランジスタは側壁絶縁膜５２４
の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の幅をオフ
セット長（Ｌｏｆｆ）ともいう（図７（Ａ）参照。）。なお、Ｌｏｆｆは便宜上左右で同
じ幅としている。
図７（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉｄ
ｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性を図２０に示す。なお、Ｉｄ
ｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。こ
こで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２０（Ａ）に、１０ｎｍとした場合
を図２０（Ｂ）に、５ｎｍとした場合を図２０（Ｃ）にそれぞれ示す。
また、図２１は、図７（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍと
したもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性
である。なお、Ｉｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとし
て計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２１（Ａ）に、
１０ｎｍとした場合を図２１（Ｂ）に、５ｎｍとした場合を図２１（Ｃ）にそれぞれ示す
。
図２０および図２１に示した計算結果より、図１９と同様に、いずれもゲート絶縁膜が薄
くなるほどオフ状態（ここではＶｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電
流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇｓが
０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる
。
なお、電界効果移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０
では６０ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓと程度、Ｌｏｆｆが増加するほ
ど低下することがわかる。また、オフ状態でのＩｄｓも同様の傾向となることがわかる。
一方、オン状態のＩｄｓはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態の
Ｉｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶｇｓが
１Ｖ近傍で、Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
次に、酸化物半導体を用いたトランジスタの電気的特性について説明する。
図２２は、作製したトランジスタ（試料１および試料２）の構造を示す上面図および断面
図である。図２２（Ａ）はトランジスタの上面図である。また、図２２（Ｂ）は図２２（
Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図２２（Ｂ）に示すトランジスタは、基板７００上に設けられた下地絶縁膜７０２と、下
地絶縁膜７０２上に設けられた酸化物半導体膜７０６と、酸化物半導体膜７０６と接する
一対の電極７１６と、酸化物半導体膜７０６および一対の電極７１６上に設けられたゲー
ト絶縁膜７１２と、ゲート絶縁膜７１２を介して酸化物半導体膜７０６と重畳して設けら
れたゲート電極７０４と、を有する。なお、ゲート絶縁膜７１２およびゲート電極７０４
を覆う層間絶縁膜７１８、層間絶縁膜７１８に設けられた開口部を介して一対の電極７１
６と接続する配線７２２、ならびに層間絶縁膜７１８および配線７２２を覆う保護絶縁膜
７２８が設けられる。
基板７００としてはガラス基板を、下地絶縁膜７０２としては酸化シリコン膜を、酸化物
半導体膜７０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極７１６としてはタングス
テン膜を、ゲート絶縁膜７１２としては酸化シリコン膜を、ゲート電極７０４としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜７１８としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線７２２としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護絶縁膜７２８としてはポリイミド膜を、
それぞれ用いた。
なお、図２２（Ａ）に示す構造のトランジスタにおいて、ゲート電極７０４と一対の電極
７１６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜７０６に対する一対の電
極７１６のはみ出しをｄＷと呼ぶ。
図２２（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明
する。
まず、基板７００の表面に対し、アルゴンガス雰囲気でプラズマ処理を行った。プラズマ
処理は、スパッタリング装置を用い、基板７００側にバイアス電力を２００Ｗ（ＲＦ）印
加して３分間行った。
続けて、真空状態を保ったまま、下地絶縁膜７０２である酸化シリコン膜を３００ｎｍの
厚さで成膜した。
酸化シリコン膜は、スパッタリング装置を用い、酸素ガス雰囲気で電力を１５００Ｗ（Ｒ
Ｆ）として成膜した。ターゲットは、石英ターゲットを用いた。なお、成膜時の基板加熱
温度は１００℃とした。
次に、下地絶縁膜７０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化した。
次に、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ
：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成
膜時の基板加熱温度は２００℃とした。
次に、試料２のみ加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素ガス雰
囲気で１時間の加熱処理を行い、温度を保持したままさらに酸素ガス雰囲気で１時間の加
熱処理を行った。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜７０
６を形成した。
次に、タングステン膜を５０ｎｍの厚さで成膜した。
タングステン膜は、スパッタリング装置を用い、アルゴンガス雰囲気で電力を１０００Ｗ
（ＤＣ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極７１６を
形成した。
次に、ゲート絶縁膜７１２である酸化シリコン膜を１００ｎｍの厚さで成膜した。なお、
酸化シリコン膜の比誘電率は３．８とした。
ゲート絶縁膜７１２である酸化シリコン膜は、下地絶縁膜７０２と同様の方法で成膜した
。
次に、窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３
５ｎｍの厚さで成膜した。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で
電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
タングステン膜は、スパッタリング装置を用い、アルゴンガス雰囲気で電力を４０００Ｗ
（ＤＣ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して
、ゲート電極７０４を形成した。
次に、層間絶縁膜７１８となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜した。
層間絶縁膜７１８となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸
化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜した。なお、成膜時
の基板加熱温度は３２５℃とした。
次に、フォトリソグラフィ工程によって層間絶縁膜７１８となる酸化窒化シリコン膜を加
工した。
次に、層間絶縁膜７１８となる感光性ポリイミドを１５００ｎｍの厚さで成膜した。
次に、層間絶縁膜７１８となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフ
ォトマスクを用いて層間絶縁膜７１８となる感光性ポリイミドを露光し、その後現像し、
次に感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わ
せて層間絶縁膜７１８を形成した。加熱処理は、窒素ガス雰囲気において、３００℃の温
度で行った。
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１０
０ｎｍおよび５ｎｍの厚さで成膜した。
チタン膜は、二層ともにスパッタリング装置を用い、アルゴンガス雰囲気で電力を１００
０Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
アルミニウム膜は、スパッタリング装置を用い、アルゴンガス雰囲気で電力を１０００Ｗ
（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工
して、配線７２２を形成した。
次に、保護絶縁膜７２８である感光性ポリイミド膜を１５００ｎｍの厚さで成膜した。
次に、配線７２２のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイ
ミドを露光し、その後現像して、保護絶縁膜７２８に配線７２２を露出する開口部を形成
した。
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁
膜７１８で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
以上の工程で、図２２（Ｂ）に示す構造のトランジスタを作製した。
次に、図２２（Ｂ）に示す構造のトランジスタの電気的特性を評価した。
図２２（Ｂ）に示す構造のトランジスタにおけるＶｇｓ−Ｉｄｓ特性を測定し、試料１の
結果を図２３（Ａ）に、試料２の結果を図２３（Ｂ）にそれぞれ示す。なお、測定に用い
たトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μ
ｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また、Ｖｄｓは１０Ｖとし
た。
また、試料１と試料２とを比較すると、酸化物半導体膜の成膜後に加熱処理を行うことで
トランジスタの電界効果移動度が高くなることがわかる。発明者等は、これが加熱処理に
より酸化物半導体膜中の不純物濃度を低減されたためである、と考えた。したがって、酸
化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を低減し、
その結果、トランジスタの電界効果移動度を理想的な電界効果移動度に近づけることがで
きたとわかる。
このように、酸化物半導体膜の成膜後に加熱処理を行うことで、酸化物半導体膜中の不純
物濃度が低減され、その結果トランジスタの電界効果移動度が高まることがわかる。
次に、試料１および試料２に対しＢＴ試験を行った。ＢＴ試験について以下に説明する。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の
測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に
、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される
電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した
。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トラン
ジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ
ｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に
、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを
印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃と
し、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナス
ＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の
結果を図２５（Ｂ）に示す。なお、図には、ＢＴ試験前後のＶｇｓ−Ｉｄｓ特性の変動を
わかりやすくするため、矢印を付している。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２は、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性の高
いトランジスタであることがわかる。
次に、試料２のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が片側３μｍ（合計６μｍ）、ｄＷが０μｍとした。なお、Ｖｄｓは１０Ｖとした。なお
、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。
図２６（Ａ）に基板温度としきい値電圧の関係を、図２６（Ｂ）に基板温度と電界効果移
動度の関係を示す。
図２６（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃（０．３８Ｖ）〜１５０℃（−１．０８Ｖ）であった。
また、図２６（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃（３７．４ｃｍ２／Ｖｓ）〜１５０℃（３３．４ｃｍ２／Ｖｓ
）であった。
このように、試料２は、上述の温度範囲において電気的特性の変動が小さいことがわかる
。
以上に示したトランジスタは、高い電界効果移動度を有し、信頼性が高いことがわかる。
同様に、本発明の一態様である半導体装置に適用可能なトランジスタの、チャネル幅が１
μｍ当たりのオフ電流を評価した。
試料２と同様の方法で試料を作製した。なお、測定に用いたトランジスタは、Ｌを３μｍ
、Ｗを１０ｃｍ、Ｌｏｖを２μｍ、ｄＷを０μｍとしている。
図２７に、トランジスタのオフ電流と測定時に基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時に基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
以下にトランジスタのオフ電流の測定方法を簡単に説明する。ここでは便宜上測定対象と
なるトランジスタを第１のトランジスタと呼ぶ。
第１のトランジスタのドレインはフローティングゲートＦＧと接続され、フローティング
ゲートＦＧは第２のトランジスタのゲートと接続される。
まず、第１のトランジスタをオフ状態とし、次に、フローティングゲートＦＧに電荷を与
える。なお、第２のトランジスタには一定のドレイン電圧が印加されている。
このとき、フローティングゲートＦＧの電荷が第１のトランジスタを通じて徐々にリーク
する。フローティングゲートＦＧの電荷が抜けると、第２のトランジスタのソース電位が
変化する。このソース電位の時間に対する変化量から第１のトランジスタからリークする
電荷量が見積もられ、オフ電流を測定することができる。
図２７より、作製したトランジスタは、測定時の基板温度が８５℃のとき、チャネル幅１
μｍあたりのオフ電流は２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）であった。
このように、作製したトランジスタのオフ電流は極めて小さいことがわかる。
以上のように、不純物の少ない酸化物半導体膜を用いることで、高い信頼性を有するトラ
ンジスタを得ることができる。
また、電気的特性の優れたトランジスタを得ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタを用いて作製した液晶表示装置に
ついて説明する。なお、本実施の形態では液晶表示装置に本発明の一態様に係るトランジ
スタを適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（
Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一態様に係るトランジス
タを適用することも、当業者であれば容易に想到しうるものである。
図９にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、
ソース線ＳＬ＿１乃至ソース線ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ゲート線ＧＬ＿ｂ、およ
び複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ
２２２０と、液晶素子２２１０と、を含む。こうした画素２２００をマトリクス状に配置
することで液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す
場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
トランジスタ２２３０として、実施の形態１で示したトランジスタを用いることができる
。本発明の一態様に係るトランジスタを用いることで、表示品位の高い、信頼性の高い表
示装置を得ることができる。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極と、液晶素子２２１０の一方の画素電極とを接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
に示したトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
に示したトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電位を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に電荷が蓄積される。一行分の充電後、該行にあるトランジスタ２２３０
はオフ状態となり、ソース線ＳＬから電圧が印加されなくなるが、キャパシタ２２２０に
蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシ
タ２２２０の充電に移る。このようにして、１行〜ｂ行のキャパシタの充電を行う。
なお、トランジスタ２２３０はオフ電流が低いトランジスタであるため、キャパシタ２２
２０に保持された電荷が抜けにくく、キャパシタ２２２０の容量を小さくすることが可能
となるため、充電に必要な消費電力を低減することができる。
以上のように、本発明の一態様に係るトランジスタを用いることによって、消費電力が低
く、表示品位の高く、かつ信頼性の高い液晶表示装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示したトランジスタを用いて、半導体装置であるメモ
リを作製する例について説明する。
揮発性メモリの代表的な例としては、記憶素子を構成するトランジスタを選択してキャパ
シタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持
するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
メモリに含まれるトランジスタの一部に実施の形態１で示したトランジスタを適用するこ
とができる。
例えば、実施の形態１で示したトランジスタを適用した半導体装置を構成するメモリセル
の例について図１０を用いて説明する。
図１０（Ａ）にメモリセルの断面図を示す。トランジスタ３３４０は、基板３１００上に
設けられた下地絶縁膜３１０２と、下地絶縁膜３１０２の周辺に設けられた保護膜３１２
０と、下地絶縁膜３１０２および保護膜３１２０上に設けられた高抵抗領域３１０６ａお
よび低抵抗領域３１０６ｂを有する酸化物半導体膜３１０６と、酸化物半導体膜３１０６
上に設けられたゲート絶縁膜３１１２と、ゲート絶縁膜３１１２を介して酸化物半導体膜
３１０６と重畳して設けられたゲート電極３１０４と、ゲート電極３１０４の側面と接す
る側壁絶縁膜３１２４と、少なくとも酸化物半導体膜３１０６と接する一対の電極３１１
６と、を有する。
ここで、基板３１００、下地絶縁膜３１０２、保護膜３１２０、酸化物半導体膜３１０６
、ゲート絶縁膜３１１２、ゲート電極３１０４、側壁絶縁膜３１２４および一対の電極３
１１６は、それぞれ基板１００、下地絶縁膜５０２、保護膜５２０、酸化物半導体膜５０
６、ゲート絶縁膜５１２、ゲート電極５０４、側壁絶縁膜５２４および一対の電極５１６
と同様の方法および同様の材料を用いて設ければよい。
また、トランジスタ３３４０は、トランジスタ３３４０を覆って設けられた層間絶縁膜３
３２８と、層間絶縁膜３３２８上に設けられた電極３３２６と、を有している。一対の電
極３１１６のうち一方と、層間絶縁膜３３２８と、電極３３２６とによって、キャパシタ
３３３０を構成する。なお、図では平行平板型のキャパシタを示すが、容量を大きくする
ためにスタック型またはトレンチ型のキャパシタを使用してもよい。層間絶縁膜３３２８
は、保護絶縁膜５１８と同様の方法および同様の材料を用いて設ければよい。また、電極
３３２６は、一対の電極５１６と同様の方法および同様の材料を用いて設ければよい。
さらに、トランジスタ３３４０は、層間絶縁膜３３２８と、電極３３２６とを覆って設け
られた層間絶縁膜３１１８と、層間絶縁膜３１１８および層間絶縁膜３３２８に設けられ
た開口部を介して一対の電極３１１６のうち他方と接続する配線３１２２と、を有する。
なお、図示しないが、層間絶縁膜３１１８および配線３１２２を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１８の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。配線３１２２は、配線５２２と同様の方法および同様の材料で設ければよ
い。
図１０（Ｂ）は、図１０（Ａ）に示すメモリセルの回路図である。メモリセルは、トラン
ジスタＴｒと、トランジスタＴｒのソースおよびドレインの一方と接続するキャパシタＣ
と、を有する。なお、キャパシタＣのトランジスタＴｒのソースおよびドレインの一方と
接続しない側は接地される。また、トランジスタＴｒのゲートはワード線ＷＬと接続し、
トランジスタＴｒのソースまたはドレインの一方はビット線ＢＬと接続する。また、ビッ
ト線ＢＬはセンスアンプＳＡｍｐと接続する。なお、トランジスタＴｒは、トランジスタ
３３４０に相当し、キャパシタＣは、キャパシタ３３３０に相当する。
キャパシタＣに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図１
０（Ｃ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間に
リフレッシュ動作を行う必要がある。
ここで、トランジスタＴｒにトランジスタ３３４０を適用することにより、トランジスタ
Ｔｒのオフ電流を極めて小さくすることができるため、保持期間Ｔ＿１を長くすることが
できる。即ち、リフレッシュ動作の間隔を長くとることが可能となるため、メモリセルの
消費電力を低減することができる。また、トランジスタＴｒの信頼性が高いため、信頼性
の高いメモリセルを得ることができる。
例えば、オフ電流が１×１０−１８Ａ以下、１×１０−２１Ａ以下、好ましくは１×１０
−２４Ａ以下となったトランジスタでメモリセルを構成すると、リフレッシュ動作の間隔
を数十秒〜数十年間とすることができる。
以上のように、本発明の一態様に係るトランジスタを適用することによって、信頼性の高
い、消費電力の小さい半導体装置を得ることができる。
次に、実施の形態１で示したトランジスタを適用した半導体装置を構成するメモリセルに
ついて図１０と異なる例を図１１を用いて説明する。
図１１（Ａ）に、メモリセルの断面図を示す。トランジスタ３３５０は、基板３１００上
に設けられた下地絶縁膜３３８２と、下地絶縁膜３３８２上に設けられた第１の抵抗領域
３３８４ａ、第２の抵抗領域３３８４ｂ、および第３の抵抗領域３３８４ｃを有する半導
体膜３３８４と、半導体膜３３８４上に設けられたゲート絶縁膜３３８６と、ゲート絶縁
膜３３８６を介して第１の抵抗領域３３８４ａと重畳して設けられたゲート電極３３９２
と、ゲート電極３３９２の側面と接する側壁絶縁膜３３９４と、を有する。半導体膜３３
８４において、第１の抵抗領域３３８４ａ、第２の抵抗領域３３８４ｂ、第３の抵抗領域
３３８４ｃの順で抵抗が低くなる。なお、第１の抵抗領域３３８４ａは、ゲート電極３３
９２にトランジスタ３３５０のしきい値電圧以上の電圧が印加されたときチャネルを形成
する。図示しないが、第３の抵抗領域３３８４ｃと接する一対の電極を設けてもよい。
トランジスタ３３５０として、酸化物半導体膜以外の半導体膜、例えば、多結晶シリコン
膜、単結晶シリコン膜、多結晶ゲルマニウム膜、単結晶ゲルマニウム膜などの第１４族元
素を有する半導体膜を用いたトランジスタを用いてもよいし、実施の形態１で示した酸化
物半導体膜を用いたトランジスタを用いてもよい。
また、トランジスタ３３５０に接して層間絶縁膜３３９６が設けられている。なお、層間
絶縁膜３３９６は、トランジスタ３３４０の形成面でもあるため、層間絶縁膜３３９６の
表面は可能な限り平坦とする。具体的には、層間絶縁膜３３９６の表面は、Ｒａが１ｎｍ
以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下であると好ましい。
層間絶縁膜３３９６は、単層または積層構造で設ければよく、酸化物半導体膜３１０６と
接する層を加熱処理により酸素を放出する絶縁膜とすると好ましい。
層間絶縁膜３３９６上にトランジスタ３３４０が設けられている。トランジスタ３３４０
が有する一対の電極３１１６のうち一方は、トランジスタ３３５０が有するゲート電極３
３９２と接続されている。また、トランジスタ３３４０が有する一対の電極３１１６のう
ち一方と、層間絶縁膜３３２８と、電極３３２６とによってキャパシタ３３３０が構成さ
れている。なお、図では平行平板型のキャパシタを示すが、容量を大きくするためにスタ
ック型またはトレンチ型のキャパシタを使用してもよい。
図１１（Ｂ）は、図１１（Ａ）に示すメモリセルの回路図である。メモリセルは、トラン
ジスタＴｒ＿１と、トランジスタＴｒ＿２と、キャパシタＣと、キャパシタＣ、トランジ
スタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するフローティング
ゲートＦＧと、を有する。なお、トランジスタＴｒ＿１のゲートはゲート線ＧＬ＿１と接
続し、トランジスタＴｒ＿１のソースはソース線ＳＬ＿１と接続し、トランジスタＴｒ＿
２のソースはソース線ＳＬ＿２と接続し、トランジスタＴｒ＿２のドレインはドレイン線
ＤＬ＿２と接続する。また、キャパシタＣのフローティングゲートＦＧと接続しない側は
容量線ＣＬと接続する。なお、トランジスタＴｒ＿１は、トランジスタ３３４０に相当し
、トランジスタＴｒ＿２は、トランジスタ３３５０に相当し、キャパシタＣは、キャパシ
タ３３３０に相当する。
なお、本実施の形態に示すメモリセルは、フローティングゲートＦＧの電位に応じて、ト
ランジスタＴｒ＿２のしきい値が変動することを利用したものである。例えば、図１１（
Ｃ）は容量配線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ
＿２との関係を説明する図である。
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電位を調整する
ことができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線Ｇ
Ｌ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上と
することで、フローティングゲートＦＧの電位をＨＩＧＨにすることができる。また、ゲ
ート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、
フローティングゲートＦＧの電位をＬＯＷにすることができる。
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示した
ＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、Ｖ
ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、
ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを
記憶することができる。
ここで、トランジスタＴｒ＿１にトランジスタ３３４０を適用することにより、トランジ
スタＴｒ＿１のオフ電流を極めて小さくすることができるため、図１１（Ｂ）に示すフロ
ーティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリー
クすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。ま
た、トランジスタＴｒ＿１の電界効果移動度が高いため、メモリセルを高速動作させるこ
とができる。
以上のように、本発明の一態様に係るトランジスタを適用することによって、信頼性が高
く、消費電力の小さく、かつ高速動作が可能な半導体装置を得ることができる。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態４）
実施の形態１で示したトランジスタ、および実施の形態３で示した半導体装置を少なくと
も一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成する
ことができる。
図１２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１２（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、実施の形態３の半導体装置が設け
られている。
図１２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１
１９６が有する半導体装置において、位相反転素子によるデータの保持を行うか、キャパ
シタによるデータの保持を行うか、を選択する。位相反転素子によるデータの保持を行う
場合、レジスタ１１９６内の半導体装置への電源電圧の供給が行われる。キャパシタによ
るデータの保持を行う場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９
６内の半導体装置への電源電圧の供給を停止することができる。
電源停止に関しては、図１２（Ｂ）または図１２（Ｃ）に示すように、半導体装置群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図１２（Ｂ）および図１２（Ｃ）の回路の説
明を行う。
図１２（Ｂ）および図１２（Ｃ）では、半導体装置への電源電位の供給を制御するスイッ
チング素子に、実施の形態１で示したオフ電流の極めて小さいトランジスタを含む記憶回
路の構成の一例を示す。
図１２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体装置１１４２を複
数有する半導体装置群１１４３とを有している。具体的に、それぞれの半導体装置１１４
２には、実施の形態３に示す半導体装置を用いることができる。半導体装置群１１４３が
有するそれぞれの半導体装置１１４２には、スイッチング素子１１４１を介して、ハイレ
ベルの電源電位ＶＤＤが供給されている。さらに、半導体装置群１１４３が有するそれぞ
れの半導体装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が
与えられている。
図１２（Ｂ）では、スイッチング素子１１４１として、実施の形態１で示したトランジス
タを用いることができる。該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによ
りスイッチングが制御される。
なお、図１２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１２（Ｃ）には、半導体装置群１１４３が有するそれぞれの半導体装置１１４２
に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている
、記憶装置の一例を示す。スイッチング素子１１４１により、半導体装置群１１４３が有
するそれぞれの半導体装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御する
ことができる。
半導体装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減
することができる。
また、実施の形態１で示したトランジスタ、および実施の形態３で示した半導体装置を用
いることで、低消費電力で高速動作が可能なＣＰＵを得ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４を適用することが可能な電子機器の例
について説明する。
図１３（Ａ）は携帯情報端末である。携帯情報端末は、筐体４３００と、ボタン４３０１
と、マイクロフォン４３０２と、表示部４３０３と、スピーカ４３０４と、カメラ４３０
５と、を具備し、携帯型電話機としての機能を有する。
図１３（Ｂ）は、ディスプレイである。ディスプレイは、筐体４３１０と、表示部４３１
１と、を具備する。
図１３（Ｃ）は、デジタルスチルカメラである。デジタルスチルカメラは、筐体４３２０
と、ボタン４３２１と、マイクロフォン４３２２と、表示部４３２３と、を具備する。
本発明の一態様に係るトランジスタを用いることで、消費電力が小さく、品質の良好な電
子機器を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様を適用したスパッタリング装置の成膜室の圧力およびリー
クレートを示す。
成膜室は、容積が１．４０ｍ３であり、ターボ分子ポンプおよびクライオトラップが並列
して設けてある。なお、補助ポンプとして粗引き用真空ポンプも設けられている。
成膜室は、大気開放後、ターボ分子ポンプを用いて６時間排気した。
次に、成膜室の全圧力が５×１０−４Ｐａとなったところで、クライオトラップを起動し
た。その後、チャンバーベークを４００℃で１２時間行った。
次に、成膜室において、ダミー成膜を膜が１０μｍ堆積するまで（積算電力が５０ｋＷｈ
となるまで）行った。なお、ダミー成膜は、基板温度を２５０℃、成膜圧力を０．３Ｐａ
、成膜電力を９ｋＷ（ＡＣ）、成膜ガスとしてアルゴンを５０ｓｃｃｍおよび酸素を５０
ｓｃｃｍ、ターゲット−基板間距離を１５０ｍｍとして９２０ｓ／枚行った。また、ダミ
ー成膜にはＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］であるＩｎ−Ｇａ−Ｚｎ−Ｏター
ゲットを用いた。
このようにして十分に不純物を除去した成膜室において、全圧力は２．１６×１０−５Ｐ
ａ、ｍ／ｚ＝２であるガスの分圧は８．６３×１０−６Ｐａ、ｍ／ｚ＝１８であるガスの
分圧は８．４３×１０−６Ｐａ、ｍ／ｚ＝２８であるガスの分圧は１．６６×１０−５Ｐ
ａ、ｍ／ｚ＝４０（アルゴン原子など）であるガスの分圧は３．８７×１０−７Ｐａおよ
びｍ／ｚ＝４４であるガスの分圧は５．３３×１０−６Ｐａであった。
図２９は成膜室の全圧力および各ガスの分圧である。白丸印を全圧力、黒丸印をｍ／ｚ＝
２であるガスの分圧、白三角印をｍ／ｚ＝１８であるガスの分圧、黒三角印をｍ／ｚ＝２
８であるガスの分圧、白四角印をｍ／ｚ＝４０であるガスの分圧、黒四角印をｍ／ｚ＝４
４であるガスの分圧としている。なお、図２９には、成膜室の各圧力と真空ポンプ排気を
止めてからの時間との関係を示す。なお、各圧力は株式会社アルバック製四重極形質量分
析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いて測定した。
こうして得られた各圧力からリークレートを見積もると、成膜室全体は９．８４×１０−
６Ｐａ・ｍ３／ｓ、ｍ／ｚ＝２であるガスは３．２４×１０−６Ｐａ・ｍ３／ｓ、ｍ／ｚ
＝１８であるガスは４．４６×１０−９Ｐａ・ｍ３／ｓ、ｍ／ｚ＝２８であるガスは７．
７４×１０−６Ｐａ・ｍ３／ｓ、ｍ／ｚ＝４０であるガスは８．７２×１０−８Ｐａ・ｍ
３／ｓ、ｍ／ｚ＝４４であるガスは７．８９×１０−７Ｐａ・ｍ３／ｓであった。
なお、リークレートは、前述の成膜室の各圧力と真空ポンプ排気を止めてからの時間との
関係から算出した。具体的には、真空ポンプ排気を止めてから１分のときの各圧力と１５
分のときの各圧力との差を時間で割り、成膜室の容積を掛けた値をリークレートとした。
本実施例では、実施例１で示したスパッタリング装置の成膜室に対して、さらに成膜室に
存在する不純物を除去するために、加熱した希ガスなどの不活性ガスを供給することで成
膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行った例を示す。
具体的には、成膜室に、圧力が２０Ｐａとなるように温度が７０℃であるアルゴンガスを
１時間に渡って供給した後、真空ポンプ排気を１０分間行った。ここでは、この処理を１
０回繰り返し行った。
このようにしてさらに不純物を除去した成膜室において、全圧力は１．３４×１０−５Ｐ
ａ、ｍ／ｚ＝２であるガスの分圧は７．５８×１０−６Ｐａ、ｍ／ｚ＝１８であるガスの
分圧は５．７９×１０−６Ｐａ、ｍ／ｚ＝２８であるガスの分圧は８．４０×１０−６Ｐ
ａ、ｍ／ｚ＝４０であるガスの分圧は１×１０−７Ｐａ以下（測定下限以下）およびｍ／
ｚ＝４４であるガスの分圧は１×１０−７Ｐａ以下（測定下限以下）であった。
図３７は、成膜室の全圧力と真空ポンプ排気を止めてからの時間との関係である。なお、
各圧力は株式会社アルバック製四重極形質量分析計Ｑｕｌｅｅ ＣＧＭ−０５１を用いて
測定した。なお、測定子として株式会社アルバック製測定子Ｍ−１１を用いた。
こうして得られた全圧力からリークレートを見積もると成膜室全体は６．９４×１０−６
Ｐａ・ｍ３／ｓ、ｍ／ｚ＝２であるガスは３．１３×１０−６Ｐａ・ｍ３／ｓ、ｍ／ｚ＝
１８であるガスは３．２０×１０−９Ｐａ・ｍ３／ｓ、ｍ／ｚ＝２８であるガスは３．１
２×１０−６Ｐａ・ｍ３／ｓ、ｍ／ｚ＝４０であるガスは７．２７×１０−８Ｐａ・ｍ３
／ｓ、ｍ／ｚ＝４４であるガスは３．２０×１０−７Ｐａ・ｍ３／ｓであった。
なお、リークレートは、成膜室の各圧力と真空ポンプ排気を止めてからの時間との関係か
ら算出した。具体的には、真空ポンプ排気を止めてから１分のときの全圧力と１５分のと
きの全圧力との差を時間で割り、成膜室の容積を掛けた値をリークレートとした。
表１に実施例１と実施例２の各圧力および各リークレートの比較を示す。
以上に示すように、加熱したアルゴンガスを供給することで成膜室内の圧力を高め、一定
時間経過後に再び成膜室を排気する処理を行うことで、成膜室に存在する不純物を実施例
１と比べてさらに低減することができた。結果、不純物の放出が低減され、成膜室の各圧
力および各リークレートが低減されたことがわかる。
本実施例では、実施例１で示したスパッタリング装置の成膜室を用いて成膜した試料に対
しＴＤＳ分析、ＳＩＭＳおよびＸＲＤ分析を行った。
試料は、ガラス基板上にＩｎ−Ｇａ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜することで作
製した。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件を以下に示す。
基板温度を２５０℃、成膜圧力を０．３Ｐａ、成膜電力を９ｋＷ（ＡＣ）、成膜ガスとし
てアルゴンを５０ｓｃｃｍおよび酸素を５０ｓｃｃｍ、ターゲット−基板間距離を１５０
ｍｍとした。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］であるＩｎ−Ｇａ−Ｚｎ
−Ｏターゲットを用いた。
まずはＴＤＳ分析を行った。
なお、ＴＤＳ分析には、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ
／Ｗを用いた。
図３２に試料のＴＤＳ分析結果を示す。ここで、図３２（Ａ）はｍ／ｚ＝１８であるガス
のイオン強度、図３２（Ｂ）はｍ／ｚ＝２８であるガスのイオン強度、図３２（Ｃ）はｍ
／ｚ＝４４であるガスのイオン強度である。なお、図３２において、実線が加熱処理なし
の場合のイオン強度、点線が成膜後に窒素ガス雰囲気にて３５０℃の温度で１時間の加熱
処理を行い、次に酸化性雰囲気（窒素ガスが８０体積％、酸素ガスが２０体積％）にて１
時間の加熱処理を行った場合のイオン強度を示す。
得られたイオン強度より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、成膜後に加熱処理を行うことでｍ
／ｚ＝１８であるガス、ｍ／ｚ＝２８であるガスおよびｍ／ｚ＝４４であるガスの放出量
が低減することがわかる。
次に、試料のＳＩＭＳを行った。
なお、ＳＩＭＳには、ＣＡＭＥＣＡ社製ＩＭＳ ７ｆＲを用いた。
図３３にＳＩＭＳによる水素のデプスプロファイルを示す。
図３４にＳＩＭＳによる炭素のデプスプロファイルを示す。
図３５にＳＩＭＳによる窒素のデプスプロファイルを示す。
なお、図３３乃至図３５において、実線が加熱処理なしの場合のデプスプロファイル、点
線が成膜後に窒素ガス雰囲気にて４５０℃の温度で１時間の加熱処理を行い、次に酸化性
雰囲気（窒素が８０体積％、酸素が２０体積％）にて１時間の加熱処理を行った場合のデ
プスプロファイルを示す。
得られたデプスプロファイルより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、成膜後に加熱処理を行う
ことで水素、炭素および窒素の濃度が低減することがわかる。
次に、試料のＸＲＤ分析を行った。
なお、ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを
用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
図３６にＩｎ−Ｇａ−Ｚｎ−Ｏ膜のＸＲＤ結果を示す。
なお、図３６において、実線が加熱処理なしの場合のＸＲＤ結果、点線が成膜後に窒素ガ
ス雰囲気にて４５０℃の温度で１時間の加熱処理を行い、次に酸化性雰囲気（窒素が８０
体積％、酸素が２０体積％）にて１時間の加熱処理を行った場合のＸＲＤ結果を示す。
図３６において、いずれの試料も複数の結晶性ピークを有することがわかる。また、結晶
性ピークの強度は、成膜後に加熱処理を行うことで強まることがわかる。
実施例１に示したスパッタリング装置の成膜室を用いて成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ膜
は、不純物濃度が低く、結晶領域を有することがわかる。
１０ 成膜室
１０ａ 成膜室
１０ｂ 成膜室
１０ｃ 成膜室
１１ 基板供給室
１２ａ ロードロック室
１２ｂ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
２０ａ 成膜室
２０ｂ 成膜室
２２ａ ロードロック室
２２ｂ ロードロック室
２５ 基板加熱室
３２ ターゲット
３４ ターゲットホルダ
４２ 基板ホルダ
４４ 基板ヒータ
４６ シャッター軸
４８ シャッター板
５０ ＲＦ電源
５２ 整合器
５４ 精製機
５５ マスフローコントローラ
５６ ガス供給源
５７ ガス加熱機構
５８ 真空ポンプ
５９ 真空ポンプ
６８ 対向電極
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護絶縁膜
４０６ 酸化物半導体膜
４１６ 一対の電極
４１８ 保護絶縁膜
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０７ 酸化物半導体膜
５０７ａ 高抵抗領域
５０７ｂ 低抵抗領域
５１２ ゲート絶縁膜
５１６ 一対の電極
５１８ 保護絶縁膜
５２０ 保護膜
５２２ 配線
５２４ 側壁絶縁膜
６０２ 下地絶縁膜
６０４ ゲート電極
６０６ 酸化物半導体膜
６０６ａ 高抵抗領域
６０６ｂ 低抵抗領域
６１２ ゲート絶縁膜
６１６ 一対の電極
６１８ 保護絶縁膜
６２２ 配線
７００ 基板
７０２ 下地絶縁膜
７０４ ゲート電極
７０６ 酸化物半導体膜
７１２ ゲート絶縁膜
７１６ 一対の電極
７１８ 層間絶縁膜
７２２ 配線
７２８ 保護絶縁膜
１１４１ スイッチング素子
１１４２ 半導体装置
１１４３ 半導体装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
３１００ 基板
３１０２ 下地絶縁膜
３１０４ ゲート電極
３１０６ 酸化物半導体膜
３１０６ａ 高抵抗領域
３１０６ｂ 低抵抗領域
３１１２ ゲート絶縁膜
３１１６ 一対の電極
３１１８ 層間絶縁膜
３１２０ 保護膜
３１２２ 配線
３１２４ 側壁絶縁膜
３３２６ 電極
３３２８ 層間絶縁膜
３３３０ キャパシタ
３３４０ トランジスタ
３３５０ トランジスタ
３３８２ 下地絶縁膜
３３８４ 半導体膜
３３８４ａ 抵抗領域
３３８４ｂ 抵抗領域
３３８４ｃ 抵抗領域
３３８６ ゲート絶縁膜
３３９２ ゲート電極
３３９４ 側壁絶縁膜
３３９６ 層間絶縁膜
４３００ 筐体
４３０１ ボタン
４３０２ マイクロフォン
４３０３ 表示部
４３０４ スピーカ
４３０５ カメラ
４３１０ 筐体
４３１１ 表示部
４３２０ 筐体
４３２１ ボタン
４３２２ マイクロフォン
４３２３ 表示部

Claims (5)

  1. 基板を加熱しながら、前記基板上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜に対し、加熱処理を行う工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程と、を有し、
    前記酸化物半導体膜は、四重極形質量分析計で測定される質量電荷比が４４であるガスの分圧が３×１０−５Ｐａ以下である成膜室に、希ガスおよび酸素の一種以上を含むガスを供給し、ターゲットに電力を印加して、スパッタリング法を用いて成膜され、
    前記加熱処理として、減圧雰囲気又は不活性雰囲気で加熱処理を行った後、酸化性雰囲気に切り替えて加熱処理を行うことを特徴とする半導体装置の作製方法。
  2. 基板を加熱しながら、前記基板上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜に対し、加熱処理を行う工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程と、
    前記酸化物半導体膜と接する領域を有する保護絶縁膜を形成する工程と、を有し、
    前記酸化物半導体膜は、四重極形質量分析計で測定される質量電荷比が４４であるガスの分圧が３×１０−５Ｐａ以下である成膜室に、希ガスおよび酸素の一種以上を含むガスを供給し、ターゲットに電力を印加して、スパッタリング法を用いて成膜され、
    前記ゲート絶縁膜及び前記保護絶縁膜の各々は、酸化シリコンを有し、
    前記ゲート絶縁膜及び前記保護絶縁膜の各々は、加熱処理により酸素を放出する絶縁膜であることを特徴とする半導体装置の作製方法。
  3. 請求項１又は２において、
    前記成膜室において、前記質量電荷比が４４であるガスのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下であることを特徴とする半導体装置の作製方法。
  4. 基板を加熱しながら、前記基板上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜に対し、加熱処理を行う工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程と、有し、
    前記酸化物半導体膜は、四重極形質量分析計で測定される質量電荷比が１８であるガス、質量電荷比が２８であるガス、及び質量電荷比が４４であるガスの分圧が、それぞれ３×１０−５Ｐａ以下である成膜室に、希ガスおよび酸素の一種以上を含むガスを供給し、ターゲットに電力を印加して、スパッタリング法を用いて成膜され、
    前記加熱処理として、減圧雰囲気又は不活性雰囲気で加熱処理を行った後、酸化性雰囲気に切り替えて加熱処理を行うことを特徴とする半導体装置の作製方法。
  5. 請求項４において、
    前記成膜室において、前記質量電荷比が１８であるガスのリークレートは１×１０−７Ｐａ・ｍ３／ｓ以下であり、前記質量電荷比が２８であるガスのリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下であり、前記質量電荷比が４４であるガスのリークレートは３×１０−６Ｐａ・ｍ３／ｓ以下であることを特徴とする半導体装置の作製方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5933895B2 (ja) * 2011-11-10 2016-06-15 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
CN110137181A (zh) * 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9365921B2 (en) * 2013-06-28 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating light-emitting element using chamber with mass spectrometer
KR102304824B1 (ko) * 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6178733B2 (ja) * 2014-01-29 2017-08-09 出光興産株式会社 積層構造、その製造方法及び薄膜トランジスタ
WO2015132697A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150126272A (ko) * 2014-05-02 2015-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물의 제작 방법
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017120903A (ja) 2015-12-29 2017-07-06 株式会社半導体エネルギー研究所 発光素子、表示装置、電子機器、及び照明装置
US10586495B2 (en) 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10205008B2 (en) * 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US11342447B2 (en) * 2018-11-30 2022-05-24 Ricoh Company, Ltd. Sputtering target for insulating oxide film, method for forming insulating oxide film, and method for producing field-effect transistor
JP2022097013A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
US12101966B2 (en) 2022-04-28 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH064919A (ja) * 1992-06-24 1994-01-14 Canon Inc 光磁気記録媒体の製造方法
JP2008031035A (ja) * 2006-07-06 2008-02-14 National Institute Of Advanced Industrial & Technology ｐ型酸化亜鉛薄膜及びその作製方法
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011003775A (ja) * 2009-06-19 2011-01-06 Fujifilm Corp 薄膜トランジスタ製造装置、酸化物半導体薄膜の製造方法、薄膜トランジスタの製造方法、酸化物半導体薄膜、薄膜トランジスタ及び発光デバイス
JP2011054957A (ja) * 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03250622A (ja) * 1990-02-28 1991-11-08 Canon Inc 半導体薄膜の形成方法
JPH0824104B2 (ja) * 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH06326272A (ja) 1993-05-13 1994-11-25 Fujitsu Ltd 半導体記憶装置
EP0632144B1 (en) 1993-06-30 1999-09-08 Applied Materials, Inc. Method of purging and pumping vacuum chamber to ultra-high vacuum
WO1995020823A1 (en) 1994-01-27 1995-08-03 Insync Systems, Inc. Methods for improving semiconductor processing
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH097969A (ja) * 1996-07-12 1997-01-10 Hitachi Ltd 微細孔への金属穴埋め方法
JP2000286423A (ja) 1998-05-26 2000-10-13 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
US6331476B1 (en) 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000206566A (ja) 1999-01-18 2000-07-28 Toshiba Corp 薄膜半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002285333A (ja) 2001-03-26 2002-10-03 Hitachi Ltd 半導体装置の製造方法
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003188183A (ja) * 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6982897B2 (en) 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US20050130449A1 (en) 2003-12-15 2005-06-16 Ping Chuang Method of forming an oxide layer using a mixture of a supercritical state fluid and an oxidizing agent
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4595702B2 (ja) * 2004-07-15 2010-12-08 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006253380A (ja) 2005-03-10 2006-09-21 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP2006287084A (ja) 2005-04-04 2006-10-19 Rohm Co Ltd 薄膜トランジスタ素子およびその製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7314838B2 (en) 2005-07-21 2008-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a high density dielectric film by chemical vapor deposition
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5201841B2 (ja) 2007-01-25 2013-06-05 株式会社半導体エネルギー研究所 表示装置の作製方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8031441B2 (en) * 2007-05-11 2011-10-04 Headway Technologies, Inc. CPP device with an enhanced dR/R ratio
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009141221A (ja) * 2007-12-07 2009-06-25 Sony Corp ＺｎＯ半導体膜の製造方法、ＺｎＯ半導体膜及びこれを用いた半導体装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8461583B2 (en) 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP5644071B2 (ja) * 2008-08-20 2014-12-24 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP5615540B2 (ja) * 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
KR101048965B1 (ko) 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8841661B2 (en) 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
WO2010103935A1 (en) * 2009-03-12 2010-09-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010222214A (ja) * 2009-03-25 2010-10-07 Idemitsu Kosan Co Ltd 金属酸化物薄膜及びその製造方法
US9312156B2 (en) 2009-03-27 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101139185B1 (ko) * 2009-08-06 2012-04-26 순천향대학교 산학협력단 산화물 반도체 박막의 형성 방법, 산화물 반도체 트렌지스터, 및 산화물 반도체 트렌지스터의 형성 방법
JP2011049448A (ja) 2009-08-28 2011-03-10 Mitsubishi Chemicals Corp 酸化亜鉛系基板及び酸化亜鉛系基板の製造方法
KR101073542B1 (ko) 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR102443297B1 (ko) 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN102576677B (zh) * 2009-09-24 2015-07-22 株式会社半导体能源研究所 半导体元件及其制造方法
JPWO2011040028A1 (ja) 2009-09-30 2013-02-21 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物焼結体
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101928402B1 (ko) * 2009-10-30 2018-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR102473794B1 (ko) 2009-10-30 2022-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055769A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and semiconductor device, and deposition apparatus
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20180059577A (ko) * 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5727204B2 (ja) 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE112011100841B4 (de) * 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
JP5552547B2 (ja) * 2010-09-13 2014-07-16 パナソニック株式会社 金属酸化物半導体の製造方法
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090974A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101963457B1 (ko) * 2011-04-29 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 구동 방법
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5912394B2 (ja) * 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH064919A (ja) * 1992-06-24 1994-01-14 Canon Inc 光磁気記録媒体の製造方法
JP2008031035A (ja) * 2006-07-06 2008-02-14 National Institute Of Advanced Industrial & Technology ｐ型酸化亜鉛薄膜及びその作製方法
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011003775A (ja) * 2009-06-19 2011-01-06 Fujifilm Corp 薄膜トランジスタ製造装置、酸化物半導体薄膜の製造方法、薄膜トランジスタの製造方法、酸化物半導体薄膜、薄膜トランジスタ及び発光デバイス
JP2011054957A (ja) * 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置

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