KR20120132394A - 산화물 반도체막의 성막 방법, 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터와 비교하여 신뢰성이 떨어질 경우가 있었다. 따라서, 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치를 제공한다.
산화물 반도체막에 포함된 수소, 질소 및 탄소 등의 불순물은 산화물 반도체막의 반도체 특성을 저하시키는 요인이 된다. 예를 들어, 산화물 반도체막에 포함된 수소 및 질소는, 산화물 반도체막을 사용한 트랜지스터의 임계값 전압을 마이너스 방향으로 시프트시키는 요인이 된다. 또한, 산화물 반도체막에 포함된 질소, 탄소 및 희가스는, 산화물 반도체막 중에 결정 영역이 생성되는 것을 저해한다. 따라서, 산화물 반도체막의 불순물 농도를 저감함으로써, 높은 신뢰성을 갖는 트랜지스터를 제작한다.
산화물 반도체막에 포함된 수소, 질소 및 탄소 등의 불순물은 산화물 반도체막의 반도체 특성을 저하시키는 요인이 된다. 예를 들어, 산화물 반도체막에 포함된 수소 및 질소는, 산화물 반도체막을 사용한 트랜지스터의 임계값 전압을 마이너스 방향으로 시프트시키는 요인이 된다. 또한, 산화물 반도체막에 포함된 질소, 탄소 및 희가스는, 산화물 반도체막 중에 결정 영역이 생성되는 것을 저해한다. 따라서, 산화물 반도체막의 불순물 농도를 저감함으로써, 높은 신뢰성을 갖는 트랜지스터를 제작한다.
Description
산화물 반도체막의 제작 방법 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막의 재료로서 규소계 반도체 재료가 널리 알려져 있지만, 그 이외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 In, Ga, 및 Zn을 포함한 산화물 반도체를 사용한 트랜지스터가 개시되어 있고, 산화물 반도체막의 성막 방법으로서는 스퍼터링법이 최적으로 되어 있다(특허문헌 1참조).
산화물 반도체를 사용한 트랜지스터는, 비정질 규소를 사용한 트랜지스터와 비교하여 신뢰성이 떨어지는 경우가 있었다. 따라서, 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치를 제공한다.
또한, 이를 위한 산화물 반도체막의 성막 방법을 나타낸다.
산화물 반도체막에 포함된 수소, 질소 및 탄소 등의 불순물은 산화물 반도체막의 반도체 특성을 저하시키는 요인이 된다.
예를 들어, 산화물 반도체막에 포함된 수소 및 질소는, 산화물 반도체막 중에 캐리어를 생성한다. 따라서, 수소 및 질소가 있음으로써 산화물 반도체막을 사용한 트랜지스터의 임계값 전압을 마이너스 방향으로 시프트시킨다. 그 결과, 트랜지스터의 신뢰성 저하를 초래한다.
또한, 산화물 반도체막에 포함된 질소, 탄소 및 희가스는, 산화물 반도체막 중에 결정 영역이 생성되는 것을 저해하는 경우가 있다. 예를 들어, 질소 분자 및 이산화탄소 분자는, 분자 직경이 크기 때문에, 특히 산화물 반도체막 중에 결정 영역이 생성되는 것을 저해한다. 또한, 탄소 원자가 산화물 반도체막 중의 금속 원자와 치환되면, 치환된 곳에서 결정 구조를 절단한다.
따라서, 불순물이 적은 산화물 반도체막을 얻는 것이, 높은 신뢰성을 갖는 트랜지스터를 얻기 위해서 중요하다.
구체적으로는, 산화물 반도체막 중의 수소 농도는, 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 의한 측정으로, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막 중의 질소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막 중의 탄소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체막을 사용한 트랜지스터는, 산화물 반도체막 중에 포함된 수소(물 등에 포함된 수소를 포함한다) 및 질소에 기인하여 전자를 발생한 경우, 게이트 전압을 인가하지 않아도 드레인 전류가 흐른다(노멀리 온(normally on)이라고도 한다). 또한, 드레인 전류란, 트랜지스터의 소스-드레인 간의 전류를 말한다. 또한, 게이트 전압이란, 소스 전위를 기준으로 하였을 때의 게이트 전위와의 전위차를 말한다. 따라서, 임계값 전압이 마이너스 방향으로 시프트한다. 산화물 반도체막을 사용한 트랜지스터는 ｎ형을 나타내는 것이 많고, 임계값 전압이 마이너스 방향으로 시프트함으로써 노멀리 온의 특성이 된다.
또한, 산화물 반도체막을 사용한 트랜지스터를 제작한 후에, 산화물 반도체막으로 수소 또는 질소가 혼입함으로써, 트랜지스터의 임계값 전압이 변동하는 경우가 있다. 임계값 전압의 변동은, 트랜지스터의 신뢰성을 현저하게 손상한다.
따라서, 신뢰성이 높은 트랜지스터를 얻기 위해서는, 산화물 반도체막, 및 산화물 반도체막과 접하는 막에 포함된 수소 및 질소를 저감할 필요가 있다.
마찬가지로, 산화물 반도체막 중의 산소 결손에 기인하여 전자를 발행하는 것이 알려져 있다.
산화물 반도체막 중에 산소 결손이 생기지 않도록 하기 위해서, 산화물 반도체막은 격자간 산소를 가지면 바람직하다. 상기 격자간 산소는, 산화물 반도체막 중에 생긴 산소 결손을 보상할 수 있다.
산화물 반도체막을 사용한 트랜지스터에 있어서, 산화물 반도체막이 단결정이면, 산소 결손을 보상하기 위한 격자간 산소가 존재하지 않기 때문에 산화물 반도체막 중에 상기 산소 결손에 기인하는 캐리어가 생성된다. 따라서, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트하는 경우가 있다. 따라서, 산화물 반도체막은 비단결정인 것이 바람직하다.
바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정 영역 및 비정질 영역을 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정 영역은, 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질 영역과 결정 영역의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 한다)는 확인할 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정 영역은 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직의 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직의 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정 영역 사이에서, 각각 a축 및 b축 방향이 상이하여도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정 영역의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면 측에서 결정 성장시키는 경우, 피형성면의 근방보다 표면 근방에서 결정 영역이 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정 영역이 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정 영역의 ｃ축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정 영역의 ｃ축 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정 영역은 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체막의 결정성을 높이기 위해서는, 피성막면의 평탄성 및 산화물 반도체막의 성막 방법이 중요하다.
구체적으로는, 산화물 반도체막의 피성막면은, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 한다.
또한, 산화물 반도체막은 스퍼터링법을 사용하고, 산소 가스 분위기에서, 기판 가열하면서 성막하면 바람직하다. 이때, 산화물 반도체막 중에 결정 영역의 생성을 저해하는 불순물이 최대한 포함되지 않도록 성막한다.
산화물 반도체막의 결정 영역의 생성을 저해하는 불순물의 구체적인 예로서 이산화탄소를 들 수 있다. 또한, 일부의 희가스(헬륨, 네온, 아르곤, 크립톤 및 크세논), 질소, 일산화탄소 및 탄화수소 등의 원자 직경이 큰 원자 또는 분자 직경이 큰 분자도 산화물 반도체막의 결정 영역의 생성을 저해하는 불순물이 될 수 있다.
상기한 불순물이 산화물 반도체막 중에 도입되지 않도록 하기 위해서, 타깃, 성막 가스 및 성막실(成膜室)에서의 불순물을 저감할 필요가 있다.
구체적으로는, 8N 이상, 바람직하게는 9N 이상의 순도인 성막 가스를 사용하면 좋다.
또한, 성막실에 존재하는 불순물은 이하에 나타내는 바와 같이 저감하면 좋다.
성막실에 존재하는 불순물은, 배기량과 리크량의 균형에 의해 결정된다. 따라서, 성막실 배기량을 크게, 리크량을 작게 하면 바람직하다.
성막실의 배기량은, 진공 펌프의 종류 및 용량 및 접속하는 배관의 길이 및 굵기에 의존한다. 예를 들어, 진공 펌프를 접속하는 배관은 짧고, 굵을수록 배기량을 크게 할 수 있다.
또한, 다른 종류의 진공 펌프를 병렬로 접속함으로써, 여러가지 종류의 가스를 배기할 수 있다. 예를 들어, 터보 분자 펌프와 크라이오 펌프(cryopump)를 병렬로 접속하여 사용하면 바람직하다.
또한, 같은 종류의 진공 펌프를 병렬로 접속하여도 상관없다. 예를 들어, 크라이오 펌프를 2대 병렬로 접속하면, 한쪽을 리제너레이션(regeneration)하고 있는 동안에 다른 쪽을 사용하여 배기시키는 사용 방법도 가능하다. 이와 같이 함으로써, 크라이오 펌프를 리제너레이션함에 따른 장치의 다운 시간(down time)이 단축되어, 생산성을 높일 수 있다. 또한, 복수의 진공 펌프를 사용하여 동시에 배기시킴으로써 보다 높은 배기 능력을 얻을 수 있다.
한편, 성막실의 리크량을 저감할 필요가 있다.
성막실의 리크로서, 성막실 내벽에 흡착되어 있는 불순물에 의한 내부 리크 및 씰 부분에서의 외부 리크 등이 있다.
예를 들어, 성막실 내벽에 흡착되어 있는 불순물을 제거하기 위해서는, 성막실을 가열하면서 배기하면 좋다. 성막실을 가열함으로써, 성막실 내벽에 흡착되어 있는 불순물이 성막실 내벽으로부터 탈리하기 때문에, 효율적으로 불순물을 배기할 수 있다.
또한, 더미(dummy) 성막을 행하면 바람직하다. 더미 성막이란, 더미 기판에 성막을 행함으로써 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 속에 가두는 것을 말한다. 더미 성막은, 성막실을 가열하면서 행하여도 좋다.
또한, 성막실에 존재하는 불순물을 제거하기 위해서, 가열한 희가스 등의 불활성 가스 또는 산소 가스 등을 공급함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 행하면 바람직하다. 가열한 가스의 공급에 의해 성막실 내에 흡착된 불순물을 탈리시킬 수 있고, 성막실 내에 존재하는 불순물을 저감할 수 있다. 또한, 이 처리는 반복하여 행하면 효과적이다. 가열한 희가스 등의 불활성 가스 또는 산소 가스 등을 공급하기 위해서, 성막 장치 자체에 가스 가열 기구를 설치하여도 좋다. 성막 장치 자체에 가스 가열 기구를 설치함으로써, 가스 가열 기구에서 성막실 등까지의 배관 거리를 짧게 할 수 있기 때문에, 높은 온도를 유지하여 성막실 등에 가스를 공급할 수 있다.
이러한 방법을 사용하고, 리크 레이트(leak rate)를 3×10-5Pa?m3/s 이하, 바람직하게는 1×10-5Pa?m3/s 이하, 더 바람직하게는 3×10-6Pa?m3/s 이하, 더 바람직하게는 1×10-6Pa?m3/s 이하, 더 바람직하게는 3×10-7Pa?m3/s 이하로 한다.
또한, 질량 전하 비(mass-to-charge ratio)(m/z)=28(질소 분자 등)인 가스의 리크 레이트를 1×10-5Pa?m3/s 이하, 바람직하게는 3×10-6Pa?m3/s 이하로 한다.
또한, m/z=44(이산화탄소 분자 등)인 가스의 리크 레이트를 3×10-6Pa?m3/s 이하, 바람직하게는 1×10-6Pa?m3/s 이하로 한다.
또한, m/z=18(물 분자 등)인 가스의 리크 레이트를 1×10-7Pa?m3/s 이하, 바람직하게는 3×10-8Pa?m3/s 이하로 한다.
이러한 방법을 사용하고, 구체적으로는, 성막실의 압력을 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하로 하면 좋다.
이상과 같은 성막실에서, 산화물 반도체막을 성막한다.
또한, 산화물 반도체막을 성막할 때에는, 미리 산화물 반도체막의 피성막면에 흡착된 불순물을 제거하면 바람직하다.
구체적으로는, 산화물 반도체막의 피성막면에 흡착된 불순물을 제거하기 위해서 플라즈마 처리 또는/및 가열 처리를 행하면 좋다. 또한, 상기한 플라즈마 처리 및 가열 처리는, 감압 분위기로 행하면 바람직하다. 본 명세서에서 감압 분위기란, 압력이 10Pa 이하, 1Pa 이하, 1×10-2Pa 이하, 또는 1×10-4Pa 이하의 분위기를 말한다.
또한, 산화물 반도체막의 피성막면에 흡착된 불순물을 제거하는 처리를 행한 후, 다시 불순물이 흡착되지 않도록 대기 노출하지 않고 산화물 반도체막의 성막실로 이동시키면 바람직하다.
여기서, 산화물 반도체막은, 기판 가열 온도를 100℃ 이상 650℃ 이하, 바람직하게는 150℃ 이상 600℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막하면 좋다. 기판 가열 온도를 상기한 범위로 함으로써 산화물 반도체막에 포함된 불순물 농도를 저감할 수 있고, 또 결정성이 높은 산화물 반도체막을 용이하게 얻을 수 있게 된다.
또한, 산화물 반도체막의 성막 후에 가열 처리를 행하면 바람직하다. 가열 처리는, 불활성 분위기, 감압 분위기 또는 산화성 분위기에서, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하의 온도로 행한다. 가열 처리에 의해, 산화물 반도체막에 포함된 불순물 농도를 저감할 수 있고, 또 결정성이 높은 산화물 반도체막을 용이하게 얻을 수 있게 된다.
이상과 같이 하여 성막된 산화물 반도체막을 사용한 트랜지스터는, 신뢰성이 높고, 임계값 전압의 편차도 작다.
수소, 질소 및 탄소 등의 불순물이 저감된, 캐리어 밀도가 낮고, 또 결정성이 높은 산화물 반도체막을 제공할 수 있다.
상기한 산화물 반도체막을 사용한, 신뢰성이 높은, 임계값 전압의 편차가 작은 트랜지스터를 제공할 수 있다.
상기한 트랜지스터를 갖는 신뢰성이 높은, 우수한 특성을 갖는 반도체 장치를 제공할 수 있다.
도 1a 및 1b는 성막 장치의 일례를 도시한 상면도.
도 2a 및 2b는 성막실 및 기판 가열실을 설명한 도면.
도 3a 및 3b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 4a 및 4b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 5a 및 5b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 6a 및 6b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 7a 내지 7c는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 8a 및 8b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 9는 표시 장치의 일례를 도시한 상면도 및 단면도.
도 10a 및 10c는 반도체 장치의 일례를 도시한 단면도, 회로도 및 전기적 특성을 도시한 도면.
도 11a 내지 11c는 반도체 장치의 일례를 도시한 단면도, 회로도 및 전기적 특성을 도시한 도면.
도 12a 내지 12c는 본 발명의 일 형태에 관한 CPU의 구체적인 예를 도시한 블럭도 및 그 일부의 회로도.
도 13a 내지 13c는 본 발명의 일 형태에 관한 전자 기기의 일례를 도시한 사시도.
도 14a 내지 14e는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 15a 내지 15c는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 16a 내지 16c는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 17a 및 17b는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 18은 계산에 의해 얻어진 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 19a 내지 19c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 20a 내지 20c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 21a 내지 21c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 22a 및 22b는 트랜지스터의 상면도 및 단면도.
도 23a 및 23b는 시료 1 및 시료 2인 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시한 도면.
도 24a 및 24b는 시료 1인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시한 도면.
도 25a 및 25b는 시료 2인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시한 도면.
도 26a 및 26b는 시료 2인 트랜지스터의 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시한 도면.
도 27은 산화물 반도체막을 사용한 트랜지스터의 오프 전류를 도시한 도면.
도 28은 산화물 반도체막의 XRD를 도시한 도면.
도 29는 성막실의 압력과 진공 펌프를 멈춘 후의 시간 관계를 도시한 도면.
도 30은 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 31a 및 31b는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 32a 내지 32c는 산화물 반도체막의 TDS 분석 결과를 도시한 도면.
도 33은 산화물 반도체막의 SIMS를 도시한 도면.
도 34는 산화물 반도체막의 SIMS를 도시한 도면.
도 35는 산화물 반도체막의 SIMS를 도시한 도면.
도 36은 산화물 반도체막의 XRD 결과를 도시한 도면.
도 37은 성막실의 압력과 진공 펌프를 멈춘 후의 시간 관계를 도시한 도면.
도 38a 내지 38c는 가스 가열 기구의 접속 방법을 설명한 도면.
도 39a 내지 39d는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 2a 및 2b는 성막실 및 기판 가열실을 설명한 도면.
도 3a 및 3b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 4a 및 4b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 5a 및 5b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 6a 및 6b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 7a 내지 7c는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 8a 및 8b는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 9는 표시 장치의 일례를 도시한 상면도 및 단면도.
도 10a 및 10c는 반도체 장치의 일례를 도시한 단면도, 회로도 및 전기적 특성을 도시한 도면.
도 11a 내지 11c는 반도체 장치의 일례를 도시한 단면도, 회로도 및 전기적 특성을 도시한 도면.
도 12a 내지 12c는 본 발명의 일 형태에 관한 CPU의 구체적인 예를 도시한 블럭도 및 그 일부의 회로도.
도 13a 내지 13c는 본 발명의 일 형태에 관한 전자 기기의 일례를 도시한 사시도.
도 14a 내지 14e는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 15a 내지 15c는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 16a 내지 16c는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 17a 및 17b는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 18은 계산에 의해 얻어진 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 19a 내지 19c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 20a 내지 20c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 21a 내지 21c는 계산에 의해 얻어진 Ids 및 전계 효과 이동도의 Vgs 의존성을 설명한 도면.
도 22a 및 22b는 트랜지스터의 상면도 및 단면도.
도 23a 및 23b는 시료 1 및 시료 2인 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시한 도면.
도 24a 및 24b는 시료 1인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시한 도면.
도 25a 및 25b는 시료 2인 트랜지스터의 BT 시험 전후의 Vgs-Ids 특성을 도시한 도면.
도 26a 및 26b는 시료 2인 트랜지스터의 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시한 도면.
도 27은 산화물 반도체막을 사용한 트랜지스터의 오프 전류를 도시한 도면.
도 28은 산화물 반도체막의 XRD를 도시한 도면.
도 29는 성막실의 압력과 진공 펌프를 멈춘 후의 시간 관계를 도시한 도면.
도 30은 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 31a 및 31b는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
도 32a 내지 32c는 산화물 반도체막의 TDS 분석 결과를 도시한 도면.
도 33은 산화물 반도체막의 SIMS를 도시한 도면.
도 34는 산화물 반도체막의 SIMS를 도시한 도면.
도 35는 산화물 반도체막의 SIMS를 도시한 도면.
도 36은 산화물 반도체막의 XRD 결과를 도시한 도면.
도 37은 성막실의 압력과 진공 펌프를 멈춘 후의 시간 관계를 도시한 도면.
도 38a 내지 38c는 가스 가열 기구의 접속 방법을 설명한 도면.
도 39a 내지 39d는 본 발명의 일 형태에 관한 산화물 반도체의 결정 구조를 설명한 도면.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특히 부호를 붙이지 않는 경우가 있다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 불순물의 적은 산화물 반도체막의 성막 방법 및 상기 산화물 반도체막을 사용한 트랜지스터에 관해서 설명한다.
우선은, 성막시에 불순물의 혼입이 적은 성막 장치의 구성에 관해서 도 1a 및 1b를 사용하여 설명한다.
도 1a는, 멀티 쳄버의 성막 장치이다. 상기 성막 장치는, 기판을 수용하는 카세트 포트(14)를 3개 갖는 기판 공급실(11)과, 로드 록실(load lock chamber)(12a) 및 로드 록실(12b)과, 반송실(13)과, 기판 가열실(15)과, 성막실(10a)과, 성막실(10b)과, 성막실(10c)을 갖는다. 기판 공급실(11)은, 로드 록실(12a) 및 로드 록실(12b)과 접속한다. 로드 록실(12a) 및 로드 록실(12b)은, 반송실(13)과 접속한다. 기판 가열실(15), 성막실(10a), 성막실(10b) 및 성막실(10c)은, 반송실(13)과만 접속한다.각 실간의 접속부에는 게이트 밸브가 설치되어 있고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 도시하지 않지만, 반송실(13)은 하나 이상의 기판 반송 로봇을 갖는다. 여기서, 기판 가열실(15)은, 플라즈마 처리실을 겸하면 바람직하다. 매엽식(枚葉式) 멀티 쳄버의 성막 장치는, 처리와 처리 사이에서 기판을 대기 노출시킬 필요가 없고, 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 성막이나 가열 처리 등의 순서를 자유롭게 구축할 수 있다. 또한, 성막실, 로드 록실 및 기판 가열실의 수는, 상기한 수에 한정되는 것은 아니고, 설치 스페이스나 프로세스에 맞춰서 적절히 정하면 좋다.
도 2a를 사용하여 도 1a에 도시한 성막실(스퍼터링실)의 일례에 관해서 설명한다. 성막실(10)은, 타깃(32)과, 타깃을 지지하는 타깃 홀더(34)와, 내부에 기판 히터(44)가 매입된 기판을 유지하는 기판 홀더(42)와, 셔터 축(46)을 축으로서 회전 가능한 셔터 판(48)을 갖는다. 또한, 타깃 홀더(34)는, 정합기(52)를 개재하여 전력을 공급하는 RF 전원(50)과 접속된다. 또한, 성막실(10)은, 정제기(54)를 개재하여 가스 공급원(56), 및 진공 펌프(58) 및 진공 펌프(59)가 접속된다. 여기서, 성막실(10), RF 전원(50), 셔터 축(46), 셔터 판(48) 및 기판 홀더(42)는 접지된다. 다만, 목적에 따라 성막실(10), 셔터 축(46), 셔터 판(48) 및 기판 홀더(42)의 어느 하나 이상을 전기적으로 띄워도 좋다.
또한, 진공 펌프는, 진공 펌프(58) 및 진공 펌프(59)의 2대만으로 한정되지 않고 3대 이상 설치하여도 좋고, 어느 1대만이라도 좋다. 예를 들어, 진공 펌프(58)에 직렬에 1대의 진공 펌프를 더 설치하여도 좋다.
진공 펌프(58) 및 진공 펌프(59) 등에 사용하는 진공 펌프로서, 드라이 펌프 등의 러프 진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하면 좋다. 터보 분자 펌프는 원자 직경 또는 분자 직경이 큰 가스를 안정되게 배기하고, 또 메인터넌스(maintenance)의 빈도가 낮기 때문에 생산성이 우수한 한편, 수소나 물의 배기 능력이 낮은 것이 인식된다. 따라서, 물 등의 비교적 융점이 높은 원자 및 분자에 대한 배기 능력이 높은 크라이오 펌프, 또는 반응성이 높은 원자 및 분자에 대한 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다. 또한, 터보 분자 펌프에 크라이오 트랩이 접속된 진공 펌프를 사용하여도 좋다. 크라이오 트랩의 냉동기 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 또한, 크라이오 트랩이 복수의 냉동기를 갖는 경우, 각 냉동기마다 온도를 바꾸면, 효율적으로 배기가 가능하여 바람직하다. 예를 들어, 1단계째의 냉동기 온도를 100K 이하로 하고, 2단계째의 냉동기 온도를 20K 이하로 하면 좋다.
또한, 크라이오 펌프는 저장식이기 때문에, 정기적으로 리제너레이션을 행할 필요가 있다. 크라이오 펌프는, 리제너레이션하고 있는 사이에 배기할 수 없기 때문에, 생산성이 낮다고 생각되며, 양산(量産) 장치에 사용되는 경우가 적다. 이것을 해결하기 위해서, 크라이오 펌프를 2대 이상 병렬로 접속하여도 상관없다. 크라이오 펌프를 2대 이상 병렬로 접속함으로써 1대가 리제너레이션 중이라도 나머지의 크라이오 펌프를 사용하여 배기하는 것이 가능하다. 또는, 크라이오 펌프 및 터보 분자 펌프를 병렬로 접속하여도 좋다. 이 경우, 예를 들어, 성막 중에는 터보 분자 펌프를 사용하여 배기하고, 성막시 이외에는 크라이오 펌프를 사용하여 배기함으로써, 크라이오 펌프의 리제너레이션의 빈도를 저감시킬 수 있다.
또한, 가스 공급원(56) 및 정제기(54)를 복수 설치하여도 상관없다. 예를 들어, 성막 가스 종류의 수에 따라, 성막 가스 공급원 및 정제기를 증가시킬 수 있다. 이들, 성막실(10)에 직접 접속하여도 좋다. 그 경우, 각각의 정제기와 성막실(10) 사이에 성막 가스 유량을 제어하기 위한 질량 유량계(Mass Flow Controller)를 설치하여도 좋다. 또는, 성막실(10)과 정제기(54) 사이의 배관에 접속하여도 상관없다.
또한, 정제기(54)와 성막실(10) 사이에 가스 가열 기구를 설치하는 예에 관해서, 도 38을 사용하여 설명한다. 도 38a 내지 도 38c에, 가스 공급원(56)에서 성막실(10)까지의 상세를 도시한다.
도 38a는, 성막실(10)과 가스 가열 기구(57)가 배관을 통하여 접속되고, 가스 가열 기구(57)와 질량 유량계(55)가 배관을 통하여 접속되고, 질량 유량계(55)와 정제기(54)가 배관을 통하여 접속되어, 정제기(54)와 가스 공급원(56)이 배관을 통하여 접속되는 구조이다.
도 38b는, 성막실(10)과 질량 유량계(55)가 직접 배관을 통하여 접속되고, 질량 유량계(55)와 가스 가열 기구(57)가 배관을 통하여 접속되고, 가스 가열 기구(57)와 정제기(54)가 배관을 통하여 접속되고, 정제기(54)와 가스 공급원(56)이 배관을 통하여 접속하는 구조이다.
또한, 가열된 가스를 사용하기 위해서는, 가열된 가스에 대하여도 정확한 가스 유량을 제어할 수 있는 질량 유량계를 사용하면 바람직하다.
도 38c는, 성막실(10)과 가스 가열 기구(57)가 배관을 통하여 접속되고, 가스 가열 기구(57)와 정제기(54)가 배관을 통하여 접속되고, 정제기(54)와 가스 공급원(56)이 배관을 통하여 접속하는 구조이다.
도 38c는 질량 유량계를 설치하지 않은 구성이지만, 질량 유량계와는 다른 가스 유량 제어 기구가 설치되어도 상관없다. 또는, 일정한 가스 유량이 공급되는 기구가 설치되어도 상관없다.
도 38c의 구성은, 높은 정밀도로 가스 유량을 제어할 필요가 없을 경우 등에 사용하면 좋다. 질량 유량계는, 비교적 고가이며, 정기적인 메인터넌스 및 부품의 교환이 필요하다. 도 38c에 도시한 바와 같이, 질량 유량계를 설치하지 않는 구성으로 함으로써 장치의 비용을 삭감할 수 있다.
예를 들어, 후술하는 가열한 가스를 사용한 성막실(10)의 불순물 저감을 위해서, 도 38c의 구성을 사용하여도 상관없다.
가스 가열 기구(57)에 의해, 성막실(10)에 공급되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열할 수 있다.
계속해서, 도 2a에 도시한 성막실에 관해서 설명한다. 도시하지 않지만, 타깃 홀더(34)의 내부 또는 하부에 마그넷을 설치하면, 타깃 근방에 고밀도의 플라즈마를 가둘 수 있어서 바람직하다. 이 방법은 마그네트론 스퍼터링법이라고 불리며, 퇴적 속도가 높고, 기판으로의 플라즈마 데미지가 작고, 또 질막도 양호하다. 마그네트론 스퍼터링법에서, 마그넷을 회전 가능하게 하면, 자계(磁界)의 치우침을 저감할 수 있기 때문에, 타깃의 사용 효율이 높아지고, 또 기판의 면내에서의 막질의 편차를 저감할 수 있다.
또한, 여기서는 RF 전원을 스퍼터링용 전원으로서 사용하였지만, 반드시 RF 전원에 한정되는 것이 아니고, 용도에 따라 DC 전원 또는 AC 전원을 사용하거나, 2종류 이상의 전원을 전환 가능하게 설치하여도 좋다. DC 전원 또는 AC 전원을 사용하는 경우, 전원과 타깃 홀더 사이의 정합기는 필요 없게 된다.
또한, 기판 홀더(42)에는, 기판을 유지하기 위한 척(chuck) 기구를 설치할 필요가 있다. 척 기구로는, 정전 척 방식 및 클램프 방식 등이 있다. 막질, 막 두께의 기판면내의 균일성을 높이기 위해서, 기판 홀더(42)에 회전 기구를 설치하여도 좋다. 또한, 기판 홀더를 복수 설치하여, 한번에 복수 매의 기판을 성막 가능한 성막실로 하여도 상관없다. 또한, 셔터 축(46), 셔터 판(48) 및 기판 히터(44)를 설치하지 않는 구성으로 하여도 상관없다. 도 2a에서는 타깃이 상향, 또 기판이 하향인 구성으로 하였지만, 타깃이 하향, 또 기판이 상향인 구성이나, 타깃과 기판이 옆으로 서로 향하는 구성으로 하여도 상관없다.
기판 가열실(15)은, 예를 들어, 저항 발열체 등을 사용하여 가열하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 가열하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 사용할 수 있다. LRTA는, 할로겐 램프, 메탈 할라이드 람프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자파)의 복사에 의해, 피처리물을 가열한다. GRTA는, 고온의 가스를 사용하여 가열 처리를 행한다. 가스로서는, 불활성 가스를 사용할 수 있다.
예를 들어, 기판 가열실(15)은, 도 2b의 구성으로 하면 좋다. 기판 가열실(15)은, 내부에 기판 히터(44)가 끼워진 기판 홀더(42)를 갖는다. 기판 가열실(15)은, 정제기(54)를 개재하여 가스 공급원(56) 및 진공 펌프(58) 및 진공 펌프(59)가 접속된다. 또한, 기판 히터에 의한 가열 기구 대신에, 기판 홀더에 대향하는 위치에 LRTA를 설치하여도 좋다. 이 경우, 기판에 효율적으로 열을 전하기 위해서, 기판 홀더(42)에 반사판을 설치하여도 좋다. 여기서, 기판 가열실(15)이 플라즈마 처리실을 겸할 경우, 기판 홀더(42)는 정합기(52)를 개재하여 RF 전원(50)에 접속되고, 기판 홀더(42)와 마주하여 대향 전극(68)이 설치된다.
또한, 성막실(10) 및 기판 가열실(15)의 배압이, 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=18인 가스의 분압이 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=28인 가스의 분압이 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=44인 가스의 분압이 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, 리크 레이트가 3×10-6Pa?m3/s 이하, 바람직하게는 1×10-6Pa?m3/s 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=18인 가스의 리크 레이트가 1×10-7Pa?m3/s 이하, 바람직하게는 3×10-8Pa?m3/s 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=28인 가스의 리크 레이트가 1×10-5Pa?m3/s 이하, 바람직하게는 1×10-6Pa?m3/s 이하이다.
또한, 성막실(10) 및 기판 가열실(15)은, m/z=44인 가스의 리크 레이트가 3×10-6Pa?m3/s 이하, 바람직하게는 1×10-6Pa?m3/s 이하이다.
리크 레이트는, 외부 리크 및 내부 리크에 의존한다. 외부 리크는, 미소한 구멍이나 밀봉 불량 등에 의해 진공계 밖에서 기체가 유입하는 것이다. 내부 리크는, 진공계 내의 밸브 등의 칸막이로부터의 리크나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 상기한 수치 이하로 하기 위해서, 외부 리크 및 내부 리크의 양쪽에서 대책을 취할 필요가 있다.
예를 들어, 성막실의 개폐 부분은 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은, 불화철, 산화알루미늄, 또는 산화크롬에 의해 피복된 금속 재료를 사용하면 바람직하다. 메탈 개스킷은 0링에 비해 밀착성이 높고, 외부 리크를 저감할 수 있다. 또한 불화철, 산화알루미늄, 또는 산화크롬 등에 의해 피복된 금속 재료의 부동태를 사용함으로써, 메탈 개스킷에서 발생하는 불순물을 포함한 방출 가스가 억제되어 내부 리크를 저감할 수 있다.
성막 장치를 구성하는 부재로서, 불순물을 포함한 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 상기한 재료를 철, 크롬 및 니켈 등을 포함한 함금 재료에 피복하여 사용하여도 좋다. 철, 크롬 및 니켈 등을 포함한 합금 재료는 강성이 있고, 열에 강하며, 또한 가공에 적합하다. 여기서, 표면적을 작게하기 위해서 부재의 표면 요철을 연마 등에 의해 저감하면, 방출 가스를 저감할 수 있다.
또한, 상기한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등으로 피복하여도 좋다.
성막 장치의 부재는, 최대한 금속 재료만으로 구성하는 것이 바람직하고, 예를 들어, 석영 등으로 구성된 틈 구멍 등을 설치하는 경우에도, 방출 가스를 제어하기 위해서 표면을 불화철, 산화알루미늄, 산화크롬 등으로 얇게 피복하면 좋다.
또한, 성막 가스의 정제기를 설치하는 경우, 정제기에서 성막실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다.
또한, 성막 가스의 배관에는, 불화철, 산화알루미늄, 산화크롬 등에서 내부가 피복된 금속 배관을 사용하면 좋다. 상기한 배관은, 예를 들어, SUS316L-EP 배관과 비교하여 불순물을 포함한 방출량이 적고, 성막 가스로의 불순물의 혼입을 저감할 수 있다. 또한, 배관의 이음매(joint)로는, 고성능 초소형 메탈 개스킷 이음매(UPG 이음매)를 사용하면 좋다. 또한, 배관의 재료를 모두 금속 재료로 구성함으로써, 수지 등을 사용한 경우와 비교하여, 발생하는 방출 가스 및 외부 리크의 영향을 저감할 수 있어 바람직하다.
성막실에 존재하는 흡착물은, 흡착되어 있을 때에는 성막실의 압력에 영향을 주지 않지만, 성막실을 배기할 때에 가스를 방출한다. 그래서, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기하는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위해서, 성막실을 가열하여도 좋다. 가열함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 가열은 100℃ 이상 450℃ 이하로 행하면 좋다. 이때, 불활성 가스를 공급하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더 크게 할 수 있다. 또한, 공급하는 불활성 가스를 성막실의 가열 온도와 같은 정도로 가열함으로써, 흡착물의 탈리 속도를 더 높일 수 있다. 여기서 불활성 가스로서 희가스를 사용하면 바람직하다. 또한, 성막하는 막 종류에 따라서는 불활성 가스 대신에 산소 등을 사용하여도 상관없다. 예를 들어, 산화물을 성막하는 경우에는, 산화물의 주성분인 산소를 사용하는 편이 바람직한 경우도 있다.
또는, 가열한 희가스 등의 불활성 가스, 또는 산소 가스 등을 공급함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 행하면 바람직하다. 가열한 가스를 공급함으로써 성막실 내의 흡착물의 탈리가 일어나기 쉽다. 또한, 이 처리는 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하의 범위에서 반복 행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 공급함으로써 성막실 내의 압력을 0.1Pa 이상 10kPa 이하, 1Pa 이상 1kPa 이하, 또는 5Pa 이상 100Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 또는 5분 이상 120분 이하로 하면 좋다. 그 후에 성막실을 5분 이상 300분 이하, 또는 10분 이상 120분 이하의 기간 배기한다.
또한, 더미 성막을 행함으로써도 흡착물의 탈리 속도를 더 높일 수 있다. 더미 기판은, 방출 가스가 적은 재료가 바람직하고, 예를 들어, 후술하는 기판(100)과 같은 재료를 사용하여도 좋다. 또한, 더미 성막은 성막실의 가열과 동시에 행하여도 좋다.
도 1b는, 도 1a와 구성이 다른 성막 장치이다. 상기 성막 장치는, 로드 록실(22a)과, 기판 가열실(25)과, 성막실(20a)과, 성막실(20b)과, 로드 록실(22b)을 갖는다. 로드 록실(22a)은 기판 가열실(25)과 접속하고, 기판 가열실(25)은 성막실(20a)와 접속하고, 성막실(20a)은 성막실(20b)과 접속하고, 성막실(20b)은 로드 록실(22b)과 접속한다. 각 실간의 접속부에는 게이트 밸브가 설치되어 있고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 성막실(20a) 및 성막실(20b)은, 도 1a의 성막실(10a), 성막실(10b) 및 성막실(10c)과 동일한 구성으로 한다. 또한, 기판 가열실(25)은, 도 1a의 기판 가열실(15)과 동일한 구성으로 한다. 기판은 도 1b에 도시한 화살표의 한쪽 방향으로만 반송되고, 기판의 반입구(搬入口)와 반출구(搬出口)가 상이하다. 도 1a의 매엽식 멀티 쳄버의 성막 장치와 달라 반송실을 갖지 않기 때문에, 설치 면적을 작게 할 수 있다. 또한, 성막실, 로드 록실 및 기판 가열실의 수는, 상기한 수에 한정되는 것은 아니고, 설치 스페이스나 프로세스에 맞춰서 적절히 선택하면 좋다. 예를 들어, 성막실(20b)을 생략하여도 상관없고, 성막실(20b)과 접속하는 제 2 기판 가열실 또는 제 3 성막실을 설치하여도 좋다.
이상의 성막 장치를 사용하여, 산화물 반도체막을 성막함으로써, 산화물 반도체막으로의 불순물의 혼입을 억제할 수 있다. 또한, 이상의 성막 장치를 사용하여, 상기 산화물 반도체막에 접하는 막을 성막함으로써, 산화물 반도체막에 접하는 막으로부터 산화물 반도체막에 불순물이 혼입하는 것을 억제할 수 있다.
다음에, 불순물인 수소, 질소 및 탄소 농도가 낮은 산화물 반도체막의 성막 방법에 관해서 설명한다.
산화물 반도체막은, 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기로 성막한다. 산화물 반도체막의 두께는, 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막의 불순물 농도는 낮아진다. 또한, 산화물 반도체막 중의 원자 배열이 정렬되고, 고밀도화되며, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 또한 산소 가스 분위기로 성막하여도, 희가스 등의 여분인 원자가 포함되지 않기 때문에, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 다만, 산소 가스와 희가스의 혼합 분위기로 하여도 좋고, 이 경우에는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더 바람직하게는 80체적% 이상으로 한다. 또한, 산화물 반도체막은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 다만, 지나치게 얇게 하면 계면 산란의 영향이 강해져, 전계 효과 이동도의 저하가 일어날 경우가 있다.
산화물 반도체막은, 성막 압력을 0.8Pa 이하, 바람직하게는 0.4Pa 이하로 하고, 타깃과 기판의 거리를 40mm 이하, 바람직하게는 25mm 이하로 하여 성막한다. 이러한 조건으로 산화물 반도체막을 성막함으로써, 스퍼터 입자와, 별도의 스퍼터 입자, 가스 또는 이온이 충돌하는 빈도를 낮게 할 수 있다. 즉, 성막 압력에 따라 타깃과 기판의 거리를 스퍼터 입자, 가스 또는 이온의 평균 자유 행정(平均自由行程)보다도 작게 함으로써 막 중에 받아들이는 불순물을 저감할 수 있다.
예를 들어, 압력을 0.4Pa, 온도를 25℃(절대 온도를 298K)에서의 평균 자유 행정은, 수소 분자(H2)가 48.7mm, 헬륨 원자(He)가 57.9mm, 물 분자(H2O)가 31.3mm, 에탄 분자(CH4)가 13.2mm, 네온 원자(Ne)가 42.3mm, 질소 분자(N2)가 23.2mm, 일산화탄소 분자(CO)가 16.0mm, 산소 분자(O2)가 26.4mm, 아르곤 원자(Ar)가 28.3mm, 이산화탄소 분자(CO2)가 10.9mm, 크립톤 원자(Kr)가 13.4mm, 크세논 원자(Xe)가 9.6mm이다. 또한, 압력이 2배가 되면 평균 자유 행정은 2분의 1이 되고, 절대 온도가 2배가 되면 평균 자유 행정은 2배가 된다.
평균 자유 행정은 압력, 온도, 및 원자 또는 분자의 직경으로 결정된다. 압력 및 온도를 일정하게 한 경우에는, 원자 또는 분자의 직경이 클수록 평균 자유 행정은 짧아진다. 또한, 각 원자 또는 각 분자의 직경은, H2가 0.218nm, He가 0.200nm, H2O가 0.272nm, CH4가 0.419nm, Ne가 0.234nm, N2가 0.316nm, CO가 0.380nm, O2가 0.296nm, Ar이 0.286nm, CO2가 0.460nm, Kr이 0.415nm, Xe가 0.491nm이다.
따라서, 원자 또는 분자의 직경이 클수록 평균 자유 행정은 짧아지고, 또 막 중에 받아들여진 때에는, 원자 또는 분자의 직경이 크기 때문에 결정 영역의 성장을 저해한다. 따라서, 예를 들어, Ar 이상의 직경을 갖는 원자 및 분자는 불순물로서 되기 쉽다고 말할 수 있다.
여기서, In-Ga-Za-O 결정의 층 사이에 CO2를 첨가한 경우에는 결정 구조가 유지 가능한가를 고전 분자 동력학 계산을 행하여 평가하였다.
도 30은 In-Ga-Za-O 결정의 모식도이고, CO2는 도 30의 화살표로 표시한 층에 첨가하였다. CO2의 첨가량은 In-Ga-Za-O 결정의 모든 원자에 대하여 0.07%(5.19×1019개/cm3), 0.15%(1.04×1020개/cm3), 0.22%(1.65×1020개/cm3), 0.30%(2.08×1020개/cm3), 0.37%(2.60×1020개/cm3), 0.44%(3.11×1020개/cm3), 0.52%(3.63×1020개/cm3), 0.59%(4.15×1020개/cm3) 또는 0.67%(4.67×1020개/cm3)의 비율로 하였다.
또한, 계산에는, Materials Explorer 5.0(후지쯔 가부시키가이샤 제조)을 사용하고, 온도를 298K, 압력을 1기압, 시간 단위 폭을 0.2fs, 스텝 수를 500만회로 하였다.
그 결과, CO2를 첨가한 비율이 0.07% 내지 0.52%인 경우, In-Ga-Zn-O 결정은 유지되고, CO2를 첨가한 비율이 0.59% 내지 0.67%인 경우, In-Ga-Zn-O 결정이 유지되지 않았다.
즉, In-Ga-Zn-O 결정을 얻기 위해서는, In-Ga-Zn-O 결정의 모든 원자에 대한CO2의 비율을 0.52% 이하 또는 0.59% 미만으로 할 필요가 있다는 것을 알 수 있다.
다음에, 가열 처리를 행한다. 가열 처리는 감압 분위기, 불활성 분위기 또는 산화성 분위기에서, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하의 온도로 행한다. 가열 처리에 의해, 산화물 반도체막 중의 불순물 온도를 저감할 수 있다. 또한, 결정성이 높은 산화물 반도체막이 용이하게 얻어진다. 산화성 분위기란 산소, 오존, 아산화질소 등의 산화성 가스를 10ppm 이상 포함하는 분위기이다.
상기한 가열 처리로서, 감압 분위기 또는 불활성 분위기로 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 가열 처리를 더 행하면 바람직하다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체막 중의 불순물 농도를 저감할 수 있지만, 동시에 산소 결손도 생기기 때문이며, 이때 생긴 산소 결손을 산화성 분위기에서의 가열 처리에 의해 저감할 수 있다.
산화물 반도체막은, 성막시의 기판 가열에 더하여, 성막 후에 가열 처리를 행함으로써 막 중의 불순물 농도를 저감하는 것이 가능하다.
이상과 같은 성막 장치를 사용함으로써 불순물이 적은 산화물 반도체막을 얻을 수 있다. 불순물이 적은 산화물 반도체막은, 캐리어 밀도가 작고, 또한 결정성이 높아, 우수한 반도체 특성을 갖는다. 따라서 트랜지스터에 사용한 때에 높은 신뢰성이 얻어진다.
구체적으로는, 산화물 반도체막 중의 수소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막 중의 질소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막 중의 탄소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막은, 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에 의한 ｍ/z=2(수소 분자 등)인 가스, m/z=18인 가스, m/z=28인 가스 및 m/z=44인 가스의 방출량이, 각각 1×1019개/cm3 이하, 바람직하게는 1×1018개/cm3 이하로 한다.
또한, TDS 분석에서 방출량을 측정하는 방법에 관해서는, 후술하는 산소 원자의 방출량의 측정 방법을 참작한다.
다음에, 상기한 성막 장치를 사용하여 성막한 산화물 반도체막을 사용한 트랜지스터에 관해서 도 3a 내지 도 8b를 사용하여 설명한다.
도 3a 내지 도 6b에 도시한 트랜지스터는, 포토리소그래피 공정 수가 적기 때문에 생산성이 우수하다. 도 3a 내지 도 6b에 도시한 트랜지스터는, 비교적 트랜지스터의 사이즈가 큰 표시 장치 등에 사용되는 경우가 많다.
우선, 도 3a 및 3b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 3a는 트랜지스터의 상면도이다. 도 3a에 도시한 일점 쇄선 A-B에 대응하는 단면도가 도 3b이다.
도 3b에 도시한 트랜지스터는, 기판(100) 위에 설치된 하지(下地) 절연막(102)과, 하지 절연막(102) 위에 설치된 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 있고, 산화물 반도체막(106)과 적어도 일부를 접하여 설치된 한 쌍의 전극(116)과, 산화물 반도체막(106) 및 한 쌍의 전극(116)을 덮어서 설치된 게이트 절연막(112)과, 게이트 절연막(112)을 통하여 산화물 반도체막(106)에 중첩하여 설치된 게이트 전극(104)을 갖는다.
여기서, 산화물 반도체막(106)은, 본 실시형태에서 설명한 불순물 농도가 낮은 산화물 반도체막을 적용하면 좋다.
산화물 반도체막(106)은, 두께를 1nm 이상 50nm 이하로 한다. 바람직하게는, 두께를 3nm 이상 20nm 이하로 한다. 특히, 채널 길이가 30nm 이하인 트랜지스터에서는, 산화물 반도체막(106)의 두께를 5nm 정도로 함으로써, 단채널 효과를 억제할 수 있고, 안정된 전기적 특성을 갖는다.
산화물 반도체막(106)은, 적어도 In 및 Zn을 함유하는 것이 바람직하다. 또한, 산화물 반도체막(106)은, In 및 Zn에 더하여, 트랜지스터의 전기적 특성의 편차를 저감하기 위해서 Ga, Sn, Hf 또는 Al을 가지면 바람직하다.
또는, 산화물 반도체막(106)은, In 및 Zn 이외에, 트랜지스터의 전기적 특성의 편차를 저감하기 위해서 란타노이드인 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu로부터 선택된 1종 이상을 가져도 좋다.
산화물 반도체막(106)으로서, 예를 들어, 2원계 금속의 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료, 3원계 금속의 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, In-Sn-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 재료, In-Hf-Ga-Zn-O계 재료, In-Al-Ga-Zn-O계 재료, In-Sn-Al-Zn-O계 재료, In-Sn-Hf-Zn-O계 재료, In-Hf-Al-Zn-O계 재료를 사용할 수 있다.
예를 들어, In-Ga-Zn-O계 재료는, In, Ga 및 Zn을 주성분으로 갖는 산화물을의미하고, In, Ga 및 Zn의 비율은 불문한다.
예를 들어, In-Sn-Zn-O계 재료를 사용한 트랜지스터에서는 비교적 용이하게 높은 전계 효과 이동도가 얻어진다. 구체적으로는, 트랜지스터의 전계 효과 이동도를 31cm2/Vs 이상, 40cm2/Vs 이상, 60cm2/Vs 이상, 80cm2/Vs 이상 또는 100cm2/Vs 이상으로 할 수 있다. 또한, In-Sn-Zn-O계 재료 이외(예를 들어, In-Ga-Zn-O계 재료)에서도, 결함 밀도를 저감함으로써 전계 효과 이동도를 높일 수 있다.
산화물 반도체막(106)으로서 In-Zn-O계 재료를 사용할 경우, 원자수 비로, In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더 바람직하게는In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수 비를 상기한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수 비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막(106)으로서, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용하여도 좋다. 여기서, M은, Zn, Ga, Al, Mn, Sn, Hf 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga와 Al, Ga와 Mn 또는 Ga와 Co 등을 사용하여도 좋다.
산화물 반도체막(106)은, 트랜지스터의 오프 전류를 저감하기 위해서, 밴드갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더 바람직하게는 3.0eV 이상의 재료를 선택한다.
또한, 산화물 반도체막(106)은, 알칼리 금속 및 알칼리 토금속 등이 저감되고, 극히 불순물 농도가 낮은 산화물 반도체막(106)이면 바람직하다. 산화물 반도체막(106)이 상기한 불순물을 가지면, 불순물이 형성하는 준위에 의해 밴드갭 내의 재결합이 일어나고, 트랜지스터는 오프 전류가 증대한다.
또한, 산화물 반도체막(106) 중의 알칼리 금속 농도는, SIMS에 있어서, 나트륨 농도가 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이하로 한다. 마찬가지로, 리튬 농도는, 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 한다. 마찬가지로, 칼륨 농도는, 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 한다.
이상에 나타낸 산화물 반도체막(106)을 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 구체적으로는, 예를 들어, 채널 길이가 3μm, 채널 폭이 1μm일 때의 트랜지스터의 오프 전류를 1×10-18A 이하, 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다.
산화물 반도체막(106)은 비단결정이다. 특히, 결정성을 가지면 바람직하다. 예를 들어, 다결정막 또는 CAAC-OS막을 사용한다.
CAAC-OS막에 포함되는 결정 구조의 일례에 관해서 도 14a 내지 도 17b를 사용하여 상세하게 설명한다. 또한, 특별히 기재하지 않는 한, 도 14a 내지 도 17b는 위쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부, 하반부를 가리킨다. 또한, 도 14a 내지 14e에서, 동그라미로 둘러싸인 O는 4배의 O을 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 14a에, 하나의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기서는, 하나의 금속 원자에 대하여, 근접한 산소 원자만을 도시한 구조를 소그룹이라고 부른다. 도 14a의 구조는, 팔면체 구조를 갖지만, 간편화를 위하여 평면 구조로 도시하였다. 또한, 도 14a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 14a에 도시한 소그룹은 전하가 0이다.
도 14b에, 하나의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 14b의 상반부 및 하반부에는 각각 하나씩 4배위의 O가 있다. 또한, In도 5배위를 갖기 때문에, 도 14b에 도시한 구조를 취할 수 있다. 도 14b에 도시한 소그룹은 전하가 0이다.
도 14c에, 하나의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 14c의 상반부에는 하나의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 14c의 상반부에 3개의 4배위의 O가 있고, 하반부에 하나의 4배위의 O가 있어도 좋다. 도 14c에 도시한 소그룹은 전하가 0이다.
도 14d에, 하나의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 14d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 14d에 도시한 소그룹은 전하가 +1이 된다.
도 14e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 14e의 상반부에는 하나의 4배위의 O가 있고, 하반부에는 하나의 4배위의 O가 있다. 도 14e에 도시한 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 한다)이라고 부른다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 14a에 도시한 6배위의 In의 상반부의 3개의 O는 아래쪽 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 각각 위쪽 방향에 3개의 근접 In을 갖는다. 도 14b에 도시한 5배위의 Ga의 상반부의 하나의 O는 아래쪽 방향에 하나의 근접 Ga를 갖고, 하반부의 하나의 O는 위쪽 방향에 하나의 근접 Ga를 갖는다. 도 14c에 도시한 4배위의 Zn의 상반부의 하나의 O는 아래쪽 방향에 하나의 근접 Zn을 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 위쪽 방향의 4배위 O의 개수와, 그 O의 아래쪽 방향에 있는 근접 금속 원자의 개수는 동일하고, 마찬가지로 금속 원자의 아래쪽 방향의 4배위 O의 개수와, 그 O의 위쪽 방향에 있는 근접 금속 원자의 개수는 동일하다. O는 4배위므로, 아래쪽 방향에 있는 근접 금속 원자의 개수와, 위쪽 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자의 위쪽 방향에 있는 4배위 O의 개수와, 다른 금속 원자의 아래쪽 방향에 있는 4배위 O의 개수의 합이 4일 때, 금속 원자를 갖는 2종류의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들의 배위수를 갖는 금속 원자는, c축 방향에서, 4배위의 O를 통하여 결합한다. 또한, 이외에도, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 15a에, In-Sn-Zn-O계 재료의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 15b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 15c는, 도 15b의 층 구조를 c축 방향에서 관찰하였을 때의 원자 배열을 도시한다.
도 15a에서는, 간략화를 위하여, 3배위의 O를 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것동그라미 3이라고 표기하였다. 마찬가지로, 도 15a에서, In의 상반부 및 하반부에는 각각 하나씩 4배위의 O가 있고, 동그라미 1이라고 표기하였다. 또한, 마찬가지로, 도 15a에서, 하반부에는 하나의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 하나의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 도시하였다.
도 15a에서, In-Sn-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 위에서 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 하나씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 하나의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 소그룹은 전하가 +1이 된다. 따라서, Sn을 포함한 층 구조를 형성하기 위해서는, 전하+1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서, 도 14e에 도시한 바와 같이 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들어, Sn을 포함한 소그룹 하나에 대하여 2개의 Zn을 포함한 소그룹이 하나 있으면, 전하가 상쇄되기 때문에, 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 15b에 도시한 대그룹이 반복됨으로써 In-Sn-Zn-O계 재료의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 재료의 층 구조는, In2SnZnO6(ZnO)m(m은 자연수)의 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속의 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료나, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료나, 2원계 금속의 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료나, In-Ga-O계 재료등을 사용한 경우에도 동일하다.
예를 들어, 도 16a에, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 16a에서, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 위에서 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 하나 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 하나씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 하나의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 16b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 16c는 도 16b의 층 구조를 c축 방향에서 관찰하였을 경우의 원자 배열을 도시하였다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이므로, In, Zn 및 Ga 중 어느 하나를 포함한 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 도 16a에 도시된중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 16b에 도시한 대그룹이 반복됨으로써 In-Ga-Zn-O계 재료의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계 재료의 층 구조는, InGaO3(ZnO)n(n은 자연수)의 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들어, 도 17a에 도시한 결정 구조를 취할 수 있다. 또한, 도 17a에 도시한 결정 구조에 있어서, 도 14b에서 설명한 바와 같이, Ga 및 In은 5배위를 갖기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들어, 도 17b에 도시한 결정 구조를 취할 수 있다. 또한, 도 17b에 도시한 결정 구조에 있어서, 도 14b에서 설명한 바와 같이, Ga 및 In은 5배위를 갖기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
여기서, 도 16b에 도시한 InGaZnO4의 대그룹에서, 탄소 원자(C)를 하나 도입한 경우의 결정 상태의 변화에 대해서, 제1 원리 계산을 사용하여 평가하였다.
또한, 계산에는, 제1 원리 계산 소프트 CASTEP(accelrys사 제작)를 사용하였다. 또한, 유사포텐셜(pseudopotential)은 울트라 소프트형으로 하고, 컷 오프 에너지는 300eV로 하였다.
도 31a는, InGaZnO4의 대그룹에서 C를 도입하는 위치를 도시한다. 도 31b는, InGaZnO4의 대그룹에서, C를 도입하여 구조 최적화한 후의 결정 상태이다.
도 31b에 의해, C가 도입됨으로써 C가 O와 결합하고, 원래 결합하고 있던 Ga와 O의 원자 사이가 넓어진다.
즉, In-Ga-Zn-O계 재료에 C가 있으면, 결정 구조가 유지되기 어렵다는 것을 알 수 있다.
다음에, InGaZnO4의 대그룹에서, 이산화탄소 분자(CO2)를 하나 도입한 경우의 결정 상태의 변화에 대해서, 제1 원리 계산을 사용하여 평가하였다.
또한, 계산에는, 제1 원리 계산 소프트 CASTEP(accelrys사 제작)을 사용하였다. 또한, 유사포텐셜은 울트라 소프트형으로 하고, 컷 오프 에너지는 300eV로 하였다.
도 39a는, InGaZnO4의 대그룹에서 CO2를 도입하는 위치를 도시한다. 도 39b, 도 39c 및 도 39d의 결정 상태는 각각 InGaZnO4의 대그룹에서, 도 39a에서 도시한 위치에 CO2를 도입한 경우의 구조 최적화 도중 경과를 나타낸다. 여기서, 도 39d가 가장 최적한 구조에 가깝고, 다음으로 도 39c, 도 39b의 순서로 최적한 구조에 가깝다.
도 39b에서는 CO2가 InGaZnO4의 대그룹 일부와 치환한다. 그 후, 도 39c에 도시한 바와 같이, CO2 근방에서 InGaZnO4의 층간이 넓어지고, 그 후, 도 39d에 도시한 바와 같이, CO2가 분리되고, 또한 InGaZnO4의 층간이 넓어졌다.
즉, In-Ga-Zn-O계 재료에 CO2가 있으면, 결정 구조가 유지되기 어렵다는 것을 알 수 있다.
이하에, 본 발명의 일 양태인 반도체 장치에 적용 가능한 트랜지스터에 사용하는 산화물 반도체막의 결정 상태에 관해서 설명한다.
결정 상태를 평가함에 있어서, 산화물 반도체막의 X선 회절(XRD: X-Ray Diffraction) 분석을 행하였다. XRD 분석에는 X선 회절 장치 D8 ADVANCE(Bruker AXS 제작)를 사용하여 Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
우선, 탈수소화 처리 완료의 석영 기판을 준비하였다.
다음에, 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하고, 산소 가스 분위기로 전력을 100W (DC)로 하여 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수 비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 실온(가열 없이) 또는 200℃로 하였다. 상기 공정에 의해 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도로 행하였다. 가열 처리는 처음에 질소 가스 분위기에서 1시간 가열 처리를 행하고, 온도를 내리지 않고 산소 가스 분위기로 1시간 가열 처리를 더 행하였다. 상기 공정에 의해 제작한 시료를 시료 B로 하였다.
도 28에 시료 A 및 시료 B의 XRD 결과를 도시한다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
즉, 시료에 대하여 가열 처리를 650℃의 온도로 행함으로써 결정성을 갖는 산화물 반도체막이 얻어지는 것을 알 수 있다.
기판(100)에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(100)으로서 사용하여도 좋다. 또한, 규소나 탄화규소 등의 단결정 반도체 기판, 다결정 반도체 기판, 규소 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을, 기판(100)으로서 사용하면 바람직하다.
또한, 기판(100)으로서, 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)에 전치하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 설치하면 좋다.
하지 절연막(102)은, 산화규소, 산화질화규소, 질화산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중의 1종 이상을 선택하여, 단층 또는 적층에서 사용하면 좋다.
하지 절연막(102)은 충분한 평탄성을 갖는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하가 되도록 하지가 되는 막을 설치한다. 상기한 수치 이하의 Ra로 함으로써, 산화물 반도체막(106)에 결정 영역이 형성되기 쉽다. 또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 수학식 1로 정의된다.
또한, 수학식 1에서 S0은 측정면(좌표 (x1, y1), (x1, y2), (x2, y1), (x2, y2)의 4점을 연결하여 이루어진 사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화질화규소란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 가리키고, 예를 들어, 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 규소가 25원자% 이상 35원자% 이하, 수소가 0원자% 이상 10원자% 이하의 범위에서 포함되는 것을 말한다. 또한, 질화산화규소란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 가리키고, 예를 들어, 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 규소가 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 25원자% 이하의 범위에서 포함되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward scattering Spectrometry)을 사용하여 측정한 경우이다. 또한, 구성 원소의 조성은, 그 합계가 100원자%를 넘지 않는 값을 갖는다.
또한, 하지 절연막(102)은, 가열 처리에 의해 산소를 방출하는 절연막을 사용하면 바람직하다.
「가열 처리에 의해 산소를 방출한다」는 것은, TDS 분석으로, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석 사용한 산소의 방출량의 측정 방법에 관해서, 이하에 설명한다.
TDS 분석시 기체의 전체 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 이 적분값과 표준 시료의 비교에 의해, 기체의 전체 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함한 규소 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로, 절연막의 산소 분자 방출량(NO2)은, 수학식 2로 계산할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 가스 모두가 산소 분자 유래라고 가정한다. 질량수 32 이외에 CH3OH가 있지만, 존재할 가능성이 낮아 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함한 산소 분자에 관해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NH2는, 표준 시료에서 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 주는 계수이다. 수학식 2의 상세에 관해서는, 일본국 특개평 제6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소 방출량은, 승온 이탈 분석 장치 EMD-WA1000S/W(전자 과학 가부시키가이샤 제작)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함한 규소 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에서, 가열 처리에 의해 산소를 방출하는 막은, 산소가 과잉의 산화규소(SiOx(X>2))라도 좋다. 산소가 과잉의 산화규소(SiOx(X>2))란, 규소 원자수의 2배보다 많은 산소 원자를 단위 체적당으로 포함하는 것이다. 단위 체적당의 규소 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
하지 절연막(102)으로부터 산화물 반도체막(106)에 산소가 공급됨으로써 산화물 반도체막(106)과 하지 절연막(102)의 계면 준위 밀도를 저감할 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막(106)과 하지 절연막(102)의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(106)의 산소 결손에 기인하여 전하가 생기는 경우가 있다. 일반적으로 산화물 반도체막(106)의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 방출한다. 이 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트한다. 따라서, 하지 절연막(102)으로부터 산화물 반도체막(106)에 산소가 충분하게 공급되고, 바람직하게는 산화물 반도체막(106)에 산소가 과잉으로 포함됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(106)의 산소 결손을 저감할 수 있다.
과잉 산소는 주로 산화물 반도체막(106)의 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하의 범위로 한다. 산화물 반도체막(106)의 격자간에 존재하는 산소 농도를 상기한 범위로 함으로써, 결정에 왜곡 등이 생기지 않고, 결정 영역을 붕괴하지 않기 때문에 바람직하다.
한 쌍의 전극(116)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 이들의 질화물, 산화물 및 합금 중에서 1종 이상 선택하고, 단층에서 또는 적층에서 사용하면 좋다. 또는, 적어도 In 및 Zn을 포함한 산화물 또는 산질화물을 사용하여도 상관없다. 예를 들어, In-Ga-Zn-O-N계 재료 등을 사용하면 좋다.
게이트 절연막(112)은, 하지 절연막(102)과 같은 방법 및 같은 재료에 의해 형성하면 좋다.
게이트 전극(104)은, 한 쌍의 전극(116)과 같은 방법 및 같은 재료에 의해 형성하면 좋다.
다음에, 도 4a 및 4b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 4a는 트랜지스터의 상면도이다. 도 4a에 도시한 일점쇄선 A-B에 대응하는 단면도가 도 4b이다.
도 4b에 도시한 트랜지스터는, 기판(100) 위에 설치된 하지 절연막(102)과, 하지 절연막(102) 위에 설치된 한 쌍의 전극(216)과, 한 쌍의 전극(216) 위에 있고, 한 쌍의 전극(216) 및 하지 절연막(102)과 적어도 일부를 접하여 설치된 산화물 반도체막(206)과, 한 쌍의 전극(216) 및 산화물 반도체막(206)을 덮어서 설치된 게이트 절연막(212)과, 게이트 절연막(212)을 통하여 산화물 반도체막(206)에 중첩하여 설치된 게이트 전극(204)을 갖는다.
또한, 한 쌍의 전극(216), 산화물 반도체막(206), 게이트 절연막(212) 및 게이트 전극(204)은, 각각 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 절연막(112) 및 게이트 전극(104)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
다음에, 도 5a 및 5b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 5a는 트랜지스터의 상면도이다. 도 5a에 도시한 일점쇄선 A-B에 대응하는 단면도가 도 5b이다.
도 5b에 도시한 트랜지스터는, 기판(100) 위에 설치된 게이트 전극(304)과, 게이트 전극(304)을 덮어서 설치된 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 게이트 전극(304)과 중첩하여 설치된 산화물 반도체막(306)과, 산화물 반도체막(306) 위에 있고, 산화물 반도체막(306)과 적어도 일부를 접하여 설치된 한 쌍의 전극(316)을 갖는다. 또한, 산화물 반도체막(306) 및 한 쌍의 전극(316)을 덮어서 보호 절연막(318)을 설치하면 바람직하다.
또한, 한 쌍의 전극(316), 산화물 반도체막(306), 게이트 절연막(312) 및 게이트 전극(304)은, 각각 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 절연막(112) 및 게이트 전극(104)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
또한, 보호 절연막(318)은 하지 절연막(102)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
다음에, 도 6a 및 6b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 6a는 트랜지스터의 상면도이다. 도 6a에 도시한 일점쇄선 A-B에 대응하는 단면도가 도 6b이다.
도 6b에 도시한 트랜지스터는, 기판(100) 위에 설치된 게이트 전극(304)과, 게이트 전극(304)을 덮어서 설치된 게이트 절연막(312)과, 게이트 절연막(312) 위에 설치된 한 쌍의 전극(416)과, 한 쌍의 전극(416) 위에 있고, 한 쌍의 전극(416) 및 게이트 절연막(312)과 적어도 일부가 접하여 설치된 산화물 반도체막(406)을 갖는다. 또한, 한 쌍의 전극(416) 및 산화물 반도체막(406)을 덮어서 보호 절연막(418)을 설치하면 바람직하다.
또한, 한 쌍의 전극(416), 산화물 반도체막(406) 및 보호 절연막(418)은, 각각 한 쌍의 전극(116), 산화물 반도체막(106) 및 보호 절연막(318)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
도 7a 내지 도 8b에 도시한 트랜지스터는, 도 3a 내지 도 6b에 도시한 트랜지스터와 비교하면 공정이 다소 번잡하지만, 기생 용량이 작고, 단채널 효과가 일어나기 어렵기 때문에, 우수한 전기적 특성이 요구되는 미세한 트랜지스터에 적합한 구조이다.
다음에, 도 7a 및 7b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 7a는 트랜지스터의 상면도이다. 도 7a에 도시한 일점쇄선 A-B에 대응하는 단면도가 도 7b이다.
도 7b에 도시한 트랜지스터는, 기판(100) 위에 설치된 하지 절연막(502)과, 하지 절연막(502)의 주변에 설치된 보호막(520)과, 하지 절연막(502) 및 보호막(520) 위에 설치된, 고저항 영역(506a) 및 저저항 영역(506b)을 포함한 산화물 반도체막(506)과, 산화물 반도체막(506) 위에 설치된 게이트 절연막(512)과, 게이트 절연막(512)을 개재하여 산화물 반도체막(506)에 중첩하여 설치된 게이트 전극(504)과, 게이트 전극(504)의 측면에 접하여 설치된 측벽 절연막(524)과, 산화물 반도체막(506) 위에 있고, 적어도 산화물 반도체막(506)과 일부를 접하여 설치된 한 쌍의 전극(516)을 갖는다. 또한, 게이트 전극(504), 측벽 절연막(524) 및 한 쌍의 전극(516)을 덮어서 보호 절연막(518)을 설치하면 바람직하다. 또한, 보호 절연막(518)에 설치된 개구부를 개재하여 한 쌍의 전극(516)에 접하여 배선(522)을 설치하면 바람직하다.
또한, 한 쌍의 전극(516), 게이트 절연막(512), 보호 절연막(518) 및 게이트 전극(504)은, 각각 한 쌍의 전극(116), 게이트 절연막(112), 보호 절연막(318) 및 게이트 전극(104)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
또한, 산화물 반도체막(506)은, 게이트 전극(504)을 마스크에 사용하고, 게이트 절연막(512)을 개재하여 산화물 반도체막의 저항값을 저감하는 기능을 갖는 불순물을 첨가하고, 고저항 영역(506a) 및 저저항 영역(506b)을 형성함으로써 설치하면 좋다. 또한, 불순물은, 인, 질소 또는 붕소 등을 사용하면 좋다. 불순물의 첨가 후에 250℃ 이상 650℃ 이하의 온도로 가열 처리를 행하면 바람직하다. 또한, 불순물은, 이온 주입법을 사용하여 첨가하면, 이온 도핑법을 사용하여 첨가한 경우와 비교하여, 산화물 반도체막 중으로의 수소의 혼입이 적어지기 때문에 바람직하다. 다만, 이온 도핑법을 제외하는 것은 아니다.
또한, 산화물 반도체막(506)은, 게이트 전극(504) 및 측벽 절연막(524)을 마스크에 사용하고, 게이트 절연막(512)을 개재하여 산화물 반도체막의 저항값을 저감하는 기능을 갖는 불순물을 첨가하고, 고저항 영역(506a) 및 저저항 영역(506b)을 형성함으로써 설치하여도 좋다. 이 경우, 측벽 절연막(524)과 중첩하는 영역이 저저항 영역(506b)이 아니고 고저항 영역(506a)이 된다(도 7c참조).
또한, 게이트 절연막(512)을 개재하여 불순물을 첨가함으로써, 산화물 반도체막(506)에 불순물을 첨가할 때에 생기는 데미지를 저감할 수 있다. 다만, 게이트 절연막(512)을 개재하지 않고 불순물을 주입하여도 상관없다.
또한, 하지 절연막(502)은, 하지 절연막(102)과 같은 방법 및 같은 재료를 사용하여 설치한 절연막을 가공하여 홈부를 설치함으로써 형성하면 좋다.
또한, 보호막(520)은, 하지 절연막(502)에 설치된 홈부를 메워지도록 절연막을 성막하고, 그 후 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리를 행함으로써 형성하면 좋다.
보호막(520)은, 질화산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중의 1종 이상을 선택하고, 단층 또는 적층에서 사용하면 좋다.
보호막(520)은, 250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도 범위에서, 예를 들어, 1시간의 가열 처리를 행하여도 산소를 투과하지 않는 성질을 가지면 바람직하다.
이상과 같은 성질에 의해, 보호막(520)을 하지 절연막(502)의 주변에 설치하는 구조로 할 때에, 하지 절연막(502)으로부터 가열 처리에 의해 방출된 산소가, 트랜지스터의 바깥 쪽으로 확산하는 것을 억제할 수 있다. 이와 같이, 하지 절연막(502)에 산소가 유지되기 때문에, 트랜지스터의 전계 효과 이동도의 저하를 방지하고, 임계값 전압의 편차를 저감시키고, 또 신뢰성을 향상시킬 수 있다.
단, 보호막(520)을 설치하지 않은 구조를 채택할 수도 있다.
측벽 절연막(524)은, 게이트 전극(504)을 덮어서 절연막을 설치한 후, 상기절연막을 에칭함으로써 형성한다. 에칭은, 이방성이 높은 에칭을 사용한다. 측벽 절연막(524)은, 절연막에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 예를 들어, 드라이 에칭법을 사용하면 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들어, 트리플루오로메탈, 옥타플루오로사이클로부탄, 테트라플루오로메탄 등의 불소를 포함한 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가하여도 좋다. 드라이 에칭법은, 기판에 고주파전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.
또한, 배선(522)은, 게이트 전극(104)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
다음에, 도 8a 및 8b에 도시한 트랜지스터의 구조에 관해서 설명한다. 도 8a는 트랜지스터의 상면도이다. 도 8a에 도시한 일점쇄선 A-B에 대응하는 단면도가 도 8b이다.
도 8b에 도시한 트랜지스터는, 기판(100) 위에 설치된 하지 절연막(602)과, 하지 절연막(602)의 홈부에 설치된 한 쌍의 전극(616)과, 하지 절연막(602) 및 한 쌍의 전극(616) 위에 설치된 고저항 영역(606a) 및 저저항 영역(606b)을 갖는 산화물 반도체막(606)과, 산화물 반도체막(606) 위에 설치된 게이트 절연막(612)과, 게이트 절연막(612)을 통하여 산화물 반도체막(606)과 중첩하여 설치된 게이트 전극(604)을 갖는다. 또한, 게이트 절연막(612) 및 게이트 전극(604)을 덮어서 보호 절연막(618)을 설치하면 바람직하다. 또한, 보호 절연막(618), 게이트 절연막(612) 및 산화물 반도체막(606)에 설치된 개구부를 개재하여 한 쌍의 전극(616)과 접하여 배선(622)을 설치하면 바람직하다.
또한, 게이트 절연막(612), 보호 절연막(618), 산화물 반도체막(606), 배선(622) 및 게이트 전극(604)은, 각각 게이트 절연막(112), 보호 절연막(318), 산화물 반도체막(506), 배선(522) 및 게이트 전극(104)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
또한, 하지 절연막(602)은, 하지 절연막(102)과 같은 방법 및 같은 재료를 사용하여 설치한 절연막을 가공하여 홈부를 설치함으로써 형성하면 좋다.
또한, 한 쌍의 전극(616)은, 하지 절연막(602)에 설치된 홈부를 메우도록 도전막을 성막하고, 그 후 CMP 처리를 행함으로써 형성하면 좋다.
이하에 트랜지스터의 전계 효과 이동도에 관해서 도 18a 내지 도 21c를 사용하여 설명한다.
산화물 반도체에 한정하지 않고, 트랜지스터의 전계 효과 이동도는, 여러가지 이유로 본래 얻어져야 할 전계 효과 이동도보다도 낮게 측정된다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면에서의 결함이 있다. 여기서는, Levinson 모델을 사용하고, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출한다.
본래의 트랜지스터의 전계 효과 이동도를 μ0로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정했을 때에 측정되는 전계 효과 이동도 μ는 수학식 3으로 나타낼 수 있다.
여기서, E는 포텐셜 장벽의 높이이며, k는 볼트만 상수, T는 절대 온도이다. 또한, Levinson 모델에서는, 포텐셜 장벽의 높이 E가 결함에 유래한다고 가정하고, 수학식 4로 나타낼 수 있다.
여기서, e는 전기 소량(素量), N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 캐리어 밀도, Cox는 단위 면적당의 게이트 절연막 용량, Vgs는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다.
선형 영역에서의 드레인 전류 Ids는 수학식 5로 나타낼 수 있다.
여기서, L은 채널 길이, W는 채널 폭이며, 여기서는, L 및 W는 10μm로 한다. 또한, Vds는 드레인 전압이다.
수학식 5의 양변의 대수를 취하면, 수학식 6으로 나타낼 수 있다.
수학식 6의 우변은 Vgs의 함수이므로, 세로축을 ln(Ids/Vgs), 가로축을 1/Vgs로 하여 실측값을 플롯하여 얻어진 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Vgs-Ids 특성으로부터 반도체 중의 결함 밀도 N이 얻어진다.
반도체 중의 결함 밀도 N은 반도체의 성막시의 기판 온도에 의존한다. 반도체로서, In, Sn 및 Zn의 비율이, In:Sn:Zn=1:1:1[원자수 비]의 In-Sn-Zn-O 타깃을 사용하여 성막한 산화물 반도체를 사용한 경우, 산화물 반도체 중의 결함 밀도 N은 1×1012/cm2 정도가 된다.
상기한 산화물 반도체 중의 결함 밀도 N을 바탕으로, 수학식 3 및 수학식 4을 사용하여 계산하면, 본래의 트랜지스터의 전계 효과 이동도 μ0는 120cm2/Vs가 된다. 따라서, 산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도 μ0는 120cm2/Vs임을 알 수 있다. 그런데, 결함이 많은 산화물 반도체에서는, 트랜지스터의 전계 효과 이동도 μ는 30cm2/Vs 정도이다.
또한, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 게이트 절연막 계면에서 x만큼 떨어지 곳에서의 전계 효과 이동도 μ1은, 수학식 7로 나타낼 수 있다.
여기서, D는 게이트 전극에 의한 전계 강도, B는 정수, l은 계면 산란의 영향이 발생하는 깊이이다. B 및 l은, 트랜지스터의 전기적 특성의 실측으로 계산할 수 있고, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 실측에 의하면, B=4.75×107cm/s, l=10nm가 얻어진다. D가 증가하면, 즉 Vgs가 높아지면, 수학식 7의 제 2 항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하되는 것을 알 수 있다.
산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 18에 도시한다. 또한, 계산에는 Sentaurus Device(Synopsys, Inc. 제작)를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율 15, 두께를 15nm로 하였다. 또한, 게이트의 일 함수를 5.5eV, 소스 및 드레인의 일 함수를 4. 6eV로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전률을 4.1로 하였다. 또한, 채널 길이 및 채널 폭은 모두 10μm, Vds는 0.1V로 하였다.
도 18에 도시한 바와 같이, Vgs가 1V 근방이면 전계 효과 이동도 μ2는 100cm2/Vs 이상의 피크를 갖지만, Vgs가 더 높아지면, 계면 산란의 영향이 커지고, 전계 효과 이동도 μ2가 저하되는 것을 알 수 있다.
이러한 이상적인 트랜지스터를 미세화한 경우에 대해서, 계산한 결과를 도 19a 내지 도 21c에 도시한다. 또한, 계산에는 도 7a 내지 7c에 도시한 구조의 트랜지스터를 가정하였다.
여기서, 저저항 영역(506b)의 저항율을 2×10-3Ωcm, 게이트 전극(504)의 폭을 33nm, 측벽 절연막(524)의 폭을 5nm, 채널 폭을 40nm로 한다. 또한, 채널 영역을 편의상 고저항 영역(506a)이라는 명칭으로 기재하고 있지만, 여기서는 채널 영역을 진성 반도체라고 가정하였다.
계산에는 Sentaurus Device(Synopsys, Inc. 제작)를 사용하였다. 도 19a 내지 19c는 도 7b에 도시된 구조를 갖는 트랜지스터의 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존성이다. 또한, Ids는 Vds를 1V로 하고, 전계 효과 이동도 μ는 Vds를 0.1V로 하여 계산하였다. 여기서, 게이트 절연막의 두께를 15nm로 한 경우를 도 19a에, 10nm로 한 경우를 도 19b에, 5nm로 한 경우를 도 19c에 각각 도시한다.
도 19a 내지 19c에서, 게이트 절연막이 얇아질수록, 오프 상태(여기서, Vgs가 -3V로부터 0V의 범위를 가리킨다)에서의 드레인 전류 Ids가 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태(on state)(여기서, Vgs가 0V로부터 3V의 범위를 가리킨다)에서의 드레인 전류 Ids에는 눈에 띄는 변화가 없다. 도 19a 내지 19c에서, Vgs가 1V 근방이면 Ids는 반도체 장치인 메모리 등에 필요한 10μA를 초과하는 것을 알 수 있다.
마찬가지로, 도 7c에 도시된 트랜지스터에 대해서 계산하였다. 도 7c에 도시된 트랜지스터는, 고저항 영역(507a) 및 저저항 영역(507b)을 갖는 산화물 반도체막(507)을 갖는 점에서, 도 7b에 도시된 트랜지스터와는 상이하다. 구체적으로는, 도 7c에 도시된 트랜지스터는, 측벽 절연막(524)과 중첩하는 산화물 반도체막(507)의 영역이 고저항 영역(507a)에 포함된다. 즉, 상기 트랜지스터는 측벽 절연막(524)의 폭만 오프셋 영역을 갖는 트랜지스터이다. 또한, 오프셋 영역의 폭을 오프셋 길이(Loff)라고도 한다(도 7a 참조). 또한, Loff는 편의상 좌우에서 같은 폭으로 되어 있다.
도 7c에 도시된 트랜지스터에 있어서, Loff를 5nm로 하고, 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존성을 도 20a 내지 20c에 도시한다. 또한, Ids는, Vds를 1V로 하고, 전계 효과 이동도 μ는 Vds를 0.1V로 하여 계산하였다. 여기서, 게이트 절연막의 두께를 15nm로 한 경우를 도 20a에, 10nm로 한 경우를 도 20b에, 5nm로 한 경우를 도 20c에 각각 도시한다.
또한, 도 21은, 도 7c에 도시한 트랜지스터의 구조로부터, Loff를 15nm로 하였지만 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존성이다. 또한, Ids는, Vds를 1V로 하고, 전계 효과 이동도 μ는 Vds를 0.1V로 하여 계산하였다. 여기서, 게이트 절연막의 두께를 15nm로 한 경우를 도 21a에, 10nm로 한 경우를 도 21b에, 5nm로 한 경우를 도 21c에 각각 도시한다.
도 20a 내지 도 21c에 도시한 계산 결과로, 도 19a 내지 19c와 마찬가지로, 모든 게이트 절연막이 얇아질수록 오프 상태(여기서, Vgs가 -3V로부터 0V의 범위를 가리킨다)에서의 드레인 전류 Ids가 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태(여기서, Vgs가 0V로부터 3V의 범위를 가리킨다)에서의 드레인 전류 Ids에는 눈에 띄는 변화가 없다는 것을 알 수 있다.
또한, 전계 효과 이동도 μ의 피크는, 도 19a 내지 19c에서는 80cm2/Vs 정도이지만, 도 20a 내지 20c에서는 60cm2/Vs 정도, 도 21a 내지 21c에서는 40cm2/Vs 정도, Loff가 증가하는 만큼 저하되는 것을 알 수 있다. 또한, 오프 상태에서의 Ids도 같은 경향이 되는 것을 알 수 있다. 한편, 온 상태의 Ids는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 상태의 Ids 저하에 비교하면 훨씬 완만하다. 또한, 어느 계산 결과로도 Vgs가 1V 근방이면, Ids는 메모리 등에 필요한 10μA를 초과하는 것을 알 수 있다.
다음에, 산화물 반도체를 사용한 트랜지스터의 전기적 특성에 관해서 설명한다.
도 22a 및 22b는, 제작한 트랜지스터(시료 1 및 시료 2)의 구조를 도시한 상면도 및 단면도이다. 도 22a는 트랜지스터의 상면도이다. 또한, 도 22b는 도 22a의 일점쇄선 A-B에 대응하는 단면도이다.
도 22b에 도시한 트랜지스터는, 기판(700) 위에 설치된 하지 절연막(702)과, 하지 절연막(702) 위에 설치된 산화물 반도체막(706)과, 산화물 반도체막(706)과 접하는 한 쌍의 전극(716)과, 산화물 반도체막(706) 및 한 쌍의 전극(716) 위에 설치된 게이트 절연막(712)과, 게이트 절연막(712)을 개재하여 산화물 반도체막(706)과 중첩하여 설치된 게이트 전극(704)을 갖는다. 또한, 게이트 절연막(712) 및 게이트 전극(704)을 덮는 층간 절연막(718), 층간 절연막(718)에 설치된 개구부를 통하여 한 쌍의 전극(716)과 접속하는 배선(722), 및 층간 절연막(718) 및 배선(722)을 덮는 보호 절연막(728)이 설치된다.
기판(700)로서는 유리 기판을, 하지 절연막(702)으로서는 산화규소막을, 산화물 반도체막(706)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(716)으로서는 텅스텐 막을, 게이트 절연막(712)으로서는 산화규소막을, 게이트 전극(704)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(718)으로서는 산화질화규소막과 폴리이미드막의 적층 구조를, 배선(722)으로서는 티타늄막, 알루미늄막, 티타늄막이 순차 형성된 적층 구조를, 보호 절연막(728)으로서는 폴리이미드막을 각각 사용하였다.
또한, 도 22a에 도시한 구조의 트랜지스터에 있어서, 게이트 전극(704)과 한 쌍의 전극(716)의 중첩하는 폭을 Lov라고 부른다. 마찬가지로, 한 쌍의 전극(716)의 산화물 반도체막(706)과 중첩되지 않은 영역을 dW라고 부른다.
도 22b에 도시한 구조의 트랜지스터(시료 1 및 시료 2)의 제작 방법을 이하에 설명한다.
우선, 기판(700)의 표면에 대하여, 아르곤 가스 분위기로 플라즈마 처리를 행하였다. 플라즈마 처리는, 스퍼터링 장치를 사용하고, 기판(700) 측에 바이어스 전력을 200W(RF) 인가하여 3분간 행하였다.
계속하여, 진공 상태를 유지한 채, 하지 절연막(702)인 산화규소막을 300nm의 두께로 성막하였다.
산화규소막은, 스퍼터링 장치를 사용하고, 산소 가스 분위기로 전력을 1500W(RF)로 하여 성막하였다. 타깃은, 석영 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 100℃로 하였다.
다음에, 하지 절연막(702)의 표면을 CMP 처리하고, Ra=0.2nm 정도까지 평탄화하였다.
다음에, 산화물 반도체막인 In-Sn-Zn-O막을 15nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하고, 아르곤:산소=2:3[체적 비]의 혼합 분위기로 전력을 100W(DC)로 하여 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수 비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 시료 2만 가열 처리를 650℃의 온도로 행하였다. 가열 처리는, 처음에 질소 가스 분위기로 1시간 가열 처리를 행하고, 온도를 유지한 채 산소 가스 분위기로 1시간 더 가열 처리를 행하였다.
다음에, 포토리소그래피 공정에 의해 산화물 반도체막을 가공하고, 산화물 반도체막(706)을 형성하였다.
다음에, 텅스텐막을 50nm의 두께로 성막하였다.
텅스텐막은, 스퍼터링 장치를 사용하고, 아르곤 가스 분위기로 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 포토리소그래피 공정에 의해 텅스텐막을 가공하고, 한 쌍의 전극(716)을 형성하였다.
다음에, 게이트 절연막(712)인 산화규소막을 100nm의 두께로 성막하였다. 또한, 산화규소막의 비유전률은 3.8로 하였다.
게이트 절연막(712)인 산화규소막은, 하지 절연막(702)과 같은 방법으로 성막하였다.
다음에, 질화탄탈막 및 텅스텐막을, 이 순서로 각각 15nm 및 135nm의 두께로 성막하였다.
질화탄탈막은, 스퍼터링 장치를 사용하고, 아르곤:질소=5:1의 혼합 분위기로 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하지 않았다.
텅스텐막은, 스퍼터링 장치를 사용하고, 아르곤 가스 분위기로 전력을 4000W(DC)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다.
다음에, 포토리소그래피 공정에 의해 질화탄탈막 및 텅스텐막을 가공하여, 게이트 전극(704)을 형성하였다.
다음에, 층간 절연막(718)이 되는 산화질화규소막을 300nm의 두께로 성막하였다.
층간 절연막(718)이 되는 산화질화규소막은, PCVD 장치를 사용하고, 모노실란:아산화질소=1:200의 혼합 분위기로 전력을 35W(RF)로 하여 성막하였다. 또한, 성막시의 기판 가열 온도는 325℃로 하였다.
다음에, 포토리소그래피 공정에 의해 층간 절연막(718)이 되는 산화질화규소막을 가공하였다.
다음에, 층간 절연막(718)이 되는 감광성 폴리이미드를 1500nm의 두께로 성막하였다.
다음에, 층간 절연막(718)이 되는 산화질화규소막의 포토리소그래피 공정으로 사용한 포토마스크를 사용하여 층간 절연막(718)이 되는 감광성 폴리이미드를 노광하고, 그 후 현상하고, 다음에 감광성 폴리이미드막을 경화시키기 위해서 가열 처리를 행하고, 산화질화규소막과 맞춰서 층간 절연막(718)을 형성하였다. 가열 처리는, 질소 가스 분위기에서, 300℃의 온도로 행하였다.
다음에, 티타늄막, 알루미늄막 및 티타늄막을, 이 순서로 각각 50nm, 100nm 및 5nm의 두께로 성막하였다.
티타늄막은, 2층 모두 스퍼터링 장치를 사용하고, 아르곤 가스 분위기로 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하지 않았다.
알루미늄막은, 스퍼터링 장치를 사용하고, 아르곤 가스 분위기로 전력을 1000W(DC)로 하여 성막하였다. 또한, 성막시에 기판 가열은 행하지 않았다.
다음에, 포토리소그래피 공정에 의해 티타늄막, 알루미늄막 및 티타늄막을 가공하여, 배선(722)을 형성하였다.
다음에, 보호 절연막(728)인 감광성 폴리이미드 막을 1500nm의 두께로 성막하였다.
다음에, 배선(722)의 포토리소그래피 공정으로 사용한 포토마스크를 사용하여 감광성 폴리이미드를 노광하고, 그 후 현상하고, 보호 절연막(728)에 배선(722)을 노출하는 개구부를 형성하였다.
다음에, 감광성 폴리이미드막을 경화시키기 위해서 가열 처리를 행하였다. 가열 처리는, 층간 절연막(718)으로 사용한 감광성 폴리이미드막에 대한 가열 처리와 같은 방법으로 행하였다.
이상의 공정으로, 도 22b에 도시한 구조의 트랜지스터를 제작하였다.
다음에, 도 22b에 도시한 구조의 트랜지스터의 전기적 특성을 평가하였다.
도 22b에 도시한 구조의 트랜지스터에 있어서의 Vgs-Ids 특성을 측정하고, 시료 1의 결과를 도 23a에, 시료 2의 결과를 도 23b에 각각 도시한다. 또한, 측정에 사용한 트랜지스터는, 채널 길이(L)가 3μm, 채널 폭(W)가 10μm, Lov가 한쪽 측 3μm(합계 6μm), dW가 한쪽 측 3μm(합계 6μm)이다. 또한, Vds는 10V로 하였다.
또한, 시료 1과 시료 2를 비교하면, 산화물 반도체막의 성막 후에 가열 처리를 행함으로써 트랜지스터의 전계 효과 이동도가 높아지는 것을 알 수 있다. 발명자들은, 이것이 가열 처리에 의해 산화물 반도체막 중의 불순물 농도가 저감되었기 때문이라고 생각하였다. 따라서, 산화물 반도체막의 성막 후에 행하는 가열 처리에 의해 산화물 반도체막 중의 불순물 농도를 저감하고, 그 결과, 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도에 근접할 수 있었다는 것을 알 수 있다.
이와 같이, 산화물 반도체막의 성막 후에 가열 처리를 행함으로써 산화물 반도체막 중의 불순물 농도가 저감되고, 그 결과 트랜지스터의 전계 효과 이동도가 높아지는 것을 알 수 있다.
다음에, 시료 1 및 시료 2에 대하여 BT 시험을 행하였다. BT 시험에 관해서 이하에 설명한다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성을 측정하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위 차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vgs에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험 결과를 도 24a에, 마이너스 BT 시험 결과를 도 24b에 도시한다. 또한, 시료 2의 플러스 BT 시험 결과를 도 25a에, 마이너스 BT 시험 결과를 도 25b에 도시한다. 또한, 도면에는, BT 시험 전후의 Vgs-Ids 특성의 변동을 이해하기 쉽게 하기 위해서, 화살표를 표시하였다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다.
시료 1 및 시료 2는, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 트랜지스터인 것을 알 수 있다.
다음에, 시료 2의 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3μm, 채널 폭(W)이 10μm, Lov가 한쪽 측 3μm(합계 6μm), dW가 0μm로 하였다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃로 행하였다.
도 26a에 기판 온도와 임계값 전압의 관계를, 도 26b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 26a에서, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃(0.38V) 내지 150℃(-1.08V)이었다.
또한, 도 26b에서, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃(37.4cm2/Vs) 내지 150℃(33.4cm2/Vs)이었다.
이와 같이, 시료 2는, 상기한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
이상에 나타낸 트랜지스터는, 높은 전계 효과 이동도를 갖고, 신뢰성이 높은 것을 알 수 있다.
마찬가지로, 본 발명의 일 형태인 반도체 장치에 적용 가능한 트랜지스터의, 채널 폭이 1μm당의 오프 전류를 평가하였다.
시료 2와 같은 방법으로 시료를 제작하였다. 또한, 측정에 사용한 트랜지스터는, L을 3μm, W를 10cm, Lov를 2μm, dW를 0μm로 하였다.
도 27에, 트랜지스터의 오프 전류와 측정시에 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기서는, 간략화를 위하여 측정시에 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하였다.
이하에 트랜지스터의 오프 전류의 측정 방법을 간단하게 설명한다. 여기서는 편의상 측정 대상이 되는 트랜지스터를 제 1 트랜지스터라고 부른다.
제 1 트랜지스터의 드레인은 플로팅 게이트(FG)와 접속되어, 플로팅 게이트(FG)는 제 2 트랜지스터의 게이트와 접속된다.
우선, 제 1 트랜지스터를 오프 상태로 하고, 다음에, 플로팅 게이트(FG)에 전하를 준다. 또한, 제 2 트랜지스터에는 일정한 드레인 전압이 인가되어 있다.
이때, 플로팅 게이트(FG)의 전하가 제 1 트랜지스터를 통하여 서서히 리크된다. 플로팅 게이트(FG)의 전하가 리크되면, 제 2 트랜지스터의 소스 전위가 변화된다. 이 소스 전위의 시간에 대한 변화량에서 제 1 트랜지스터로부터 리크되는 전하량이 어림잡아져서, 오프 전류를 측정할 수 있다.
도 27에서, 제작한 트랜지스터는, 측정시의 기판 온도가 85℃일 때, 채널 폭 1μm당의 오프 전류는 2×10-21A/μm(2zA/μm)이었다.
이와 같이, 제작한 트랜지스터의 오프 전류는 극히 작은 것을 알 수 있다.
이상과 같이, 불순물이 적은 산화물 반도체막을 사용함으로써, 높은 신뢰성을 갖는 트랜지스터를 얻을 수 있다.
또한, 전기적 특성이 우수한 트랜지스터를 얻을 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시 형태 2)
본 실시형태에서는 실시형태 1에 나타낸 트랜지스터를 사용하여 제작한 액정 표시 장치에 관해서 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 양태에 관한 트랜지스터를 적용한 예에 관해서 설명하지만, 이것에 한정되는 것은 아니다. 예를 들어, EL(Electroluminescence) 표시 장치에 본 발명의 일 양태에 관한 트랜지스터를 적용하는 것도, 당업자라면 용이하게 도출할 수 있는 것이다.
도 9에 액티브 매트릭스 구동 방식의 액정 표지 장치의 회로도를 도시한다. 액정 표시 장치는, 소스선(SL_1) 내지 소스선(SL_a), 게이트선(GL_1) 내지 게이트선(GL_b) 및 복수의 화소(2200)를 갖는다. 화소(2200)는, 트랜지스터(2230)와, 커패시터(2220)와, 액정 소자(2210)를 포함한다. 이러한 화소(2200)를 매트릭스 형상으로 배치함으로써 액정 표시 장치의 화소부를 구성한다. 또한, 단지 소스선 또는 게이트선을 가리키는 경우에는, 소스선(SL) 또는 게이트선(GL)이라고 기재한다.
트랜지스터(2230)로서, 실시형태 1에서 나타낸 트랜지스터를 사용할 수 있다. 본 발명의 일 형태에 관한 트랜지스터를 사용함으로써 표시 품위가 높고, 신뢰성이 높은 표시 장치를 얻을 수 있다.
게이트선(GL)은 트랜지스터(2230)의 게이트와 접속하고, 소스선(SL)은 트랜지스터(2230)의 소스와 접속하고, 트랜지스터(2230)의 드레인은, 커패시터(2220)의 한쪽 용량 전극과, 액정 소자(2210)의 한쪽 화소 전극과 접속한다. 커패시터(2220)의 다른 쪽 용량 전극 및 액정 소자(2210)의 다른 쪽 화소 전극은, 공통 전극과 접속한다. 또한, 공통 전극은 게이트선(GL)과 동일 층 또한 동일 재료로 형성하여도 좋다.
또한, 게이트선(GL)은, 게이트 구동 회로와 접속된다. 게이트 구동 회로는, 실시형태 1에 나타낸 트랜지스터를 포함하여도 좋다.
또한, 소스선(SL)은, 소스 구동 회로와 접속된다. 소스 구동 회로는, 실시형태 11에 나타낸 트랜지스터를 포함하여도 좋다.
또한 게이트 구동 회로 및 소스 구동 회로의 어느 하나, 또는 양쪽을 별도로 준비된 기판 위에 형성하고, COG(Chip On Glass) 와이어 본딩, 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속하여도 좋다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉬우므로, 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선(GL)에 트랜지스터(2230)의 임계값 이상이 되도록 전위를 인가하면, 소스선(SL)으로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류가 되어 커패시터(2220)에 전하가 축적된다. 1행(one row)분의 충전후, 상기 행에 있는 트랜지스터(2230)는 오프 상태가 되고, 소스선(SL)으로부터 전압이 인가되지 않게 되지만, 커패시터(2220)에 축적된 전하에 의해 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(2220)의 충전으로 옮겨간다. 이렇게, 1행 내지 ｂ행의 커패시터의 충전을 행한다.
또한, 트랜지스터(2230)는 오프 전류가 낮은 트랜지스터이기 때문에, 커패시터(2220)에 유지된 전하가 빠지기 어렵고, 커패시터(2220)의 용량을 작게 하는 것이 가능하기 때문에, 충전에 필요한 소비 전력을 저감할 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 트랜지스터를 사용함으로써, 소비 전력이 낮고, 표시 품위가 높고, 또 신뢰성이 높은 액정 표시 장치를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타낸 트랜지스터를 사용하여, 반도체 장치인 메모리를 제작하는 예에 관해서 설명한다.
휘발성 메모리의 대표적인 예로서는, 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써, 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립 플롭(flip-flop) 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
메모리에 포함되는 트랜지스터의 일부에 실시형태 1에서 나타낸 트랜지스터를 적용할 수 있다.
예를 들어, 실시형태 1에서 나타낸 트랜지스터를 적용한 반도체 장치를 구성하는 메모리 셀의 예에 관해서 도 10a 내지 10c를 사용하여 설명한다.
도 10a에 메모리 셀의 단면도를 도시한다. 트랜지스터(3340)는, 기판(3100) 위에 설치된 하지 절연막(3102)과, 하지 절연막(3102)의 주변에 설치된 보호막(3120)과, 하지 절연막(3102) 및 보호막(3120) 위에 설치된 고저항 영역(3106a) 및 저저항 영역(3106b)을 갖는 산화물 반도체막(3106)과, 산화물 반도체막(3106) 위에 설치된 게이트 절연막(3112)과, 게이트 절연막(3112)을 개재하여 산화물 반도체막(3106)과 중첩하여 설치된 게이트 전극(3104)과, 게이트 전극(3104)의 측면과 접하는 측벽 절연막(3124)과, 적어도 산화물 반도체막(3106)과 접하는 한 쌍의 전극(3116)을 갖는다.
여기서, 기판(3100), 하지 절연막(3102), 보호막(3120), 산화물 반도체막(3106), 게이트 절연막(3112), 게이트 전극(3104), 측벽 절연막(3124) 및 한 쌍의 전극(3116)은, 각각 기판(100), 하지 절연막(502), 보호막(520), 산화물 반도체막(506), 게이트 절연막(512), 게이트 전극(504), 측벽 절연막(524) 및 한 쌍의 전극(516)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
또한, 트랜지스터(3340)는, 트랜지스터(3340)를 덮어서 설치된 층간 절연막(3328)과, 층간 절연막(3328) 위에 설치된 전극(3326)을 갖고 있다. 한 쌍의 전극(3116) 중 한쪽과, 층간 절연막(3328)과, 전극(3326)에 의하여, 커패시터(3330)를 구성한다. 또한, 도면에서는 평행 평판형의 커패시터를 도시하지만, 용량을 크게 하기 위해서 스택형 또는 트렌치형의 커패시터를 사용하여도 좋다. 층간 절연막(3328)은, 보호 절연막(518)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다. 또한, 전극(3326)은, 한 쌍의 전극(516)과 같은 방법 및 같은 재료를 사용하여 설치하면 좋다.
또한, 트랜지스터(3340)는, 층간 절연막(3328)과, 전극(3326)을 덮어서 설치된 층간 절연막(3118)과, 층간 절연막(3118) 및 층간 절연막(3328)에 설치된 개구부를 개재하여 한 쌍의 전극(3116) 중 다른 쪽과 접속하는 배선(3122)을 갖는다. 또한, 도시하지 않지만, 층간 절연막(3118) 및 배선(3122)을 덮어서 설치된 보호막을 가져도 상관없다. 상기 보호막을 설치함으로써, 층간 절연막(3118)의 표면 전도에 기인하여 발생하는 미소한 리크 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다. 배선(3122)은, 배선(522)과 같은 방법 및 같은 재료로 설치하면 좋다.
도 10b는, 도 10a에 도시한 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터(Tr)와, 트랜지스터(Tr)의 소스 및 드레인의 한쪽과 접속하는 커패시터(C)를 갖는다. 또한, 커패시터(C)의 트랜지스터(Tr)의 소스 및 드레인의 한쪽과 접속하지 않는 측은 접지된다. 또한, 트랜지스터(Tr)의 게이트는 워드선(word line: WL)과 접속하고, 트랜지스터(Tr)의 소스 또는 드레인의 한쪽은 비트선(BL)과 접속한다. 또한, 비트선(BL)은 센스앰프(SAmp)와 접속한다. 또한, 트랜지스터(Tr)는, 트랜지스터(3340)에 상당하고, 커패시터(C)는, 커패시터(3330)에 상당한다.
커패시터(C)에 유지된 전위의 시간 변화는, 트랜지스터(Tr)의 오프 전류에 의해 도 10c에 도시한 바와 같이 서서히 저감하는 것이 알려져 있다. 당초 V0에서 V1까지 충전된 전위는, 시간이 경과하면 data1을 판독하는 한계점인 VA까지 저감한다. 이 기간을 유지 기간(T_1)으로 한다. 즉, 2값 DRAM의 경우, 유지 기간(T_1) 동안에 리프레쉬 동작을 행할 필요가 있다.
여기서, 트랜지스터(Tr)에 트랜지스터(3340)를 적용함으로써, 트랜지스터(Tr)의 오프 전류를 극히 작게 할 수 있기 때문에, 유지 기간(T_1)을 길게 할 수 있다. 즉, 리프레쉬 동작의 간격을 길게 취하는 것이 가능하기 때문에, 메모리 셀의 소비 전력을 저감할 수 있다. 또한, 트랜지스터(Tr)의 신뢰성이 높기 때문에, 신뢰성이 높은 메모리 셀을 얻을 수 있다.
예를 들어, 오프 전류가 1×10-18A 이하, 1×10-21A 이하, 바람직하게는 1×10-24A 이하가 된 트랜지스터에서 메모리 셀을 구성하면, 리프레쉬 동작의 간격을 수십초 내지 수십년간으로 할 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 트랜지스터를 적용함으로써, 신뢰성이 높고, 소비 전력의 작은 반도체 장치를 얻을 수 있다.
다음에, 실시형태 1에서 나타낸 트랜지스터를 적용한 반도체 장치를 구성하는 메모리 셀에 관해서 도 10a 내지 10c와 다른 예를 도 11a 내지 11c를 사용하여 설명한다.
도 11a에, 메모리 셀의 단면도를 도시한다. 트랜지스터(3350)는, 기판(3100) 위에 설치된 하지 절연막(3382)과, 하지 절연막(3382) 위에 설치된 제 1 저항 영역(3384a), 제 2 저항 영역(3384b) 및 제 3 저항 영역(3384c)을 갖는 반도체막(3384)과, 반도체막(3384) 위에 설치된 게이트 절연막(3386)과, 게이트 절연막(3386)을 개재하여 제 1 저항 영역(3384a)과 중첩하여 설치된 게이트 전극(3392)과, 게이트 전극(3392)의 측면과 접하는 측벽 절연막(3394)을 갖는다. 반도체막(3384)에서, 제 1 저항 영역(3384a), 제 2 저항 영역(3384b), 제 3 저항 영역(3384c)의 순으로 저항이 낮아진다. 또한, 제 1 저항 영역(3384a)은, 게이트 전극(3392)에 트랜지스터(3350)의 임계값 전압 이상의 전압이 인가되었을 때 채널을 형성한다. 도시하지 않지만, 제 3 저항 영역(3384c)과 접하는 한 쌍의 전극을 설치하여도 좋다.
트랜지스터(3350)로서, 산화물 반도체막 이외의 반도체막, 예를 들어, 다결정 규소막, 단결정 실리콘막, 다결정 게르마늄막, 단결정 게르마늄막 등의 제 14족 원소를 갖는 반도체막을 사용한 트랜지스터를 사용하여도 좋고, 실시형태 1에서 나타낸 산화물 반도체막을 사용한 트랜지스터를 사용하여도 좋다.
또한, 트랜지스터(3350)에 접하여 층간 절연막(3396)이 설치되어 있다. 또한, 층간 절연막(3396)은, 트랜지스터(3340)의 형성면에도 있기 때문에, 층간 절연막(3396)의 표면은 가능한 한 평탄하게 한다. 구체적으로는, 층간 절연막(3396)의 표면은, Ra가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하이면 바람직하다.
층간 절연막(3396)은, 단층 또는 적층 구조로 설치하면 좋고, 산화물 반도체막(3106)과 접하는 층을 가열 처리에 의해 산소를 방출하는 절연막으로 하면 바람직하다.
층간 절연막(3396) 위에 트랜지스터(3340)가 설치되어 있다. 트랜지스터(3340)가 갖는 한 쌍의 전극(3116) 중 한쪽은, 트랜지스터(3350)가 갖는 게이트 전극(3392)과 접속되어 있다. 또한, 트랜지스터(3340)가 갖는 한 쌍의 전극(3116) 중 한쪽과, 층간 절연막(3328)과, 전극(3326)에 의하여 커패시터(3330)가 구성되어 있다. 또한, 도면에서는 평행 평판형의 커패시터를 도시하지만, 용량을 크게 하기 위해서 스택형 또는 트렌치형의 커패시터를 사용하여도 좋다.
도 11b는, 도 11a에 도시한 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터(Tr_1)와, 트랜지스터(Tr_2)와, 커패시터(C)와, 커패시터(C), 트랜지스터(Tr_1)의 드레인 및 트랜지스터(Tr_2)의 게이트와 접속하는 플로팅 게이트(FG)를 갖는다. 또한, 트랜지스터(Tr_1)의 게이트는 게이트선(GL_1)과 접속하고, 트랜지스터(Tr_1)의 소스는 소스선(SL_1)과 접속하고, 트랜지스터(Tr_2)의 소스는 소스선(SL_2)과 접속하고, 트랜지스터(Tr_2)의 드레인은 드레인선(DL_2)과 접속한다. 또한, 커패시터(C)의 플로팅 게이트(FG)와 접속하지 않는 측은 용량선(CL)과 접속한다. 또한, 트랜지스터(Tr_1)는 트랜지스터(3340)에 상당하고, 트랜지스터(Tr_2)는 트랜지스터(3350)에 상당하고, 커패시터(C)는 커패시터(3330)에 상당한다.
또한, 본 실시형태에 나타내는 메모리 셀은, 플로팅 게이트(FG)의 전위에 따라, 트랜지스터(Tr_2)의 임계값이 변동하는 것을 이용한 것이다. 예를 들어, 도 11c는 용량 배선(CL)의 전위(VCL)와, 트랜지스터(Tr_2)를 흐르는 드레인 전류(Ids_2)의 관계를 설명하는 도면이다.
여기서, 플로팅 게이트(FG)는, 트랜지스터(Tr_1)를 통하여, 전위를 조정할 수 있다. 예를 들어, 소스선(SL_1)의 전위를 VDD로 한다. 이때, 게이트선(GL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth)에 VDD를 가한 전위 이상으로 함으로써, 플로팅 게이트(FG)의 전위를 HIGH로 할 수 있다. 또한, 게이트선(GL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth) 이하로 함으로써, 플로팅 게이트(FG)의 전위를 LOW로 할 수 있다.
따라서 FG=LOW로 나타낸 VCL-Ids_2 커브와, FG=HIGH로 나타낸 VCL-Ids_2 커브 중 어느 하나를 얻을 수 있다. 즉, FG=LOW에서는, VCL=0V로 Ids_2가 작기 때문에, 데이터 0이 된다. 또한, FG=HIGH에서는, VCL=0V로 Ids_2가 크기 때문에, 데이터 1이 된다. 이와 같이 하여, 데이터를 기억할 수 있다.
여기서, 트랜지스터(Tr_1)에 트랜지스터(3340)를 적용함으로써, 트랜지스터(Tr_1)의 오프 전류를 극히 작게 할 수 있기 때문에, 도 11b에 도시한 플로팅 게이트(FG)에 축적된 전하가 트랜지스터(Tr_1)를 통하여 의도하지 않고 리크되는 것을 억제할 수 있다. 따라서, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 트랜지스터(Tr_1)의 전계 효과 이동도가 높기 때문에, 메모리 셀을 고속 동작시킬 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 트랜지스터를 적용함으로써, 신뢰성이 높고, 소비 전력이 작고, 또 고속 동작이 가능한 반도체 장치를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 조합하여 사용하여도 상관없다.
(실시형태 4)
실시형태 1에서 나타낸 트랜지스터 및 실시형태 3에서 나타낸 반도체 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 12a는, CPU의 구체적인 구성을 도시한 블럭도이다. 도 12a에 도시한 CPU는, 기판(1190) 위에, 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(instruction decoder)(1193), 인터럽트 콘트롤러(interrupt controller)(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도 칩에 설치하여도 좋다. 물론, 도 12a에 도시한 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 콘트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 콘트롤러(1195)는, ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194) 및 레지스터 콘트롤러(1197) 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 콘트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 12a에 도시한 CPU에서는, 레지스터(1196)에, 실시형태 3의 반도체 장치가 설치되어 있다.
도 12a에 도시한 CPU에서, 레지스터 콘트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 반도체 장치에서, 위상 반전 소자에 의한 데이터의 유지를 행할지, 커패시터에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지를 행할 경우, 레지스터(1196) 내의 반도체 장치로의 전원 전압의 공급이 행해진다. 커패시터에 의한 데이터의 유지를 행할 경우, 커패시터로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 반도체 장치로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 12b 또는 도 12c에 도시한 바와 같이 반도체 장치군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드 사이에, 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 12b 및 도 12c의 회로를 설명한다.
도 12b 및 도 12c에서는 반도체 장치로의 전원 전위의 공급을 제어하는 스위칭 소자에, 실시형태 1에서 나타낸 오프 전류의 극히 작은 트랜지스터를 포함한 기억 회로의 구성의 일례를 도시한다.
도 12b에 도시한 기억 장치는, 스위칭 소자(1141)와, 반도체 장치(1142)를 복수 갖는 반도체 장치군(1143)을 갖고 있다. 구체적으로, 각각의 반도체 장치(1142)에는, 실시형태 3에 나타낸 반도체 장치를 사용할 수 있다. 반도체 장치군(1143)이 갖는 각각의 반도체 장치(1142)에는, 스위칭 소자(1141)를 개재하여, 하이 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 반도체 장치군(1143)이 갖는 각각의 반도체 장치(1142)에는, 신호(IN)의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 주어져 있다.
도 12b에서는 스위칭 소자(1141)로서, 실시형태 1에서 나타낸 트랜지스터를 사용할 수 있다. 상기 트랜지스터는, 그 게이트에 주어지는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 12b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 이것에 한정되지 않고, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 12c에는, 반도체 장치군(1143)이 갖는 각각의 반도체 장치(1142)에, 스위칭 소자(1141)를 개재하여, 로우 레벨의 전원 전위(VSS)가 공급되어 있는, 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해, 반도체 장치군(1143)이 갖는 각각의 반도체 장치(1142)로의, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
반도체 장치군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드 사이에, 스위칭 소자를 설치하고, 일시적으로 CPU 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 예를 들어, 퍼스널 컴퓨터의 이용자가, 키보드 등의 입력 장치로의 정보 입력을 정지하고 있는 동안에도, CPU 동작을 정지할 수 있고, 이에 의해 소비 전력을 저감할 수 있다.
또한, 실시형태 1에서 나타낸 트랜지스터, 및 실시형태 3에서 나타낸 반도체 장치를 사용함으로써 저소비 전력으로 고속 동작이 가능한 CPU를 얻을 수 있다.
여기서는, CPU를 예를 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태는, 다른 실시형태와 조합하여 사용하여도 상관없다.
(실시형태 5)
본 실시형태에서는, 실시형태 1 내지 실시형태 4를 적용하는 것이 가능한 전자 기기의 예에 관해서 설명한다.
도 13a는 휴대 정보 단말이다. 휴대 정보 단말은, 케이스(4300)와, 버튼(4301)과, 마이크로폰(4302)과, 표시부(4303)와, 스피커(4304)와, 카메라(4305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다.
도 13b는, 디스플레이다. 디스플레이는, 케이스(4310)와, 표시부(4311)를 구비한다.
도 13c는, 디지털 스틸 카메라이다. 디지털 스틸 카메라는, 케이스(4320)와, 버튼(4321)과, 마이크로폰(4322)과, 표시부(4323)를 구비한다.
본 발명의 일 형태에 관한 트랜지스터를 사용함으로써 소비 전력이 작고, 품질이 양호한 전자 기기를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예1)
본 실시예에서는, 본 발명의 일 형태를 적용한 스퍼터링 장치의 성막실 압력 및 리크 레이트를 나타낸다.
성막실은, 용적이 1.40m3이며, 터보 분자 펌프 및 크라이오 트랩이 병렬로 설치되어 있다. 또한, 보조 펌프로서 러프 진공 펌프도 설치되어 있다.
성막실은, 대기 개방 후, 터보 분자 펌프를 사용하여 6시간 배기하였다.
다음에, 성막실의 전체 압력이 5×10-4Pa가 된 곳에서, 크라이오 트랩을 기동하였다. 그 후, 쳄버 베이킹을 400℃로 12시간 행하였다.
다음에, 성막실에서, 더미 성막을 막이 10μm 퇴적할 때까지(적산 전력이 50kWh가 될 때까지) 행하였다. 또한, 더미 성막은, 기판 온도를 250℃, 성막 압력을 0.3Pa, 성막 전력을 9kW(AC), 성막 가스로서 아르곤을 50sccm 및 산소를 50sccm, 타깃-기판간 거리를 150mm로 하여 920s/장 행하였다. 또한, 더미 성막에는 In:Ga:Zn=1:1:1[원자수 비]인 In-Ga-Zn-O 타깃을 사용하였다.
이렇게 충분히 불순물을 제거한 성막실에서, 전체 압력은 2.16×10-5Pa, m/z=2인 가스의 분압은 8.63×10-6Pa, m/z=18인 가스의 분압은 8.43×10-6Pa, m/z=28인 가스의 분압은 1.66×10-5Pa, m/z=40(아르곤 원자 등)인 가스의 분압은 3.87×10-7Pa 및 m/z=44인 가스의 분압은 5.33×10-6Pa이었다.
도 29는 성막실의 전체 압력 및 각 가스의 분압이다. 흰 동그라미 표시를 전체 압력, 검은 동그라미 표시를 m/z=2인 가스의 분압, 흰 삼각 표시를 m/z=18인 가스의 분압, 검은 삼각 표시를 m/z=28인 가스의 분압, 흰 사각 표시를 m/z=40인 가스의 분압, 검은 사각 표시를 m/z=44인 가스의 분압으로 하였다. 또한, 도 29에는, 성막실 각 압력과 진공 펌프 배기를 멈추고난 후의 시간 관계를 도시한다. 또한, 각 압력은 사중극형 질량 분석계(quadrupole mass analyzer)(Q-mass라고도 한다) Qulee CGM-051(ULVAC, Inc. 제작)을 사용하여 측정하였다.
이렇게 하여 얻어진 각 압력으로부터 리크 레이트를 어림잡으면, 성막실 전체는 9.84×10-6Pa?m3/s, m/z=2인 가스는 3.24×10-6Pa?m3/s, m/z=18인 가스는 4.46×10-9Pa?m3/s, m/z=28인 가스는 7.74×10-6Pa?m3/s, m/z=40인 가스는 8.72×10-8Pa?m3/s, m/z=44인 가스는 7.89×10-7Pa?m3/s이었다.
또한, 리크 레이트는, 상기한 성막실의 각 압력과 진공 펌프 배기를 멈추고나 후의 시간 관계로 산출하였다. 구체적으로는, 진공 펌프 배기를 멈추고 나서 1분인 때의 각 압력과 15분인 때의 각 압력의 차이를 시간으로 나누고, 성막실의 용적을 곱한 값을 리크 레이트로 하였다.
(실시예 2)
본 실시예에서는, 실시예 1에서 나타낸 스퍼터링 장치의 성막실에 대하여, 성막실에 존재하는 불순물을 더 제거하기 위해서, 가열한 희가스 등의 불활성 가스를 공급함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 행한 예를 나타낸다.
구체적으로는, 성막실에, 압력이 20Pa가 되도록 온도가 70℃인 아르곤 가스를 1시간에 걸쳐 공급한 후, 진공 펌프 배기를 10분간 행하였다. 여기서는, 이 처리를 10회 반복하여 행하였다.
이렇게 불순물을 더 제거한 성막실에서, 전체 압력은 1.34×10-5Pa, m/z=2인 가스의 분압은 7.58×10-6Pa, m/z=18인 가스의 분압은 5.79×10-6Pa, m/z=28인 가스의 분압은 8.40×10-6Pa, m/z=40인 가스의 분압은 1×10-7Pa 이하(측정 하한 이하) 및 m/z=44인 가스의 분압은 1×10-7Pa 이하(측정 하한 이하)이었다.
도 37은, 성막실의 전체 압력과 진공 펌프 배기를 멈추고난 후의 시간 관계이다. 또한, 각 압력은 사중극형 질량 분석계 Qulee CGM-051(ULVAC,Inc. 제작)을 사용하여 측정하였다. 또한, 측정자로서 측정자 M-11(ULVAC, Inc. 제작)을 사용하였다.
이렇게 하여 얻어진 전체 압력으로부터 리크 레이트를 어림잡으면 성막실 전체는 6.94×10-6Pa?m3/s, m/z=2인 가스는 3.13×10-6Pa?m3/s, m/z=18인 가스는 3.20×10-9Pa?m3/s, m/z=28인 가스는 3.12×10-6Pa?m3/s, m/z=40인 가스는 7.27×10-8Pa?m3/s, m/z=44인 가스는 3.20×10-7Pa?m3/s이었다.
또한, 리크 레이트는, 성막실의 각 압력과 진공 펌프 배기를 멈추고난 후의 시간 관계로 산출하였다. 구체적으로는, 진공 펌프 배기를 멈추고나서 1분인 때의 전체 압력과 15분인 때의 전체 압력의 차이를 시간으로 나누고, 성막실의 용적을 곱한 값을 리크 레이트로 하였다.
표 1에 실시예 1과 실시예 2의 각 압력 및 각 리크 레이트의 비교를 기재한다.
이상에 나타내는 바와 같이, 가열한 아르곤 가스를 공급함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 행함으로써 성막실에 존재하는 불순물을 실시예 1과 비교하여 더 저감할 수 있었다. 그 결과, 불순물의 방출이 저감되어, 성막실의 각 압력 및 각 리크 레이트가 저감되는 것을 알 수 있다.
(실시예 3)
본 실시예에서는, 실시예 1에서 나타낸 스퍼터링 장치의 성막실을 사용하여 성막한 시료에 대하여 TDS 분석, SIMS 및 XRD 분석을 하였다.
시료는, 유리 기판 위에 In-Ga-Zn-O막을 100nm의 두께로 성막함으로써 제작하였다.
In-Ga-Zn-O막의 성막 조건을 이하에 나타낸다.
기판 온도를 250℃, 성막 압력을 0.3Pa, 성막 전력을 9kW(AC), 성막 가스로서 아르곤을 50sccm 및 산소를 50sccm, 타깃-기판간 거리를 150mm로 하였다. 또한, In:Ga:Zn=1:1:1[원자수 비]인 In-Ga-ZnO 타깃을 사용하였다.
우선은 TDS 분석을 하였다.
또한, TDS 분석에는, 승온 이탈 분석 장치 EMD-WA1000S/W(ESCO, Ltd., 제작)를 사용하였다.
도 32a 내지 32c에 시료의 TDS 분석 결과를 도시한다. 여기서, 도 32a는 m/z=18인 가스의 이온 강도, 도 32b는 m/z=28인 가스의 이온 강도, 도 32c는 m/z=44인 가스의 이온 강도이다. 또한, 도 32a 내지 32c에서, 실선이 가열 처리 없는 경우의 이온 강도, 점선이 성막 후에 질소 가스 분위기에서 350℃의 온도로 1시간 가열 처리를 행하고, 다음에 산화성 분위기(질소 가스가 80체적%, 산소 가스가 20체적%)에서 1시간 가열 처리를 행한 경우의 이온 강도를 도시한다.
얻어진 이온 강도에서, In-Ga-Zn-O막은, 성막 후에 가열 처리를 행함으로써m/z=18인 가스, m/z=28인 가스 및 m/z=44인 가스의 방출량이 저감하는 것을 알 수 있다.
다음에, 시료의 SIMS를 행하였다.
또한, SIMS에는, IMS 7fR(CAMECA사 제작)을 사용하였다.
도 33에 SIMS에 의한 수소의 뎁스 프로파일(depth profile)을 도시한다.
도 34에 SIMS에 의한 탄소의 뎁스 프로파일을 도시한다.
도 35에 SIMS에 의한 질소의 뎁스 프로파일을 도시한다.
또한, 도 33 내지 도 35에서, 실선이 가열 처리 없는 경우의 뎁스 프로파일, 점선이 성막 후에 질소 가스 분위기에서 450℃의 온도로 1시간 가열 처리를 행하고, 다음에 산화성 분위기(질소가 80체적%, 산소가 20체적%)에서 1시간 가열 처리를 행한 경우의 뎁스 프로파일을 도시한다.
얻어진 뎁스 프로파일에서, In-Ga-Zn-O막은, 성막 후에 가열 처리를 행함으로써 수소, 탄소 및 질소의 농도가 저감하는 것을 알 수 있다.
다음에, 시료의 XRD 분석을 하였다.
또한, XRD 분석에는, X선 회절 장치 D8 ADVANCE(Bruker AXS사 제작)를 사용하고, Out-of-Plane법으로 측정하였다.
도 36에 In-Ga-Zn-O막의 XRD 결과를 도시한다.
또한, 도 36에서, 실선이 가열 처리 없는 경우의 XRD 결과, 점선이 성막 후에 질소 가스 분위기에서 450℃의 온도로 1시간 가열 처리를 행하고, 다음에 산화성 분위기(질소가 80체적%, 산소가 20체적%)에서 1시간 가열 처리를 행한 경우의 XRD 결과를 도시한다.
도 36에서, 어느 시료라도 복수의 결정성 피크를 갖는 것을 알 수 있다. 또한, 결정성 피크의 강도는, 성막 후에 가열 처리를 행함으로써 강해지는 것을 알 수 있다.
실시예 1에서 나타낸 스퍼터링 장치의 성막실을 사용하여 성막한 In-Ga-Zn-O막은, 불순물 농도가 낮고, 결정 영역을 갖는 것을 알 수 있다.
10: 성막실
10a: 성막실
10b: 성막실
10c: 성막실
11: 기판 공급실
12a: 로드 록실
12b: 로드 록실
13: 반송실
14: 카세트 포트
15: 기판 가열실
20a: 성막실
20b: 성막실
22a: 로드 록실
22b: 로드 록실
25: 기판 가열실
32: 타깃
34: 타깃 홀더
42: 기판 홀더
44: 기판 히터
46: 셔터 축
48: 셔터 판
50: RF 전원
52: 정합기
54: 정제기
55: 질량 유량계
56: 가스 공급원
57: 가스 가열 기구
58: 진공 펌프
59: 진공 펌프
68: 대향 전극
100: 기판
102: 하지 절연막
104: 게이트 전극
106: 산화물 반도체막
112: 게이트 절연막
116: 한 쌍의 전극
204: 게이트 전극
206: 산화물 반도체막
212: 게이트 절연막
216: 한 쌍의 전극
304: 게이트 전극
306: 산화물 반도체막
312: 게이트 절연막
316: 한 쌍의 전극
318: 보호 절연막
406: 산화물 반도체막
416: 한 쌍의 전극
418: 보호 절연막
502: 하지 절연막
504: 게이트 전극
506: 산화물 반도체막
506a: 고저항 영역
506b: 저저항 영역
507: 산화물 반도체막
507a: 고저항 영역
507b: 저저항 영역
512: 게이트 절연막
516: 한 쌍의 전극
518: 보호 절연막
520: 보호막
522: 배선
524: 측벽 절연막
602: 하지 절연막
604: 게이트 전극
606: 산화물 반도체막
606a: 고저항 영역
606b: 저저항 영역
612: 게이트 절연막
616: 한 쌍의 전극
618: 보호 절연막
622: 배선
700: 기판
702: 하지 절연막
704: 게이트 전극
706: 산화물 반도체막
712: 게이트 절연막
716: 한 쌍의 전극
718: 층간 절연막
722: 배선
728: 보호 절연막
1141: 스위칭 소자
1142: 반도체 장치
1143: 반도체 장치군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 콘트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 콘트롤러
1195: 타이밍 콘트롤러
1196: 레지스터
1197: 레지스터 콘트롤러
1198: 버스 인터페이스
1199: ROM
2200: 화소
2210: 액정 소자
2220: 커패시터
2230: 트랜지스터
3100: 기판
3102: 하지 절연막
3104: 게이트 전극
3106: 산화물 반도체막
3106a: 고저항 영역
3106b: 저저항 영역
3112: 게이트 절연막
3116: 한 쌍의 전극
3118: 층간 절연막
3120: 보호막
3122: 배선
3124: 측벽 절연막
3326: 전극
3328: 층간 절연막
3330: 커패시터
3340: 트랜지스터
3350: 트랜지스터
3382: 하지 절연막
3384: 반도체막
3384a: 저항 영역
3384b: 저항 영역
3384c: 저항 영역
3386: 게이트 절연막
3392: 게이트 전극
3394: 측벽 절연막
3396: 층간 절연막
4300: 케이스
4301: 버튼
4302: 마이크로폰
4303: 표시부
4304: 스피커
4305: 카메라
4310: 케이스
4311: 표시부
4320: 케이스
4321: 버튼
4322: 마이크로폰
4323: 표시부
10a: 성막실
10b: 성막실
10c: 성막실
11: 기판 공급실
12a: 로드 록실
12b: 로드 록실
13: 반송실
14: 카세트 포트
15: 기판 가열실
20a: 성막실
20b: 성막실
22a: 로드 록실
22b: 로드 록실
25: 기판 가열실
32: 타깃
34: 타깃 홀더
42: 기판 홀더
44: 기판 히터
46: 셔터 축
48: 셔터 판
50: RF 전원
52: 정합기
54: 정제기
55: 질량 유량계
56: 가스 공급원
57: 가스 가열 기구
58: 진공 펌프
59: 진공 펌프
68: 대향 전극
100: 기판
102: 하지 절연막
104: 게이트 전극
106: 산화물 반도체막
112: 게이트 절연막
116: 한 쌍의 전극
204: 게이트 전극
206: 산화물 반도체막
212: 게이트 절연막
216: 한 쌍의 전극
304: 게이트 전극
306: 산화물 반도체막
312: 게이트 절연막
316: 한 쌍의 전극
318: 보호 절연막
406: 산화물 반도체막
416: 한 쌍의 전극
418: 보호 절연막
502: 하지 절연막
504: 게이트 전극
506: 산화물 반도체막
506a: 고저항 영역
506b: 저저항 영역
507: 산화물 반도체막
507a: 고저항 영역
507b: 저저항 영역
512: 게이트 절연막
516: 한 쌍의 전극
518: 보호 절연막
520: 보호막
522: 배선
524: 측벽 절연막
602: 하지 절연막
604: 게이트 전극
606: 산화물 반도체막
606a: 고저항 영역
606b: 저저항 영역
612: 게이트 절연막
616: 한 쌍의 전극
618: 보호 절연막
622: 배선
700: 기판
702: 하지 절연막
704: 게이트 전극
706: 산화물 반도체막
712: 게이트 절연막
716: 한 쌍의 전극
718: 층간 절연막
722: 배선
728: 보호 절연막
1141: 스위칭 소자
1142: 반도체 장치
1143: 반도체 장치군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 콘트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 콘트롤러
1195: 타이밍 콘트롤러
1196: 레지스터
1197: 레지스터 콘트롤러
1198: 버스 인터페이스
1199: ROM
2200: 화소
2210: 액정 소자
2220: 커패시터
2230: 트랜지스터
3100: 기판
3102: 하지 절연막
3104: 게이트 전극
3106: 산화물 반도체막
3106a: 고저항 영역
3106b: 저저항 영역
3112: 게이트 절연막
3116: 한 쌍의 전극
3118: 층간 절연막
3120: 보호막
3122: 배선
3124: 측벽 절연막
3326: 전극
3328: 층간 절연막
3330: 커패시터
3340: 트랜지스터
3350: 트랜지스터
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3384b: 저항 영역
3384c: 저항 영역
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3392: 게이트 전극
3394: 측벽 절연막
3396: 층간 절연막
4300: 케이스
4301: 버튼
4302: 마이크로폰
4303: 표시부
4304: 스피커
4305: 카메라
4310: 케이스
4311: 표시부
4320: 케이스
4321: 버튼
4322: 마이크로폰
4323: 표시부
Claims (14)
- 희가스와 산소로 이루어진 그룹으로부터 선택된 1종 이상을 함유하는 가스를, 사중극형 질량 분석계(quadrupole mass analyzer)로 측정된, 질량 전하 비(mass-to-charge ratio)가 18인 가스, 질량 전하 비가 28인 가스 및 질량 전하 비가 44인 가스의 분압이 각각 3×10-5Pa 이하인 성막실(成膜室) 내로 공급하고;
상기 성막실에서 스퍼터링법에 의해 산화물 반도체를 성막함을 포함하는, 산화물 반도체막의 성막 방법. - 희가스와 산소로 이루어진 그룹으로부터 선택된 1종 이상을 함유하는 가스를, 사중극형 질량 분석계로 측정된, 질량 전하 비가 44인 가스 및 질량 전하 비가 18인 가스, 질량 전하 비가 28인 가스의 리크 레이트(leak rate)가 각각 1×10-6Pa?m3/s 이하, 1×10-7Pa?m3/s 이하 및 1×10-5Pa?m3/s 이하인 성막실 내로 공급하고;
상기 성막실에서 스퍼터링법에 의해 산화물 반도체를 성막함을 포함하는, 산화물 반도체막의 성막 방법. - 반도체 장치로서,
상기 반도체 장치는 트랜지스터를 포함하고, 상기 트랜지스터는
산화물 반도체막;
상기 산화물 반도체막과 접하는 게이트 절연막; 및
상기 게이트 절연막을 개재하여 상기 산화물 반도체막에 중첩하는 게이트 전극을 포함하고,
상기 산화물 반도체막 중의 탄소 농도가, 2차 이온 질량 분석에 의한 측정으로 5×1019atoms/cm3 미만인, 반도체 장치. - 제3항에 있어서, 상기 산화물 반도체막 중의 수소 농도가, 2차 이온 질량 분석에 의한 측정으로 5×1019atoms/cm3 미만인, 반도체 장치.
- 제3항에 있어서, 상기 산화물 반도체막 중의 질소 농도가, 2차 이온 질량 분석에 의한 측정으로 5×1019atoms/cm3 미만인, 반도체 장치.
- 산화물 반도체막, 상기 산화물 반도체막과 접하는 게이트 절연막, 및 상기 게이트 절연막을 개재하여 상기 산화물 반도체막에 중첩하는 게이트 전극을 형성함을 포함하는 반도체 장치의 제작 방법으로서,
희가스와 산소로 이루어진 그룹으로부터 선택된 1종 이상을 함유하는 가스를, 사중극형 질량 분석계로 측정된, 질량 전하 비가 44인 가스의 분압이 3×10-5Pa 이하인 성막실 내로 공급하고, 상기 성막실에서 타깃에 전력을 인가하는 스퍼터링법을 수행함으로써 상기 산화물 반도체막을 성막하는, 반도체 장치의 제작 방법. - 제6항에 있어서, 상기 게이트 전극이 상기 산화물 반도체막 위에 형성되는, 반도체 장치의 제작 방법.
- 제6항에 있어서, 상기 산화물 반도체막이 상기 게이트 전극 위에 성막되는, 반도체 장치의 제작 방법.
- 제6항에 있어서, 상기 성막실에서의, 사중극형 질량 분석계로 측정된, 질량 전하 비가 18인 가스의 분압이 3×10-5Pa 이하인, 반도체 장치의 제작 방법.
- 제6항에 있어서, 상기 성막실에서의, 사중극형 질량 분석계로 측정된, 질량 전하 비가 28인 가스의 분압이 3×10-5Pa 이하인, 반도체 장치의 제작 방법.
- 제6항에 있어서, 상기 성막실에서의, 사중극형 질량 분석계로 측정된, 질량 전하 비가 18인 가스 및 질량 전하 비가 28인 가스의 분압이 각각 3×10-5Pa 이하인, 반도체 장치의 제작 방법.
- 산화물 반도체막을 포함하는 트랜지스터, 상기 산화물 반도체막과 접하는 게이트 절연막, 및 상기 게이트 절연막을 개재하여 상기 산화물 반도체막에 중첩하는 게이트 전극을 형성함을 포함하는 반도체 장치의 제작 방법으로서,
희가스와 산소로 이루어진 그룹으로부터 선택된 1종 이상을 함유하는 가스를, 사중극형 질량 분석계로 측정된, 질량 전하 비가 44인 가스의 리크 레이트가 3×10-6Pa?m3/s 이하인 성막실 내로 공급하고, 상기 성막실에서 스퍼터링법을 수행함으로써 상기 산화물 반도체막을 성막하는, 반도체 장치의 제작 방법. - 제12항에 있어서, 상기 성막실에서의, 사중극형 질량 분석계로 측정된, 질량 전하 비가 18인 가스의 리크 레이트가 1×10-7Pa?m3/s 이하인, 반도체 장치의 제작 방법.
- 제12항에 있어서, 상기 성막실에서의, 사중극형 질량 분석계로 측정된, 질량 전하 비가 28인 가스의 리크 레이트가 1×10-5Pa?m3/s 이하인, 반도체 장치의 제작 방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120055560A KR20120132394A (ko) | 2011-05-25 | 2012-05-24 | 산화물 반도체막의 성막 방법, 반도체 장치 및 반도체 장치의 제작 방법 |
Country Status (1)
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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