JP2017135255A5 - - Google Patents

Description

上記目的を達成するために、本発明は、同一の半導体基板（７０，９０）にダイオード素子（１１）とスイッチング素子（１２）とが並列して形成された逆導通スイッチング素子（１０，２０）と、逆導通スイッチング素子に形成される複数のゲート電極（８２）にゲート電圧を印加する駆動部（３０，４０）と、主にスイッチング素子に電流が流れる順導通モードと、主にダイオード素子に電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
ダイオード素子は、第１導電型の第１不純物領域（７２ａ，７３ａ，７５ａ）と、第１不純物領域に接合して形成された第２導電型の第２不純物領域（７６ａ，９１）と、第１不純物領域と電気的に接続される第１電極（７１，９５）と、第２不純物領域と電気的に接続される第２電極（７８，９４）と、を有し、ゲート電極に所定のゲート電圧が印加されることにより、第１不純物領域に反転層が生じるものであり、
スイッチング素子は、ダイオード素子と共通した第１電極および第２電極を有するとともに、ゲート電極に所定のゲート電圧が印加されることによりオンの状態とされて第１電極と第２電極との間に電流が流れるものであり、
複数のゲート電極は、スイッチング素子をオンの状態とする第１ゲート電圧が入力される第１ゲート電極（８２ａ）と、第１ゲート電圧とは独立して制御され、第２電極の電位と同一、もしくは、第２電極の電位を基準として第１ゲート電圧の極性と反対の極性となる第２ゲート電圧が入力される第２ゲート電極（８２ｂ）と、を有し、
ダイオード素子に属するゲート電極は、少なくとも第２ゲート電極を含み、スイッチング素子に属するゲート電極は、少なくとも第１ゲート電極を含み、第１電極と第２電極との間を流れる電流に基づいて、モード判定部により、逆導通モードと判定された際、もしくは、逆導通モードか順導通モードかを判定できない際、第２ゲート電極に、第２ゲート電圧が印加されることを特徴としている。

Claims (10)

1. 同一の半導体基板（７０，９０）にダイオード素子（１１）とスイッチング素子（１２）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
   前記逆導通スイッチング素子に形成される複数のゲート電極（８２）にゲート電圧を印加する駆動部（３０，４０）と、
   主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオード素子に電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
   前記ダイオード素子は、
   第１導電型の第１不純物領域（７２ａ，７３ａ，７５ａ）と、
   前記第１不純物領域に接合して形成された第２導電型の第２不純物領域（７６ａ，９１）と、
   前記第１不純物領域と電気的に接続される第１電極（７１，９５）と、
   前記第２不純物領域と電気的に接続される第２電極（７８，９４）と、を有し、
   前記ゲート電極に所定のゲート電圧が印加されることにより、前記第１不純物領域に反転層が生じるものであり、
   前記スイッチング素子は、
   前記ダイオード素子と共通した前記第１電極および前記第２電極を有するとともに、前記ゲート電極に所定のゲート電圧が印加されることによりオンの状態とされて前記第１電極と前記第２電極との間に電流が流れるものであり、
   前記複数のゲート電極は、
   前記スイッチング素子をオンの状態とする第１ゲート電圧が入力される第１ゲート電極（８２ａ）と、
   前記第１ゲート電圧とは独立して制御され、前記第２電極の電位と同一、もしくは、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性となる第２ゲート電圧が入力される第２ゲート電極（８２ｂ）と、を有し、
   前記ダイオード素子に属する前記ゲート電極は、少なくとも前記第２ゲート電極を含み、前記スイッチング素子に属する前記ゲート電極は、少なくとも前記第１ゲート電極を含み、
   前記第１電極と前記第２電極との間を流れる電流に基づいて、前記モード判定部により、前記逆導通モードと判定された際、もしくは、前記逆導通モードか前記順導通モードかを判定できない際、前記第２ゲート電極に、前記第２ゲート電圧が印加される半導体装置。
2. 前記ダイオード素子における前記第１不純物領域は、前記第２不純物領域に隣接する位置に第１導電型のバリア領域（７５ａ，９２）を有し、
   前記ゲート電極に所定のゲート電圧が印加されることにより、前記バリア領域に反転層が生じる、請求項１に記載の半導体装置。
3. 前記ダイオード素子は、
   前記第１不純物領域にあって、前記第２不純物領域とは離間しつつ前記第１電極と前記第２電極との間の電流経路に形成された第２導通型の第３不純物領域（７４ａ，９３）をさらに有する、請求項１または請求項２に記載の半導体装置。
4. 前記駆動部は、前記逆導通モードと判定された際、もしくは、前記逆導通モードか前記順導通モードかを判定できない際、ハイレベルとローレベルの２値を少なくとも有しＰＷＭ制御されたゲート電圧を前記第２ゲート電極に印加するものであり、
   前記ローレベルは、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性である請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記駆動部は、前記逆導通モードと判定された際、もしくは、前記逆導通モードか前記順導通モードかを判定できない際、常に前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性であるゲート電圧を前記第２ゲート電極に印加する請求項１〜３のいずれか１項に記載の半導体装置。
6. 前記駆動部は、前記逆導通モードと判定された際、前記第１電極と前記第２電極との間に流れるダイオード電流の大きさが所定の閾値以上の場合に、前記第２電極の電位と同一のゲート電圧を前記第２ゲート電極に印加し、
   前記ダイオード電流の大きさが所定の閾値より小さい場合に、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性であるゲート電圧を前記第２ゲート電極に印加する請求項１〜３のいずれか１項に記載の半導体装置。
7. 前記ダイオード素子が形成される領域と、前記スイッチング素子が形成される領域との境界となる混成領域における前記ゲート電極は、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性であるゲート電圧が印加可能である請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記ダイオード素子が形成される領域と、前記スイッチング素子が形成される領域との境界となる混成領域における前記ゲート電極は、前記第１ゲート電圧が印加可能である請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記スイッチング素子に属する前記ゲート電極は、前記第２ゲート電極を含む請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記駆動部は、前記逆導通モードと判定された際、前記第１ゲート電極に印加されるゲート電圧を前記第２電極の電位と同一とする請求項１〜９のいずれか１項に記載の半導体装置。