JP2015135927A5

JP2015135927A5 -

Info

Publication number: JP2015135927A5
Application number: JP2014007506A
Authority: JP
Filing date: 2014-01-20
Publication date: 2016-04-14

Description

実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、第１領域と第２領域とを有する第１導電形の第１半導体領域と、前記第１領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する素子部と、前記第２領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と、前記第４半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、前記第１半導体領域、前記第４半導体領域、および前記第５半導体領域に、第２絶縁膜を介して接する第４電極と、を備える。

Claims

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１領域と第２領域とを有する第１導電形の第１半導体領域と、
前記第１領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の少なくとも１つから放出される熱を検出する素子部と、
前記第２領域において、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
前記第１半導体領域、前記第４半導体領域、および前記第５半導体領域に、第２絶縁膜を介して接する第４電極と、
を備えた半導体装置。
前記第１領域と前記素子部との距離は、前記第２領域と前記素子部との距離よりも短い請求項１に記載の半導体装置。
前記第２電極は、第１電極部と第２電極部とを有し、
前記第２半導体領域は、前記第１半導体領域と前記第１電極部との間に設けられ、
前記第３半導体領域は、前記第２半導体領域と前記第１電極部との間に設けられ、
前記第４半導体領域は、前記第１半導体領域と前記第２電極部との間に設けられ、
前記第５半導体領域は、前記第４半導体領域と前記第２電極部との間に設けられている請求項１または２に記載の半導体装置。
前記第１半導体領域は、第１面と前記第１面とは反対側の第２面とを有し、
前記素子部は、
前記第１半導体領域の前記第１面から前記第２面の側に向かって設けられた第１導電形の第６半導体領域と、
前記第６半導体領域に電気的に接続された第５電極と、
前記第１半導体領域の前記第１面から前記第２面の側に向かって設けられ、前記第６半導体領域に接する第２導電形の第７半導体領域と、
前記第７半導体領域に電気的に接続された第６電極と、
を有する請求項１〜３のいずれか１つに記載の半導体装置。
前記第１半導体領域の上側に設けられた絶縁層をさらに備え、
前記素子部は、
前記第１半導体領域の上側に設けられ、前記絶縁層内に設けられた第１導電形の第６半導体領域と、
前記第６半導体領域に電気的に接続された第５電極と、
前記第１半導体領域の上側に設けられ、前記第６半導体領域に接し、前記絶縁層内に設けられた第２導電形の第７半導体領域と、
前記第７半導体領域に電気的に接続された第６電極と、
を有する請求項１〜３のいずれか１つに記載の半導体装置。
前記第３電極と第１電極との間に、第３絶縁膜を介して前記第１半導体領域に接する第７電極と、
前記第４電極と第１電極との間に、第４絶縁膜を介して前記第１半導体領域に接する第８電極と、
をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
前記第１半導体領域の上に設けられた第１導電形の第８半導体領域と、
前記第８半導体領域の上に設けられた第２導電形の第９半導体領域および第１０半導体領域と、
前記第９半導体領域に電気的に接続された第９電極と、
前記第１０半導体領域に電気的に接続された第１０電極と、
前記第８半導体領域、前記第９半導体領域、および前記第１０半導体領域に、第５絶縁膜と介して接する第１１電極と、
をさらに備え、
前記第９電極は、前記第４電極に電気的に接続されている請求項１〜６のいずれか１つに記載の半導体装置。
前記第１電極と前記第１半導体領域との間に、前記第２半導体領域および前記第４半導体領域よりも不純物濃度が高い第２導電形の第１０半導体領域を、さらに備えた請求項１〜７のいずれか１つに記載の半導体装置。
前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において、前記第３電極と前記第４電極とが交互に配列されている請求項１〜８のいずれか１つに記載の半導体装置。
前記第１半導体領域と前記第２電極との間において、前記第２半導体領域と前記第４半導体領域とが連続して設けられている請求項１〜９のいずれか１つに記載の半導体装置。
基板と、
前記請求項１〜８のいずれか１つに記載された半導体装置であり、前記半導体装置の前記第１電極を前記基板に電気的に接続させた半導体装置と、
前記基板に電気的に接続された第１電極端子と、
前記半導体装置の前記第２電極に電気的に接続された第２電極端子と、
前記半導体装置の前記第３電極に電気的に接続され、前記半導体装置の前記第４電極に電気的に接続可能な第３電極端子と、
を備えた半導体モジュール。
第１電位が供給される第１配線と、
前記第１電位とは異なる第２電位が供給される第２配線と、
前記第１電位および前記第２電位とは異なる第３電位が供給される第３配線と、
前記第３配線に接続された第１ゲート電極を有し、前記第１配線と前記第２配線との間に接続された第１スイッチ素子であり、前記第１ゲート電極への前記第３電位の供給によって、前記第１配線と前記第２配線との間が導通が可能な第１スイッチ素子と、
第２ゲート電極を有し、前記第１配線と前記第２配線との間において、前記第１スイッチ素子と並列に接続された第２スイッチ素子であり、前記第２ゲート電極が前記第３配線に導通した場合、前記第１配線と前記第２配線との間が導通することが可能な第２スイッチ素子と、
アノード電極およびカソード電極を有し、前記第１スイッチ素子から放出される熱を検出し、前記アノード電極が前記第３配線に接続され、前記カソード電極が前記第２配線に接続された素子と、
第３ゲート電極を有し、前記第３配線と前記第２ゲート電極との間に接続された第３スイッチ素子と、
前記素子に印加される電圧と、基準電圧との電位差を検知し、前記電位差に応じて、前記第３スイッチング素子をオン状態またはオフ状態にし、前記第２スイッチ素子を介して前記第１配線と前記第２配線との間の経路を電気的に導通状態または非導通状態にさせることが可能な制御素子と、
を備えた電子回路。
前記第３スイッチング素子は、ｐチャネル形のトランジスタを有し、
前記制御素子は、前記印加電圧が前記基準電圧以上の場合に電圧を前記トランジスタのゲートに供給し、前記第３スイッチング素子を前記オフ状態にし、
前記制御素子は、前記印加電圧が前記基準電圧よりも低い場合に、前記電圧を前記トランジスタの前記ゲートに供給せず、前記第３スイッチング素子を前記オン状態にする請求項１２に記載の電子回路。
前記第３スイッチング素子は、ｐチャネル形のトランジスタを有し、
前記制御素子は、前記印加電圧が前記基準電圧以上の場合に電圧を前記トランジスタのゲートに供給し、前記第３スイッチング素子を前記オン状態にし、
前記制御素子は、前記印加電圧が前記基準電圧よりも低い場合に、前記電圧を前記トランジスタの前記ゲートに供給せず、前記第３スイッチング素子を前記オフ状態にする請求項１２に記載の電子回路。