CN104795393A - 半导体装置、半导体模块以及电子电路 - Google Patents

半导体装置、半导体模块以及电子电路 Download PDF

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Abstract

实施方式的半导体装置具备：第一半导体区域，设置于第一电极与第二电极之间；第二半导体区域，设置于第一半导体区域与第二电极之间；第三半导体区域，设置于第二半导体区域与第二电极之间；第三电极；第四半导体区域；第五半导体区域，设置于第四半导体区域与第二电极之间；第四电极；以及温度检测元件部，设置于第一半导体区域上，并且检测从位于第一电极与第二半导体区域之间的第一半导体区域、第二半导体区域以及所述第三半导体区域中的至少一个释放的热。

Description

半导体装置、半导体模块以及电子电路
关联申请
本申请享受以日本专利申请2014-7506号(申请日：2014年1月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置、半导体模块以及电子电路。
背景技术
在使用了晶体管等开关元件的电压变换器(例如，DC-DC转换器)中，其变换效率(输出针对输入的比例)在某个输出电流下成为最大，在该输出电流以外变换效率降低。作为其理由的一个原因，可以举出在输出电流小的区域中，开关元件的开关损失以及栅极驱动损失针对输出电力相对变大等。另一方面，在输出电流大的区域中，以开关元件的ON(接通)电阻为起因的导通损失变大。因此，需要以在某个输出电流下使变换效率成为最佳的方式，设计开关元件。
但是，在使输出电流变化来使用电压变换器的情况下，有时，最佳的元件设计条件根据输出电流而发生偏移。
发明内容
本发明提供一种能够抑制与输出电流的变化相伴的变换效率的降低的半导体装置、半导体模块以及电子电路。
实施方式的半导体装置，具备：第一电极；第二电极；第一导电类型的第一半导体区域，设置于所述第一电极与所述第二电极之间，具有第一区域和第二区域；第二导电类型的第二半导体区域，在所述第一区域中，设置于所述第一半导体区域与所述第二电极之间；第一导电类型的第三半导体区域，设置于所述第二半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；第三电极，经由第一绝缘膜与所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域相接；温度检测元件部，在所述第一区域中，检测从所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热；第二导电类型的第四半导体区域，在所述第二区域中，设置于所述第一半导体区域与所述第二电极之间；第一导电类型的第五半导体区域，设置于所述第四半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；第四电极，经由第二绝缘膜与所述第一半导体区域、所述第四半导体区域以及所述第五半导体区域相接；以及温度检测元件部，设置于所述第一半导体区域上，检测从位于所述第一电极与所述第二半导体区域之间的所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热。
附图说明
图1(a)是第一实施方式的电子电路图，图1(b)是第一实施方式的电子电路的时序图。
图2(a)是第一实施方式的半导体装置的示意性的俯视图，图2(b)是第一实施方式的半导体装置的示意性的剖面图。
图3(a)是第一实施方式的半导体模块的第一例的示意性的俯视图，图3(b)是第一实施方式的半导体模块的第二例的示意性的俯视图。
图4(a)是DC-DC转换器的电路图，图4(b)是输出电流与效率的关系，图4(c)是有效面积与损失的关系。
图5(a)是第一实施方式的半导体装置的第一变形例的示意性的俯视图，图5(b)是第一实施方式的半导体装置的第一变形例的示意性的剖面图。
图6(a)是第一实施方式的半导体装置的第二变形例的示意性的俯视图，图6(b)、(c)是第一实施方式的半导体装置的第二变形例的示意性的剖面图。
图7(a)是第二实施方式的半导体装置的示意性的俯视图，图7(b)是第二实施方式的半导体装置的示意性的剖面图。
图8(a)是第二实施方式的半导体模块的第一例的示意性的俯视图，图8(b)是第二实施方式的半导体模块的第二例的示意性的俯视图，图8(c)是第二实施方式的半导体模块的第三例的示意性的俯视图。
图9(a)是第三实施方式的电子电路图，图9(b)是第三实施方式的电子电路的时序图。
图10是第四实施方式的电子电路图。
图11(a)以及图11(b)是第四实施方式的电子电路的时序图。
图12(a)以及图12(b)是示出第四实施方式的半导体装置的第一例的动作的示意性的剖面图。
图13(a)是第四实施方式的半导体装置的第一例的示意性的剖面图，图13(b)是第四实施方式的半导体装置的第一例的示意性的剖面图。
图14(a)是第四实施方式的半导体装置的第二例的示意性的俯视图，图14(b)是第四实施方式的半导体装置的第二例的示意性的剖面图。
图15(a)是第五实施方式的电子电路图，图15(b)是第五实施方式的电子电路的时序图。
图16(a)是第六实施方式的第一例的电子电路图，图16(b)是第六实施方式的第二例的电子电路图。
图17(a)是第七实施方式的电子电路图，图17(b)是第七实施方式的电子电路的时序图。
图18(a)是第八实施方式的电子电路图，图18(b)是第八实施方式的电子电路的时序图。
具体实施方式
以下，参照附图，说明实施方式。在以下的说明中，对同一部件附加同一符号，关于说明了一次的部件，适当省略其说明。
(第一实施方式)
从第一实施方式的电子电路进行说明。
图1(a)是第一实施方式的电子电路图，图1(b)是第一实施方式的电子电路的时序图。
首先，说明第一实施方式的电子电路500A的结构。
电子电路500A具备第一布线501、第二布线502、第三布线503、第一开关元件FET1、第二开关元件FET2、整流元件Di、第三开关元件FET3、以及比较器CMP。
对第一布线(漏极布线)501例如供给漏极电位(第一电位)。对第二布线(源极布线)502供给与漏极电位不同的源极电位(第二电位)。源极电位是比漏极电位低的电位。例如，源极电位是接地电位。对第三布线(栅极布线)503供给与漏极电位以及源极电位不同的栅极电位(第三电位)。
关于第一开关元件FET1，通过其栅电极50a控制开关动作。第一开关元件FET1是例如n沟道型的MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。第一开关元件FET1连接于第一布线501与第二布线502之间。栅电极50a与第三布线503连接。如果对栅电极50a供给了阈值电压(Vth)以上的栅极电位，则第一开关元件FET1成为ON状态，第一布线501与第二布线502之间经由第一开关元件FET1导通。
关于第二开关元件FET2，通过其栅电极50b控制开关动作。第二开关元件FET2是例如n沟道型的MOSFET。第二开关元件FET2在第一布线501与第二布线502之间与第一开关元件FET1并联地连接。
第三开关元件FET3连接于第三布线503与第二开关元件FET2的栅电极50b之间。关于第三开关元件FET3，通过其栅电极Vg3控制开关动作。第三开关元件FET3是例如p沟道型的MOSFET。
如果第三开关元件FET3成为ON状态，则第二开关元件FET2的栅电极50b与第三布线503导通。在栅电极50b与第三布线503导通了的情况下，对栅电极50b供给阈值电压(Vth)以上的栅极电位，第二开关元件FET2成为ON状态。即，第一布线501与第二布线502之间经由第二开关元件FET2导通。
整流元件Di(温度检测元件)是例如具有阳极电极以及阴极电极的pn二极管。整流元件Di的阳极电极与第三布线503连接，阴极电极与第二布线502连接。该整流元件Di与第一开关元件FET1热结合。此处，“A与B热结合”意味着，“A”发出了的热能够由于热传导而传导到“B”的状态。例如，整流元件Di能够检测通过其Vf的变化而从第一开关元件FET1的基极区域、源极区域、以及漂移区域的至少一个释放的热。
整流元件Di由于第一开关元件FET1发出了的热，其正向电压(Vf)发生变化。换言之，通过检测正向电压(Vf)，能够探测第一开关元件FET1的温度。因此，整流元件Di还被称为温度检测二极管。
在电子电路500A中，在第一开关元件FET1的温度低于规定值的状态下，第一布线501与第二布线502之间经由第一开关元件FET1成为导通状态，如果第一开关元件FET1的温度成为规定值以上，则第一布线501与第二布线502之间经由第一开关元件FET1以及第二开关元件FET2成为导通状态(将后述)。
比较器CMP(控制元件)探测整流元件Di的正向电压(Vf)与基准电压的电位差。然后，通过该电位差是否为规定值以上，第三开关元件FET3的栅电极Vg3的电位变化，第三开关元件FET3成为ON状态，或者成为OFF(断开)状态。即，比较器CMP是控制第三开关元件FET3的开关动作的控制元件。
通过基准电压源VREF产生基准电压。基准电压源期望针对温度变化具有稳定的特性，期望使用齐纳二极管、二极管、使用了FET的热电压的热电压源、带隙基准电压源。另外，在电子电路500A中，在第三布线503与整流元件Di之间连接了电阻R1，在第三布线503与基准电压源VREF之间连接了电阻R2。在第二开关元件FET2的阈值电压被设定得较低的情况下，也可以将下拉电阻R3连接于第二开关元件FET2的栅电极50b与第二布线502之间。电子电路500A设置于例如未图示的半导体封装内。
说明被嵌入到电子电路500A的元件。
图2(a)是第一实施方式的半导体装置的示意性的俯视图，图2(b)是第一实施方式的半导体装置的示意性的剖面图。此处，在图2(b)中，示出了图2(a)的A-A’线处的剖面。
在图2(a)、(b)所示的半导体装置1A中，半导体层20具有第一区域201和第二区域202。半导体装置1A是在第一区域201中包括上述第一开关元件FET1、并在第二区域202中包括第二开关元件FET2、和整流元件Di的复合半导体装置。另外，在第一区域201中，设置了整流元件Di。半导体装置1A是所谓上下电极构造的半导体装置，具有沟槽栅极构造的MOSFET。图示了的半导体装置1A是表示所谓半导体芯片的内部一部分的例子。在半导体装置1A中，第一开关元件FET1所占的面积小于第二开关元件FET2所占的面积。
半导体装置1A具备漏电极10(第一电极)、源电极11(第二电极)、半导体层20(第一半导体区域)、基极区域30a(第二半导体区域)、源极区域40a(第三半导体区域)、栅电极50a(第三电极)、基极区域30b(第四半导体区域)、源极区域40b(第五半导体区域)、栅电极50b(第四电极)、以及整流元件Di(整流元件部)。
源电极11设置于漏电极10上。此处，源电极11具有第一电极部11a和第二电极部11b。在漏电极10与源电极11之间设置了n型的半导体层20。半导体层20是半导体装置1A的漂移区域。半导体层20具有上表面20u(第一面)、和与上表面20u相反一侧的下表面20d(第二面)。半导体层20也可以作为半导体区域20。
基极区域30a设置于半导体层20与源电极11的第一电极部11a之间。基极区域30a的导电类型是p型。
源极区域40a设置于基极区域30a与源电极11的第一电极部11a之间。源极区域40a与第一电极部11a相接。源极区域40a的导电类型是n+形。源极区域40a的杂质浓度高于半导体层20的杂质浓度。
栅电极50a经由栅极绝缘膜51a(第一绝缘膜)与半导体层20、基极区域30a以及源极区域40a相接。在栅电极50a与源电极11的第一电极部11a之间设置了层间绝缘膜52a。在半导体装置1A中，设置了多个栅电极50a。
第一开关元件FET1具有源电极11的第一电极部11a、第一电极部11a的下侧的漏电极10、第一电极部11a与漏电极10之间的半导体层20、基极区域30a、源极区域40a以及栅电极50a等。
另外，在与设置了基极区域30a的区域不同的区域中，设置了基极区域30b。基极区域30b设置于半导体层20与源电极11的第二电极部11b之间。基极区域30b的导电类型是p型。也可以包括在后面例示的半导体装置，在半导体层20与源电极11之间，基极区域30a和基极区域30b被连续地连接，它们相连。
源极区域40b设置于基极区域30b与源电极11的第二电极部11b之间。源极区域40b与第二电极部11b相接。源极区域40b的导电类型是n+形。源极区域40b的杂质浓度高于半导体层20的杂质浓度。另外，源极区域40a和源极区域40b也可以被设置于相连的基极区域30a、30b。
栅电极50b经由栅极绝缘膜51b(第二绝缘膜)与半导体层20、基极区域30b、以及源极区域40b相接。在栅电极50b与源电极11的第二电极部11b之间，设置了层间绝缘膜52b。在半导体装置1A中，设置了多个栅电极50b。
第二开关元件FET2具有源电极11的第二电极部11b、第二电极部11b的下侧的漏电极10、第二电极部11b与漏电极10之间的半导体层20、基极区域30b、源极区域40b以及栅电极50b等。
第一开关元件FET1以及第二开关元件FET2共享半导体层20。第一开关元件FET1设置于半导体层20的第一区域201中、第二开关元件FET2设置于半导体层20的第二区域202中。另外，第一开关元件FET1以及第二开关元件FET2分别具有独立的栅电极，通过各个栅电极，分别被独立地控制。
另外，在图1(b)中，显示了被分成2个的源电极11(第一电极部11a、第二电极部11b)、以及、被分成2个的基极区域30a、30b，但未将它们分开的构造也包含于实施方式中。其原因为，第一开关元件FET1和第二开关元件FET2在漏极/源极之间并联地连接。
另外，在半导体装置1A中，设置了作为除空穴层发挥功能的p+型的接触区域15a、15b。接触区域15a设置于相邻的栅电极50a之间，接触区域15b设置于相邻的栅电极50b之间。接触区域15a的上端与源电极11的第一电极部11a连接，其下端与基极区域30a相接。接触区域15b的上端与源电极11的第二电极部11b连接，其下端与基极区域30b相接。
另外，在半导体装置1A中，在半导体层20上设置了整流元件Di。整流元件Di具有阴极电极60(第五电极)、阳极电极61(第六电极)、n型半导体区域62(第六半导体区域)、以及p型半导体区域63(第七半导体区域)。
n型半导体区域62是从半导体层20的上表面20u朝向下表面20d侧设置的。p型半导体区域63是从半导体层20的上表面20u朝向下表面20d侧设置的。在p型半导体区域63的下侧，设置了n型半导体区域62。p型半导体区域63与n型半导体区域62相接，p型半导体区域63和n型半导体区域62进行pn接合。n型半导体区域62与阴极电极60电连接。p型半导体区域63与阳极电极61电连接。
整流元件Di与第一开关元件FET1之间的距离比整流元件Di与第二开关元件FET2(第二区域)之间的距离短。换言之，第一区域201与整流元件Di之间的距离比第二区域202与整流元件Di之间的距离短。即，整流元件Di相比于第二开关元件FET2被配置得更靠近第一开关元件FET1(第一区域)。
此处，在第一开关元件FET1的附近配置了的整流元件Di与第一开关元件FET1热结合。即，整流元件Di与位于漏电极10与基极区域30a之间的半导体层20、基极区域30a、以及源极区域40a的至少一个热结合。整流元件Di受到第一开关元件FET1发出的热的影响，其温度变化。例如，在图2(b)中，通过箭头H表示从第一开关元件FET1向整流元件Di传导热的状态。
另外，在整流元件Di的下侧，设置了阱状的p型半导体区域70。p型半导体区域70与电极71相接，经由电极71与源电极11连接。由此，整流元件Di与开关元件FET1、FET2的绝缘被确保。
在实施方式中，半导体层20、基极区域30a、30b、源极区域40a、40b、整流元件Di各自的主成分是例如硅(Si)。作为n+型、n型等导电类型(第一导电类型)的杂质元素，例如应用磷(P)、砷(As)等。作为p+型、p型等导电类型(第二导电类型)的杂质元素，例如应用硼(B)等。
基极区域30a、30b、p型半导体区域63是例如通过对半导体层20注入第二导电类型的杂质元素并加热而形成的。源极区域40a、40b是例如通过对基极区域30a、30b注入第一导电类型的杂质元素并进行加热而形成的。p型半导体区域70是例如通过对半导体层20注入第二导电类型的杂质元素并加热而形成的。n型半导体区域62是例如通过对p型半导体区域70注入第一导电类型的杂质元素并进行加热而形成的。p型半导体区域63是例如通过对n型半导体区域62注入第二导电类型的杂质元素并进行加热而形成的。另外，作为半导体的材料，也可以代替硅(Si)，使用硅碳化物(SiC)、氮化镓(GaN)等。
另外，半导体装置不限于沟槽栅极构造，也可以是平面栅极构造。另外，不限于在源电极以及漏电极和半导体层20的上下配置的构造，在半导体层20的上侧，横向排列了源电极和漏电极的构造也包含于实施方式中。
说明被嵌入到电子电路500A中的半导体模块。
图3(a)是第一实施方式的半导体模块的第一例的示意性的俯视图，图3(b)是第一实施方式的半导体模块的第二例的示意性的俯视图。
半导体模块100A具有作为支撑基板的一个例子的导电性基板110、半导体装置1A、模拟控制芯片2A、第一电极端子111A、第二电极端子112A、以及第三电极端子113A。
半导体装置1A以使半导体装置1A的漏电极10与导电性基板110电连接的方式，被搭载于导电性基板110上。第一电极端子111A与导电性基板110电连接。第二电极端子112A经由布线(接合线)120与半导体装置1A的源电极11电连接。第二电极端子112A经由布线121与模拟控制芯片2A连接。
第三电极端子113A经由布线122、123与半导体装置1A的栅电极50a电连接。第三电极端子113A能够经由布线122、124与半导体装置1A的栅电极50b电连接。半导体装置1A中的整流元件Di的阴极电极60经由布线121、125与第二电极端子112A连接。整流元件Di的阳极电极61经由布线122、126与第三电极端子113A连接。
模拟控制芯片2A具有电子电路500A中的第三开关元件FET3、比较器CMP、电阻R1、电阻R2、以及基准电压源VREF。
第一电极端子111A与电子电路500A的第一布线501连接。第二电极端子112A与电子电路500A的第二布线502连接。第三电极端子113A与电子电路500A的第三布线503连接。
在图3(a)所示的半导体模块100A中，示出了在导电性基板110上，半导体装置1A和模拟控制芯片2A分离了的构造，但也可以在导电性基板110上，搭载将半导体装置1A和模拟控制芯片2A集中为一个的芯片。
另外，在半导体模块100A中，第一电极端子111A、第二电极端子112A以及第三电极端子113A在相同的方向上延伸，并且它们并行。不限于这样的方式，例如，也可以如图3(b)所示的半导体模块100B那样，在与第一电极端子111A的相反一侧配置第二电极端子112A和第三电极端子113A。
另外，半导体模块100A、100B搭载具备源极端子/漏极端子/栅极端子的3端子构造的MOSFET，该MOSFET具有与以往的3端子构造的MOSFET的兼容性。另外，即使在代替MOSFET而使用了IGBT(将后述)的情况下，也同样地具有兼容性。
在说明第一实施方式的电子电路500A、以及半导体装置1A的动作之前，说明一般的DC-DC转换器的输出电流与变换效率的关系。此处，作为变换效率，例如用输出电力相对输入电力的比例表示。作为DC-DC转换器的开关元件，使用了一般的MOSFET。
图4(a)是DC-DC转换器的电路图，图4(b)是输出电流与变换效率的关系，图4(c)是有效面积与损失的关系。
图4(a)所示的DC-DC转换器具备高电压侧的开关元件SWH、和低电压侧的开关元件SWL。此处，开关元件SWH、SWL具有例如MOSFET。
如图4(b)所示，变换效率在某个输出电流值I0下成为最大。但是，关于变换效率，不论小于还是大于输出电流值I0，都降低。其理由在于，在输出电流小于输出电流值I0的区域中，MOSFET的开关损失以及栅极驱动损失针对输出电力相对变大。另一方面，在输出电流大于输出电流值I0的区域中，以MOSFET的接通电阻为主要原因的导通损失变大。在DC-DC转换器的电路设计中，以在必要的输出电流下使变换效率成为最大的方式，设计最佳的MOSFET。图4(c)示出其概念。
图4(c)示出了MOSFET的有效面积(有效区域的面积)与导通损失的关系。此处，MOSFET设为是同一单元构造，进而，输出电流值和动作频率被设定为规定的值。另外，总体的导通损失由例如开关损失、导通损失、以及栅极驱动损失之和决定。
如果增大有效面积，则一般开关元件的接通电阻降低。因此，导通损失大致与有效面积成反比例地减少。另一方面，如果有效面积增加，则一般开关充电(Qsw)增加。因此，开关时间增加，开关损失相对有效面积线性地增加。此处，设为栅极驱动电流恒定。另外，如果有效面积增加，则栅极驱动损失也增加。在DC-DC转换器的电路设计中，以使总体的损失成为最小的方式，决定最佳的有效面积。
但是，在使输出电流变化了的情况下，根据输出电流，有效面积与导通损失的关系变化。因此，即使决定了在某个输出电流值下最佳的有效面积，在其他输出电流值下，其有效面积未必最佳。即，在输出电流的宽范围内，难以实现高效的电路。
作为改善该问题的方法，有在半导体芯片内将MOSFET的漏极-源极之间并联地连接，切换MOSFET的栅极，使有效面积变化的方法。根据该方法，即使变更了输出电流值，也能够得到最佳的有效面积。但是，在该方法中，通过在半导体芯片外设置了的外部控制器控制该切换。进而，还有需要检测输出电流来调节动作对象的元件数的栅极驱动器的情况。
相对于此，在第一实施方式中，不需要外部控制器、栅极驱动器而检测开关元件的负载的大小，根据该负载的大小，使元件的有效面积变化。即，在第一实施方式中，不需要外部控制器、栅极驱动器，在输出电流的宽范围内，实现高效的电路。以下，说明第一实施方式的电子电路500A的动作。
使用图1(a)以及图1(b)，进一步详细地说明第一实施方式的电子电路500A的动作。另外，关于半导体模块，以半导体模块100A为例子。
如果对图1(a)所示的第一开关元件FET1的栅电极50a施加阈值电压(Vth)以上的电压，则第一开关元件FET1成为ON状态，在第一开关元件FET1的源极/漏极之间流过电流(以下，漏极电流)。此处，第二开关元件FET2和第三开关元件FET3处于OFF状态。在图1(b)中，将该状态的期间表示为期间A。在该阶段中，相对第一开关元件FET1的负载轻，且漏极电流比较小。在该情况下，第二开关元件FET2和第三开关元件FET3处于OFF状态，仅第一开关元件FET1动作。
接下来，如果针对第一开关元件FET1的负载变重，而漏极电流变大，则由于以第一开关元件FET1的接通电阻为起因的导通损失而第一开关元件FET1发热。在图1(b)中，将该状态的期间设为期间B。
此处，关于整流元件(温度检测二极管)Di的Vf(正向电压)，如果以整流元件Di的半导体成分是硅(Si)为主成分，则具有-2.0(mV/℃)～-2.5(mV/℃)的温度系数。
如果第一开关元件FET1的漏极电流增加，而第一开关元件FET1的元件温度上升，则整流元件Di的温度上升，Vf降低。换言之，通过探测Vf，能够检测漏极电流。另外，电子电路500A的源极线设为被接地。因此，Vf降低意味着，对整流元件Di施加了的阳极电压(阳极施加电压)降低。
通过比较器CMP将整流元件Di的阳极电压与基准电压源VREF进行比较。例如，对比较器CMP，作为反转输入(in-)输入来自基准电压源VREF的电压，作为非反转输入(in+)输入整流元件Di的阳极电压。
在基准电压源VREF与整流元件Di的阳极电压之差大于规定值(例如，Δ0(V))的情况下，从比较器CMP输出电压，对第三开关元件FET3的栅电极Vg3施加电压。在该情况下，即使对栅电极Vg3供给了电压，第三开关元件FET3由于是p沟道型的MOSFET，所以成为OFF状态。
但是，如果第一开关元件FET1的元件温度上升，而整流元件Di的温度上升，则整流元件Di的阳极电压下降。之后，如果整流元件Di的阳极电压继续下降，而基准电压源VREF与整流元件Di的阳极电压之差小于规定值，则比较器CMP停止输出。
因此，不对第三开关元件FET3的栅电极Vg3供给电压，第三开关元件FET3成为ON状态。
由此，对第二开关元件FET2的栅电极50b供给阈值以上的电位，第二开关元件FET2成为ON状态。即，即使经由第二开关元件FET2，第一布线501与第二布线502之间也导通。
即，在针对第一开关元件FET1的负载变重了的状态下，对第二开关元件FET2的栅电极50b也施加电压，第二开关元件FET2也成为ON状态。由此，并联连接了的第一开关元件FET1、和第二开关元件FET2都成为ON状态，元件面积增加。因此，半导体模块100A的接通电阻降低。其结果，半导体模块100A的导通损失降低。
这样，半导体模块100A在对第一开关元件FET1施加了轻负载的情况下，仅第一开关元件FET1动作。因此，半导体模块100A的开关损失、以及驱动损失降低。另外，在对第一开关元件FET1施加了重负载的情况下，第一开关元件FET1以及第二开关元件FET2动作，半导体模块100A的接通电阻降低。因此，半导体模块100A的导通损失变小。
接下来，说明电子电路500A的定时动作。
图1(b)所示的期间C表示使第一开关元件FET1在重负载下进行开关动作了时的动作。在使第一开关元件FET1高速进行开关动作的情况下，相比于第一开关元件FET1的温度降低的时间，开关时间更短，所以第一开关元件FET1的温度上升到某个基准温度以上。由此，与第一开关元件FET1并联地相连了的第二开关元件FET2也进行开关动作。
如果利用元件温度与漏极电流的相关关系，则能够通过元件温度间接地监视漏极电流。即，电子电路500A具备通过检测元件温度，能够逐次存储最近的漏极电流的存储器功能(存储器动作单元)。
作为实时地检测漏极电流的方法，有在开关脉冲的时间内测定漏极电流，而想要以极其短的时间切换并行动作的MOSFET的数量的方法。在该方法中，开关频率受控制电路的动作速度限制，所以需要使用外部控制器内的逻辑电路来存储最近的开关时的动作电流。进而，需要以比开关脉冲周期长的跨度(时间的宽度)切换并行动作的MOSFET的数量。另外，在漏极电流中由于开关而易于附加噪声，所以有难以正确地实时地测定漏极电流值的情况。
相对于此，在第一实施方式的利用元件温度的漏极电流检测中，由于利用了探测从第一开关元件FET1释放的热的方法，所以不需要复杂的逻辑电路。例如，在第一实施方式中，使用半导体封装内的热容量，通过整流元件Di检测热，所以能够探测动作电流的平均值。另外，在热探测这样的方法中，存在噪声不易附加到漏极电流这样的优点。
另外，图1(b)所示的期间D表示使第一开关元件FET1以轻负载进行了开关动作时的动作。在该情况下，即使使第一开关元件FET1高速进行开关动作，相比于第一开关元件FET1的温度下降的时间，开关时间更长。因此，第一开关元件FET1的温度维持比基准温度低的状态。由此，第二开关元件FET2维持OFF状态。
这样，根据第一实施方式，实现在宽的输出电流的范围内，实现高的变换效率的半导体装置、半导体模块以及电子电路。
(第一实施方式的第一变形例)
图5(a)是第一实施方式的半导体装置的第一变形例的示意性的俯视图，图5(b)是第一实施方式的半导体装置的第一变形例的示意性的剖面图。此处，在图5(b)中，示出了图5(a)的A-A’线处的剖面。
在半导体装置1B中，整流元件Di具备n型半导体区域64、p型半导体区域65、阴极电极60、以及阳极电极61。半导体装置1B的整流元件Di与第一开关元件FET1热结合。
n型半导体区域64以及p型半导体区域65设置于半导体层20的上表面20u的上侧。n型半导体区域64以及p型半导体区域65的材料以多晶硅为主成分。阴极电极60经由触点67与n型半导体区域64连接。阳极电极61经由触点66与p型半导体区域65连接。另外，n型半导体区域64以及p型半导体区域65被半导体层20的上表面20u中设置了的绝缘层58包围。n型半导体区域64以及p型半导体区域65设置于绝缘层58内。
在半导体装置1B中，n型半导体区域64以及p型半导体区域65通过绝缘层58而与半导体层20绝缘，所以在整流元件-第一开关元件FET1之间不存在寄生二极管。因此，在半导体装置1B中，相比于半导体装置1A，整流元件-第一开关元件FET1之间的耐圧提高，整流元件-第一开关元件FET1之间的泄漏被抑制。
(第一实施方式的第二变形例)
图6(a)是第一实施方式的半导体装置的第二变形例的示意性的俯视图，图6(b)、(c)是第一实施方式的半导体装置的第二变形例的示意性的剖面图。此处，图6(b)示出图6(a)的A-A’线处的剖面，图6(c)示出图6(a)的B-B’线处的剖面。
在半导体装置1C中，在栅电极50a与漏电极10之间，设置了场板电极55a(第七电极)。场板电极55a经由场板绝缘膜(第三绝缘膜)56a与半导体层20相接。另外，在栅电极50b与漏电极10之间，设置了场板电极55b(第八电极)。场板电极55b经由场板绝缘膜(第四绝缘膜)56b与半导体层20相接。场板电极55b与源电极11或者栅电极50电连接。
在半导体装置1C中，整流元件Di设置于半导体层20上。整流元件Di具备n型半导体区域68、p型半导体区域69、阴极电极60、以及阳极电极61。半导体装置1C的整流元件Di与第一开关元件FET1热结合。
p型半导体区域69是从半导体层20的上表面20u朝向下表面20d侧设置的。n型半导体区域68是从半导体层20的上表面20u朝向下表面20d侧设置的。在p型半导体区域69的下侧，设置了n型半导体区域68。p型半导体区域69与n型半导体区域68相接，p型半导体区域69和n型半导体区域68进行了pn接合。n型半导体区域68与阴极电极60电连接。p型半导体区域69与阳极电极61电连接。在整流元件Di的下侧，设置了p型半导体区域70。p型半导体区域70与源电极11电连接。
多个栅电极50a被夹在一对电极59之间。多个栅电极50b被夹在一对电极59之间。n型半导体区域68以及p型半导体区域69被夹在一对电极59之间。
在半导体装置1C中，在栅电极50a的下侧，设置了场板电极55a，在栅电极50b的下侧，设置了场板电极55b。由此，在半导体装置1C是OFF状态下，在半导体层20中耗尽层易于扩展而耐圧提高。进而，在半导体层20中耗尽层易于扩展，所以能够将半导体层20的杂质浓度设定得高于半导体装置1A、1B的半导体层20的杂质浓度。由此，半导体层20的电阻率降低，半导体装置1C的接通电阻进一步降低。
为了确保整流元件Di、与第一开关元件FET1以及第二开关元件FET2的元件间耐圧，期望整流元件Di也成为沟槽场板构造。
另外，在半导体装置1A～1C中，第一开关元件FET1和第二开关元件FET2各自的元件面积也可以被设计成第二开关元件FET2的元件面积大于第一开关元件FET1的元件面积。由此，仅第一开关元件FET1动作的期间的开关损失、驱动损失变得极小，在第一开关元件FET1和第二开关元件FET2并行动作的期间中，半导体装置1A～1C的接通电阻大幅降低。
(第二实施方式)
图7(a)是第二实施方式的半导体装置的示意性的俯视图，图7(b)是第二实施方式的半导体装置的示意性的剖面图。此处，图7(b)示出图7(a)的A-A’线处的剖面。
关于第三开关元件FET3，也可以不是模拟控制芯片而是嵌入于半导体装置3中。
在半导体装置3中，n型的基极区域31(第八半导体区域)是从半导体层20的上表面20u朝向下表面20d侧设置的。在基极区域31上，设置了p+型的源极区域41s(第九半导体区域)、和p+型的漏极区域41d(第十半导体区域)。源极区域41s以及漏极区域41d的杂质浓度高于基极区域30a、30b的杂质浓度。
对源极区域41s电连接了源电极13(第九电极)。对漏极区域41d电连接了漏电极12(第十电极)。栅电极53(第十一电极)与基极区域31、源极区域41s、以及漏极区域41d，经由栅极绝缘膜54(第五绝缘膜)相接。
第三开关元件FET3具有源电极13、漏电极12、基极区域31、源极区域41s、漏极区域41d、以及栅电极53等。这样，第三开关元件FET3具有例如平面栅极构造。第三开关元件FET3是p沟道型的MOSFET。
源电极13与第一开关元件FET1的栅电极50a电连接。漏电极12与第二开关元件FET2的栅电极50b电连接。栅电极53与比较器CMP的输出部连接。
图8(a)是第二实施方式的半导体模块的第一例的示意性的俯视图，图8(b)是第二实施方式的半导体模块的第二例的示意性的俯视图，图8(c)是第二实施方式的半导体模块的第三例的示意性的俯视图。
在半导体模块100C中，以使半导体装置3的漏电极10与导电性基板110电连接的方式，在导电性基板110上搭载了半导体装置3。
第二电极端子112A经由布线120与半导体装置3的源电极11电连接。第二电极端子112A经由布线121与模拟控制芯片2B连接。
第三电极端子113A经由布线122、123与半导体装置3的栅电极50a电连接。第三电极端子113A能够经由布线122、124与半导体装置3的栅电极50b电连接。半导体装置3中的整流元件Di的阴极电极60经由布线121、125与第二电极端子112A连接。整流元件Di的阳极电极61经由布线122、126与第三电极端子113A连接。
另外，第三开关元件FET3的栅电极53经由布线128与模拟控制芯片2B中的比较器CMP的输出侧连接。除此以外，第三开关元件FET3的源电极13与第一开关元件FET1的栅电极50a经由布线(未图示)电连接。第三开关元件FET3的漏电极12与第二开关元件FET2的栅电极50b经由布线(未图示)电连接。此处，未图示的布线并不是接合线，而是例如在半导体装置3内蜿蜒的内部布线。
模拟控制芯片2B具有电子电路500A中的比较器CMP、电阻R1、电阻R2、以及基准电压源VREF。
第一电极端子111A与电子电路500A的第一布线501连接。第二电极端子112A与电子电路500A的第二布线502连接。第三电极端子113A与电子电路500A的第三布线503连接。
在图8(a)所示的半导体模块100C中，示出了在导电性基板110上，半导体装置3和模拟控制芯片2B离开了的构造，但也可以在导电性基板110上，搭载了将半导体装置3和模拟控制芯片2B集中为1个的芯片。
另外，也可以如图8(b)所示的半导体模块100D那样，在与第一电极端子111A的相反一侧，配置第二电极端子112A、和第三电极端子113A。
另外，也可以如图8(c)所示的半导体模块100E那样，在第一开关元件FET1与第二开关元件FET2之间，配置第三开关元件FET3。由此，第三开关元件FET3与第一开关元件FET1之间的栅极布线以及第三开关元件FET3与第二开关元件FET2之间的栅极布线变短，双方的栅极布线电阻降低。
根据第二实施方式，将第一开关元件FET1、第二开关元件FET2、以及第三开关元件FET3集成到半导体装置3。如果是这样的构造，能够不通过接合线而是通过半导体装置3内的内部布线，连接第一开关元件FET1以及第二开关元件FET2、和第三开关元件FET3。由此，能够减少接合线的个数，第一开关元件FET1以及第二开关元件FET2的栅极布线电阻进一步降低。
另外，根据半导体模块100C、100D，能够分开处理大电力的单元和模拟控制的单元，能够分别实现设计最佳化。
另外，第三开关元件FET3需要功率器件混载工艺且占有比较大的元件面积。在第二实施方式中，能够将第三开关元件FET3从模拟控制芯片拆下，在未形成第三开关元件FET3的模拟控制芯片中，能够实现基于微细CMOS工艺的控制部的低功耗化。
例如，在作为第二开关元件FET2的栅极耐圧，需要+20V的情况下，关于第三开关元件FET3的漏极-源极耐圧，需要-20V的绝对值以上的电压，难以通过在形成模拟控制芯片时使用的微细CMOS工艺，形成第三开关元件FET3。因此，第三开关元件FET3期望形成于搭载了第一开关元件FET1以及第二开关元件FET2的芯片内。
另外，半导体模块100C、100D搭载具备源极端子/漏极端子/栅极端子的3端子构造的MOSFET，该MOSFET具有与以往的3端子构造的MOSFET的兼容性。
(第三实施方式)
图9(a)是第三实施方式的电子电路图，图9(b)是第三实施方式的电子电路的时序图。
在电子电路中，在第一布线501-第二布线502之间并行动作的开关元件不限于第一开关元件FET1以及第二开关元件FET2这2个。根据第三实施方式，能够使在第一布线501-第二布线502之间并行动作的开关元件成为至少3个。
在第三实施方式的电子电路500B中，作为在第一布线501-第二布线502之间并行动作的开关元件，除了第一开关元件FET1以及第二开关元件FET2以外，还嵌入了第四开关元件FET4。
例如，在电子电路500B中，代替嵌入到电子电路500A中的第三开关元件FET3，置换了与第三开关元件FET3相同的结构的第三开关元件FET3A。此处，第三开关元件FET3A的栅电极的符号被表示为“Vg3A”。进而，在电子电路500B中，嵌入了第五开关元件FET3B。
另外，在电子电路500B中，代替嵌入到电子电路500A的比较器CMP，置换了与比较器CMP相同的结构的比较器CMP1。进而，在电子电路500B中，嵌入了比较器CMP2。
在电子电路500B中，整流元件Di与第一开关元件FET1以及第二开关元件FET2热结合。整流元件Di由于第一开关元件FET1以及第二开关元件FET2的至少某一个发出了的热，其正向电压(Vf)变化。
关于第四开关元件FET4，通过其栅电极50c，控制开关动作。第四开关元件FET4是例如n沟道型的MOSFET。第四开关元件FET4在第一布线501与第二布线502之间，与第一开关元件FET1以及第二开关元件FET2并联连接。
第五开关元件FET3B连接于第三布线503与第四开关元件FET4的栅电极50c之间。第五开关元件FET3B具有栅电极Vg3B。第五开关元件FET3B是例如p沟道型的MOSFET。
如果第五开关元件FET3B成为ON状态，则第四开关元件FET4的栅电极50c与第三布线503导通。在栅电极50c与第三布线503导通了的情况下，对栅电极50c供给阈值电压以上的栅极电位，第四开关元件FET4成为ON状态。即，第一布线501与第二布线502之间经由第四开关元件FET4也导通。
比较器CMP2探测整流元件Di的阳极电压与基准电压的电位差。然后，通过该电位差是否为规定值以上，第五开关元件FET3B的栅电极Vg3B的电位变化，第五开关元件FET3B成为ON状态，或者成为OFF状态。另外，比较器CMP1和比较器CMP2分别比较不同的基准电压与Vf之差。另外，在比较器CMP1与比较器CMP2之间，连接了电阻R4，在比较器CMP2与第二布线502之间，连接了电阻R5。
使用图9(a)以及图9(b)，进一步详细说明电子电路500B的动作。
如果对第一开关元件FET1的栅电极50a，施加了阈值电压(Vth)以上的电压，则第一开关元件FET1成为ON状态，在第一开关元件FET1的源极/漏极之间流过漏极电流。此处，第二开关元件FET2、第三开关元件FET3A、第四开关元件FET4、以及第五开关元件FET3B处于OFF状态。在图9(b)中，将该状态的期间被表示为期间A。
在该阶段中，针对第一开关元件FET1的负载轻，且漏极电流比较小。在该情况下，第二开关元件FET2、第三开关元件FET3A、第四开关元件FET4、以及第五开关元件FET3B处于OFF状态，仅第一开关元件FET1动作。
接下来，如果针对第一开关元件FET1的负载变重，而漏极电流变大，则由于以第一开关元件FET1的接通电阻为起因的导通损失而第一开关元件FET1发热。在图9(b)中，将该状态的期间设为期间B。
如果第一开关元件FET1的漏极电流增加，而第一开关元件FET1的元件温度上升，则整流元件Di的温度上升，Vf降低。通过比较器CMP1将该Vf与基准电压源VREF进行比较，如果电压低于基准电压源VREF，则不从比较器CMP1向第三开关元件FET3A的栅电极Vg3A输出信号，第三开关元件FET3A成为ON状态。由此，对第二开关元件FET2的栅电极50b供给阈值以上的电位，第二开关元件FET2成为ON状态。即，即使经由第二开关元件FET2，第一布线501与第二布线502之间也导通。
接下来，如果针对第一开关元件FET1以及第二开关元件FET2的负载变重，而漏极电流进一步变大，则由于以第一开关元件FET1的接通电阻以及第一开关元件FET2的接通电阻为起因的导通损失，第一开关元件FET1和第二开关元件FET2都发热。在图9(b)中，将该状态的期间设为期间C。
如果第一开关元件FET1以及第二开关元件FET2的漏极电流增加，而第一开关元件FET1以及第二开关元件FET2的元件温度上升，则整流元件Di的温度进一步上升，Vf进一步降低。通过比较器CMP2将该Vf与基准电压源VREF进行比较，如果电压低于基准电压源VREF，则不从比较器CMP2向第五开关元件FET3B的栅电极Vg3B输出信号，第五开关元件FET3B成为ON状态。
由此，对第四开关元件FET4的栅电极50c供给阈值以上的电位，第四开关元件FET4成为ON状态。即，即使经由第四开关元件FET4，第一布线501与第二布线502之间也导通。
这样，按照电子电路500B内的发热变大的顺序，按照第一开关元件FET1、第二开关元件FET2、第四开关元件FET4的顺序，进行并行动作。开关元件的元件面积期望被设计成成为第一开关元件FET1≤第二开关元件FET2≤第四开关元件FET4。
(第四实施方式)
图10是第四实施方式的电子电路图。
图11(a)以及图11(b)是第四实施方式的电子电路的时序图。
在图10所示的电子电路500C中，将电子电路500A的第一开关元件FET1置换为第六开关元件IGBT1，将第二开关元件FET2置换为第七开关元件IGBT2。第六开关元件IGBT1以及第七开关元件IGBT2各自具有IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。
关于第六开关元件IGBT1，通过其栅电极50a控制开关动作。关于第七开关元件IGBT2，通过其栅电极50b控制开关动作。此处，第一布线501是集电极布线，第二布线502是发射极布线。
图11(a)、(b)的横轴是时间，在纵轴中，一并地显示了集电极电流(Ic)、栅极电压(Vg)、以及集电极-发射极间饱和电压(Vce(sat)(Collector to Emitter Saturation Voltage))。
图11(a)示出与图1(b)所示的“期间A”对应的状态。在该情况下，仅第六开关元件IGBT1成为ON状态，在第一布线501与第二布线502之间，流过仅第六开关元件IGBT1成为ON状态时的电流。在该情况下，空穴注入比较少，流过尾电流的时间变短。因此，断开时间变短，开关损失变小。Vce(sat)大于后述图11(b)的Vce(sat)。
另一方面，图11(b)示出与图1(b)所示的“期间B”对应的状态。在该情况下，第六开关元件IGBT1以及第七开关元件IGBT2都成为ON状态，在第一布线501与第二布线502之间，流过比图11(a)大的电流。在该情况下，空穴注入相比于图11(a)的情况增加，而流过尾电流的时间变长。因此，Vce(sat)比图11(a)降低，导通损失降低。这样，在期间A中，开关损失小，在期间B中，导通损失降低。
即，在电子电路500C中，实质上Vce(sat)与断开损失的折衷的关系被消除。
图12(a)是第四实施方式的半导体装置的第一例的示意性的俯视图，图12(b)是第四实施方式的半导体装置的第一例的示意性的剖面图。此处，图12(b)示出图12(a)的A-A’线处的剖面。
在图12(a)、(b)所示的半导体装置4A是包括第六开关元件IGBT1、第七开关元件IGBT2、以及整流元件Di的复合半导体装置。半导体装置4A具有沟槽栅极构造的IGBT。
在半导体装置4A中，发射极电极11设置于集电极电极10上。在集电极电极10与发射极电极11之间，设置了n型的半导体层20。在半导体层20与集电极电极10之间，设置了p+型的集电极层22。集电极层22的杂质浓度高于基极区域30的杂质浓度。在集电极层22与半导体层20之间，设置了n型的缓冲层21。缓冲层21的杂质浓度高于半导体层20的杂质浓度。
在半导体装置4A中，p型的基极区域30设置于半导体层20与发射极电极11之间。发射极区域40设置于基极区域30与发射极电极11之间。发射极区域40与发射极电极11相接。发射极区域40的导电类型是n+型。发射极区域40的杂质浓度高于半导体层20的杂质浓度。
栅电极50a与半导体层20、基极区域30、以及发射极区域40经由栅极绝缘膜51a相接。在半导体装置4A中，设置了多个栅电极50a。
第六开关元件IGBT1具有发射极电极11、集电极电极10、半导体层20、基极区域30、发射极区域40、缓冲层21、集电极层22、以及栅电极50a等。
另外，在半导体装置4A中，除了栅电极50a以外还设置了栅电极50b。栅电极50b与半导体层20、基极区域30、以及发射极区域40经由栅极绝缘膜51b相接。在半导体装置4A中，设置了多个栅电极50a。
在半导体装置4A中，在相对从集电极电极10朝向发射极电极11的方向交叉的方向(例如垂直)上交替排列。例如，栅电极50a和栅电极50b是在相对半导体层20的上表面20u平行的方向上交替排列的。另外，第七开关元件IGBT2具有发射极电极11、集电极电极10、半导体层20、基极区域30、发射极区域40、缓冲层21、集电极层22、以及栅电极50b等。
第六开关元件IGBT1以及第七开关元件IGBT2共享半导体层20、基极区域30、以及发射极区域40。第六开关元件IGBT1以及第七开关元件IGBT2分别具有独立的栅电极，通过各自的栅电极，分别独立地控制。
在半导体装置4A中，整流元件Di具备n型半导体区域64、p型半导体区域65、阴极电极60、以及阳极电极61。半导体装置4A的整流元件Di与第六开关元件IGBT1或者第七开关元件IGBT2热结合。
n型半导体区域64以及p型半导体区域65设置于半导体层20的上表面20u的上侧。阴极电极60经由触点67与n型半导体区域64连接。阳极电极61经由触点66与p型半导体区域65连接。另外，n型半导体区域64以及p型半导体区域65被在半导体层20的上表面20u中设置了的绝缘层58包围。另外，整流元件Di也可以是图2(b)所示的整流元件Di。
另外，在半导体装置4A中，交替排列了栅电极50a和栅电极50b。由此，半导体装置4A进行以下说明的动作。
图13(a)以及图13(b)是示出第四实施方式的半导体装置的第一例的动作的示意性的剖面图。图中的“e”表示电子，“h”示意性地表示空穴。另外，图中的箭头示意性地表示形成了沟道的状态。
在图13(a)所示的状态下，在多个栅电极中，仅对栅电极50a施加了阈值以上的电压。换言之，对作为多个栅电极的大致一半的数量的栅电极50a施加了阈值以上的电压。即，在图13(a)所示的状态下通过栅极注入的电子数被限制，向元件内注入的空穴也变少。因此，在断开时，载流子快速消灭。因此，开关动作变快。
另一方面，在图13(b)所示的状态下，对栅电极50a以及栅电极50b施加了阈值以上的电压。即，对多个栅电极的全部施加了阈值以上的电压。由此，在图13(b)所示的状态下，相比于图13(a)所示的状态，注入的载流子量变大。即，图13(b)所示的状态相比于图13(a)所示的状态，处于重负载状态。因此，在断开时，集电极-发射极间饱和电压(Vce(sat))降低。由此，导通损失降低。
另外，通过栅电极50a和栅电极50b的交替排列，相比于后述半导体装置4B，动作中的半导体层20中的每单位面积的载流子量减少，断开时间变短。另外，在仅对栅电极50a施加阈值电位以上的电压，而仅第六开关元件IGBT1动作了时，栅电极50b成为例如0V。因此，在栅电极50b的下侧的半导体层20中，空穴易于滞留而更易于引起传导调制。由此，半导体装置4A的接通电阻相比于半导体装置4B降低。
另外，从半导体装置4A去掉了集电极层22的构造也包含于实施方式中。即，在MOSFET中，在相对半导体层20的上表面20u平行的方向上交替排列了栅电极50a和栅电极50b的构造也包含于实施方式中。
图14(a)是第四实施方式的半导体装置的第二例的示意性的俯视图，图14(b)是第四实施方式的半导体装置的第二例的示意性的剖面图。
在半导体装置4B中，发射极电极11具有第一电极部11a和第二电极部11b。另外，基极区域30被分成基极区域30a和基极区域30b。整流元件Di配置于第六开关元件IGBT1的附近，与第六开关元件IGBT1热结合。整流元件Di也可以是图2(b)所示的整流元件Di。
基极区域30a设置于半导体层20与发射极电极11的第一电极部11a之间。发射极区域40a设置于基极区域30a与发射极电极11的第一电极部11a之间。发射极区域40a与第一电极部11a相接。发射极区域40a的导电类型是n+型。发射极区域40A的杂质浓度高于半导体层20的杂质浓度。
栅电极50a经由栅极绝缘膜51a与半导体层20、基极区域30a、以及发射极区域40a相接。在栅电极50a与发射极电极11的第一电极部11a之间设置了层间绝缘膜52a。在半导体装置4B中，设置了多个栅电极50a。
第六开关元件IGBT1具有发射极电极11的第一电极部11a、第一电极部11a的下侧的集电极电极10、第一电极部11a与集电极电极10之间的半导体层20、缓冲层21、集电极层22、基极区域30a、发射极区域40a、以及栅电极50a等。
另外，在与设置了基极区域30a的区域不同的区域中，设置了基极区域30b。基极区域30b设置于半导体层20与发射极电极11的第二电极部11b之间。基极区域30b的导电类型是p型。
发射极区域40b设置于基极区域30b与发射极电极11的第二电极部11b之间。发射极区域40b与第二电极部11b相接。发射极区域40b的导电类型是n+型。发射极区域40b的杂质浓度高于半导体层20的杂质浓度。
栅电极50b经由栅极绝缘膜51b与半导体层20、基极区域30b、以及发射极区域40b相接。在栅电极50b与发射极电极11的第二电极部11b之间，设置了层间绝缘膜52b。在半导体装置4B中，设置了多个栅电极50b。
第七开关元件IGBT2具有发射极电极11的第二电极部11b、第二电极部11b的下侧的集电极电极10、第二电极部11b与集电极电极10之间的半导体层20、缓冲层21、集电极层22、基极区域30b、发射极区域40b、以及栅电极50b等构成。
第六开关元件IGBT1以及第七开关元件IGBT2共享了半导体层20、缓冲层21、集电极层22。第六开关元件IGBT1以及第七开关元件IGBT2分别具有独立的栅电极，通过各自的栅电极，分别独立地控制。
(第五实施方式)
图15(a)是第五实施方式的电子电路图，图15(b)是第五实施方式的电子电路的时序图。
在图15(a)所示的电子电路500D中，整流元件Di与第六开关元件IGBT1以及第七开关元件IGBT2热结合。但是，在电子电路500D中，比较器CMP的反转输入(in-)、非反转输入(in+)与电子电路500C相反地连接。
通过这样的相反的连接，比较器CMP在整流元件Di的阳极电压、与基准电压的电位差是规定值以上的情况下，不对第三开关元件FET3的栅电极Vg3供给电压。其结果，p沟道型的第三开关元件FET3成为ON状态。
如果第三开关元件FET3成为ON状态，则第七开关元件IGBT2的栅电极50b与第三布线503导通。在栅电极50b对第三布线503导通了的情况下，对栅电极50b供给阈值电压(Vth)以上的栅极电位，第七开关元件IGBT2成为ON状态。
即，在电子电路500D中，预先，在图15(b)所示的期间A中，第一布线501与第二布线502之间经由第六开关元件IGBT1以及第七开关元件IGBT2导通。
但是，如果第六开关元件IGBT1以及第七开关元件IGBT2持续动作，而在第一布线501与第二布线502之间持续流过大电流，则第六开关元件IGBT1以及第七开关元件IGBT2有时陷入即将负载短路之前。将该状态设为期间B。此处，第三开关元件FET3具有p沟道型的晶体管，所以比较器CMP在阳极电压是基准电压以上的情况下，将电压供给到第三开关元件FET3的栅电极Vg3。即，第三开关元件FET3的晶体管成为ON状态。在这样的情况下，从第六开关元件IGBT1以及第七开关元件IGBT2发出的热量进一步变高。另外，如果假设引起负载短路，则第六开关元件IGBT1以及第七开关元件IGBT2发生热破坏。
在电子电路500D中，比较器CMP的反转输入(in-)、非反转输入(in+)与电子电路500C相反地连接。因此，如果整流元件Di的阳极电压、与基准电压的电位差小于规定值，则比较器CMP输出电压。由此，p沟道型的第三开关元件FET3成为OFF状态，第七开关元件IGBT2的栅电极50b的电位低于阈值。即，第七开关元件IGBT2也成为OFF状态。在图15(b)中，将该状态设为期间C。
比较器CMP在阳极电压低于基准电压的情况下，不将电压供给到第三开关元件FET3的栅电极Vg3，第三开关元件FET3的晶体管成为OFF状态。因此，在期间C中，第一布线501与第二布线502之间经由第七开关元件IGBT2成为非导通状态，经由第六开关元件IGBT1成为导通状态。
这样，在电子电路500D中，在通常动作时，使第六开关元件IGBT1以及第七开关元件IGBT2都动作，如果引起负载短路则立即、或者在即将负载短路之前，使第七开关元件IGBT2成为OFF，抑制饱和电流。由此，半导体装置的热破坏被抑制。
(第六实施方式)
图16(a)是第六实施方式的第一例的电子电路图，图16(b)是第六实施方式的第二例的电子电路图。
在图16(a)所示的电子电路500E中，除了电子电路500A的结构以外，在第三布线503与第一开关元件FET1的栅电极50a之间连接了电阻元件Rg1。另外，在电子电路500E中，除了电子电路500A的结构以外，在第三开关元件FET3与第二开关元件FET2的栅电极50b之间连接了电阻元件Rg2。
例如，在第一开关元件FET1的活性区域所占的面积小于第二开关元件FET2的活性区域所占的面积的情况下，被设定为电阻(Rg1)<电阻(Rg2)。
由此，在使第一开关元件FET1动作时，电阻元件Rg1的电阻低，实现第一开关元件FET1的高速动作。另一方面，在使第二开关元件FET2动作时，电阻元件Rg2的电阻高，能够防止向第二开关元件FET2的栅电极50b流入不需要的电流，进而，栅极振荡被抑制。
在图16(b)所示的电子电路500F中，除了电子电路500C的结构以外，在第三布线503与第六开关元件IGBT1的栅电极50a之间连接了电阻元件Rg1。另外，在电子电路500F中，除了电子电路500C的结构以外，在第三开关元件FET3与第七开关元件IGBT2的栅电极50b之间连接了电阻元件Rg2。
例如，在第六开关元件IGBT1的活性区域所占的面积小于第七开关元件IGBT2的活性区域所占的面积的情况下，被设计成电阻(Rg1)<电阻(Rg2)。
由此，在使第六开关元件IGBT1动作时，电阻元件Rg1的电阻低，实现第六开关元件IGBT1的高速动作。另一方面，在使第七开关元件IGBT2动作时，电阻元件Rg2的电阻高，能够防止向第七开关元件IGBT2的栅电极50b流入不需要的电流，进而，栅极振荡被抑制。
(第七实施方式)
图17(a)是第七实施方式的电子电路图，图17(b)是第七实施方式的电子电路的时序图。
图17(a)所示的电子电路500G具备第一布线501、第二布线502、第三布线503、第一开关元件FET1、第二开关元件FET2、整流元件Di、第三开关元件FET3A、第五开关元件FET3B、AND电路元件80、逆变器电路元件81、以及比较器CMP1、CMP2。
此处，设为第一开关元件FET1的有效面积小于第二开关元件FET2的有效面积。
第一开关元件FET1连接于第一布线501与第二布线502之间。其栅电极50a与第三开关元件FET3A的源极连接。第二开关元件FET2在第一布线501与第二布线502之间，与第一开关元件FET1并联地连接。其栅电极50b与第五开关元件FET3B的源极连接。
第三开关元件FET3A连接于第三布线503与第一开关元件FET1的栅电极50a之间。第五开关元件FET3B连接于第三布线503与第二开关元件FET2的栅电极50b之间。
如果第三开关元件FET3A成为ON状态，则第一开关元件FET1的栅电极50a与第三布线503导通。在栅电极50a与第三布线503导通了的情况下，对栅电极50a供给阈值电压以上的栅极电位，第一开关元件FET1成为ON状态。即，第一布线501与第二布线502之间经由第一开关元件FET1导通。
如果第五开关元件FET3B成为ON状态，则第二开关元件FET2的栅电极50b与第三布线503导通。在栅电极50b与第三布线503导通了的情况下，对栅电极50b供给阈值电压以上的栅极电位，第二开关元件FET2成为ON状态。即，第一布线501与第二布线502之间经由第二开关元件FET2导通。
整流元件Di是例如具有阳极电极以及阴极电极的pn二极管。整流元件Di的阳极电极经由电阻R1与第三布线503连接，阴极电极与第二布线502连接。该整流元件Di与第一开关元件FET1以及第二开关元件FET2热结合。
比较器CMP1的输出侧与第三开关元件FET3A的栅电极Vg3A以及第五开关元件FET3B的栅电极Vg3B这双方连接。但是，在比较器CMP1与第三开关元件FET3A的栅电极Vg3A之间，连接了AND电路元件80。进而，在比较器CMP1与AND电路元件80之间，连接了逆变器电路元件81。
比较器CMP2与第三开关元件FET3A的栅电极Vg3A连接。但是，在比较器CMP2与第三开关元件FET3A的栅电极Vg3A之间，连接了AND电路元件80。
使用图17(b)的时序图，来说明电子电路500G的动作。
首先，说明期间A。
在第一开关元件FET1为ON状态，第二开关元件FET2为OFF状态时，整流元件Di的Vf变得比较高。将该状态设为轻负载状态。
此处，对比较器CMP1，作为反转输入(in-)，输入来自基准电压源VREF的电压VR1，作为非反转输入(in+)，输入整流元件Di的阳极电压。
在电压VR1与整流元件Di的阳极电压之差大于规定值的情况下，从比较器CMP1输出电压，对第五开关元件FET3B的栅电极Vg3B施加电压。在该情况下，即使对栅电极Vg3B供给了电压，第五开关元件FET3B由于是p沟道型的MOSFET，所以维持OFF状态。
另外，对比较器CMP2，作为反转输入(in-)，输入基准电压源VREF通过电阻R4下降了的电压VR2，作为非反转输入(in+)，输入整流元件Di的阳极电压。
在电压VR2与整流元件Di的阳极电压之差大于规定值的情况下，从比较器CMP2输出电压，向AND电路元件80输出电压信号。
此处，对AND电路元件80输入从比较器CMP1输出并通过逆变器电路元件81反转了的信号(即Low(低)信号)、和从比较器CMP2输出了的High(高)信号。因此，AND电路元件80对第三开关元件FET3A的栅电极Vg3A供给Low信号。即，p沟道型的第三开关元件FET3A维持ON状态。由此，对第一开关元件FET1的栅电极50a，从第三布线503供给阈值电压以上的电压。即，第一开关元件FET1维持ON状态，经由第一开关元件FET1，第一布线501与第二布线502之间导通。
接下来，说明期间B。
如果在第一开关元件FET1中持续流过电流，而第一开关元件FET1的元件温度上升，则整流元件Di的温度上升。因此，整流元件Di的阳极电压下降。之后，如果整流元件Di的阳极电压持续下降，而电压VR1与整流元件Di的阳极电压之差小于规定值，则比较器CMP1停止输出。
因此，不对第五开关元件FET3B的栅电极Vg3B供给电压，第五开关元件FET3B成为ON状态。由此，对第二开关元件FET2的栅电极50b从第三布线503供给阈值以上的电位，第二开关元件FET2成为ON状态。即，经由第二开关元件FET2，第一布线501与第二布线502之间导通。
此处，电压VR2与整流元件Di的阳极电压之差处于规定值以上，比较器CMP2输出High信号。
此时，对AND电路元件80输入从比较器CMP1输出并通过逆变器电路元件81反转了的信号(即High信号)、和从比较器CMP2输出了的High信号。因此，AND电路元件80对第三开关元件FET3A的栅电极Vg3A，供给High信号。由此，p沟道型的第三开关元件FET3A处于OFF状态。即，第一开关元件FET1维持OFF的状态、第二开关元件FET2维持ON的状态。因此，经由第二开关元件FET2，第一布线501与第二布线502之间导通。
在该状态下，第一布线501与第二布线502之间经由具有比第一开关元件FET1的有效面积大的有效面积的第二开关元件FET2导通。另外，将该状态设为中负载状态。
接下来，说明期间C。
如果在第二开关元件FET2中持续流过电流，而第二开关元件FET2的元件温度上升，则整流元件Di的温度进一步上升。因此，整流元件Di的阳极电压进一步下降。之后，如果整流元件Di的阳极电压持续下降，而电压VR1与整流元件Di的阳极电压之差、以及电压VR2与整流元件Di的阳极电压之差小于规定值，则比较器CMP1、CMP2都停止输出。
因此，不对第五开关元件FET3B的栅电极Vg3B供给电压，第五开关元件FET3B成为ON状态。由此，对第二开关元件FET2的栅电极50b，从第三布线503供给阈值以上的电位，第二开关元件FET2成为ON状态。即，经由第二开关元件FET2，第一布线501与第二布线502之间导通。
此处，电压VR2与整流元件Di的阳极电压的差低于规定值，比较器CMP2输出Low信号。
此时，对AND电路元件80输入从比较器CMP1输出并通过逆变器电路元件81反转了的信号(即High信号)、和从比较器CMP2输出了的Low信号。因此，AND电路元件80向第三开关元件FET3A的栅电极Vg3A供给Low信号。由此，p沟道型的第三开关元件FET3A成为ON状态。即，第一开关元件FET1维持ON的状态、第二开关元件FET2维持ON的状态。因此，第一布线501与第二布线502之间经由第一开关元件FET1以及第二开关元件FET2导通。另外，将该状态设为重负载状态。
另外，在期间A～C中，第一开关元件FET1以及第二开关元件FET2中的某一个的栅极电位成为阈值以上。
这样，在电子电路500G中，能够实现仅第一开关元件FET1是ON、仅第二开关元件FET2是ON、第一开关元件FET1以及第二开关元件FET2是ON这3个阶段的切换。由此，能够在更宽的电流域中改善电容-接通电阻的折衷。
(第八实施方式)
图18(a)是第八实施方式的电子电路图，图18(b)是第八实施方式的电子电路的时序图。
图18所示的电子电路500H具备第一布线501、第二布线502、第三布线503、第一开关元件FET1、第二开关元件FET2、具有与整流元件Di相同的结构、功能的整流元件Di1及整流元件Di2、第三开关元件FET3A、第五开关元件FET3B、逆变器电路元件81、以及比较器CMP。
第一开关元件FET1被连接于第一布线501与第二布线502之间。其栅电极50a与第三开关元件FET3A的源极连接。第二开关元件FET2在第一布线501与第二布线502之间，与第一开关元件FET1并联地连接。其栅电极50b与第五开关元件FET3B的源极连接。
第三开关元件FET3A连接于第三布线503、与第一开关元件FET1的栅电极50a之间。第五开关元件FET3B连接于第三布线503与第二开关元件FET2的栅电极50b之间。
如果第三开关元件FET3A成为ON状态，则第一开关元件FET1的栅电极50a与第三布线503导通。在栅电极50a与第三布线503导通了的情况下，对栅电极50a供给阈值电压以上的栅极电位，第一开关元件FET1成为ON状态。即，第一布线501与第二布线502之间经由第一开关元件FET1导通。
如果第五开关元件FET3B成为ON状态，则第二开关元件FET2的栅电极50b与第三布线503导通。在栅电极50b与第三布线503导通了的情况下，对栅电极50b供给阈值电压以上的栅极电位，第二开关元件FET2成为ON状态。即，第一布线501与第二布线502之间经由第二开关元件FET2导通。
整流元件Di1的阳极电极经由电阻R1与第三布线503连接，阴极电极与第二布线502连接。此处，整流元件Di1与第一开关元件FET1热结合。
整流元件Di2的阳极电极经由电阻R1与第三布线503连接，阴极电极与第二布线502连接。此处，整流元件Di2与第二开关元件FET2热结合。
比较器CMP是例如带施密特触发器的比较器。比较器CMP的输出侧与第三开关元件FET3A的栅电极Vg3A以及第五开关元件FET3B的栅电极Vg3B这双方连接。但是，在比较器CMP与第三开关元件FET3A的栅电极Vg3A之间连接了逆变器电路元件81。
比较器CMP通过电阻R被施加正反馈。在比较器CMP中，在(非反转输入(in+)-反转输入(in-))的值从High转移到Low时，比较器CMP的阈值从“H”下降到“L”。另一方面，在(非反转输入(in+)-反转输入(in-))的值从Low转移到High时，比较器CMP的阈值从“L”上升到“H”。通过使用这样的比较器CMP，能够稳定地切换第一开关元件FET1和第二开关元件FET2。另外，在非反转输入(in+)与电阻R1之间设置了电阻R。
例如，在期间A中，设为第一开关元件FET1处于ON状态。第二开关元件FET2处于OFF状态。如果在该状态下，在第一开关元件FET1中持续流过电流，则整流元件Di1的温度持续上升，其阳极电压持续下降。
此处，对比较器CMP，作为反转输入(in-)，输入整流元件Di2的阳极电压Va2，作为非反转输入(in+)，输入整流元件Di1的阳极电压Va1。此处，在期间A中，(非反转输入(in+)-反转输入(in-))下降。
关于比较器CMP，电压Va1与电压Va2之差(Va1-Va2)是阈值L以上，所以输出电压。但是，在栅电极Vg3A与比较器CMP之间有逆变器电路元件81，所以来自比较器CMP的输出信号被反转，不向栅电极Vg3A施加电压。因此，第三开关元件FET3A成为ON状态，对第一开关元件FET1的栅电极50a，从第三布线503供给阈值电压以上的电压。即，第一开关元件FET1成为ON状态，经由第一开关元件FET1，第一布线501与第二布线502之间导通。
在期间A中，比较器CMP向第五开关元件FET3B的栅电极Vg3B供给电压，第五开关元件FET3B成为OFF状态。因此，不向第二开关元件FET2的栅电极50b，从第三布线503供给阈值电压以上的电压，第二开关元件FET2维持OFF状态。
此处，设为在期间A之前，第二开关元件FET2处于ON状态，第一开关元件FET2处于OFF状态。在期间A中，第二开关元件FET2成为OFF，所以整流元件Di2的温度逐渐下降。因此，在期间A中，整流元件Di2的Vf逐渐上升。
接下来，如果成为期间B，则电压Va1与电压Va2之差成为阈值H以上，比较器CMP停止电压的输出。但是，在栅电极Vg3A与比较器CMP之间有逆变器电路元件81，所以来自比较器CMP的输出信号被反转，向栅电极Vg3A施加电压。因此，第三开关元件FET3A成为OFF状态，不向第一开关元件FET1的栅电极50a，从第三布线503供给阈值电压以上的电压。即，第一开关元件FET1成为OFF状态。
另一方面，比较器CMP不向第五开关元件FET3B的栅电极Vg3B供给电压，第五开关元件FET3B成为ON状态。因此，向第二开关元件FET2的栅电极50b，从第三布线503供给阈值电压以上的电压，第二开关元件FET2成为ON状态。在图18(b)中，将该期间设为期间B。
在期间B中，第二开关元件FET2处于ON状态，第一开关元件FET1处于OFF状态。因此，在期间B中，整流元件Di2的Vf逐渐下降，整流元件Di1的Vf上升。然后，如果电压Va1与电压Va2之差(Va1-Va2)再次成为阈值H以上，则返回到第二开关元件FET2是OFF、第一开关元件FET1是ON的状态的期间A。
这样，在电子电路500H中，第一开关元件FET1和第二开关元件FET2交替成为ON状态，发热被分散到第一开关元件FET1和第二开关元件FET2。由此，发热所致的开关元件的接通电阻上升被抑制。
以上说明了的实施方式是一个例子，例如，在半导体装置中，也可以是将n型以及p型调换而具有相逆的极性的半导体装置。另外，第一～第七开关元件各自的栅电极的阈值电位也可以分别不同。
在上述在实施方式中，表现为“部位A设置于部位B上”的情况的“上”是指，除了部位A接触到部位B而部位A设置于部位B上的情况以外，还有部位A不接触到部位B而部位A设置于部位B的上方的情况的意思中使用的情况。另外，“部位A设置于部位B上”有时还应用于使部位A和部位B反转而使部位A位于部位B下的情况、部位A和部位B横向排列了的情况。其原因在于，即使使实施方式的半导体装置旋转，在旋转前后，半导体装置的构造也不会变化。
以上，参照具体例，说明了实施方式。但是，实施方式不限于这些具体例。即，在这些具体例中，还包括本领域技术人员适当地施加了设计变更的例子，只要具备实施方式的特征，就包含于实施方式的范围内。上述各具体例具备的各要素以及其配置、材料、条件、形状、尺寸等不仅限于例示的例子，还能够适当地变更。
另外，上述各实施方式具备的各要素只要技术上可能就能够复合，组合了它们的例子只要包含实施方式的特征就包含于实施方式的范围内。另外，在实施方式的思想的范畴内，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也应理解为属于实施方式的范围内。
虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，而未意图限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其等同范围内。

Claims (20)

1.一种半导体装置，其特征在于，具备：
第一电极；
第二电极；
第一导电类型的第一半导体区域，设置于所述第一电极与所述第二电极之间，具有第一区域和第二区域；
第二导电类型的第二半导体区域，在所述第一区域中，设置于所述第一半导体区域与所述第二电极之间；
第一导电类型的第三半导体区域，设置于所述第二半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；
第三电极，经由第一绝缘膜与所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域相接；
温度检测元件部，在所述第一区域中，检测从所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热；
第二导电类型的第四半导体区域，在所述第二区域中，设置于所述第一半导体区域与所述第二电极之间；
第一导电类型的第五半导体区域，设置于所述第四半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；
第四电极，经由第二绝缘膜与所述第一半导体区域、所述第四半导体区域以及所述第五半导体区域相接；以及
温度检测元件部，设置于所述第一半导体区域上，检测从位于所述第一电极与所述第二半导体区域之间的所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一区域与所述温度检测元件部的距离比所述第二区域与所述温度检测元件部的距离短。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第二电极具有第一电极部和第二电极部，
所述第二半导体区域设置于所述第一半导体区域与所述第一电极部之间，
所述第三半导体区域设置于所述第二半导体区域与所述第一电极部之间，
所述第四半导体区域设置于所述第一半导体区域与所述第二电极部之间，
所述第五半导体区域设置于所述第四半导体区域与所述第二电极部之间。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第一半导体区域具有第一面和与所述第一面相反一侧的第二面，
所述温度检测元件部具有：
第一导电类型的第六半导体区域，从所述第一半导体区域的所述第一面朝向所述第二面侧设置；
第五电极，与所述第六半导体区域电连接；
第二导电类型的第七半导体区域，从所述第一半导体区域的所述第一面朝向所述第二面侧设置，与所述第六半导体区域相接；以及
第六电极，与所述第七半导体区域电连接。
5.根据权利要求1所述的半导体装置，其特征在于，
还具备设置于所述第一半导体区域的上侧的绝缘层，
所述温度检测元件部具有：
第一导电类型的第六半导体区域，设置于所述第一半导体区域的上侧，设置于所述绝缘层内；
第五电极，与所述第六半导体区域电连接；
第二导电类型的第七半导体区域，设置于所述第一半导体区域的上侧，与所述第六半导体区域相接，设置于所述绝缘层内；以及
第六电极，与所述第七半导体区域电连接。
6.根据权利要求1所述的半导体装置，其特征在于，还具备：
第七电极，在所述第三电极与第一电极之间，经由第三绝缘膜与所述第一半导体区域相接；以及
第八电极，在所述第四电极与第一电极之间，经由第四绝缘膜与所述第一半导体区域相接。
7.根据权利要求1所述的半导体装置，其特征在于，还具备：
第一导电类型的第八半导体区域，从所述第一半导体区域的所述第一面朝向所述第二面侧设置；
第二导电类型的第九半导体区域以及第十半导体区域，设置于所述第八半导体区域上；
第九电极，与所述第九半导体区域电连接；
第十电极，与所述第十半导体区域电连接；以及
第十一电极，经由第五绝缘膜与所述第八半导体区域、所述第九半导体区域以及所述第十半导体区域相接，
所述第九电极与所述第四电极电连接。
8.根据权利要求1所述的半导体装置，其特征在于，
在所述第一电极与所述第一半导体区域之间，还具备杂质浓度比所述第二半导体区域以及所述第四半导体区域高的第二导电类型的第十半导体区域。
9.根据权利要求1所述的半导体装置，其特征在于，
在与从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上，交替排列了所述第三电极和所述第四电极。
10.根据权利要求1所述的半导体装置，其特征在于，
在所述第一半导体区域与所述第二电极之间，连续地设置了所述第二半导体区域和所述第四半导体区域。
11.一种半导体模块，其特征在于，具备：
支撑基板；
半导体装置；
第一电极端子，与所述支撑基板电连接；
第二电极端子，与所述半导体装置的第二电极电连接；
第三电极端子，与所述半导体装置的第三电极电连接，与所述半导体装置的第四电极电连接，
其中，该半导体装置具有：
第一电极；
第二电极；
第一导电类型的第一半导体区域，设置于所述第一电极与所述第二电极之间，具有第一区域和第二区域；
第二导电类型的第二半导体区域，在所述第一区域中，设置于所述第一半导体区域与所述第二电极之间；
第一导电类型的第三半导体区域，设置于所述第二半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；
第三电极，经由第一绝缘膜与所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域相接；
温度检测元件部，在所述第一区域中，检测从所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热；
第二导电类型的第四半导体区域，在所述第二区域中，设置于所述第一半导体区域与所述第二电极之间；
第一导电类型的第五半导体区域，设置于所述第四半导体区域与所述第二电极之间，杂质浓度高于所述第一半导体区域；
第四电极，经由第二绝缘膜与所述第一半导体区域、所述第四半导体区域以及所述第五半导体区域相接；以及
温度检测元件部，设置于所述第一半导体区域上，检测从位于所述第一电极与所述第二半导体区域之间的所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域中的至少一个释放的热，
使所述半导体装置的所述第一电极与所述支撑基板电连接。
12.根据权利要求11所述的半导体模块，其特征在于，
所述第一区域与所述温度检测元件部的距离比所述第二区域与所述温度检测元件部的距离短。
13.根据权利要求11所述的半导体模块，其特征在于，
在所述第一电极与所述第一半导体区域之间，还具备杂质浓度比所述第二半导体区域以及所述第四半导体区域高的第二导电类型的第十半导体区域。
14.一种电子电路，其特征在于，具备：
第一布线，被供给第一电位；
第二布线，被供给与所述第一电位不同的第二电位；
第三布线，被供给与所述第一电位以及所述第二电位不同的第三电位；
第一开关元件，具有第一栅电极，该第一开关元件连接于所述第一布线与所述第二布线之间，并且所述第一栅电极与所述第三布线连接，通过向所述第一栅电极供给所述第三电位，所述第一布线与所述第二布线之间导通；
第二开关元件，具有第二栅电极，该第二开关元件在所述第一布线与所述第二布线之间，与所述第一开关元件并联地连接，并且所述第二栅电极能够与所述第三布线导通，在所述第二栅电极与所述第三布线导通了的情况下，所述第一布线与所述第二布线之间能够导通；
温度检测元件，具有阳极电极以及阴极电极，检测从所述第一开关元件释放的热，所述阳极电极与所述第三布线连接，所述阴极电极与所述第二布线连接；
第三开关元件，具有第三栅电极，连接于所述第三布线与所述第二栅电极之间；以及
控制元件，探测对所述温度检测元件施加的施加电压与基准电压的电位差，根据所述电位差，使所述第三开关元件成为ON状态或者OFF状态，能够经由所述第二开关元件，使所述第一布线与所述第二布线之间成为导通状态或者非导通状态。
15.根据权利要求14所述的电子电路，其特征在于，
所述第一开关元件和所述温度检测元件被设置于相同的半导体基板。
16.根据权利要求14所述的电子电路，其特征在于，还具备：
第四开关元件，具有第四栅电极，该第四开关元件在所述第一布线与所述第二布线之间，与所述第一开关元件并联地连接，并且所述第四栅电极能够与所述第三布线导通，在所述第四栅电极与所述第三布线导通了的情况下，所述第一布线与所述第二布线之间能够导通；
第五开关元件，具有第五栅电极，连接于所述第三布线与所述第四栅电极之间；以及
其他控制元件，能够根据所述电位差，使所述第五开关元件成为ON状态或者OFF状态，经由所述第四开关元件，使所述第一布线与所述第二布线之间成为导通状态或者非导通状态。
17.根据权利要求14所述的电子电路，其特征在于，
所述第三开关元件具有p沟道型的晶体管，
所述控制元件在所述施加电压是所述基准电压以上的情况下，将电压供给到所述晶体管的栅极，使所述第三开关元件成为所述OFF状态，
所述控制元件在所述施加电压低于所述基准电压的情况下，不将所述电压供给到所述晶体管的所述栅极，使所述第三开关元件成为所述ON状态。
18.根据权利要求14所述的电子电路，其特征在于，
所述第三开关元件具有p沟道型的晶体管，
所述控制元件在所述施加电压是所述基准电压以上的情况下，将电压供给到所述晶体管的栅极，使所述第三开关元件成为所述ON状态，
所述控制元件在所述施加电压低于所述基准电压的情况下，不将所述电压供给到所述晶体管的所述栅极，使所述第三开关元件成为所述OFF状态。
19.根据权利要求14所述的电子电路，其特征在于，
在所述第三布线与所述第一开关元件的所述第一栅电极之间连接了电阻元件。
20.根据权利要求14所述的电子电路，其特征在于，
在所述第三开关元件与所述第二开关元件的第二栅电极之间连接了电阻元件。
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