CN106057894A - 具有平面栅极的场板沟槽半导体器件 - Google Patents

具有平面栅极的场板沟槽半导体器件 Download PDF

Info

Publication number
CN106057894A
CN106057894A CN201610215273.7A CN201610215273A CN106057894A CN 106057894 A CN106057894 A CN 106057894A CN 201610215273 A CN201610215273 A CN 201610215273A CN 106057894 A CN106057894 A CN 106057894A
Authority
CN
China
Prior art keywords
semiconductor
electrode
contact
section
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610215273.7A
Other languages
English (en)
Other versions
CN106057894B (zh
Inventor
F.希尔勒
R.西米尼克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN106057894A publication Critical patent/CN106057894A/zh
Application granted granted Critical
Publication of CN106057894B publication Critical patent/CN106057894B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Abstract

本发明涉及具有平面栅极的场板沟槽半导体器件。一种半导体器件包括第一和第二负载接触件以及沿着延伸方向延伸的半导体区。表面区被布置在半导体区上方并且耦合到半导体区。至少一个控制电极被布置在表面区内。至少一个连接器沟槽沿着延伸方向延伸到半导体区中，并且包括连接器电极。接触衬垫被布置在表面区内。接触滑道被布置在表面区内并且与接触衬垫和所述至少一个控制电极两者都分开放置，所述接触衬垫、接触滑道和至少一个控制电极彼此电耦合。接触衬垫和接触滑道两者或者接触滑道和至少一个控制电极两者电连接到所述至少一个连接器沟槽的连接器电极。

Description

具有平面栅极的场板沟槽半导体器件
技术领域
本说明书涉及半导体器件的实施例。特别地，本说明书涉及具有平面栅极的场板沟槽半导体器件的实施例。例如，这样的半导体器件可以表现出MOSFET结构和IGBT结构中的一个。
背景技术
汽车、消费者和工业应用中的现代的器件的许多功能（诸如转换电能以及驱动电动机或电机）依赖于半导体器件。例如，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）以及二极管已被用于多种应用，其包括但不限于电源和电源转换器中的开关。
这样的电源或者相应的是电源转换器通常应当表现出高程度的效率。为此，已经提出表现出所谓的补偿结构的半导体器件，其中例如可以借助于安装在沟槽内的所谓的垂直场板来建立补偿结构。这样的补偿结构可能导致半导体器件的导通状态电阻的减小。为了进一步减小栅极电荷的数量和/或米勒（Miller）电荷的数量，已经提出采用基本上垂直于垂直场板对准的平面栅极结构。
发明内容
根据实施例，提出一种半导体器件。所述半导体器件包括第一负载接触件、第二负载接触件以及被配置成至少在正向方向上在第一负载接触件与第二负载接触件之间传导负载电流的半导体区。所述半导体区包括：包括半导体主体区和半导体源极区的第一半导体接触区段，所述半导体源极区电连接到第一负载接触件并且与半导体主体区接触；电连接到第二负载接触件的第二半导体接触区段；把第一半导体接触区段耦合到第二半导体接触区段的半导体漂移区段，其中半导体主体区把半导体源极区与半导体漂移区段隔离。所述半导体器件在垂直横截面中还包括沿着从第一半导体接触区段指向第二半导体区段的延伸方向延伸到半导体区中的至少两个沟槽，每一个沟槽包括沟槽电极以及把对应的沟槽电极与半导体区绝缘的绝缘体，其中所述半导体区包括布置在所述至少两个沟槽之间的台面（mesa）区段，所述台面区段包括第一半导体接触区段。所述半导体器件被配置成建立用于在正向方向上传导负载电流的负载电流路径，其中所述负载电流路径在台面区段的垂直横截面中仅包括单个反型沟道，所述单个反型沟道被包括在半导体主体区中。
根据另一个实施例，提出另一种半导体器件。所述另一种半导体器件包括：第一负载接触件、第二负载接触件以及沿着延伸方向延伸的半导体区；布置在半导体区上方并且耦合到半导体区的表面区；布置在表面区内的至少一个控制电极；沿着延伸方向延伸到半导体区中的至少一个连接器沟槽，所述至少一个连接器沟槽包括连接器电极；布置在表面区内的接触衬垫；布置在表面区内并且与接触衬垫和所述至少一个控制电极两者都分开放置的接触滑道（runner），所述接触衬垫、所述接触滑道和所述至少一个控制电极彼此电耦合，其中接触衬垫和接触滑道两者或者接触滑道和至少一个控制电极两者电连接到所述至少一个连接器沟槽的连接器电极。
根据又进一步实施例，提出又进一步半导体器件。所述半导体器件包括：沿着延伸方向延伸并且被配置成传导负载电流的半导体区；布置在半导体区上方并且耦合到半导体区的表面区；被配置成控制负载电流的至少一个电极，所述至少一个电极被布置在表面区内；连接器层，所述连接器层被布置在表面区内；布置在表面区内并且在连接器层上方的接触衬垫；布置在表面区内并且在连接器层上方的接触滑道，所述接触滑道与接触衬垫分开放置并且电耦合到所述至少一个电极；至少一个第一接触插塞，所述至少一个第一接触插塞沿着延伸方向延伸并且把接触衬垫电连接到连接器层；至少一个第二接触插塞，所述至少一个第二接触插塞沿着延伸方向延伸并且把接触滑道电连接到连接器层。
本领域技术人员在阅读下面的详细描述并且查看附图时将认识到附加的特征和优点。
附图说明
附图中的部分不一定是成比例的，而是将重点放在说明本发明的原理。此外，在附图中相同的附图标记标示相应的部分。在附图中：
图1A示意性地图示了根据一个或多个实施例的半导体器件的垂直横截面的一部分；
图1B示意性地图示了根据一个或多个实施例的具有多部分沟槽电极的半导体器件的垂直横截面的一部分；
图2A示意性地图示了根据一个或多个实施例的半导体器件的垂直横截面的一部分；
图2B示意性地图示了根据一个或多个实施例的具有电流扩展区的半导体器件的垂直横截面的一部分；
图2C示意性地图示了根据一个或多个实施例的具有沟槽的半导体器件的垂直横截面的一部分，所述沟槽具有不导电材料的内部区；
图3示意性地图示了根据一个或多个实施例的具有平面源极电极的半导体器件的垂直横截面的一部分；
图4示意性地图示了根据一个或多个实施例的具有第三半导体接触区段的半导体器件的垂直横截面的一部分；
图5示意性地图示了根据一个或多个实施例的半导体器件的水平投影的一部分；
图6示意性地图示了根据一个或多个实施例的半导体器件的水平投影的一部分；以及
图7示意性地图示了根据一个或多个实施例的半导体器件的垂直横截面的一部分。
具体实施方式
在下面的详细描述中将参照形成本说明书的一部分的附图，并且在附图中通过说明的方式示出了可以实践本发明的具体实施例。
在这点上，可以参照所描述的附图的定向使用诸如“顶”、“底”、“在…下”、“前”、“后”、“首”、“尾”等的方向术语。因为实施例的部分可以以许多不同的定向被定位，所以所述方向术语被用于说明的目的而绝不是进行限制的。应当理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。因此，不应当以限制意义来理解下面的详细描述，并且本发明的范围由所附权利要求书限定。
现在将详细参照各种实施例，在附图中图示了各种实施例中的一个或多个示例。每一个示例是通过解释的方式提供的，并且不意图作为对本发明的限制。例如，作为一个实施例的一部分所图示或描述的特征可以被使用在其他实施例上或者与其他实施例相结合来使用，以又得到进一步实施例。意图本发明包括这样的修改和变型。使用特定语言来描述示例，这不应当被解释为限制所附权利要求书的范围。附图不是成比例的，并且仅用于说明性目的。为了清楚起见，如果没有另行声明，则在不同的附图中通过相同的附图标记来标示相同的元件或制造步骤。
如在本说明书中使用的术语“水平的”意图描述基本上平行于半导体基板或半导体区的水平表面的定向。这可以例如是晶片或管芯的表面。例如，下面所提到的第一横向方向Y和第二横向X可以是水平方向，其中第一横向方向Y和第二横向X可以彼此垂直。
如在本说明书中使用的术语“垂直的”意图描述基本上被布置成垂直于水平表面的定向，即平行于半导体基板或半导体区的表面的法向方向。例如，下面所提到的延伸方向Z可以是垂直于第一横向方向Y和第二横向X两者的垂直方向。
在本说明书中，n掺杂被称作“第一导电类型”，而p掺杂被称作“第二导电类型”。可替换地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。此外，在本说明书内，术语“掺杂浓度”可以指代整体掺杂浓度或者相应地指代平均掺杂浓度或者指代特定半导体区或半导体区段的表层电荷载流子浓度。因此，例如，说特定半导体区表现出与另一个半导体区的掺杂浓度相比更高或更低的特定掺杂浓度的陈述可以指示所述半导体区的相应的平均掺杂浓度彼此不同。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电接触”、“处于欧姆连接”和“电连接”意图描述在半导体器件的两个区、节段、区段、部分或部件之间、或者在一个或多个器件的不同端子之间、或者在端子或金属化或电极与半导体器件的部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“处于接触”意图描述在相应的半导体器件的两个元件之间存在直接物理连接；例如彼此接触的两个元件之间的过渡可以不包括另外的中间元件等等。
在本说明书中所描述的特定实施例涉及（而不限于）功率半导体器件，例如涉及单片集成IGBT、单片集成MOS栅控二极管（MGD）或者单片集成MOSFET，其可以被使用在电源转换器或电源内。
如在本说明书中使用的术语“功率半导体器件”意图描述具有高电压阻断和/或高电流载送能力的单个芯片上的半导体器件。换句话说，这样的功率半导体器件意图用于通常处于安培范围内（例如高达几十或几百安培）的高电流，和/或通常高于5V并且更通常的是15V及以上的高电压。
如在本说明书内使用的术语“正向电流”可以是在一个方向上流过半导体器件的电流，例如从半导体器件的背面流到半导体器件的正面的电流。这样的正向电流可以例如借助于半导体器件的晶体管单元来载送。此外，如在本说明书内使用的术语“反向电流”可以是在另一个方向上流过半导体器件的电流，例如从半导体器件的正面流到半导体器件的背面的电流。例如，这样的反向电流可以通过半导体器件的二极管单元来载送。在某些实施例中，半导体器件可以被配置成用于载送正向电流和反向电流两者。换句话说，半导体器件可以既操作在正向电流模式下又操作在反向电流模式下。
图1A示意性地图示了根据一个或多个实施例的半导体器件1的垂直横截面的一部分。半导体器件1包括第一负载接触件11、第二负载接触件13以及半导体区12，所述半导体区12例如可以被定位在第一负载接触件11与第二负载接触件13之间。半导体器件1可以表现出垂直结构，从而意味着第一负载接触件11、第二负载接触件13和半导体区12可以沿着延伸方向Z被布置在彼此的顶上，如图1A中所图示的那样。
半导体区12可以被布置成用于至少在正向方向（例如从第一负载接触件11到第二负载接触件13或者相应地从第二负载接触件13到第一负载接触件11）上在第一负载接触件11与第二负载接触件13之间传导负载电流。
例如，第一负载接触件11可以包括布置在半导体器件1的正面或相应的是背面上的金属化层。相应地，第二负载接触件13还可以包括布置在半导体器件1的相对侧（即背面或相应的是正面）上的金属化层。第一负载接触件11和第二负载接触件13两者都可以电连接到半导体器件1的相应的负载端子（图1A中未描绘），从而允许接收和输出所述负载电流。
半导体区12可以包括第一半导体接触区段121，其可以包括电连接到第一负载接触件11的半导体源极区121-3。例如，半导体源极区121-3与第一负载接触件11接触并且可以表现出第一导电类型的掺杂剂。在实施例中，半导体源极区121-3是高掺杂区，诸如n+区。
此外，第一半导体接触区段121可以包括与半导体源极区121-3接触的半导体主体区121-1。例如，半导体主体区121-1可以表现出与第一导电类型互补的第二导电类型的掺杂剂。在实施例中，半导体主体区121-1是掺杂区，诸如p区。因此，半导体主体区121-1与半导体源极区121-3之间的过渡可以形成pn结。
半导体区12还可以包括电连接到第二负载接触件13的第二半导体接触区段123。例如，第二半导体接触区段123也可以表现出第一导电类型的掺杂剂和/或与第一导电类型互补的第二导电类型的掺杂剂。在实施例中，第二半导体接触区段123是重掺杂区，诸如n++区。下面将描述第二半导体接触区段123的可能掺杂特性的其他示例。
半导体区12的半导体漂移区段122可以把第一半导体接触区段121耦合到第二半导体接触区段123。例如，半导体漂移区段122是比较弱地掺杂的区段，诸如n-区段。此外，半导体主体区121-1可以把所述半导体源极区121-3与半导体漂移区段122隔离。
半导体漂移区段122可以沿着所述延伸方向Z延伸，所述延伸方向Z可以从第一半导体接触区段121指向第二半导体接触区段123。例如，半导体漂移区段122沿着所述延伸方向Z的总的延伸至少是第一半导体接触区段121的沿着所述延伸方向Z的总的延伸的倍数。此外，第二半导体接触区段123的沿着所述延伸方向Z的总的延伸可以至少是半导体漂移区段122沿着所述延伸方向Z的总的延伸的倍数。
如图1A中所图示的，所述半导体器件在所图示的垂直横截面中还包括沿着所述延伸方向Z延伸到半导体区12中的至少两个沟槽14a和14b。每一个沟槽14a和14b可以包括沟槽电极141a、141b和绝缘体142a、142b。所述绝缘体142a和142b可以把相应的沟槽电极141a、141b与半导体区12绝缘。此外，所述沟槽电极141a和141b可以与第二负载接触件13电绝缘，并且可以电连接到第一负载接触件11。例如，所述沟槽电极141a和141b可以允许半导体漂移区段122内的电荷补偿。
根据实施例，把沟槽电极141a和141b电连接到第一负载接触件11的路径可以包括表现出局部增大的欧姆电阻的电阻区。这样的局部增大的欧姆电阻可以例如借助于所述路径的减小的横截面面积来实现。
在所述两个沟槽14a和14b之间，可以布置台面区段124，其中所述台面区段124可以形成半导体区12的一部分。换句话说，半导体区12的被所述两个沟槽14a和14b横向限制的部分可以被定义为所述台面区段124。台面区段124可以包括所述第一半导体接触区段121。也就是说，第一半导体接触区段121也可以被布置在所述两个沟槽14a和14b之间，例如布置在所述台面区段124的上部区中。
半导体器件1可以被配置成在半导体区12内建立用于在正向方向上传导所述负载电流的负载电流路径。在台面区段124的所图示的垂直横截面中，所述已建立的负载电流路径可以仅包括单个反型沟道。所述单个反型沟道被包括在半导体主体区121-1中。
例如，用于在正向方向上传导负载电流的所建立的负载电流路径在台面区段124的所述垂直横截面内还包括所述台面区段124内的仅仅一个第一负载接触件到半导体过渡11-1。所述单个第一负载接触件到半导体过渡11-1可以通过半导体源极区121-3与第一负载接触件11之间的过渡形成。此外，所述第一负载接触件到半导体过渡11-1可以表现出下述区域：该区域平行于所述延伸方向Z布置，使得负载电流在跨越所述第一负载接触件到半导体过渡11-1时在垂直于所述延伸方向Z的方向上（例如在水平方向上）流动。例如，正向方向上的负载电流通过跨越被布置在沟槽14a上方但是例如不在沟槽14b上方的所述单个第一负载接触件到半导体过渡11-1而进入或相应地离开台面区段124。因此，负载电流可以仅在定义台面区段124的沟槽14a、14b中的一个沟槽的一个侧壁处，例如仅在沟槽电极141a附近而不在沟槽电极141b附近，即不在由所述绝缘区151沿着第一横向方向Y定义的台面区段124的上边界的一个或多个中心点处，进入或相应地离开台面区段124。例如，沟槽14b的绝缘体142b可以被布置成使得把第一负载接触件11与台面区段124绝缘，如图1A中所图示的那样，其中绝缘体142b的其他配置也是可能的，这将关于图3和4更加详细地进行解释。与此相对，沟槽14a的绝缘体142a可以被布置成使得可以在半导体源极区121-3与第一负载接触件11之间建立所述第一负载接触件到半导体过渡11-1。
此外，用于在正向方向上传导负载电流的所建立的负载电流路径还可以包括所述pn结，所述pn结可以通过半导体主体区121-1与半导体源极区121-3之间的过渡形成，如以上所解释的那样。
应当指出的是，如在本说明书内使用的术语“反型沟道”意图描述存在于半导体主体区121-1内的电荷载流子的类型。例如，如果半导体主体区121-1表现出第二导电类型的掺杂剂（例如，受主），则被包括在所建立的负载电流路径中的所述单个反型沟道可以基本上由电子形成。在另一个实施例中，如果半导体主体区121-1表现出第一导电类型的掺杂剂（例如，施主），则所述单个反型沟道可以基本上由空穴形成。
如图1A中所图示的，半导体器件1还可以包括布置在所述第一半导体接触区段121上方（即在台面区段124上方）的控制电极15。控制电极15可以与第一负载接触件11和第二负载接触件13两者电绝缘。为此，控制电极15可以被绝缘区151围绕，其中绝缘区151可以与第一半导体接触区段121接触并且被布置在所述台面区段124上方。此外，控制电极15可以与沟槽电极141a和141b电绝缘。
此外，控制电极15可以表现出平面结构，该平面结构关于所述延伸方向Z对准到第一半导体接触区段121，以便覆盖第一半导体接触区段121的至少一部分，例如半导体源极区121-3的至少一部分和半导体主体区121-1的一部分。例如，半导体源极区121-3、半导体主体区121-1和控制电极15中的每一个在第一横向方向Y上表现出重叠。
应当指出的是，如本文中使用的术语“平面结构”可以指代被布置在所述第一半导体接触区段121上方，并且例如未被布置成横向（即在所述第一横向方向Y上）邻近所述第一半导体接触区段121的结构。在实施例中，控制电极15被布置在所述第一半导体接触区段121上方，使得其覆盖所述第一半导体接触区段121的至少一部分，例如覆盖半导体主体区121-1的至少一部分、半导体源极区121-3的至少一部分以及被包括在台面区段124中的所述半导体漂移区段122的一部分。因此，可以存在一侧上的控制电极15的横向延伸与另一侧上的半导体源极区121-3、半导体主体区121-1和半导体漂移区段122的横向延伸的沿着所述第一横向方向Y的重叠。此外，“平面结构”可以指代被完全布置在半导体区12上方的结构。
例如，控制电极15可以电连接到半导体器件1的栅极端子（图1A中未图示）。此外，第一负载接触件11可以形成半导体器件1的源极端子（图1A中未图示）的一部分或者电连接到半导体器件1的源极端子，并且第二负载接触件13可以形成半导体器件1的漏极端子（图1A中未图示）的一部分或者电连接到半导体器件1的漏极端子。例如，半导体器件1被布置并且配置成根据控制电极15的电位与所述第一负载接触件11的电位之间的差异建立用于在正向方向上传导所述负载电流的所述负载电流路径。例如，所述差异可以通过在第一负载接触件11与控制电极15之间施加电压而被生成。这样的电压例如可以由耦合到半导体器件1的栅极驱动器（未图示）提供。
如将关于图5到7更加详细地解释的，控制电极15可以根据实施例借助于接触滑道并且借助于连接器沟槽的连接器电极和连接器层中的一个电耦合到半导体器件1的接触衬垫，其中所述接触衬垫可以被布置成由接合线或夹接触，用于接收控制信号，例如由栅极驱动器提供的栅极信号。下面将解释半导体器件1的该可选特征的其他方面。
例如，沟槽电极141a和141b中的至少一个可以与第一负载接触件11接触。因此，沟槽电极141a和142b可以表现出与第一负载接触件11基本上相同的电位。例如，所述沟槽电极141a和141b中的每一个包括场板电极。所述场板电极可以各自被布置成垂直于控制电极15的平面结构。此外，所述沟槽电极141a和141b中的每一个可以是单个单片电极。而且，如在图1A中示意性地图示的，沟槽电极141a和141b中的每一个与第一半导体接触区段121相比可以沿着所述延伸方向Z更深地延伸到半导体区12中。
在实施例中，在垂直于所述延伸方向Z的所述第一横向方向Y上的所述两个沟槽14a和14b之间的距离P（其也被称作“间距”）总计小于3μm，例如小于2μm，或者甚至小于1μm。在实施例中，间距P可能总计小于0.5μm。这样的低间距可以允许减小半导体器件1的导通状态电阻以及减少半导体器件1的输出电荷。例如，在台面区段124的所述横截面内，由于低间距P，仅仅布置单个第一半导体接触区段121，即仅仅布置单个半导体源极区121-3。也就是说，在台面区段124的所述垂直横截面内，可以布置仅仅一个连贯的半导体源极区121-3。因此，半导体器件1可以表现出在所述台面区段124内的非对称结构，因为如上面所解释的，正向方向上的负载电流通过跨越被布置在沟槽14a上方但是例如不在沟槽14b上方的所述单个第一负载接触件到半导体过渡11-1进入或相应地离开台面区段124。因此，负载电流可以仅在定义台面区段的沟槽14a、14b中的一个沟槽的一个侧壁处，例如仅在沟槽电极141a附近并且不在沟槽电极141b附近，即不在台面区段124的中部，进入或相应地离开台面区段124。例如，沟槽14b的绝缘体142b可以被布置成使得把第一负载接触件11与台面区段124隔离，如图1A中所图示的那样。与此对比，沟槽14a的绝缘体142a可以被布置成使得可以在半导体源极区121-3与第一负载接触件11之间建立所述第一负载接触件到半导体过渡11-1。相应地，如在图1A中示意性地图示的结构然后可以在垂直横截面中表现出仅仅一个反型沟道。
根据实施例，台面区段124沿着所述第一横向方向Y的宽度WM总计小于3.0μm，小于1.5μm，小于1μm，或者甚至小于0.5μm。例如，所述宽度WM被测量为横向限制所述台面区段124的沟槽14a和14b的侧壁之间的距离，其中所述距离可以在所述半导体主体区121-1与所述半导体漂移区段122之间的过渡的水平处被测量，例如在所述过渡关于所述延伸方向Z的最深点处被测量，如在图1A中示意性地图示的那样。所述间距P也可以在所述最深点处被确定。
此外，与每一个沟槽14a和14b的沿着所述横向方向的宽度WT相比，台面区段124的所述宽度WM可以更小，其中每一个沟槽14a和14b的沿着所述横向方向的所述宽度WT可以在所述半导体主体区121-1与所述半导体漂移区段122之间的过渡的水平处被测量，例如在所述过渡关于所述延伸方向Z的最深点处被测量，如在图1A中示意性地图示的那样。
根据实施例，沟槽14a和14b的每一个绝缘体142a和142b在所述第一横向方向Y上可以表现出基本上沿着相应的沟槽在延伸方向Z上的总的延伸的均匀的（例如恒定的）厚度。这可以允许降低制造过程的复杂度。在另一个实施例中，所述绝缘体厚度可以至少部分地沿着延伸方向Z增大。
例如，在半导体器件1的图1A中图示的一些部件可以形成被配置成在正向方向上载送所述负载电流的晶体管单元的一部分，诸如沟槽14a、14b、控制电极15以及第一半导体接触区段121。
图1B示意性地图示了根据一个或多个实施例的具有多部分沟槽电极141a和141b的半导体器件1的垂直横截面的一部分。除了所述沟槽电极141a和141b之外，图1B中图示的半导体器件1与图1A中图示的半导体器件1基本上相同。在这个范围内，图1A的描述也适用于图1B。根据图1B的实施例，沟槽电极141a和141b包括相应的第一电极部分141a-1、141b-1以及相应的第二电极部分141a-2、141b-2。这两个部分可以借助于所述绝缘体142a或相应的是142b彼此电绝缘。
所述第一电极部分141a-1和141b-1可以被布置在相应的沟槽14a、14b的上部区中，并且可以两者都与第一负载接触件11接触。因此，第一电极部分141a-1和141b-1可以表现出与第一负载接触件11相同的电位。
第二电极部分141a-2和141b-2可以各自被布置在相应的沟槽14a、14b的底部区中。这些部分也可以电连接到第一负载接触件11并且因此表现出与第一负载接触件11相同的电位，或者相应地，所述第二电极部分141a-2和141b-2可以与第一负载接触件11电绝缘。在后一种情况下，另一个电位可以被施加到第二电极部分141a-2和141b-2。例如，所述第二电极部分141a-2和141b-2可以借助于表现出比第一电极部分141a-1、141b-1与第一负载接触件11之间的电连接更高的欧姆电阻的路径电耦合到第一负载接触件11。例如，更高的欧姆电阻可以允许例如在半导体器件1的开关操作期间减小电压和/或电流瞬变的量值。可以例如至少借助于连接器沟槽来建立所述路径，其中将关于图5和图6更加详细地解释这样的类型的沟槽的示范性实施例。因此，根据实施例，可以把第二电极部分141a-2和141b-2耦合到第一负载接触件11的所述连接器沟槽（图1B中未图示）可以沿着所述延伸方向Z延伸到半导体区12中，并且可以包括也可以沿着所述延伸方向Z延伸的连接器电极。第二电极部分141a-2、141b-2和第一负载接触件11两者都可以电连接到所述连接器电极。此外，所述连接器电极可以包括表现出局部增大的欧姆电阻以便增大把第一负载接触件11电耦合到第二电极部分141a-2、141b-2的所述路径中的总的欧姆电阻的电阻区。例如，连接器电极的电阻区是通过连接器电极的局部减小的横截面面积而产生的。
这样的多部分沟槽电极141a和141b还可以允许减小相应的沟槽14a、14b的上部区中的相应的绝缘体142a、142b的厚度，这可以导致增加补偿，并且因此导致半导体器件1的减小的导通状态电阻。
图2A到图2C各自示意性地图示了根据一个或多个实施例的半导体器件1的垂直横截面的一部分。然而，在图2A到图2C中图示的每一个半导体器件的原理设置实质上对应于图1A中图示的半导体器件1的设置。因此，如果没有另行声明，则上面关于如图1A中图示的实施例所陈述的内容也可以适用于在图2A到图2C中图示的半导体器件1。
根据图2A到图2C中图示的实施例，半导体器件1可以包括电连接到第一负载接触件11的第一负载端子17。例如，第一负载端子17是半导体器件1的源极（S）端子。此外，半导体器件1可以包括电连接到第二负载接触件13的第二负载端子19。例如，第二负载端子19是半导体器件1的漏极（D）端子。此外，半导体器件1可以包括连接到控制电极15a和15b的控制端子18。例如，控制端子18是半导体器件1的栅极（G）端子。每一个控制电极15a和15b可以表现出平面结构，例如每一个控制电极15a和15b可以被完全布置在所述半导体区12上方。
在实施例中，可以通过在第一负载端子17与控制端子18之间施加电压来控制半导体器件1。因此，半导体器件1可以被布置并且配置成用于根据施加到第一负载端子17和控制端子18的电压来建立所述负载电流路径。例如，可以借助于所述负载端子17和19来接收和输出负载电流。
如图2A到2C中所图示的，半导体器件1可以表现出多个台面区段124a、124b，其中每一个台面区段124a、124b被布置在两个相应的沟槽之间，例如台面区段124a被布置在沟槽14a和14b之间。此外，如关于图1A所解释的，每一个台面区段124a、124b可以包括第一半导体接触区段121a、121b。每一个第一半导体接触区段121a和121b可以包括半导体源极区121-3a、121-3b。例如，在每一个台面区段124a和124b的垂直横截面内，仅仅布置一个相应的连贯半导体源极区121-3a、121-3b。因此，根据实施例，在每一个台面区段124a、124b内可以仅有一个第一负载接触件到半导体过渡11-1a和11-1b。在每一个台面区段124a和124b上方，可以布置相应的控制电极15a和15b。如关于图1A所解释的，每一个所述控制电极15a和15b可以表现出所述平面结构。此外，每一个控制电极15a和15b可以通过相应的绝缘区151a、151b、151c与半导体区12绝缘。每一个控制电极15a和15b可以电连接到半导体器件1的所述控制端子18，并且可以与第一负载接触件11和第二负载接触件13两者电绝缘。
半导体器件1可以包括通过相应对的沟槽14a、14b、布置在由所述对的沟槽14a、14b横向限制的台面区段124a上方的控制电极15a以及布置在台面区段124a内的第一半导体接触区段121a形成的多个晶体管单元，其中所述多个晶体管单元可以被布置成沿着所述第一横向方向Y彼此邻近，并且可以各自沿着第二横向方向X延伸，从而例如得到半导体器件1的条形单元配置。在另一个实施例中，所述单元的布置可以表现出栅格图案。然而，在图1A-4中没有图示第二横向方向X上的延伸。因此，每一个沟槽14a和14b可以表现出以下形式中的一个：条形形式（其中例如沿着第二横向X方向的总的延伸至少是沿着所述延伸方向Z的总的延伸的倍数）；针形式（其中例如沿着第一和第二横向方向X和Y的总的延伸彼此类似，并且两者都小于沿着所述延伸方向Z的总的延伸）；以及栅格形式（其中例如沟槽电极表现出基本上垂直于彼此布置（例如在XZ平面中和在YZ平面中布置）的平板部分）。
根据在图2A-2C中示意性地图示的实施例，第一半导体接触区段121a和121b可以各自包括半导体源极区121-3a、121-3b和半导体主体区121-1a、121-1b，其中，半导体主体区121-1a和121-1b可以把所述半导体源极区121-3a和121-3b与半导体漂移区段122隔离。例如，半导体主体区121-1a与半导体源极区121-3a之间的过渡形成第一pn结，并且半导体主体区121-1b与半导体源极区121-3b之间的过渡可以形成第二pn结。此外，每一个第一半导体接触区段121a和121b可以包括半导体连接器区121-2a、121-2b。例如，半导体连接器区121-2a和121-2b在一侧与第一负载接触件11接触，并且在另一侧与所述半导体主体区121-1a、121-1b接触。半导体主体区121-1a、121-1b、半导体连接器区121-2a和121-2b可以表现出与存在于半导体源极区121-3a和121-3b中的掺杂剂的导电类型互补的导电类型的掺杂剂。例如，半导体源极区121-3a和121-3b是n+区，并且半导体主体区121-1a和121-1b是p区，以及半导体连接器区121-2a和121-2b是p+区。
例如，如上面所解释的，存在于所述台面区段124a和124b的垂直横截面中被包括在相应的半导体主体区121-1a、121-1b中的仅一个单个反型沟道。如图中所图示的，所述垂直横截面可以平行于由所述延伸方向Z和所述第一横向方向Y定义的平面。
根据在图2B中示意性地图示的实施例，半导体漂移区段122可以在每一个台面区段124a、124b内包括半导体电流扩展区121-4a、121-4b。所述区121-4a和121-4b可以被配置成扩展所述负载电流，这可以允许在所述台面区段124a和124b内实现更加均匀的负载电流密度，这可以导致半导体器件1的减小的导通状态电阻。半导体电流扩展区121-4a和121-4b可以被布置在台面区段124a、124b的上部区中，并且与相应的半导体主体区123-1a、123-1b接触。例如，半导体电流扩展区121-4a和121-4b可以用第一导电类型的掺杂剂来掺杂。例如，半导体电流扩展区121-4a和121-4b是n区。例如，半导体电流扩展区121-4a和121-4b的掺杂浓度高于可以是n-区的其余半导体漂移区段122的掺杂浓度。根据实施例，半导体电流扩展区121-4a可以在所述第一横向方向Y上从沟槽14a的绝缘体141a延伸到沟槽14b的绝缘体141b。换句话说，半导体电流扩展区121-4a可以表现出与台面区段124a基本上相同的宽度WM。这同样适用于相邻单元的邻近半导体电流扩展区121-4b。
此外，如图2B中示意性地图示的，控制电极15a、15b可以被布置成使得其还至少覆盖所述电流扩展区124a、124b的一部分。相应地，可以存在一侧上的相应的控制电极15a、15b的横向延伸与另一侧上的相应的半导体源极区121-3a、121-3b、相应的半导体主体区121-1a、121-1b和相应的半导体电流扩展区121-4a、121-4b的横向延伸的沿着所述第一横向方向Y的重叠。
此外，可以例如借助于注入过程来创建所述半导体电流扩展区121-4a、121-4b，所述注入过程可以关于所述控制电极15a、15b自对准。这可以允许沿着所述第一横向方向Y的所述电流扩展区121-4a、121-4b与所述控制电极15a、15b之间的定义明确的重叠。这样的重叠可以允许精确控制半导体器件1的栅极-漏极电荷。在实施例中，栅极电极15a、15b本身可以充当用于所述注入过程的注入掩模。此外，可以在所述栅极电极15a、15b处提供附加的薄层和/或间隔物（例如由氧化物和氮化物的至少一个制成的间隔物）用于加宽所述掩蔽。
关于图2C中示意性地图示的实施例，沟槽14a和14b可以表现出内部区143a和143b，其中每一个内部区143a和143b可以被相应的沟槽电极141a、141b围绕。例如，内部区143a和143b可以由氧化物形成。此外，所述内部区143a和143b可以沿着所述延伸方向Z延伸达与围绕所述内部区143a和143b的沟槽电极141a和141b几乎一样的范围。例如，这样的内部区143a和143b可以允许减小的机械应力和/或降低的晶片曲度（bow）。
现在参照图3中示意性地图示的实施例，半导体器件1还可以包括在所述台面区段124上方并且与控制电极15分开布置的源极电极10。例如，源极电极10例如借助于所述绝缘区151与控制电极15电绝缘。此外，所述源极电极10可以电连接到第一负载接触件11。源极电极10和第一负载接触件11两者都可以电连接到所述源极端子17。与控制电极15一样，源极电极10也可以表现出平面结构。在实施例中，控制电极15和源极电极10两者都可以表现出相同的平面结构，例如控制电极15和源极电极10可以表现出同样的空间维度。此外，控制电极15和源极电极10可以关于所述延伸方向Z被布置在相同的水平。
根据图3中图示的实施例，在布置在沟槽14b上方的第一负载接触件11的一部分与第二台面区段124之间形成另一个第一负载接触件到半导体过渡11-2。但是例如该另一个过渡11-2并不形成用于在正向方向上传导负载电流的所建立的负载电流路径的一部分。例如，所述另一个过渡11-2可以被用于在与所述正向方向相反的反向方向上载送负载电流。
现在更加详细地关于图4中示意性地图示的实施例，半导体器件1在所述台面区段124内还可以包括第三半导体接触区段125。此外，第三半导体接触区段125可以表现出与第一半导体接触区段121的示范性设置类似的设置。相应地，第三半导体接触区段125也可以包括半导体主体区125-1、半导体连接器区125-2和半导体源极区125-3。半导体主体区125-1和半导体连接器区125-2两者都可以掺杂有第二导电类型的掺杂剂。例如，半导体主体区125-1是p区，并且半导体连接器区125-2是p+区。半导体连接器区125-2可以与第一负载接触件11接触，如图4中所图示的那样。第三半导体接触区段125的半导体源极区125-3也可以与第一负载接触件11接触，并且借助于所述半导体主体区125-1与半导体漂移区段122隔离。例如，半导体源极区125-3掺杂有第一导电类型的掺杂剂。例如，半导体源极区125-3是n+区。如图4中所图示的，第三半导体接触区段125可以被布置成与第一半导体接触区段121分开。在另一个实施例中，第一半导体接触区段121的半导体主体区121-1和第三半导体接触区段125的半导体主体区125-1借助于共同的连贯半导体区（未图示）形成。
源极电极10可以被布置在所述第三半导体接触区段125的上方，例如使得半导体源极区125-3和控制电极10的延伸在所述第一横向方向Y上表现出重叠。例如，源极电极10被布置在所述第三半导体接触区段125上方，使得其覆盖所述第三半导体接触区段125的至少一部分，例如半导体主体区125-1的至少一部分，半导体源极区125-3的至少一部分，以及被包括在台面区段124中的所述半导体漂移区段122的一部分。因此，可以存在一侧上的源极电极10的横向延伸与另一侧上的半导体源极区125-3、半导体主体区125-1和半导体漂移区段122的横向延伸的沿着所述第一横向方向Y的重叠。
根据图4中图示的实施例，半导体器件1可以表现出通过两个沟槽14a和14b、控制电极15、源极电极10和第一半导体接触区段121以及第三半导体接触区段125形成的基本上对称地布置的单元，这可以促进半导体器件1的制造。
例如，可以通过在所述控制电极15与所述第一负载接触件11之间施加电压来控制第一半导体接触区段121，并且可以通过在源极电极10与第二负载接触件13之间施加电压来控制第三半导体接触区段125。
然而，包括控制电极15、第一半导体接触区段121和沟槽14a的单元的左侧部分可以形成晶体管单元的至少一部分，包括源极电极10、沟槽14b和第三半导体接触区段125的单元的右侧部分可以形成二极管单元的至少一部分。单元的所述右侧部分可以被操作为MOS栅控二极管（MGD），例如用于在反向方向上载送负载电流。因此，半导体区12还可以被配置成在与所述正向方向相反的反向方向上在第一负载接触件11与第二负载接触件13之间传导负载电流。根据实施例，绝缘区151的厚度和/或半导体主体区125-1的掺杂浓度被选择成使得在半导体器件1的反向电流模式内，在第三半导体接触区段125内或在第一半导体接触区段121内建立的二极管注入电荷载流子之前，创建用于载送反向负载电流的电流路径。例如，源极电极10与第三半导体接触区段125之间的绝缘区151的在所述延伸方向Z上的厚度在5 nm到10 nm的范围内。
例如，半导体器件1可以被配置成根据第二负载接触件13的电位与第一负载接触件11的电位之间的差异建立用于在反向方向上传导负载电流的另一负载电流路径。所述另一负载电流路径可以在台面区段124的示意性地图示的垂直横截面中包括在所述第三半导体接触区段125中所包括的反型和积累沟道中的至少一个。例如，所述另一负载电流路径可以包括形成在第一负载接触件11与第三半导体接触区段125的半导体源极区125-3之间的第二过渡11-2。
第二半导体接触区段123可以把半导体漂移区段122耦合到第二负载接触件13，并且可以掺杂有第一导电类型的掺杂剂。例如，第二半导体接触区段123是n++区。如果半导体漂移区段122是n-掺杂，半导体主体区121-1是p掺杂，半导体连接器区121-2是p+掺杂，并且半导体源极区121-3是n+掺杂，则第三半导体接触区段123可以是n++掺杂，例如用于形成MOSFET结构。对于其他方面未改变的掺杂类型，第三半导体接触区段123可以是p掺杂，例如用于形成IGBT结构。
图5示意性地图示了半导体器件1的又进一步实施例的水平投影。图5中示意性地图示的半导体器件1的实施例可以表现出图1A到图4中图示的半导体器件1的一个或多个实施例中的一些或所有特征。相应地，当每一个单元可以包括相应的控制电极15a,15b,…,15o时，半导体器件1可以包括多个所述单元。每一个控制电极15a,15b,…,15o可以表现出平面结构，例如每一个控制电极15a,15b,…,15o可以被完全布置在所述半导体区12上方。第一负载接触件11和第二负载接触件13以及把第一负载接触件11耦合到第二负载接触件13的半导体区12未被图示在图5中。
半导体器件1表现出布置在半导体区12上方并且机械耦合到所述半导体区12的表面区101。控制电极15a-15o可以被布置在所述表面区101内，即被布置在半导体区12上方。此外，半导体器件1可以包括接触滑道15-2，其也被布置在所述表面区101内，并且根据图5中图示的实施例电连接到每一个控制电极15a-15o。
例如，半导体器件1表现出围绕半导体器件1的有源区1-1的边缘区1-2，其中所述接触滑道15-2可以被布置在半导体器件1的边缘区1-2内。此外，接触滑道15-2可以实质上遵循边缘区1-2的轨迹（course）。例如，有源区1-1是半导体器件芯片上的区，在该区中布置以关于图1A到4示范性地描述的方式所设计的多个有源IGBT单元或MOSFET单元。边缘区1-2可以是非有源区，例如其中没有或者相应地仅有非常少的有源单元的区。例如，负载电流由半导体器件1主要借助于半导体区12的有源区1-1载送，但不由边缘区1-2载送。
如已经关于图1A解释的，半导体器件1还可以包括也被布置在表面区101内（即在半导体区12上方）的接触衬垫15-1。例如，将接触衬垫15-1与接触滑道15-2分开放置。接触衬垫15-1可以被布置成由接合线或夹接触，并且可以形成所述控制端子18的至少一部分（参照图2A-4）。借助于所述接合线或夹，可以向所述接触衬垫15-1提供控制信号（诸如，栅极信号）。
例如，根据图5中图示的实施例，在表面区101内，不存在被布置成把接触滑道15-2直接电连接到接触衬垫15-1的电连接。相反，半导体器件1可以包括沿着所述延伸方向Z延伸到半导体区12中的许多连接器沟槽16a-16h。每一个连接器沟槽16a-16h可以包括连接器电极（未图示）。接触衬垫15-1和接触滑道15-2两者都可以电连接到连接器沟槽16a到16h连接器电极。应当理解的是，仅仅一个连接器沟槽16a到16h可能足以把接触衬垫15-1电耦合到接触滑道15-2。例如，可以借助于连接器沟槽16a到16h的连接器电极的结构、材料和/或空间维度来调节接触衬垫15-1与接触滑道15-2之间的特定电阻，即接触衬垫15-1与控制电极15-a到15-o之间的特定电阻。例如，可以调节特定栅极串联电阻。例如，所述连接器电极包括表现出局部增大的欧姆电阻以便增大把接触衬垫15-1耦合到控制电极15a到15o的路径中的总的欧姆电阻的电阻区。例如，连接器沟槽16a到16h的连接器电极的这样的电阻区可以通过相应的连接器电极的局部减小的横截面面积而被产生。在美国专利申请US 13/970,162中描述了产生局部增大的欧姆电阻的特定示例，其内容被整体合并于此。
所述连接器沟槽16a到16h可以表现出比接触衬垫15-1在所述第一横向方向上的延伸更大的沿着所述第一横向方向X的延伸。接触衬垫15-1和接触滑道15-2的至少一部分两者都可以被布置在所述表面区101内，在连接器沟槽16a到16h上方，例如完全在半导体区12上方。
例如，被用于形成所述单元的沟槽（例如沟槽14a和14b）和连接器沟槽16a到16h两者都在相同的制造步骤内被形成。因此，沟槽14a、14b和连接器沟槽16a到16h可以表现出相同的沟槽深度，即沿着所述延伸方向Z的相同的延伸，和/或沿着所述第一横向方向Y的相同的沟槽宽度。此外，连接器沟槽16a到16h的连接器电极可以由与沟槽电极141a和141b相同的材料形成。这同样适用于所述沟槽内的电极的绝缘。相应地，同样所述连接器沟槽16a到16h可以包括把相应的连接器电极与半导体区12绝缘的绝缘体。所述绝缘体可以由绝缘体142a和142b相同的材料形成。此外，至少沿着所述延伸方向Z和所述第一横向方向Y的至少一个，被用于形成所述单元的沟槽（例如沟槽14a和14b）的绝缘体和/或沟槽电极的空间维度可以与所述连接器沟槽16a到16d的绝缘体和连接器电极的空间维度实质上同样。
如关于图1A到图4中图示的实施例所阐述的，同样图5中图示的实施例的控制电极15a-15o可以与第一负载接触件11和第二负载接触件13两者电绝缘。每一个控制电极15a-15o可以表现出基本上垂直于所述延伸方向Z布置的平面结构，例如平面条形结构。此外，如图1A到图4中所图示的，半导体区12可以包括多个台面区段124a、124b，其中每一个台面区段可以被布置在所述多个沟槽中的相应的两个邻近沟槽（参照沟槽14a和14b）之间。在每一个台面区段124a、124b上方可以布置相应的控制电极15a,…,15o，如例如在图2A中示意性地图示的那样。此外，每一个所述控制电极15a到15o可以被布置成使得覆盖可以被布置在所述台面区段124a、124b内的第一半导体接触区段121a、121b的至少一部分。
除了连接器沟槽16a到16h以外或对连接器沟槽16a到16h的替换，连接器沟槽16a到16h把接触衬垫15-1电连接到接触滑道15-2，还可以布置把接触滑道15-2电连接到控制电极15-a到15-o的另外的连接沟槽（未图示）。这样的另外的连接器沟槽可以各自还包括表现出局部增大的欧姆电阻以便增大把接触滑道15-2耦合到控制电极15a到15o的路径中的总的欧姆电阻的电阻区。而且，所述源极电极10（图5中未图示）可以借助于又进一步的连接器沟槽（未图示）电连接到所述第一负载接触件11，以便允许例如借助于包括在所述又进一步的连接器沟槽中的电极实现特定源极电阻。
图6示意性地图示了半导体器件1的又进一步实施例的水平投影的一部分，并且图7图示了所述实施例的垂直横截面的一部分。在图6和图7中图示的实施例的结构实质上对应于图5中图示的实施例。因此，如果没有另行声明，则上面关于图5中图示的实施例所陈述的内容同样适用于图6中图示的实施例。
相应地，半导体器件1包括沿着延伸方向Z延伸并且被配置成用于传导负载电流的半导体区12。例如，半导体区12表现出如图1A到4中的一个或多个中示意性地图示的设置。因此，半导体区12可以例如包括多个所述晶体管单元和/或二极管单元。
此外，半导体器件1可以包括被布置在半导体区12上方并且耦合（例如机械耦合）到所述半导体区12的表面区101。并且可以提供用于控制所述负载电流的至少一个电极（图6和7中未图示），其中所述至少一个电极可以被布置在所述表面区101内。例如，控制电极表现出平面结构并且被完全布置在表面区101内。在实施例中，所述至少一个电极是控制电极，例如图1A-5中图示的控制电极15（控制电极15a-o），或者是源极电极，例如图3-4中图示的源极电极10。
例如，根据图6和7的半导体器件1包括连接器层15-4，其中连接器层15-4可以被完全布置在所述表面区101内，例如被完全布置在半导体区12上方。所述连接器层15-4可以被布置在与所述至少一个电极相同的水平，并且例如可以在与所述至少一个电极相同的制造步骤内产生。例如，连接器层15-4包括多晶硅。
此外，半导体器件1可以包括布置在所述表面区101内并且在所述连接器层15-4上方的接触衬垫15-1。接触衬垫15-1可以被布置成由接合线或夹接触，并且可以形成所述控制端子18的至少一部分（参照图2A-4）。此外，半导体器件1可以包括布置在所述表面区101内并且在所述连接器层15-4上方的接触滑道15-2，其中所述接触滑道15-2可以与接触衬垫15-1分开放置，并且电耦合到所述至少一个控制电极15a。如已经关于图5解释的，接触滑道15-2可以实质上遵循半导体器件12的边缘区1-2的轨迹。接触滑道15-1和接触衬垫15-2两者可以借助于一层或多层绝缘区152沿着所述延伸方向Z与所述连接器层15-4间隔开，如下面将更加详细地解释的那样。
半导体器件1还可以包括至少一个第一接触插塞15-11，所述至少一个第一接触插塞15-11沿着所述延伸方向Z延伸并且把接触衬垫15-1电连接到所述连接器层15-4。半导体器件1还可以包括至少一个第二接触插塞15-21，所述至少一个第二接触插塞15-21沿着所述延伸方向Z延伸并且把接触滑道15-2电连接到所述连接器层15-4。例如，所述至少一个第一接触插塞15-11和至少一个第二接触插塞15-21中的每一个沿着所述延伸方向Z延伸到连接器层15-4中，即延伸至少50 nm或者至少100 nm的距离。
因此，把从所述接合线或夹接收的控制信号电传送到所述至少一个电极的路径可以包括：接触衬垫15-1；至少一个第一接触插塞15-11；连接器层15-4；至少一个第二接触插塞15-21；接触滑道15-2以及至少一个电极。所有上面提到的部件可以被完全布置在所述表面区101内，即被完全布置在所述半导体区12上方。可以借助于以下各项中的至少一项来调节所述路径的电阻：沿着所述第一横向方向Y的所述至少一个第一接触插塞15-11与所述至少一个第二接触插塞15-21之间的距离；第一接触插塞15-11的数目；第二接触插塞15-21的数目；至少一个第一接触插塞15-11的材料和/或至少一个第二接触插塞15-21的材料；至少一个第一接触插塞15-11和至少一个第二接触插塞15-21中的至少一个沿着所述延伸方向Z延伸到连接器层15-4中的距离。
如图6中所图示的，可以提供多于仅仅一个第一接触插塞15-11和多于仅仅一个第二接触插塞15-21。第一接触插塞15-11的数目和第二接触插塞15-21的数目可以例如被选择成使得关于所述插塞15-11和15-21的最大电流密度的要求被满足。
例如，所述插塞15-11和15-21可以各自借助于所谓的接触凹槽（例如小沟槽）来实现。
现在应当更加详细地关于图7中示意性地图示的半导体器件1的垂直横截面的部分来解释所述绝缘区152的示范性配置。例如，连接器层15-4可以借助于所述绝缘区152与半导体区12电绝缘。所述绝缘区152可以包括许多层，例如既在一侧与半导体区12接触又在另一侧与连接器层15-4接触的第一层152-1。这样的第一绝缘层152-1可以例如由场氧化物（FOX）制成。第二绝缘层152-2和第三绝缘层152-3可以被布置在连接器层15-4的顶上，并且可以被采用例如用于建立与第一负载接触件11（图7中未图示）和与接触衬垫15-1以及与接触滑道15-2的电绝缘。例如，第二绝缘层152-2可以由未掺杂硅酸盐玻璃（USG）制成。此外，第三绝缘层152-3可以例如由硼磷硅玻璃（BPSG）制成。
应当理解的是，在图5、图6和图7中示意性地图示的半导体器件1的实施例可以表现出在图1A、1B、2A、2B、2C、3和/或4中示意性地图示的半导体器件1的实施例中的一个或多个特征。在下文中，简要描述了根据图5、图6和图7的实施例的可选特征的几个示例。下面所提到的附图标记还可以涉及图1A到4。此外，下面简要描述的所述可选特征已经在上面关于图1A到4更加详细地进行解释。
例如，根据图5、图6和/或图7的半导体器件1还可以包括沿着延伸方向Z延伸到半导体区12中的至少两个沟槽14a、14b（例如参照图1A），并且半导体区12可以包括台面区段124，台面区段124被布置在所述两个沟槽14a、14b之间。例如，台面区段124被所述两个沟槽14a、14b横向限制。所述至少一个电极可以是控制电极15，例如栅极（G）电极，其表现出平面结构并且被布置在台面区段124上方。
此外，每一个沟槽14a、14b可以包括沟槽电极141a、141b以及把相应的沟槽电极141a、141b与半导体区12绝缘的绝缘体142a、142b。例如，所述沟槽电极141a、141b形成半导体区12内的补偿结构。为此，所述沟槽电极141a、141b可以被实施例如为场板。
例如，根据图5、图6和/或图7的半导体器件1还可以包括第一负载接触件11和第二负载接触件13，并且半导体区12可以被布置在所述第一负载接触件11与所述第二负载接触件13之间（例如参照图1A）。如上面所解释的，第一负载接触件可以是源极（S）接触件，并且第二负载接触件可以是漏极（D）接触件。
每一个沟槽电极141a、141b可以电连接到第一负载接触件11。因此，沟槽电极141a和141b的电位可以与第一负载接触件的电位基本上相同。
台面区段124可以包括第一半导体接触区段121，其包括半导体主体区121-1和半导体源极区121-3，半导体源极区121-3电连接到第一负载接触件11并且与半导体主体区121-1接触（例如参照图1A）。
如在例如图1A中示意性地图示的，控制电极15可以表现出平面结构，并且可以被布置在所述第一半导体接触区段121上方。此外，控制电极15可以与半导体区12、第一负载接触件11并且与第二负载接触件13电绝缘。如关于图5到7所解释的，所述控制电极15可以电连接到所述接触滑道15-2，其中所述接触滑道15-2可以借助于所述至少一个连接器沟槽16a的所述（一个或多个）连接器电极或者借助于所述连接器层15-4电耦合到所述接触衬垫15-1。
例如，根据图5、图6和/或图7的半导体器件1可以被配置成用于根据控制电极15的电位与所述第一负载接触件11的电位之间的差异来建立用于传导所述负载电流的负载电流路径。例如，所述负载电流路径在所述台面区段124的垂直横截面中仅包括单个反型沟道，所述单个反型沟道被包括在所述半导体主体区121-1中。上面已经详细解释该可选特征。
在图1A到图7中示意性地图示并且在上面所描述的实施例包括可以关于小的导通状态电阻（RDSon）优化垂直功率MOSFET的认识。为此，可以采用所谓的补偿结构。这样的器件也被称作“超结器件”或“酷MOS（CoolMOS）器件”。例如，在根据上面图示并描述的实施例所示范性采用的垂直场板时，可以借助于垂直场板来实现补偿。然而，借助于所述垂直场板（例如借助于所述沟槽电极141a和141b）可以显著减小导通状态电阻，半导体器件的输出电荷在某些情况下可能会增加，从而增加动态损耗，例如半导体器件的开关损耗。此外，这样的输出电荷可能在开关过程期间诱发过电压，这可能引起对半导体器件的损坏以及增加损耗。减少开关损耗可以是所期望的。
根据一个或多个实施例，可以借助于采用平面栅极电极（诸如例如所述控制电极）来减少栅极-漏极电荷（QGD）。例如，具有平面结构的所述控制电极可以允许例如借助于沿着所述第一横向方向的电流扩展区与控制电极之间的定义明确的重叠来精确控制栅极-漏极电荷。为此，可以例如借助于关于所述控制电极自对准的注入过程来创建所述电流扩展区。此外，根据一个或多个实施例，借助于减小的间距P，其可以导致例如在图1A中作为典范和示意性地图示的单元的非对称结构，可以实现导通状态电阻的进一步减小，因为例如可以提高漂移区段的掺杂浓度。
例如，可以提供具有更高掺杂浓度作为漂移区段的所述电流扩展区，例如以便允许台面区段内扩展开负载电流（例如扩展开反型沟道）。因此，甚至在所述非对称结构的台面区段内可以实现基本上均匀的电流密度，这可以导致又进一步减小的导通状态电阻。
此外，根据一个或多个实施例，可以借助于所述接触插塞和所述连接器层和/或者通过存在于可以例如把所述接触滑道连接到所述接触衬垫的所述连接器沟槽内的所述连接器电极来产生特定栅极串联电阻，其中接触滑道可以电连接到所述控制电极。如上面所解释的，借助于这样的连接器电极，可以例如通过使用对应的材料和/或通过改变连接器电极的横截面面积实现表现出局部增大的电阻的电阻区。
在从属权利要求中限定了另外的实施例的特征。另外的实施例的特征和上面描述的实施例的特征可以彼此组合用于形成附加的实施例，只要所述特征未被明确地描述为彼此替换。
为了促进对在附图中示意性地图示的示范性实施例的理解，有时用可以是“Gate（栅极）”的缩写的“G”来标记控制电极15。有时用可以是“Source（源极）”的缩写的“S”来标记第一负载接触件11。有时用可以是“Drain（漏极）”的缩写的“D”来标记第二负载接触件13。然而，这样的标签不意图进行限制。例如，即使包括例如所述第二负载接触区段13的一部分的漏极区以及包括例如所述第一负载接触件11的一部分的源极区已被图示在半导体器件1的相对侧，但是应当理解的是，半导体器件1还可以表现出所谓的“漏极向上（drain-up）”配置，例如其中源极和漏极金属化两者都被布置在半导体器件1的共同侧（例如在半导体器件1的正面）的配置。
在上文中，解释了涉及半导体器件的实施例。例如，这些半导体器件基于硅（Si）。相应地，示范性实施例的单晶半导体区或层（例如半导体区12、121、122、123、124、125）通常是单晶Si区或Si层。在其他实施例中可以采用多晶或无定形硅。
然而，应当理解的是，半导体区12、121、122、123、124、125可以由适合于制造半导体器件的任何半导体材料制成。这样的材料的示例包括而不限于：基本半导体材料，诸如硅（Si）或锗（Ge）；IV族化合物半导体材料，诸如碳化硅（SiC）或锗化硅（SiGe）；二元、三元或四元III-V半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、铟镓磷（InGaPa）、铝镓氮（AlGaN）、铝铟氮（AlInN）、铟镓氮（InGaN）、铝镓铟氮（AlGaInN）或铟镓砷磷（InGaAsP）；以及二元或三元II-VI半导体材料，诸如碲化镉（CdTe）和汞镉碲（HgCdTe），以举几例。上面提到的半导体材料也被称作“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括而不限于：铝镓氮（AlGaN）-铝镓铟氮（AlGaInN），铟镓氮（InGaN）-铝镓铟氮（AlGaInN），铟镓氮（InGaN）-氮化镓（GaN），铝镓氮（AlGaN）-氮化镓（GaN），铟镓氮（InGaN）-铝镓氮（AlGaN），硅-碳化硅（SixC1-x），以及硅-SiGe异质结半导体材料。对于功率半导体器件应用而言，当前主要使用Si、SiC、GaAs和GaN材料。
为了易于描述，使用了诸如“在…以下”、“在…之下”、“下方”、“在…之上”、“上方”等的空间相对术语来解释一个元件相对于第二个元件的定位。除了与附图中所描绘的那些定向不同的定向之外，这些术语意图涵盖相应的器件的不同定向。此外，诸如“第一”、“第二”等的术语也被用来描述各种元件、区、节段等等并且这些术语也不意图进行限制。相同的术语遍及描述指代相同的元件。
如本文中所使用的术语“具有”、“含有”、“包含”、“包括”、“表现出”等等是开放式术语，其指示所陈述的元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另有明确地指示。
鉴于变型和应用的上面范围，应当理解的是，本发明不被前述描述限制，也不被附图限制。替代地，本发明仅被所附权利要求书及其法律等同物限制。

Claims (23)

1.一种半导体器件，所述半导体器件包括第一负载接触件、第二负载接触件以及被配置成至少在正向方向上在第一负载接触件与第二负载接触件之间传导负载电流的半导体区，其中，所述半导体区包括：
-包括半导体主体区和半导体源极区的第一半导体接触区段，所述半导体源极区电连接到第一负载接触件并且与半导体主体区接触；
-电连接到第二负载接触件的第二半导体接触区段；
-把第一半导体接触区段耦合到第二半导体接触区段的半导体漂移区段，其中半导体主体区把半导体源极区与半导体漂移区段隔离；
其中，所述半导体器件在垂直横截面中还包括：
-沿着从第一半导体接触区段指向第二半导体区段的延伸方向延伸到半导体区中的至少两个沟槽，每一个沟槽包括沟槽电极以及把相应的沟槽电极与半导体区绝缘的绝缘体，其中所述半导体区包括布置在所述至少两个沟槽之间的台面区段，所述台面区段包括第一半导体接触区段；
并且其中，所述半导体器件被配置成建立用于在正向方向上传导负载电流的负载电流路径，所述负载电流路径在台面区段的垂直横截面中仅包括单个反型沟道，所述单个反型沟道被包括在半导体主体区中。
2.权利要求1的半导体器件，其中，用于在正向方向上传导负载电流的负载电流路径在台面区段的垂直横截面内包括台面区段内的仅一个第一负载接触件到半导体过渡，其中所述第一负载接触件到半导体过渡通过半导体源极区与第一负载接触件之间的过渡形成。
3.权利要求2的半导体器件，其中，所述第一负载接触件到半导体过渡表现出与延伸方向平行使得负载电流在跨越第一负载接触件到半导体过渡时在垂直于延伸方向的方向上流动的区域。
4.权利要求1的半导体器件，还包括布置在第一半导体接触区段上方的控制电极，其中所述半导体器件被配置成根据控制电极的电位与第一负载接触件的电位之间的差异建立用于在正向方向上传导负载电流的负载电流路径。
5.权利要求4的半导体器件，其中，所述半导体器件还包括被布置成在台面区段上方并且与控制电极分开的源极电极，其中源极电极与第一负载接触件电连接并且与控制电极绝缘。
6.权利要求5的半导体器件，其中，所述半导体区包括第三半导体接触区段，所述第三半导体接触区段被包括在台面区段中，所述第三半导体接触区段被布置在源极电极下方并且与第一负载接触件接触。
7.权利要求6的半导体器件，其中：
-所述半导体区还被配置成在与正向方向相反的反向方向上在第一负载接触件与第二负载接触件之间传导负载电流；
-所述半导体器件被配置成根据第二负载接触件的电位与第一负载接触件的电位之间的差异建立用于在反向方向上传导负载电流的另一负载电流路径，其中所述另一负载电流路径在台面区段的垂直横截面中包括在第三半导体接触区段中包括的反型沟道和积累沟道中的至少一个。
8.权利要求1的半导体器件，其中，每一个沟槽电极包括场板电极。
9.权利要求1的半导体器件，其中，每一个沟槽电极电连接到第一负载接触件。
10.权利要求1的半导体器件，其中，每一个沟槽电极包括第一电极部分以及通过绝缘体与第一电极部分电绝缘的第二电极部分，其中第一电极部分电连接到第一负载接触件。
11.权利要求1的半导体器件，其中，在垂直于延伸方向的第一横向方向上的所述至少两个沟槽之间的距离总计小于1.5 μm。
12.权利要求1的半导体器件，其中，所述半导体漂移区段在台面区段内还包括被配置成扩展负载电流路径的半导体电流扩展区，其中所述半导体电流扩展区被定位成与半导体主体区接触。
13.权利要求12的半导体器件，其中，所述半导体电流扩展区在垂直于延伸方向的第一横向方向上从所述至少两个沟槽中的第一个沟槽的绝缘体延伸到所述至少两个沟槽中的第二个沟槽的绝缘体。
14.权利要求1的半导体器件，其中，所述至少两个沟槽中的至少一个沟槽表现出不导电材料的内部区，所述内部区被所述至少一个沟槽的沟槽电极围绕。
15.一种半导体器件，包括：
-第一负载接触件、第二负载接触件以及沿着延伸方向延伸的半导体区；
-布置在半导体区上方并且耦合到半导体区的表面区；
-布置在表面区内的至少一个控制电极；
-沿着延伸方向延伸到半导体区中的至少一个连接器沟槽，所述至少一个连接器沟槽包括连接器电极；
-布置在表面区内的接触衬垫；以及
-布置在表面区内并且与接触衬垫和所述至少一个控制电极两者都分开放置的接触滑道，所述接触衬垫、接触滑道和至少一个控制电极彼此电耦合，其中接触衬垫和接触滑道两者或者接触滑道和至少一个控制电极两者电连接到所述至少一个连接器沟槽的连接器电极。
16.权利要求15的半导体器件，其中，所述至少一个控制电极表现出垂直于延伸方向布置的平面条形结构。
17.权利要求15的半导体器件，还包括沿着延伸方向延伸到半导体区中的多个沟槽，其中所述半导体区包括多个台面区段，每一个台面区段被布置在所述多个沟槽中的相应的两个邻近沟槽之间，并且其中所述至少一个控制电极被布置在台面区段中的一个台面区段上方。
18.权利要求17的半导体器件，其中，所述台面区段包括电连接到第一负载接触件的第一半导体接触区段，其中所述至少一个控制电极表现出关于延伸方向对准到第一半导体接触区段以便覆盖第一半导体接触区段的至少一部分的平面结构。
19.权利要求15的半导体器件，其中，所述连接器电极包括表现出局部增大的欧姆电阻以便增大把接触衬垫耦合到控制电极的路径中或者相应的是把接触滑道耦合到所述至少一个控制电极的路径中的总的欧姆电阻的电阻区。
20.一种半导体器件，包括：
-沿着延伸方向延伸并且被配置成传导负载电流的半导体区；
-布置在半导体区上方并且耦合到半导体区的表面区；
-被配置成控制负载电流的至少一个电极，所述至少一个电极被布置在表面区内；
-布置在表面区内的连接器层；
-布置在表面区内并且在连接器层上方的接触衬垫；
-布置在表面区内并且在连接器层上方的接触滑道，所述接触滑道与接触衬垫分开放置并且电耦合到所述至少一个电极；
-沿着延伸方向延伸并且把接触衬垫电连接到连接器层的至少一个第一接触插塞；以及
-沿着延伸方向延伸并且把接触滑道电连接到连接器层的至少一个第二接触插塞。
21.权利要求20的半导体器件，还包括沿着延伸方向延伸到半导体区中的至少两个沟槽，其中每一个沟槽包括沟槽电极以及把相应的沟槽电极与半导体区绝缘的绝缘体，并且其中：
-所述半导体区包括布置在所述至少两个沟槽之间的台面区段；并且
-所述至少一个电极是布置在台面区段上方的控制电极。
22.权利要求21的半导体器件，还包括第一负载接触件和第二负载接触件，所述半导体区被布置在第一负载接触件与第二负载接触件之间，其中：
-每一个沟槽电极电连接到第一负载接触件；
-所述台面区段包括第一半导体接触区段，所述第一半导体接触区段包括半导体主体区和半导体源极区，半导体源极区电连接到第一负载接触件并且与半导体主体区接触；并且
-所述控制电极被布置在第一半导体接触区段上方并且与半导体区、第一负载接触件和第二负载接触件电绝缘。
23.权利要求22的半导体器件，其中，所述半导体器件被配置成根据控制电极的电位与第一负载接触件的电位之间的差异建立用于传导负载电流的负载电流路径。
CN201610215273.7A 2015-04-08 2016-04-08 具有平面栅极的场板沟槽半导体器件 Active CN106057894B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/681,145 US9818827B2 (en) 2015-04-08 2015-04-08 Field plate trench semiconductor device with planar gate
US14/681145 2015-04-08

Publications (2)

Publication Number Publication Date
CN106057894A true CN106057894A (zh) 2016-10-26
CN106057894B CN106057894B (zh) 2019-11-26

Family

ID=56986187

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610215273.7A Active CN106057894B (zh) 2015-04-08 2016-04-08 具有平面栅极的场板沟槽半导体器件

Country Status (3)

Country Link
US (1) US9818827B2 (zh)
CN (1) CN106057894B (zh)
DE (1) DE102016106346B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571392A (zh) * 2015-10-07 2017-04-19 奥尼卡电子有限公司 Vdmos及用于制造其的方法
CN108511521A (zh) * 2018-02-13 2018-09-07 株洲中车时代电气股份有限公司 一种具有含虚栅的复合栅结构的igbt芯片的制作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015122938B4 (de) * 2015-12-30 2021-11-11 Infineon Technologies Austria Ag Transistor mit feldelektrode und verfahren zu dessen herstellung
DE102016112020B4 (de) 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) * 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
JP2018117070A (ja) 2017-01-19 2018-07-26 エイブリック株式会社 半導体装置及びその製造方法
EP3474331A1 (en) * 2017-10-19 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for fabricating a semiconductor device
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
CN108565289A (zh) * 2018-06-26 2018-09-21 南京方旭智芯微电子科技有限公司 超结场效应管及超结场效应管的制造方法
DE102020122264B4 (de) * 2020-08-26 2022-03-31 Infineon Technologies Ag Mesa-Kontakt für MOS-gesteuerte Leistungshalbleitervorrichtung und Herstellungsverfahren

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364613A (zh) * 2007-08-10 2009-02-11 英飞凌科技股份公司 具有改进的动态特性的半导体元件
US20100117145A1 (en) * 2008-11-07 2010-05-13 Force-Mos Technology Corporation Configuration of trenched semiconductor power device to reduce masked process
CN102456741A (zh) * 2010-10-20 2012-05-16 瑞萨电子株式会社 半导体器件
CN104425401A (zh) * 2013-08-29 2015-03-18 英飞凌科技股份有限公司 功率半导体封装

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10007415C2 (de) 2000-02-18 2002-01-24 Infineon Technologies Ag Halbleiterbauelement
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
DE10339455B3 (de) 2003-08-27 2005-05-04 Infineon Technologies Ag Vertikales Halbleiterbauelement mit einer eine Feldelektrode aufweisenden Driftzone und Verfahren zur Herstellung einer solchen Driftzone
DE102004045944B4 (de) 2004-09-22 2018-08-16 Infineon Technologies Ag MOS-Feldeffekttransistor
US7768064B2 (en) 2006-01-05 2010-08-03 Fairchild Semiconductor Corporation Structure and method for improving shielded gate field effect transistors
US8164931B2 (en) * 2008-08-19 2012-04-24 Infineon Technologies Austria Ag Rectifier circuit with a voltage sensor
US8022470B2 (en) * 2008-09-04 2011-09-20 Infineon Technologies Austria Ag Semiconductor device with a trench gate structure and method for the production thereof
US8203181B2 (en) * 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
JP6047297B2 (ja) 2012-04-09 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364613A (zh) * 2007-08-10 2009-02-11 英飞凌科技股份公司 具有改进的动态特性的半导体元件
US20100117145A1 (en) * 2008-11-07 2010-05-13 Force-Mos Technology Corporation Configuration of trenched semiconductor power device to reduce masked process
CN102456741A (zh) * 2010-10-20 2012-05-16 瑞萨电子株式会社 半导体器件
CN104425401A (zh) * 2013-08-29 2015-03-18 英飞凌科技股份有限公司 功率半导体封装

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571392A (zh) * 2015-10-07 2017-04-19 奥尼卡电子有限公司 Vdmos及用于制造其的方法
CN106571392B (zh) * 2015-10-07 2019-07-30 奥尼卡电子有限公司 Vdmos及用于制造其的方法
CN108511521A (zh) * 2018-02-13 2018-09-07 株洲中车时代电气股份有限公司 一种具有含虚栅的复合栅结构的igbt芯片的制作方法

Also Published As

Publication number Publication date
DE102016106346B4 (de) 2018-10-31
US20160300913A1 (en) 2016-10-13
CN106057894B (zh) 2019-11-26
DE102016106346A1 (de) 2016-10-13
US9818827B2 (en) 2017-11-14

Similar Documents

Publication Publication Date Title
CN106057894A (zh) 具有平面栅极的场板沟槽半导体器件
US11682700B2 (en) Power semiconductor device with dV/dt controllability and low gate charge
CN108695381B (zh) 具有dV/dt可控性的IGBT
CN105977290A (zh) 半导体器件、集成电路和制造半导体器件的方法
CN104347689B (zh) 双沟槽‑栅极绝缘栅双极晶体管结构
CN105322002A (zh) 反向传导igbt
CN104299997A (zh) 电荷补偿半导体器件
CN108257953A (zh) 具有igbt区和不可切换二极管区的半导体器件
US11610986B2 (en) Power semiconductor switch having a cross-trench structure
CN202930388U (zh) 电荷补偿半导体器件
US20190214490A1 (en) Power Semiconductor Device with dV/dt Controllability
US10868170B2 (en) Layout for needle cell trench MOSFET
US20220271132A1 (en) Mesa Contact for MOS Controlled Power Semiconductor Device and Method of Producing a Power Semiconductor Device
CN107845678B (zh) 功率半导体器件的二极管结构
JP2016105460A (ja) 活性領域にセンサ電位が与えられた半導体デバイス
CN203242627U (zh) 半导体部件、垂直mosfet、igbt结构和集成半导体器件
US10580873B2 (en) Power semiconductor device having a field electrode
CN111816695A (zh) 反向阻断功率半导体器件和处理反向阻断功率半导体器件的方法
US11011629B2 (en) Power semiconductor switch with improved controllability
US11538906B2 (en) Diode with structured barrier region
CN203242635U (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant