CN104425401A - 功率半导体封装 - Google Patents

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Abstract

本发明提供了一种功率半导体封装，其包括：外壳、嵌入外壳中的半导体芯片、以及部分地嵌入外壳中并且部分地暴露在外壳外部的至少四个端子。半导体芯片包括：与第一金属层欧姆接触的第一掺杂区域、与第二金属层欧姆接触的第二掺杂区域、以及包括栅极电极以及与栅极电极电绝缘的第一场电极的多个第一沟槽。四个端子中的第一端子电连接至第一金属层电连接；四个端子中的第二端子电连接至第二金属层；四个端子中的第三端子电连接至第一沟槽的栅极电极；四个端子中的第四端子电连接至第一沟槽的第一场电极。

Description

功率半导体封装
技术领域
本发明的各个实施例涉及具有至少四个端子的功率半导体封装。
背景技术
现有的功率半导体器件(诸如MOSFET)设计成具有低的导通状态电阻(常称为R(DS)on)。为了减少R(DS)on，已经提出了不同的方法。示例是补偿器件，诸如超结器件、以及在沟槽中具有栅极电极和场电极的器件。场电极通常钳位至源极电位，以改进在相邻沟槽之间的漂移区域的耗尽。
发明内容
根据一个实施例，本发明提供的一种功率半导体封装包括：外壳、至少部分地嵌入在外壳中的半导体芯片、以及部分地嵌入在外壳中并且部分地暴露在外壳外部的至少四个端子。半导体芯片包括：与第一金属层欧姆接触的第一掺杂区域、与第二金属层欧姆接触的第二掺杂区域、以及形成在半导体芯片中的至少多个第一沟槽，其中第一沟槽包括栅极电极以及与栅极电极电绝缘的至少第一场电极。至少四个端子中的第一端子电连接至第一金属层，至少四个端子中的第二端子电连接至第二金属层，至少四个端子中的第三端子电连接至第一沟槽的栅极电极，以及至少四个端子中的第四端子电连接至第一沟槽的第一场电极。
根据一个实施例，本发明提供的一种功率半导体封装包括：外壳、嵌入在外壳中的半导体芯片、以及部分地嵌入外壳中并且部分地暴露在外壳外部的至少四个端子。半导体芯片包括与设置在半导体芯片的第一侧的第一金属层欧姆接触的第一掺杂区域、与设置在半导体芯片的对第一侧相对的第二侧的第二金属层欧姆接触的第二掺杂区域、以及形成在半导体芯片中的多个沟槽，其中沟槽包括栅极电极以及与栅极电极电绝缘的至少第一场电极。至少四个端子中的第一端子电连接至第一金属层，至少四个端子中的第二端子电连接至第二金属层，至少四个端子中的第三端子电连接至第一沟槽的栅极电极，以及至少四个端子中的第四端子电连接至沟槽的每第n个沟槽的第一场电极，并且与其余沟槽的第一场电极电绝缘，其中n≥2。
本领域的技术人员通过阅读下面的详细说明并查看附图，将认识到其它的特征与优点。
附图说明
图中的组件并不一定按照比例绘制，而是将重点放在对本文中论述的实施例的原理进行图示上。此外，在图中，相似的附图标记表示相应的部件。
图1A至图1C图示了根据一个实施例的功率半导体封装。
图2图示了根据一个实施例的功率半导体封装的三维视图。
图3图示了根据另一实施例的功率半导体封装。
图4图示了根据一个实施例的嵌入功率半导体封装中的半导体芯片。
图5图示了根据又一实施例的嵌入功率半导体封装中的半导体芯片。
图6图示了根据另一实施例的功率半导体封装。
图7图示了根据一个实施例的功率半导体封装的三维视图。
图8图示了根据一个实施例的功率半导体封装。
图9图示了根据另一实施例的功率半导体封装。
具体实施方式
在下文的详细说明中对附图进行参考，这些附图构成该说明书的一部分，在这些附图中以举例说明的方式示出了可以实施本发明的具体实施例。在这点上，将参照此处所描述的附图的定位来使用定向术语，比如“顶”、“底”、“前”、“后”、“前部”、“尾部”、“侧向”和“竖直”等。因为实施例的组件可以定位在多个不同的方位，所以定向术语的使用是出于举例说明之目的，绝非任何限制。要理解，在不偏离本发明的范围的情况下，也可以使用其它实施例以及可以做出结构上或逻辑上的改变。因此，以下的详细描述不具有限制意义，本发明的范围由所附权利要求书限定。采用特定语言描述的实施例不应被认为是对所附权利要求的范围构成限制。
术语“电连接”描述的是两个元件之间的欧姆连接。
参照图1A至图1C，描述了根据一个实施例的功率半导体封装100。图1A至图1C中的每个图图示了半导体封装100的另一竖直截面。
半导体封装100包括外壳160以及嵌入在外壳160中的半导体芯片110。半导体芯片110包括与设置在半导体芯片110的第一侧111的第一金属层151欧姆接触的第一掺杂区域131。第二掺杂区域132与设置在半导体芯片110的与第一侧111相对的第二侧112的第二金属层152欧姆接触。在图1A至图1C所示的实施例中，第一半导体区域131可以由功率FET的经由接触塞140直接电接触的n型掺杂源极区域和p型掺杂体区域形成，而第一金属层151可以由源极金属化结构形成。第二掺杂区域132可以是n型掺杂漏极区域，而第二金属层152可以是漏极金属化结构。在其它实施例中，第一掺杂区域131可以是n型掺杂区域，而第二掺杂区域132可以是p型掺杂区域，第一金属层151可以是射极金属化结构，而第二金属层152可以是集电极金属化结构，用于IGBT。
在第一金属层151和第一掺杂区域131之间设置有绝缘层156。第一金属层151和第一掺杂区域131之间的电接触由延伸通过绝缘层156的多个塞140提供。
多个第一沟槽形成在半导体芯片110中。第一沟槽包括栅极电极115以及与栅极电极115电绝缘的至少场电极112。场电极112和栅极电极115均通过形成相应的栅极介电层和场介电层的介电层，而与半导体芯片110的半导体材料电绝缘。制造栅极介电层的绝缘材料可以与用于使场电极112绝缘的场介电层的绝缘材料不同。此外，在侧向上，栅极介电层和场介电层的厚度可以不同。
半导体封装100进一步包括部分地嵌入在外壳160中并且部分地暴露在外壳160外部的至少四个端子171、172、173、174。端子171、172、173、174可以是普通引线框架的一部分。
该至少四个端子中的第一端子171例如通过图1A所图示的键合接线161电连接至第一金属层151。该至少四个端子中的第二端子172例如通过焊接电连接至第二金属层152。
如图1B所图示，该至少四个端子中的第三端子173例如通过另一键合接线163电连接至第一沟槽的栅极电极115，该键合接线163将第三端子173与设置在半导体芯片110的第一侧111的第三金属层153连接在一起。第三金属层153与第一金属层151电绝缘。栅极电极115延伸通过绝缘层156，以与第三金属层153接触并且提供与其的电接触。作为替代方案，可以在绝缘层156中形成类似于塞140的塞，以在栅极电极115和第三金属层153之间提供电连接。
如图1C所图示，该至少四个端子中的第四端子174电连接至第一沟槽的场电极112。在不同于图1B所图示横截面的横截面上，场电极112可以向上延伸至设置于半导体芯片110的第一侧111的第四金属层154。作为替代方案，可以在绝缘层156中形成类似于塞140的塞，以在场电极112和第四金属层154之间提供电连接。另一键合接线164电连接第四金属层154，从而将场电极112与第四端子174电连接在一起。第一、第三和第四金属层151、153、154中的每一个金属层均在第一侧111上形成相应的金属焊盘用于键合接线连接。作为键合接线的替代方案，可以使用夹片(clip)或其它连接技术以在电极和端子之间形成电接触。
如图1A至图1C所示，场电极112设置在栅极电极115下方。当半导体封装100在使用中时，栅极电极115可操作地连接至待被提供有栅极电压的独立栅极驱动器，以控制竖直沟道的导电性。
根据一个实施例，半导体芯片110包括多个沟槽，其中这些沟槽的一些或多数或所有沟槽可以包括栅极电极115以及与相应栅极电极115电绝缘的至少一个场电极112。
沟槽可以细分成独立的组，例如分为第一沟槽组和第二沟槽组。第一沟槽组可以由这样的在每种情况下均包括栅极电极115和至少一个场电极112的沟槽形成，其中，每个栅极电极115均电连接至第三端子173，并且每个场电极112均电连接至第四端子174。第二沟槽组可以由在具有不同构型和/或不同地电连接的方面不同于第一沟槽组的沟槽组成。例如，第二沟槽组可以由这样的在每种情况下均包括栅极电极115和至少一个场电极112的沟槽形成，其中，每个栅极电极115均电连接至第三端子173，而每个场电极112均不电连接至第四端子174。在另一示例中，第二沟槽组可以由这样的在每种情况下均包括栅极电极115和至少一个场电极112的沟槽组成，其中，每个栅极电极115均电连接至第三端子173，并且每个场电极112均电连接至第一掺杂区域131或另一掺杂区域。
在另外的实施例中，第三沟槽组可以在具有不同构型和/或不同地电连接的方面不同于第一沟槽组和第二沟槽组。例如，第一沟槽组可以如上面所定义的。第二沟槽组可以由这样的在每种情况下均包括栅极电极115和至少一个场电极112的沟槽来限定，其中，每个栅极电极115均电连接至第三端子173，而每个场电极112均不电连接至第四端子174。第三沟槽组可以由这样的在每种情况下均包括栅极电极115和至少一个场电极112的沟槽来限定，其中，栅极电极115不电连接至第三端子173，而每个场电极112均电连接至第四端子174。
在一个实施例中，所有沟槽具有相同的构型，例如包括栅极电极和场电极，但是它们的电连接不同。于是沟槽子组根据电连接的类型而各不相同。然而，也有可能只存在一个子组，并且所有沟槽的所有场电极都电连接至第四端子174。
从而，每个沟槽子组都可以由这样的沟槽所限定，其中在相应子组内具有相同构型和相同电连接的沟槽。因此，半导体芯片110可以包括一个、两个、三个或多个沟槽子组X1、X2、X3……等，该沟槽子组共同形成半导体芯片110的(所有)沟槽X。例如，如果所有沟槽，特别是半导体芯片110的有源区域中的所有沟槽，都包括相应的栅极电极115和场电极112，那么只有一些栅极电极115可以电连接至第三端子173，并且只有一些场电极112可以电连接至第四端子174。电连接至第三端子173的栅极电极115的数量与电连接至第四端子174的场电极112的数量可以相等，也可以不等。在特定示例中，多数或所有栅极电极115都电连接至第三端子173，而只有少数场电极112电连接至第四端子174。
沟槽可以具有相同的构型但是可以被不同地电连接，如此限定不同的子组。例如，第一子组中的所有沟槽的栅极电极115均电连接至第三端子173，并且第一子组中的所有沟槽的场电极112均电连接至第四端子174；而第二子组中的所有沟槽的栅极电极115均电连接至第三端子173，并且第二子组中的所有沟槽的场电极112均电连接至第四端子174或者电连接至第五端子。
根据一个实施例，每个子组的沟槽可以均匀分布遍及整个有源区域，例如，设置成周期性图案，或者随机分布。根据一个实施例，至少一个子组的沟槽聚集在给定区域中，例如靠近有源区域的外围，或者在形成有导电结构(诸如，所谓的栅极指)的区域中，而另一子组的沟槽可以聚集在另一区域中。例如，其场电极连接至第四端子的第一沟槽的子组设置在给定区域中，能够控制半导体器件的(特别是在这些区域中的)雪崩行为，从而，例如可以在保持其它区域不受影响的同时限制半导体芯片110的雪崩击穿至特定区域。
外壳160使半导体芯片110和键合接线161、163、164得到完全包封并且嵌入。外壳160的材料提供足够的介电绝缘，该材料可以是绝缘模制材料。例如，外壳的材料可以是有机模制材料。除了模制材料之外，还可以利用钝化层包封或者部分地覆盖半导体芯片110。作为替代方案，例如在芯片嵌入技术的情况下，可以将半导体芯片110至少部分地包封在模制材料或其它绝缘材料中。
半导体芯片110通常包括一个分立半导体器件，诸如功率FET(场效应晶体管)或IGBT(绝缘栅双极型晶体管)。这种器件包括设置在半导体芯片110的有源区域中的多个大体相同的单元。单个单元由例如沟槽的间距来限定。在从第一侧111的投影来看，有源区域由延伸直至半导体芯片110的外缘或边缘的边缘端接区域所侧向包围。该边缘端接区域未在图1A至图1C中图示，并且设置在由第一沟槽限定的有源区域与半导体芯片110的外侧边缘之间。在功率IC的情况下，此外还可以存在其它器件，如温度和/或电流传感器或者其它位于第一侧111的MOSFET器件。对于这类传感器的电连接，半导体封装可以包括至少另一端子，该端子可以称为传感器端子。
此处所描述的半导体封装通常是分立功率器件，并且不包括任何用于驱动分立器件的驱动逻辑或驱动级。此外，每个半导体封装可以仅包括一个分立半导体器件，这与包括至少两个功率器件以形成例如半桥的模块不同。然而，半导体封装也可以包括由分立半导体器件形成的模块，其中每个分立半导体器件均具有与相应分立器件的少数或多数或所有的场电极电连接的额外端子。也可以提供用于分立器件场电极的公共端子、或者用于分立器件子组的公共端子。
半导体芯片110可以由任何适用于制造半导体器件的半导体材料制成。这类材料的示例包括但不限于：基本的半导体材料，诸如硅(Si))；IV族化合物半导体材料，诸如碳化硅(SiC)或硅锗(SiGe))；二元、三元或四元III-V族半导体材料，诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、氮化镓(GaN)、氮化铝镓(AlGaN)、磷化铟镓(InGaPa)、或者砷磷化铟镓(InGaAsP)；以及二元或三元II-VI族半导体材料，诸如碲化镉(CdTe)和碲化汞镉(HgCdTe)。上述提及的半导体材料也称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于，硅(SixC1-x)和SiGe异质结半导体材料。对于功率半导体应用来说，当前主要使用Si、SiC和GaN材料。
半导体封装可以提供在任何市售的适当封装外形中。作为一个示例，图2图示了具有与JEDEC TO-220相似外形的半导体封装200。图2示出了TO-220封装的一个修改例。封装200设计用于通过其引线271、272、273而插入至在PCB(印刷电路板)的通孔中。此外，该半导体封装200可以安装于热沉以进行散热。如图2所图示，半导体封装200的上侧具有金属板272，该金属板272从外壳260处延伸并且形成本实施例中的第二端子272。金属板272具有用于将半导体封装200安装在热沉上的孔。三个引线271、273、274形成半导体封装200的第一、第三和第四端子271、273、274。
如图3所图示的另一实施例示出了六引线封装300。然而，两个引线372共同形成第二端子372，而两个引线371共同形成第一端子371，从而使半导体封装300仅包括四个电学可区分的端子。第三和第四端子373、374中的每一个端子分别由单个引线形成。所有端子371、372、373、374都可以是由金属板冲压而成的单个引线框架的一部分。第二端子372的两个引线通过焊盘372a连接，半导体芯片310通过其背侧或第二侧(在图3中不可见)焊接在该焊盘372a上。在半导体芯片310的上侧或第一侧(在图3中可见)，设置有相互电绝缘的第一金属层351、第三金属层353和第四金属层354。第一金属层351、第三金属层353和第四金属层354中的每一个金属层均形成相应的用于键合接线连接的金属焊盘。
假设形成本实施例中的源极金属化结构的第一金属层351具有比第三和第四金属层353、354中的每一个都大的面积。本文提供有两个键合接线361，以在第一金属层351与将第一端子371的两个引线连接在一起的键合焊盘371a之间形成电连接。第三金属层353通过单个键合接线363与第三端子373电连接，而第四金属层354通过单个键合接线364与第四端子374电连接。键合接线361形成第一键合连接，键合接线363形成第二键合连接，并且键合接线364形成第三键合连接。
端子可以包括“着落(landing)”焊盘，键合接线压至该“着落”焊盘以提供电接触。端子至少利用其连接焊盘嵌入外壳中以便完全覆盖并且保护键合连接。
如图3所图示将第一端子371和第一金属层351连接在一起的两个键合接线361可以比其它键合接线363、364更厚，以实现大电流导电。此外或者作为替代方案，可以增加键合接线361的数量，以在第一金属层351和第一端子371之间提供足够大的电接触总横截面。
半导体芯片310和键合接线361、363、364完全嵌入外壳360的模制材料中。而且，端子371、372、373、374的所有“着落”焊盘都完全嵌入外壳360中。端子371、372、373、374设置成暴露于封装300的相对两侧。在其它实施例中，端子可以暴露于封装的下侧或者仅暴露于封装的一侧。
参照图4，描述了根据一个实施例的半导体封装的半导体芯片400。半导体芯片400包括可以由硅、碳化硅、III-V族半导体材料、或任何其它合适的半导体材料制成的半导体衬底405。本文使用的术语“半导体芯片”指的是切割晶片后形成的半导体裸片，其中形成有单独的多个半导体器件。
半导体衬底405可以包括单晶材料以及形成在该单晶材料上的至少一个外延层。作为替代方案，半导体衬底405可以由不具有任何其它外延层的晶片，或者由通过可选的外延沉积将两个晶片键合而形成的晶片形成。
半导体衬底405包括第一表面或侧411以及与第一表面411相对的第二表面或侧412。
第一掺杂区域431设置在半导体衬底405中、在第一表面或侧411处。第一掺杂区域431通常用作源极区域，并且为第一导电类型。在许多应用中，第一区域431为高n型掺杂。在下文的说明中，第一掺杂区域431称为源极区域431，但并不限于此。
在第二表面或侧412处，在半导体衬底405中形成第二掺杂区域432。在FET晶体管的情况下，第二掺杂区域432是具有与源极区域431相同的导电性的漏极区域。与此相反，在IGBT的情况下，第二掺杂区域432形成具有与源极区域431相反的导电性的射极区域。在下文的说明中，第二掺杂区域432称为漏极区域432，但并不限于此。
在半导体衬底405中、与源极区域431接触地，设置有第三掺杂区域433。第三掺杂区域433通常形成体区域，并且具有与源极区域431相反的导电类型，从而在源极区域431和第三掺杂区域433之间形成pn结。在下文的说明中，第三掺杂区域433称为体区域433，但并不限于此。
在体区域433和漏极区域432之间设置有第四掺杂区域434，该第四掺杂区域434通常形成具有与源极区域431相同的导电类型的漂移区域。第四掺杂区域434的掺杂浓度大体上与半导体衬底405或外延层(如果使用了外延层的话)的本底掺杂浓度相对应。然而，第四掺杂区域434的掺杂浓度也可以显示出，在所需位置处具有最大掺杂浓度或最小掺杂浓度，或者在竖直方向上具有渐增或渐减掺杂浓度的掺杂分布。第四掺杂区域434和体区域433一起形成pn结437。在下文的说明中，第四掺杂区域434称为漂移区域434，但并不限于此。
在漂移区域434和漏极区域432之间可以设置有可选的场停止区域435，该场停止区域435具有与漂移区域434相同的导电性但是比漂移区域434更高地掺杂。
多个第一沟槽410形成在半导体衬底405中，并且从第一表面411向第二表面412延伸至半导体衬底405中，其中第一沟槽410的底部与漏极区域432间隔开。此外，在半导体衬底405中也形成有大体上具有与第一沟槽410相同的设置的多个第二沟槽420。
在一些实施例中，半导体芯片400包括交替设置的第一和第二沟槽410、420。在其它实施例中，半导体芯片400包括这样的设置，其中两个第一沟槽410与单个第二沟槽420交替，或者其中五个第一沟槽410与单个第二沟槽420交替。当把所有第一和第二沟槽410、420都看作是半导体芯片400的沟槽时，第二沟槽420可以由半导体400的每第n个的沟槽(every nth trench)而形成，n至少为2或者大于2，例如，n为3、5、10或20。第二沟槽420的设置可以是周期性的，但也可以是以随机的方式。
在如图4所图示的实施例中，第一和第二沟槽410、420具有大体上相同的设置。因此，下文的说明等同地指第一和第二沟槽410和420。第一和第二沟槽410、420中的每一个沟槽均包括栅极电极415、425以及场电极412、422，其中栅极电极415、425设置在场电极412、422之上、接近第一表面411。栅极电极415、425从源极区域431竖直地(即，平行于第一和第二沟槽410、420的竖直延伸)延伸至偏移区域434。由于体区域433设置在源极区域431和偏移区域434之间，所以第一和第二沟槽410、420的栅极电极415、425完全延伸通过体区域433。
栅极电极415、515和/或场电极412、422可以由多晶硅或任何其它合适的导电性材料制成。
在栅极电极415、425和半导体衬底405之间、尤其是在栅极电极415、425和体区域433之间，设置有栅极介电层413、423，有时也称为栅极氧化物层(GOX)。
在场电极412、422和半导体衬底405之间、尤其是在场电极412、422和漂移区域434之间，设置有场介电层414、424，通常为场氧化物层(FOX)；场介电层414、424使场电极412、422与漂移区域434绝缘。场介电层414、424具有与栅极电极415、425相比明显更大的厚度，以承受在半导体器件运行期间产生的高电场强度，并且避免场电极412、422和漂移区域434之间发生电击穿。
栅极电极415、425和场电极412、422彼此不同，并且起着不同的作用。栅极电极415、425设置为靠近体区域433，以便控制相应的从源极区域431沿栅极介电层413、423延伸至漂移区域433的沟道区域的导电性。与之不同，场电极414、424设置为靠近漂移区域434，以对漂移区域434中的电场分布产生影响，或者提供用于在阻断状态下耗尽漂移区域434的补偿电荷。
第一和第二沟槽410、420可以限定相应的独立半导体器件单元，这些独立半导体器件单元彼此并联电连接，以增加负载电流的可用横截面并且降低导通状态电阻。
在半导体衬底405中、在第一表面411处、在相邻沟槽410、420之间，形成有接触区域440。通常，每个接触区域440均为填充有高导电性材料的凹槽。
如上所描述的，第一金属层451设置在半导体衬底405的第一侧或表面411，而第二金属层452设置在半导体衬底405的第二侧或表面412。此处形成源极金属化结构的第一金属层451通过绝缘层456与半导体衬底405电绝缘，该绝缘层456仅在形成有接触区域440的区域中具有开口，以允许至源极区域431和体区域433的电连接。作为替代方案，可以设置延伸通过绝缘层456的导电塞。
如上所描述的，第一和第二沟槽410、420的栅极电极415、425电连接至第三端子，从而得以共同控制与第一和第二沟槽410、420相邻的所有沟道区域的导电性。
如上所描述的，第一沟槽410的一些场电极412或每个场电极412电连接至第四端子。与之不同，第二沟槽420的一些场电极422或每个场电极422电连接至第五端子，该第五端子部分地嵌入外壳中并且暴露于外壳外部，如上所描述与其余端子相连。因此，在运行期间，第一和第二沟槽410、420的场电极412、422可以在不同的电位下运行。此外，在运行期间，可以根据情况改变供给的电压，以给半导体器件诸如FET提供动态变化的电气性能。因此，在本实施例中，半导体封装包括至少五个电学上可区分的端子。
图7图示了具有至少五个端子的半导体封装700的一个示例。该半导体封装700具有依据JEDEC TO-220-5-3的外形，并且包括从外壳760一侧暴露出来的第一至第五端子771、772、773、774、775。半导体封装也可以体现为任何其它可用的封装外形。
作为替代方案，第二沟槽420的一些场电极422或每个场电极422可以电连接至第一金属层451或者直接连接至源极区域431，而第一沟槽410的一些场电极412或每个场电极412依然电连接至第四端子。在该实施例中，只有第一沟槽410的场电极412可以独立于源极区域431进行电控制，而第二沟槽420的场电极422的电位跟随施加至源极区域431的电位。
在替代实施例中，一些第二沟槽420或每个第二沟槽420包括栅极电极425，但是不包括场电极，其中第二沟槽420的一些栅极电极425或每个栅极电极425电连接至第三端子。
关于图5，描述了根据另一实施例的半导体封装中用到的半导体芯片500。半导体芯片500还包括具有如上所描述的第一和第二表面的半导体衬底505。此外，半导体芯片500包括在本实施例中形成源极区域的第一掺杂区域531、在本实施例中形成漏极区域的第二掺杂区域532、在本实施例中形成体区域的第三掺杂区域533、在本实施例中形成漂移区域的第四掺杂区域534、以及可选的场停止区域535。第一至第五区域531、532、533、534、535可以如上所描述地形成并且掺杂。
在半导体衬底505的第一侧或表面上形成有绝缘层556，以使第一金属层551与半导体衬底505绝缘。导电塞540延伸通过绝缘层556并且到达体区域533，以将体区域533和源极区域531与在此处形成源极金属化结构的第一金属层551电连接。
在半导体芯片500的第二侧设置有形成漏极金属化结构的第二金属层552，该第二金属层552与漏极区域532电连接。
半导体芯片500包括多个第一沟槽510，每个第一沟槽510均如上所描述包括栅极电极515。不同于图4所图示的实施例，每个第一沟槽510均包括两个场电极512a、512b。第一场电极512a设置在栅极电极515正下方，而第二场电极512b设置在第一场电极512a正下方。第一和第二场电极512a、512b以及栅极电极515彼此电绝缘。
每个栅极电极515均如上所描述电连接至第三端子。此外，每个第一场电极512a均如上所描述通过形成在半导体芯片500上的第四金属层电连接至第四端子。每个第二场电极512b均通过可以形成在半导体芯片500的第一侧的第五金属层而电连接至第五端子。这种设置实现了对栅极电极515以及第一和第二场电极512a、512b的单独控制。
在另一实施例中，所有或只有一些第一场电极512a可以电连接至源极区域531，而第二场电极512b电连接至外部端子诸如第四端子。
在另一实施例中，一些第一场电极512a电连接至漏极区域531，而其余第一场电极512a与源极区域531电绝缘并且电连接至第四端子。第二场电极512b可以电连接至第五端子。
也可以将图4和图5所示的实施例进行组合，以具有其中相应的第一和/或第二场电极连接至单独外部端子的第一、第二和第三沟槽。
半导体芯片500可以集成到五引线封装700中，如例如图7所图示的。
参照图6，描述了另一实施例，其图示了将半导体芯片610键合在设有五个引线671、672、673、674、675的外壳660中的方案。五个引线671、672、673、674、675都是公共引线框架670的一部分，并且仍然由金属棒677连接。在将半导体芯片610完全嵌入在外形如虚线所示的外壳660中之后，例如通过沿虚线680切断金属棒677，来使引线彼此分开。
半导体芯片610的第一金属层651通过单个粗键合接线661而电连接至第一端子671的着落焊盘。形成在半导体芯片610的下侧因而在图6中不可见的第二金属层，焊接至第二端子672的大焊盘672a。第三金属层653通过单个键合接线663电连接至第三端子673的着落焊盘，而第四金属层654通过单个键合接线664电连接至第四端子674的着落焊盘。端子671、673、674的所有着落焊盘以及第二端子673的大焊盘均由外壳660完全包封。
第五端子675不与半导体芯片610的任何金属层电连接，因此它是电学非活性的。然而，也可以通过另一键合接线将第五端子675与第一金属层651连接以增加电连接的面积，从而降低电阻。
图8和图9图示了体现为具有与JEDEC MO-240(也称为Super-SO8)相似的封装外形的半导体封装800和900。这些封装为无引线封装，其利用该封装底部上的着落结构，来提供与封装表面焊接至其的印刷电路板的电接触和热接触。这些着落结构形成如上所描述的端子。
在图8中，在半导体芯片810的上侧形成的金属层或焊盘通过键合接线而键合至相应的端子或着落结构上。图8仅示出了第一端子871。第一端子872的上侧形成用于键合接线861的着落焊盘。第一端子871的下侧和外侧暴露，而包括着落焊盘侧的其它侧则由外壳860的模制材料完全包封。由大着落结构形成的第二端子872设置在芯片810下方，该芯片810利用其下侧焊接至第二端子872的上侧。焊料层用858表示。可以通过任何类型的焊接来实现焊接。第二端子872的下侧暴露，以提供大的焊接和热的接触。
如上所描述的，功率半导体封装可以包括将形成例如源极区域金属化结构的第一金属层与第一端子电连接的第一键合连接，其中键合接线嵌入外壳中。在可以与本文所描述的任何其它实施例组合的一个实施例中，例如由与第一和/或第二沟槽410、420的一些或每个栅极电极115、515、525欧姆接触的第三金属层153形成的栅极金属化结构，可以通过嵌入外壳中的、形成第二键合连接的键合接线163而电连接至第三端子173。
在可以与本文所描述的其它任意实施例相结合的实施例中，第一场电极金属化结构可以通过形成第三键合连接的键合接线174电连接至嵌入外壳中的第四端子174，该第一场电极金属化结构可以由第四金属层154形成并且与第一沟槽410的一些或每个场电极112、412欧姆接触。
与之不同，第二金属层152可以焊接至第二端子172，如上述附图所图示。
虽然图8以及图1A至图1C的实施例例如示出了在第一、第三和第四端子与半导体芯片之间的接线键合连接，但是图9图示了与图8所图示的相同的封装外形，但是却采用了夹片键合。
半导体芯片910还利用形成在半导体芯片910的下侧的第二金属层而焊接至第二端子972。焊接层用958表示。
与图8不同，由第一金属层形成的至少源极金属化结构焊接至夹片961(其可以是铜圈)。该夹片961在968处焊接至第一端子971。
作为替代方案，第一端子971可以包括裸片附接焊盘，其中半导体芯片910的第一金属层(源极金属化结构)焊接至该裸片附接焊盘。此外，金属夹片可以焊接至第二金属层，其中第二端子包括电连接至该金属夹片的连接焊盘。在这种情况下，端子972形成第一端子，而端子971形成第二端子。
由于铜夹片连接的作用，图9的实施例表现出更低的封装电阻。
如上针对所有实施例所详细描述的，除了用于源极、漏极和栅极的常用端子或引脚之外，用于FET的功率半导体封装还包括，与在FET的沟槽中形成的场电极电接触的电学可区分端子或引脚。附加端子能够向场电极提供独立于源极电压的电压。此外，从外部提供至场电极的电压可以自由变化。该附加端子也称为“调整(tuning)引脚”或者“性能调整引脚”。
本文所描述的半导体封装使得嵌入半导体封装中的分立半导体器件(诸如，FET)能够快速切换，这是因为场电极可以独立于源极电压而充电和放电。而且，在适当控制提供至场电极的电压时，可以使参数R(DS)on*A(导通状态电阻乘以电流传导有效面积)降低大约10-20％。这明显减少了器件的损耗。因此，可以自由从外部控制(通过使用上面提到的“性能调整引脚”)的场电极，使得在调节嵌入该封装中的半导体器件的动态电气特性(诸如，降低导通状态损耗或者切换速度，这可以例如通过调节Qgd(栅极-漏极电容的电荷)来控制)方面，实现高度灵活性。此外，根据具体的应用可以实现器件参数的时间变化或优化，从而可以不同地操作相同器件以便适应不同的应用。
上文提到的与沟槽中的至少一个场电极电接触的第四端子可以称为“调整端子”或“调整PIN”或“性能端子”或“性能PIN”或“性能调整PIN”。这意味着，可以通过对该端子施加预定的电位来调整功率MOSFET的性能。例如，对于n-沟道功率MOSFET来说，施加+1至+20V的典型范围内的正电压会使功率器件的R(DS)on上升1％至30％。所以，可以通过该施加电压来直接调整R(DS)on性能。同样，可以调整或改变击穿特性/范围，例如，可以将击穿位置从沟槽底部范围改变到靠近源极体塞的pn结。
根据一个实施例，第四端子可以与功率MOSFET有源区域中的至少20％的沟槽的场电极直接电接触，用于调整如R(DS)on、阈值电压或漏电流之类的参数。
根据一个实施例，边缘端接区域具有给定的区域，并且包括至少一个端接结构诸如用作边缘端接区域的一部分区域的场环(fieldring)。第五端子可以与至少一个端接结构直接电接触。该至少一个端接结构可以用作半导体芯片的至少20％的边缘端接区域。此外，第五端子可以与设置在边缘端接区域中的功率MOSFET的至少一个电位环电连接，例如用于调整芯片端接击穿特性/范围。端接结构通常不与有源区域中的任何场电极电接触(即，欧姆接触)。在实施例的修改例中，端接结构电连接至有源区域中的少数场电极。
空间相关术语，比如“之下”、“下方、“下”、“之上”、“上”、“上方”等，出于方便说明之目的，用于解释一个元件相对于第二元件的位置。该术语旨在涵盖器件的除了附图所示方向之外的不同方向。进一步地，诸如“第一”、“第二”之类的术语还可以用于说明各种元件、区域和部段等，而非旨在构成限制。贯穿本说明，类似的术语表示类似的元件。
如本文所使用的，“具有”、“包含”、“包括”等术语为开放式的术语，其表明存在所表述的元件或特征，但不排除存在其它的元件或特征。除非本文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括单数形式和复数形式。
考虑到上述变化例和应用的范围，应理解，本发明不受以上说明的限制，也不受附图的限制。而是，本发明仅受所附权利要求书及其法律等同的限制。

Claims (20)

1.一种功率半导体封装，包括：
外壳；
半导体芯片，至少部分地嵌入在所述外壳中，所述半导体芯片包括与第一金属层欧姆接触的第一掺杂区域、与第二金属层欧姆接触的第二掺杂区域、以及形成在所述半导体芯片中的至少多个第一沟槽，其中所述第一沟槽包括栅极电极以及与所述栅极电极电绝缘的至少第一场电极；以及
至少四个端子，部分地嵌入所述外壳中，并且部分地暴露在所述外壳外部，其中
所述至少四个端子中的第一端子电连接至所述第一金属层，
所述至少四个端子中的第二端子电连接至所述第二金属层，
所述至少四个端子中的第三端子电连接至所述第一沟槽的所述栅极电极，以及
所述至少四个端子中的第四端子电连接至所述第一沟槽的所述第一场电极。
2.如权利要求1所述的功率半导体封装，其中所述第一金属层设置在所述半导体芯片的第一侧，而所述第二金属层设置在与所述半导体芯片的所述第一侧相对的、所述半导体芯片的第二侧。
3.如权利要求1所述的功率半导体封装，进一步包括：
多个第二沟槽，形成在所述半导体芯片中，其中所述第二沟槽包括栅极电极以及与所述栅极电极电绝缘的至少电极，其中所述第二沟槽的所述栅极电极与所述第三端子电连接；以及
第五端子，部分地嵌入所述外壳中并且暴露在所述外壳外部，其中所述第五端子电连接至所述第二沟槽的所述场电极。
4.如权利要求1所述的功率半导体封装，其中所述第一沟槽包括与所述栅极电极和所述第一场电极电绝缘的至少第二场电极，其中所述功率半导体封装进一步包括：
第五端子，部分地嵌入所述外壳中并且暴露在所述外壳外部，其中所述第五端子电连接至所述第一沟槽的所述第二场电极。
5.如权利要求1所述的功率半导体封装，进一步包括：
形成在所述半导体芯片中的多个第二沟槽，其中所述第二沟槽包括栅极电极而不具有场电极，以及其中所述第二沟槽的所述栅极电极电连接至所述第三端子。
6.如权利要求1所述的功率半导体封装，进一步包括：
多个第二沟槽，形成在所述半导体芯片中，其中所述第二沟槽包括栅极电极和至少场电极，以及其中所述第二沟槽的所述栅极电极电连接至所述第三端子，以及所述第二沟槽的所述场电极电连接至所述第一掺杂区域。
7.如权利要求1所述的功率半导体封装，进一步包括第一键合连接，所述第一键合连接包括将所述第一金属层与所述第一端子电连接的至少一个键合接线，其中所述键合接线嵌入所述外壳中。
8.如权利要求1所述的功率半导体封装，进一步包括：
栅极金属化结构，与所述第一沟槽的所述栅极电极欧姆接触；以及
第二键合连接，包括将所述栅极金属化结构与所述第三端子电连接的至少一个键合接线，其中所述键合接线嵌入所述外壳中。
9.如权利要求1所述的功率半导体封装，进一步包括：
第一场电极金属化结构，与所述第一沟槽的所述场电极欧姆接触；以及
第三键合连接，包括将所述第一场电极金属化结构与所述第四端子电连接的至少一个键合接线，其中所述键合接线嵌入所述外壳中。
10.如权利要求1所述的功率半导体封装，其中所述第二金属层焊接至所述第二端子。
11.如权利要求1所述的功率半导体封装，其中所述第一端子包括裸片附接焊盘，以及其中所述第一金属层焊接至所述裸片附接焊盘。
12.如权利要求11所述的功率半导体封装，进一步包括焊接至所述第一金属层的金属夹片，其中所述第一端子包括电连接至所述金属夹片的连接焊盘。
13.如权利要求1所述的功率半导体封装，其中所述外壳由有机模制材料制成。
14.如权利要求1所述的功率半导体封装，其中所述半导体芯片的所述第一掺杂区域形成FET的源极区域而所述半导体芯片的所述第二掺杂区域形成所述FET的漏极区域，其中所述半导体芯片进一步包括相对于所述源极区域互补掺杂的体区域。
15.一种功率半导体封装，包括：
外壳；
半导体芯片，嵌入在所述外壳中，所述半导体芯片包括与设置在所述半导体芯片的第一侧的第一金属层欧姆接触的第一掺杂区域、与设置在所述半导体芯片的第二侧的第二金属层欧姆接触的第二掺杂区域、以及形成在所述半导体芯片中的多个沟槽，其中所述沟槽包括栅极电极以及与所述栅极电极电绝缘的至少第一场电极；以及
至少四个端子，部分地嵌入在所述外壳中并且部分地暴露在所述外壳外部，其中
所述至少四个端子中的第一端子电连接至所述第一金属层，
所述至少四个端子中的第二端子电连接至所述第二金属层，
所述至少四个端子中的第三端子电连接至所述第一沟槽的所述栅极电极，以及
所述至少四个端子中的第四端子电连接至所述沟槽的每第n个沟槽的第一场电极，并且与其余沟槽的第一场电极电绝缘，其中n≥2。
16.如权利要求15所述的功率半导体封装，进一步包括：
第五端子，部分地嵌入所述外壳中并且暴露在所述外壳外部，其中所述第五端子电连接至所述沟槽的与所述第四端子电绝缘的至少一些第一场电极。
17.如权利要求15所述的功率半导体封装，其中所述沟槽的与所述第四端子电绝缘的至少一些第一场电极电连接至所述第一掺杂区域。
18.如权利要求15所述的功率半导体封装，其中所述第一掺杂区域形成源极区域，而第二掺杂区域形成漏极区域，所述半导体芯片进一步包括：
相对于所述源极区域互补掺杂的体区域、以及与所述源极区域相同导电类型并且设置在所述体区域和所述漏极区域之间的漂移区域，其中所述沟槽从所述第一侧延伸至所述漂移区域。
19.如权利要求15所述的功率半导体封装，其中n≥3。
20.如权利要求15所述的功率半导体封装，其中所述半导体芯片进一步包括：
有源区域、外缘、以及设置在所述有源区域和所述外缘之间的边缘端接区域；以及
设置在所述边缘端接区域中的端接结构，其中所述端接结构包括掺杂区域、场电极、和电位环中的至少一个；
其中所述半导体封装包括部分地嵌入所述外壳中并且部分地暴露在所述外壳外部的第五端子，其中所述第五端子电连接至所述端接结构。
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