JP2015070107A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】本発明は半導体装置の小型化と信頼性の向上を低コストで両立させた半導体装置およびその製造方法の提供を目的とする。
【解決手段】本発明に係る半導体装置は、セラミック基板１と、セラミック基板１表面に配置された複数の回路パターン１ａと、少なくとも１つの回路パターン１ａの表面に配置された半導体素子２と、セラミック基板１、複数の回路パターン１ａおよび半導体素子２を封止する封止樹脂４と、を備え、隣接する回路パターン１ａの対向する側面にはアンダーカット部１ａａが形成され、アンダーカット部１ａａにおいて、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が当該回路パターン１ａの外側に突出しており、アンダーカット部１ａａにも封止樹脂４が充填されることを特徴とする。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、例えば、電気自動車や電車等のモータを制御するインバータや回生用のコンバータに使用される半導体装置およびその製造方法に関する。
従来の半導体装置は、セラミック基板、セラミック基板上に配置された回路パターン、回路パターンに実装された半導体素子、回路パターン間および回路パターンと半導体素子とを接続するボンディングワイヤなどから構成される。半導体装置において、回路パターン間を絶縁するために、セラミック基板が剥き出しとなる絶縁部が設けられていた。セラミック基板のサイズは、回路パターンの面積および絶縁部の幅に依存していた。
セラミック基板、回路パターン、半導体素子およびボンディングワイヤは、例えばエポキシ樹脂により封止される。セラミック基板および回路パターンと、エポキシ樹脂との密着性が悪いため、セラミック基板にポリイミド系、またはポリアミドイミド系の低ヤング率の樹脂を予め塗布してから樹脂封止を行うことで、エポキシ樹脂の剥離を防止していた（例えば、特許文献１参照）。
特開２００６−３２６１７号公報
従来の半導体装置は以上のように構成されているので、セラミック基板を小型化するためには、回路パターンの面積を減らすか、絶縁部の幅を狭める必要があり、組立性の低下および絶縁性の低下の問題があった。
また、エポキシ樹脂の剥離を抑制するには、上述の低ヤング率の樹脂を塗布することが必要であり、塗布のための製造工程が増大するため、製造コストが増大する問題があった。製造コストを削減するために、低ヤング率の樹脂を塗布しなければ、エポキシ樹脂の密着性が悪化することにより剥離が発生する。エポキシ樹脂の剥離により、エポキシ樹脂で保持している構造物（例えばアルミワイヤや端子）の接合寿命低下、また、セラミック基板上の回路パターン間の絶縁性の低下などが生じる問題があった。
この発明は以上のような課題を解決するためになされたものであり、半導体装置の小型化と信頼性の向上を低コストで両立させた半導体装置およびその製造方法の提供を目的とする。
本発明に係る半導体装置は、セラミック基板と、セラミック基板表面に配置された複数の回路パターンと、少なくとも１つの回路パターンの表面に配置された半導体素子と、セラミック基板、複数の回路パターンおよび半導体素子を封止する封止樹脂と、を備え、隣接する回路パターンの対向する側面にはアンダーカット部が形成され、アンダーカット部において、回路パターンのセラミック基板に接する面の端部よりも、回路パターンの表面の端部の方が回路パターンの外側に突出しており、アンダーカット部にも封止樹脂が充填されることを特徴とする。
隣接する回路パターンの対向する側面にアンダーカット部を設けることにより、回路パターンの表面の面積を縮小することなく、回路パターンの底面の面積を縮小することが可能である。よって、回路パターン表面の機能的に必要な面積を確保し、かつ、絶縁に必要な回路パターン間の間隔を確保することができる。つまり、絶縁性を低下させることなく、回路パターン間の間隔をより狭くすることが可能なため、回路パターンが形成されるセラミック基板の面積を縮小することが可能となり、半導体装置の小型化が可能である。
また、回路パターンの側面にアンダーカット部を設けることにより、アンダーカット部にも封止樹脂が充填され、セラミック基板と封止樹脂の密着性が向上するため、封止樹脂の剥離が抑制され、半導体装置の信頼性が向上する。つまり、アンダーカット部を設けることにより、絶縁性の向上による半導体装置の小型化と、剥離の抑制による信頼性の向上の２つの効果を同時に得ることが可能である。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の断面の部分拡大図である。 実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の第１の変形例の断面図である。 実施の形態１に係る半導体装置の第２の変形例の断面図である。 実施の形態１に係る半導体装置の第３の変形例の断面図である。 実施の形態１に係る半導体装置の第４の変形例の断面図である。 実施の形態２に係る半導体装置の断面の部分拡大図である。 実施の形態３に係る半導体装置の断面の部分拡大図である。 前提技術に係る半導体装置の断面図である。
＜前提技術＞
本発明の実施の形態を説明する前に、本発明の前提となる技術について説明する。図１０は、前提技術における半導体装置の断面図である。図１０に示すように、前提技術における半導体装置のセラミック基板１の表面には複数の回路パターン１ａが配置されている。少なくとも１つの回路パターン１ａの表面には、半導体素子２がはんだ３により接合されて実装されている。半導体素子２の電極と他の回路パターン１ａとは、アルミワイヤ５によって電気的に接続されている。また、回路パターン１ａは、図示しない端子とはんだや溶接により接合され外部の端子と電気的に接続されている。セラミック基板１の裏面（即ち回路パターン１ａが配置される面と反対側の面）には、裏面パターン１ｂが形成されている。なお、回路パターン１ａの材質は、一般的にアルミニウムや銅である。
セラミック基板１、回路パターン１ａ、半導体素子２およびアルミワイヤ５は封止樹脂４により封止されている。封止樹脂４とは、例えばエポキシ樹脂である。なお、裏面パターン１ｂは封止樹脂により封止されず、半導体装置下面に露出している。
以上で説明した半導体装置は、例えば電気自動車や電車等のモータを制御するインバータや回生用のコンバータとして使用される。
前提技術における半導体装置は以上のように構成されているので、セラミック基板１を小型化するためには、回路パターン１ａの面積を減らすか、回路パターン１ａ間の絶縁部の幅を狭める必要があり、組立性の悪化および絶縁性の低下の問題があった。
また、封止樹脂４と、セラミック基板１および回路パターン１ａとの密着性が悪いため剥離が生じる問題があった。封止樹脂４の剥離が生じると、封止樹脂４で保持している構造物（例えばアルミワイヤや端子）の接合寿命低下、また、セラミック基板１上の回路パターン１ａ間の絶縁性の低下などが生じる問題があった。
＜実施の形態１＞
＜構成＞
図１は、本実施の形態における半導体装置の断面図である。図２は、本実施の形態における半導体装置の断面の部分拡大図である。図２は、より詳しくは図１の断面図において回路パターン１ａ側面の断面を拡大した図である。また、図３は、本実施の形態における半導体装置の平面図である。
本実施の形態の半導体装置において、セラミック基板１の表面には複数の回路パターン１ａが配置されている。少なくとも１つの回路パターン１ａの表面には、半導体素子２がはんだ３により接合されて実装されている。
図１に示すように、互いに隣接する回路パターン１ａの対向する側面には、アンダーカット部１ａａが形成されている。図２にアンダーカット部１ａａの拡大図を示す。アンダーカット部１ａａにおいて、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が、回路パターン１ａの外側に突出している。アンダーカット部１ａａにも封止樹脂４が充填されている。なお、回路パターン１ａにおいて、他の回路パターン１ａと対向しない側面にもアンダーカット部１ａａを形成してもよい。
図３を用いて、本実施の形態における半導体装置の回路パターン１ａの平面形状について説明する。回路パターン１ａには、回路パターン１ａの外周に沿って平面視で凹凸１ａｄが形成されている。凹凸１ａｄは封止樹脂４で封止されている。また、回路パターン１ａ表面には穴１ａｅが形成されており、穴１ａｅにも封止樹脂４が充填されている。図２に示すように、凹凸１ａｄの側面にはアンダーカット部１ａａが形成されている。また、穴１ａｅの側面にもアンダーカット部１ａａを形成してもよい。
なお、本実施の形態において半導体素子２は、例えば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を含む絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。
＜製造方法＞
本実施の形態における半導体装置の製造方法について説明する。まず、セラミック基板１の表面に金属膜を形成する。金属膜は、厚さが、例えば０．１〜２ｍｍの金属箔をセラミック基板１の表面に貼り付けることで形成される。また、セラミック基板１の裏面には裏面パターン１ｂが形成される。
次に、金属膜をエッチングすることにより回路パターン１ａを形成する。エッチングを行う際に、回路パターン１ａの側面をオーバーエッチングすることにより、アンダーカット部１ａａが形成される。エッチングの時間や噴射などの条件を調整することによって、回路パターン１ａの側面がＲ形状にえぐれ、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が外側に突出したアンダーカット部１ａａを形成することが可能である。
次に、回路パターン１ａの所定の位置に、はんだ３を介して半導体素子２が実装される。また、他の回路パターン１ａと半導体素子２の電極とは、例えばワイヤボンディング法によってアルミワイヤ５で接続される。
さらに、セラミック基板１、回路パターン１ａ、半導体素子２およびアルミワイヤ５は封止樹脂４（例えばエポキシ樹脂）により封止される。樹脂封止は、例えばトランスファーモールド法により行われる。なお、裏面パターン１ｂの表面は封止されず、半導体装置下面から露出している。以上の工程により、本実施の形態における半導体装置が製造される。
＜作用＞
以上で述べたように、本実施の形態における半導体装置は、セラミック基板１表面に配置した回路パターン１ａに、はんだ３等のロウ材により半導体素子２を接合し、また、半導体素子２と他の回路パターン１ａは、アルミワイヤにより接続される。回路パターン１ａはセラミック基板上で回路配線されて、外部端子へとはんだやワイヤボンドにより電気的に接続される。
従って、半導体装置の小型化のためにセラミック基板１の面積を縮小するには、それぞれの回路パターン１ａの機能上必要な面積および幅を確保する必要がある。そして、それぞれの回路パターン１ａ間には、半導体装置の動作時に数百ボルトから千ボルト以上の電位差が生じることがある。封止樹脂４とセラミック基板１との界面での放電を防止するために、回路パターン１ａ間には、絶縁に必要な間隔を設ける必要がある。
そこで、本実施の形態では、隣接する回路パターン１ａの対向する側面にアンダーカット部１ａａを設ける。アンダーカット部１ａａを設けることにより、回路パターン１ａの表面の面積を縮小することなく、回路パターン１ａの底面の面積を縮小することが可能である。つまり、回路パターン１ａの底面の面積が縮小することにより、セラミック基板１の表面において、隣接する回路パターン１ａの間隔が広くなるため、絶縁性が向上する。よって、アンダーカット部１ａａを設けない前提技術と同程度の絶縁性を想定して半導体装置を設計する場合は、前提技術と比較して、複数の回路パターン１ａをより近接して配置することが可能となるため、回路パターン１ａを配置するセラミック基板１の面積を縮小することが可能となる。
また、一般に、半導体装置は環境温度の変化や半導体素子の発熱によって、半導体装置を構成する部品それぞれが、温度変化量と線膨張係数を掛け合わせた分だけ膨張、収縮をする。そのため、それぞれの部品の界面にはひずみが発生し、特にひずみの大きい部分や接着強度の低い部分には剥離や亀裂が生じる。エポキシ樹脂は、その製造工程において線膨張係数をコントロールすることができるが、例えば、銅（線膨張係数１６．７ｐｐｍ／℃）にエポキシ樹脂の線膨張係数を合わせると、エポキシ樹脂とセラミック（４〜７ｐｐｍ／℃）との線膨張係数の差は大きくなり、その逆もある。さらに、エポキシ樹脂とセラミック、銅、アルミニウムは元々、接着性が良くないため、接着界面にポリイミド等の低ヤング率樹脂を予め塗布してから樹脂封止を行わないと、冷熱サイクルによって、界面剥離が生じ易い。
そこで、本実施の形態における半導体装置では、回路パターン１ａの側面にアンダーカット部１ａａを設け、アンダーカット部１ａａを封止樹脂４（エポキシ樹脂）で充填する。アンダーカット部１ａａに封止樹脂が噛み込むことにより、セラミック基板１と封止樹脂４との剥離を防止することができる。セラミック基板１の面積に対し、封止樹脂４を噛み込ませるためのアンダーカット部１ａａが多いほど、剥離防止の効果が高くなる。セラミック基板１と封止樹脂４の密着性が向上すれば、外部からの水分やイオンの浸入が抑制されるため、半導体素子２および、アルミワイヤ５の接合部の信頼性も向上するため、半導体装置の信頼性が向上する。
＜第１の変形例＞
図４は、本実施の形態における半導体装置の第１の変形例の断面図である。本変形例は、セラミック基板１の裏面に金属ベース１ｃが一体接合されている。その他の構成は実施の形態１（図１）と同じため、説明を省略する。セラミック基板１の裏面には、裏面パターン１ｂに代えて金属ベース１ｃが接合されていても、前述したセラミック基板１の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
＜第２の変形例＞
図５は、本実施の形態における半導体装置の第２の変形例の断面図である。本変形例は、セラミック基板１の裏面に放熱フィン１ｄが一体接合されている。その他の構成は実施の形態１（図１）と同じため、説明を省略する。セラミック基板１の裏面には、裏面パターン１ｂに代えて放熱フィン１ｄが接合されていても、前述したセラミック基板１の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
＜第３の変形例＞
図６は、本実施の形態における半導体装置の第３の変形例の断面図である。本変形例は、実施の形態１（図１）の半導体装置において、裏面パターン１ｂをはんだ３を介して放熱フィン６に接合したものである。その他の構成は実施の形態１（図１）と同じため、説明を省略する。セラミック基板１の裏面には、裏面パターン１ｂにさらに放熱フィン１ｄが接合されていても、前述したセラミック基板１の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
＜第４の変形例＞
図７は、本実施の形態における半導体装置の第４の変形例の断面図である。本変形例は、セラミック基板１の裏面に放熱フィン１ｄが一体接合されている。さらに、放熱フィン１ｄの上面側にはセラミック基板１、回路パターン１ａ、半導体素子２およびアルミワイヤ５を囲むように樹脂製のケース７が固定されている。
ケース７内部に封止樹脂４（例えばエポキシ樹脂）が注入され、硬化することで、セラミック基板１、回路パターン１ａ、半導体素子２およびアルミワイヤ５が封止樹脂４により封止される。封止樹脂４は、回路パターン１ａのアンダーカット部１ａａにも充填される。
その他の構成は実施の形態１（図１）と同じため、説明を省略する。半導体装置がケース７を備え、ケース７に注入された封止樹脂４によりケース７内部を封止する構成であっても、前述したセラミック基板１の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
＜効果＞
本実施の形態における半導体装置は、セラミック基板１と、セラミック基板１表面に配置された複数の回路パターン１ａと、少なくとも１つの回路パターン１ａの表面に配置された半導体素子２と、セラミック基板１、複数の回路パターン１ａおよび半導体素子２を封止する封止樹脂４と、を備え、隣接する回路パターン１ａの対向する側面にはアンダーカット部１ａａが形成され、アンダーカット部１ａａにおいて、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が回路パターン１ａの外側に突出しており、アンダーカット部１ａａにも封止樹脂４が充填されることを特徴とする。
従って、隣接する回路パターン１ａの対向する側面にアンダーカット部１ａａを設けることにより、回路パターン１ａの表面の面積を縮小することなく、回路パターン１ａの底面の面積を縮小することが可能である。よって、回路パターン１ａ表面の機能的に必要な面積を確保し、かつ、絶縁に必要な回路パターン１ａ間の間隔を確保することができる。つまり、絶縁性を低下させることなく、隣接する回路パターン１ａの間隔をより狭くすることが可能なため、回路パターン１ａが形成されるセラミック基板１の面積を縮小することが可能である。セラミック基板１の面積縮小により、半導体装置の小型化が可能である。
また、回路パターン１ａの側面にアンダーカット部１ａａを設けることにより、アンダーカット部１ａａに封止樹脂４が充填され、セラミック基板１と封止樹脂４の密着性が向上するため、封止樹脂４の剥離が抑制され、半導体装置の信頼性が向上する。つまり、アンダーカット部１ａａを設けることにより、絶縁性の向上による半導体装置の小型化と、剥離の抑制による信頼性の向上の２つの効果を同時に得ることが可能である。
また、本実施の形態における半導体装置の製造方法は、（ａ）セラミック基板１の表面に金属膜を形成する工程と、（ｂ）金属膜をエッチングして回路パターン１ａを形成する工程と、を備え、工程（ｂ）において、回路パターン１ａの側面をオーバーエッチングすることにより、アンダーカット部１ａａを形成することを特徴とする。
従って、本実施の形態では、エッチングにより回路パターン１ａを形成する工程において、同時にアンダーカット部１ａａを形成する。よって、製造工程数を増やすことなくアンダーカット部１ａａを形成することが可能である。製造工程を増やすことなく、アンダーカット部１ａａを設けることが可能なため、製造コストを増大させることなく、絶縁性の向上による半導体装置の小型化および剥離抑制による半導体装置の信頼性の向上の２つの効果を得ることが可能である。
また、本実施の形態における半導体装置において、回路パターン１ａには、回路パターン１ａの外周に沿って平面視で凹凸１ａｄが形成されており、当該凹凸１ａｄも封止樹脂４で封止されることを特徴とする。
従って、回路パターン１ａの外周に沿って凹凸１ａｄを形成することによって、回路パターン１ａが封止樹脂４に接触する面積が増大する。接触面積が増大することによって、回路パターン１ａと封止樹脂４との密着性が向上するため、半導体装置の信頼性が向上する。
また、本実施の形態における半導体装置において、回路パターン１ａ表面に穴１ａｅが形成されており、当該穴１ａｅにも封止樹脂４が充填されることを特徴とする。
従って、回路パターン１ａ表面に穴１ａｅを形成することによって、回路パターン１ａが封止樹脂４に接触する面積が増大する。接触面積が増大することによって、回路パターン１ａと封止樹脂４との密着性が向上するため、半導体装置の信頼性が向上する。
また、本実施の形態における半導体装置において、半導体素子２はワイドバンドギャップ半導体を含むことを特徴とする。
従って、本実施の形態では、例えば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体により半導体素子２を構成する。例えばＳｉＣ半導体素子は高温下での高速なスイッチング動作が可能な大電力用途の半導体装置に適用されるため、半導体装置を大型化することなく絶縁性を保てる本発明が特に有効である。また、大電力用途の半導体装置は高温下で動作するため、封止樹脂４の剥離を抑制して半導体装置の信頼性を向上させた本発明が特に有効である。
＜実施の形態２＞
＜構成＞
図８は、本実施の形態における半導体装置の断面の部分拡大図である。本実施の形態における半導体装置において、互いに隣接する回路パターン１ａの対向する側面には、実施の形態１において説明したアンダーカット部１ａａ（図２）に類似した形状のアンダーカット部１ａｂが形成されている。図８にアンダーカット部１ａａの拡大図を示す。
図８に示すように、アンダーカット部１ａｂにおいて、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が外側に突出している。アンダーカット部１ａｂにも封止樹脂４が充填されている。実施の形態１におけるアンダーカット部１ａａはエッチングにより形成されたＲ形状であったが、本実施の形態におけるアンダーカット部１ａｂは、プレス加工により形成されるため直線的な形状となる。その他の構成は実施の形態１と同じであるため、同じ部分については説明を省略する。
＜製造方法＞
本実施の形態における半導体装置の製造方法について説明する。まず、金属板をプレス加工により打ち抜いて、回路パターン１ａを形成する。次に、回路パターン１ａ下面（即ち、セラミック基板１に接する面）の端部の任意の箇所をプレスすることにより、アンダーカット部１ａｂを形成する。そして、アンダーカット部１ａｂが形成された回路パターン１ａをセラミック基板１の表面に貼り付ける。
裏面パターン１ｂを形成する工程、半導体素子２の実装工程、アルミワイヤ５による配線工程、封止樹脂４による封止工程は実施の形態１と同じため説明を省略する。
＜効果＞
本実施の形態における半導体装置の製造方法は、（ｃ）金属板を打ち抜いて回路パターン１ａを形成する工程と、（ｄ）工程（ｃ）の後、回路パターン１ａの端部をプレスすることによりアンダーカット部１ａｂを形成する工程と、（ｅ）工程（ｄ）の後、回路パターン１ａをセラミック基板１の表面に貼り付ける工程と、を備える。
従って、プレスする箇所を選択することで、回路パターン１ａの周囲の全てにアンダーカット部１ａｂを形成するのではなく、回路パターン１ａの周囲の任意の箇所にアンダーカット部１ａｂを形成することが可能となる。よって、実施の形態１で述べた効果に加えて、アンダーカット部１ａｂを形成する位置の自由度が向上する。
＜実施の形態３＞
＜構成＞
図９は、本実施の形態における半導体装置の断面の部分拡大図である。本実施の形態における半導体装置において、互いに隣接する回路パターン１ａの対向する側面には、実施の形態１において説明したアンダーカット部１ａａ（図２）に類似した形状のアンダーカット部１ａｆが形成されている。図９にアンダーカット部１ａｆの拡大図を示す。
図９に示すように、アンダーカット部１ａｆにおいて、回路パターン１ａのセラミック基板１に接する面の端部１２よりも、回路パターン１ａの表面の端部１１の方が外側に突出している。アンダーカット部１ａｆにも封止樹脂４が充填されている。
また、回路パターン１ａの表面には、回路パターン１ａの表面の端部１１に沿って溝１ａｃが形成されている。回路パターン１ａの表面の端部１１から溝１ａｃまでの距離は、回路パターン１ａの厚み以下である。なお、溝１ａｃにも封止樹脂４が充填されている。その他の構成は実施の形態１と同じであるため、同じ部分については説明を省略する。
＜製造方法＞
本実施の形態における半導体装置の製造方法について説明する。まず、セラミック基板１の表面に回路パターン１ａを形成する。回路パターン１ａは、エッチングにより形成してもよいし、金属板をプレス加工により打ち抜いて回路パターン１ａを形成してセラミック基板１の表面に貼り付けてもよい。
次に、回路パターン１ａの表面の端部１１に沿って、回路パターン１ａの表面に対して圧力を加えることで溝１ａｃを形成する。ここで、圧力を加える位置は、回路パターン１ａの表面の端部１１から回路パターン１ａの厚み以下の距離である。
端部１１から回路パターン１ａの厚み以下の距離の位置において圧力を加えることにより、溝１ａｃが形成されるときに、回路パターン１ａの表面の端部１１が外側に押し出され、アンダーカット部１ａｆが形成される。
裏面パターン１ｂを形成する工程、半導体素子２の実装工程、アルミワイヤ５による配線工程、封止樹脂４による封止工程は実施の形態１と同じため説明を省略する。なお、封止工程において、溝１ａｃにも封止樹脂４が充填される。
＜効果＞
本実施の形態における半導体装置において、回路パターン１ａの表面には、回路パターン１ａの表面の端部１１に沿って溝１ａｃが形成され、回路パターン１ａの表面の端部１１から溝１ａｃまでの距離は、回路パターン１ａの厚み以下であり、溝１ａｃにも封止樹脂４が充填されることを特徴とする。
従って、回路パターン１ａの側面にアンダーカット部１ａｆを設けることにより、実施の形態１で述べた様に、絶縁性を低下させることなく、回路パターン１ａ間の間隔をより狭くすることが可能である。よって、回路パターン１ａが形成されるセラミック基板１の面積を縮小することが可能であり、半導体装置の小型化が可能となる。
また、回路パターン１ａの側面にアンダーカット部１ａｆを設けることにより、アンダーカット部１ａｆに封止樹脂４が充填され、セラミック基板１と封止樹脂４の密着性が向上するため、封止樹脂４の剥離が抑制され、半導体装置の信頼性が向上する。また、本実施の形態では、回路パターン１ａの表面に溝１ａｃが形成されるため、回路パターン１ａが封止樹脂４に接触する面積が増大する。接触面積が増大することによって、回路パターン１ａと封止樹脂４との密着性が向上するため、半導体装置の信頼性がより向上する。
また、本実施の形態における半導体装置の製造方法は、（ｆ）回路パターン１ａをセラミック基板１表面に形成する工程と、（ｇ）工程（ｆ）の後、回路パターン１ａの表面の端部１１に沿って回路パターン１ａの表面に対して圧力を加えて溝１ａｃを形成する工程と、を備え、工程（ｇ）において、圧力を加える位置は、回路パターン１ａの表面の端部１１から回路パターン１ａの厚み以下の距離であり、溝１ａｃが形成されるときに、回路パターン１ａの表面の端部１１が外側に押し出され、アンダーカット部１ａｆが形成されることを特徴とする。
従って、溝１ａｃを形成する箇所を選択することで、回路パターン１ａの周囲全てにアンダーカット部１ａｆを形成するのではなく、回路パターン１ａの周囲の任意の箇所にアンダーカット部１ａｆを形成することが可能となる。さらに、アンダーカット部１ａｆを形成するために、回路パターン１ａの表面には溝１ａｃが形成されるため、回路パターン１ａが封止樹脂４に接触する面積が増大する。接触面積が増大することによって、回路パターン１ａと封止樹脂４との密着性が向上するため、半導体装置の信頼性がより向上する。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ セラミック基板、１ａ 回路パターン、１ａａ，１ａｂ，１ａｆ アンダーカット部、１ａｃ 溝、１ａｄ 凹凸、１ａｅ 穴、１ｂ 裏面パターン、１ｃ 金属ベース、１ｄ，６ 放熱フィン、２ 半導体素子、３ はんだ、４ 封止樹脂、５ アルミワイヤ、７ ケース、１１，１２ 端部。

Claims (8)

  1. セラミック基板と、
    前記セラミック基板表面に配置された複数の回路パターンと、
    少なくとも１つの前記回路パターンの表面に配置された半導体素子と、
    前記セラミック基板、前記複数の回路パターンおよび前記半導体素子を封止する封止樹脂と、
    を備え、
    隣接する前記回路パターンの対向する側面にはアンダーカット部が形成され、
    前記アンダーカット部において、前記回路パターンの前記セラミック基板に接する面の端部よりも、前記回路パターンの表面の端部の方が当該回路パターンの外側に突出しており、
    前記アンダーカット部にも前記封止樹脂が充填されることを特徴とする、
    半導体装置。
  2. 請求項１に記載の半導体装置を製造する製造方法であって、
    （ａ）前記セラミック基板の表面に金属膜を形成する工程と、
    （ｂ）前記金属膜をエッチングして前記回路パターンを形成する工程と、
    を備え、
    前記工程（ｂ）において、前記回路パターンの側面をオーバーエッチングすることにより、前記アンダーカット部を形成することを特徴とする、
    半導体装置の製造方法。
  3. 請求項１に記載の半導体装置を製造する製造方法であって、
    （ｃ）金属板を打ち抜いて前記回路パターンを形成する工程と、
    （ｄ）前記工程（ｃ）の後、前記回路パターンの端部をプレスすることにより前記アンダーカット部を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記回路パターンを前記セラミック基板の表面に貼り付ける工程と、
    を備える、
    半導体装置の製造方法。
  4. 前記回路パターンの表面には、当該回路パターンの表面の端部に沿って溝が形成され、
    前記回路パターンの表面の端部から前記溝までの距離は、当該回路パターンの厚み以下であり、
    前記溝にも前記封止樹脂が充填されることを特徴とする、
    請求項１に記載の半導体装置。
  5. 請求項４に記載の半導体装置を製造する製造方法であって、
    （ｆ）前記回路パターンを前記セラミック基板表面に形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記回路パターンの表面の端部に沿って当該回路パターンの表面に対して圧力を加えて前記溝を形成する工程と、
    を備え、
    前記工程（ｇ）において、前記圧力を加える位置は、前記回路パターンの表面の端部から当該回路パターンの厚み以下の距離であり、
    前記溝が形成されるときに、前記回路パターンの表面の端部が外側に押し出され、前記アンダーカット部が形成されることを特徴とする、
    半導体装置の製造方法。
  6. 前記回路パターンには、当該回路パターンの外周に沿って平面視で凹凸が形成されており、当該凹凸も前記封止樹脂で封止されることを特徴とする、
    請求項１又は請求項４に記載の半導体装置。
  7. 前記回路パターン表面に穴が形成されており、当該穴にも前記封止樹脂が充填されることを特徴とする、
    請求項１、請求項４、請求項６のいずれかに記載の半導体装置。
  8. 前記半導体素子はワイドバンドギャップ半導体を含むことを特徴とする、
    請求項１、請求項４、請求項６、請求項７のいずれかに記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017118050A (ja) * 2015-12-25 2017-06-29 アイシン精機株式会社 半導体ユニット
JP2017174837A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017201726A (ja) * 2017-08-16 2017-11-09 三菱電機株式会社 半導体装置およびその製造方法
US10104775B2 (en) 2013-09-30 2018-10-16 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
JP2019106422A (ja) * 2017-12-11 2019-06-27 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
JP2020053580A (ja) * 2018-09-27 2020-04-02 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
WO2024150370A1 (ja) * 2023-01-12 2024-07-18 三菱電機株式会社 絶縁基板および半導体装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014119386B4 (de) * 2014-12-22 2019-04-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines Metall-Keramik-Substrates und zugehöriges Metall-Keramik-Substrat
JP6106811B1 (ja) 2015-08-04 2017-04-05 浜松ホトニクス株式会社 分光器、及び分光器の製造方法
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
DE102016118784A1 (de) 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
DE102016125342B4 (de) 2016-12-22 2024-08-14 Rogers Germany Gmbh Trägersubstrat für elektrische Bauteile und Verfahren zur Herstellung eines Trägersubstrats
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
JP6771412B2 (ja) 2017-03-16 2020-10-21 三菱電機株式会社 半導体装置
DE102017215048A1 (de) * 2017-08-29 2019-02-28 Conti Temic Microelectronic Gmbh Schaltungsträger für Leistungselektronik und Leistungselektronikmodul mit einem Schaltungsträger
KR102377304B1 (ko) * 2017-09-29 2022-03-22 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조방법
CN112166654B (zh) * 2018-05-16 2024-07-26 株式会社东芝 陶瓷铜电路基板及其制造方法
JP6437700B1 (ja) * 2018-05-29 2018-12-12 新電元工業株式会社 半導体モジュール
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
JP7147502B2 (ja) * 2018-11-19 2022-10-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
KR102200065B1 (ko) * 2019-04-29 2021-01-08 주식회사 케이씨씨 세라믹 회로기판의 금속 표면 처리 방법
JP7221401B2 (ja) * 2019-08-29 2023-02-13 京セラ株式会社 電気回路基板及びパワーモジュール
WO2024053084A1 (ja) * 2022-09-09 2024-03-14 三菱電機株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252159A (ja) * 1986-04-25 1987-11-02 Hitachi Ltd 半導体装置用リ−ドフレ−ム
JPH01106456A (ja) * 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPH0645346U (ja) * 1992-11-24 1994-06-14 松下電工株式会社 半導体装置
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JP2006032617A (ja) * 2004-07-15 2006-02-02 Hitachi Ltd 半導体パワーモジュール
JP2008108957A (ja) * 2006-10-26 2008-05-08 Denki Kagaku Kogyo Kk 接合体の製造方法
JP2011153928A (ja) * 2010-01-27 2011-08-11 Dowa Metaltech Kk 絶縁回路基板の外観検査方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557150A (en) * 1992-02-07 1996-09-17 Lsi Logic Corporation Overmolded semiconductor package
JPH0613501A (ja) 1992-06-29 1994-01-21 Fuji Electric Co Ltd 樹脂封止形半導体装置
JPH0645346A (ja) 1992-07-24 1994-02-18 Sharp Corp ヘテロ接合バイポーラトランジスタの製造方法
JPH0685132A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
JPH06252534A (ja) 1993-02-23 1994-09-09 Matsushita Electric Works Ltd 封止付プリント配線板及びその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
JP3751464B2 (ja) 1999-03-24 2006-03-01 ローム株式会社 チップ型発光装置
JP3502800B2 (ja) 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
US6499214B2 (en) * 2000-05-26 2002-12-31 Visteon Global Tech, Inc. Method of making a circuit board
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US7034382B2 (en) * 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
JP2003023224A (ja) * 2001-07-05 2003-01-24 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール
JP4811756B2 (ja) * 2001-09-28 2011-11-09 Ｄｏｗａメタルテック株式会社 金属−セラミックス接合回路基板の製造方法
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2004363365A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体装置及びその製造方法
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
US7199438B2 (en) * 2003-09-23 2007-04-03 Advanced Semiconductor Engineering, Inc. Overmolded optical package
JP4334335B2 (ja) * 2003-12-24 2009-09-30 三洋電機株式会社 混成集積回路装置の製造方法
US7402462B2 (en) 2005-07-12 2008-07-22 Fairchild Semiconductor Corporation Folded frame carrier for MOSFET BGA
TW200721426A (en) * 2005-07-25 2007-06-01 Koninkl Philips Electronics Nv Air cavity package for flip-chip
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
US7429790B2 (en) * 2005-10-24 2008-09-30 Freescale Semiconductor, Inc. Semiconductor structure and method of manufacture
US7514780B2 (en) * 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
JP4821537B2 (ja) * 2006-09-26 2011-11-24 株式会社デンソー 電子制御装置
JP2008141122A (ja) * 2006-12-05 2008-06-19 Denso Corp 樹脂モールド電子部品及びその製造方法
JP4450031B2 (ja) * 2007-08-22 2010-04-14 株式会社デンソー 半導体部品
KR100998233B1 (ko) * 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 ｌｅｄ 패키지
US8207607B2 (en) * 2007-12-14 2012-06-26 Denso Corporation Semiconductor device with resin mold
JP5108496B2 (ja) * 2007-12-26 2012-12-26 三洋電機株式会社 回路基板およびその製造方法、回路装置およびその製造方法
US7781899B2 (en) * 2008-02-27 2010-08-24 Infineon Technologies Ag Leadframe having mold lock vent
US7732937B2 (en) * 2008-03-04 2010-06-08 Infineon Technologies Ag Semiconductor package with mold lock vent
WO2010021089A1 (ja) * 2008-08-21 2010-02-25 パナソニック株式会社 照明用光源
JP2010087129A (ja) 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2010171107A (ja) * 2009-01-21 2010-08-05 Renesas Electronics Corp 半導体装置及びその製造方法
US8039955B2 (en) 2009-05-11 2011-10-18 Texas Instruments Incorporated Mold lock on heat spreader
JP5463845B2 (ja) * 2009-10-15 2014-04-09 三菱電機株式会社 電力半導体装置とその製造方法
US8659106B2 (en) * 2009-10-29 2014-02-25 Nichia Corporation Light emitting device and method of manufacturing the light emitting device
CN202275822U (zh) * 2010-04-28 2012-06-13 先进封装技术私人有限公司 半导体封装件以及其基板
JP5257817B2 (ja) * 2010-06-15 2013-08-07 三菱電機株式会社 半導体装置
US8669649B2 (en) * 2010-09-24 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
JP5511621B2 (ja) * 2010-10-13 2014-06-04 三菱電機株式会社 半導体装置
JP5796956B2 (ja) * 2010-12-24 2015-10-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
US8957508B2 (en) * 2011-05-13 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP2013016629A (ja) * 2011-07-04 2013-01-24 Mitsubishi Electric Corp 半導体モジュール
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2013041950A (ja) * 2011-08-12 2013-02-28 Sharp Corp 発光装置
JP5798021B2 (ja) * 2011-12-01 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置
US8674487B2 (en) * 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
WO2014006724A1 (ja) * 2012-07-05 2014-01-09 三菱電機株式会社 半導体装置
JP6499387B2 (ja) * 2013-03-05 2019-04-10 日亜化学工業株式会社 リードフレーム及び発光装置
JP6210818B2 (ja) 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252159A (ja) * 1986-04-25 1987-11-02 Hitachi Ltd 半導体装置用リ−ドフレ−ム
JPH01106456A (ja) * 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPH0645346U (ja) * 1992-11-24 1994-06-14 松下電工株式会社 半導体装置
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JP2006032617A (ja) * 2004-07-15 2006-02-02 Hitachi Ltd 半導体パワーモジュール
JP2008108957A (ja) * 2006-10-26 2008-05-08 Denki Kagaku Kogyo Kk 接合体の製造方法
JP2011153928A (ja) * 2010-01-27 2011-08-11 Dowa Metaltech Kk 絶縁回路基板の外観検査方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10104775B2 (en) 2013-09-30 2018-10-16 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
JP2017118050A (ja) * 2015-12-25 2017-06-29 アイシン精機株式会社 半導体ユニット
JP2017174837A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017201726A (ja) * 2017-08-16 2017-11-09 三菱電機株式会社 半導体装置およびその製造方法
JP2019106422A (ja) * 2017-12-11 2019-06-27 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
JP7018756B2 (ja) 2017-12-11 2022-02-14 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
JP2020053580A (ja) * 2018-09-27 2020-04-02 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
JP7117960B2 (ja) 2018-09-27 2022-08-15 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
WO2024150370A1 (ja) * 2023-01-12 2024-07-18 三菱電機株式会社 絶縁基板および半導体装置

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