JP2017201726A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2017201726A JP2017201726A JP2017157093A JP2017157093A JP2017201726A JP 2017201726 A JP2017201726 A JP 2017201726A JP 2017157093 A JP2017157093 A JP 2017157093A JP 2017157093 A JP2017157093 A JP 2017157093A JP 2017201726 A JP2017201726 A JP 2017201726A
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- semiconductor device
- ceramic substrate
- sealing resin
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【解決手段】本発明に係る半導体装置は、セラミック基板1と、セラミック基板1表面に配置された複数の回路パターン1aと、少なくとも1つの回路パターン1aの表面に配置された半導体素子2と、セラミック基板1、複数の回路パターン1aおよび半導体素子2を封止する封止樹脂4と、を備え、隣接する回路パターン1aの対向する側面にはアンダーカット部1aaが形成され、アンダーカット部1aaにおいて、回路パターン1aのセラミック基板1に接する面の端部12よりも、回路パターン1aの表面の端部11の方が当該回路パターン1aの外側に突出しており、アンダーカット部1aaにも封止樹脂4が充填されることを特徴とする。
【選択図】図1
Description
本発明の実施の形態を説明する前に、本発明の前提となる技術について説明する。図10は、前提技術における半導体装置の断面図である。図10に示すように、前提技術における半導体装置のセラミック基板1の表面には複数の回路パターン1aが配置されている。少なくとも1つの回路パターン1aの表面には、半導体素子2がはんだ3により接合されて実装されている。半導体素子2の電極と他の回路パターン1aとは、アルミワイヤ5によって電気的に接続されている。また、回路パターン1aは、図示しない端子とはんだや溶接により接合され外部の端子と電気的に接続されている。セラミック基板1の裏面(即ち回路パターン1aが配置される面と反対側の面)には、裏面パターン1bが形成されている。なお、回路パターン1aの材質は、一般的にアルミニウムや銅である。
<構成>
図1は、本実施の形態における半導体装置の断面図である。図2は、本実施の形態における半導体装置の断面の部分拡大図である。図2は、より詳しくは図1の断面図において回路パターン1a側面の断面を拡大した図である。また、図3は、本実施の形態における半導体装置の平面図である。
本実施の形態における半導体装置の製造方法について説明する。まず、セラミック基板1の表面に金属膜を形成する。金属膜は、厚さが、例えば0.1〜2mmの金属箔をセラミック基板1の表面に貼り付けることで形成される。また、セラミック基板1の裏面には裏面パターン1bが形成される。
以上で述べたように、本実施の形態における半導体装置は、セラミック基板1表面に配置した回路パターン1aに、はんだ3等のロウ材により半導体素子2を接合し、また、半導体素子2と他の回路パターン1aは、アルミワイヤにより接続される。回路パターン1aはセラミック基板上で回路配線されて、外部端子へとはんだやワイヤボンドにより電気的に接続される。
図4は、本実施の形態における半導体装置の第1の変形例の断面図である。本変形例は、セラミック基板1の裏面に金属ベース1cが一体接合されている。その他の構成は実施の形態1(図1)と同じため、説明を省略する。セラミック基板1の裏面には、裏面パターン1bに代えて金属ベース1cが接合されていても、前述したセラミック基板1の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
図5は、本実施の形態における半導体装置の第2の変形例の断面図である。本変形例は、セラミック基板1の裏面に放熱フィン1dが一体接合されている。その他の構成は実施の形態1(図1)と同じため、説明を省略する。セラミック基板1の裏面には、裏面パターン1bに代えて放熱フィン1dが接合されていても、前述したセラミック基板1の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
図6は、本実施の形態における半導体装置の第3の変形例の断面図である。本変形例は、実施の形態1(図1)の半導体装置において、裏面パターン1bをはんだ3を介して放熱フィン6に接合したものである。その他の構成は実施の形態1(図1)と同じため、説明を省略する。セラミック基板1の裏面には、裏面パターン1bにさらに放熱フィン1dが接合されていても、前述したセラミック基板1の面積縮小および半導体装置の信頼性向上の効果を得ることが可能である。
図7は、本実施の形態における半導体装置の第4の変形例の断面図である。本変形例は、セラミック基板1の裏面に放熱フィン1dが一体接合されている。さらに、放熱フィン1dの上面側にはセラミック基板1、回路パターン1a、半導体素子2およびアルミワイヤ5を囲むように樹脂製のケース7が固定されている。
本実施の形態における半導体装置は、セラミック基板1と、セラミック基板1表面に配置された複数の回路パターン1aと、少なくとも1つの回路パターン1aの表面に配置された半導体素子2と、セラミック基板1、複数の回路パターン1aおよび半導体素子2を封止する封止樹脂4と、を備え、隣接する回路パターン1aの対向する側面にはアンダーカット部1aaが形成され、アンダーカット部1aaにおいて、回路パターン1aのセラミック基板1に接する面の端部12よりも、回路パターン1aの表面の端部11の方が回路パターン1aの外側に突出しており、アンダーカット部1aaにも封止樹脂4が充填されることを特徴とする。
<構成>
図8は、本実施の形態における半導体装置の断面の部分拡大図である。本実施の形態における半導体装置において、互いに隣接する回路パターン1aの対向する側面には、実施の形態1において説明したアンダーカット部1aa(図2)に類似した形状のアンダーカット部1abが形成されている。図8にアンダーカット部1aaの拡大図を示す。
本実施の形態における半導体装置の製造方法について説明する。まず、金属板をプレス加工により打ち抜いて、回路パターン1aを形成する。次に、回路パターン1a下面(即ち、セラミック基板1に接する面)の端部の任意の箇所をプレスすることにより、アンダーカット部1abを形成する。そして、アンダーカット部1abが形成された回路パターン1aをセラミック基板1の表面に貼り付ける。
本実施の形態における半導体装置の製造方法は、(c)金属板を打ち抜いて回路パターン1aを形成する工程と、(d)工程(c)の後、回路パターン1aの端部をプレスすることによりアンダーカット部1abを形成する工程と、(e)工程(d)の後、回路パターン1aをセラミック基板1の表面に貼り付ける工程と、を備える。
<構成>
図9は、本実施の形態における半導体装置の断面の部分拡大図である。本実施の形態における半導体装置において、互いに隣接する回路パターン1aの対向する側面には、実施の形態1において説明したアンダーカット部1aa(図2)に類似した形状のアンダーカット部1afが形成されている。図9にアンダーカット部1afの拡大図を示す。
本実施の形態における半導体装置の製造方法について説明する。まず、セラミック基板1の表面に回路パターン1aを形成する。回路パターン1aは、エッチングにより形成してもよいし、金属板をプレス加工により打ち抜いて回路パターン1aを形成してセラミック基板1の表面に貼り付けてもよい。
本実施の形態における半導体装置において、回路パターン1aの表面には、回路パターン1aの表面の端部11に沿って溝1acが形成され、回路パターン1aの表面の端部11から溝1acまでの距離は、回路パターン1aの厚み以下であり、溝1acにも封止樹脂4が充填されることを特徴とする。
Claims (6)
- セラミック基板と、
前記セラミック基板表面に配置された複数の回路パターンと、
少なくとも1つの前記回路パターンの表面に配置された半導体素子と、
前記セラミック基板、前記複数の回路パターンおよび前記半導体素子を封止する封止樹脂と、
を備え、
隣接する前記回路パターンの対向する側面にはアンダーカット部が形成され、
前記アンダーカット部において、前記回路パターンの前記セラミック基板に接する面の端部よりも、前記回路パターンの表面の端部の方が当該回路パターンの外側に突出しており、かつ、前記回路パターンの前記セラミック基板に接する前記面と前記回路パターンの前記表面との間に凹部が設けられ、
前記アンダーカット部にも前記封止樹脂が充填されることを特徴とする、
半導体装置。 - 請求項1に記載の半導体装置を製造する製造方法であって、
(a)前記セラミック基板の表面に金属膜を形成する工程と、
(b)前記金属膜をエッチングして前記回路パターンを形成する工程と、
を備え、
前記工程(b)において、前記回路パターンの側面をオーバーエッチングすることにより、前記アンダーカット部を形成することを特徴とする、
半導体装置の製造方法。 - 請求項1に記載の半導体装置を製造する製造方法であって、
(c)金属板を打ち抜いて前記回路パターンを形成する工程と、
(d)前記工程(c)の後、前記回路パターンの端部をプレスすることにより前記アンダーカット部を形成する工程と、
(e)前記工程(d)の後、前記回路パターンを前記セラミック基板の表面に貼り付ける工程と、
を備える、
半導体装置の製造方法。 - 前記回路パターンには、当該回路パターンの外周に沿って平面視で凹凸が形成されており、当該凹凸も前記封止樹脂で封止されることを特徴とする、
請求項1に記載の半導体装置。 - 前記回路パターン表面に穴が形成されており、当該穴にも前記封止樹脂が充填されることを特徴とする、
請求項1又は請求項4に記載の半導体装置。 - 前記半導体素子はワイドバンドギャップ半導体を含むことを特徴とする、
請求項1、請求項4、請求項5のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017157093A JP2017201726A (ja) | 2017-08-16 | 2017-08-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017157093A JP2017201726A (ja) | 2017-08-16 | 2017-08-16 | 半導体装置およびその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013202995A Division JP6210818B2 (ja) | 2013-09-30 | 2013-09-30 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017201726A true JP2017201726A (ja) | 2017-11-09 |
Family
ID=60264751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017157093A Pending JP2017201726A (ja) | 2017-08-16 | 2017-08-16 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017201726A (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252159A (ja) * | 1986-04-25 | 1987-11-02 | Hitachi Ltd | 半導体装置用リ−ドフレ−ム |
JPH0613501A (ja) * | 1992-06-29 | 1994-01-21 | Fuji Electric Co Ltd | 樹脂封止形半導体装置 |
JPH0645346U (ja) * | 1992-11-24 | 1994-06-14 | 松下電工株式会社 | 半導体装置 |
JPH06252534A (ja) * | 1993-02-23 | 1994-09-09 | Matsushita Electric Works Ltd | 封止付プリント配線板及びその製造方法 |
JPH07161911A (ja) * | 1993-12-10 | 1995-06-23 | Nec Corp | 樹脂封止型半導体装置 |
JP2000277809A (ja) * | 1999-03-24 | 2000-10-06 | Rohm Co Ltd | チップ型発光装置 |
JP2006032617A (ja) * | 2004-07-15 | 2006-02-02 | Hitachi Ltd | 半導体パワーモジュール |
JP2015070107A (ja) * | 2013-09-30 | 2015-04-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
2017
- 2017-08-16 JP JP2017157093A patent/JP2017201726A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252159A (ja) * | 1986-04-25 | 1987-11-02 | Hitachi Ltd | 半導体装置用リ−ドフレ−ム |
JPH0613501A (ja) * | 1992-06-29 | 1994-01-21 | Fuji Electric Co Ltd | 樹脂封止形半導体装置 |
JPH0645346U (ja) * | 1992-11-24 | 1994-06-14 | 松下電工株式会社 | 半導体装置 |
JPH06252534A (ja) * | 1993-02-23 | 1994-09-09 | Matsushita Electric Works Ltd | 封止付プリント配線板及びその製造方法 |
JPH07161911A (ja) * | 1993-12-10 | 1995-06-23 | Nec Corp | 樹脂封止型半導体装置 |
JP2000277809A (ja) * | 1999-03-24 | 2000-10-06 | Rohm Co Ltd | チップ型発光装置 |
JP2006032617A (ja) * | 2004-07-15 | 2006-02-02 | Hitachi Ltd | 半導体パワーモジュール |
JP2015070107A (ja) * | 2013-09-30 | 2015-04-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6210818B2 (ja) | 半導体装置およびその製造方法 | |
JP4635564B2 (ja) | 半導体装置 | |
US9171773B2 (en) | Semiconductor device | |
JP6300633B2 (ja) | パワーモジュール | |
JP5656907B2 (ja) | パワーモジュール | |
JP6305302B2 (ja) | 半導体装置およびその製造方法 | |
JP2016018866A (ja) | パワーモジュール | |
US9754855B2 (en) | Semiconductor module having an embedded metal heat dissipation plate | |
JP2019067886A (ja) | 半導体装置 | |
JP2015220341A (ja) | 金属ベース基板、パワーモジュール、および金属ベース基板の製造方法 | |
JP6125089B2 (ja) | パワー半導体モジュールおよびパワーユニット | |
JP6305176B2 (ja) | 半導体装置及び製造方法 | |
JP2012015222A (ja) | 半導体装置 | |
JPWO2016031020A1 (ja) | 半導体装置 | |
JPWO2015132969A1 (ja) | 絶縁基板及び半導体装置 | |
JP2014013878A (ja) | 電子装置 | |
JP2009076592A (ja) | 半導体素子の電極と放熱板との圧着方法 | |
JP2010147053A (ja) | 半導体装置 | |
JP4046623B2 (ja) | パワー半導体モジュールおよびその固定方法 | |
JP2017201726A (ja) | 半導体装置およびその製造方法 | |
JP2012209469A (ja) | 電力用半導体装置 | |
JP2012238749A (ja) | 半導体装置 | |
JP7482833B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP7332528B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6844166B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170816 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180223 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180509 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20181106 |