JP2009289908A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置の実装高さを低減する。
【解決手段】配線基板２は、複数のボンディングリード２ｃが形成された上面２ａと複数のランド２ｄが形成された下面２ｃを有し、配線基板２のコア材２ｆの上下面２ｆａ、２ｆｂ側のそれぞれにおいて、複数の配線層２ｇと複数の絶縁層２ｈが交互に形成された多層配線基板である。ボンディングリード２ｃは、最上層の配線層２ｇ１の一部、ランド２ｄは最下層の配線層２ｇ６の一部でそれぞれ構成される。絶縁層２ｈは繊維及び樹脂を含有する第２絶縁層２ｈｐと、第２絶縁層２ｈｐよりも繊維の含有量が少ない第３絶縁層２ｈａとを有する。第２絶縁層２ｈｐは、コア材２ｆの上下面２ｆａ、２ｆｂ側にそれぞれ形成され、第３絶縁層２ｈａは、第２絶縁層２ｈｐを介してコア材２ｆの上下面２ｆａ、２ｆｂ側にそれぞれ形成され、配線層２ｇ１及び配線層２ｇ６は、第３絶縁層２ｈａ上に形成されている。
【選択図】図４

Description

本発明は、半導体チップを配線基板上に搭載したＢＧＡ（Ball Grid Array）型の半導体装置及びその製造方法に適用して有効な技術に関するものである。

パーソナルコンピュータや携帯電話といった電子機器に組み込まれる半導体装置（半導体パッケージ）の形態として、配線基板（プリント配線基板）上に半導体チップを搭載したＢＧＡ（Ball Grid Array）型の半導体装置が知られている。

配線基板の構成としては、例えば特開２００３−１２４６３２号公報（特許文献１）に示されるように、絶縁基板１１の両面に第１配線層１２が形成された配線基板１０にフィラーを混入した絶縁樹脂１５をガラスクロス１４に含浸させたプリプレーグ及び銅箔を積層して絶縁層２１及び表層銅箔２２が形成されており、表層銅箔２２をパターニング処理して表層銅箔開口部２３を形成し、表層銅箔開口部２３よりレーザービームを照射することで、ガラスクロス突出部１４ａを有するバイアホール用孔１６が形成されている。

また、他の配線基板の構成としては、例えば特開２００６−１９６６５６号公報（特許文献２）に示されるように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成されており、コア基板１００の反対側には、第２の層間接続端子１０３を含む第２ の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子が、コア基板１００の第１の層間接続用バイアホール（以下、第１のバイアホールという）１０２を介して電気的に接続されており、コア基板１００の第２の配線を形成した側には、絶縁層１０４が形成され、絶縁層１０４上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子が、第２の層間接続用ブラインドバイアホール（以下、第２のバイアホールという）１０８を介して電気的に接続されている。

さらに、他の配線基板の構成としては、例えば特開２００３−８６９４１号公報（特許文献３）に示されるように、最外層の絶縁樹脂層２ｂがガラスクロス４を基材として含有しない樹脂主体の層として形成されていると共に、最外層から２層目の絶縁樹脂層２ａがガラスクロス４を基材として含有する層として形成されている。
特開２００３−１２４６３２号公報 特開２００６−１９６６５６号公報 特開２００３−８６９４１号公報

半導体装置（半導体パッケージ）の形態としては、配線基板（プリント配線基板）を用いたＢＧＡ（Ball Grid Array）型の半導体装置以外にも、リードフレームを用いたＱＦＰ（Quad Flat Package）型の半導体装置など、様々な品種が開発されている。

また、各種の半導体装置は何れも、半導体装置内に搭載された半導体チップと、この半導体装置の周辺に配置される外部機器（外部ＬＳＩ）との間において、信号の入出力を行うために、複数の外部端子を備えている。

ここで、ＢＧＡ型の半導体装置の場合、この複数の外部端子（バンプ電極）を配線基板の下面（半導体チップが搭載されている面とは反対側の面）側において、行列状に配置できることから、半導体装置の高機能化に伴い外部端子の数が増加しても、半導体装置の外形寸法の大型化を抑制できる点で、リードフレームを用いたＱＦＰ型の半導体装置よりも有効とされている。

しかしながら、近年では、このような半導体装置が組み込まれる電子機器の外形寸法を、更に縮小（小さく、薄く）する傾向にある。特に、半導体装置の高機能化に伴い、半導体チップの主面に形成されるパッド（電極）の数が増えると、配線基板上に搭載された半導体チップから配線基板の下面（裏面）側に形成された外部端子までの電流経路となる配線パターンを複数、形成する必要がある。

この電流経路となる配線パターンを所望の外部端子まで効率良く引き回すためには、複数の配線層を形成した多層の配線基板を用いることが有効であるが、半導体装置の高機能化に伴い、配線基板の上面側に搭載される半導体チップの数も増えると、この配線層の数もさらに増やす必要があり、配線基板の厚さは益々増大する傾向にある。

そのため、半導体装置の小型化だけでなく、半導体装置の実装高さも低くできるように、半導体装置の薄型化も考慮して、半導体装置を製造しなければならない。

そこで、本願発明者は、特に、実装高さを低くできる半導体装置について、検討した。

まず、半導体装置の実装高さを低減するためには、使用する配線基板や、この配線基板上に搭載される半導体チップのそれぞれの厚さを薄くすることが考えられる。

しかしながら、半導体チップを構成する材料とは異なる材料を使用して配線基板を製造した場合、それぞれの熱膨張係数に差が生じることから、半導体チップを配線基板上に搭載した後に熱処理を施すと、配線基板が反ってしまう。配線基板の厚さを大きくすれば、配線基板の強度（硬度）も向上するため、反りを抑制できるが、半導体装置の実装高さを低減することが困難となる。

この反りの問題は、配線基板の厚さを薄くするほど、配線基板の強度が低下するため、顕著に現れる。そして、反りの量が大きくなると、たとえ半導体チップを配線基板上に搭載できたとしても、完成した半導体装置を電子機器のマザーボード上に搭載することが困難となる。

そこで、本願発明者は、前記特許文献１乃至３に示されるような、ガラスクロスを含浸させた、所謂、プリプレグ状の配線基板（プリプレグ材を有する配線基板）を用いることについて検討した。

プリプレグ材は、樹脂だけでなく、ガラスクロス（繊維、フィラーなど）も有しているため、配線基板の厚さを大きくせずに、配線基板の強度を得るには有効な材料である。

しかしながら、本願発明者は、プリプレグ材を使用すると、新たに以下の問題が生じることを発見した。

配線基板には、上記したように、配線基板上に搭載された半導体チップから配線基板の下面（裏面）側に形成された外部端子までの電流経路となる配線パターンを形成する必要があるが、半導体装置の高機能化により半導体チップの主面に形成されるパッド（電極）の数が増えると、これに伴って多数の配線パターンを配線基板に形成しなければならないため、半導体装置の小型化が困難となる。

そこで、半導体装置の外形寸法が大きくなるのを抑制するためには、各配線パターン間のピッチをできるだけ小さくすることが考えられる。

半導体装置の外形寸法が大きくなるのを抑制するためには、各配線パターン間のピッチをできるだけ小さくして形成すればよい。

しかし、プリプレグ材はガラスクロスを含んでいることから、ガラスクロスをほとんど含まない樹脂材に比べ、加工精度が悪い。そのため、配線基板の上面と下面とを電気的に接続するための経路となるビア（スルーホール）の径を、小さくすることが困難である。

また、配線パターンは、一般に、シード層を基材（プリプレグ材）上に予め形成しておき、その後、電解めっき法により、このシード層上に所定の厚さのめっき膜を堆積することで形成される。ここで、シード層の形成方法は、無電解めっき法を用いる方法と、金属箔を貼り付ける方法がある。無電解めっき法の場合、結晶粒子単位で絶縁層上にシード層を形成できることから、プリプレグ材上に形成された金属箔よりもシード層の厚さを薄く形成することが可能であるため、配線パターンの幅を細く形成する場合、無電解めっき法によりシード層を形成することが有効である。

しかし、プリプレグ材はガラスクロスを含んでいることから、その表面は、微細な凹凸が形成された状態となる。そのため、プリプレグ材の表面に配線パターンを形成するためには、無電解めっき法により形成するシード層よりも厚い金属箔を貼り付け、この金属箔上に配線パターンを形成しなければならい。

ここで、シード層の厚さを変化させた場合において、それぞれ形成される配線パターンの幅の相違について説明する。図９４および図９５は、それぞれシード層上に形成した配線パターンを示す断面図であって、図９４はシード層を無電界めっき法により形成した場合、図９５はシード層として図９４よりも厚い金属箔を用いた場合について示している。

図９４および図９５において、シード層８０の厚さが厚いと、エッチング処理により形成された配線パターン８１の幅Ｌ１が広くなる。これは、図９４に示す無電解めっき法により形成したシード層８０ａの幅Ｌ１に比べ、図９５に示すように、金属箔を用いたシード層８０ｂの幅Ｌ１が広く形成されてしまうためである。つまり、各配線パターン８１間のピッチを小さくすることが困難である。

また、配線パターン８１の形成後に余分なシード層８０をエッチングにより取り除く際には、シード層８０の厚さが厚くなる程、エッチングに要する時間が増大する。エッチング時間が増大すれば、これに伴って、配線パターン８１を構成するめっき膜８２の一部（側面等）もエッチングされ細くなるので、図９５においては、予め配線パターン８１の線幅を太くしておく必要が生じる。この結果、エッチング後に得られる配線パターン８１は、その配置間隔Ｌ２が広くなる。すなわち、各配線パターン８１間の配置間隔Ｌ２を小さくすることが困難である。

本発明の目的は、半導体装置の実装高さを低減できる技術を提供することにある。

また、本発明の他の目的は、半導体装置の狭ピッチ化を実現できる技術を提供することにある。

また、本発明の他の目的は、半導体装置の小型化を実現できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明の一実施形態である半導体装置は、複数のボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
複数のパッドが形成された主面を有し、前記配線基板の上面上に搭載された半導体チップと、
前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
前記配線基板の前記複数のランドにそれぞれ接続された複数の外部端子と、を含み、
前記配線基板は、前記配線基板の上面側に位置する上面と前記配線基板の下面側に位置する下面とを有するコア材を備え、
前記配線基板は前記コア材の前記上下面側のそれぞれにおいて、複数の配線層と複数の絶縁層が交互に形成された多層配線基板であり、
前記複数のボンディングリードは、前記複数の配線層のうちの最上層の配線層の一部で構成され、
前記複数のランドは、前記複数の配線層のうちの最下層の配線層の一部で構成され、
前記コア材は、繊維及び樹脂を含有する第１絶縁層であり、
前記複数の絶縁層は、繊維及び樹脂を含有する第２絶縁層と、前記第１絶縁層及び前記第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層とを有し、
前記第２絶縁層は、前記コア材の前記上下面側にそれぞれ形成され、
前記第３絶縁層は、前記第２絶縁層を介して前記コア材の前記上下面側にそれぞれ形成され、
前記最上層の配線層及び前記最下層の配線層のそれぞれは、前記第３絶縁層上に形成されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

すなわち、繊維及び樹脂を含有する第１絶縁層であるコア材の上下に繊維及び樹脂を含有する第２絶縁層を形成し、第１絶縁層及び第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層を第２絶縁層を介してコア材の上下に形成した配線基板を使用することにより、半導体装置の実装高さを低減することができる。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、銅層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、銅、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

（実施の形態１）
まず、図１乃至図３を用いて、本実施の形態１の半導体装置（半導体集積回路装置）１０の概略構成を説明する。

図１は本実施の形態１の半導体チップが搭載された配線基板（基板）の上面（表面）側から見た平面図であり、図２は図１に示す配線基板の上面とは反対側に位置する下面（裏面）側から見た平面図であり、図３は図１に示すＡ−Ａ線における断面図である。なお、図３に示すように、配線基板の上面上には、半導体チップを封止する封止体（樹脂封止体）が形成されているが、図１では、内部の構成が分かるように、あえてこの封止体を排除した図面としている。以降、半導体チップが搭載された配線基板の上面から見た平面図を図示する際には、同様に封止体の図示を省略する。

図１及び図３に示すように、本実施の形態１の半導体装置１０では、半導体チップ１は、半導体チップ１の裏面１ｂが配線基板２の上面（表面、第１の面）２ａと対向するように、配線基板２の上面２ａ上に、接着材３を介して搭載されている。すなわち、フェイスアップ実装である。また、半導体チップ１の主面１ａに形成された複数のパッド（電極）１ｃは、配線基板２の上面２ａ上に形成された複数のボンディングリード（ワイヤ接続用リード）２ｃと、導電性部材である複数のワイヤ４を介して、それぞれ電気的に接続されている。また、配線基板２の上面２ａ上には、半導体チップ１と複数のワイヤ４を封止し、樹脂で構成された封止体（樹脂封止体）５が形成されている。また、配線基板２の下面（裏面、第２の面）２ｂには、図３に示すように、複数のランド（電極、パッド）２ｄが形成されており、この複数のランド２ｄには、半導体装置１０の外部端子となる複数のバンプ電極（外部端子）２ｅがそれぞれ接合されている。複数のバンプ電極２ｅは、図２に示すように、平面形状が四角形から成る配線基板２の下面２ｂにおいて、行列状に配置されている。すなわち、配線基板２の周縁部だけでなく、配線基板２の下面２ｂにおける中央部にも、バンプ電極２ｅが形成されている。

次に、各構成（半導体チップ１、配線基板２など）の詳細について、以下に説明する。

半導体チップ１は、図１に示すように、厚さ方向と交差する面の平面形状が四角形から成り、本実施の形態では、正方形である。ここで、半導体チップ１の材料には、シリコン（Ｓｉ）が使用されている。また、半導体チップ１は、図３に示すように、主面１ａと、この主面とは反対側に位置する裏面１ｂとを有している。そして、半導体チップ１の主面１ａには、図示しないが、例えば半導体装置１０の周辺に配置される外部機器（外部ＬＳＩ）から供給された信号（入出力データ）を変換する演算処理回路が形成されている。

また、半導体チップ１の主面には、各辺に沿って複数のパッド１ｃが形成されている。なお、この複数のパッド１ｃは、上記した演算処理回路と電気的に接続され、外部機器から供給された信号が入力される第１のインタフェース用パッド（第１の外部インタフェース用パッド）１ｃＳＩＧと、上記した演算処理回路と電気的に接続され、演算処理回路にて変換された信号が出力される第２のインタフェース用パッド（第２の外部インタフェース用パッド）１ｃＳＩＧと、外部機器から供給された電源電位が入力される電源電位用パッド１ｃＶｄｄと、外部機器から供給された基準電位（ＧＮＤ電位）が入力される基準電位用パッド１ｃＧＮＤを有している。また、インタフェース用パッド１ｃＳＩＧはインタフェース用ボンディングリード２ｃＳＩＧに、電源電位用パッド１ｃＶｄｄは電源電位用ボンディングリード２ｃＶｄｄに、基準電位用パッド１ｃＧＮＤは基準電位用ボンディングリード２ｃＧＮＤに、それぞれワイヤ４を介して電気的に接続されている。また、各パッド１ｃは金属で構成されており、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。

配線基板２は、図１及び図２に示すように、厚さ方向と交差する面の平面形状が四角形から成り、本実施の形態では、正方形である。また、配線基板２は、図３に示すように、上面２ａと、この上面２ａとは反対側に位置する下面２ｂとを有している。そして、図１及び図３に示すように、配線基板２の上面２ａの中央部には、半導体チップ１を搭載するための領域（チップ搭載部）が設けられており、この領域の周囲には、配線基板２の各辺に沿って複数のボンディングリード２ｃが形成されている。

一方、配線基板２の下面２ｂには、複数のランド２ｄが行列状に配置されており、さらにこの複数のランド２ｄに、外部端子である複数のバンプ電極２ｅが接続（接合）されている。なお、ボンディングリード２ｃおよびランド２ｄのそれぞれは金属で構成されており、本実施の形態では、例えば銅（Ｃｕ）から成る。また、バンプ電極２ｅは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田であり、例えばＳｎ（錫）のみ、Ｓｎ（錫）‐Ｂｉ（ビスマス）、またはＳｎ（錫）‐Ａｇ（銀）‐Ｃｕ（銅）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。

また、配線基板２はコア材（コア層、第１絶縁層）２ｆを有しており、このコア材２ｆの上面（第３の面）２ｆａおよび下面（第４の面）２ｆｂ側のそれぞれにおいて、複数の配線層２ｇと複数の絶縁層２ｈが交互に積層された多層配線基板である。この多層配線基板の詳細な構成を、図４を用いて説明する。

図４は、図３に示すＢ部を拡大した断面図である。本実施の形態の配線基板２は、コア材２ｆの上下面２ｆａ、２ｆｂ側のそれぞれにおいて、３層ずつ配線層２ｇが形成された合計６層の配線層２ｇを有する多層配線基板である。また、上記した複数のボンディングリード２ｃは、この複数の配線層２ｇのうちの最上層の配線層（コア材２ｆの上面２ｆａから最も離れた配線層、１層目の配線層、チップ搭載面配線層）２ｇ１の一部で構成されている。一方、上記した複数のランド２ｄは、この複数の配線層２ｇのうちの最下層の配線層（コア材２ｆの下面２ｆｂから最も離れた配線層、６層目の配線層、裏面配線層）２ｇ６の一部で構成されている。

ここで、コア材（コア層）２ｆは、ガラスクロスやフィラーといった繊維と樹脂を含有する、所謂、プリプレグ材と呼称される絶縁層（第１絶縁層、第１絶縁膜）であり、本実施の形態では、例えば１００〜４００μｍの厚さから成る。

また、複数の絶縁層２ｈは、コア材（第１絶縁層）２ｆの上下に形成され、ガラスクロスやフィラーといった繊維と樹脂を含有する、同じく、プリプレグ材と呼称される絶縁層（第２絶縁層、第２絶縁膜）２ｈｐと、この第２絶縁層２ｈｐを介してコア材２ｆの上下に形成され、実質的に上記した繊維を含有せずに、樹脂のみで構成される絶縁層（第３絶縁層、第３絶縁膜）２ｈａとを有している。なお、第３絶縁層２ｈａについては、実質的に上記した繊維を含有せずに、樹脂のみで構成されると説明したが、実際には、微量の繊維も含むものもあり、上記したプリプレグ材と大別するのであれば、プリプレグ材に含まれる繊維の量よりも少ないものを対象とする。また、第２絶縁層２ｈｐの厚さは、コア材（第１絶縁層）２ｆの厚さよりも薄く形成されており、本実施の形態では、例えば４０〜５０μｍである。また、第３絶縁層２ｈａの厚さは、コア材２ｆ及び第２絶縁層２ｈｐのそれぞれの厚さよりも薄く形成されており、本実施の形態では、例えば３０μｍである。

次に、複数の配線層と複数の絶縁層との配置関係（積層順）について、さらに図４乃至１０を用いて、詳細に説明する。ここで、図５は図１乃至図４に示す配線基板の３層目の配線層の一部を拡大した平面図であり、図６は図１乃至図４に示す配線基板の２層目の配線層の一部を拡大した平面図であり、図７は図１乃至図４に示す配線基板の１層目の配線層の一部を拡大した平面図であり、図８は図１乃至図４に示す配線基板の４層目の配線層の一部を拡大した平面図であり、図９は図１乃至図４に示す配線基板の５層目の配線層の一部を拡大した平面図であり、図１０は図１乃至図４に示す配線基板の６層目の配線層の一部を拡大した平面図である。なお、図５、図６、図７は、各配線層の上面側の平面、図８、図９、図１０は各配線層の下面側の平面をそれぞれ示している。

まず、コア材（コア層、第１絶縁層）２ｆの上面（表面、第３の面）２ｆａには、図４および図５に示すような、複数の配線パターンを有する配線層（第１上面側配線層）２ｇ３が形成されている。なお、この配線層２ｇ３は、６層の多層配線基板における３層目の配線層に相当する。

そして、この３層目の配線層２ｇ３上には、この３層目の配線層２ｇ３の一部（複数の配線パターンのそれぞれの一部）を露出するように、繊維と樹脂を含有する絶縁層（第２絶縁層）２ｈｐが形成されている。なお、３層目の配線層２ｇ３の一部は、この絶縁層（第２絶縁層）２ｈｐに形成された開口部（第２絶縁層用開口部）２ｈｐＳＨから露出している。

そして、この第２絶縁層２ｈｐ上に、図６に示すような、複数の配線パターンを有する配線層（第２上面側配線層）２ｇ２が形成されている。なお、この配線層２ｇ２は、６層の多層配線基板における２層目の配線層２ｇ２に相当する。また、この２層目の配線層２ｇ２は、第２絶縁層２ｈｐの開口部２ｈｐＳＨ内に形成された配線（金属膜）２ｊを介して、３層目の配線層２ｇ３と電気的に接続されている。

そして、この２層目の配線層２ｇ２上には、この２層目の配線層２ｇ２の一部（複数の配線パターンのそれぞれの一部）を露出するように、繊維を実質的に含有せずに、樹脂のみで構成される絶縁層（第３絶縁層）２ｈａが形成されている。なお、２層目の配線層２ｇ２の一部は、この絶縁層（第３絶縁層）２ｈａに形成された開口部（第３絶縁層用開口部）２ｈａＳＨから露出している。ここで、第３絶縁層２ｈａは、繊維をほとんど含まずに、ほぼ樹脂のみで構成されているため、第３絶縁層２ｈａよりも繊維を多く含む第２絶縁層２ｈｐよりも加工が容易であり、第３絶縁層２ｈａに形成された開口部（第３絶縁層用開口部）２ｈａＳＨの径を、第２絶縁層２ｈｐに形成された開口部（第２絶縁層用開口部）２ｈｐＳＨの径よりも小さく形成することができる。

そして、この第３絶縁層２ｈａ上に、図７に示すような、複数の配線パターンを有する配線層（第３上面側配線層）２ｇ１が形成されている。なお、この配線層２ｇ１は、６層の多層配線基板における１層目（最上層）の配線層２ｇ１に相当する。また、この１層目の配線層２ｇ１は、第３絶縁層２ｈａの開口部２ｈａＳＨ内に形成された配線（金属膜）２ｋ（図６参照）を介して、２層目の配線層と電気的に接続されている。

さらに、この１層目の配線層２ｇ１上には、この１層目の配線層２ｇ１の一部（複数の配線パターンのそれぞれの一部）を露出するように、保護膜として、絶縁性の樹脂膜（ソルダレジスト膜）２ｍ（図４参照）が形成されている。なお、上記した複数のボンディングリード２ｃのそれぞれは、１層目に形成された配線層２ｇ１（配線パターン）の一部であり、かつ、この樹脂膜２ｍから露出している部分に相当する。

一方、コア材２ｆの下面（裏面）２ｆｂ側についても、コア材２ｆの上面２ｆａ側の構成と同様であり、コア材（コア層、第１絶縁層）２ｆの下面（裏面、第４の面）２ｆｂには、図４及び図８に示すような、複数の配線パターンを有する配線層（第１下面側配線層）２ｇ４が形成されている。なお、この配線層２ｇ４は、６層の多層配線基板における４層目の配線層２ｇ４に相当する。また、４層目の配線層２ｇ４は、コア材２ｆの上下面２ｆａ、２ｆｂに到達する貫通孔（ビア、スルーホール）２ｆｃの内部に形成された配線（スルーホール配線）２ｆｄを介して、３層目の配線層２ｇ３と電気的に接続されている。また、この貫通孔２ｆｃの径は、各絶縁層（第２絶縁層、第３絶縁層）２ｈｐ、２ｈａに形成される開口部の径よりも大きいため、貫通孔の内部には、樹脂（スルーホール充填用樹脂）２ｆｅが充填されている。

そして、この４層目の配線層２ｇ４上（コア材２ｆの下面２ｆｂ側に配置された４層目の配線層２ｇ４の下面側）には、この４層目の配線層２ｇ４の一部（複数の配線パターンのそれぞれの一部）を露出するように、繊維と樹脂を含有する絶縁層（第２絶縁層）２ｈｐが形成されている。なお、４層目の配線層２ｇ４の一部は、この絶縁層（第２絶縁層）２ｈｐに形成された開口部（第２絶縁層用開口部）２ｈｐＳＨから露出している。

そして、この第２絶縁層２ｈｐ上（コア材２ｆの下面２ｆｂ側に配置された第２絶縁層２ｈｐの下面側）に、図９に示すような、複数の配線パターンを有する配線層（第２下面側配線層）２ｇ５が形成されている。なお、この配線層２ｇ５は、６層の多層配線基板における５層目の配線層２ｇ５に相当する。また、この５層目の配線層２ｇ５は、第２絶縁層２ｈｐの開口部２ｈｐＳＨ内に形成された配線（金属膜）２ｊを介して、４層目の配線層２ｇ４と電気的に接続されている。

そして、この５層目の配線層２ｇ５上（コア材２ｆの下面２ｆｂ側に配置された５層目の配線層２ｇ５の下面側）には、この５層目の配線層２ｇ５の一部（複数の配線パターンのそれぞれの一部）を露出するように、繊維を実質的に含有せずに、樹脂のみで構成される絶縁層（第３絶縁層）２ｈａが形成されている。なお、５層目の配線層２ｇ５の一部は、この絶縁層（第３絶縁層）２ｈａに形成された開口部（第３絶縁層用開口部）２ｈａＳＨから露出している。

そして、この第３絶縁層２ｈａ上（コア材２ｆの下面２ｆｂ側に配置された第３絶縁層２ｈａの下面側）に、図１０に示すような、複数の配線パターンを有する配線層（第３下面側配線層）２ｇ６が形成されている。なお、この配線層２ｇ６は、６層の多層配線基板における６層目（最下層）の配線層２ｇ６に相当する。また、この６層目の配線層は、第３絶縁層の開口部内に形成された配線（金属膜）２ｋを介して、５層目の配線層と電気的に接続されている。

さらに、この６層目の配線層２ｇ６上（コア材２ｆの下面２ｆｂ側に配置された６層目の配線層２ｇ６の下面側）には、この６層目の配線層２ｇ６の一部（複数の配線パターンのそれぞれの一部）を露出するように、保護膜として、絶縁性の樹脂膜（ソルダレジスト膜）２ｍ（図４参照）が形成されている。なお、上記した複数のランド２ｄのそれぞれは、６層目に形成された配線パターンの一部であり、かつ、この樹脂膜２ｍから露出している部分に相当する。

また、それぞれの配線層２ｇは、図１１乃至図１５に示す、セミアディティブ工法により形成される。以下に、詳細な手順を説明する。図１１乃至図１５は本実施の形態の各配線層を形成する方法を説明するための拡大断面図である。

まず、図１１に示すように、一方の面（ここでは、上面で説明する）にシード層（金属薄膜）７が形成された基材（第１絶縁層、第２絶縁層、第３絶縁層）６を準備する。

次に、図１２に示すように、シード層７上にレジスト膜８を形成した後、配線パターンを形成する部分のみ露出するように、このレジスト膜８に開口部９を形成する。

次に、図１３に示すように、このレジスト膜８の開口部９内に、電解めっき法により配線層２ｇとなる金属膜（電解めっき膜）１６を形成する。

次に、図１４に示すように、レジスト膜８を除去する。

最後に、図１５に示すように、配線パターンには不要な部分（金属膜１６で覆われていない部分）を、エッチングにより除去することで、図５乃至図１０に示す各配線パターン２ＳＩＧ、２Ｖｄｄ、２ＧＮＤを形成する。このとき、エッチングによりシード膜７を除去するため、残存するシード膜７の側面は、完全に垂直な状態とはならず、若干傾斜している。

また、シード層７の厚さが厚くなると、エッチングにより余分なシード層７を除去する際にエッチング時間が増大する。エッチング時間が長くなると、金属膜１６の一部や金属膜１６に覆われるシード層７の部分まで除去される場合がある。このため、配線パターンを所定の線幅で形成できなくなることを防止するため、シード層７の厚さが厚い場合には予め配線パターンの線幅を太く形成しておく必要がある。これにより各配線パターンの線幅は、所定の寸法に収めることができるが、このようにエッチング工程を考慮して、配線パターンの線幅を予め太くしておくと、上記したように各配線パターンの配置間隔を狭くし難いという新たな問題が生じる。したがって、シード層７の厚さは出来るだけ薄く形成することが好ましい。この観点から、基材６にＣｕなどの金属箔を貼り付けてシード層７とするよりも基材６の表面に例えばＣｕなどの金属薄膜（金属膜６）を無電界めっき法で形成する方がシード層７を薄く形成できる点で好ましい。無電界めっき法で形成することにより、金属箔を貼り付ける場合と比較して金属膜６の厚さを薄く形成できるからである。

また、３層目及び４層目の配線層２ｇ３、２ｇ４には、上記した半導体チップ１の複数のパッド１ｃのうち、電源電位用パッド１ｃＶｄｄまたは基準電位用パッド１ｃＧＮＤと電気的に接続される第２、第３配線パターン（電源電位用配線パターン、基準電位用配線パターン）２Ｖｄｄ、２ＧＮＤの数が、主に信号の伝達経路となるインタフェース用パッド（第１のインタフェース用パッド、第２のインタフェース用パッド）１ｃＳＩＧと電気的に接続される第１配線パターン（信号用配線パターン）２ＳＩＧの数よりも多く引き回されている。すなわち、インタフェース用パッド１ｃＳＩＧと電気的に接続される第１配線パターン２ＳＩＧの総面積よりも、電源電位用パッド１ｃＶｄｄまたは基準電位用パッド１ｃＧＮＤと電気的に接続される第２、第３配線パターン２Ｖｄｄ、２ＧＮＤの総面積の方が大きい。

この理由は、まず、上記したように、プリプレグ材（コア材２ｆあるいは第２絶縁層２ｈｐ）上に形成される配線パターンは、シード層７の形成方法として金属箔を貼り付ける方法を用いることとなる。このため、シード層７の形成方法として、異なる形成方法（無電解めっき法）を適用することができる繊維を含有しない第３絶縁層２ｈａ上に形成される配線パターンのピッチに比べ、狭くすることが困難だからである。

しかしながら、半導体チップ１の主面１ａに形成された演算処理回路を安定して駆動させるためには、できるだけ多くの電源電位や基準電位を供給すれば良く、複数の配線パターンとして電流経路（電位を供給する経路）を分離するよりも、例えば図５及び図８に示すように、１つの幅の太い配線パターンとして形成することが好ましい。

そのため、本実施の形態では、加工精度の問題から狭ピッチ化が特に困難である３層目及び４層目の配線層２ｇ３、２ｇ４に、電源電位または基準電位用の電流経路を優先的に引き回している。そして、同じ電位（電源電位、又は基準電位）のものは特に配線パターンを分割する必要がないため、図５及び図８に示すように、電源電位または基準電位を供給するための第２、第３配線パターン２Ｖｄｄ、２ＧＮＤは、インタフェース用パッド１ｃＳＩＧと電気的に接続され、信号を供給するための第１配線パターン２ＳＩＧの幅（面積）よりも太い（大きい）、プレーン状で形成している。

一方、１層目及び６層目の配線層２ｇ１、２ｇ６には、上記した半導体チップ１の複数のパッド１ｃのうち、インタフェース用パッド１ｃＳＩＧと電気的に接続される第１配線パターン２ＳＩＧの数が、電源電位用パッド１ｃＶｄｄまたは基準電位用パッド１ｃＧＮＤと電気的に接続される第２、第３配線パターン２Ｖｄｄ、２ＧＮＤの数よりも多く引き回されている。すなわち、電源電位用パッド１ｃＶｄｄまたは基準電位用パッド１ｃＧＮＤと電気的に接続される第２、第３配線パターン２Ｖｄｄ、２ＧＮＤの総面積よりも、インタフェース用パッド１ｃＳＩＧと電気的に接続される第１配線パターン２ＳＩＧの総面積の方が大きい。

この理由は、繊維をほとんど含有せずに、ほぼ樹脂のみで構成される絶縁層（第３絶縁層）２ｈａ上に形成される配線パターンのピッチは、プリプレグ材（コア材２ｆあるいは第２絶縁層２ｈｐ）上に形成される配線パターンのピッチに比べ、狭くすることが可能だからである。

ここで、繊維をほとんど含有せずに、ほぼ樹脂のみで構成される第３絶縁層２ｈａ上に形成される配線パターンのピッチを、プリプレグ材上に形成される配線パターンのピッチよりも狭くできる理由は、以下のとおりである。

まず、繊維をほとんど含有せずに、ほぼ樹脂のみで構成される第３絶縁層２ｈａの場合、ガラスクロスやフィラーといった繊維をほとんど含んでいないため、この第３絶縁層２ｈａの上下に形成された配線層２ｇ１、２ｇ２（あるいは配線層２ｇ５、２ｇ６）を電気的に接続するための経路となる開口部２ｈａＳＨを、所望の大きさで形成することができる。一方、プリプレグ材の場合、樹脂だけでなく、繊維も含んでいることから、開口部２ｈｐＳＨの形成の際、この繊維が障害となる。そのため、この繊維の除去分も考慮して、所望の開口径よりも大きく形成する必要がある。すなわち、図６及び図９に示すように、プリプレグ材に形成する開口部（ビア）２ｈｐＳＨの径は、繊維をほとんど含まずに、ほぼ樹脂のみで構成される絶縁層に形成する開口部２ｈａＳＨの径よりも大きくなる。これが、配線パターンのピッチに差が生じる１つの理由である。

また、２つ目の理由は、繊維をほとんど含有せずに、ほぼ樹脂のみで構成される第３絶縁層２ｈａの場合、繊維をほとんど含まない分、この第３絶縁層２ｈａの表面がほぼ平坦な状態（プリプレグ材の表面よりも平坦度が高い状態）となる。そのため、配線層２ｇ１、２ｇ６を形成するためのシード層７を、無電解めっき法により形成することができる。なお、無電解めっき法により形成されるシード層７は、結晶粒子単位で第３絶縁層２ｈａ上にシード層７を形成できることから、プリプレグ材上に形成された金属箔よりも膜厚を薄くすることができる。そして、シード層７の膜厚が薄ければ、エッチング工程後のシード層の側面はほぼ垂直となるため、配線パターンの幅を細くすることができる。また、シード層７の膜厚を薄くすることにより、エッチング工程で、不要なシード層７（金属膜１６に覆われていない領域のシード層７）を短時間で除去することができるので、エッチングを考慮して配線パターンを予め所定の寸法よりも太く形成する必要がない。したがって、隣り合う配線パターンの配置ピッチを狭くすることができる。

このように、本実施の形態１の半導体装置１では、ガラスクロスやフィラーといった繊維と樹脂を含有する、所謂、プリプレグ材と呼称されるコア材（第１絶縁層）２ｆと、同じくガラスクロスやフィラーといった繊維と樹脂を含有し、プリプレグ材と呼称される絶縁層（第２絶縁層）２ｈｐと、実質的に上記した繊維を含有せずに、ほぼ樹脂のみから成る絶縁層（第３絶縁層）２ｈａとで構成される多層配線基板２を使用している。このため、配線基板２の厚さを薄くしたとしても、配線基板２の強度（硬度）を確保することができる。すなわち、所定の強度（硬度）を確保しつつ、かつ、半導体装置の実装高さを低減することができる。なお、本実施の形態１における配線基板２は、図４に示すように第２絶縁層２ｈｐにプリプレグ材を使用せず、第２絶縁層２ｈｐ及び第３絶縁層２ｈａのそれぞれを、繊維をほとんど含まずに、ほぼ樹脂のみで構成される絶縁層で構成した配線基板（比較例の配線基板；図示は省略）の約２／３の厚さにしたとしても、この比較例の配線基板とほぼ同等の強度（硬度）を確保することができる。

また、本実施の形態１の半導体装置１では、第１絶縁層（コア材２ｆ）の厚さよりも第２絶縁層２ｈｐの厚さを薄く形成し、さらに第２絶縁層２ｈｐの厚さよりも第３絶縁層２ｈａの厚さを薄く形成した配線基板２を使用しているため、更に配線基板２の厚さを薄くしたとしても、配線基板２の強度（硬度）を確保することができ、半導体装置１０の実装高さを更に低減することができる。

また、本実施の形態１の半導体装置１では、プリプレグ材から成るコア材（第１絶縁層）２ｆの上下に、同じくプリプレグ材から成る第２絶縁層２ｈｐを形成し、この第２絶縁層２ｈｐを介してコア材の上下に、ほぼ樹脂のみで構成される第３絶縁層２ｈａを形成した配線基板２を使用しているため、最上層（１層目）あるいは最下層（６層目）に形成されるボンディングリード２ｃあるいはランド２ｄのそれぞれのシード層７を無電解めっき法により形成することができる。この結果、これらのピッチを、プリプレグ材上に形成される配線パターンのピッチよりも狭くすることができるため、半導体装置１０の高機能化に伴う多ピン化に対応できる。

また、本実施の形態１の半導体装置１０の配線基板２では、狭ピッチ化に対応できる第３絶縁層２ｈａ上に、互いに分割して配置しなければならない、信号を供給するための電流経路（第１配線パターン２ＳＩＧ）を優先的に引き回している。また、第３絶縁層２ｈａに比べ狭ピッチ化が困難な第２絶縁層２ｈｐ上に、一つの幅の太い配線パターンとして形成しても良い、電源電位または基準電位用の電流経路（第２配線パターン２Ｖｄｄ、第３配線パターン２ＧＮＤ）を優先的に引き回している。このため、配線基板２の上面２ａ上に搭載される半導体チップ１の複数のパッド１ｃの数が増加したとしても、限られた配線層数内で複数種の電流経路（配線パターン）を効率良く引き回すことができ、配線基板２の薄型化及び小型化が可能である。この結果、半導体装置１０の実装高さを低減できるだけでなく、半導体装置１０の小型化も実現できる。

また、本実施の形態１の半導体装置１０では、同じ数（３層）の配線層及び絶縁層がコア材の表裏のそれぞれに形成されている配線基板２を用いているため、配線基板２の平坦度を保つことができ、半導体チップ１を搭載する工程において、半導体チップ１の裏面１ｂと配線基板２の上面２ａとの間に隙間を生じさせることなく、半導体チップ１を搭載することができる。

また、本実施の形態１の半導体装置１０では、電源電位または基準電位を供給するための配線パターン（第２配線パターン２Ｖｄｄ、第３配線パターン２ＧＮＤ）を、無電解めっき法により形成されたシード層７を有する１層目及び６層目の配線層２ｇ１、２ｇ６よりも厚さの厚い３層目及び４層目の配線層２ｇ３、２ｇ４に優先的に引き回しているため、電源電位または基準電位の供給経路となる３層目及び４層目の配線層２ｇ３、２ｇ４は抵抗値が１層目及び６層目の配線層２ｇ１、２ｇ６に比べ低いことから、電源電位または基準電位を安定させることができ、半導体装置１０の信頼性を向上できる。

また、本実施の形態１の半導体装置１０では、３層目及び４層目の配線層２ｇ３、２ｇ４を覆うプリプレグ材（第２絶縁層２ｈｐ）は、繊維も含有している。このため、２層目及び５層目の配線層２ｇ２、２ｇ５を覆う絶縁層（第３絶縁層２ｈａ）に比べ、誘電率が高くなる。そのため、電源電位や基準電位が供給される３層目又は４層目の配線層（配線パターン）２ｇ３、２ｇ４と、平面的に重なる位置に２層目又は５層目の配線層（配線パターン）２ｇ２、２ｇ５が配置されていると、このプリプレグ材に寄生容量が発生してしまう。

ここで、半導体チップ１の主面１ａには、上記したように演算処理回路が形成されており、外部機器からデータ信号、コマンド信号、アドレス信号、クロック信号などがこの演算処理回路に複数の配線パターンを介して供給される。この中でも、特にクロック信号は、ノイズや寄生容量の影響を受け易いことから、クロック信号用の配線パターン２ＣＬ（図１６参照）は、電源電位又は基準電位が供給される配線パターンと、平面的に重ならないように、それぞれの配線パターンを形成しておくことが好ましい。

図１６は、本実施の形態１における、２層目の配線パターンと３層目の配線パターン（または、５層目の配線パターンと４層目の配線パターン）を重ね合わせた平面図である。本実施の形態１では、例えば図１６に示すように、プレーン状に形成された３層目（または、４層目）の配線パターンにおいて、クロック信号用の配線パターン２ＣＬと平面的に重なる領域は、配線パターン（例えば第２配線パターン２Ｖｄｄあるいは第３配線パターン２ＧＮＤ）を形成していない。これにより、半導体装置１０の信頼性を向上できる。

また、本実施の形態１の半導体装置１０では、半導体チップ１を封止体５で覆っているため、半導体チップ１を保護することができ、半導体装置１０の信頼性を向上することができる。

また、本実施の形態１の半導体装置１０では、半導体チップ１だけでなく、複数のワイヤ４も封止体５で覆っているため、半導体チップ１を保護するとともに、ワイヤ４に異物が付着する問題や、ワイヤ４が断線する問題などを抑制することができ、半導体装置１０の信頼性を向上することができる。

また、本実施の形態１の半導体装置１０では、配線基板２の下面に複数のランド２ｄ及び複数のバンプ電極２ｅを行列状に配置しているため、配線基板２の外形寸法を大きくせずに、半導体装置１０の高機能化に伴う多ピン化に対応できる。

さらに、本実施の形態１の半導体装置１０では、バンプ電極２ｅに鉛フリー半田を使用しているため、環境汚染問題対策に対応することができる。

次に、本実施の形態１の半導体装置１０の製造方法について、図１７乃至図３４を用いて、以下に説明する。図１７乃至図３４は本実施の形態１における半導体装置１０の製造方法を説明するための図である。図１７は、本実施の形態１における、準備された多数個取りの配線基板の上面側を示す平面図である。図１８は、図１７に示す多数個取りの配線基板の下面側を示す平面図である。図１９は、図１７に示すＣ−Ｃ線における断面図である。図２０は、本実施の形態１における、接着材を塗布した後の多数個取りの配線基板の上面側の平面図である。図２１は、図２０に示すＣ−Ｃ線における断面図である。図２２は、本実施の形態１における、半導体チップを多数個取りの配線基板上に搭載した状態を示す多数個取りの配線基板の上面側の平面図である。図２３は、図２２に示すＣ−Ｃ線における断面図である。図２４は、本実施の形態１における、ワイヤボンディング工程後の状態を示す多数個取りの配線基板の上面側の平面図である。図２５は、図２４に示すＣ−Ｃ線における断面図である。図２６は、本実施の形態１における、多数個取りの配線基板の上面にプラズマを照射している状態を示す断面図である。図２７は、本実施の形態１における、封止体形成後の多数個取りの配線基板の上面側の平面図である。図２８は、図２７に示すＣ−Ｃ線における断面図である。図２９は、本実施の形態１において使用する成型金型の断面図である。図３０は、成型金型の下型面上に多数個取りの配線基板を搭載した状態を示す断面図である。図３１は、成型金型のキャビティ内に樹脂を供給した後の状態を示す断面図である。図３２は、本実施の形態１における、複数のバンプ電極を接合した後の状態を示す多数個取りの配線基板の下面側の平面図である。図３３は、図３２に示すＣ−Ｃ線における断面図である。図３４は、本実施の形態１における、ダイシング工程の状態を示す断面図である。

まず、図１７乃至図１９に示すような、複数の製品形成領域（デバイス形成領域）１１ｃと、この複数の製品形成領域１１ｃの間に位置するダイシング領域１１ｄとを有する多数個取りの配線基板１１を準備する。なお、配線基板１１の上面１１ａには、図１７に示すように、後の工程において半導体チップ１（図１参照）が搭載されるチップ搭載部１１ｅと、このチップ搭載部１１ｅを囲むように複数のボンディングリード２ｃとが形成されている。また、配線基板１１の下面１１ｂには、図１８に示すように、複数のランド２ｄが形成されている。

次に、図２０及び図２１に示すように、配線基板１１が有する複数の製品形成領域１１ｃのそれぞれに、接着材３を塗布する。ここで、本実施の形態１で使用する接着材３は、ペースト状の熱硬化性樹脂から成る。

次に、図２２及び図２３に示すように、複数の製品形成領域１１ｃのそれぞれに、接着材３を介して半導体チップ１を搭載する。このとき、半導体チップ１の裏面１ｂが配線基板１１の上面１１ａと対向するように、半導体チップ１を配線基板１１の上面１１ａ上に搭載する。また、本実施の形態で使用する接着材３は熱硬化性の接着材であるため、半導体チップ１を配線基板１１のチップ搭載部１１ｅ（図２０参照）に配置した後に熱を加えることで、この接着材３を硬化させ、半導体チップ１を固定する。

次に、図２４及び図２５に示すように、半導体チップ１の主面１ａに形成された複数のパッド１ｃと、配線基板１１の上面１１ａに形成された複数のボンディングリード２ｃとを、導電性部材である複数のワイヤ４を介して、それぞれ電気的に接続する。なお、本実施の形態では、超音波及び熱圧着を併用して行っており、ワイヤボンディングの方式としては、半導体チップ１のパッド１ｃ側にワイヤ４の一端部を接続してから、ワイヤ４の他端部を配線基板１１のボンディングリード２ｃと接続する、所謂、正ボンディング方式である。また、図２５に示すように（詳細は図４参照）、半導体チップ１のパッド１ｃ上には、キャピラリ（図示は省略）の先端部から突出したワイヤ４の一端部を放電させることで形成されたボール部４ａ（図４参照）が、キャピラリの荷重により接合されている。このボール部４ａをワイヤ４の一端部に形成しておくことで、１ｓｔ側であるパッドと、ワイヤ４との接合強度をより向上することができる。

次に、図２６に示すように、配線基板１１の上面１１ａ側からプラズマ（図２６において矢印ＰＬで示す）を照射する。これは、後の工程において形成される封止体５と配線基板１１の上面１１ａに形成された樹脂膜（絶縁膜、ソルダレジスト膜）２ｍ（図４参照）との密着性を向上させるためである。詳細に説明すると、上記したように、最上層の配線層（１層目の配線層）２ｇ１を保護するために、配線基板１１の上面１１ａにも絶縁膜である樹脂膜２ｍが形成されているが、半導体チップ１を搭載する工程（ダイボンディング工程）や、ワイヤボンディング工程における熱の影響により、樹脂膜２ｍからアウトガスが発生し、このガスが樹脂膜２ｍの表面に付着することで、封止体５との密着性を低下させてしまう。そこで、配線基板１１の上面１１ａの樹脂膜２ｍに付着した揮発成分を、このプラズマ照射工程により除去する必要がある。

プラズマ照射工程を行った後、図２７及び図２８に示すように、半導体チップ１及び複数のワイヤ４を保護するために、半導体チップ１及び複数のワイヤ４を覆うように、配線基板１１の上面１１ａ上に樹脂で構成される封止体５を形成する。なお、本実施の形態では、複数の製品形成領域１１ｃをまとめて封止する、所謂、一括モールド方式（一括トランスファモールド方式）により、封止体５を形成している。

ここで、封止体５を形成する工程の詳細を、図２９乃至図３１を用いて説明する。

まず、図２９に示すように、上型（第１金型）１２ａ、及びこの上型１２ａと対向する下型（第２金型）１２ｂを有する成型金型１２を準備する。ここで、上型１２ａは、上型面と、この上型面に形成されたキャビティ１２ｃと、このキャビティ１２ｃに連通するように上型に形成され、樹脂を供給するためのゲート部１２ｄと、このゲート部１２ｄとキャビティ１２ｃを介して対向する位置であり、上型１２ａに形成されたエアベント部１２ｅとを有している。また、キャビティ１２ｃの側面１２ｃａは外側から内側に向かって傾斜しており、これにより、成型金型１２から、封止体５が形成された配線基板１１を取り出す際の離型性を向上させている。一方、下型１２ｂは、上型１２ａの上型面と対向する下型面を有している。

次に、成型金型１２を型開き（下型１２ｂを上型１２ａから引き離す）してから、図３０に示すように、下型１２ｂの下型面上に、複数の半導体チップ１が搭載された配線基板１１を配置する。このとき、配線基板１１の下面１１ｂが下型１２ｂの下型面と対向し、複数の半導体チップ１が上型１２ａのキャビティ１２ｃの内部に位置するように、配線基板１１を成型金型１２の内部に配置する。

次に、上型１２ａと下型１２ｂで配線基板１１の周縁部を狭持（クランプ）する。このとき、上型に形成されたゲート部１２ｄ及びエアベント部１２ｅは、配線基板１１の上面１１ａ側に位置する。

次に、図３１に示すように、ゲート部１２ｄを介して樹脂５ａをキャビティ１２ｃ内に供給し、熱を成型金型１２に加えることで、樹脂５ａを硬化させる。これにより、複数の半導体チップ１をまとめて封止する封止体５を形成する。なお、エアベント部１２ｅが成型金型１２に設けられているため、たとえ供給された樹脂５ａに空気（気泡）が巻き込まれていたとしても、この空気（気泡）はキャビティ１２ｃ内に残留することなく、エアベント部１２ｅを介して外部に抜けるため、形成される封止体５にボイドの問題が発生することはない。

そして、成型金型１２を型開きすることで、封止体５が形成された配線基板１１を、成型金型１２から取り出し、封止体５を形成する工程を完了する。

次に、図３２及び図３３に示すように、成型金型から取り出した配線基板１１の下面１１ｂ側に、外部端子となる複数のバンプ電極２ｅを形成する。複数のバンプ電極２ｅは、配線基板１１の下面１１ｂに形成された複数のランド２ｄに、それぞれ接合される。

次に、封止体５が形成された多数個取りの配線基板１１を分割する工程（ダイシング工程）を行う。

ダイシング工程は、図３４に示すように、複数のバンプ電極２ｅが形成された配線基板１１の下面１１ｂ側を上方に向けた状態、言い換えると、封止体５の表面をダイシングテープ１３で固定した状態で行われ、配線基板１１の下面１１ｂ側からダイシングブレード１４を走らせて、分割する。このとき、封止体５だけでなく、ダイシングテープ１３の一部までダイシングブレード１４を到達させることで、配線基板１１及び封止体５を完全に分割することができる。ダイシングブレード１４は、図３４に示すダイシング領域１１ｄに沿って配線基板１１及び封止体５を切断しながら移動させる。この工程により、複数の半導体装置１０（図１乃至図４参照）を取得する。

最後に、個片化された半導体装置１０の外観を検査し、バンプ電極２ｅの剥離や、配線基板２にクラックが生じていないことを確認し、半導体装置の製造を完了とする。製造された半導体装置１０は、図３５に示すように、マザーボード（実装基板）１５上に複数のバンプ電極２ｅを介して実装される。図３５は完成した半導体装置をマザーボード上に実装した状態を示す断面図である。

（実施の形態２）
本実施の形態２の半導体装置２０は、図３８に示すように、半導体チップ１の主面１ａが配線基板２４の上面２ａと対向するように、導電性部材である複数のバンプ電極２１を介して配線基板２４の複数のボンディングリード２４ｃと半導体チップ１の複数のパッド１ｃとをそれぞれ電気的に接続するものである。

本実施の形態２における半導体装置２０の特徴について、以下に説明するが、前記実施の形態１と同様の構成及び効果などについては、その説明を省略する。

図３６は半導体チップが搭載された配線基板（基板）の上面（表面、第１の面）側から見た平面図であり、図３７は配線基板の上面とは反対側に位置する下面（裏面、第２の面）側から見た平面図であり、図３８は図３６に示すＤ−Ｄ線における断面図である。

図３８に示すように、半導体チップ１は、半導体チップ１の主面１ａが配線基板２４の上面（表面、第１の面）２ａと対向するように、配線基板２４の上面２ａ上に搭載されている。また、半導体チップ１の主面１ａに形成された複数のパッド（電極）１ｃは、配線基板２４の上面２ａに形成された複数のボンディングリード（電極）２４ｃと、導電性部材である複数のバンプ電極（突起状電極）２１を介してそれぞれ電気的に接続されている。すなわち、フェイスダウン実装（フリップチップ接続）である。なお、半導体チップ１の複数のパッド１ｃは、前記実施の形態１と同様（主面１ａにおけるパッド１ｃの平面配置は図１参照）に、厚さ方向と交差する面の平面形状が四角形から成る主面１ａにおいて、各辺に沿って形成されており、複数のバンプ電極１ｃは、半導体チップ１を配線基板２４上に搭載する前に、予め、半導体チップ１の複数のパッド１ｃのそれぞれに設けられている。

また、図３９は図３８のＥ部を拡大した断面図である。本実施の形態２におけるバンプ電極２１は、例えば金（Ａｕ）から成り、半導体チップ１のパッド１ｃと配線基板２４のボンディングリード２４ｃとの電気的な接続は、図３９に示すように、配線基板２４のボンディングリード２４ｃ上に形成された接合材である半田（導電性部材）２２と、金から成るバンプ電極２１とを接合する、所謂、金-半田接合により電気的な接続を図っている。

また、半導体チップ１の主面１ａと配線基板２４の上面２ａとの間には、アンダーフィル樹脂（封止樹脂）が配置されており、これにより、バンプ電極２１とボンディングリード２４ｃとの接合性信頼性を向上している。

また、本実施の形態２で使用する配線基板２４は、図３９に示すように、前記実施の形態１とほぼ同様であるが、相違点としては、１層目の配線層２ｇ１の一部であり、フリップチップ接続用のボンディングリード（フリップチップ接続用リード）２４ｃのピッチ（配置ピッチ）が、前記実施の形態１における１層目の配線層２ｇ１の一部であり、ワイヤ接続用のボンディングリード２ｃのピッチよりも狭いことである。

これは、前記実施の形態１で説明したようにワイヤ接続を行う場合、半導体チップ１のパッド１ｃと配線基板２のボンディングリード２ｃとを、ワイヤ４を介して電気的に接続することから、配線基板２のボンディングリード２ｃのピッチは半導体チップ１のパッド１ｃのピッチに合わせる必要はない。一方、本実施の形態２のようにフリップチップ接続を行う場合、バンプ電極２１を介して配線基板２４のボンディングリード２４ｃと半導体チップ１のパッド１ｃとを電気的に接続することから、配線基板２４のボンディングリード２４ｃのピッチを半導体チップ１のパッド１ｃのピッチとほぼ同じピッチで配置する必要がある。

しかしながら、本実施の形態２の半導体装置２０の配線基板２４は、前記実施の形態１でも説明したように、最上層の配線層２ｇであり、ボンディングリード２４ｃが形成された配線パターンを有する配線層２ｇ１の直下の絶縁層２ｈに、繊維をほとんど含まず、ほぼ樹脂のみで構成される絶縁層（第３絶縁層２ｈａ）を使用しているため、狭ピッチ化に対応することができる。

このように、本実施の形態２の半導体装置２０では、フリップチップ接続により半導体チップ１を配線基板２４上に搭載しているため、ワイヤ４（図１乃至図４参照）のループ高さ、及びこのワイヤ４を覆う封止体５（図１乃至図４参照）の厚さの分だけ、前記実施の形態１よりも、半導体装置２０の厚さ（又は、半導体装置２０の実装高さ）を低減することができる。

また、本実施の形態２の半導体装置２０では、フリップチップ接続により半導体チップ１を配線基板２４上に搭載しているため、半導体チップ１の周辺（図１７に示す配線基板１１のチップ搭載部１１ｅの周囲）に複数のボンディングリード２ｃを配置する前記実施の形態１の半導体装置１０に比べ、半導体装置２０の外形寸法を更に小さくすることができる。

また、フリップチップ接続を行うために、配線基板２４のボンディングリード２４ｃのピッチが、前記実施の形態１よりも狭くなったとしても、本実施の形態２では、前記実施の形態１と同様に、最上層の配線層２ｇであり、ボンディングリード２４ｃが形成された配線パターンを有する配線層２ｇ１の直下の絶縁層２ｈに、繊維をほとんど含まず、ほぼ樹脂のみで構成される絶縁層（第３絶縁層２ｈａ）を使用しているため、狭ピッチ化に対応することができる。

さらに、本実施の形態２の半導体装置２０では、半導体チップ１の主面１ａに形成された演算処理回路（図示しない）が、配線基板２４の上面２ａと対向し、アンダーフィル樹脂２３で半導体チップ１の主面１ａが覆われているため、配線基板２４上に実装した半導体チップ１を、更に前記実施の形態１で説明した封止体５で封止する必要はない。これにより、半導体チップ１の裏面１ｂを露出させることができ、半導体装置２０の放熱性を向上させることができる。

ここで、本実施の形態２における半導体装置２０のように、配線基板２４の上面２ａ側に封止体５を形成しない場合、配線基板２４がより反り易くなる。このことについて、以下に説明する。

まず、上記したように、半導体チップ１を構成する材料（本実施の形態では、シリコン）とは異なる材料（本実施の形態では、エポキシ系樹脂）を使用して配線基板２４を製造した場合、それぞれの熱膨張係数に差が生じることから、半導体チップ１を配線基板２４上に搭載した後に熱処理を施すと、配線基板２４が反ってしまう。

ここで、前記実施の形態１では半導体チップ１の熱膨張係数と、配線基板２の絶縁層２ｈ（コア材２ｆも含む）の熱膨張係数との間の膨張係数を有する封止体５を配線基板２の上面２ａ側に形成しておくことで、反りを緩和することができる。

しかしながら、本実施の形態２における半導体装置２４では、封止体５が形成されていないため、封止体５を形成した前記実施の形態１における半導体装置１０に比べ、この反りを緩和することが困難となる。

そこで、本実施の形態２における半導体装置では、前記実施の形態１で説明した、プリプレグ材から成る第１絶縁層（コア材２ｆ）及び第２絶縁層２ｈｐと、ほぼ樹脂のみで構成される第３絶縁層２ｈａで構成された配線基板２４を用いている。このため、配線基板２４の強度（硬度）を向上することができ、封止体５を形成せずに、半導体チップ１を配線基板２４上にフリップチップ接続した半導体装置２０であっても、配線基板２４の反りを抑制できる。

また、図４０は本実施の形態２における、半導体チップを配線基板上にフリップチップ接続しているときの状態を示す断面図である。なお、本実施の形態２の半導体装置の製造方法において、前記実施の形態１で説明した半導体装置１０の製造方法と共通する工程は説明を省略する。半導体チップ１を配線基板２４上にフリップチップ接続する場合、図４０に示すように、ヒートステージ２５上に配線基板２４を配置し、バンプ電極２１とボンディングリード２４ｃとの接合部に熱を加えながら（図４０に示す、細い矢印）、半導体チップの裏面をツール（治具）２６で押圧する（図４０に示す、太い矢印）ことで、バンプ電極２１とボンディングリード２４ｃとの電気的な接続を行う。なお、図４０では、ヒートステージ２５側、および押圧用のツール２６側の両方向から熱を加えている。つまり、ツール２６は押圧治具としての機能と、加熱治具としての機能とを備えている。バンプ電極２１とボンディングリード２４ｃとの接合部に効率的に熱伝達させるためである。

そのため、１層目の配線層２ｇ１の一部であるボンディングリード２４ｃの直下の第３絶縁層２ｈａには、半導体チップ１及びバンプ電極２１を介して、ツール２６の押圧により発生する荷重が加わる。

このとき、ほぼ樹脂のみで構成される第３絶縁層２ｈａよりも硬いプリプレグ材（例えば第２絶縁層２ｈｐのような材料）が、ボンディングリード２４ｃの直下に形成されていると、この荷重によりクラックが発生する恐れがある。

しかしながら、本実施の形態２では、ボンディングリード２４ｃの直下の第３絶縁層２ｈａが、繊維をほぼ含まずに、ほぼ樹脂のみから成るため、この荷重を吸収することができ、配線基板２４の厚さを薄くしたとしても、配線基板２４にクラックが生じるのを抑制することができる。

（実施の形態３）
前記実施の形態１、２では、配線基板２、２４の上面２ａ上に１つの半導体チップ１が搭載された半導体装置１０、２０について説明したが、近年では、半導体装置の高機能化に伴い、１つの半導体装置内に、演算処理回路を有するマイコン系の半導体チップ（マイコンチップ）と、メモリ回路を有するメモリ系の半導体チップ（メモリチップ）とを混載することで、１つのシステムを構築するＳＩＰ（System In Package）型の半導体装置が検討されている。

そこで、本願発明者は、このようなＳＩＰ型の半導体装置について検討した。

まず、本実施の形態３における半導体装置３０の構成について説明するにあたり、本実施の形態３におけるＳＩＰ型の半導体装置の回路動作について、図４１に示す回路ブロック図を用いて説明する。図４１は本実施の形態３における、半導体装置の内部、及びこの半導体装置と外部機器と間における回路動作を説明する回路ブロック図である。ここでは、本実施の形態３に即し、メモリチップとして、ＦＬＡＳＨメモリが形成されたメモリチップ（第２半導体チップ）３２と、これらの動作を制御するマイコンチップ（第１半導体チップ）３１を有する場合について説明する。しかし、メモリチップ３２の数や種類については、この例に限られるものではなく、ＤＲＡＭ系のメモリチップであってもよい。なお、本実施の形態３における半導体装置３０の特徴についても、前記実施の形態２と同様に、前記実施の形態１と同様の構成及び効果などについては、その説明を省略する。

マイコンチップ３１の主な役割の一つとして、マイコンとメモリにより構築されるシステムの外部に設けられた外部機器（外部ＬＳＩ）３３とシステムの内部に設けられたメモリチップ３２との間を仲介してデータの入出力を行うために、外部インタフェース用の論理アドレス（外部アドレス）をＦＬＡＳＨメモリの物理アドレスに変換する作業がある。そのため、入力された信号を演算処理するマイコンチップ３１は、ＦＬＡＳＨメモリ用のインタフェースとして内部インタフェース（内部Ｉ／Ｆ）用パッド３１ｃＩＩＦを備えている。また、マイコンチップ３１用の電源電位を演算処理回路に入力するためのパッド（電源電位用パッド）３１ｃＶｄｄと、マイコンチップ３１用の基準電位を演算処理回路に入力するためのパッド（基準電位用パッド）３１ｃＧＮＤも有している。

また、マイコンチップ３１がこのような役割を担う場合、マイコンチップ３１には、メモリチップ３２との間のインタフェースに必要なパッド以外に、外部インタフェース（外部Ｉ／Ｆ）を構成するパッド（電極）３１ｃＯＩＦが必要になる。従って、マイコンチップ３１は、外部インタフェースに必要な外部インタフェース用パッド（電極）３１ｃＯＩＦの数の分、メモリチップ３２に比較してパッド（電極）３１ｃ、３２ｃの数が多くなる。なお、上記複数のパッド３１ｃのそれぞれは、図示しないが、演算処理回路と電気的に接続されている。

外部インタフェースを介して出力されたデータは、外部機器３３を介してさまざまな情報に変換され、ネットーワーク機器やヒューマンインターフェース機器などに出力される。

一方、メモリチップ３２は、マイコンチップ３１とのインタフェース以外に、チップセレクト端子（図示しない）を備えている。このチップセレクト端子を有効、または無効にすることでＦＬＡＳＨメモリへのデータの書き込み、または読み出しを可能としている。さらに、特定のアドレスを検出するために、パワーオンリセット用の端子（図示しない）を備えている。また、メモリチップ用の電源電位をメモリ回路に入力するためのパッド（電源電位用パッド）３２ｃＶｄｄと、メモリチップ用の基準電位をメモリ回路に入力するためのパッド（基準電位用パッド）３２ｃＧＮＤも有している。

また、図４２は、本実施の形態３における、半導体チップが搭載された配線基板の上面側から見た平面図である。図４３は、図４２に示すＰ部における要部拡大平面図である。図４４は、図４２に示すＦ−Ｆ線における断面図である。図４５は、図４４のＨ部を拡大した断面図である。図４６は、図４２に示すＧ−Ｇ線における拡大断面図である。なお、図４２に示すマイコンチップ３１の主面３２におけるパッド３１ｃの平面配置は、図１に示す半導体チップ１におけるパッド１ｃの平面配置と同様であるため図示は省略する。

本実施の形態３における半導体装置３０では、配線基板の下面に形成される複数のランドは、配線基板上に搭載されたマイコンチップ３１とメモリチップ３２との間で、電気的な接続が行われているかを確認するための、テスト用のランド２ｄも設けてある。

このように、本実施の形態３におけるＳＩＰ型の半導体装置３０では、前記実施の形態１、２に比べ、配線基板３４上に搭載される半導体チップ（マイコンチップ３１、メモリチップ３２）の数が増えるだけでなく、複数の半導体チップのパッド（パッド３１ｃ、３２ｃ）の総数も増えるため、より多くの配線パターン（配線層）が配線基板内に形成されることになる。

また、半導体装置３０の外形寸法を小さくするためには、配線基板３４の上面２ａ上において、複数の半導体チップを並べて搭載するよりも、一方の半導体チップ上に、他方の半導体チップを積層して搭載することが好ましい。

なお、本実施の形態３では、マイコンチップ３１を配線基板３４上に搭載し、このマイコンチップ３１上にメモリチップ３２を搭載している。

詳細に説明すると、図４２及び図４４に示すように、マイコンチップ（第１半導体チップ）３１は、複数のパッド（第１パッド）３１ｃが形成された主面（第１主面）３１ａと主面３１ａとは反対側に位置する裏面（第１裏面）３１ｂとを有している。また、マイコンチップ３１の主面３１ａが配線基板３４の上面２ａと対向するように、配線基板３４の上面２ａ上に搭載されている。言い換えると、マイコンチップ３１は、配線基板３４上にフェイスダウン実装されている。

また、メモリチップ（第２半導体チップ）３２は複数のパッド（第２パッド）３２ｃが形成された主面（第２主面）３２ａと主面３２ａとは反対側に位置する裏面（第２裏面）３２ｂとを有している。そして、メモリチップ３２は、メモリチップ３２の裏面３２ｂがマイコンチップ３１の裏面３１ｂと対向するように、このマイコンチップ３１上に積層されている。言い換えると、メモリチップ３２は、マイコンチップ３１上にフェイスアップ実装されている。なお、メモリチップ３２は、図４５に示すように、フィルム状の接着材３５を介して、マイコンチップ３１上に搭載されている。

また、これら複数の半導体チップ（マイコンチップ３１およびメモリチップ３２）が搭載される配線基板３４は上面２ａと下面２ｂとを有している。そして、配線基板３４の上面２ａ側には、マイコンチップ３１のパッド３１ｃと電気的に接続されるボンディングリード（第１ボンディングリード、フリップ接続用リード）２４ｃと、ボンディングリード２４ｃの周囲（外周側）に配置され、メモリチップ３２のパッド３２ｃと電気的に接続されるボンディングリード（第２ボンディングリード、ワイヤ接続用リード）２ｃとを有している。図４４に示すように、マイコンチップ３１のパッド（第１パッド）１ｃと配線基板３４のボンディングリード２４ｃは、前記実施の形態２のボンディングリード２４ｃと同様に、マイコンチップ３１のパッド３１ｃに形成された導電性部材（第１導電性部材）であるバンプ電極（突起状電極）２１を介して電気的に接続されている。これらバンプ電極２１は、マイコンチップ３１の主面３１ａと配線基板３４の上面２ａとの間に形成されるアンダーフィル樹脂（第１封止体）２３により封止されている。

また、図４２及び図４４に示すように、メモリチップ３２のパッド３２ｃと配線基板３４のボンディングリード２ｃは、前記実施の形態１のように、導電性部材（第２導電性部材）であるワイヤ４を介して電気的に接続されている。マイコンチップ３１、メモリチップ３２、および複数のワイヤ４は配線基板３４の上面２ａ上に形成された封止体（第２封止体）５により封止されている。

また、マイコンチップ３１およびメモリチップ３２の各パッド３１ｃ、３２ｃのうち、データの入出力を行うために使用されるパッド３１ｃ、３２ｃは、図４５に示すように配線基板３４内の配線層２ｇを介して互いに電気的に接続されている。なお、本実施の形態３では、１層目の配線層２ｇ１で接続される例を示している。詳細に説明すると、図４３及び図４５において、配線基板３４のボンディングリード２ｃのうち、メモリチップ３２の内部インタフェース用のパッド３２ｃＩＩＦと電気的に接続される内部インタフェース用のボンディングリード２ｃＩＩＦは、マイコンチップ３１の内部インタフェース用パッド３１ｃＩＩＦと電気的に接続される内部インタフェース用のボンディングリード２４ｃＩＩＦと配線基板３４内で電気的に接続されている。ここで、図４３は、図４２に示すＰ部を拡大した平面図であり、１層目の配線層２ｇ１上に形成された保護膜を透かして、接続関係を説明している。また、これらの接続状態は、図４１に示す、メモリチップ（ＦＬＡＳＨ）３２とマイコンチップ３１との間の接続関係に相当している。

マイコンチップ３１の内部インタフェース用パッド３１ｃＩＩＦは、マイコンチップの内部に形成された演算処理回路を介して、マイコンチップ３１の外部インタフェース用のパッド３１ｃＯＩＦと電気的に接続されている。そして、マイコンチップ３１の外部インタフェース用のパッド３１ｃＯＩＦは、図４６に示すように配線基板３４内の配線層２ｇを介して半導体装置３０の外部端子であるバンプ電極２ｅに電気的に接続されている。また、メモリチップ３２の電源電位用のパッド３２ｃＶｄｄ、基準電位用のパッド３２ｃＧＮＤは、ボンディングリード２ｃＶｄｄ（又は、２ｃＧＮＤ）から配線（金属膜）２ｋを介して配線基板３４の内層に引き回され、さらに、それぞれ配線基板３４内の配線層２ｇを介して半導体装置３０の外部端子であるバンプ電極２ｅに電気的に接続されている。このとき、メモリチップ３２の電源電位用パッド３２ｃＶｄｄ、基準電位用パッド３２ｃＧＮＤは、図４１に示すように、マイコンチップ３１の電源電位、又は基準電位とは共有せずに、独立して設けている。そのため、マイコンチップ３１のパッド３１ｃを経由させずに、配線基板３４のボンディングリード２ｃＶｄｄ（又は２ｃＧＮＤ）から、これに対応するランド２ｄまで、直接、電流経路を引き回している。なお、図示は省略したが、マイコンチップ３１の電源電位用のパッド３１ｃおよび基準電位用のパッド３１ｃも同様にそれぞれ配線基板３４内の配線層２ｇを介して半導体装置３０の外部端子であるバンプ電極２ｅに電気的に接続されている。

マイコンチップ３１をメモリチップ３２よりも下段側に搭載する理由は、上記したように、マイコンチップ３１のパッド３１ｃの総数は、メモリチップ３２のパッド３２ｃの総数よりも多いためである。ここで、後の封止体（第２封止体）５を形成する工程（モールド工程）において供給される樹脂の圧力によりワイヤ４が流され、モールド工程前に形成されたワイヤ４同士がショートする恐れがある。そのため、マイコンチップ３１を上段側にフェイスアップ実装した場合、配線基板３４のワイヤ４が接続されるボンディングリード（ワイヤ接続用リード）２ｃ同士のピッチを、バンプ電極が接続されるボンディングリード（フリップ接続用リード）２４ｃ同士のピッチよりも広げておく必要があり、パッドの総数がメモリチップ３２よりも多いマイコンチップ３１を上段側に積層すると、配線基板３４の外形寸法が大きくなってしまう。そこで、本実施の形態３では、マイコンチップ３１をメモリチップ３２よりも下段側に搭載している。

このように、本実施の形態３におけるＳＩＰ型の半導体装置では、マイコンチップ３１をメモリチップ３２よりも下段側に搭載しているため、半導体装置３０の小型化を実現できる。

また、本実施の形態３におけるＳＩＰ型の半導体装置３０は、前記実施の形態１、２に比べ、配線基板３４上に搭載（積層）される半導体チップの数が多い。また、配線基板３４上に搭載される半導体チップの数が多くなると、配線基板３４上に配置されるシリコン（Ｓｉ）の量も、前記実施の形態１、２に比べて多くなるため、反りの問題がより顕著に発生することから、ＳＩＰ型の半導体装置３０用に使用する配線基板３４の厚さは、１つの半導体チップを搭載するときに使用する配線基板２、２４の厚さよりも厚くし、強度（硬度）を確保しておく必要がある。そのため、ＳＩＰ型の半導体装置３０では、半導体装置３０の実装高さを低減することが、前記実施の形態１、２よりも重要な課題である。

しかしながら、前記実施の形態１、２と同様に、本実施の形態３における半導体装置３０でも、プリプレグ材から成る第１絶縁層（コア材２ｆ）及び第２絶縁層２ｈｐと、ほぼ樹脂のみで構成される第３絶縁層２ｈａで構成された配線基板を用いているため、たとえ半導体装置３０の厚さを薄くするために配線基板３４の厚さを薄くしたとしても、配線基板の強度（硬度）を確保することができる。

なお、本実施の形態３における配線基板３４は、図４５に示すように第２絶縁層２ｈｐにプリプレグ材を使用せず、第２絶縁層２ｈｐ及び第３絶縁層２ｈａのそれぞれを、繊維をほとんど含まずに、ほぼ樹脂のみで構成される絶縁層で構成した配線基板（比較例の配線基板）の約２／３の厚さにしたとしても、この比較例の配線基板とほぼ同等の強度（硬度）を確保することができる。

また、本実施の形態３におけるＳＩＰ型の半導体装置３０の場合、マザーボード（実装基板）上において、この半導体装置３０が占有する領域を低減することができるだけでなく、マイコンチップ３１とメモリチップ３２の間で入出力が行われる信号の伝送経路を、マイコンチップ３１とメモリチップ３２のそれぞれを個別の半導体装置３０で製造した場合に比べ、短くすることができる。これにより、半導体装置３０の高速化にも対応できる。

次に、本実施の形態３における半導体装置の製造方法について、図４７乃至図５９を用いて、以下に説明する。図４７乃至図５９は本実施の形態３における半導体装置の製造方法を説明するための図である。図４７は、本実施の形態３における、準備された多数個取りの配線基板の上面側を示す平面図である。図４８は、図４７に示す多数個取りの配線基板の下面側を示す平面図である。図４９は、図４７に示すＪ−Ｊ線における断面図である。図５０は、本実施の形態３における、マイコンチップを多数個取りの配線基板上にフリップチップ接続した後の状態を、多数個取りの配線基板の上面側から見た平面図である。図５１は、図５０に示すＪ−Ｊ線における断面図である。図５２は、本実施の形態３における、マイコンチップと配線基板との間にアンダーフィル樹脂を供給した状態を、多数個取りの配線基板の上面側から見た平面図である。図５３は、図５２に示すＪ−Ｊ線における断面図である。図５４は、本実施の形態３における、マイコンチップ上にメモリチップを積層した状態を、多数個取りの配線基板の上面側から見た平面図である。図５５は、図５４に示すＪ−Ｊ線における断面図である。図５６は、本実施の形態３における、ワイヤを介してメモリチップと配線基板とを電気的に接続した状態を、多数個取りの配線基板の上面側から見た平面図である。図５７は、図５６に示すＪ−Ｊ線における断面図である。図５８は、本実施の形態３における、配線基板上に封止体を形成した状態を、多数個取りの配線基板の上面側から見た平面図である。図５９は、図５８に示すＪ−Ｊ線における断面図である。

まず、図４７乃至図４９に示すような、複数の製品形成領域（デバイス形成領域）１１ｃと、この複数の製品形成領域１１ｃの間に位置するダイシング領域（図４７で示す破線部分）１１ｄとを有する多数個取りの配線基板３６を準備する。ここで、製品形成領域１１ｃ内には複数のボンディングリード２ｃ、２４ｃが形成されている。また、この複数のボンディングリード２ｃ、２４ｃは、マイコンチップ３１のパッド（電極、マイコンチップ用パッド）３１ｃとバンプ電極２１を介して電気的に接続されるフリップチップ接続用のボンディングリード（第１ボンディングリード）２４ｃと、このフリップチップ接続用のボンディングリード２４ｃと配線基板３６の一辺との間に形成され、メモリチップ３２のパッド（電極、メモリチップ用パッド）３２ｃと、ワイヤ４を介して電気的に接続されるワイヤ接続用のボンディングリード（第２ボンディングリード）２ｃとを有している。

なお、配線基板３６の上面１１ａには、図４７に示すように、後の工程において半導体チップ（マイコンチップ３１）が搭載される領域であるチップ搭載部１１ｅが形成されている。複数のボンディングリード２ｃは、このチップ搭載部１１ｅ内に、チップ搭載部１１ｅの輪郭を構成する各辺に沿って形成されている。また、複数のボンディングリード２４ｃは、チップ搭載部１１ｅと、製品形成領域１１ｃの輪郭を構成するの一辺との間に形成されている。複数のボンディングリード２４ｃ、２ｃの総和は、前記実施の形態１で説明した複数のボンディングリード２ｃあるいはボンディングリード２４ｃよりも多い。また、配線基板３６の下面１１ｂには、図４８に示すように、複数のランド２ｄが行列状に形成されている。また、この複数のランド２ｄの数は、前記実施の形態１、２で説明した複数のランド２ｄよりも多い。

次に、図５０及び図５１に示すように、配線基板３６の複数の製品形成領域１１ｃのそれぞれに、マイコンチップ３１をフリップチップ接続（金-半田接合）する。このとき、フリップチップ接続における詳細な工程は、前記実施の形態２の図４０と同様であるため、ここでの説明は省略する。また、マイコンチップ３１の構成についても、前記実施の形態２で説明した半導体チップ１と同様であるため、ここでの説明は省略する。

次に、前述の金-半田接合工程における熱を加えつづけながら、図５２及び図５３に示すように、マイコンチップ３１の主面と配線基板３６の上面１１ａとの間に、アンダーフィル樹脂２３を充填（供給）する。なお、アンダーフィル樹脂２３は、図５３に示すように、マイコンチップ（半導体チップ）３１の側面側にノズル３７を配置し、このノズル３７を介してマイコンチップ３１の主面３１ａと配線基板３６の上面１１ａとの間に供給される。

次に、図５４及び図５５に示すように、メモリチップ３２の裏面３２ｂがマイコンチップ３１の裏面３１ｂと対向するように、接着材３５を介してメモリチップ３２をマイコンチップ３１の裏面３１ｂ上に積層する。ここで、メモリチップ３２の厚さ方向と交差する面の平面形状は四角形から成り、例えば図５４に示すように、互いに対向する一対の長辺と、この長辺と交差する方向に延在し、互いに対向する一対の短辺で構成される長方形から成る。また、複数のパッド３２ｃ（電極、メモリチップ用パッド）は、メモリチップ３２の２つの短辺のうちの一方の短辺に沿って形成されている。また、本実施の形態３では、接着材３５がＤＡＦ（Die Attach Film）と呼称されるフィルム状の接着材から成り、この接着材３５は半導体ウエハの段階で、予め半導体ウエハの裏面（半導体チップの裏面）に貼り付けられている。そのため、この接着材３５は、メモリチップ３２の裏面３２ｂを全て覆うように形成されている。

次に、図５６及び図５７に示すように、メモリチップ３２のパッド３２ｂと配線基板３６のボンディングリード（ワイヤ接続用リード）２ｃとを、ワイヤ４を介して電気的に接続する。このとき、ワイヤ４は、前記実施の形態１と同様に、正ボンディング方式により形成される。

次に、図５８及び図５９に示すように、マイコンチップ３１、アンダーフィル樹脂２３、メモリチップ３２、及びワイヤ４を覆うように、配線基板３６の上面１１ａ上に封止体５を形成する。なお、封止体５を形成する工程については、前記実施の形態１と同様であるため、ここでの説明は省略する。

封止体５を形成した後の工程（外部端子であるバンプ電極２ｅを形成する工程、及びダイシング工程）は、前記実施の形態１と同様であるため、ここでの説明は省略する。

また、完成したＳＩＰ型の半導体装置は、前記実施の形態１、２と同様に、パーソナルコンピュータや携帯電話といった電子機器のマザーボード（実装基板）上に複数のバンプ電極を介して実装される。

（実施の形態４）
前記実施の形態３では、１つの半導体装置内にマイコンチップ３１とメモリチップ３２を混載することで１つのシステムを構築するＳＩＰ型の半導体装置３０について説明したが、本実施の形態４では、マイコンチップ３１とメモリチップ３２を別々の半導体装置４０、５０で製造しておき、最終的に一方の半導体装置４０上に他方の半導体装置５０を積層し、電気的に接続する、所謂、ＰＯＰ（Package On Package）型の半導体装置６０について説明する。

図６０は、本実施の形態４における、ＰＯＰ型の半導体装置の断面図である。図６１は、図６０に示すの上段側に配置される半導体装置のメモリチップが搭載された配線基板の上面側から見た平面図である。図６２は、図６０に示すの下段側に配置される半導体装置のマイコンチップが搭載された配線基板の上面側から見た平面図である。図６３は、図６０のＫ部を拡大した断面図である。図６４は、図６３に示す断面と別の断面を拡大した断面図である。図６５は、図６２に示すＱ部における要部拡大平面図である。

ＰＯＰ型の半導体装置６０の構成は、図６０に示すように、マイコンチップ３１が搭載された配線基板（第１配線基板、マイコンチップ用配線基板）４１を有する半導体装置（第１半導体装置）４０上に、メモリチップ３２が搭載された配線基板（第２配線基板、メモリチップ用配線基板）５１を有する半導体装置（第２半導体装置）が、複数のバンプ電極（半導体装置接続用導電性部材）５２を介して積層されている。また、半導体装置５０が有するランド（第２ランド）５１ｄと半導体装置４０が有するランド（電極、第２ボンディングリード）４１ｃとは、バンプ電極５２を介して電気的に接続されている。なお、本実施の形態４におけるバンプ電極５２は、前記実施の形態１で説明したバンプ電極（外部端子、第１ランド）２ｅと同様の材料からなる。

下段側に位置する半導体装置（第１半導体装置）４０は、前記実施の形態２、３と同様に、配線基板４１の上面２ａ上にマイコンチップ３１がフリップチップ接続されている。なお、マイコンチップ３１の主面３１ａに形成されたパッド３１ｃと、配線基板４１の上面２ａに形成されたボンディングリード（第１ボンディングリード、フリップチップ接続用リード）２４ｃとの電気的な接続は、前記実施の形態２、３と同様であるため、ここでの説明は省略する。

一方、上段側に位置する半導体装置（第２半導体装置）５０は、前記実施の形態１と同様に、配線基板５１の上面５１ａ上にメモリチップ３２がフェイスアップ実装されている。なお、メモリチップ３２の主面３２ａに形成されたパッド３２ｃと、配線基板５１の上面５１ａに形成されたボンディングリード（ワイヤ接続用リード）５１ｃとの電気的な接続は、前記実施の形態１、３で説明したワイヤ４とボンディングリード２ｃとの接続と同様であるため、ここでの説明は省略する。

半導体装置５０には、メモリチップ３２が搭載されるが、マイコンチップ３１は搭載されていない。したがって、図６１および図６２に示すように配線基板５１の上面５１ａに形成されるボンディングリード５１ｃの数は配線基板４１の上面２ａに形成されるボンディングリード２４ｃよりも少ない。このように、半導体チップとしてメモリチップ３２のみを搭載する半導体装置５０は、端子の数が少なくてすむため、配線を引き回すために多層構造とする必要がない。したがって、例えば図６３および図６４に示すようにチップ搭載面配線層５１ｇ１および裏面配線層５１ｇ２からなる２層の配線層５１ｇで構成することができる。したがって、配線基板４１のように多層配線基板とする必要がないので厚さを薄くすることができる。つまり、上段側に位置する半導体装置５０は下段側に位置する半導体装置４０よりも厚さが薄い。

また、下段側に位置する半導体装置（第１半導体装置）４０が有する配線基板４１は、図６３に示すように、前記実施の形態１、２、３で説明した配線基板２、２４、３４と同様にコア材２ｆの上下面２ｆａ、２ｆｂ側のそれぞれにおいて、３層ずつ配線層２ｇが形成された合計６層の配線層２ｇを有する多層配線基板である。また、配線基板４１が有する各絶縁層２ｈの構造も前記実施の形態１、２、３で説明した配線基板２、２４、３４と同様である。すなわち、複数の絶縁層２ｈは、コア材（第１絶縁層）２ｆの上下に形成され、ガラスクロスやフィラーといった繊維と樹脂を含有するプリプレグ材と呼称される絶縁層（第２絶縁層、第２絶縁膜）２ｈｐと、この第２絶縁層２ｈｐを介してコア材２ｆの上下に形成され、実質的に上記した繊維を含有せずに、樹脂のみで構成される絶縁層（第３絶縁層、第３絶縁膜）２ｈａとを有している。

また、マイコンチップ３１が搭載された半導体装置４０と、メモリチップ３２が搭載された半導体装置５０との電気的な接続関係は、前記実施の形態３で説明したものとほぼ同様の構成となっている。

すなわち、マイコンチップ３１およびメモリチップ３２の各パッド３１ｃ、３２ｃのうち、データの入出力を行うために使用されるパッド３１ｃ、３２ｃは、図６３に示すように配線基板４１内の配線層２ｇを介して互いに電気的に接続されている。なお、本実施の形態４では、１層目の配線層２ｇ１で接続される例を示している。詳細に説明すると、図６３及び図６５において、配線基板５１のボンディングリード５１ｃのうち、メモリチップ３２の内部インタフェース用パッド３２ｃＩＩＦと電気的に接続される配線基板５１のボンディングリード５１ｃは、配線基板５１に形成された配線（スルーホール配線）２ｆｄを介して、配線基板５１の裏面に形成されたランド５１ｄに接続されている。そして、このランド５１ｄと、配線基板４１のランド（内部インタフェース用第２ボンディングリード）４１ｃＩＩＦとがバンプ電極５２を介して電気的に接続されている。そして、このランド（内部インタフェース用第２ボンディングリード）４１ｃＩＩＦは、マイコンチップ３１の内部インタフェース用パッド３１ｃＩＩＦと電気的に接続される内部インタフェース用第１ボンディングリード２４ｃＩＩＦと配線基板４１内で電気的に接続されている。ここで、図６５は、図６２に示すＱ部を拡大した平面図であり、１層目の配線層２ｇ１上に形成された保護膜を透かして、接続関係を説明している。また、これらの接続状態は、図４１に示す、メモリチップ（ＦＬＡＳＨ）３２とマイコンチップ３１との間の接続関係に類似している。

マイコンチップ３１の内部インタフェース用パッド３１ｃＩＩＦは、マイコンチップ３１の内部に形成された演算処理回路を介して、マイコンチップ３１の外部インタフェース用パッド３１ｃＯＩＦと電気的に接続されている。そして、マイコンチップ３１の外部インタフェース用パッド３１ｃＯＩＦは、図６３に示すように配線基板４１内の配線層２ｇを介して半導体装置６０の外部端子であるバンプ電極２ｅに電気的に接続されている。

また、メモリチップ３２の電源電位用パッド３２ｃＶｄｄ、基準電位用パッド３２ｃＧＮＤは、導電性部材であるワイヤ４を介して、配線基板５１のボンディングリード５１ｃと電気的に接続されている。そして、このボンディングリード５１ｃは、配線基板５１に形成された配線（スルーホール配線）２ｆｄを介して、配線基板５１の裏面に形成されたランド５１ｄに接続されている。そして、このランド５１ｄと、配線基板４１のランド（電源電位用第２ボンディングリード）４１ｃＶｄｄ（又は、ランド（基準電位用第２ボンディングリード）４１ｃＧＮＤ）とがバンプ電極５２を介して電気的に接続されている。そして、ランド（電源電位用第２ボンディングリード）４１ｃＶｄｄ（又は、ランド（基準電位用第２ボンディングリード）４１ｃＧＮＤ）から配線（金属膜）２ｋを介して配線基板４１の内層に引き回され、さらに、それぞれ配線基板４１内の配線層２ｇを介して半導体装置６０の外部端子であるバンプ電極２ｅに電気的に接続されている。このとき、メモリチップ３２の電源電位用パッド３２ｃＶｄｄ、基準電位用パッド３２ｃＧＮＤは、図４１に示すように、マイコンチップ３１の電源電位、又は基準電位とは共有せずに、独立して設けている。そのため、マイコンチップ３１のパッド３１ｃを経由させずに、配線基板４１のランド（電源電位用第２ボンディングリード）４１ｃＶｄｄ（又は、ランド（基準電位用第２ボンディングリード）４１ｃＧＮＤ）から、これに対応するランド２ｄまで、直接、電流経路を引き回している。なお、図示は省略したが、マイコンチップ３１の電源電位用パッド３１ｃおよび基準電位用パッド３１ｃも同様にそれぞれ配線基板４１内の配線層２ｇを介して半導体装置６０の外部端子であるバンプ電極２ｅに電気的に接続されている。

ＰＯＰ型の半導体装置６０の場合、前記実施の形態３で説明したＳＩＰ型の半導体装置３０の厚さよりもさらに厚くなるが、図６３に示すように、第１絶縁層(コア材２ｆ)および第２絶縁層２ｈｐはプリプレグ材で、第３絶縁層２ｈａは実質的に上記した繊維を含有せずに、ほぼ樹脂のみから成る絶縁層で構成された多層配線基板を使用しているため、配線基板４１の厚さを薄くしたとしても、配線基板４１の強度（硬度）を確保することができる。これにより、半導体装置４０の厚さを薄くすることができるので、半導体装置６０の実装高さを低減することができる。

また、下段側に位置する半導体装置（第１半導体装置）４０は、前記実施の形態２と同様に、配線基板４１の全ての上面２ａが封止体５で覆われていないため、封止体５で覆われた前記実施の形態１、３に比べ、反りの問題が深刻となるが、図６３に示すような配線基板４１を使用しているため、前記実施の形態２と同様に、半導体装置４０の厚さを薄くするために、配線基板４１の厚さを低減したとしても、この反りを抑制できる。

なお、上記したように、本実施の形態４におけるＰＯＰ型の半導体装置６０は、下段側に位置する半導体装置（第１半導体装置）４０において、前記実施の形態２で説明したような反りの問題が深刻となるだけでなく、前記実施の形態３におけるＳＩＰ型の半導体装置よりも実装高さが高くなる。そのため、このような半導体装置４０に、第１絶縁層(コア材)及び第２絶縁層２ｈｐはプリプレグ材で、第３絶縁層２ｈａは実質的に上記した繊維を含有せずに、ほぼ樹脂のみから成る絶縁層で構成された多層配線基板（配線基板４１）を使用することは、最も効果的である。

また、ＰＯＰ型の半導体装置６０の場合、マイコンチップ３１とメモリチップ３２を別々の半導体装置４０、５０で製造するため、最終の検査工程において良品とされた半導体装置４０、５０だけを組み合わせて使用することができるため、ＳＩＰ型の半導体装置３０に比べ、半導体装置６０の歩留まりを向上できる。

次に、本実施の形態４におけるＰＯＰ型の半導体装置６０の製造方法について以下に説明するが、前記実施の形態１乃至３と同様の構成については、その説明を省略する。図６６は、本実施の形態４の下段側の半導体装置における、準備された多数個取りの配線基板の上面側を示す平面図である。図６７は、図６６に示す多数個取りの配線基板の下面側を示す平面図である。図６８は、図６６に示すＬ−Ｌ線における断面図である。図６９は、本実施の形態４の下段側の半導体装置において、マイコンチップを配線基板上にフリップチップ接続した後の状態を、多数個取りの配線基板の上面側から見た平面図である。図７０は、図６９に示すＬ−Ｌ線における断面図である。図７１は、本実施の形態４の下段側の半導体装置において、マイコンチップと配線基板との間にアンダーフィル樹脂を供給した状態を、多数個取りの配線基板の上面側から見た平面図である。図７２は、図７１に示すＬ−Ｌ線における断面図である。図７３は、本実施の形態４の下段側の半導体装置において、多数個取りの配線基板の下面にバンプ電極を接続した状態を示す平面図である。図７４は図７３に示すＬ−Ｌ線における断面図である。図７５は、本実施の形態４の下段側の半導体装置において、ダイシング工程の状態を示す断面図である。

まず、ＰＯＰ型の半導体装置６０における、下段側の半導体装置（第１半導体装置）４０と上段側の半導体装置（第２半導体装置）５０をそれぞれ準備する。

下段側の半導体装置（第１半導体装置）４０の製造方法は、以下のとおりである。

まず、図６６乃至図６８に示す配線基板４２を準備する。この配線基板４２は、複数の製品形成領域（デバイス形成領域）１１ｃと、この複数の製品形成領域１１ｃの間に位置するダイシング領域１１ｄとを有する多数個取りの配線基板である。なお、配線基板４２の上面１１ａには、図６６に示すように、後の工程において半導体チップが搭載される領域（チップ搭載部１１ｅ）と、この領域（チップ搭載部１１ｅ）を囲むように、複数のランド（電極、第２ボンディングリード）４１ｃが形成されている。このランド４１ｃは、後の工程で、上段側の半導体装置（第２半導体装置）５０とバンプ電極５２を介して電気的に接続される。また、配線基板４２の下面４１ｂには、図６７及び図６８に示すように、複数のランド２ｄが形成されている。

次に、図６９及び図７０に示すように、複数の製品形成領域のそれぞれのチップ搭載部にマイコンチップ３１を搭載する。このとき、マイコンチップ３１は、前記実施の形態２、３で説明したように、配線基板４２の上面１１ａ上にフリップチップ接続（金-半田接合）される。

次に、図７１及び図７２に示すように、マイコンチップ３１の主面３１ａと配線基板４２の上面１１ａとの間にアンダーフィル樹脂２３を充填する。この工程についても、前記実施の形態２、３と同様の工程であるため、ここでの説明は省略する。

次に、図７３及び図７４に示すように、外部端子となる複数のバンプ電極２ｅを、配線基板４２の下面に形成された複数のランド２ｄにそれぞれ接続する。なお、バンプ電極２ｄの材料については、前記実施の形態１、３と同様であり、鉛フリー半田からなる。

その後、図７５に示すように、配線基板４２のダイシング領域に沿って、ダイシングブレード１４を走らせることで、複数の半導体装置４０を取得する。

次に、上段側の半導体装置（第２半導体装置）５０の製造方法について説明する。ここで、上段側の半導体装置（第２半導体装置）５０の製造方法は、前記実施の形態１の製造方法とほぼ同様の手順であるが、使用する配線基板５１が異なるため、この配線基板５１（多数個取りの配線基板５３）についてのみ以下に説明する。

図７６は多数個取りの配線基板５３の上面（表面）５１ａの平面図であり、図７７は多数個取りの配線基板５３の下面（裏面）５１ｂの平面図であり、図７８は図７６のＭ−Ｍ線における断面図である。

図７６及び図７８に示すように、配線基板５３の上面５１ａにおける中央部には、メモリチップ（半導体チップ）３２（図６１参照）を搭載する領域（チップ搭載部１１ｄ）が設けられており、本実施の形態４では、メモリチップ３２が接着材（図示は省略）を介して搭載される。そして、この領域と配線基板の一辺との間に、この一辺に沿って複数のボンディングリード５１ｃが形成されている。このボンディングリード５１ｃは、ワイヤ４（図６１参照）を介してメモリチップの主面に形成されたパッド３２ｃ（図６１参照）と電気的に接続される。

また、図７７及び図７８に示すように、配線基板５３の下面には、配線基板の各辺に沿って複数のランド５１ｄが複数列に亘って形成されており、本実施の形態４では２列から成る。これは、本実施の形態４における上段側の半導体装置５０には、１つのメモリチップ３２しか搭載されないためである。詳細に説明すると、メモリチップ３２のパッド３２ｃの数は、上記したようにマイコンチップ３１のパッド３１ｃの数よりも少ないため、外部端子となるバンプ電極５２を接続するためのランド５１ｄの数も少ない。すなわち、下段側の半導体装置４０における、配線基板４１の下面２ｂ側に形成されたランド２ｄの数よりも少ない。そのため、上段側の半導体装置５０における配線基板５１では、配線基板５１の中央部（多数個取りの配線基板５３における製品形成領域１１ｃの中央部に相当する）にランド５１ｄが形成されていない。

このような配線基板５３を使用して、前記実施の形態１と同様の工程を行うことで、上段側の半導体装置５０を取得する。

そして、取得した複数の下段側の半導体装置（第１半導体装置）４０のうち、最終試験（外観検査工程）で良品とされた半導体装置４０上に、同じく最終試験（外観検査工程）で良品とされた上段側の半導体装置（第２半導体装置）５０を、複数のバンプ電極５２を介して積層する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１乃至４では、予め製造された配線基板２、２４、３４、４１を準備し、半導体装置１０、２０、３０、４０を組み立てる工程について説明したが、これに限定されるものではない。例えば、配線基板２、２４、３４、４１の製造を行った後に半導体装置１０、２０、３０、４０の組み立てを行っても良く、配線基板２、２４、３４、４１の製造工程を、図７９乃至図８４を用いて、以下に説明する。図７９乃至図８４は配線基板の製造工程を説明するための拡大断面図であって、図７９は３層目及び４層目の配線層がコア材の上下面に形成された状態を示す部分断面図、図８０はコア材の上下面に第２絶縁層がそれぞれ形成された状態を示す部分断面図である。また、図８１は第２絶縁層上に２層目及び５層目の配線層がそれぞれ形成された状態を示す部分断面図、図８２は２層目及び５層目の配線層のそれぞれを覆うように第３絶縁層が形成された状態を示す部分断面図である。また、図８３は第３絶縁層上に１層目及び６層目の配線層が形成された状態を示す部分断面図、図８４は１層目及び６層目の配線層のそれぞれの一部を露出するように、保護膜が形成された状態を示す部分断面図である。

まず、図７９に示すように、３層目及び４層目の配線層２ｇ３、２ｇ４が上下面２ｆａ、２ｆｂに形成された、プリプレグ材であるコア材（第１絶縁層）２ｆを準備する。

次に、図８０に示すように、コア材２ｆの上下面２ｆａ、２ｆｂに、３層目及び４層目の配線層２ｇ３、２ｇ４のそれぞれを覆うように、プリプレグ材である第２絶縁層２ｈｐをそれぞれ形成する。その後、３層目及び４層目の配線層２ｇ３、２ｇ４のそれぞれの一部を露出するように、第２絶縁層２ｈｐに開口部（第２絶縁層用開口部、ビア）２ｈｐＳＨを形成する。

次に、図８１に示すように、第２絶縁層２ｈｐ上に２層目及び５層目の配線層２ｇ２、２ｇ５をそれぞれ形成する。このとき、２層目の配線層２ｇ２は３層目の配線層２ｇ３と、第２絶縁層２ｈｐの開口部内に形成された配線（金属膜）２ｊを介して電気的に接続する。一方、５層目の配線層２ｇ５についても同様である。

次に、図８２に示すように、２層目及び５層目の配線層２ｇ２、２ｇ５のそれぞれを覆うように、繊維をほとんど含まずに、ほぼ樹脂のみから成る第３絶縁層２ｈａを形成する。その後、２層目及び５層目の配線層２ｇ２、２ｇ５のそれぞれの一部を露出するように、第３絶縁層２ｈａに開口部（第３絶縁層用開口部、ビア）２ｈａＳＨを形成する。

次に、図８３に示すように、第３絶縁層２ｈａ上に、１層目（最上層）及び６層目（最下層）の配線層２ｇ１、２ｇ６をそれぞれ形成する。このとき、１層目の配線層２ｇ１は２層目の配線層２ｇ２と、第３絶縁層２ｈａの開口部２ｈａＳＨ内に形成された配線（金属膜）２ｋを介して電気的に接続する。一方、６層目の配線層２ｇ６についても同様である。

最後に、図８４に示すように、１層目（最上層）及び６層目（最下層）２ｇ１、２ｇ６の配線層のそれぞれの一部を露出するように、保護膜である樹脂膜（ソルダレジスト膜）２ｍを形成することで、配線基板２、２４、３４、４１が完成する。

また、前記実施の形態１乃至４では、バンプ電極２ｅ、５２の材料として、鉛フリー半田を使用することについて説明したが、これに限定されるものではない。例えば、環境汚染問題対策を考慮しなければ、鉛（Ｐｂ）を含有する半田材をバンプ電極２ｅ、５２の材料として使用しても良い。

また、前記実施の形態１では、接着材３がペースト状の熱硬化性樹脂から成ることについて説明したが、これに限定されるものではない。例えば、フィルム状の接着材であるＤＡＦ（Die Attach Film）を用いて、半導体チップ１を固定しても良い。ＤＡＦを使用すれば、ペースト状の接着材３を使用する場合に比べ、半導体チップ１の裏面１ｂから、半導体チップ１の周囲に設けられた複数のボンディングリード２ｃに向かって接着材３の一部が流出し難くなる。そのため、ボンディングリード２ｃのそれぞれを半導体チップ１により近づけて配置することができることから、配線基板２の外形寸法をより小さくすることができ、半導体装置の小型化に対応できる。

また、図８５は図３に示す半導体装置の変形例を示す断面図である。前記実施の形態１、３及び４では、ワイヤを接続する工程において、正ボンディング方式を用いることについて説明したが、これに限定されるものではない。例えば、図８５に示す半導体装置６１のように、配線基板２のボンディングリード２ｃ側にワイヤ４の一端部を接続してから、半導体チップ１のパッド１ｃ側にワイヤ４の他端部を接続する、所謂、逆ボンディング方式を採用しても良い。これにより、ワイヤ４のループ高さ（ワイヤ４の頂点）を、正ボンディング方式に比べ低くすることができるため、後の工程で形成される封止体５の厚さも、さらに薄くすることができる。この結果、半導体装置６１の実装高さを更に低減できる。なお、逆ボンディング方式の場合、１ｓｔ側である配線基板に対して、キャピラリの荷重がかかることになるが、本実施の形態では、最上層の配線層（１層目の配線層）２ｇ１（図３参照）の直下の絶縁層２ｈが、繊維をほとんど含まず、ほぼ樹脂のみで構成される第３絶縁層２ｈａであるため、プリプレグ材よりも硬度が低いことから、キャピラリの荷重を吸収することができる。そのため、半導体装置６１の実装高さを低減するために、配線基板２の厚さを薄くしたことで、配線基板２の強度（硬度）が低くなったとしても、配線基板２にクラックが生じる問題を抑制できる。

また、図８６は図３０に示す成形金型の変形例を示す要部拡大断面図である。前記実施の形態１及び３では、上型１２ａの上型面にキャビティ１２ｃが形成されており、下型１２ｂの下型面上に配線基板１１を配置することについて説明したが、これに限定されるものではない。例えば、上型１２ａの上型面にキャビティを形成せずに、下型１２ｂの下型面にキャビティ１２ｃを形成した成型金型１２を用いても良い。但し、このような成型金型１２を用いる場合、配線基板１１を上型１２ａの上型面に固定する必要があるため、例えば図８６に示すように、上型１２ａの上型面に複数の真空吸着孔１２ｆを形成しておくことが好ましい。

また、図８７は図４２に示す半導体装置の変形例を示す平面図、図８８は図８７に示すＮ−Ｎ線における断面図であって、図４４に示す半導体装置の変形例を示す断面図である。また、図８９は図６０に示す半導体装置の変形例を示す断面図である。前記実施の形態３、４では、マイコンチップ３１上に積層（実装）されるメモリチップ３２の数が１つの場合について説明したが、これに限定されるものではなく、複数のメモリチップ３２が搭載されていてもよい。このとき、例えば前記実施の形態３の変形例である図８７及び図８８に示す半導体装置６２のように、配線基板３４の上面２ａ上には、ワイヤ４を介して２段目のメモリチップ３２のパッド３２ｃと電気的に接続されるボンディングリード２ｃが形成された配線基板３４の辺とは異なる配線基板３４の辺に沿って、ワイヤ４を介して３段目のメモリチップ６３のパッド６３ｃと電気的に接続されるボンディングリード２ｃが形成される。さらに、３段目のメモリチップ６３の主面６３ａに形成されるメモリ回路は、２段目のメモリチップ３２の主面３２ａに形成されるメモリ回路と異なる回路が形成されていても良い。例えば、ＤＲＡＭが形成されていても良い。

また、例えば、前記実施の形態４の変形例である図８９に示す半導体装置６４のようにＰＯＰ型の半導体装置６４においては、上段側の半導体装置５０のメモリチップ３２、６３を積層しても良い。この場合、上段側の半導体装置５０においては、配線基板５１の上面５１ａ上に１段目のメモリチップ３２が搭載され、さらにメモリチップ３２の主面３２ａ上に２段目のメモリチップ６３が搭載される。

このように、配線基板３４上に搭載される半導体チップ（マイコンチップ３１、メモリチップ３２、６３）の数が増えた場合、半導体装置６２の厚さがさらに厚くなるが、前記実施の形態１乃至４で説明したような配線基板２、２４、３４、４１を使用することで、半導体装置６２の厚さを低減することができる。

また、図９０は図４２に示すマイコンチップの変形例を示す主面側の平面図、図９１は図４２に示す配線基板の変形例を示す上面側の平面図、図９２は図４５に示す配線基板の変形例を示す要部拡大断面図である。

前記実施の形態３では、前記実施の形態２と同様に、マイコンチップ３１の主面３１ａに形成される複数のパッド３１ｃが、マイコンチップ３１の主面３１ａにおける各辺に沿って、それぞれ１列に形成されていることについて説明した。しかしながら、本願発明はこれに限定されるものではなく、半導体装置の高機能化や、マイコンチップ上に積層されるメモリチップの数が増えた場合にも対応するために、図９０に示すマイコンチップ３１ように、各辺に沿って、複数のパッド３１ｃが複数列（例えば、２列）に亘って千鳥状に形成されているものを使用しても良い。この場合、マイコンチップ３１のパッド３１ｃの配置に合わせて、図９１に示すように、配線基板３４の上面２ａに形成されるフリップチップ接続用のボンディングリード２４ｃも、千鳥状に配置したものを使用する。このとき、配線基板３４に形成される配線パターンの数は、前記実施の形態３に比べ、より多くなるため、上記したように、複数の配線パターンを配線基板３４の下面２ｂに形成された所望のランド２ｄまで引き回すためには、６層の配線層２ｇを有する配線基板３４の使用は欠かせない。しかしながら、半導体装置の小型化に着目した場合、複数の配線パターンを引き回すのに配線層２ｇの数が足りなくなる恐れがある。そこで、例えば図９２に示すような８層の配線層２ｇ、又はそれ以上の配線層を有する配線基板６５を使用してもよい。なお、図９２に示す配線基板６５は８層の配線層２ｇが積層された８層構造の多層配線基板である点を除き、前記実施の形態３で説明した配線基板３４と同様（図９１に示すボンディングリード２４ｃの配置の変形例も含む）であるので、詳細な説明は省略する。このとき、上記したように、最上層の配線層２ｇ１及び最下層の配線層２ｇ８は、できるだけ狭いピッチで配線パターンを形成する必要があるため、最上層の配線層２ｇ１及び最下層の配線層２ｇ８のそれぞれの直下に位置する絶縁層２ｈは、プリプレグ材ではなく、繊維をほとんど含まずに、ほぼ樹脂のみで構成される絶縁層２ｈａを使用することが好ましい。それ以外の絶縁層２ｈについては、配線基板６５の強度（硬度）を確保するために、プリプレグ材から成る絶縁層２ｈｐが形成されていることが好ましい。

また、前記実施の形態４では、マイコンチップ３１を配線基板４１上にフリップチップ実装することについて説明したが、マイコンチップ３１を配線基板４１上にフェイスアップ実装し、ワイヤ４を介してマイコンチップ３１のパッド（電極）３１ｃと配線基板４１のボンディングリード（電極）２４ｃとを電気的に接続してもよい（この場合、ボンディングリード２４ｃは配線基板４１の上面２ａにおいて、マイコンチップ３１を搭載するチップ搭載部１１ｅよりも外側に形成する）。

しかしながら、ＰＯＰ型の半導体装置６０の場合、図６０に示すように、一方の半導体装置４０上に他方の半導体装置５０を積層するものである。そのため、マイコンチップ３１を配線基板４１上にフェイスアップ実装し、ワイヤ（図示は省略）を介してマイコンチップ３１のパッド（電極）３１ｃと配線基板４１のボンディングリード（電極）２４ｃとを電気的に接続すると、前記実施の形態１で説明したように、このマイコンチップ３１とワイヤを封止体（図示は省略）で覆う必要がある。これにより、上段側の半導体装置（第２半導体装置）５０と、下段側の半導体装置（第１半導体装置）４０とを電気的に接続するためのバンプ電極５２の高さを、この封止体の厚さよりも高くしなければならない。

そのため、ＰＯＰ型の半導体装置６０の厚さ（第１半導体装置４０の下面２ｂに形成されたバンプ電極（外部端子）２ｅの先端部から、第２半導体装置５０の封止体５の表面までの高さ）が、より厚くなってしまう。そこで、前記実施の形態４のように、マイコンチップ３１は、配線基板４１上にフリップチップ接続しておくことが好ましい。

さらには、図９３に示すように、上段側の半導体装置５０に搭載されるメモリチップ３２もフリップチップ実装することで、ＰＯＰ型の半導体装置６０の厚さをさらに低減することができる。図９３は図６０に示す半導体装置の変形例を示す断面図である。

本発明は、半導体チップを配線基板上に搭載したＢＧＡ（Ball Grid Array）型の半導体装置及びその製造方法に利用可能である。

本発明の第１の実施の形態である半導体装置において、半導体チップが搭載された配線基板の上面側から見た平面図である。 図１に示す配線基板の下面側から見た平面図である。 図１に示すＡ−Ａ線における断面図である。 図３のＢ部を拡大した断面図である。 図１乃至図４に示す配線基板の３層目の配線層の一部を示す平面図である。 図１乃至図４に示す配線基板の２層目の配線層の一部を示す平面図である。 図１乃至図４に示す配線基板の１層目の配線層の一部を示す平面図である。 図１乃至図４に示す配線基板の４層目の配線層の一部を示す平面図である。 図１乃至図４に示す配線基板の５層目の配線層の一部を示す平面図である。 図１乃至図４に示す配線基板の６層目の配線層の一部を示す平面図である。 コア材の上面にシード層が形成された状態を示す断面図である。 シード層上に配線パターンを形成するためのレジスト膜を設けた状態を示す断面図である。 レジスト膜の開口部に配線パターンとなる金属膜を形成した状態を示す断面図である。 レジスト膜を除去した状態を示す断面図である。 不要なシード層を除去した状態を示す断面図である。 図１乃至図４に示す配線基板における、２層目の配線パターンと３層目の配線パターン（又は、５層目の配線パターンと４層目の配線パターン）を重ね合わせた平面図である。 本発明の第１の実施の形態である半導体装置の製造方法における、準備された多数個取りの配線基板の上面側を示す平面図である。 図１７に示す多数個取りの配線基板の下面側を示す平面図である。 図１７に示すＣ−Ｃ線における断面図である。 図１７に示す多数個取りの配線基板の上面に接着材を塗布した後の多数個取りの配線基板の上面側の平面図である。 図２０に示すＣ−Ｃ線における断面図である。 半導体チップを図１２に示す多数個取りの配線基板上に搭載した状態を示す配線基板の上面側の平面図である。 図２２に示すＣ−Ｃ線における断面図である。 本発明の第１の実施の形態である半導体装置の製造方法における、ワイヤボンディング工程後の状態を示す多数個取りの配線基板の上面側の平面図である。 図２４に示すＣ−Ｃ線における断面図である。 図２４に示す多数個取りの配線基板の上面にプラズマを照射している状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法における、封止体形成後の配線基板の上面側の平面図である。 図２７に示すＣ−Ｃ線における断面図である。 本発明の第１の実施の形態である半導体装置の製造方法において使用する成型金型の断面図である。 図２９に示す成型金型の下型面上に図２６に示す多数個取りの配線基板を搭載した状態を示す断面図である。 図３０に示す成型金型のキャビティ内に樹脂を供給した後の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法における、複数のバンプ電極を接合した後の状態を示す多数個取りの配線基板の下面側の平面図である。 図３２に示すＣ−Ｃ線における断面図である。 本発明の第１の実施の形態である半導体装置の製造方法における、ダイシング工程の状態を示す断面図である。 完成した半導体装置をマザーボード上に実装した状態を示す断面図である。 本発明の第２の実施の形態である半導体装置における、半導体チップが搭載された配線基板の上面側から見た平面図である。 図３６に示す配線基板の下面側から見た平面図である。 図３６に示すＤ−Ｄ線における断面図である。 図３８のＥ部を拡大した断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における、半導体チップを配線基板上にフリップチップ接続しているときの状態を示す断面図である。 本発明の第３の実施の形態である半導体装置における、半導体装置の内部、及びこの半導体装置と外部機器と間における回路動作を説明する回路ブロック図である。 本発明の第３の実施の形態である半導体装置における、半導体チップが搭載された配線基板の上面側から見た平面図である。 図４２に示すＰ部における配線基板の要部拡大平面図である。 図４２に示すＦ−Ｆ線における断面図である。 図４４のＨ部を拡大した断面図である。 図４２に示すＧ−Ｇ線における拡大断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における、準備された多数個取りの配線基板の上面側を示す平面図である。 図４７に示す多数個取りの配線基板の下面側を示す平面図である。 図４７に示すＪ−Ｊ線における断面図である。 マイコンチップを図４７に示す配線基板上にフリップチップ接続した後の状態を、配線基板の上面側から見た平面図である。 図５０に示すＪ−Ｊ線における断面図である。 図５０に示すマイコンチップと配線基板との間にアンダーフィル樹脂を供給した状態を、多数個取りの配線基板の上面側から見た平面図である。 図５２に示すＪ−Ｊ線における断面図である。 図５２に示すマイコンチップ上にメモリチップを積層した状態を、多数個取りの配線基板の上面側から見た平面図である。 図５４に示すＪ−Ｊ線における断面図である。 ワイヤを介して図５４に示すメモリチップと配線基板とを電気的に接続した状態を、多数個取りの配線基板の上面側から見た平面図である。 図５６に示すＪ−Ｊ線における断面図である。 図５６に示す配線基板上に封止体を形成した状態を、多数個取りの配線基板の上面側から見た平面図である。 図５８に示すＪ−Ｊ線における断面図である。 本発明の第４の実施の形態である半導体装置における、ＰＯＰ型の半導体装置の断面図である。 図６０に示すの上段側に配置される半導体装置のメモリチップが搭載された配線基板の上面側から見た平面図である。 図６０に示すの下段側に配置される半導体装置のマイコンチップが搭載された配線基板の上面側から見た平面図である。 図６０のＫ部を拡大した断面図である。 図６３に示す断面と別の断面を拡大した断面図である。 図６２に示すＱ部における要部拡大平面図である。 本発明の第４の実施の形態である半導体装置の製造方法のうち、下段側の半導体装置の製造方法における、準備された多数個取りの配線基板の上面側を示す平面図である。 図６６に示す多数個取りの配線基板の下面側を示す平面図である。 図６６に示すＬ−Ｌ線における断面図である。 マイコンチップを図６６に示す配線基板上にフリップチップ接続した後の状態を、多数個取りの配線基板の上面側から見た平面図である。 図６９に示すＬ−Ｌ線における断面図である。 図６９に示すマイコンチップと配線基板との間にアンダーフィル樹脂を供給した状態を、多数個取りの配線基板の上面側から見た平面図である。 図７１に示すＬ−Ｌ線における断面図である。 図６９に示す多数個取りの配線基板の下面にバンプ電極を接続した状態を示す平面図である。 図７３に示すＬ−Ｌ線における断面図である。 本本発明の第４の実施の形態である半導体装置の製造方法のうち、下段側の半導体装置の製造方法において、ダイシング工程の状態を示す断面図である。 本発明の第４の実施の形態である半導体装置の製造方法のうち、上段側の半導体装置の製造方法における、準備された多数個取りの配線基板の上面側を示す平面図である。 本実施の形態４の上段側の半導体装置における、準備された多数個取りの配線基板の下面側を示す平面図である。 図７６に示すＭ−Ｍ線における断面図である。 ３層目及び４層目の配線層がコア材の上下面に形成された状態を示す部分断面図である。 コア材の上下面に第２絶縁層がそれぞれ形成された状態を示す部分断面図である。 第２絶縁層上に２層目及び５層目の配線層がそれぞれ形成された状態を示す部分断面図である。 ２層目及び５層目の配線層のそれぞれを覆うように第３絶縁層が形成された状態を示す部分断面図である。 第３絶縁層上に１層目及び６層目の配線層が形成された状態を示す部分断面図である。 １層目及び６層目の配線層のそれぞれの一部を露出するように、保護膜が形成された状態を示す部分断面図である。 図３に示す半導体装置の変形例を示す断面図である。 図３０に示す成形金型の変形例を示す要部拡大断面図である。 図４２に示す半導体装置の変形例を示す平面図である。 図８７に示すＮ−Ｎ線における断面図であって、図４４に示す半導体装置の変形例を示す断面図である。 図６０に示す半導体装置の変形例を示す断面図である。 図４２に示すマイコンチップの変形例を示す主面側の平面図である。 図４２に示す配線基板の変形例を示す上面側の平面図である。 図４５に示す配線基板の変形例を示す要部拡大断面図である。 図６０に示す半導体装置の変形例を示す断面図である。 無電解めっき法により形成されたシード層を用いた配線パターンを示す断面図である。 シード層として金属箔を用いた配線パターンを示す断面図である。

符号の説明

１ 半導体チップ
１ａ 主面（第１主面）
１ｂ 裏面（第１裏面）
１ｃ パッド（第１パッド、電極）
１ｃＳＩＧ パッド（インタフェース用パッド）
１ｃＶｄｄ パッド（電源電位用パッド）
１ｃＧＮＤ パッド（基準電位用パッド）
２ 配線基板（基板）
２ａ 上面（表面、第１の面）
２ｂ 下面（裏面、第２の面）
２ｃ ボンディングリード（ワイヤ接続用リード、第２ボンディングリード）
２ｃＳＩＧ ボンディングリード（インタフェース用ボンディングリード）
２ｃＩＩＦ ボンディングリード（内部インタフェース用ボンディングリード）
２ｃＶｄｄ ボンディングリード（電源電位用ボンディングリード）
２ｃＧＮＤ ボンディングリード（基準電位用ボンディングリード）
２ｄ ランド（第１ランド）
２ｅ バンプ電極（外部端子）
２ｆ コア材（コア層、第１絶縁層）
２ｆａ 上面（第３の面）
２ｆｂ 下面（第４の面）
２ｆｃ 貫通孔（ビア、スルーホール）
２ｆｄ 配線（スルーホール配線）
２ｆｅ 樹脂（スルーホール充填用樹脂）
２ｇ 配線層
２ｇ１ 配線層（チップ搭載面配線層）
２ｇ２ 配線層（第２上面側配線層）
２ｇ３ 配線層（第１上面側配線層）
２ｇ４ 配線層（第１下面側配線層）
２ｇ５ 配線層（第２下面側配線層）
２ｇ６ 配線層（裏面配線層）
２ｈ 絶縁層
２ｈｐ 絶縁層（第２絶縁層、第２絶縁膜）
２ｈｐＳＨ 開口部（第２絶縁層用開口部）
２ｈａ 絶縁層（第３絶縁層、第３絶縁膜）
２ｈａＳＨ 開口部（第３絶縁層用開口部）
２ｊ、２ｋ 配線（金属膜）
２ｍ 樹脂膜（ソルダレジスト膜、保護膜）
２ＣＬ クロック信号用の配線パターン
２ＳＩＧ 第１配線パターン（信号用配線パターン）
２Ｖｄｄ 第２配線パターン（電源電位用配線パターン）
２ＧＮＤ 第３配線パターン（基準電位用配線パターン）
３ 接着材
４ ワイヤ（導電性部材、第２導電性部材）
４ａ ボール部
５ 封止体（封止樹脂）
５ａ 樹脂
６ 基材（第１絶縁層、第２絶縁層、第３絶縁層）
７ シード層（金属薄膜）
８ レジスト膜
９ 開口部
１０、２０、３０、６０、６１、６２、６４ 半導体装置
１１、３６、４２、５３ 配線基板（多数個取り配線基板）
１１ａ 上面
１１ｂ 下面
１１ｃ 製品形成領域（デバイス形成領域）
１１ｄ ダイシング領域
１１ｅ チップ搭載部
１２ 成形金型
１２ａ 上型（第１金型）
１２ｂ 下型（第２金型）
１２ｃ キャビティ
１２ｃａ 側面
１２ｄ ゲート部
１２ｅ エアベント部
１２ｆ 真空吸着孔
１３ ダイシングテープ
１４ ダイシングブレード
１５ マザーボード（実装基板）
１６ 金属膜（電解めっき膜）
２１ バンプ電極（導電性部材、第１導電性部材、突起状電極）
２２ 半田（導電性部材）
２３ アンダーフィル樹脂（封止樹脂、第１封止体）
２４ 配線基板（基板）
２４ｃ ボンディングリード（フリップチップ接続用リード、第１ボンディングリード）
２４ｃＩＩＦ ボンディングリード（内部インタフェース用第１ボンディングリード）
２５ ヒートステージ
２６ ツール（治具）
３１ マイコンチップ（第１半導体チップ）
３１ａ 主面（第１主面）
３１ｂ 裏面（第１裏面）
３１ｃ パッド（第１パッド、電極）
３１ｃＶｄｄ パッド（電源電位用パッド）
３１ｃＧＮＤ パッド（基準電位用パッド）３１ｃＧＮＤ
３１ｃＩＩＦ パッド（内部インタフェース用パッド、電極）
３１ｃＯＩＦ パッド（外部インタフェース用パッド、電極）
３２、６３ メモリチップ（第２半導体チップ）
３２ａ 主面（第２主面）
３２ｂ 裏面（第２裏面）
３２ｃ パッド（第２パッド、電極）
３２ｃＩＩＦ パッド（内部インタフェース用パッド、電極）
３２ｃＶｄｄ パッド（電源電位用パッド）
３２ｃＧＮＤ パッド（基準電位用パッド）
３３ 外部機器（外部ＬＳＩ）
３４ 配線基板（基板）
３５ 接着材
３７ ノズル
４０ 半導体装置（第１半導体装置）
４１ 配線基板（第１配線基板、マイコンチップ用配線基板）
４１ｃ ランド（電極、第２ボンディングリード）
４１ｃＩＩＦ ランド（内部インタフェース用第２ボンディングリード）
４１ｃＶｄｄ ランド（電源電位用第２ボンディングリード）
４１ｃＧＮＤ ランド（基準電位用第２ボンディングリード）
５０ 半導体装置（第２半導体装置）
５１ 配線基板（第２配線基板、メモリチップ用配線基板）
５１ａ 上面
５１ｂ 下面
５１ｃ ボンディングリード
５１ｄ ランド（第２ランド）
５２ バンプ電極（半導体装置接続用導電性部材）
６５ 配線基板（基板）
８０、８０ａ、８０ｂ シード層
８１ 配線パターン
８２ めっき膜
Ｌ１ 幅
Ｌ２ 配置間隔
ＰＬ 矢印

Claims (18)

1. 複数のボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
   複数のパッドが形成された主面を有し、前記配線基板の上面上に搭載された半導体チップと、
   前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
   前記配線基板の前記複数のランドにそれぞれ接続された複数の外部端子と、を含み、
   前記配線基板は、前記配線基板の上面側に位置する上面と前記配線基板の下面側に位置する下面とを有するコア材を備え、
   前記配線基板は、前記コア材の前記上下面側のそれぞれにおいて、複数の配線層と複数の絶縁層が交互に形成された多層配線基板であり、
   前記複数のボンディングリードは、前記複数の配線層のうちの最上層の配線層の一部で構成され、
   前記複数のランドは、前記複数の配線層のうちの最下層の配線層の一部で構成され、
   前記コア材は、繊維及び樹脂を含有する第１絶縁層であり、
   前記複数の絶縁層は、繊維及び樹脂を含有する第２絶縁層と、前記第１絶縁層及び前記第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層とを有し、
   前記第２絶縁層は、前記コア材の前記上下面側にそれぞれ形成され、
   前記第３絶縁層は、前記第２絶縁層を介して前記コア材の前記上下面側にそれぞれ形成され、
   前記最上層の配線層及び前記最下層の配線層のそれぞれは、前記第３絶縁層上に形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、前記複数の配線層は、前記コア材の前記上下面側のそれぞれにおいて、３層ずつ形成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、前記第１絶縁層の厚さは、前記第２絶縁層の厚さよりも厚く、
   前記第２絶縁層の厚さは、前記第３絶縁層の厚さよりも厚いことを特徴とする半導体装置。
4. 請求項３記載の半導体装置であって、前記半導体チップの前記主面には、外部機器から供給された信号（入出力（Ｉ／Ｏ）データ）を変換する演算処理回路が形成されており、
   前記複数のパッド（電極）は、前記演算処理回路と電気的に接続され、前記外部機器から供給された前記信号が入力される第１のインタフェース用パッドと、前記演算処理回路と電気的に接続され、前記演算処理回路にて変換された信号が出力される第２のインタフェース用パッドと、前記外部機器から供給された電源電位が入力される電源電位用パッドと、前記外部機器から供給された基準電位が入力される基準電位用パッドとを有し、
   前記複数の配線層は、前記信号が流れる第１配線パターンと、前記電源電位が流れる第２配線パターンと、前記基準電位が流れる第３配線パターンとを有し、
   前記第１配線パターン、前記第２配線パターン及び前記第３配線パターンのそれぞれは、前記最上層の配線層及び前記最下層の配線層では、前記第２配線パターン及び前記第３配線パターンの総面積よりも前記第１配線パターンの総面積の方が大きくなるように、前記最上層の配線層及び前記最下層の配線層以外の配線層では、前記第１配線パターンの総面積よりも前記第２配線パターンの総面積、又は前記第３配線パターンの総面積の方が大きくなるように、形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置であって、前記半導体チップは、前記主面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に搭載され、
   前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードは、複数のバンプ電極を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置であって、前記半導体チップの前記主面と前記配線基板の前記上面との間には、前記複数のバンプ電極を封止する封止体が形成されていることを特徴とする半導体装置。
7. 請求項４記載の半導体装置であって、前記半導体チップは、前記主面と反対側に位置する裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に搭載され、
   前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードは、複数のワイヤを介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、前記配線基板の前記上面上には、前記半導体チップ及び前記複数のワイヤを封止する封止体が形成されていることを特徴とする半導体装置。
9. 複数の第１ボンディングリードおよび前記複数の第１ボンディングリードの周囲に配置された複数の第２ボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
   複数の第１パッドが形成された第１主面、及び前記第１主面とは反対側に位置する第１裏面を有し、前記第１主面が前記配線基板の前記上面と対向するように、前記配線基板の上面上に搭載された第１半導体チップと、
   複数の第２パッドが形成された第２主面、及び前記第２主面とは反対側に位置する第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
   前記第１半導体チップの前記複数の第１パッドと前記配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
   前記第２半導体チップの前記複数の第２パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
   前記第１半導体チップの前記第１主面と前記配線基板の前記上面との間に形成され、前記複数の第１導電性部材を封止する第１封止体と、
   前記第１半導体チップ、前記第２半導体チップ、及び前記複数の第２導電性部材を封止するように、前記配線基板の前記上面上に形成された第２封止体と、
   前記配線基板の前記複数のランドにそれぞれ接続された複数の外部端子と、を含み、
   前記配線基板は、前記配線基板の上面側に位置する上面と前記配線基板の下面側に位置する下面とを有するコア材を備え、
   前記配線基板は前記コア材の前記上下面側のそれぞれにおいて、複数の配線層と複数の絶縁層が交互に形成された多層配線基板であり、
   前記複数の第１ボンディングリード及び前記複数の第２ボンディングリードは、前記複数の配線層のうちの最上層の配線層の一部で構成され、
   前記複数のランドは、前記複数の配線層のうちの最下層の配線層の一部で構成され、
   前記コア材は、繊維及び樹脂を含有する第１絶縁層であり、
   前記複数の絶縁層は、繊維及び樹脂を含有する第２絶縁層と、前記第１絶縁層及び前記第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層とを有し、
   前記第２絶縁層は、前記コア材の前記上下面側にそれぞれ形成され、
   前記第３絶縁層は、前記第２絶縁層を介して前記コア材の前記上下面側にそれぞれ形成され、
   前記最上層の配線層及び前記最下層の配線層のそれぞれは、前記第３絶縁層上に形成されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置であって、前記複数の配線層は、前記コア材の前記上下面側のそれぞれにおいて、３層ずつ形成されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、前記第１絶縁層の厚さは、前記第２絶縁層の厚さよりも厚く、
    前記第２絶縁層の厚さは、前記第３絶縁層の厚さよりも厚いことを特徴とする半導体装置。
12. 請求項１１記載の半導体装置であって、前記第１半導体チップの前記第１主面には、外部機器から供給された信号（入出力（Ｉ／Ｏ）データ）を変換する演算処理回路が形成されており、
    前記第２半導体チップの前記第２主面には、メモリ回路が形成されており、
    前記複数の第１パッドは、前記演算処理回路と電気的に接続され、前記外部機器から供給された前記信号が入力される第１のインタフェース用パッドと、前記演算処理回路と電気的に接続され、前記演算処理回路にて変換された信号が出力される第２のインタフェース用パッドと、前記外部機器から供給された電源電位が入力される電源電位用パッドと、前記外部機器から供給された基準電位が入力される基準電位用パッドとを有し、
    前記複数の配線層は、前記信号が流れる第１配線パターンと、前記電源電位が流れる第２配線パターンと、前記基準電位が流れる第３配線パターンとを有し、
    前記第１配線パターン、前記第２配線パターン及び前記第３配線パターンのそれぞれは、前記最上層の配線層及び前記最下層の配線層では、前記第２配線パターン及び前記第３配線パターンの総面積よりも前記第１配線パターンの総面積の方が大きくなるように、前記最上層の配線層及び前記最下層の配線層以外の配線層では、前記第１配線パターンの総面積よりも前記第２配線パターンの総面積、又は前記第３配線パターンの総面積の方が大きくなるように、形成されていることを特徴とする半導体装置。
13. 以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ａ）複数のボンディングリードが形成された上面、および前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板を準備する工程；
    （ｂ）主面、前記主面に形成された複数のパッド、前記複数のパッドにそれぞれ接続された複数のバンプ電極、及び前記主面とは反対側に位置する裏面を有する半導体チップを、前記主面が前記配線基板の上面と対向するように、前記配線基板の上面上に搭載する工程；
    （ｃ）前記配線基板及び前記半導体チップに熱を加えた状態で、前記半導体チップの前記裏面を治具で押圧し、前記複数のバンプ電極と前記複数のボンディングリードとをそれぞれ電気的に接続する工程；
    （ｄ）前記配線基板の前記複数のランドに複数の外部端子をそれぞれ接続する工程；
    ここで、
    前記配線基板は、前記配線基板の上面側に位置する上面と前記配線基板の下面側に位置する下面とを有するコア材を備え、
    前記配線基板は前記コア材の前記上下面側のそれぞれにおいて、複数の配線層と複数の絶縁層が交互に形成された多層配線基板であり、
    前記複数のボンディングリードは、前記複数の配線層のうちの最上層の配線層の一部で構成され、
    前記複数のランドは、前記複数の配線層のうちの最下層の配線層の一部で構成され、
    前記コア材は、繊維及び樹脂を含有する第１絶縁層であり、
    前記複数の絶縁層は、繊維及び樹脂を含有する第２絶縁層と、前記第１絶縁層及び前記第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層とを有し、
    前記第２絶縁層は、前記コア材の前記上下面側にそれぞれ形成され、
    前記第３絶縁層は、前記第２絶縁層を介して前記コア材の前記上下面側にそれぞれ形成され、
    前記最上層の配線層及び前記最下層の配線層のそれぞれは、前記第３絶縁層上に形成されていることを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法であって、前記複数の配線層は、前記コア材の前記上下面側のそれぞれにおいて、３層ずつ形成されていることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法であって、前記第１絶縁層の厚さは、前記第２絶縁層の厚さよりも厚く、
    前記第２絶縁層の厚さは、前記第３絶縁層の厚さよりも厚いことを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法であって、前記半導体チップの前記主面には、外部機器から供給された信号（入出力（Ｉ／Ｏ）データ）を変換する演算処理回路が形成されており、
    前記複数のパッドは、前記演算処理回路と電気的に接続され、前記外部機器から供給された前記信号が入力される第１のインタフェース用パッドと、前記演算処理回路と電気的に接続され、前記演算処理回路にて変換された信号が出力される第２のインタフェース用パッドと、前記外部機器から供給された電源電位が入力される電源電位用パッドと、前記外部機器から供給された基準電位が入力される基準電位用パッドとを有し、
    前記複数の配線層は、前記信号が流れる第１配線パターンと、前記電源電位が流れる第２配線パターンと、前記基準電位が流れる第３配線パターンとを有し、
    前記第１配線パターン、前記第２配線パターン及び前記第３配線パターンのそれぞれは、前記最上層の配線層及び前記最下層の配線層では、前記第２配線パターン及び前記第３配線パターンの総面積よりも前記第１配線パターンの総面積の方が大きくなるように、前記最上層の配線層及び前記最下層の配線層以外の配線層では、前記第１配線パターンの総面積よりも前記第２配線パターンの総面積、又は前記第３配線パターンの総面積の方が大きくなるように、形成されていることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法であって、前記（ｃ）工程の後、かつ前記（ｄ）工程の前に、前記熱を加えた状態で、前記半導体チップの前記主面と前記配線基板の前記上面との間に樹脂を供給し、前記複数のバンプ電極を封止する封止体を形成することを特徴とする半導体装置の製造方法。
18. 以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ａ）複数の第１ボンディングリードおよび前記複数の第１ボンディングリードの周囲に配置された複数の第２ボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面とを有する配線基板を準備する工程；
    （ｂ）複数の第１パッドが形成された第１主面、及び前記第１主面とは反対側に位置する第１裏面を有する第１半導体チップを、前記第１主面が前記配線基板の前記配線基板の上面と対向するように、前記配線基板の上面上に搭載する工程；
    （ｃ）前記配線基板及び前記半導体チップに熱を加えた状態で、前記半導体チップの前記裏面を治具で押圧し、前記複数のバンプ電極と前記複数の第１ボンディングリードとをそれぞれ電気的に接続する工程；
    （ｄ）複数の第２パッドが形成された第２主面、及び前記第２主面とは反対側に位置する第２裏面を有する第２半導体チップを、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載する工程；
    （ｅ）前記第２半導体チップの前記複数の第２パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する工程；
    （ｆ）前記配線基板の前記複数のランドに複数の外部端子をそれぞれ接続する工程；
    ここで、
    前記配線基板は、前記配線基板の上面側に位置する上面と前記配線基板の下面側に位置する下面とを有するコア材を備え、
    前記配線基板は前記コア材の前記上下面側のそれぞれにおいて、複数の配線層と複数の絶縁層が交互に形成された多層配線基板であり、
    前記複数の第１ボンディングリード及び前記複数の第２ボンディングリードは、前記複数の配線層のうちの最上層の配線層の一部で構成され、
    前記複数のランドは、前記複数の配線層のうちの最下層の配線層の一部で構成され、
    前記コア材は、繊維及び樹脂を含有する第１絶縁層であり、
    前記複数の絶縁層は、繊維及び樹脂を含有する第２絶縁層と、前記第１絶縁層及び前記第２絶縁層のそれぞれよりも繊維の含有量が少ない第３絶縁層とを有し、
    前記第２絶縁層は、前記コア材の前記上下面側にそれぞれ形成され、
    前記第３絶縁層は、前記第２絶縁層を介して前記コア材の前記上下面側にそれぞれ形成され、
    前記最上層の配線層及び前記最下層の配線層のそれぞれは、前記第３絶縁層上に形成されていることを特徴とする半導体装置の製造方法。

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