CN101593736A - 半导体装置及其制造方法 - Google Patents

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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75251—Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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Abstract

本发明是关于一种半导体装置，其课题是要降低半导体装置的安装高度。布线基板2含有形成有多个接合引线2c的上表面2a及形成有多个焊盘2d的下表面2b，并且是在布线基板2的芯材2f的上下表面2fa、2fb侧的各个上交替形成有多个布线层2g及多个绝缘层2h的多层布线基板。接合引线2c是由最上层的布线层2g1的一部分所构成，焊盘2d是由最下层的布线层2g6的一部分所构成。绝缘层2h包括含有纤维及树脂的第2绝缘层2hp、及纤维含量少于第2绝缘层2hp的第3绝缘层2ha。第2绝缘层2hp分别形成于芯材2f的上下表面2fa、2fb侧，第3绝缘层2ha经由第2绝缘层2hp而分别形成于芯材2f的上下表面2fa、2fb侧，布线层2g1及布线层2g6形成于第3绝缘层2ha上。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种将半导体芯片搭载在布线基板上的BGA(Ball Grid Array，球栅阵列)型半导体装置、及适用于其制造方法的有效技术。
背景技术
作为组装进个人电脑或手机等电子设备中的半导体装置(半导体封装)的形态，已知在布线基板(印刷布线基板)上搭载有半导体芯片的BGA(Ball Grid Array)型半导体装置。
作为布线基板的构成，如日本专利特开2003-124632号公报(专利文献1)所示，例如在绝缘基板11的两面上形成有第1布线层12的布线基板10上，叠层将混有填充料的绝缘树脂15含浸到玻璃布(glass cloth)14中的预浸渍体(prepreg)及铜箔，形成绝缘层21及表层铜箔22，并对该表层铜箔22实行图案化处理而形成表层铜箔开口部23，从该表层铜箔开口部23照射激光束(laser beam)，由此形成含有玻璃布突出部14a的导通用孔16。
又，作为另一布线基板的构成，如日本专利特开2006-196656号公报(专利文献2)所示，例如在搭载有半导体芯片的一侧的绝缘层即核心基板100上，形成有包含半导体芯片连接端子及第1层间连接端子101的第1布线106a，在与核心基板100相反的一侧，形成有包含第2层间连接端子103的第2布线106b，第1层间连接端子与第2层间连接端子经由核心基板100的第1层间连接用导通孔(以下，称作第1导通孔)102而电性连接，在核心基板100的形成有第2布线之一侧，形成有绝缘层104，在此绝缘层104上形成有包含第3层间连接端子的第3布线106c，第2层间连接端子与第3层间连接端子经由第2层间连接用盲孔(blind via hole)(以下，称作第2导通孔)108而电性连接。
进而，作为又一布线基板的构成，如日本专利特开2003-86941号公报(专利文献3)所示，例如最外层的绝缘树脂层2b形成为不含有玻璃布4作为基材的树脂主体的层，并且从最外层起的第2层绝缘树脂层2a形成为含有玻璃布4作为基材的层。
专利文献1：日本专利特开2003-124632号公报
专利文献2：日本专利特开2006-196656号公报
专利文献3：日本专利特开2003-86941号公报
发明内容
作为半导体装置(半导体封装)的形态，除了使用有布线基板(印刷布线基板)的BGA(Ball Grid Array)型半导体装置以外，还开发出使用有引线框架的QFP(Quad FlatPackage，方形扁平封装)型半导体装置等的各种品种。
而且，各种半导体装置均包含多个外部端子，以便在搭载在半导体装置内的半导体芯片、和配置在此半导体装置周边的外部设备(外部LSI(large-scale integrated circuit，大规模集成电路)之间，进行信号的输入输出。
此处，在BGA型半导体装置的情况下，将该多个外部端子(凸块电极)以矩阵状配置在布线基板的下表面(与搭载有半导体芯片的面相反一侧的面)侧，因此即便随着半导体装置的高功能化而使外部端子的数量有所增加，也可以抑制半导体装置的外形尺寸的大型化，在此方面比使用有引线框架的QFP型半导体装置更加有效。
然而，近年来有使组装有所述半导体装置的电子设备的外形尺寸进一步缩小(小、薄)的倾向。特别是在随着半导体装置的高功能化而使得形成于半导体芯片主面上的焊垫(电极)的数量有所增加后，必须形成多个布线图案，这些布线图案成为从搭载在布线基板上的半导体芯片起直到形成于布线基板下表面(背面)侧的外部端子为止的电流路径。
为了将成为该电流路径的布线图案高效地引导到所需的外部端子上，使用形成有多个布线层的多层布线基板较为有效，但如果随着半导体装置的高功能化而使得搭载在布线基板上表面侧的半导体芯片的数量也有所增加，则该布线层的数量也需要进一步增加，故而存在有布线基板的厚度越发增大的倾向。
因此，必须不仅考虑半导体装置的小型化、而且为了使半导体装置的安装高度也可以降低还要考虑半导体装置的薄型化来制造半导体装置。
因此，本申请案发明者特别对可以降低安装高度的半导体装置进行了研讨。
首先，为了降低半导体装置的安装高度，考虑将所使用的布线基板及搭载在此布线基板上的半导体芯片各自的厚度变薄。
然而，在使用与构成半导体芯片的材料所不同的材料来制造布线基板时，因各个热膨胀系数产生差异，故而如果在将半导体芯片搭载在布线基板上之后实施热处理，则会导致布线基板翘曲。如果增加布线基板的厚度，则布线基板的强度(硬度)也会提高，因此可抑制翘曲，但难以降低半导体装置的安装高度。
布线基板的厚度越薄，则布线基板的强度越下降，因此该翘曲的问题会显着出现。而且，如果翘曲的量变大，则即便已将半导体芯片搭载在布线基板上，也难以将所完成的半导体装置搭载在电子设备的母板(mother board)上。
因此，本申请案发明者对于使用有如所述专利文献1至3中所示的含浸有玻璃布的所谓半固化片(prepreg)状的布线基板(含有预浸渍材的布线基板)的情况进行了研讨。
预浸渍材不仅含有树脂，还含有玻璃布(纤维、填充料等)，因此该预浸渍材是不增加布线基板的厚度而可获得布线基板的强度的有效材料。
然而，本申请案发明者发现，如果使用预浸渍材，则重新产生以下问题。
如上所述，在布线基板上，必须形成布线图案，该布线图案成为从搭载在布线基板上的半导体芯片起直到形成于布线基板下表面(背面)侧的外部端子为止的电流路径，但如果由于半导体装置的高功能化而使得形成于半导体芯片主面上的焊垫(电极)的数量增加，则随之而必须将多个布线图案形成于布线基板上，从而半导体装置的小型化变得困难。
因此，为了抑制半导体装置的外形尺寸变大，考虑尽量缩小各布线图案间的间距。
为了抑制半导体装置的外形尺寸变大，可形成为使各布线图案间的间距尽可能地小。
然而，由于预浸渍材含有玻璃布，故而和几乎不含有玻璃布的树脂材料相比，加工精度较差。因此，难以将成为用以电性连接布线基板的上表面与下表面的路径的通道(通孔(through hole))的直径变小。
又，布线图案一般是通过如下方式而形成：在基材(预浸渍材)上预先形成籽晶层，然后通过电解电镀法，在此籽晶层上堆积特定厚度的电镀膜。这里，籽晶层的形成方法有：利用无电解电镀法的方法、及黏贴金属箔的方法。在无电解电镀法的情况下，可以按晶粒为单位在绝缘层上形成籽晶层，因而可以使籽晶层的厚度形成为比形成于预浸材料上的金属箔的厚度薄，所以在较细地形成布线图案的宽度时，通过无电解电镀法来形成籽晶层较为有效。
但是，由于预浸渍材含有玻璃布，故而其表面成为形成有微细凹凸的状态。因此，为了在预浸渍材的表面上形成布线图案，必须黏贴比通过无电解电镀法所形成的籽晶层更厚的金属箔，并在此金属箔上形成布线图案。
此处，对于在使籽晶层的厚度变化的情况下分别所形成的布线图案的宽度的不同点加以说明。图94及图95是表示分别形成于籽晶层上的布线图案的剖面图，图94表示通过无电解电镀法形成籽晶层的情况，图95表示使用比图94中籽晶层厚的金属箔作为籽晶层的情况。
在图94及图95中，如果籽晶层80的厚度较厚，则通过蚀刻处理所形成的布线图案81的宽度L1变宽。此原因在于，与图94所示的通过无电解电镀法所形成的籽晶层80a的宽度L1相比，如图95所示，使用有金属箔的籽晶层80b的宽度L1会形成得更宽。也就是说，难以缩小各布线图案81间的间距。
又，在形成布线图案81之后通过蚀刻去除多余的籽晶层80时，籽晶层80的厚度越厚，则蚀刻所需的时间越增多。如果蚀刻时间增多，则随之而使得构成布线图案81的电镀膜82的一部分(侧面等)也受到蚀刻而变细，因此在图95中，必须预先使布线图案81的线宽变粗。此结果为，蚀刻后所获得的布线图案81的配置间隔L2变宽。即，难以缩小各布线图案81间的配置间隔L2。
本发明的目的在于提供一种可以降低半导体装置的安装高度的技术。
又，本发明的另一目的在于提供一种可以实现半导体装置的窄间距化的技术。
又，本发明的又一目的在于提供一种可以实现半导体装置的小型化的技术。
本发明的所述以及其他的目的及新颖的特征，可以从本说明书的记述及随附图式而明白。
简单说明本申请案所揭示的发明中代表性发明的概要如下。
即，本发明的一实施形态的半导体装置包括：
布线基板，其含有形成有多个接合引线的上表面、及位于与所述上表面相反一侧且形成有多个焊盘的下表面；
半导体芯片，其含有形成有多个焊垫的主面，并搭载在所述布线基板的上表面上；
多个导电性构件，其将所述半导体芯片的所述多个焊垫、与所述布线基板的所述多个接合引线分别电性连接；以及
多个外部端子，其分别连接于所述布线基板的所述多个焊盘，
所述布线基板包含芯材，该芯材含有位于所述布线基板上表面侧的上表面、及位于所述布线基板下表面侧的下表面；
所述布线基板是在所述芯材的所述上下表面侧的各个上交替形成有多个布线层及多个绝缘层的多层布线基板；
所述多个接合引线是由所述多个布线层中最上层的布线层的一部分所构成；
所述多个焊盘是由所述多个布线层中最下层的布线层的一部分所构成；
所述芯材是含有纤维及树脂的第1绝缘层；
所述多个绝缘层包括含有纤维及树脂的第2绝缘层、以及纤维含量分别少于所述第1绝缘层及所述第2绝缘层的第3绝缘层；
所述第2绝缘层分别形成于所述芯材的所述上下表面侧；
所述第3绝缘层经由所述第2绝缘层而分别形成于所述芯材的所述上下表面侧；
所述最上层的布线层及所述最下层的布线层分别形成于所述第3绝缘层上。
[发明的效果]
简单说明本申请案所揭示的发明中代表性发明所获得的效果如下。
即，通过使用如下布线基板，可以降低半导体装置的安装高度：在含有纤维及树脂的第1绝缘层即芯材的上下，形成含有纤维及树脂的第2绝缘层，并且将纤维含有量分别少于第1绝缘层及第2绝缘层的第3绝缘层经由第2绝缘层而形成于芯材的上下。
附图说明
图1是从本发明第1实施形态的半导体装置中搭载有半导体芯片的布线基板的上表面侧观察的平面图。
图2是从图1所示的布线基板的下表面侧观察的平面图。
图3是图1所示的A-A线的剖面图。
图4是将图3的B部分放大后的剖面图。
图5是表示图1至图4所示的布线基板的第3层布线层的一部分的平面图。
图6是表示图1至图4所示的布线基板的第2层布线层的一部分的平面图。
图7是表示图1至图4所示的布线基板的第1层布线层的一部分的平面图。
图8是表示图1至图4所示的布线基板的第4层布线层的一部分的平面图。
图9是表示图1至图4所示的布线基板的第5层布线层的一部分的平面图。
图10是表示图1至图4所示的布线基板的第6层布线层的一部分的平面图。
图11是表示在芯材的上表面上形成有籽晶层的状态的剖面图。
图12是表示在籽晶层上设置有用以形成布线图案的抗蚀膜的状态的剖面图。
图13是表示在抗蚀膜的开口部上形成有成为布线图案的金属膜的状态的剖面图。
图14是表示去除抗蚀膜后的状态的剖面图。
图15是表示去除不需要的籽晶层后的状态的剖面图。
图16是将图1至图4所示的布线基板中的第2层布线图案与第3层布线图案(或者第5层的布线图案与第4层的布线图案)重叠后的平面图。
图17是表示在本发明第1实施形态的半导体装置的制造方法中所准备的多槽布线基板的上表面侧的平面图。
图18是表示图17所示的多槽布线基板的下表面侧的平面图。
图19是图17所示的C-C线的剖面图。
图20是在图17所示的多槽布线基板的上表面上涂布黏着材后的多槽布线基板的上表面侧的平面图。
图21是图20所示的C-C线的剖面图。
图22是表示将半导体芯片搭载在图12所示的多槽布线基板上的状态的布线基板上表面侧的平面图。
图23是图22所示的C-C线的剖面图。
图24是表示本发明第1实施形态的半导体装置的制造方法中打线接合工序后的状态的多槽布线基板的上表面侧的平面图。
图25是图24所示的C-C线的剖面图。
图26是表示对图24所示的多槽布线基板的上表面照射有等离子的状态的剖面图。
图27是本发明第1实施形态的半导体装置的制造方法中密封体形成后的布线基板的上表面侧的平面图。
图28是图27所示的C-C线的剖面图。
图29是本发明第1实施形态的半导体装置的制造方法中所使用的成型模具的剖面图。
图30是表示在图29所示的成型模具的下模面上搭载有图26所示的多槽布线基板的状态的剖面图。
图31是表示对图30所示的成型模具的模腔内供给树脂后的状态的剖面图。
图32是表示本发明第1实施形态的半导体装置的制造方法中将多个凸块电极接合之后的状态的多槽布线基板的下表面侧的平面图。
图33是图32所示的C-C线的剖面图。
图34是表示本发明第1实施形态的半导体装置的制造方法中切割工序的状态的剖面图。
图35是表示将已完成的半导体装置安装于母板上的状态的剖面图。
图36是从本发明第2实施形态的半导体装置中搭载有半导体芯片的布线基板的上表面侧观察的平面图。
图37是从图36所示的布线基板的下表面侧观察的平面图。
图38是图36所示的D-D线的剖面图。
图39是将图38的E部分放大后的剖面图。
图40是表示本发明第2实施形态的半导体装置的制造方法中将半导体芯片在布线基板上进行倒装芯片连接时的状态的剖面图。
图41是对本发明第3实施形态的半导体装置中的半导体装置的内部、及该半导体装置与外部设备之间的电路动作进行说明的电路框图。
图42是从本发明第3实施形态的半导体装置的搭载有半导体芯片的布线基板的上表面侧观察的平面图。
图43是图42所示的P部分的布线基板中的主要部分放大平面图。
图44是图42所示的F-F线的剖面图。
图45是将图44的H部分放大后的剖面图。
图46是图42所示的G-G线的放大剖面图。
图47是表示本发明第3实施形态的半导体装置的制造方法中所准备的多槽布线基板的上表面侧的平面图。
图48是表示图47所示的多槽布线基板的下表面侧的平面图。
图49是图47所示的J-J线的剖面图。
图50是从布线基板的上表面侧观察将微芯片在图47所示的布线基板上进行倒装芯片连接后的状态的平面图。
图51是图50所示的J-J线的剖面图。
图52是从多槽布线基板的上表面侧观察向图50所示的微芯片与布线基板之间供给有底部填充树脂的状态的平面图。
图53是图52所示的J-J线的剖面图。
图54是从多槽布线基板的上表面侧观察在图52所示的微芯片上叠层有存储器芯片的状态的平面图。
图55是图54所示的J-J线的剖面图。
图56是从多槽布线基板的上表面侧观察经由导线而将图54所示的存储器芯片与布线基板加以电性连接的状态的平面图。
图57是图56所示的J-J线的剖面图。
图58是从多槽布线基板的上表面侧观察在图56所示的布线基板上形成有密封体的状态的平面图。
图59是图58所示的J-J线的剖面图。
图60是本发明第4实施形态的半导体装置中的POP型半导体装置的剖面图。
图61是从图60所示的配置在上段侧的半导体装置的搭载有存储器芯片的布线基板的上表面侧观察的平面图。
图62是从图60所示的配置在下段侧的半导体装置的搭载有微芯片的布线基板的上表面侧观察的平面图。
图63是将图60的K部分放大后的剖面图。
图64是将与图63所示的剖面不同的剖面放大后的剖面图。
图65是图62所示的Q部分中的主要部分放大平面图。
图66是表示本发明第4实施形态的半导体装置的制造方法中的下段侧半导体装置的制造方法中所准备的多槽布线基板的上表面侧的平面图。
图67是表示图66所示的多槽布线基板的下表面侧的平面图。
图68是图66所示的L-L线的剖面图。
图69是从多槽布线基板的上表面侧观察将微芯片在图66所示的布线基板上进行倒装芯片连接后的状态的平面图。
图70是图69所示的L-L线的剖面图。
图71是从多槽布线基板的上表面侧观察向图69所示的微芯片与布线基板之间供给有底部填充树脂的状态的平面图。
图72是图71所示的L-L线的剖面图。
图73是表示在图69所示的多槽布线基板的下表面上连接有凸块电极的状态的平面图。
图74是图73所示的L-L线的剖面图。
图75是表示本发明第4实施形态的半导体装置的制造方法中的下段侧半导体装置的制造方法中切割工序的状态的剖面图。
图76是表示本发明第4实施形态的半导体装置的制造方法中的上段侧半导体装置的制造方法中所准备的多槽布线基板的上表面侧的平面图。
图77是表示本实施形态4的上段侧的半导体装置中所准备的多槽布线基板的下表面侧的平面图。
图78是图76所示的M-M线的剖面图。
图79是表示将第3层及第4层布线层形成于芯材的上下表面上的状态的部分剖面图。
图80是表示在芯材的上下表面上分别形成有第2绝缘层的状态的部分剖面图。
图81是表示在第2绝缘层上分别形成有第2层及第5层布线层的状态的部分剖面图。
图82是表示以分别覆盖第2层及第5层布线层的方式形成有第3绝缘层的状态的部分剖面图。
图83是表示在第3绝缘层上形成有第1层及第6层布线层的状态的部分剖面图。
图84是表示以使第1层及第6层布线层各自的一部分露出的方式形成有保护膜的状态的部分剖面图。
图85是表示图3所示的半导体装置的变形例的剖面图。
图86是表示图30所示的成形模具的变形例的主要部分放大剖面图。
图87是表示图42所示的半导体装置的变形例的平面图。
图88是图87所示的N-N线的剖面图，是表示图44所示的半导体装置的变形例的剖面图。
图89是表示图60所示的半导体装置的变形例的剖面图。
图90是表示图42所示的微芯片的变形例的主面侧的平面图。
图91是表示图42所示的布线基板的变形例的上表面侧的平面图。
图92是表示图45所示的布线基板的变形例的主要部分放大剖面图。
图93是表示图60所示的半导体装置的变形例的剖面图。
图94是表示使用有以无电解电镀法所形成的籽晶层的布线图案的剖面图。
图95是表示使用金属箔作为籽晶层的布线图案的剖面图。
[符号的说明]
1        半导体芯片
1a       主面(第1主面)
1b       背面(第1背面)
1c       焊垫(第1焊垫、电极)
1cSIG    焊垫(界面用焊垫)
1cVdd    焊垫(电源电位用焊垫)
1cGND    焊垫(基准电位用焊垫)
2        布线基板(基板)
2a       上表面(表面、第1面)
2b       下表面(背面、第2面)
2c       接合引线(导线连接用引线、第2接合引线)
2cSIG    接合引线(界面用接合引线)
2cIIF     接合引线(内部界面用接合引线)
2cVdd     接合引线(电源电位用接合引线)
2cGND     接合引线(基准电位用接合引线)
2d        焊盘(第1焊盘)
2e        凸块电极(外部端子)
2f        芯材(芯层、第1绝缘层)
2fa       上表面(第3面)
2fb       下表面(第4面)
2fc       贯通孔(通道、通孔)
2fd       布线(通孔布线)
2fe       树脂(通孔填充用树脂)
2g        布线层
2g1       布线层(芯片搭载面布线层)
2g2       布线层(第2上表面侧布线层)
2g3       布线层(第1上表面侧布线层)
2g4       布线层(第1下表面侧布线层)
2g5       布线层(第2下表面侧布线层)
2g6       布线层(背面布线层)
2h        绝缘层
2hp       绝缘层(第2绝缘层、第2绝缘膜)
2hpSH     开口部(第2绝缘层用开口部)
2ha       绝缘层(第3绝缘层、第3绝缘膜)
2haSH     开口部(第3绝缘层用开口部)
2j、2k    布线(金属膜)
2m        树脂膜(阻焊膜、保护膜)
2CL       时钟脉冲信号用布线图案
2SIG      第1布线图案(信号用布线图案)
2Vdd      第2布线图案(电源电位用布线图案)
2GND      第3布线图案(基准电位用布线图案)
3         黏着材
4         导线(导电性构件、第2导电性构件)
4a                           滚珠部
5                            密封体(密封树脂)
5a                           树脂
6                            基材(第1绝缘层、第2绝缘层、第3绝缘层)
7                            籽晶层(金属薄膜)
8                            抗蚀膜
9                            开口部
10、20、30、60、61、62、64   半导体装置
11、36、42、53               布线基板(多槽布线基板)
11a                          上表面
11b                          下表面
11c                          产品形成区域(装置形成区域)
11d                          切割区域
11e                          芯片搭载部
12                           成形模具
12a                          上模(第1模具)
12b                          下模(第2模具)
12c                          模腔
12ca                         侧面
12d                          栅极部
12e                          通气孔部
12f                          真空吸附孔
13                           切割胶带
14                           切割刀片
15                           母板(安装基板)
16                           金属膜(电解电镀膜)
21                           凸块电极(导电性构件、第1导电性构件、突起状电极)
22                           焊锡(导电性构件)
23                           底部填充树脂(密封树脂、第1密封体)
24                           布线基板(基板)
24c                          接合引线(倒装芯片连接用引线、第1接合引线)
24cIIF     接合引线(内部界面用第1接合引线)
25         加热台
26         工具(夹具)
31         微芯片(第1半导体芯片)
31a        主面(第1主面)
31b        背面(第1背面)
31c        焊垫(第1焊垫、电极)
31cVdd     焊垫(电源电位用焊垫)
31cGND     焊垫(基准电位用焊垫)
31cIIF     焊垫(内部界面用焊垫、电极)
31cOIF     焊垫(外部界面用焊垫、电极)
32、63     存储器芯片(第2半导体芯片)
32a        主面(第2主面)
32b        背面(第2背面)
32c        焊垫(第2焊垫、电极)
32cIIF     焊垫(内部界面用焊垫、电极)
32cVdd     焊垫(电源电位用焊垫)
32cGND     焊垫(基准电位用焊垫)
33         外部设备(外部LSI)
34         布线基板(基板)
35         黏着材
37         喷嘴
40         半导体装置(第1半导体装置)
41         布线基板(第1布线基板、微芯片用布线基板)
41c        焊盘(电极、第2接合引线)
41cIIF     焊盘(内部界面用第2接合引线)
41cVdd     焊盘(电源电位用第2接合引线)
41cGND     焊盘(基准电位用第2接合引线)
50         半导体装置(第2半导体装置)
51         布线基板(第2布线基板、存储器芯片用布线基板)
51a        上表面
51b                下表面
51c                接合引线
51d                焊盘(第2焊盘)
52                 凸块电极(半导体装置连接用导电性构件)
65                 布线基板(基板)
80、80a、80b       籽晶层
81                 布线图案
82                 电镀膜
L1                 宽度
L2                 配置间隔
PL                 箭头
具体实施方式
(本申请案的记载形式、基本术语、用法的说明)
在本申请案中，根据需要，实施形态的记载为了方便起见而分为多个部分等进行记载，但除了已特别明示并非如此的情况以外，所述多个部分并非彼此一个个地独立，而是无论记载的先后，单一例的各部分、其中的一方是另一方的一部分详细情况或者一部分或全部的变形例等。而且，原则上，省略相同部分的重复说明。又，除了已特别明示并非如此的情况、理论上限定于此数的情况、以及根据文章前后显然可知并非如此的情况以外，实施形态的各构成要素并不是必须的构成要素。
同样地，在实施形态等的记载中，关于材料、组成等，即便称作「包含A的X」等，除了已特别明示并非如此的情况、及根据文章前后显然可知并非如此的情况以外，也不排除将A以外的要素作为主要构成要素之一的情况。例如，如果提及成分，则是指「包含以A作为主要成分的X」等。例如，即便称作「硅构件」等，也并不限定于纯粹的硅，当然还包含SiGe(硅锗)合金或者以其他的硅作为主要成分的多元合金、其他添加物等的构件。又，即便称作镀金、铜层、镀镍等，除了已特别明示并非如此的情况以外，也并不仅指纯粹的物质，还包含分别以金、铜、镍等作为主要成分的构件。
进而，当提及特定的数值、数量时，除了已特别明示并非如此的情况、理论上限定于此数的情况、以及根据文章前后显然可知并非如此的情况以外，可以是超出此特定数值的数值，也可以是不足此特定数值的数值。
(实施形态1)
首先，使用图1至图3，对本实施形态1的半导体装置(半导体集成电路装置)10的概略构成加以说明。
图1是从本实施形态1的搭载有半导体芯片的布线基板(基板)的上表面(表面)侧观察的平面图，图2是从位与图1所示的布线基板的与上表面相反一侧的下表面(背面)侧观察的平面图，图3是图1所示的A-A线的剖面图。另外，如图3所示，在布线基板的上表面上，形成有对半导体芯片进行密封的密封体(树脂密封体)，但为了了解内部构成，图1为排除了该密封体的图式。以下，在将从搭载有半导体芯片的布线基板的上表面观察的平面图加以图示时，同样省略密封体的图示。
如图1及图3所示，在本实施形态1的半导体装置10中，半导体芯片1以使半导体芯片1的背面1b与布线基板2的上表面(表面、第1面)2a相对的方式，经由黏着材3而搭载在布线基板2的上表面2a上。即，面朝上(face up)安装。又，形成于半导体芯片1的主面1a上的多个焊垫(电极)1c经由作为导电性构件的多个导线4而与形成于布线基板2的上表面2a上的多个接合引线(导线连接用引线)2c分别电性连接。又，在布线基板2的上表面2a上，形成有对半导体芯片1及多个导线4进行密封、由树脂所构成的密封体(树脂密封体)5。另外，如图3所示，在布线基板2的下表面(背面、第2面)2b上，形成有多个焊盘(电极、焊垫)2d，在此多个焊盘2d上分别接合有成为半导体装置10的外部端子的多个凸块电极(外部端子)2e。如图2所示，多个凸块电极2e在平面形状包含四角形的布线基板2的下表面2b上以矩阵状而配置。即，不仅在布线基板2的周缘部，而且在布线基板2的下表面2b的中央部也形成有凸块电极2e。
接着，以下对各构成(半导体芯片1、布线基板2等)的详细情况加以说明。
如图1所示，半导体芯片1的与厚度方向交叉的面的平面形状包含四角形，在本实施形态中为正方形。此处，半导体芯片1的材料中使用有硅(Si)。又，如图3所示，半导体芯片1含有主面1a、及位于与该主面相反一侧的背面1b。而且，在半导体芯片1的主面1a上，例如形成有对从配置在半导体装置10的周边的外部设备(外部LSI)所供给的信号(输入输出数据)进行转换的运算处理电路(未图示)。
又，在半导体芯片1的主面上，沿着各边形成有多个焊垫1c。另外，该多个焊垫1c包括：第1界面用焊垫(第1外部界面用焊垫)1cSIG，其与所述运算处理电路电性连接，并输入从外部设备所供给的信号；第2界面用焊垫(第2外部界面用焊垫)1cSIG，其与所述运算处理电路电性连接，并输出通过运算处理电路所转换的信号；电源电位用焊垫1cVdd，其输入从外部设备所供给的电源电位；以及基准电位用焊垫1cGND，其输入从外部设备所供给的基准电位(GND电位)。又，界面用焊垫1cSIG经由导线4而电性连接于界面用接合引线2cSIG，电源电位用焊垫1cVdd经由导线4而电性连接于电源电位用接合引线2cVdd，基准电位用焊垫1cGND经由导线4而电性连接于基准电位用接合引线2cGND。另外，各焊垫1c是由金属所构成，在本实施形态中，例如由铝(Al)构成。
如图1及图2所示，布线基板2的与厚度方向交叉的面的平面形状包含四角形，在本实施形态中为正方形。又，如图3所示，布线基板2含有上表面2a、及位于与该上表面2a相反一侧的下表面2b。而且，如图1及图3所示，在布线基板2的上表面2a的中央部上，设置有用以搭载半导体芯片1的区域(芯片搭载部)，在此区域的周围，沿着布线基板2的各边而形成有多个接合引线2c。
另一方面，在布线基板2的下表面2b上，以矩阵状配置有多个焊盘2d，进而，在此多个焊盘2d上，连接(接合)有作为外部端子的多个凸块电极2e。另外，接合引线2c及焊盘2d分别是由金属所构成，在本实施形态中，例如由铜(Cu)构成。又，凸块电极2e是实质上不含铅(Pb)的所谓无铅焊锡，例如只有Sn(锡)、Sn(锡)-Bi(铋)、或Sn(锡)-Ag(银)-Cu(铜)等。此处，所谓无铅焊锡，是指铅(Pb)的含量为0.1wt％以下，此含量被定为RoHs(Restriction of Hazardous Substances，有害物质限定标准)指令的基准。
又，布线基板2含有芯材(芯层、第1绝缘层)2f，且该布线基板2是在此芯材2f的上表面(第3面)2fa及下表面(第4面)2fb侧分别交替叠层有多个布线层2g及多个绝缘层2h的多层布线基板。使用图4，对此多层布线基板的详细构成进行说明。
图4是将图3所示的B部分放大后的剖面图。本实施形态的布线基板2是含有在芯材2f的上下表面2fa、2fb侧分别形成有各3层布线层2g的共计6层布线层2g的多层布线基板。又，所述多个接合引线2c是由该多个布线层2g中最上层的布线层(距离芯材2f的上表面2fa最远的布线层、第1层布线层、芯片搭载面布线层)2g1的一部分所构成。另一方面，所述多个焊盘2d是由该多个布线层2g中最下层的布线层(距离芯材2f的下表面2fb最远的布线层、第6层布线层、背面布线层)2g6的一部分所构成。
此处，芯材(芯层)2f是含有玻璃布及填充料等的纤维及树脂的称作所谓预浸渍材的绝缘层(第1绝缘层、第1绝缘膜)，在本实施形态中，例如是由100～400μm的厚度构成。
又，多个绝缘层2h包括：形成于芯材(第1绝缘层)2f的上下、含有玻璃布及填充料等的纤维及树脂的同样被称作预浸渍材的绝缘层(第2绝缘层、第2绝缘膜)2hp；以及经由该第2绝缘层2hp而于芯材2f的上下所形成的实质上不含有所述纤维而是仅由树脂所构成的绝缘层(第3绝缘层、第3绝缘膜)2ha。另外，对第3绝缘层2ha实质上不含有所述纤维而仅由树脂所构成的情况进行了说明，但实际上所述第3绝缘层2ha也含有微量的纤维，如果要与所述预浸渍材进行大致区别，则以比预浸渍材中所含的纤维量少的绝缘层作为对象。又，第2绝缘层2hp的厚度形成为比芯材(第1绝缘层)2f的厚度薄，在本实施形态中，例如为40～50μm。又，第3绝缘层2ha的厚度形成为比芯材2f及第2绝缘层2hp各自的厚度薄，在本实施形态中，例如为30μm。
接下来，再使用图4至10，对多个布线层与多个绝缘层的配置关系(叠层顺序)进行详细说明。这里，图5是将图1至图4所示的布线基板的第3层布线层的一部分放大后的平面图，图6是将图1至图4所示的布线基板的第2层布线层的一部分放大后的平面图，图7是将图1至图4所示的布线基板的第1层布线层的一部分放大后的平面图，图8是将图1至图4所示的布线基板的第4层布线层的一部分放大后的平面图，图9是将图1至图4所示的布线基板的第5层布线层的一部分放大后的平面图，图10是将图1至图4所示的布线基板的第6层布线层的一部分放大后的平面图。另外，图5、图6、图7分别表示各布线层的上表面侧的平面，图8、图9、图10分别表示各布线层的下表面侧的平面。
首先，在芯材(芯层、第1绝缘层)2f的上表面(表面、第3面)2fa上，形成有如图4及图5所示的含有多个布线图案的布线层(第1上表面侧布线层)2g3。另外，该布线层2g3相当于6层的多层布线基板的第3层布线层。
而且，在此第3层布线层2g3上，以使该第3层布线层2g3的一部分(多个布线图案各自的一部分)露出的方式，形成有含有纤维及树脂的绝缘层(第2绝缘层)2hp。另外，第3层布线层2g3的一部分从形成于该绝缘层(第2绝缘层)2hp上的开口部(第2绝缘层用开口部)2hpSH露出。
而且，在此第2绝缘层2hp上，形成有如图6所示的含有多个布线图案的布线层(第2上表面侧布线层)2g2。另外，该布线层2g2相当于6层的多层布线基板的第2层布线层2g2。又，该第2层布线层2g2经由形成于第2绝缘层2hp的开口部2hpSH内的布线(金属膜)2j而与第3层布线层2g3电性连接。
而且，在此第2层布线层2g2上，以使该第2层布线层2g2的一部分(多个布线图案各自的一部分)露出的方式，形成有实质上不含有纤维而仅由树脂所构成的绝缘层(第3绝缘层)2ha。另外，第2层布线层2g2的一部分从形成于该绝缘层(第3绝缘层)2ha上的开口部(第3绝缘层用开口部)2haSH露出。此处，第3绝缘层2ha几乎不含纤维，而是大致仅由树脂所构成，故而与比第3绝缘层2ha含有更多纤维的第2绝缘层2hp相比，加工更容易，从而可以形成为：使形成于第3绝缘层2ha上的开口部(第3绝缘层用开口部)2haSH的直径小于形成于第2绝缘层2hp上的开口部(第2绝缘层用开口部)2hpSH的直径。
而且，在此第3绝缘层2ha上，形成有如图7所示的含有多个布线图案的布线层(第3上表面侧布线层)2g1。另外，该布线层2g1相当于6层的多层布线基板的第1层(最上层)的布线层2g1。又，该第1层布线层2g1经由形成于第3绝缘层2ha的开口部2haSH内的布线(金属膜)2k(图6参照)而与第2层布线层电性连接。
进而，在此第1层布线层2g1上，以使该第1层布线层2g1的一部分(多个布线图案各自的一部分)露出的方式，形成有绝缘性的树脂膜(阻焊膜)2m(参照图4)来作为保护膜。另外，所述多个接合引线2c分别是形成于第1层上的布线层2g1(布线图案)的一部分，且相当于从该树脂膜2m露出的部分。
另一方面，关于芯材2f的下表面(背面)2fb侧，与芯材2f的上表面2fa侧的构成相同，在芯材(芯层、第1绝缘层)2f的下表面(背面、第4面)2fb上，形成有如图4及图8所示的含有多个布线图案的布线层(第1下表面侧布线层)2g4。另外，该布线层2g4相当于6层的多层布线基板的第4层布线层2g4。又，第4层布线层2g4经由到达芯材2f的上下表面2fa、2fb的贯通孔(通道、通孔)2fc内部所形成的布线(通孔布线)2fd而与第3层布线层2g3电性连接。又，该贯通孔2fc的直径大于各绝缘层(第2绝缘层、第3绝缘层)2hp、2ha上所形成的开口部的直径，所以在贯通孔的内部，填充有树脂(通孔填充用树脂)2fe。
而且，在此第4层布线层2g4上(在芯材2f的下表面2fb侧所配置的第4层布线层2g4的下表面侧)，以使该第4层布线层2g4的一部分(多个布线图案各自的一部分)露出的方式，形成有含有纤维及树脂的绝缘层(第2绝缘层)2hp。另外，第4层布线层2g4的一部分从形成于该绝缘层(第2绝缘层)2hp上的开口部(第2绝缘层用开口部)2hpSH露出。
而且，在此第2绝缘层2hp上(在芯材2f的下表面2fb侧所配置的第2绝缘层2hp的下表面侧)，形成有如图9所示的含有多个布线图案的布线层(第2下表面侧布线层)2g5。另外，该布线层2g5相当于6层的多层布线基板的第5层布线层2g5。又，该第5层布线层2g5经由形成于第2绝缘层2hp的开口部2hpSH内的布线(金属膜)2j而与第4层布线层2g4电性连接。
又，在此第5层布线层2g5上(在芯材2f的下表面2fb侧所配置的第5层布线层2g5的下表面侧)，以使该第5层布线层2g5的一部分(多个布线图案各自的一部分)露出的方式，形成有实质上不含有纤维而仅由树脂所构成的绝缘层(第3绝缘层)2ha。另外，第5层布线层2g5的一部分从形成于该绝缘层(第3绝缘层)2ha上的开口部(第3绝缘层用开口部)2haSH露出。
而且，在此第3绝缘层2ha上(在芯材2f的下表面2fb侧所配置的第3绝缘层2ha的下表面侧)，形成有如图10所示的含有多个布线图案的布线层(第3下表面侧布线层)2g6。另外，该布线层2g6相当于6层的多层布线基板的第6层(最下层)布线层2g6。又，该第6层布线层经由形成于第3绝缘层的开口部内的布线(金属膜)2k而与第5层布线层电性连接。
进而，在此第6层布线层2g6上(在芯材2f的下表面2fb侧所配置的第6层布线层2g6的下表面侧)，以使该第6层布线层2g6的一部分(多个布线图案各自的一部分)露出的方式，形成有绝缘性的树脂膜(阻焊膜)2m(参照图4)来作为保护膜。另外，所述多个焊盘2d分别是形成于第6层布线图案的一部分，且相当于从该树脂膜2m露出的部分。
又，各个布线层2g是通过图11至图15所示的半加成(semiadditive)法而形成。以下，说明详细的顺序。图11至图15是用以说明本实施形态的各布线层的形成方法的放大剖面图。
首先，如图11所示，准备好在其中一个面(此处，以上面进行说明)上形成有籽晶层(金属薄膜)7的基材(第1绝缘层、第2绝缘层、第3绝缘层)6。
接着，如图12所示，在籽晶层7上形成抗蚀膜8之后，以使仅形成有布线图案的部分露出的方式，在此抗蚀膜8上形成开口部9。
接着，如图13所示，在此抗蚀膜8的开口部9内，通过电解电镀法而形成成为布线层2g的金属膜(电镀膜)16。
然后，如图14所示，去除抗蚀膜8。
最后，如图15所示，通过蚀刻而去除布线图案中无需的部分(未被金属膜16所覆盖的部分)，以此形成图5至图10所示的各布线图案2SIG、2Vdd、2GND。此时，因为通过蚀刻而去除籽晶膜7，所以残存的籽晶膜7的侧面并未成为完全垂直的状态，而是稍有倾斜。
又，如果籽晶层7的厚度变厚，则在通过蚀刻而去除多余的籽晶层7时，蚀刻时间会增加。如果蚀刻时间增长，则有时甚至金属膜16的一部分或被金属膜16所覆盖的籽晶层7的部分也会被去除。因此，为了防止无法以特定的线宽形成布线图案，当籽晶层7的厚度较厚时，必须预先使布线图案的线宽形成得较粗。这样，各布线图案的线宽可归限为特定的尺寸，但如果这样考虑蚀刻工序而预先使布线图案的线宽较粗，则如上所述会产生难以使各布线图案的配置间隔变窄的新问题。因此，优选籽晶层7的厚度形成得尽可能薄。根据此观点，与在基材6上黏贴Cu等金属箔而形成籽晶层7的情况相比，在基材6的表面上例如通过无电解电镀法而形成Cu等金属薄膜(金属膜6)时，可以更薄地形成籽晶层7，所述更佳。其原因在于，如果通过无电解电镀法而形成，则与黏贴金属箔的情况相比，可使金属膜6的厚度形成得较薄。
又，在第3层及第4层布线层2g3、2g4上，在所述半导体芯片1的多个焊垫1c中，与电源电位用焊垫1cVdd或基准电位用焊垫1cGND电性连接的第2、第3布线图案(电源电位用布线图案、基准电位用布线图案)2Vdd、2GND的数量，比起与主要成为信号传递路径的界面用焊垫(第1界面用焊垫、第2界面用焊垫)1cSIG电性连接的第1布线图案(信号用布线图案)2SIG的数量而更多地被引导。即，和与界面用焊垫1cSIG电性连接的第1布线图案2SIG的总面积相比，与电源电位用焊垫1cVdd或基准电位用焊垫1cGND电性连接的第2、第3布线图案2Vdd、2GND的总面积更大。
其理由在于：首先，如上所述，形成于预浸渍材(芯材2f或第2绝缘层2hp)上的布线图案是使用黏贴金属箔的方法来作为籽晶层7的形成方法，因此，与可应用不同的形成方法(无电解电镀法)来作为籽晶层7的形成方法的情况相比，难以比在不含有纤维的第3绝缘层2ha上所形成的布线图案的间距更窄。
然而，为了使形成于半导体芯片1的主面1a上的运算处理电路稳定驱动，可供给尽可能多的电源电位或基准电位，与分离作为多个布线图案的电流路径(供给电位的路径)相比，如图5及图8所示，优选例如形成为一个宽度较粗的布线图案。
因此，本实施形态中，在由于加工精度的问题而特别难以窄间距化的第3及第4层布线层2g3、2g4上，优先引导有电源电位或基准电位用的电流路径。而且，相同电位(电源电位或者基准电位)时无需特别分割布线图案，所以如图5及图8所示，用以供给电源电位或基准电位的第2、第3布线图案2Vdd、2GND是与界面用焊垫1cSIG电性连接，并且以与用以供给信号的第1布线图案2SIG的宽度相比(面积)更粗(更大)的平坦状而形成。
另一方面，在第1层及第6层布线层2g1、2g6上，在所述半导体芯片1的多个焊垫1c中，与界面用焊垫1cSIG电性连接的第1布线图案2SIG的数量，比起与电源电位用焊垫1cVdd或者基准电位用焊垫1cGND电性连接的第2、第3布线图案2Vdd、2GND的数量而更多地被引导。即，和与电源电位用焊垫1cVdd或者基准电位用焊垫1cGND电性连接的第2、第3布线图案2Vdd、2GND的总面积相比，与界面用焊垫1cSIG电性连接的第1布线图案2SIG的总面积更大。
其理由在于：在几乎不含有纤维而大致仅由树脂构成的绝缘层(第3绝缘层)2ha上所形成的布线图案的间距，可以比在预浸渍材(芯材2f或第2绝缘层2hp)上所形成的布线图案的间距更窄。
此处，可以使在几乎不含有纤维而大致仅由树脂构成的第3绝缘层2ha上所形成的布线图案的间距比在预浸渍材上所形成的布线图案的间距更狭窄的理由如下。
首先，对于几乎不含有纤维而大致仅由树脂构成的第3绝缘层2ha而言，因为几乎不含有玻璃布及填充料等的纤维，所以可以按所需的大小而形成一开口部2haSH，该开口部2haSH成为用以电性连接形成于该第3绝缘层2ha的上下的布线层2g1、2g2(或者布线层2g5、2g6)的路径。另一方面，对于预浸渍材而言，因为不仅指树脂，还包含纤维，所以在形成开口部2hpSH时，该纤维将成为阻碍。因此，必须考虑去除该纤维而形成比所需的开口径更大。即，如图6及图9所示，形成于预浸渍材上的开口部(通道)2hpSH的直径大于形成于几乎不含有纤维而大致仅由树脂所构成的绝缘层上的开口部2haSH的直径。这是布线图案的间距产生差异的原因之一。
又，第2个理由是，对于几乎不含有纤维而大致仅由树脂所构成的第3绝缘层2ha而言，因为几乎不含有纤维，所以相应地该第3绝缘层2ha的表面会成为大致平坦的状态(比预浸渍材表面的平坦度高的状态)。因此，可以通过无电解电镀法而形成用以形成布线层2g1、2g6的籽晶层7。另外，通过无电解电镀法所形成的籽晶层7能够以晶粒为单位而在第3绝缘层2ha上形成籽晶层7，故而可以使膜厚比形成于预浸渍材上的金属箔更薄。而且，如果籽晶层7的膜厚较薄，则蚀刻工序后的籽晶层的侧面变得大致垂直，因而可以使布线图案的宽度较细。又，通过使籽晶层7的膜厚较薄，从而可以在蚀刻工序中以短时间去除无需的籽晶层7(未被金属膜16所覆盖的区域的籽晶层7)，所以不必考虑蚀刻而使布线图案预先形成为比特定尺寸更粗。因此，可以缩小相邻的布线图案的配置间距。
这样，在本实施形态1的半导体装置1中，使用由芯材(第1绝缘层)2f、绝缘层(第2绝缘层)2hp及绝缘层(第3绝缘层)2ha所构成的多层布线基板2，其中，所述芯材(第1绝缘层)2f含有玻璃布或填充料等的纤维及树脂，被称作所谓预浸渍材，所述绝缘层(第2绝缘层)2hp同样含有玻璃布或填充料等的纤维及树脂，被称作预浸渍材，所述绝缘层(第3绝缘层)2ha实质上不含有所述纤维，而大致仅由树脂所构成。因此，即便使布线基板2的厚度变薄，也可以确保布线基板2的强度(硬度)。即，可以确保特定的强度(硬度)，且可以降低半导体装置的安装高度。另外，本实施形态1的布线基板2的厚度即便为如下布线基板(比较例的布线基板，省略图示)的约2/3的厚度，也可以确保与该比较例的布线基板大致同等的强度(硬度)，所述比较例的布线基板如图4所示，在第2绝缘层2hp中不使用预浸渍材，而是由几乎不含有纤维而大致仅由树脂所构成的绝缘层来分别构成第2绝缘层2hp及第3绝缘层2ha。
又，在本实施形态1的半导体装置1中，因使用布线基板2，故而即便使布线基板2的厚度进一步变薄，也可以确保布线基板2的强度(硬度)，并可以进一步降低半导体装置10的安装高度，所述布线基板2使第2绝缘层2hp的厚度形成得比第1绝缘层(芯材2f)的厚度更薄，进而使第3绝缘层2ha的厚度形成得比第2绝缘层2hp的厚度更薄。
又，在本实施形态1的半导体装置1中，因使用布线基板2，故而可通过无电解电镀法而形成在最上层(第1层)或者最下层(第6层)上所形成的接合引线2c或者焊盘2d各自的籽晶层7，所述布线基板2在包含预浸渍材的芯材(第1绝缘层)2f的上下，形成同样包含预浸渍材的第2绝缘层2hp，并经由该第2绝缘层2hp而在芯材的上下，形成大致仅由树脂所构成的第3绝缘层2ha。该结果，可使所述间距比形成于预浸渍材上的布线图案的间距更窄，从而可应对伴随半导体装置10的高功能化而产生的多针脚化。
又，在本实施形态1的半导体装置10的布线基板2中，在可应对窄间距化的第3绝缘层2ha上，优先引导必须彼此分割而配置的用以供给信号的电流路径(第1布线图案2SIG)。又，在与第3绝缘层2ha相比更难以窄间距化的第2绝缘层2hp上，优先引导也可以作为一个宽度较粗的布线图案而形成的电源电位或基准电位用的电流路径(第2布线图案2Vdd、第3布线图案2GND)。因此，即便搭载在布线基板2的上表面2a上的半导体芯片1的多个焊垫1c的数量已增加，也可以在受限的布线层数内高效地引导多种电流路径(布线图案)，从而能实现布线基板2的薄型化及小型化。该结果，不仅可以降低半导体装置10的安装高度，而且也可以实现半导体装置10的小型化。
又，在本实施形态1的半导体装置10中，因使用将相同数量(3层)的布线层及绝缘层分别形成于芯材的表面和背面上的布线基板2，故而可以保持布线基板2的平坦度，在搭载半导体芯片1的工序中，在半导体芯片1的背面1b与布线基板2的上表面2a之间不会产生间隙而搭载半导体芯片1。
又，在本实施形态1的半导体装置10中，将用以供给电源电位或基准电位的布线图案(第2布线图案2Vdd、第3布线图案2GND)，优先引导到比起含有以无电解电镀法所形成的籽晶层7的第1层及第6层布线层2g1、2g6更厚的第3层及第4层布线层2g3、2g4，故而使得成为电源电位或基准电位的供给路径的第3层及第4层布线层2g3、2g4的电阻值低于第1层及第6层布线层2g1、2g6，因此可以稳定电源电位或基准电位，从而可以提高半导体装置10的可靠性。
又，在本实施形态1的半导体装置10中，覆盖第3层及第4层布线层2g3、2g4的预浸渍材(第2绝缘层2hp)也含有纤维。因此，与覆盖第2层及第5层布线层2g2、2g5的绝缘层(第3绝缘层2ha)相比，介电常数更高。所以，如果在与供给电源电位或基准电位的第3层或者第4层布线层(布线图案)2g3、2g4平面重叠的位置上，配置有第2层或者第5层布线层(布线图案)2g2、2g5，则该预浸渍材中会产生寄生电容。
此处，在半导体芯片1的主面1a上，如上所述形成有运算处理电路，并将数据信号、指令信号、地址信号、时钟脉冲信号等从外部设备经由多个布线图案而供给到该运算处理电路。其中，特别是时钟脉冲信号容易受到噪音或寄生电容的影响，故而为了不与供给电源电位或者基准电位的布线图案平面重叠，时钟脉冲信号用的布线图案2CL(参照图16)优选形成各自的布线图案。
图16是使本实施形态1的第2层布线图案与第3层布线图案(或者，第5层布线图案与第4层布线图案)重叠后的平面图。在本实施形态1中，如图16所示，例如在形成为平坦状的第3层(或者第4层)布线图案中，与时钟脉冲信号用的布线图案2CL平面重叠的区域不会形成布线图案(例如，第2布线图案2Vdd或者第3布线图案2GND)。由此，可以提高半导体装置10的可靠性。
又，在本实施形态1的半导体装置10中，由密封体5覆盖着半导体芯片1，因此可以保护半导体芯片1，从而可以提高半导体装置10的可靠性。
又，在本实施形态1的半导体装置10中，不仅半导体芯片1，而且多个导线4也被密封体5所覆盖，所以能保护半导体芯片1，并且可以抑制导线4上附着有异物的问题、导线4断线的问题等，从而可以提高半导体装置10的可靠性。
又，在本实施形态1的半导体装置10中，在布线基板2的下表面上以矩阵状配置有多个焊盘2d及多个凸块电极2e，故而不增加布线基板2的外形尺寸便可应对伴随半导体装置10的高功能化而产生的多针脚化。
进而，在本实施形态1的半导体装置10中，凸块电极2e使用无铅焊锡，因此可以和环境污染问题的对策相对应。
接下来，以下使用图17至图34来说明本实施形态1的半导体装置10的制造方法。图1 7至图34是用以说明本实施形态1的半导体装置10的制造方法的示图。图17是表示本实施形态1的已准备的多槽布线基板的上表面侧的平面图。图18是表示图17所示的多槽布线基板的下表面侧的平面图。图19是图17所示的C-C线的剖面图。图20是本实施形态1的涂布了黏着材之后的多槽布线基板的上表面侧的平面图。图21是图20所示的C-C线的剖面图。图22是表示本实施形态1的将半导体芯片搭载在多槽布线基板上的状态的多槽布线基板的上表面侧的平面图。图23是图22所示的C-C线的剖面图。图24是表示本实施形态1的打线接合工序后的状态的多槽布线基板的上表面侧的平面图。图25是图24所示的C-C线的剖面图。图26是表示本实施形态1的对多槽布线基板的上表面照射有等离子的状态的剖面图。图27是本实施形态1的密封体形成后的多槽布线基板的上表面侧的平面图。图28是图27所示的C-C线的剖面图。图29是本实施形态1中所使用的成型模具的剖面图。图30是表示在成型模具的下模面上搭载有多槽布线基板的状态的剖面图。图31是表示向成型模具的模腔内供给树脂后的状态的剖面图。图32是表示本实施形态1的将多个凸块电极接合后的状态的多槽布线基板的下表面侧的平面图。图33是图32所示的C-C线的剖面图。图34是表示本实施形态1的切割工序的状态的剖面图。
首先，准备如图17至图19所示的含有多个产品形成区域(装置形成区域)11c、及位于该多个产品形成区域11c之间的切割区域11d的多槽布线基板11。另外，如图17所示，在布线基板11的上表面11a上，形成有在之后的工序中搭载有半导体芯片1(参照图1)的芯片搭载部11e、及以包围该芯片搭载部11e的方式形成有多个接合引线2c。又，如图18所示，在布线基板11的下表面11b上，形成有多个焊盘2d。
其次，如图20及图21所示，在布线基板11含有的多个产品形成区域11c的各个上涂布黏着材3。此处，本实施形态1中使用的黏着材3包含糊状的热固性树脂。
接着，如图22及图23所示，在多个产品形成区域11c的各个上经由黏着材3而搭载有半导体芯片1。此时，以使半导体芯片1的背面1b与布线基板11的上表面11a相对的方式，将半导体芯片1搭载在布线基板11的上表面11a上。又，本实施形态中使用的黏着材3是热固性的黏着材，所以在将半导体芯片1配置到布线基板11的芯片搭载部11e(参照图20)之后施加热，这样可使该黏着材3硬化，以固定半导体芯片1。
其次，如图24及图25所示，将形成于半导体芯片1的主面1a上的多个焊垫1c、与形成于布线基板11的上表面11a上的多个接合引线2c，经由作为导电性构件的多个导线4而分别电性连接。另外，在本实施形态中，同时使用超声波及热压接合而进行，作为打线接合的方式，是将导线4的一端部连接于半导体芯片1的焊垫1c侧后、将导线4的另一端部与布线基板11的接合引线2c相连接的所谓正接合方式。又，如图25所示(详细情况参照图4)，在半导体芯片1的焊垫1c上，在毛细管的负荷作用下接合有滚珠部4a(参照图4)，该滚珠部4a是通过使从毛细管(省略图示)的前端部突出的导线4的一端部放电所形成。将该滚珠部4a形成于导线4的一端部，从而可以进一步提高1st侧的焊垫与导线4的接合强度。
其次，如图26所示，从布线基板11的上表面11a侧照射等离子(在图26中用箭头PL表示)。此目的在于提高之后的工序中所形成的密封体5、与形成于布线基板11的上表面11a上的树脂膜(绝缘膜、阻焊膜)2m(参照图4)的密着性。详细而言，如上所述，为了保护最上层的布线层(第1层布线层)2g1，在布线基板11的上表面11a上也形成有作为绝缘膜的树脂膜2m，但受到搭载半导体芯片1的工序(芯片接合工序)或者打线接合工序的热影响，会从树脂膜2m产生脱气，该气体附着在树脂膜2m的表面，从而导致和密封体5的密着性下降。因此，必须通过所述等离子照射工序来去除附着在布线基板11的上表面11a上的树脂膜2m的挥发成分。
在进行等离子照射工序之后，如图27及图28所示，为了保护半导体芯片1及多个导线4，以覆盖半导体芯片1及多个导线4的方式，在布线基板11的上表面11a上形成由树脂构成的密封体5。另外，在本实施形态中，通过将多个产品形成区域11c集中密封的所谓总括模塑方式(总括传递模塑方式)，来形成密封体5。
此处，使用图29至图31来说明密封体5的形成工序的详细情况。
首先，如图29所示，准备含有上模(第1模具)12a、及与该上模12a相对的下模(第2模具)12b的成型模具12。此处，上模12a含有：上模面；形成于该上模面上的模腔12c；以与该模腔12c连通的方式形成于上模中的用以供给树脂的栅极部12d；以及在经由模腔12c而与该栅极部12d相对的位置上、且在上模12a上所形成的通气孔(airvent)部12e。又，模腔12c的侧面12ca从外侧向内侧倾斜，由此使从成型模具12上取出形成有密封体5的布线基板11时的脱模性提高。另一方面，下模12b含有与上模12a的上模面相对的下模面。
其次，对成型模具12进行开模(使下模12b和上模12a分开)之后，如图30所示，在下模12b的下模面上，配置搭载有多个半导体芯片1的布线基板11。此时，以使布线基板11的下表面11b与下模12b的下模面相对、且使多个半导体芯片1位于上模12a的模腔12c内部的方式，将布线基板1配置在成型模具12的内部。
其次，通过上模12a与下模12b来夹持(夹住(clamp))布线基板11的周缘部。此时，形成于上模中的栅极部12d及通气孔部12e位于布线基板11的上表面11a侧。
接着，如图31所示，将树脂5a经由栅极部12d而供给到模腔12c内，并对成型模具12施加热，以使树脂5a硬化。由此而形成对多个半导体芯片1集中密封的密封体5。另外，因为通气孔部12e设置于成型模具12内，所以即便已供给的树脂5a中卷入有空气(气泡)，该空气(气泡)也不会残留在模腔12c内，而是经由通气孔部12e漏到外部，从而所形成的密封体5中不会产生空隙的问题。
而且，通过对成型模具12进行开模而将形成有密封体5的布线基板11从成型模具12上取出，从而完成密封体5的形成工序。
其次，如图32及图33所示，在从成型模具上取出的布线基板11的下表面11b侧，形成有成为外部端子的多个凸块电极2e。此多个凸块电极2e分别接合于在布线基板11的下表面11b上所形成的多个焊盘2d。
其次，进行对形成有密封体5的多槽布线基板11进行分割的工序(切割工序)。
如图34所示，切割工序是在使形成有多个凸块电极2e的布线基板11的下表面11b侧朝向上方的状态、换言之在用切割胶带将密封体5的表面加以固定的状态下所进行，使切割刀片14从布线基板11的下表面11b侧经过而进行分割。此时，使切割刀片14不仅到达密封体5，而且到达切割胶带13的一部分，这样可以完全分割布线基板11及密封体5。切割刀片14沿着图34所示的切割区域11d而切断布线基板11及密封体5并移动。通过该工序，取得多个半导体装置10(参照图1至图4)。
最后，检查已单片化的半导体装置10的外观，确认未产生凸块电极2e的剥离或布线基板2上的裂缝，从而完成半导体装置的制造。如图35所示，所制造的半导体装置10经由多个凸块电极2e而安装在母板(安装基板)15上。图35是表示将已完成的半导体装置安装在母板上的状态的剖面图。
(实施形态2)
如图38所示，本实施形态2的半导体装置20是以使半导体芯片1的主面1a与布线基板24的上表面2a相对的方式，经由作为导电性构件的多个凸块电极21而与布线基板24的多个接合引线24c及半导体芯片1的多个焊垫1c分别电性连接。
以下对本实施形态2的半导体装置20的特征加以说明，但省略对于与所述实施形态1相同的构成及效果等的说明。
图36是从搭载有半导体芯片的布线基板(基板)的上表面(表面、第1面)侧观察的平面图，图37是从位于布线基板的与上表面相反一侧的下表面(背面、第2面)侧观察的平面图，图38是图36所示的D-D线的剖面图。
如图38所示，半导体芯片1是以使半导体芯片1的主面1a与布线基板24的上表面(表面、第1面)2a相对的方式，搭载在布线基板24的上表面2a上。又，形成于半导体芯片1的主面1a上的多个焊垫(电极)1c，经由作为导电性构件的多个凸块电极(突起状电极)21而与形成于布线基板24上表面2a上的多个接合引线(电极)24c分别电性连接。即，为面朝下(face down)安装(倒装芯片连接)。另外，半导体芯片1的多个焊垫1c是与所述实施形态1同样(主面1a上的焊垫1c的平面配置参照图1)，在与厚度方向交叉的面的平面形状包含四角形的主面1a上，沿着各边而形成，多个凸块电极1c是在将半导体芯片1搭载到布线基板24上之前，预先设置在半导体芯片1的多个焊垫1c的各个上。
又，图39是将图38的E部分放大后的剖面图。本实施形态2的凸块电极21例如包含金(Au)，半导体芯片1的焊垫1c与布线基板24的接合引线24c的电性连接如图39所示，是通过将形成于布线基板24的接合引线24c上的接合材即焊锡(导电性构件)22、与包含金的凸块电极21加以接合的所谓金-焊锡接合而实现电性连接。
又，在半导体芯片1的主面1a与布线基板24的上表面2a之间，配置有底部填充树脂(密封树脂)，由此而提高凸块电极21与接合引线24c的接合性、可靠性。
又，如图39所示，本实施形态2中使用的布线基板24是与所述实施形态1大致相同，而不同点在于：第1层布线层2g1的一部分、即倒装芯片连接用的接合引线(倒装芯片连接用引线)24c的间距(配置间距)，比所述实施形态1的第1层布线层2g1的一部分、即导线连接用的接合引线2c的间距更狭窄。
其原因在于，如所述实施形态1中所说明的在进行导线连接时，经由导线4而将半导体芯片1的焊垫1c与布线基板2的接合引线2c电性连接，所以布线基板2的接合引线2c的间距无需和半导体芯片1的焊垫1c的间距相吻合。另一方面，如本实施形态2中进行倒装芯片连接时，经由凸块电极21而将布线基板24的接合引线24c与半导体芯片1的焊垫1c电性连接，所以无需以与半导体芯片1的焊垫1c的间距大致相同的间距来配置布线基板24的接合引线24c的间距。
然而，如也在所述实施形态1中所说明，对于本实施形态2的半导体装置20的布线基板24而言，在最上层的布线层2g、且含有形成有接合引线24c的布线图案的布线层2g1的正下方的绝缘层2h中，使用几乎不含有纤维而大致仅由树脂所构成的绝缘层(第3绝缘层2ha)，故而可以应对窄间距化。
这样，在本实施形态2的半导体装置20中，通过倒装芯片连接而将半导体芯片1搭载在布线基板24上，所以和所述实施形态1相比，仅以导线4(参照图1至图4)的回线高度、及覆盖此导线4的密封体5(参照图1至图4)的厚度，更可相应地降低半导体装置20的厚度(或者半导体装置20的安装高度)。
又，在本实施形态2的半导体装置20中，通过倒装芯片连接而将半导体芯片1搭载在布线基板24上，所以和在半导体芯片1的周边(图17所示的布线基板11的芯片搭载部11e的周围)配置有多个接合引线2c的所述实施形态1的半导体装置10相比，可以进一步缩小半导体装置20的外形尺寸。
又，为了进行倒装芯片连接，即便布线基板24的接合引线24c的间距比所述实施形态1更狭窄，也可以和所述实施形态1同样地在本实施形态2中，在最上层的布线层2g、且含有形成有接合引线24c的布线图案的布线层2g1的正下方的绝缘层2h中，使用几乎不含有纤维而大致仅由树脂所构成的绝缘层(第3绝缘层2ha)，因此可以应对窄间距化。
进而，在本实施形态2的半导体装置20中，形成于半导体芯片1的主面1a上的运算处理电路(未图示)与布线基板24的上表面2a相对，且利用底部填充树脂23覆盖半导体芯片1的主面1a，所以无需进一步以所述实施形态1中所说明的密封体5来密封安装在布线基板24上的半导体芯片1。由此，可以使半导体芯片1的背面1b露出，从而可以提高半导体装置20的散热性。
此处，如本实施形态2的半导体装置20般，在布线基板24的上表面2a侧不形成密封体5时，布线基板24更容易翘曲。对于此情况，以下将说明。
首先，如上所述，在使用与构成半导体芯片1的材料(本实施形态中，是硅)所不同的材料(本实施形态中，是环氧类树脂)而制造布线基板24时，因各自的热膨胀系数会产生差异，所以如果将半导体芯片1搭载在布线基板24上之后实施热处理，则会导致布线基板24翘曲。
此处，在所述实施形态1中，在布线基板2的上表面2a侧，形成具有半导体芯片1的热膨胀系数、与布线基板2的绝缘层2h(也包含芯材2f)的热膨胀系数之间的膨胀系数的密封体5，这样可以缓和翘曲。
然而，在本实施形态2的半导体装置24中，并未形成密封体5，所以和形成有密封体5的所述实施形态1的半导体装置10相比，难以缓和该翘曲。
因此，在本实施形态2的半导体装置中，使用所述实施形态1中已说明的布线基板24，该布线基板24是由包含预浸渍材的第1绝缘层(芯材2f)和第2绝缘层2hp、及大致仅由树脂构成的第3绝缘层2ha所构成。因此，可以提高布线基板24的强度(硬度)，即便对于不形成密封体5而将半导体芯片1在布线基板24上进行了倒装芯片连接的半导体装置20，也可以抑制布线基板24的翘曲。
又，图40是表示本实施形态2中将半导体芯片在布线基板上进行倒装芯片连接时的状态的剖面图。另外，在本实施形态2的半导体装置的制造方法中，对于与所述实施形态1中已说明的半导体装置10的制造方法共通的工序，省略其说明。将半导体芯片1在布线基板24上进行倒装芯片连接时，如图40所示，在加热台25上配置布线基板24，对凸块电极21与接合引线24c的接合部施加热(图40所示的细箭头)，并使用工具(夹具)26来挤压半导体芯片的背面(图40所示的粗箭头)，这样进行凸块电极21与接合引线24c的电性连接。另外，在图40中，从加热台25侧、及挤压用的工具26侧的两个方向施加热。也就是说，工具26具备作为挤压夹具的功能、及作为加热夹具的功能，其目的是为了向凸块电极21与接合引线24c的接合部有效地传热。
因此，在第1层布线层2g1的一部分的接合引线24c的正下方的第3绝缘层2ha上，经由半导体芯片1及凸块电极21而施加有在工具26的挤压下所产生的负荷。
此时，如果在接合引线24c的正下方形成有比大致仅由树脂所构成的第3绝缘层2ha更硬的预浸渍材(例如，第2绝缘层2hp之类的材料)，则担心会因该负荷而产生裂缝。
但是，在本实施形态2中，接合引线24c的正下方的第3绝缘层2ha大致不含有纤维而大致仅由树脂所构成，所以可以吸收该负荷，即便使布线基板24的厚度变薄，也可以抑制布线基板24上产生裂缝。
(实施形态3)
在所述实施形态1、2中，已对布线基板2、24的上表面2a上搭载有一个半导体芯片1的半导体装置10、20进行了说明，近年来，随着半导体装置的高功能化，正在研讨一种SIP(System In Package，系统级封装)型半导体装置，该SIP型半导体装置是在一个半导体装置内，混合搭载有包括运算处理电路的微电脑系统的半导体芯片(微芯片)、与包括存储电路的存储器系统的半导体芯片(存储器芯片)，从而构建一个系统。
因此，本申请案发明者对所述的SIP型半导体装置进行了讨论。
首先，对本实施形态3的半导体装置30的构成加以说明，使用图41所示的电路框图来说明本实施形态3的SIP型半导体装置的电路动作。图41是对本实施形态3中的半导体装置的内部、及该半导体装置与外部设备之间的电路动作进行说明的电路框图。此处，结合本实施形态3，对含有形成有FLASH存储器的存储器芯片(第2半导体芯片)32来作为存储器芯片、及对所述动作进行控制的微芯片(第1半导体芯片)31的情况加以说明。然而，存储器芯片32的数量或种类并不限于此例，也可以是DRAM系统的存储器芯片。另外，关于本实施形态3的半导体装置30的特征，也与所述实施形态2相同，省略对于和所述实施形态1相同的构成及效果等的说明。
微芯片31的主要作用之一有如下的作业：为了在由微电脑和存储器所构建的系统的外部所设置的外部设备(外部LSI)33、与设置在系统内部的存储器芯片32之间进行数据的输入输出，将外部界面用的逻辑地址(外部地址)转换为FLASH存储器的物理地址。因此，对已输入的信号进行运算处理的微芯片31包括作为FLASH存储器用的界面的内部界面(内部I/F)用焊垫31cIIF。而且，也包括用以将微芯片31用的电源电位输入到运算处理电路的焊垫(电源电位用焊垫)31cVdd、以及用以将微芯片31用的基准电位输入到运算处理电路的焊垫(基准电位用焊垫)31cGND。
又，微芯片31在担负所述作用时，在微芯片31上，除了与存储器芯片32之间的界面所必要的焊垫以外，还需要构成外部界面(外部I/F)的焊垫(电极)31cOIF。所以，微芯片31中，和存储器芯片32相比，与外部界面所必要的外部界面用焊垫(电极)31cOIF的数量相应地，焊垫(电极)31c、32c的数量变多。另外，所述多个焊垫31c分别与运算处理电路电性连接(未图示)。
经由外部界面所输出的数据，经由外部设备33而转换为各种信息，并输出到网络设备或人性化界面(human interface)设备等。
另一方面，存储器芯片32除了包括与微芯片31的界面以外，还包括芯片选择(chipselect)端子(未图示)。通过使该芯片选择端子有效或无效，可以对FLASH存储器进行数据的写入或读取。进而，为了检测特定的地址，还包含电复位(power on reset)用的端子(未图示)。而且，更包括用以将存储器芯片用的电源电位输入到存储电路的焊垫(电源电位用焊垫)32cVdd、以及用以将存储器芯片用的基准电位输入到存储电路的焊垫(基准电位用焊垫)32cGND。
又，图42是从本实施形态3的搭载有半导体芯片的布线基板的上表面侧观察的平面图。图43是图42所示的P部分的主要部分放大平面图。图44是图42所示的F-F线的剖面图。图45是将图44的H部分放大后的剖面图。图46是图42所示的G-G线的放大剖面图。另外，图42所示的微芯片31的主面32上的焊垫31c的平面配置与图1所示的半导体芯片1上的焊垫1c的平面配置相同，因而省略图示。
在本实施形态3的半导体装置30中，关于在布线基板的下表面上所形成的多个焊盘，也设置有用以确认搭载在布线基板上的微芯片31与存储器芯片32之间进行电性连接的测试用的焊盘2d。
这样，在本实施形态3的SIP型半导体装置30中，和所述实施形态1、2相比，不仅搭载在布线基板34上的半导体芯片(微芯片31、存储器芯片32)的数量增加，而且多个半导体芯片的焊垫(焊垫31c、32c)的总数也会增加，所以在布线基板内形成有更多的布线图案(布线层)。
又，为了减小半导体装置30的外形尺寸，与在布线基板34的上表面2a上并列搭载多个半导体芯片的情况相比，优选在其中的一个半导体芯片上叠层搭载另一个半导体芯片。
另外，在本实施形态3中，将微芯片31搭载在布线基板34上，并在此微芯片31上搭载存储器芯片32。
如果详细说明，则如图42及图44所示，微芯片(第1半导体芯片)31含有形成有多个焊垫(第1焊垫)31c的主面(第1主面)31a、及位于与主面31a相反一侧的背面(第1背面)31b，而且以使微芯片31的主面31a与布线基板34的上表面2a相对的方式搭载在布线基板34的上表面2a上。换言之，微芯片31是面朝下安装在布线基板34上。
又，存储器芯片(第2半导体芯片)32含有形成有多个焊垫(第2焊垫)32c的主面(第2主面)32a、及位于与主面32a相反一侧的背面(第2背面)32b。而且，存储器芯片32是以使存储器芯片32的背面32b与微芯片31的背面31b相对的方式，叠层在此微芯片31上。换言之，存储器芯片32是面朝上安装在微芯片31上。另外，如图45所示，存储器芯片32经由薄膜状的黏着材35而搭载在微芯片31上。
又，搭载有所述多个半导体芯片(微芯片31及存储器芯片32)的布线基板34含有上表面2a及下表面2b。而且，在布线基板34的上表面2a侧，含有与微芯片31的焊垫31c电性连接的接合引线(第1接合引线、倒装连接用引线)24c、及配置在接合引线24c的周围(外周侧)且与存储器芯片32的焊垫32c电性连接的接合引线(第2接合引线、导线连接用引线)2c。如图44所示，与所述实施形态2的接合引线24c相同，微芯片31的焊垫(第1焊垫)1c与布线基板34的接合引线24c经由形成于微芯片31的焊垫31c上的导电性构件(第1导电性构件)即凸块电极(突起状电极)21而电性连接。所述凸块电极21是通过形成在微芯片31的主面31a与布线基板34的上表面2a之间的底部填充树脂(第1密封体)23而密封。
又，如图42及图44所示，存储器芯片32的焊垫32c与布线基板34的接合引线2c是像所述实施形态1那样经由作为导电性构件(第2导电性构件)的导线4而电性连接。微芯片31、存储器芯片32及多个导线4是通过形成在布线基板34的上表面2a上的密封体(第2密封体)5而密封。
又，如图45所示，在微芯片31及存储器芯片32的各焊垫31c、32c中为了进行数据的输入输出所使用的焊垫31c、32c，经由布线基板34内的布线层2g而彼此电性连接。另外，在本实施形态3中，显示在第1层布线层2g1中连接的示例。如果详细说明，则在图43及图45中，在布线基板34的接合引线2c中，与存储器芯片32的内部界面用焊垫32cIIF电性连接的内部界面用接合引线2cIIF，是与和微芯片31的内部界面用焊垫31cIIF电性连接的内部界面用接合引线24cIIF在布线基板34内进行电性连接。此处，图43是将图42所示的P部分放大后的平面图，透过形成于第1层布线层2g1上的保护膜来说明连接关系。又，所述连接状态相当于图41所示的存储器芯片(FLASH)32与微芯片31之间的连接关系。
微芯片31的内部界面用焊垫31cIIF经由形成于微芯片内部的运算处理电路而与微芯片31的外部界面用焊垫31cOIF进行电性连接。而且，如图46所示，微芯片31的外部界面用焊垫31cOIF经由布线基板34内的布线层2g而电性连接于半导体装置30的外部端子即凸块电极2e。又，存储器芯片32的电源电位用焊垫32cVdd、基准电位用焊垫32cGND是从接合引线2cVdd(或者2cGND)经由布线(金属膜)2k而引导到布线基板34的内层，进而，分别经由布线基板34内的布线层2g而电性连接于半导体装置30的外部端子即凸块电极2e。此时，如图41所示，存储器芯片32的电源电位用焊垫32cVdd、基准电位用焊垫32cGND并不共有微芯片31的电源电位或者基准电位，而是独立设置。因此，不经由微芯片31的焊垫31c，而是从布线基板34的接合引线2cVdd(或者2cGND)将电流路径直接引导到与此相对应的焊盘2d。另外，以下省略图示，微芯片31的电源电位用焊垫31c及基准电位用焊垫31c也同样地分别经由布线基板34内的布线层2g而电性连接于半导体装置30的外部端子即凸块电极2e。
将微芯片31搭载在比存储器芯片32更下段侧的理由是，如上所述，微芯片31的焊垫31c的总数多于存储器芯片32的焊垫32c的总数。此处，在之后的密封体(第2密封体)5的形成工序(铸模工序)中所供给的树脂压力的作用下，导线4会移动，所以担心会在铸模工序前所形成的导线4之间短路。因此，在将微芯片31面朝上安装于上段侧时，与连接有凸块电极的接合引线(倒装连接用引线)24c之间的间距相比，必须使布线基板34的连接有导线4的接合引线(导线连接用引线)2c之间的间距更宽，如果将焊垫总数比存储器芯片32多的微芯片31叠层在上段侧，则会导致布线基板34的外形尺寸变大。因此，在本实施形态3中，将微芯片31搭载在比存储器芯片32更下段侧。
这样，在本实施形态3的SIP型半导体装置中，将微芯片31搭载在比存储器芯片32更下段侧，从而可以实现半导体装置30的小型化。
又，和所述实施形态1、2相比，本实施形态3的SIP型半导体装置30中，搭载(叠层)在布线基板34上的半导体芯片的数量更多。而且，当搭载在布线基板34上的半导体芯片的数量变多时，配置在布线基板34上的硅(Si)的量也比所述实施形态1、2更多，所以会更显着地产生翘曲的问题，因此，必须使SIP型半导体装置30中所使用的布线基板34的厚度，比搭载有一个半导体芯片时所使用的布线基板2、24的厚度更厚，以确保强度(硬度)。因此，在SIP型半导体装置30中，降低半导体装置30的安装高度是和所述实施形态1、2相比更为重要的课题。
但是，与所述实施形态1、2相同，在本实施形态3的半导体装置30中，也使用由包含预浸渍材的第1绝缘层(芯材2f)和第2绝缘层2hp、及大致仅由树脂构成的第3绝缘层2ha所构成的布线基板，所以即便为了使半导体装置30的厚度变薄而削薄了布线基板34的厚度，也可以确保布线基板的强度(硬度)。
另外，本实施形态3的布线基板34的厚度即便为如下布线基板(比较例的布线基板)的约2/3的厚度，也可以确保与该比较例的布线基板大致同等的强度(硬度)，所述比较例的布线基板如图45所示，在第2绝缘层2hp中不使用预浸渍材，而是由几乎不含有纤维而大致仅由树脂所构成的绝缘层来分别构成第2绝缘层2hp及第3绝缘层2ha。
又，对于本实施形态3的SIP型半导体装置30而言，在母板(安装基板)上，不仅可以减少该半导体装置30所占有的区域，而且可以使在微芯片31与存储器芯片32之间进行输入输出的信号的传输路径，比起利用个别的半导体装置30分别制造微芯片31与存储器芯片32的情况更短。这样，也可以应对半导体装置30的高速化。
接下来，以下使用图47至图59，对本实施形态3的半导体装置的制造方法加以说明。图47至图59是用以说明本实施形态3的半导体装置的制造方法的示图。图47是表示本实施形态3中已准备的多槽布线基板的上表面侧的平面图。图48是表示图47所示的多槽布线基板的下表面侧的平面图。图49是图47所示的J-J线的剖面图。图50是本实施形态3中从多槽布线基板的上表面侧观察将微芯片在多槽布线基板上进行倒装芯片连接后的状态的平面图。图51是图50所示的J-J线的剖面图。图52是本实施形态3中从多槽布线基板的上表面侧观察向微芯片与布线基板之间供给有底部填充树脂的状态的平面图。图53是图52所示的J-J线的剖面图。图54是本实施形态3中从多槽布线基板的上表面侧观察在微芯片上叠层有存储器芯片的状态的平面图。图55是图54所示的J-J线的剖面图。图56是本实施形态3中从多槽布线基板的上表面侧观察经由导线而将存储器芯片与布线基板电性连接后的状态的平面图。图57是图56所示的J-J线的剖面图。图58是本实施形态3中从多槽布线基板的上表面侧观察在布线基板上形成有密封体的状态的平面图。图59是图58所示的J-J线的剖面图。
首先，准备如图47至图49所示的含有多个产品形成区域(装置形成区域)11c、及位于该多个产品形成区域11c之间的切割区域(图47中所示的虚线部分)11d的多槽布线基板36。此处，在产品形成区域11c内形成有多个接合引线2c、24c。又，该多个接合引线2c、24c包括：倒装芯片连接用的接合引线(第1接合引线)24c，其经由凸块电极21而与微芯片31的焊垫(电极、微芯片用焊垫)31c电性连接；以及导线连接用的接合引线(第2接合引线)2c，其形成于该倒装芯片连接用的接合引线24c与布线基板36的一边之间，并经由导线4而与存储器芯片32的焊垫(电极、存储器芯片用焊垫)32c电性连接。
另外，如图47所示，在布线基板36的上表面11a上，形成有在之后的工序中搭载半导体芯片(微芯片31)的区域即芯片搭载部11e。多个接合引线2c是在此芯片搭载部11e内沿着构成芯片搭载部11e的轮廓的各边所形成。又，多个接合引线24c是在芯片搭载部11e、与构成产品形成区域11c的轮廓的一边之间所形成。多个接合引线24c、2c的总和多于所述实施形态1中所说明的多个接合引线2c或者接合引线24c。又，如图48所示，在布线基板36的下表面11b上，以矩阵状形成有多个焊盘2d。又，该多个焊盘2d的数量多于所述实施形态1、2中所说明的多个焊盘2d。
其次，如图50及图51所示，在布线基板36的多个产品形成区域11c上分别倒装芯片连接(金-焊锡接合)有微芯片31。此时，倒装芯片连接的详细工序与所述实施形态2的图40相同，所以省略此处的说明。又，关于微芯片31的构成，也和所述实施形态2中已说明的半导体芯片1相同，所以省略此处的说明。
接着，一方面持续施加所述金-焊锡接合工序中的热，一方面如图52及图53所示，在微芯片31的主面与布线基板36的上表面11a之间填充(供给)底部填充树脂23。另外，如图53所示，在微芯片(半导体芯片)31的侧面侧配置有喷嘴37，且底部填充树脂23经由该喷嘴37而向微芯片31的主面31a与布线基板36的上表面11a之间供给。
然后，如图54及图55所示，以使存储器芯片32的背面32b与微芯片31的背面31b相对的方式，经由黏着材35而将存储器芯片32叠层于微芯片31的背面31b上。此处，存储器芯片32的与厚度方向交叉的面的平面形状包含四角形，如图54所示，例如包含长方形，此长方形是由彼此相对的一对长边、及沿着与该长边交叉的方向而延伸且彼此相对的一对短边所构成。又，多个焊垫32c(电极、存储器芯片用焊垫)沿着存储器芯片32的两个短边中的一个短边而形成。又，在本实施形态3中，黏着材35包含称作DAF(Die Attach Film，芯片黏着膜)的薄膜状的黏着材，该黏着材35是在半导体晶圆的阶段被预先黏贴到半导体晶圆的背面(半导体芯片的背面)。因此，该黏着材35以完全覆盖存储器芯片32的背面32b的方式而形成。
其次，如图56及图57所示，将存储器芯片32的焊垫32b与布线基板36的接合引线(导线连接用引线)2c经由导线4而电性连接。此时，与所述实施形态1相同，导线4通过正接合方式而形成。
接着，如图58及图59所示，以覆盖微芯片31、底部填充树脂23、存储器芯片32及导线4的方式，在布线基板36的上表面11a上形成密封体5。另外，关于密封体5的形成工序，与所述实施形态1相同，所以省略此处的说明。
形成密封体5之后的工序(形成作为外部端子的凸块电极2e的工序、及切割工)与所述实施形态1相同，所以省略此处的说明。
又，和所述实施形态1、2相同，已完成的SIP型半导体装置经由多个凸块电极而安装在个人电脑或手机等电子设备的母板(安装基板)上。
(实施形态4)
在所述实施形态3中，对于通过在一个半导体装置内混合搭载微芯片31与存储器芯片32而构建一个系统的SIP型半导体装置30进行了说明，在本实施形态4中，对于分别利用不同的半导体装置40、50来制造微芯片31与存储器芯片32，并最终在其中一个半导体装置40上叠层另一个半导体装置50且电性连接的所谓POP(Package OnPackage，层叠封装)型半导体装置60加以说明。
图60是本实施形态4的POP型半导体装置的剖面图。图61是从图60所示的配置在上段侧的半导体装置的搭载有存储器芯片的布线基板的上表面侧观察的平面图。图62是从图60所示的配置在下段侧的半导体装置的搭载有微芯片的布线基板的上表面侧观察的平面图。图63是将图60的K部分放大后的剖面图。图64是将与图63所示的剖面不同的剖面放大后的剖面图。图65是图62所示的Q部分的主要部分放大平面图。
POP型半导体装置60的构成如图60所示，在含有搭载微芯片31的布线基板(第1布线基板、微芯片用布线基板)41的半导体装置(第1半导体装置)40上，经由多个凸块电极(半导体装置连接用导电性构件)52而叠层有含有搭载存储器芯片32的布线基板(第2布线基板、存储器芯片用布线基板)51的半导体装置(第2半导体装置)。又，半导体装置50所含有的焊盘(第2焊盘)51d与半导体装置40所含有的焊盘(电极、第2接合引线)41c是经由凸块电极52而电性连接。另外，本实施形态4的凸块电极52是包含与所述实施形态1中所说明的凸块电极(外部端子、第1焊盘)2e相同的材料。
位于下段侧的半导体装置(第1半导体装置)40与所述实施形态2、3相同，在布线基板41的上表面2a上倒装芯片连接有微芯片31。另外，形成于微芯片31的主面31a上的焊垫31c、与形成于布线基板41的上表面2a上的接合引线(第1接合引线、倒装芯片连接用引线)24c的电性连接，和所述实施形态2、3相同，所以省略此处的说明。
另一方面，位于上段侧的半导体装置(第2半导体装置)50与所述实施形态1相同，在布线基板51的上表面51a上面朝上安装有存储器芯片32。另外，形成于存储器芯片32的主面32a上的焊垫32c、与形成于布线基板51的上表面51a上的接合引线(导线连接用引线)51c的电性连接，和所述实施形态1、3中所说明的导线4与接合引线2c的连接相同，所以省略此处的说明。
在半导体装置50上，搭载有存储器芯片32，但并未搭载有微芯片31。因此，如图61及图62所示，形成于布线基板51的上表面51a上的接合引线51c的数量，少于形成于布线基板41的上表面2a上的接合引线24c。这样，对于仅搭载作为半导体芯片的存储器芯片32的半导体装置50而言，因为其端子数量可以较少，所以不必为了引导布线而形成为多层结构。因此，如图63及图64所示，例如可以由包含芯片搭载面布线层51g1及背面布线层51g2的2层布线层51g而构成。所以，不必像布线基板41那样形成为多层布线基板，从而可以使厚度变薄。也就是说，位于上段侧的半导体装置50的厚度比位于下段侧的半导体装置40更薄。
又，如图63所示，与所述实施形态1、2、3中说明的布线基板2、24、34相同，位于下段侧的半导体装置(第1半导体装置)40所含有的布线基板41是含有在芯材2f的上下表面2fa、2fb侧分别形成有各3层布线层2g的共计6层布线层2g的多层布线基板。又，布线基板41所含有的各绝缘层2h的结构也和所述实施形态1、2、3中说明的布线基板2、24、34相同。即，多个绝缘层2h含有：绝缘层(第2绝缘层、第2绝缘膜)2hp，其形成于芯材(第1绝缘层)2f的上下，且被称作含有玻璃布及填充料等纤维及树脂的预浸渍材；以及绝缘层(第3绝缘层、第3绝缘膜)2ha，其经由该第2绝缘层2hp而形成于芯材2f的上下，实质上不含有所述的纤维，而是仅由树脂所构成。
又，搭载有微芯片31的半导体装置40、与搭载有存储器芯片32的半导体装置50的电性连接关系，与所述实施形态3中所说明的情况为大致相同的构成。
即，如图63所示，在微芯片31及存储器芯片32的各焊垫31c、32c中为了进行数据的输入输出所使用的焊垫31c、32c，经由布线基板41内的布线层2g而彼此电性连接。另外，在本实施形态4中，显示在第1层布线层2g1中连接的示例。如果详细说明，则在图63及图65中，在布线基板51的接合引线51c中，与存储器芯片32的内部界面用焊垫32cIIF电性连接的布线基板51的接合引线51c，是经由形成于布线基板51上的布线(通孔布线)2fd而与形成在布线基板51背面上的焊盘51d连接。而且，该焊盘51d与布线基板41的焊盘(内部界面用第2接合引线)41cIIF是经由凸块电极52而电性连接。又，该焊盘(内部界面用第2接合引线)41cIIF与和微芯片31的内部界面用焊垫31cIIF电性连接的内部界面用第1接合引线24cIIF在布线基板41内进行电性连接。此处，图65是将图62所示的Q部分放大后的平面图，透过形成于第1层布线层2g1上的保护膜来说明连接关系。又，所述的连接状态是和图41所示的存储器芯片(FLASH)32与微芯片31之间的连接关系类似。
微芯片31的内部界面用焊垫31cIIF经由形成于微芯片31内部的运算处理电路而与微芯片31的外部界面用焊垫31cOIF电性连接。而且，微芯片31的外部界面用焊垫31cOIF如图63所示，经由布线基板41内的布线层2g而电性连接于半导体装置60的外部端子即凸块电极2e。
又，存储器芯片32的电源电位用焊垫32cVdd、基准电位用焊垫32cGND，经由作为导电性构件的导线4而与布线基板51的接合引线51c电性连接。而且，该接合引线51c经由形成于布线基板51上的布线(通孔布线)2fd而与形成于布线基板51背面上的焊盘51d连接。又，该焊盘51d与布线基板41的焊盘(电源电位用第2接合引线)41cVdd(或者焊盘(基准电位用第2接合引线)41cGND)经由凸块电极52而电性连接。而且，从焊盘(电源电位用第2接合引线)41cVdd(或者焊盘(基准电位用第2接合引线)41cGND)经由布线(金属膜)2k而引导到布线基板41的内层，进而，分别经由布线基板41内的布线层2g而电性连接于半导体装置60的外部端子即凸块电极2e。此时，如图41所示，存储器芯片32的电源电位用焊垫32cVdd、基准电位用焊垫32cGND并不共有微芯片31的电源电位或者基准电位，而是独立设置。因此，不经由微芯片31的焊垫31c，而是从布线基板41的焊盘(电源电位用第2接合引线)41cVdd(或者焊盘(基准电位用第2接合引线)41cGND)将电流路径直接引导到与此相对应的焊盘2d。另外，以下省略图示，微芯片31的电源电位用焊垫31c及基准电位用焊垫31c也同样地分别经由布线基板41内的布线层2g而电性连接于半导体装置60的外部端子即凸块电极2e。
对于POP型半导体装置60而言，其厚度比所述实施形态3中所说明的SIP型半导体装置30的厚度更厚，但如图63所示，由于使用有由第1绝缘层(芯材2f)及第2绝缘层2hp含有预浸渍材、且第3绝缘层2ha实质上不含有所述纤维而大致仅包含树脂的绝缘层所构成的多层布线基板，故而即便使布线基板41的厚度变薄，也可以确保布线基板41的强度(硬度)。这样，因为可以使半导体装置40的厚度变薄，所以能够降低半导体装置60的安装高度。
又，位于下段侧的半导体装置(第1半导体装置)40与所述实施形态2相同，布线基板41的所有上表面2a并未被密封体5所覆盖，所以和被密封体5所覆盖的所述实施形态1、3相比，翘曲的问题更严重，但因为使用有图63所示的布线基板41，所以和所述实施形态2相同，即便为了削薄半导体装置40的厚度而减少了布线基板41的厚度，也可以抑制该翘曲。
另外，如上所述，本实施形态4的POP型半导体装置60不仅如所述实施形态2中所说明，位于下段侧的半导体装置(第1半导体装置)40中翘曲的问题变得严重，而且安装高度也变得比所述实施形态3的SIP型半导体装置更高。因此，最有效的是，在所述半导体装置40上，使用由第1绝缘层(芯材)及第2绝缘层2hp含有预浸渍材、且第3绝缘层2ha实质上不含有所述纤维而大致仅包含树脂的绝缘层所构成的多层布线基板(布线基板41)。
又，对于POP型半导体装置60而言，由于分别利用不同的半导体装置40、50而制造微芯片31与存储器芯片32，所以可以仅将最终的检查工序中为良品的半导体装置40、50组合使用，从而和SIP型半导体装置30相比，更能提高半导体装置60的良率。
接着，以下对于本实施形态4的POP型半导体装置60的制造方法加以说明，但关于与所述实施形态1至3相同的构成，则省略其说明。图66是表示本实施形态4的下段侧的半导体装置中已准备的多槽布线基板的上表面侧的平面图。图67是表示图66所示的多槽布线基板的下表面侧的平面图。图68是图66所示的L-L线的剖面图。图69是本实施形态4的下段侧的半导体装置中，从多槽布线基板的上表面侧观察将微芯片在布线基板上进行倒装芯片连接后的状态的平面图。图70是图69所示的L-L线的剖面图。图71是本实施形态4的下段侧的半导体装置中，从多槽布线基板的上表面侧观察向微芯片与布线基板之间供给有底部填充树脂的状态的平面图。图72是图71所示的L-L线的剖面图。图73是表示本实施形态4的下段侧的半导体装置中，在多槽布线基板的下表面上连接有凸块电极的状态的平面图。图74是图73所示的L-L线的剖面图。图75是表示本实施形态4的下段侧的半导体装置中切割工序的状态的剖面图。
首先，分别准备POP型半导体装置60中的下段侧的半导体装置(第1半导体装置)40、及上段侧的半导体装置(第2半导体装置)50。
下段侧的半导体装置(第1半导体装置)40的制造方法如下所述。
首先，准备图66至图68所示的布线基板42。该布线基板42是含有多个产品形成区域(装置形成区域)11c、及位于该多个产品形成区域11c之间的切割区域11d的多槽布线基板。另外，在布线基板42的上表面11a上，如图66所示，形成有在之后的工序中搭载有半导体芯片的区域(芯片搭载部11e)、及以包围该区域(芯片搭载部11e)的方式形成有多个焊盘(电极、第2接合引线)41c。该焊盘41c在之后的工序中，经由凸块电极52而与上段侧的半导体装置(第2半导体装置)50电性连接。又，如图67及图68所示，在布线基板42的下表面41b上，形成有多个焊盘2d。
其次，如图69及图70所示，在多个产品形成区域各自的芯片搭载部上搭载有微芯片31。此时，如所述实施形态2、3中所说明，微芯片31被倒装芯片连接(金-焊锡接合)于布线基板42的上表面11a上。
其次，如图71及图72所示，向微芯片31的主面31a与布线基板42的上表面11a之间填充底部填充树脂23。此工序也和所述实施形态2、3为相同的工序，所以省略此处的说明。
接着，如图73及图74所示，将成为外部端子的多个凸块电极2e分别连接于在布线基板42的下表面上所形成的多个焊盘2d。另外，凸块电极2d的材料与所述实施形态1、3相同，包含无铅焊锡。
然后，如图75所示，使切割刀片14沿着布线基板42的切割区域而经过，由此取得多个半导体装置40。
接下来，对上段侧的半导体装置(第2半导体装置)50的制造方法加以说明。此处，上段侧的半导体装置(第2半导体装置)50的制造方法与所述实施形态1的制造方法为大致相同的顺序，但所使用的布线基板51不同，因而以下仅对该布线基板51(多槽布线基板53)进行说明。
图76是多槽布线基板53的上表面(表面)51a的平面图，图77是多槽布线基板53的下表面(背面)51b的平面图，图78是图76的M-M线的剖面图。
如图76及图78所示，在布线基板53的上表面51a的中央部上，设置有搭载存储器芯片(半导体芯片)32(参照图61)的区域(芯片搭载部11d)，在本实施形态4中，存储器芯片32经由黏着材(省略图示)而搭载。而且，在此区域与布线基板的一边之间，沿着该一边而形成有多个接合引线51c。此接合引线51c经由导线4(参照图61)而与形成于存储器芯片的主面上的焊垫32c(参照图61)电性连接。
又，如图77及图78所示，在布线基板53的下表面上，沿着布线基板的各边，遍及多个行而形成有多个焊盘51d，在本实施形态4中包含2行。此原因在于，在本实施形态4的上段侧的半导体装置50上，仅搭载有一个存储器芯片32。如果详细说明，则因为存储器芯片32的焊垫32c的数量如上所述比微芯片31的焊垫31c的数量少，所以用以连接成为外部端子的凸块电极52的焊盘51d的数量也较少。即，和下段侧的半导体装置40中的形成于布线基板41下表面2b侧的焊盘2d的数量相比也较少。因此，在上段侧的半导体装置50的布线基板51中，在布线基板51的中央部(相当于多槽布线基板53中的产品形成区域11c的中央部)未形成有焊盘51d。
使用所述布线基板53来进行与所述实施形态1相同的工序，从而取得上段侧的半导体装置50。
而且，在已取得的多个下段侧的半导体装置(第1半导体装置)40中，在最终测试(外观检查工序)中成为良品的半导体装置40上，将同样在最终测试(外观检查工序)中成为良品的上段侧的半导体装置(第2半导体装置)50经由多个凸块电极52而叠层。
以上，根据实施形态具体说明了本发明者所完成的发明，但本发明并不限定于所述实施形态，当然在不脱离其宗旨的范围内可以进行各种变更。
例如，在所述实施形态1至4中，对于准备预先所制造的布线基板2、24、34、41并组装半导体装置10、20、30、40的工序进行了说明，但并不限定于此。例如，也可以在制造布线基板2、24、34、41之后进行半导体装置10、20、30、40的组装，以下，使用图79至图84来对布线基板2、24、34、41的制造工序加以说明。图79至图84是用以说明布线基板的制造工序的放大剖面图，图79是表示将第3层及第4层布线层形成于芯材的上下表面上的状态的部分剖面图，图80是表示在芯材的上下表面上分别形成有第2绝缘层的状态的部分剖面图。又，图81是表示在第2绝缘层上分别形成有第2层及第5层布线层的状态的部分剖面图，图82是表示以分别覆盖第2层及第5层布线层的方式形成有第3绝缘层的状态的部分剖面图。又，图83是表示在第3绝缘层上形成有第1层及第6层布线层的状态的部分剖面图，图84是表示以分别露出第1层及第6层布线层的一部分的方式形成有保护膜的状态的部分剖面图。
首先，如图79所示，准备第3层及第4层布线层2g3、2g4形成于上下表面2fa、2fb上的作为预浸渍材的芯材(第1绝缘层)2f。
接着，如图80所示，在芯材2f的上下表面2fa、2fb上，以分别覆盖第3层及第4层布线层2g3、2g4的方式，分别形成作为预浸渍材的第2绝缘层2hp。然后，以露出第3层及第4层布线层2g3、2g4各自的一部分的方式，在第2绝缘层2hp上形成开口部(第2绝缘层用开口部、通道)2hpSH。
其次，如图81所示，在第2绝缘层2hp上分别形成第2层及第5层布线层2g2、2g5。此时，第2层布线层2g2经由形成于第2绝缘层2hp的开口部内的布线(金属膜)2j而与第3层布线层2g3电性连接。另一方面，第5层布线层2g5也相同。
其次，如图82所示，以分别覆盖第2层及第5层布线层2g2、2g5的方式，形成几乎不含有纤维而大致仅由树脂所构成的第3绝缘层2ha。之后，以露出第2层及第5层布线层2g2、2g5各自的一部分的方式，在第3绝缘层2ha上形成开口部(第3绝缘层用开口部、通道)2haSH。
接下来，如图83所示，在第3绝缘层2ha上，分别形成第1层(最上层)及第6层(最下层)布线层2g1、2g6。此时，第1层布线层2g1经由形成于第3绝缘层2ha的开口部2haSH内的布线(金属膜)2k而与第2层布线层2g2电性连接。另一方面，第6层布线层2g6也相同。
最后，如图84所示，以露出第1层(最上层)及第6层(最下层)布线层2g1、2g6各自的一部分的方式，形成作为保护膜的树脂膜(阻焊膜)2m，以完成布线基板2、24、34、41。
又，在所述实施形态1至4中，已对使用无铅焊锡作为凸块电极2e、52的材料进行了说明，但并不限定于此。例如，如果不考虑环境污染问题的对策，则也可以将含有铅(Pb)的焊锡材用作凸块电极2e、52的材料。
又，在所述实施形态1中，已对黏着材3是由糊状的热固性树脂所构成的情况进行了说明，但并不限定于此。例如，也可以使用作为薄膜状黏着材的DAF(Die Attach Film)来固定半导体芯片1。如果使用DAF，则和使用糊状黏着材3的情况相比，黏着材3的一部分难以从半导体芯片1的背面1b流向设置于半导体芯片1周围的多个接合引线2c。因此，可以将接合引线2c各自靠近半导体芯片1而配置，所以能进一步缩小布线基板2的外形尺寸，从而可以应对半导体装置的小型化。
又，图85是表示图3所示的半导体装置的变形例的剖面图。在所述实施形态1、3及4中，已对导线连接工序中使用正接合方式的情况进行了说明，但并不限定于此。例如，如图85所示的半导体装置61那样，也可以采用在布线基板2的接合引线2c侧连接导线4的一端部之后，在半导体芯片1的焊垫1c侧连接导线4的另一端部的所谓逆接合方式。这样，可以使导线4的回线高度(导线4的顶点)低于正接合方式的情况，所以也可以使之后的工序中所形成的密封体5的厚度更薄。此结果可以进一步降低半导体装置61的安装高度。另外，在逆接合方式时，毛细管的负荷会施加到1st侧的布线基板上，但在本实施形态中，因为最上层布线层(第1层布线层)2g1(参照图3)的正下方的绝缘层2h是几乎不含有纤维而大致仅由树脂所构成的第3绝缘层2ha，所以硬度低于预浸渍材，从而可以吸收毛细管的负荷。因此，为了降低半导体装置61的安装高度而使布线基板2的厚度变薄，这样即便布线基板2的强度(硬度)变低，也可以抑制布线基板2中产生裂缝的问题。
又，图86是表示图30所示的成形模具的变形例的主要部分放大剖面图。在所述实施形态1及3中，对于在上模12a的上模面上形成有模腔12c、在下模12b的下模面上配置有布线基板11的情况进行了说明，但并不限定于此。例如，也可以使用在上模12a的上模面上不形成模腔、在下模12b的下模面上形成有模腔12c的成型模具12。但是，在使用所述成型模具12时，必须将布线基板11固定于上模12a的上模面上，所以优选例如图86所示在上模12a的上模面形成多个真空吸附孔12f。
又，图87是表示图42所示的半导体装置的变形例的平面图，图88是图87所示的N-N线的剖面图，是表示图44所示的半导体装置的变形例的剖面图。又，图89是表示图60所示的半导体装置的变形例的剖面图。在所述实施形态3、4中，已对在微芯片31上所叠层(安装)的存储器芯片32的数量为一个的情况进行了说明，但并不限定于此，也可以搭载多个存储器芯片32。此时，例如像所述实施形态3的变形例、即图87及图88所示的半导体装置62那样，在布线基板34的上表面2a上，沿着与形成有接合引线2c的布线基板34的边所不同的布线基板34的边(所述接合引线2c是经由导线4而与第2段存储器芯片32的焊垫32c电性连接)，形成有经由导线4而与第3段存储器芯片63的焊垫63c电性连接的接合引线2c。进而，形成于第3段存储器芯片63的主面63a上的存储电路上，也可以形成有与形成于第2段存储器芯片32的主面32a上的存储电路所不同的电路。例如，也可以形成有DRAM。
又，例如像所述实施形态4的变形例、即图89所示的半导体装置64那样，在POP型半导体装置64中也可以叠层上段侧的半导体装置50的存储器芯片32、63。在此情况下，在上段侧的半导体装置50中，在布线基板51的上表面51a上搭载有第1段存储器芯片32，且在存储器芯片32的主面32a上搭载有第2段存储器芯片63。
这样，当搭载在布线基板34上的半导体芯片(微芯片31、存储器芯片32、63)的数量已增加的情况下，半导体装置62的厚度进一步变厚，但通过使用如所述实施形态1至4中所说明的布线基板2、24、34、41，可以降低半导体装置62的厚度。
又，图90是表示图42所示的微芯片的变形例的主面侧的平面图，图91是表示图42所示的布线基板的变形例的上表面侧的平面图，图92是表示图45所示的布线基板的变形例的主要部分放大剖面图。
于所述实施形态3中，与所述实施形态2相同，已对形成于微芯片31的主面31a上的多个焊垫31c沿着微芯片31的主面31a上的各边而分别形成为1行的情况进行了说明。然而，本申请案发明并不限定于此，为了还要应对半导体装置的高功能化、及叠层于微芯片上的存储器芯片数量增加的情况，也可以使用如图90所示的微芯片31那样，沿着各边、遍及多个行(例如2行)以锯齿状形成有多个焊垫31c。此时，按照微芯片31的焊垫31c的配置，如图91所示，形成于布线基板34的上表面2a上的倒装芯片连接用接合引线24c也使用配置为锯齿状的焊垫。这时，形成于布线基板34上的布线图案的数量比所述实施形态3更多，所以如上所述，为了将多个布线图案引导到形成于布线基板34下表面2b上的所需的焊盘2d上，含有6层布线层2g的布线基板34的使用是不可或缺的。然而，在着眼于半导体装置的小型化时，担心布线层2g的数量不足以引导多个布线图案。因此，也可以使用例如图92所示的含有8层布线层2g或者8层以上的布线层的布线基板65。另外，图92所示的布线基板65是叠层有8层布线层2g的8层结构的多层布线基板，除此以外，与所述实施形态3中已说明的布线基板34相同(也包含图91所示的接合引线24c的配置的变形例)，因此省略详细的说明。此时，如上所述，最上层的布线层2g1及最下层的布线层2g8必须以尽量狭窄的间距来形成布线图案，所以位于最上层布线层2g1及最下层布线层2g8各自的正下方的绝缘层2h优选使用几乎不含有纤维而大致仅由树脂所构成的绝缘层2ha，而并非预浸渍材。除此以外的绝缘层2h，为了确保布线基板65的强度(硬度)，优选形成有包含预浸渍材的绝缘层2hp。
又，在所述实施形态4中，已对将微芯片31在布线基板41上进行倒装芯片安装的情况进行了说明，但也可以将微芯片31面朝上安装于布线基板41上，并经由导线4而将微芯片31的焊垫(电极)31c与布线基板41的接合引线(电极)24c进行电性连接(此时，接合引线24c是在布线基板41的上表面2a上，在比搭载有微芯片31的芯片搭载部11e更外侧所形成)。
然而，对于POP型半导体装置60而言，如图60所示，是在其中一个半导体装置40上叠层另一个半导体装置50。因此，如果将微芯片31面朝上安装于布线基板41上，且经由导线(省略图示)而将微芯片31的焊垫(电极)31c与布线基板41的接合引线(电极)24c进行电性连接后，则如所述实施形态1中所说明，必须由密封体(省略图示)来覆盖该微芯片31与导线。因此，必须使得用以将上段侧的半导体装置(第2半导体装置)50与下段侧的半导体装置(第1半导体装置)40加以电性连接的凸块电极52的高度，高于该密封体的厚度。
因此，POP型半导体装置60的厚度(从形成于第1半导体装置40的下表面2b上的凸块电极(外部端子)2e的前端部，直到第2半导体装置50的密封体5的表面为止的高度)变得更厚。所以，像所述实施形态4那样，优选将微芯片31在布线基板41上进行倒装芯片连接。
进而，如图93所示，对搭载在上段侧的半导体装置50上的存储器芯片32也进行倒装芯片安装，这样可以进一步降低POP型半导体装置60的厚度。图93是表示图60所示的半导体装置的变形例的剖面图。
[产业上的可利用性]
本发明在将半导体芯片搭载在布线基板上的BGA(Ball Grid Array)型半导体装置及其制造方法中可以利用。

Claims (18)

1.一种半导体装置，其特征在于，
包括：
布线基板，其含有形成有多个接合引线的上表面、及位于与所述上表面相反一侧且形成有多个焊盘的下表面；
半导体芯片，其含有形成有多个焊垫的主面，并搭载在所述布线基板的上表面上；
多个导电性构件，其将所述半导体芯片的所述多个焊垫、与所述布线基板的所述多个接合引线分别电性连接；以及
多个外部端子，其分别连接于所述布线基板的所述多个焊盘，
所述布线基板包含芯材，该芯材含有位于所述布线基板上表面侧的上表面、及位于所述布线基板下表面侧的下表面；
所述布线基板是在所述芯材的所述上下表面侧的各个上交替形成有多个布线层及多个绝缘层的多层布线基板；
所述多个接合引线是由所述多个布线层中最上层的布线层的一部分所构成；
所述多个焊盘是由所述多个布线层中最下层的布线层的一部分所构成；
所述芯材是含有纤维及树脂的第1绝缘层；
所述多个绝缘层包括含有纤维及树脂的第2绝缘层、以及纤维含量分别少于所述第1绝缘层及所述第2绝缘层的第3绝缘层；
所述第2绝缘层分别形成于所述芯材的所述上下表面侧；
所述第3绝缘层经由所述第2绝缘层而分别形成于所述芯材的所述上下表面侧；
所述最上层的布线层及所述最下层的布线层分别形成于所述第3绝缘层上。
2.根据权利要求1所述的半导体装置，其特征在于：
所述多个布线层是分别在所述芯材的所述上下表面侧各形成有3层。
3.根据权利要求2所述的半导体装置，其特征在于：
所述第1绝缘层的厚度厚于所述第2绝缘层的厚度，
所述第2绝缘层的厚度厚于所述第3绝缘层的厚度。
4.根据权利要求3所述的半导体装置，其特征在于：
在所述半导体芯片的所述主面上，形成有对从外部设备所供给的信号(输入输出(I/O)数据)进行转换的运算处理电路；
所述多个焊垫(电极)含有：第1界面用焊垫，其与所述运算处理电路电性连接，并输入从所述外部设备所供给的所述信号；第2界面用焊垫，其与所述运算处理电路电性连接，并输出通过所述运算处理电路所转换的信号；电源电位用焊垫，其输入从所述外部设备所供给的电源电位；及基准电位用焊垫，其输入从所述外部设备所供给的基准电位；
所述多个布线层含有所述信号所流动的第1布线图案、所述电源电位所流动的第2布线图案、及所述基准电位所流动的第3布线图案；
所述第1布线图案、所述第2布线图案及所述第3布线图案分别以如下方式而形成：在所述最上层的布线层及所述最下层的布线层上，使所述第1布线图案的总面积大于所述第2布线图案及所述第3布线图案的总面积；在除所述最上层的布线层及所述最下层的布线层以外的布线层上，使所述第2布线图案的总面积或者所述第3布线图案的总面积大于所述第1布线图案的总面积。
5.根据权利要求4所述的半导体装置，其特征在于：
所述半导体芯片是以使所述主面与所述布线基板的所述上表面相对的方式搭载在所述布线基板的所述上表面上；
所述半导体芯片的所述多个焊垫与所述布线基板的所述多个接合引线是经由多个凸块电极而分别电性连接。
6.根据权利要求5所述的半导体装置，其特征在于：
在所述半导体芯片的所述主面与所述布线基板的所述上表面之间，形成有将所述多个凸块电极进行密封的密封体。
7.根据权利要求4所述的半导体装置，其特征在于：
所述半导体芯片是以使位于与所述主面相反一侧的背面与所述布线基板的所述上表面相对的方式，搭载在所述布线基板的所述上表面上；
所述半导体芯片的所述多个焊垫与所述布线基板的所述多个接合引线是经由多个导线而分别电性连接。
8.根据权利要求7所述的半导体装置，其特征在于：
在所述布线基板的所述上表面上，形成有将所述半导体芯片及所述多个导线进行密封的密封体。
9.一种半导体装置，其特征在于，
包括：
布线基板，其含有上表面及下表面，其中，所述上表面形成有多个第1接合引线、及配置在所述多个第1接合引线周围的多个第2接合引线，所述下表面位于与所述上表面相反的一侧，且形成有多个焊盘；
第1半导体芯片，其含有形成有多个第1焊垫的第1主面、及位于与所述第1主面相反一侧的第1背面，且以使所述第1主面与所述布线基板的所述上表面相对的方式搭载在所述布线基板的上表面上；
第2半导体芯片，其含有形成有多个第2焊垫的第2主面、及位于与所述第2主面相反一侧的第2背面，且以使所述第2背面与所述第1半导体芯片的所述第1背面相对的方式搭载在所述第1半导体芯片上；
多个第1导电性构件，其将所述第1半导体芯片的所述多个第1焊垫、与所述布线基板的所述多个第1接合引线分别电性连接；
多个第2导电性构件，其将所述第2半导体芯片的所述多个第2焊垫、与所述布线基板的所述多个第2接合引线分别电性连接；
第1密封体，其形成于所述第1半导体芯片的所述第1主面与所述布线基板的所述上表面之间，将所述多个第1导电性构件进行密封；
第2密封体，其以将所述第1半导体芯片、所述第2半导体芯片、及所述多个第2导电性构件进行密封的方式，形成于所述布线基板的所述上表面上；以及
多个外部端子，其分别连接于所述布线基板的所述多个焊盘；
所述布线基板包含芯材，该芯材含有位于所述布线基板上表面侧的上表面、及位于所述布线基板下表面侧的下表面；
所述布线基板是在所述芯材的所述上下表面侧的各个上交替形成有多个布线层及多个绝缘层的多层布线基板；
所述多个第1接合引线及所述多个第2接合引线是由所述多个布线层中最上层的布线层的一部分所构成；
所述多个焊盘是由所述多个布线层中最下层的布线层的一部分所构成；
所述芯材是含有纤维及树脂的第1绝缘层；
所述多个绝缘层包括含有纤维及树脂的第2绝缘层、以及纤维含量分别少于所述第1绝缘层及所述第2绝缘层的第3绝缘层；
所述第2绝缘层分别形成于所述芯材的所述上下表面侧；
所述第3绝缘层经由所述第2绝缘层而分别形成于所述芯材的所述上下表面侧；
所述最上层的布线层及所述最下层的布线层分别形成于所述第3绝缘层上。
10.根据权利要求9所述的半导体装置，其特征在于：
所述多个布线层是分别在所述芯材的所述上下表面侧各形成有3层。
11.根据权利要求10所述的半导体装置，其特征在于：
所述第1绝缘层的厚度厚于所述第2绝缘层的厚度；
所述第2绝缘层的厚度厚于所述第3绝缘层的厚度。
12.根据权利要求11所述的半导体装置，其特征在于：
在所述第1半导体芯片的所述第1主面上，形成有对从外部设备所供给的信号(输入输出(I/O)数据)进行转换的运算处理电路；
在所述第2半导体芯片的所述第2主面上，形成有存储电路；
所述多个第1焊垫含有：第1界面用焊垫，其与所述运算处理电路电性连接，并输入从所述外部设备所供给的所述信号；第2界面用焊垫，其与所述运算处理电路电性连接，并输出通过所述运算处理电路所转换的信号；电源电位用焊垫，其输入从所述外部设备所供给的电源电位；及基准电位用焊垫，其输入从所述外部设备所供给的基准电位；
所述多个布线层含有所述信号所流动的第1布线图案、所述电源电位所流动的第2布线图案、及所述基准电位所流动的第3布线图案；
所述第1布线图案、所述第2布线图案及所述第3布线图案分别以如下方式而形成：在所述最上层的布线层及所述最下层的布线层上，使所述第1布线图案的总面积大于所述第2布线图案及所述第3布线图案的总面积；在除所述最上层的布线层及所述最下层的布线层以外的布线层上，使所述第2布线图案的总面积或者所述第3布线图案的总面积大于所述第1布线图案的总面积。
13.一种半导体装置的制造方法，其特征在于，
包括以下工序：
(a)准备布线基板，该布线基板含有形成有多个接合引线的上表面、及位于与所述上表面相反一侧且形成有多个焊盘的下表面；
(b)将含有主面、形成于所述主面上的多个焊垫、分别连接于所述多个焊垫的多个凸块电极、及位于与所述主面相反一侧的背面的半导体芯片，以使所述主面与所述布线基板的上表面相对的方式搭载在所述布线基板的上表面上；
(c)在对所述布线基板及所述半导体芯片施加了热的状态下，用夹具挤压所述半导体芯片的所述背面，将所述多个凸块电极与所述多个接合引线分别电性连接；以及
(d)将多个外部端子分别连接于所述布线基板的所述多个焊盘上；此处，所述布线基板包含芯材，该芯材含有位于所述布线基板上表面侧的上表面、及位于所述布线基板下表面侧的下表面；
所述布线基板是在所述芯材的所述上下表面侧的各个上交替形成有多个布线层及多个绝缘层的多层布线基板；
所述多个接合引线是由所述多个布线层中最上层的布线层的一部分所构成；
所述多个焊盘是由所述多个布线层中最下层的布线层的一部分所构成；
所述芯材是含有纤维及树脂的第1绝缘层；
所述多个绝缘层包括含有纤维及树脂的第2绝缘层、以及纤维含量分别少于所述第1绝缘层及所述第2绝缘层的第3绝缘层；
所述第2绝缘层分别形成于所述芯材的所述上下表面侧；
所述第3绝缘层经由所述第2绝缘层而分别形成于所述芯材的所述上下表面侧；
所述最上层的布线层及所述最下层的布线层分别形成于所述第3绝缘层上。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于：
所述多个布线层是分别在所述芯材的所述上下表面侧各形成有3层。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于：
所述第1绝缘层的厚度厚于所述第2绝缘层的厚度；
所述第2绝缘层的厚度厚于所述第3绝缘层的厚度。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于：
在所述半导体芯片的所述主面上，形成有对从外部设备所供给的信号(输入输出(I/O)数据)进行转换的运算处理电路；
所述多个焊垫含有：第1界面用焊垫，其与所述运算处理电路电性连接，并输入从所述外部设备所供给的所述信号；第2界面用焊垫，其与所述运算处理电路电性连接，并输出通过所述运算处理电路所转换的信号；电源电位用焊垫，其输入从所述外部设备所供给的电源电位；及基准电位用焊垫，其输入从所述外部设备所供给的基准电位；
所述多个布线层含有所述信号所流动的第1布线图案、所述电源电位所流动的第2布线图案、及所述基准电位所流动的第3布线图案；
所述第1布线图案、所述第2布线图案及所述第3布线图案分别以如下方式而形成：在所述最上层的布线层及所述最下层的布线层上，使所述第1布线图案的总面积大于所述第2布线图案及所述第3布线图案的总面积；在除所述最上层的布线层及所述最下层的布线层以外的布线层上，使所述第2布线图案的总面积或者所述第3布线图案的总面积大于所述第1布线图案的总面积。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于：
在所述(c)工序之后、且所述(d)工序之前，在所述施加了热的状态下，向所述半导体芯片的所述主面与所述布线基板的所述上表面之间供给树脂，形成将所述多个凸块电极进行密封的密封体。
18.一种半导体装置的制造方法，其特征在于，
包括以下工序：
(a)准备布线基板，该布线基板含有上表面及下表面，其中，所述上表面形成有多个第1接合引线、及配置在所述多个第1接合引线周围的多个第2接合引线，所述下表面位于与所述上表面相反的一侧，且形成有多个焊盘；
(b)将含有形成有多个第1焊垫的第1主面及位于与所述第1主面相反一侧的第1背面的第1半导体芯片，以使所述第1主面与所述布线基板的上表面相对的方式搭载在所述布线基板的上表面上；
(c)在对所述布线基板及所述半导体芯片施加了热的状态下，用夹具挤压所述半导体芯片的所述背面，将所述多个凸块电极与所述多个第1接合引线分别电性连接；
(d)将含有形成有多个第2焊垫的第2主面及位于与所述第2主面相反一侧的第2背面的第2半导体芯片，以使所述第2背面与所述第1半导体芯片的所述第1背面相对的方式搭载在所述第1半导体芯片上；
(e)将所述第2半导体芯片的所述多个第2焊垫、与所述布线基板的所述多个第2接合引线分别电性连接；以及
(f)将多个外部端子分别连接于所述布线基板的所述多个焊盘；此处，
所述布线基板包含芯材，该芯材含有位于所述布线基板上表面侧的上表面、及位于所述布线基板下表面侧的下表面；
所述布线基板是在所述芯材的所述上下表面侧的各个上交替形成有多个布线层及多个绝缘层的多层布线基板；
所述多个第1接合引线及所述多个第2接合引线是由所述多个布线层中最上层的布线层的一部分所构成；
所述多个焊盘是由所述多个布线层中最下层的布线层的一部分所构成；
所述芯材是含有纤维及树脂的第1绝缘层；
所述多个绝缘层包括含有纤维及树脂的第2绝缘层、以及纤维含量分别少于所述第1绝缘层及所述第2绝缘层的第3绝缘层；
所述第2绝缘层分别形成于所述芯材的所述上下表面侧；
所述第3绝缘层经由所述第2绝缘层而分别形成于所述芯材的所述上下表面侧；
所述最上层的布线层及所述最下层的布线层分别形成于所述第3绝缘层上。
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