CN104078480A - 半导体器件及其制造方法 - Google Patents

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CN104078480A
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CN
China
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semiconductor chip
shielding material
magnetic shielding
magnetic
chip chp
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Application number
CN201410300535.0A
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English (en)
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板东晃司
三角和幸
秋山龙彦
和泉直生
山崎晓
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

本发明提供一种半导体器件及其制造方法。提供了一种可以在包括MRAM器件的半导体器件中通过提高对外部磁场的抵抗性来改进MRAM器件的数据留存特性的技术。第一磁屏蔽材料经由第一管芯附着膜设置于管芯焊盘之上。然后，半导体芯片经由第二管芯附着膜装配于第一磁屏蔽材料之上。另外，第二磁屏蔽材料经由第三管芯附着膜设置于半导体芯片之上。也就是说，设置半导体芯片以便由第一磁屏蔽材料和第二磁屏蔽材料夹入中间。这时，在第二磁屏蔽材料的平面面积小于第一磁屏蔽材料的平面面积的同时，第二磁屏蔽材料的厚度比第一磁屏蔽材料的厚度更厚。

Description

半导体器件及其制造方法
分案申请说明
本申请是于2009年12月25日提交的、申请号为200910258845.X、名称为“半导体器件及其制造方法”的中国发明专利申请的分案申请。
技术领域
本发明涉及一种半导体器件及其制造方法，并且具体地涉及一种有效地应用于包括多个磁存储器元件的半导体器件及其制造方法的技术。
背景技术
第2004-103071公开号日本专利未审公开(专利文献1)描述了一种与不太可能受扰动磁场影响的磁存储器器件有关的技术。具体而言，包括高导磁率软磁材料的磁导设置于与磁存储器接触或者紧接相邻的位置以便减少扰动磁场对磁存储器的影响。在专利文献1中，关于磁存储器(半导体芯片)在引线框架之上的管芯键合，引线框架包括高导磁率材料，并且半导体芯片装配于这一引线框架之上。专利文献1描述一种通过用高导磁率材料也涂覆半导体芯片的表面来形成磁屏蔽的技术。
第2003-115578公开号日本专利未审公开(专利文献2)描述一种通过保护MRAM(磁随机存取存储器)免受外部磁场并且由此防止外部磁场所致故障而且提高存储器元件的记录/再现操作的稳定性来实现能够高速记录/再现的非易失性存储器的技术。具体而言，专利文献2描述一种形成如下结构的技术，在该结构中MRAM芯片由绝缘层覆盖并且其外围由磁屏蔽结构覆盖(除了适于作为与外界的接口的电极焊盘部分之外)。
第2004-193247公开号日本专利未审公开(专利文献3)描述了一种充分磁屏蔽MRAM元件甚至免受强外部磁场的技术。这里描述磁屏蔽MRAM元件可以确保无问题地操作免受外部磁场并且也可以对减少电子装置的尺寸和重量起作用。具体而言，描述了在包括TMR元件(其中层叠磁化方向固定的磁化固定层和磁化方向可变的记录层)的MRAM元件中，TMR元件由表现1.8特斯拉(T)或者更大的高饱和度磁化的高饱和度磁化材料层磁屏蔽。
第2004-47656公开号日本专利未审公开(专利文献4)描述了一种高效制造具有免受外部磁场的充分磁屏蔽效果的MRAM元件的技术。具体而言，描述如下。在MRAM元件的元件装配表面侧上的晶体管部分的下表面中和在位线的与元件装配表面侧相反的上表面中，分别使用软磁金属来形成第一磁屏蔽层和第二磁屏蔽层，然后在第二磁屏蔽层之上形成钝化膜。这将来自外部磁场的穿透磁通抑制成MRAM元件的反向磁场强度或者更少，由此提高可靠性。另外，通过将软磁金属用于第一磁屏蔽层和第二磁屏蔽层，可以通过溅射来形成这些屏蔽层。如果与形成MRAM元件的各层的目标元件部分地共同使用这一软磁金属，则可以使用与在形成MRAM元件的各层时使用的溅射装置相同的溅射装置来高效地形成第一磁屏蔽层和第二磁屏蔽层。根据专利文献4，在MRAM元件形成于其中的半导体芯片的前表面和后表面中形成高导磁率磁屏蔽，并且所得半导体芯片可以装配到引线框架。
第2003-309196公开号日本专利未审公开(专利文献5)描述了一种提高MRAM元件的记录留存性质的技术。具体而言，在磁屏蔽封装(其中MRAM元件由软磁屏蔽构件密封包围)中，在低频磁场中，到达磁场构件的磁通由于其导磁率的实部的作用而在磁屏蔽构件以内传播并且由此改变磁通的方向。另外在高频磁场中，磁通由于导磁率的虚部的作用而在磁屏蔽构件以内被吸收。另外，MRAM元件的外围由磁屏蔽构件包围，并且保护MRAM元件免受来自各种方向的磁通。因而，可以抑制外部磁场对MRAM元件的影响，并且可以提高MRAM元件的记录留存可靠性。
第2004-221463公开号日本专利未审公开(专利文献6)描述了一种充分磁屏蔽MRAM元件甚至免受强外部磁场并且保证无问题地操作免受外部磁场的技术。具体而言，在包括TMR元件(其中层叠磁化方向固定的磁化固定层和磁化方向可变的记录层)的MRAM元件中，TMR元件由磁屏蔽层磁屏蔽。这时，磁屏蔽层包括层叠结构(该层叠结构包括至少两个软磁材料层)，并且这一层叠结构包括高导磁率材料层和高饱和度磁化材料层。
发明内容
近年来，MRAM(磁随机存取存储器)器件作为新一代非易失性存储器器件已经赢得关注。MRAM器件是非易失性存储器器件，其中使用半导体集成电路中形成的多个存储器单元来非易失性地存储数据，并且可以随机存取相应存储器单元。
通常，MRAM器件的存储器单元(磁存储器元件)包括自旋阀结构的磁阻元件，其中经由非磁层设置固定层(不动层)(包括磁化方向固定的铁磁层)和记录层(自由层)(包括磁化方向响应于外部磁场而变化的铁磁层)。由于自旋阀结构的磁阻元件的电阻响应于记录层的磁化方向的改变而变化，所以可以通过响应于磁阻元件的电阻的改变而存储数据，从而将磁阻元件作为存储器来操作。
换而言之，在MRAM器件的存储器单元中，极薄隧道绝缘层设置于包括磁膜的固定层和记录层之间。具有穿插于固定层与记录层之间的隧道绝缘层的这一结构称为磁隧道结结构。这一磁隧道结结构包括称为TMR(隧穿磁阻)的磁阻元件。
在磁阻元件中，固定层中的磁化方向固定成固定方向。另一方面，记录层中的磁化方向可由来自外界的磁场控制。在固定层的磁化方向和记录层的磁化方向相同的平行状态中，在磁阻元件的固定层与记录层之间的电阻值减少。对照而言，在固定层的磁化方向和记录层的磁化方向彼此相反的反平行方向上，在磁阻元件的固定层与记录层之间的电阻值增加。因而，可以通过将磁化方向的平行状态或者反平行状态与数字值“0”或者“1”关联并且读取电阻值的改变，来将磁阻元件作为存储器来操作。
在上述MRAM的存储器单元中，构成磁阻元件的记录层的磁化方向可能由于半导体器件的外部磁场而波动，并且记录的数据状态可能相应地波动。出于这一原因，MRAM器件需要具有对外部磁场的抵抗性。
例如已知一种结构，其中为了获得对外部磁场的抵抗性，在其中形成有MRAM的半导体芯片之上和之下提供包括坡莫合金的磁屏蔽材料。
这里，假如至少在半导体芯片之上(在形成MRAM的表面侧上)提供磁屏蔽材料的配置或者在半导体芯片之上和之下提供磁屏蔽材料的配置中，如何有效提高MRAM器件对外部磁场的抵抗性至关重要。
另外，重要的是让半导体器件(半导体封装)的整个尺寸和厚度在提供有磁屏蔽材料的预定封装规格内。
另外，重要的是提供磁屏蔽材料具有稳定磁屏蔽特性的半导体封装。
已经鉴于上述境况而创造本发明，并且本发明提供一种可以在包括MRAM器件的半导体器件中通过提高对外部磁场的抵抗性来实现改进MRAM器件的数据留存特性的技术。
本发明的其它目的和新特征将根据本说明书和附图的描述而变得清楚。
下文简要地说明本申请中公开的本发明之中典型发明的概况。
根据一个有代表性的实施例的一种半导体器件包括：(a)管芯焊盘；(b)设置于管芯焊盘周围的多个引线；以及(c)半导体芯片，具有主表面和与主表面相反的后表面，并且在主表面侧上包括多个磁存储器元件和多个键合焊盘，半导体芯片设置于管芯焊盘之上。该半导体器件还包括：(d)第一磁屏蔽材料，设置于管芯焊盘与半导体芯片的后表面之间；以及(e)第二磁屏蔽材料，设置于半导体芯片的主表面之上，并且第二磁屏蔽材料设置成覆盖磁存储器元件形成的区域。该半导体器件还包括：(f)多个键合接线，将键合焊盘分别电耦合到引线；以及(g)树脂体，密封相应引线的一部分、键合接线、管芯焊盘、半导体芯片、第一磁屏蔽材料和第二磁屏蔽材料。这里，第二磁屏蔽材料的面积形成得比半导体芯片的主表面的面积更小，并且第二磁屏蔽材料的厚度形成得比第一磁屏蔽材料的厚度更厚。
另外，根据一个有代表性的实施例的一种制造半导体器件的方法包括以下步骤：(a)制备引线框架，该引线框架包括管芯焊盘和设置于管芯焊盘周围的多个引线；并且(b)制备半导体晶片，该半导体晶片具有主表面和与主表面相反的后表面，半导体晶片在主表面侧上包括其中形成有多个磁存储器元件和多个键合焊盘的多个芯片区。该制造半导体器件的方法还包括以下步骤：(c)将第一粘合膜材料粘贴到半导体晶片的后表面；并且(d)在步骤(c)之后，经由第一膜材料将第一磁屏蔽材料粘贴到半导体晶片的后表面。该制造半导体器件的方法还包括以下步骤：(e)在步骤(d)之后，将第二粘合膜材料粘贴到第一磁屏蔽材料的后表面；并且(f)在步骤(e)之后，将半导体晶片和粘贴到半导体晶片的后表面的第一磁屏蔽材料一起划片并且由此形成粘贴有单一化第一磁屏蔽材料的多个半导体芯片。该制造半导体器件的方法还包括以下步骤：(g)在步骤(f)之后，在管芯焊盘之上装配粘贴有第一磁屏蔽材料的半导体芯片，使得第一磁屏蔽材料可以夹入半导体芯片与管芯焊盘之间；并且(h)在半导体芯片的主表面之上设置第二磁屏蔽材料使得覆盖磁存储器元件形成的区域。该制造半导体器件的方法还包括以下步骤：(i)用多个键合接线将引线分别电耦合到键合焊盘；并且(j)用树脂体密封相应引线的一部分、焊接接线、管芯焊盘、半导体芯片、第一磁屏蔽材料和第二磁屏蔽材料。这里，第二磁屏蔽材料的面积形成得比半导体芯片的主表面的面积更小，并且第二磁屏蔽材料的厚度形成得比第一磁屏蔽材料的厚度更厚。
本申请中公开的本发明方面之中有代表性的方面所获得的优点简要地描述如下。
在包括MRAM器件的半导体器件中，可以提高对外部磁场的抵抗性。结果可以改进MRAM器件的数据留存特性。另外，可以实现减少半导体器件(半导体封装)的厚度。
附图说明
图1是示出了根据本发明的实施例1中的半导体芯片的配置的框图；
图2是示出了实施例1中的半导体芯片的另一配置的框图；
图3示出了构成MRAM的存储器单元阵列的电路配置；
图4是示出了MRAM的存储器单元的配置的横截面图；
图5示出了实施例1中使用的引线框架；
图6是示出了实施例1中的封装的横截面图；
图7示出了引线框架的另一例子；
图8示出了在图1中所示半导体芯片之上设置磁屏蔽材料的例子；
图9示出了在图1中所示半导体芯片之上设置磁屏蔽材料的另一例子；
图10示出了在图2中所示半导体芯片之上设置磁屏蔽材料的例子；
图11是示出了图10中所示半导体芯片中形成的焊盘如何耦合到引线的横截面图；
图12是示出了实施例1的封装中半导体芯片由磁屏蔽材料屏蔽的状态的示意图；
图13是示出了半导体芯片以外存在的外部磁场与进入半导体芯片以内的内部磁场之间关系的曲线图，该曲线图比较了比较例子的屏蔽效果与实施例1中的屏蔽效果；
图14是示出了实施例1中的半导体器件(封装)的制造过程的透视图；
图15是示出了在图14的制造过程之后的半导体器件的制造过程的透视图；
图16是示出了在图15的制造过程之后的半导体器件的制造过程的透视图；
图17是示出了在图16的制造过程之后的半导体器件的制造过程的透视图；
图18是示出了在图17的制造过程之后的半导体器件的制造过程的透视图；
图19是示出了在图18的制造过程之后的半导体器件的制造过程的透视图；
图20是示出了在图19的制造过程之后的半导体器件的制造过程的透视图；
图21是示出了在图20的制造过程之后的半导体器件的制造过程的透视图；
图22是示出了在图21的制造过程之后的半导体器件的制造过程的透视图；
图23是示出了在图22的制造过程之后的半导体器件的制造过程的横截面图；
图24是示出了在图23的制造过程之后的半导体器件的制造过程的横截面图；
图25是示出了在图24的制造过程之后的半导体器件的制造过程的横截面图；
图26是示出了在图25的制造过程之后的半导体器件的制造过程的横截面图；
图27是示出了在图26的制造过程之后的半导体器件的制造过程的横截面图；
图28是示出了实施例2中的半导体器件的配置的横截面图；
图29是示出了磁屏蔽材料的制造过程的横截面图；
图30是示出了在图29的制造过程之后的磁屏蔽材料的制造过程的横截面图；
图31是示出了磁屏蔽材料的制造过程的横截面图；
图32是示出了在图31的制造过程之后的磁屏蔽材料的制造过程的横截面图；
图33是示出了实施例2中的半导体器件的制造过程的横截面图；
图34是示出了在图33的制造过程之后的半导体器件的制造过程的横截面图；
图35是示出了在图34的制造过程之后的半导体器件的制造过程的横截面图；
图36是示出了在图35的制造过程之后的半导体器件的制造过程的横截面图；
图37是示出了在图36的制造过程之后的半导体器件的制造过程的横截面图；
图38是示出了实施例3中的半导体器件的配置的横截面图；
图39是示出了实施例4中的半导体器件的配置的横截面图；
图40是示出了实施例5中的半导体器件的配置的横截面图；
图41是示出了实施例6中的半导体器件的配置的横截面图；
图42是示出了实施例6中的半导体器件的制造过程的横截面图；
图43是示出了在图42的制造过程之后的半导体器件的制造过程的横截面图；
图44是示出了在图43的制造过程之后的半导体器件的制造过程的横截面图；
图45是示出了在图44的制造过程之后的半导体器件的制造过程的横截面图；
图46是示出了在图45的制造过程之后的半导体器件的制造过程的横截面图；并且
图47是示出了在图46的制造过程之后的半导体器件的制造过程的横截面图。
具体实施方式
在以下实施例中，在出于简便需要时，将一个实施例划分成多个章节或者实施例进行描述。然而除非另有指明，这些章节或者实施例不是相互独立的，而是它们中的一个章节或者实施例是另一章节或者实施例的部分或者全部的修改、细节、补充说明等。
另外在以下实施例中，在提及要素数目等(包括件数、值、数量、范围等)时，除了例如在具体规定时或者在原理上明显限于具体数目时之外，本发明不限于这一具体数目，并且该数目可以大于或者小于这一具体数目。
另外在以下实施例中，除了例如在具体规定时或者在原理上明显认为不可或缺时之外，组成要素(包括要素步骤等)当然并不总是不可或缺的。
类似地，在以下实施例中，除了例如在具体规定时或者在原理上明显认为并非如此时之外，将提及的组成要素的形状、位置等包括与相关形状、位置等基本上近似或者相似的形状、位置等。
另外，在用于描述实施例的所有附图中，相同构件基本上给予以相同标号以省略重复描述。注意为求附图简洁，即使平面图也可以加影线。
(实施例1)
图1是示出了本实施例1中的半导体芯片的布局例子的平面图。如图1中所示，CPU(中央处理器件、微处理器单元)1、MRAM(存储器单元)2、外围电路3和电源线4形成于本实施例1中的半导体芯片CHP中。然后，焊盘PD(是用于将这些电路耦合到外部电路的输入/输出外部端子)形成于半导体芯片CHP的外围中。
CPU(电路)1也称为中央处理部分并且对应于计算机等的芯。CPU1从存储器器件读取指令并且将它解码、基于解码的指令来进行广泛的各种操作和控制并且在处理中要求高速。因而，在形成于半导体芯片CHP中的元件之中，构成CPU1的MISFET(金属绝缘体半导体场效应晶体管)需要具有相对高的电流驱动能力。也就是，MISFET由低击穿电压MIFSET形成。
MRAM(电路)2是可以按照需要从其随机读取存储的存储器指令或者可以将存储器信息重新写入到其中的存储器并且也称为“随机存取存储器”。作为IC存储器的RAM例子包括两种类型：使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)，然而在本实施例1中使用作为下一代器件的MRAM。MRAM2是一种利用磁的存储器元件，其中使用电子自旋作为存储器元件。MRAM2的结构类似于DRAM的结构、即MRAM2具有其中DRAM中的电容器为磁隧道结元件所取代的结构。MRAM2是非易失性存储器，因为在存储数据时使用磁化状态，并且MRAM2的特征在于即使断电仍然保持存储器状态，这不同于DRAM等。另外，MRAM2具有与SRAM一样的高速随机存取功能(速度为数纳秒)。也就是说，MRAM2是不仅作为非易失性存储器来工作而且具有高速随机存取功能的存储器元件。
外围电路3是用于与CPU1和MRAM2一起构成系统的电路并且例如包括电源电路、时钟电路、复位电路等。外围电路3包括用于进行数字信号处理的数字电路和用于处理模拟信号的模拟电路。模拟电路是用于操控随时间而连续变化的电压或者电流信号、即模拟信号的电路，并且模拟电路例如包括放大器、转换电路、调制电路、振荡电路、电源电路等。
电源线4是用于供应用于操作CPU1、MRAM2和外围电路3的电压的线并且包括电源线和接地线。CPU1、MRAM2和外围电路3直接或者间接耦合到电源线4以便能够通过来自电源线4的电源来操作。
焊盘PD适于作为用于输入/输出来自/去往与半导体芯片CHP的外界耦合的装置(电路)的信号的外部连接端子。输入信号经由焊盘PD输入到半导体芯片CHP中形成的CPU1等，或者来自CPU1的输出信号经由焊盘PD输出到与半导体芯片CHP的外界耦合的装置(电路)。
在图1中，沿着半导体芯片CHP的外围设置多个焊盘PD，并且与焊盘PD相邻设置电源线4。CPU1、MRAM2和外围电路3设置于电源线4的内部区中。也就是说，CPU1、MRAM2和外围电路3设置于半导体芯片CHP的由电源线4包围的中心区中。
注意，图1是半导体芯片CHP的布局例子并且可以例如如图2中所示那样布局半导体芯片CHP。图2示出了本实施例1中的半导体芯片CHP的另一布局例子。图2是示出了对于LOC(片上引线)的配置而言有效的焊盘阵列和电路块阵列的例子的芯片布局图。如图2中所示，沿着半导体芯片CHP的中心区(中心线)设置多个焊盘PD，并且两组电源线4将焊盘PD夹入中间地设置于相邻区域中。然后，CPU1、MRAM2和外围电路3设置于电源线4以外。具体而言，MRAM2的一部分和外围电路3的一部分设置于下电源线4以外，而外围电路3的一部分、CPU1和MRAM2形成于上电源线4以外。在如图1所示布局配置和如图2中所示布局配置中的任一情况下，由于MRAM2易受外部磁场影响，所以优选地将MRAM2设置为与电源线4间隔一定距离。其原因在于相对强的电流流过电源线4并且因此在外围中生成强的外部磁场。也就是，为了尽可能少受这一外部磁场影响，优选地将MRAM2设置为与电源线4间隔一定距离。
随后描述MRAM2的内部配置。图3示出了MRAM2的电路配置。在图3中，配置MRAM2以基于来自外界的控制信号和地址信号来进行对具体存储器单元的随机存取、然后关于存取的具体存储器单元执行输入数据Din的写入或者输出数据Dout的读取。下文描述用于实现这一功能的电路配置。
在图3中，在MRAM2中，以矩阵形式(比如在行方向(水平方向)上为n行而在列方向(纵向方向)上为m列)设置多个存储器单元MC。也就是说，MRAM2构成存储器单元阵列，该阵列包括以矩阵形式设置的多个存储器单元MC。
沿着存储器单元阵列的行设置字线WL1至WLm和源极线SL1至SLm使得相互平行地延伸。另外，沿着存储器单元阵列的行也相互平行地设置数字线DL1至DLm。另一方面，沿着存储器单元阵列的列设置位线BL1至BLn使得相互平行地延伸。也就是说，在构成MRAM2的存储器单元阵列中，在字线WL1至WLm、源极线SL1至SLm和数字线DL1至DLm相互平行地设置于水平方向(行方向)上的同时，位线BL1至BLn设置于与水平方向垂直的纵向方向(列方向)上。
接着，在矩阵形式的存储器单元阵列的相应交点形成各存储器单元MC。各存储器单元MC包括磁隧道结结构的磁阻元件(磁隧道结元件、磁存储器元件)TMR和包括MISFET(金属绝缘体半导体场效应晶体管)的存取晶体管ATR。磁阻元件TMR和存取晶体管ATR耦合，从而流过磁阻元件TMR的隧道电流的路径和流过存取晶体管ATR的沟道电流的路径可以串联耦合。具体而言，在各存储器单元MC中，存取晶体管ATR的漏极区域配置为耦合到磁阻元件TMR。
在各存储器单元MC中，存取晶体管ATR的源极区域耦合到构成存储器单元阵列的源极线(源极线SL1至SLm之一)。然后，存取晶体管ATR的漏极区域耦合到磁阻元件TMR的一端，并且磁阻元件TMR的另一端耦合到构成存储器单元阵列的位线(位线BL1至BLn之一)。另外，存取晶体管ATR的栅极电极耦合到构成存储器单元阵列的字线(字线WL1至WLm之一)。
其次，MRAM2包括耦合到字线WL1至WLm的字线驱动器部分WD。字线驱动器部分WD具有用以在数据读取期间(也称为“在数据存取期间”)响应于行选择结果而有选择地激活与用于数据存取的具体存储器单元MC对应的字线(字线WL1至WLm之一)的功能。
另外，MRAM2包括用于传送读取数据的数据线DW、用于传送写入数据的写入位线WBL、读取源极线RSL、列解码器CD1、CD2、数据写入电路DWC和数据读取电路DRC。
读取源极线RSL将相应源极线SL1至SLm电耦合到数据读取电路DRC。数据线DW经由选择晶体管耦合到位线BL1至BLn并且将位线BL1至BLn电耦合到数据写入电路DWC。写入位线WBL经由选择晶体管耦合到数字线DL1至DLm并且将数字线DL1至DLm电耦合到数据写入电路DWC。
数据写入电路DWC具有用以在从外界输入写入使能信号WE和输入数据Din时将预定电压施加到数据线DW和写入位线WBL的功能。当从外界输入读取使能信号RE时，数据读取电路DRC使用读出放大器来放大读取源极线RSL上的电压并且比较这一放大电压与跨接参考电阻器(未图示)的电压值。数据读取电路DRC也具有用以基于这一比较结果将输出数据Dout输出的功能。
另外，MRAM2包括与存储器单元阵列的相应列对应的选择晶体管，其中这些选择晶体管的栅极电极由栅极电极CSG1至CSGn表示。类似地，MRAM2包括与存储器单元阵列的相应行对应的选择晶体管，其中这些选择晶体管的栅极电极由栅极电极WCSG1至WCSGm表示。
列解码器CD1具有用以将列地址CA解码并且基于这一结果分别在数据写入期间和在数据读取期间有选择地激活栅极电极CSG1至CSGn的功能。激活的栅极电极(CSG1至CSGn之一)具有用以将数据线DW电耦合到对应位线(位线BL1至BLn之一)的功能。
类似地，列解码器CD2具有用以将列地址CA解码并且基于这一结果分别在数据写入期间和在数据读取期间有选择地激活栅极电极WCSG1至WCSGm的功能。激活的栅极电极(WCSG1至WCSGm之一)具有用以将写入位线WBL电耦合到对应数字线(数字DL1至DLm之一)的功能。
如上文所述那样配置本实施例1中的MRAM2的电路，并且下文描述MRAM2的存储器单元的结构。
图4是示出了本实施例1中的MRAM的存储器单元的横截面图。如图4中所示，存取晶体管ATR形成于半导体衬底S的主表面(上表面)中。存取晶体管ATR包括形成为在半导体衬底S中相互间隔的源极区域SR和漏极区域DR。例如包括氧化硅膜的栅极绝缘膜GOX形成于由源极区域SR和漏极区域DR夹入中间的沟道形成区域之上。然后，例如包括多晶硅膜的栅极电极G(对应于字线WL)形成于栅极绝缘膜GOX之上。
磁阻元件TMR具有从底部依次层叠的固定层FL、隧道绝缘层TI和记录层RL。固定层FL由磁化方向固定的铁磁层形成，而记录层RL由磁化方向响应于外部磁场而变化的铁磁层形成。隧道绝缘层TI是非磁层并且设置于固定层FL与记录层FL之间。
磁阻元件TMR在平面图中设置于位线BL和数字线DL的相交区中。然后，数字线DL设置成在固定层FL(是磁阻元件TMR的组成元件)以下与固定层FL间隔预定间距。另一方面，位线BL在记录层RL之上延伸使得电耦合到记录层RL。
固定层FL(是磁阻元件TMR的组成元件)电耦合到适于作为布线的带ST，并且带ST经由夹层绝缘膜IL1中形成的塞PLG2耦合到布线L1。另外，布线L1经由夹层绝缘膜IL1中形成的塞PLG1b耦合到存取晶体管ATR的漏极区域DR。因而，磁阻元件TMR的固定层FL将经由带ST、塞PLG2、布线L1和塞PLG1b耦合到存取晶体管ATR的漏极区域DR。另一方面，存取晶体管ATR的源极区域SR经由夹层绝缘膜IL1中形成的塞PLG1a电耦合到源极线SL。由上可见，存取晶体管ATR和磁阻元件TMR串联耦合于位线BL与源极线SL之间。以这一方式配置本实施例1中的MRAM的存储器单元。
随后参照图4描述MRAM的操作。先描述写入操作。在一个电流在位线的预定方向上流动并且一个电流流过数字线DL时，两个电流所致的第一合成磁场施加到磁阻元件TMR。然后，磁阻元件的记录层RL的磁化方向与第一合成磁场的方向(第一方向)对准。
另一方面，在一个电流在位线的上述预定方向的相反方向上流动并且一个电流流过数字线DL时，在与第一合成磁场的方向不同的方向上生成第二合成磁场。然后，记录层RL的磁化方向将与第二合成磁场的方向对准。因此，记录层RL的磁化方向与和第一方向相反的第二方向一致。
以这一方式，可以通过将电流供应到数字线DL并且也控制向位线BL馈送的电流的方向来控制记录层RL的磁化方向为第一方向或者第二方向。这意味着可以与记录层RL的磁化方向对应地存储二进制状态“0”和“1”。随后，即使在传导截止时仍然可以保持记录层RL的磁化方向。注意即使生成第一合成磁场和第二合成磁场、固定层FL的磁化方向仍然不会改变。
接着描述读取操作。在读取操作的情况下，如下馈送电流而不涉及到数字线。也就是，在存取晶体管ATR导通时，在从位线BL到磁阻元件TMR、带ST、塞PLG2、布线L1、塞PLG1b、漏极区域DR、源极区域SR、塞PLG1a和源极线SL的路径中供应电流。由此用读出放大器(未示出)检测磁阻元件TMR的电阻值的改变。这时，如果记录层RL的磁化方向平行于固定层FL的磁化方向，则磁阻元件TMR的电阻值将减少。另一方面，如果记录层RL的磁化方向反平行于固定层FL的磁化方向，则磁阻元件TMR的电阻值将增加。因而，记录层RL的二进制状态由磁阻元件TMR的电阻值的量度反映并且读取到外界。以这一方式，可以读取磁阻元件TMR中存储的信息(数据)。通过设置这样矩阵形式的存储器单元，可以实现高容量MRAM。
上文描述本实施例1中的其中形成有MRAM的半导体芯片，并且将封装其中形成有MRAM的这一半导体芯片。下文描述其中形成有MRAM的半导体芯片的封装配置。
首先，图5示出了用于装配半导体芯片的引线框架LF的配置。如图5中所示，引线框架LF主要包括用于装配半导体芯片的管芯焊盘DP、框架部分FP、内引线IL和外引线OL。然后在引线框架LF之中由模制线ML包围的区域是将由树脂体密封的区域。下文描述通过在这样配置的引线框架LF之上装配半导体芯片来形成的封装。图6是示出了本实施例1中的封装(半导体器件)的配置的横截面图。在图6中，本实施例1中的封装例如是QFP(四边扁平封装)型封装。封装形状可以是使用如图7中所示引线框架的SOP(小轮廓封装)型封装。如图6中所示，在本实施例1中的封装中，磁屏蔽材料PM1经由管芯附着膜DAF1设置于管芯焊盘DP之上，并且半导体芯片CHP经由管芯附着膜DAF2设置于磁屏蔽材料PM1之上。另外，磁屏蔽材料PM2经由管芯附着膜DAF3设置于半导体芯片CHP之上。
MRAM形成于半导体芯片CHP中，并且焊盘PD(是I/O端子)形成于半导体芯片CHP的主表面(上表面)中。焊盘PD用接线W电耦合到内引线IL。
管芯焊盘DP、磁屏蔽材料PM1、PM2、半导体芯片CHP、内引线IL、接线W和管芯附着膜DAF1至DAF3由树脂体MR密封。然后，从树脂体MR暴露外引线OL。
半导体芯片CHP主要由硅组成并且在主表面侧上包括其中形成有多个MRAM和多个MISFET的电路。构成引线框架的管芯焊盘DP、框架部分FP和内引线IL由铜材料、即42合金材料(是镍和铁等的一类合金)形成。另一方面，磁屏蔽材料PM1、PM2由坡莫合金(是镍和铁的一类合金)形成。虽然坡莫合金在机械性质方面是与42合金(也是镍和铁的合金)接近的材料，但是坡莫合金是由于镍和铁的混合比的改变、热处理条件的改变等而具有改进的磁特性的材料。对于接线W，例如使用金接线。另外，管芯附着膜DAF1至DAF3是包含热塑树脂的粘合膜并且例如包括聚酰亚胺树脂(热塑树脂)(包含少量环氧树脂(热塑树脂))。注意，可以使用树脂膏取代管芯附着膜DAF1至DAF3。具体而言，在将半导体芯片CHP键合到将装配于半导体芯片CHP之上的磁屏蔽材料PM2时，管芯附着膜DAF3是有利的，但是可以使用树脂膏。
这里，在本实施例1中，管芯焊盘DP的面积小于磁屏蔽材料PM1或者半导体芯片CHP的面积。也就是说，在本实施例1中，使用所谓的小的垫片(tab)作为管芯焊盘DP。这归因于以下原因。也就是，管芯焊盘DP与树脂体MR直接接触，而管芯焊盘DP例如由42合金材料或者铜材料形成。另一方面，树脂体MR由树脂形成。出于这一原因，在管芯焊盘DP与树脂体MR之间的粘合性可能由于线性膨胀系数的差异而并不如此优良，并且在管芯焊盘DP与树脂体MR之间的接触面积从封装的可模制性的观点来看优选为尽可能小。换而言之，鉴于抑制管芯焊盘DP与树脂体MR之间粘合性的减少以提高封装的可靠性，在管芯焊盘DP与树脂体MR之间的接触面积优选为小。
另外，树脂体MR可能包含潮气。出于这一原因，如果在封装装配期间由回流处理等增添温度循环，则树脂体MR中吸收的潮气将蒸发成蒸汽。这一蒸汽可能在树脂体MR与管芯焊盘DP之间的界面(在粘合性低的平坦区)聚集。然后，蒸汽在树脂体MR与管芯焊盘DP之间的界面造成气泡，并且将出现树脂体MR从管芯焊盘DP的分离。另外，变成气泡的蒸汽将由于温度循环而膨胀，并且应力将施加到树脂体MR。施加应力在树脂体MR中造成破裂。如果在树脂体MR中出现破裂，则封装的可靠性将减少，这造成故障。具体而言，在树脂体MR与管芯焊盘DP之间的接触面积越大，由于蒸汽树脂体MR从管芯焊盘的分离就变得越明显。其原因在于在树脂体MR与管芯焊盘DP之间的接触面积越大，在树脂体MR与管芯焊盘DP之间的界面聚集的蒸汽的量就将越多，并且这一蒸汽的膨胀所致应力的量度也将增加。也就是，管芯焊盘DP的面积越大，就将更可能出现由温度循环造成的破裂。因而在本实施例1中运用小的垫片，即尺寸比磁屏蔽材料PM1或者半导体芯片CHP的面积更小的管芯焊盘DP，以提高封装的可靠性。
如上文所述那样配置本实施例1中的封装(半导体器件)，并且接着描述本实施例1中的封装的特征。在图6中，本实施例1中的特征之一在于磁屏蔽材料PM2的厚度形成得比磁屏蔽材料PM1的厚度更厚，其中假设使磁屏蔽材料PM1的面积不小于半导体芯片CHP的主表面的面积而使磁屏蔽材料PM2的面积小于半导体芯片CHP的主表面的面积。也就是，本实施例1中的特征之一在于在半导体芯片CHP的主表面之上形成的磁屏蔽材料PM2的厚度形成得比在半导体芯片CHP的后表面中形成的磁屏蔽材料PM1的厚度更厚。由此，在半导体芯片CHP的主表面侧上，可以有效屏蔽外部磁场。也就是，可以通过增加磁屏蔽材料PM2的厚度将外部磁场吸收到磁屏蔽材料PM2中，并且因此通过在半导体芯片CHP的主表面之上设置厚的磁屏蔽材料PM2，可以有效屏蔽半导体芯片CHP的主表面侧上的区域免受外部磁场。对于半导体芯片CHP的主表面侧上形成的MRAM，可以通过主要屏蔽半导体芯片CHP的主表面侧来抑制外部磁场的影响。因而，可以改进半导体芯片CHP的主表面侧上形成的MRAM的数据留存特性。
在本实施例1中，MRAM形成于半导体芯片HP中，并且MRAM通过用磁场控制电子自旋的方向来存储信息(数据)。因而，如果将MRAM疏忽地暴露于外部磁场的影响之下，则电子自旋的方向将改变，并且信息将在构成MRAM的磁物质中丢失。也就是说，MRAM具有数据留存特性在受强外部磁场影响时将降级这一性质。根据这一事实，优选地防止其中形成有MRAM的半导体芯片CHP受外部磁场影响。
然后，为了保护其中形成有MRAM的半导体芯片CHP免受外部磁场，已经进行了对其中形成有MRAM的半导体芯片CHP的磁屏蔽。为了屏蔽半导体芯片CHP免受外部磁场，半导体芯片CHP的整个外围可以由磁屏蔽材料围绕。然而如图6中所示，在半导体芯片CHP的封装中，由于半导体芯片CHP的焊盘PD和内引线IL需要用接线W相互电耦合，所以难以设置磁屏蔽材料使得三维地围绕半导体芯片CHP。
出于这一原因，已经运用其中半导体芯片CHP由磁屏蔽材料夹在中间的结构。例如，如图6中所示，通过运用如下结构来屏蔽半导体芯片CHP免受外部磁场，在该结构中磁屏蔽材料PM1设置于半导体芯片CHP的后表面中而磁屏蔽材料PM2设置于半导体芯片CHP的主表面(上表面或元件形成表面)之上。即使其中半导体芯片CHP以这一方式由磁屏蔽材料夹入中间的结构仍然提供屏蔽半导体芯片CHP免受外部磁场的效果。
图8示出了在图1中所示半导体芯片CHP之上设置磁屏蔽材料PM2的例子。如图8中所示，磁屏蔽材料PM2的面积小于半导体芯片CHP的主表面的面积。也就是说，磁屏蔽材料PM2形成得比半导体芯片CHP的整个主表面的面积更小，以便避免与半导体芯片CHP的主表面中形成的焊盘PD电短路。这时，可以形成磁屏蔽材料PM2使得至少覆盖半导体芯片CHP的主表面中形成的MRAM2的形成区域。因而，例如如图8中所示，可以形成磁屏蔽材料PM2使得覆盖半导体芯片CHP中形成的焊盘PD的内侧上形成的所有CPU1、MRAM2、外围电路3和电源线4。然而，例如如图9中所示，磁屏蔽材料PM2可以设置于半导体芯片CHP之上，使得可以至少覆盖其中形成MRAM2的区域。
另一方面，半导体芯片CHP的后表面中形成的磁屏蔽材料PM1的面积可以具有与半导体芯片CHP的面积相同的尺寸(见图6)。其原因在于无焊盘PD形成于半导体芯片CHP的后表面中。另外，磁屏蔽材料PM1的面积可以形成得比半导体芯片CHP的面积更大。
图10示出了在图2中所示半导体芯片CHP之上设置磁屏蔽材料PM2的例子。在图10中所示半导体芯片CHP中，有在半导体芯片CHP的中心部分中的焊盘PD，并且MRAM2形成于焊盘PD的上侧和下侧以将焊盘PD夹入中间。出于这一原因，形成为覆盖MRAM2的磁屏蔽材料PM2需要分别单独覆盖焊盘PD的上侧上形成的MRAM2和焊盘PD的下侧上形成的MRAM2，以便避免与焊盘PD电短路。也就是，图10中所示半导体芯片CHP需要两个磁屏蔽材料PM2。图11是示出了图10中所示半导体芯片CHP中形成的焊盘PD如何耦合到引线L的横截面图。如图11中所示，焊盘PD形成于半导体芯片CHP的中心部分中，并且磁屏蔽材料PM2设置于将焊盘PD夹入中间的两侧上。然后，引线L分别经由粘合带T形成于两个磁屏蔽材料PM2之上。引线L和焊盘PD使用接线W相互耦合。
如上所述，同样在图8和图9中所示布局的半导体芯片CHP或者在图10中所示布局的半导体芯片CHP中，半导体芯片CHP的主表面侧上形成的磁屏蔽材料PM2小于半导体芯片CHP的主表面的面积。另一方面，同样在图8和图9中所示布局的半导体芯片CHP以及在图10中所示布局的半导体芯片CHP的任一个中，焊盘PD没有形成于半导体芯片CHP的后表面中，因此半导体芯片CHP的后表面中形成的磁屏蔽材料PM1的面积可以与半导体芯片CHP的后表面的面积相同或者大于半导体芯片CHP的后表面的面积。也就是说，半导体芯片CHP的主表面之上形成的磁屏蔽PM2的面积小于半导体芯片CHP的整个后表面中形成的磁屏蔽PM1的面积。
这里，磁屏蔽材料PM1的厚度和磁屏蔽材料PM2的厚度越厚，屏蔽半导体芯片CHP免受外部磁场的效果就变得越好。这是因为磁屏蔽材料PM1、PM2的厚度越厚，磁屏蔽材料PM1、PM2吸收的磁场(磁通)就变得越多。也就是说，如果增加磁屏蔽材料PM1、PM2的厚度，则磁屏蔽材料PM1、PM2吸收磁场的能力将增加。出于这一原因，鉴于有效屏蔽半导体芯片CHP免受外部磁场，优选地增加磁屏蔽材料PM1、PM2的厚度。
然而，如果使磁屏蔽材料PM1和磁屏蔽材料PM2都变厚，则将出现下述问题。也就是，虽然半导体芯片CHP由树脂体MR密封，但是树脂体MR的厚度鉴于减少半导体器件(封装)的尺寸和厚度而限于不多于预定值。也就是，要求封装的整体尺寸和厚度落在预定封装规格(例如QFP、TQFP、SOP、TSOP等)内。在这一情形中，如果增加将半导体芯片CHP夹入中间的磁屏蔽材料PM1和磁屏蔽材料PM2的厚度，则磁屏蔽材料PM1和磁屏蔽材料PM2的厚度的组合厚度变得比树脂体MR的厚度更厚，并且将从树脂体MR的表面暴露磁屏蔽材料PM2。在这一情况下，在树脂体MR与磁屏蔽材料PM2之间产生间隙，并且潮气或者杂质将从这一间隙进入封装以内。然后，封装的可靠性将明显降低。也就是说，鉴于减少封装的厚度并且提高其可靠性，应当避免将磁屏蔽材料PM1和磁屏蔽材料PM2的总厚度不适当地设置成不少于某个值的值。根据上文，虽然鉴于屏蔽半导体芯片CHP免受外部磁场而优选地增加磁屏蔽材料PM1和磁屏蔽材料PM2的总厚度，但是鉴于减少封装的厚度并且提高其可靠性，优选地设置磁屏蔽材料PM1和磁屏蔽材料PM2的总厚度不多于某个值。根据上文，为了有效地屏蔽半导体芯片CHP免受外部磁场并且提高封装的可靠性，需要改进形成磁屏蔽材料PM1和磁屏蔽材料PM2的方法。
然后在本实施例1中，先关注元件如MRAM形成于半导体芯片CHP的主表面侧上这一事实。也就是，虽然半导体芯片CHP具有某一厚度，但是在半导体芯片CHP的厚度方向上无需均匀磁屏蔽。受外部磁场影响的元件如MRAM形成于半导体芯片CHP的主表面侧上。根据这一事实，如果可以实现一种能够在半导体芯片CHP的主表面侧上有效屏蔽外部磁场的配置，则可以改进MRAM的数据留存特性。也就是说，在屏蔽半导体芯片CHP免受外部磁场的配置中，仅需具体地在其中形成MRAM的半导体芯片CHP的主表面侧上有效屏蔽外部磁场。考虑这一点，在本实施例1中，如图6中所示，使磁屏蔽材料PM2的厚度比磁屏蔽材料PM1的厚度更厚。由此增加半导体芯片CHP的主表面侧上设置的磁屏蔽材料PM2的厚度。结果可以增加磁屏蔽材料PM2吸收磁场的能力，并且可以有效屏蔽半导体芯片CHP的主表面侧上的MRAM形成区域免受外部磁场。也就是，由于易受外部磁场影响的MRAM形成于半导体芯片CHP的主表面侧上，所以通过增加半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度来改进半导体芯片CHP的主表面侧上的磁屏蔽效果。另一方面，由于元件如MRAM未形成于半导体芯片CHP的后表面上，所以无需充分增加磁屏蔽材料PM1的厚度。因而，可以按必需的最小厚度形成半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度。因此，本实施例1的配置的特征在于使磁屏蔽材料PM2的厚度比磁屏蔽材料PM1的厚度更厚，其中假设使半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的面积小于半导体芯片CHP的主表面的面积并且使半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的面积不少于半导体芯片CHP的后表面的面积。
由此，可以有效屏蔽半导体芯片CHP的主表面侧上形成的MRAM免受外部磁场，并且由于与磁屏蔽材料PM2的厚度相比使磁屏蔽材料PM1的厚度薄，所以磁屏蔽材料PM1和磁屏蔽材料PM2的总厚度可以减少至不多于某个值。结果根据本实施例1中的半导体器件，可以屏蔽半导体芯片CHP免受外部磁场，并且可以提高封装的可靠性。
注意，虽然半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的面积优选地尽可能大，但是需要形成磁屏蔽材料PM2使得至少覆盖半导体芯片CHP的主表面中的其中形成MRAM的区域。这是因为需要在其中形成MRAM的区域中最有效地屏蔽外部磁场。
如上所述，本实施例1的特征之一在于使磁屏蔽材料PM2的厚度比磁屏蔽材料PM1的厚度更厚，其中假设磁屏蔽材料PM2的面积小于磁屏蔽材料PM1的面积。另外，通过设计磁屏蔽材料PM1、PM2的材料质地来改进磁屏蔽效果。也就是，对于磁屏蔽材料PM1、PM2，例如可以使用42合金(是镍和铁的合金)，然而42合金不能充分改进磁屏蔽效果。出于这一原因，在本实施例1中，使用坡莫合金(是镍和铁的合金)作为磁屏蔽材料PM1、PM2。虽然坡莫合金在机械物理性质方面是与42合金(也是镍和铁的合金)接近的材料，但是坡莫合金是由于镍和铁的混合比、热处理条件的改变等而具有改进的磁特性的材料。出于这一原因，可以将坡莫合金用于磁屏蔽材料PM1、PM2来改进屏蔽外部磁场的效果。
更具体而言，可以使用PC坡莫合金、PB坡莫合金和波明德合金或者纯铁作为磁屏蔽材料PM1、PM2。PC坡莫合金是包括铁(Fe)17％、镍(Ni)79％和钼(Mo)4％的合金，而PB坡莫合金是包括铁(Fe)54％和镍(Ni)46％的合金。另一方面，波明德合金是包括铁(Fe)49％、钴(Co)49％和钒(V)2％的合金。比较PC坡莫合金、PB坡莫合金、波明德合金和纯铁表明，PC坡莫合金具有可能用最低强度的磁场(例如约1H(A/m)或者更多的磁场强度)磁化的性质。因而在本实施例1中，鉴于对弱磁场的良好响应和灵敏度并且也鉴于迅速吸收可能在装配级造成问题的相对弱磁性而且表现充分屏蔽效果，优选地将PC坡莫合金或者PB坡莫合金用于磁屏蔽材料PM1、PM2。因此在本实施例1中的磁屏蔽材料PM1、PM2中使用PC坡莫合金或者PB坡莫合金。另一方面，虽然可以使用波明德合金或者纯铁作为磁屏蔽材料PM1、PM2，但是它具有不太可能在相对弱磁场中磁化的性质。因此，鉴于关于相对强磁场(不少于10H到100H)充分获得屏蔽效果，可以使用磁场吸收能力强的波明德合金或者纯铁。
图12示出了其中通过用磁屏蔽材料PM1和磁屏蔽材料PM2将半导体芯片CHP夹入中间来屏蔽半导体芯片CHP免受外部磁场的状态。在图12中，为求简洁，仅图示封装的右半部。如图12中所示，假设在水平方向上施加外部磁场H。在这一情况下，外部磁场H穿过磁屏蔽材料PM1或者磁屏蔽材料PM2的内部而不穿过半导体芯片CHP。也就是，预计穿过半导体芯片CHP内部的外部磁场H由磁屏蔽材料PM1、PM2吸收。具体而言，由于半导体芯片CHP的主表面侧(上表面侧)上设置的磁屏蔽材料PM2的厚度比半导体芯片CHP的后表面侧上设置的磁屏蔽材料PM1的厚度更厚，所以在磁屏蔽材料PM2以内吸收更多外部磁场H。因而在半导体芯片CHP的主表面侧上可以有效屏蔽外部磁场。
接着描述通过将磁屏蔽材料PM2的厚度形成得比磁屏蔽材料PM1的厚度更厚来改进磁屏蔽效果。图13是示出了半导体芯片CHP以外生成的外部磁场与进入半导体芯片CHP以内的内部磁场之间关系的曲线图。在图13中，外部磁场是在半导体芯片CHP以外生成的磁场，而内部磁场是外部磁场在半导体芯片CHP以内生成的磁场。因而，磁场屏蔽效果的增加意味着在施加相同外部磁场的情况下充分减少内部磁场。
在图13中，水平轴代表外部磁场的量度(Oe：奥斯特)，而竖直轴代表内部磁场的量度(Oe：奥斯特)。先描述比较例子的曲线图。比较例子表明如下情况，其中将半导体芯片CHP夹入中间的磁屏蔽材料PM1和磁屏蔽材料PM2的厚度设成相同的100μm，并且磁屏蔽材料PM1、PM2均由42合金材料形成。在图13中用白色圆圈描绘该比较例子。例如在比较例子中，在外部磁场的量度为100(Oe)时内部磁场的量度约为5(Oe)。
随后描述本实施例1的曲线图。本实施例1涉及如下情况，其中使得将半导体芯片CHP夹入中间的磁屏蔽材料PM1和磁屏蔽材料PM2的厚度互不相同，并且磁屏蔽材料PM1、PM2由坡莫合金形成。具体而言，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度设成200μm，而半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度设成100μm。在图13中用白色三角形描绘本实施例1。如图13中所示，在本实施例1中，例如在外部磁场的量度为100Oe(奥斯特)时内部磁场的量度约为1Oe(奥斯特)。
根据上文，在本实施例1与比较例子之间的比较表明，例如在施加相同的100Oe(奥斯特)的外部磁场时在比较例子中内部磁场的量度为5Oe(奥斯特)，而在本实施例1中内部磁场的量度为1Oe(奥斯特)。也就是，即使施加相同量度的外部磁场，本实施例1中的内部磁场的量度仍然比比较例子中的内部磁场的量度明显更小。这表明本实施例1中的屏蔽外部磁场的效果比比较例子中的屏蔽外部磁场的效果更强。因而，与本实施例1一样，通过将半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚并且另外通过由坡莫合金形成磁屏蔽材料PM1、PM2，可以改进磁屏蔽效果。结果根据本实施例1中的封装(半导体器件)，可以改进MRAM的数据留存特性，因为可以改进对半导体芯片CHP的磁屏蔽效果。另外根据本实施例1，也可以实现减少封装的厚度并且提高其可靠性，因为可以减少半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度。
如上文所述那样配置本实施例1中的半导体器件(封装)，并且现在参照附图描述其制造方法。先如图14中所示制备半导体晶片WF。包括MRAM、MISFET和布线的集成电路形成于半导体晶片WF的主表面侧(上表面侧)上。可以使用普通半导体制造技术来实施在半导体晶片WF的主表面之上形成集成电路的方法。在半导体晶片WF中，按阵列形成多个芯片区，并且图1或者图2的布局所示的微计算机形成于个体芯片区中。
随后，半导体晶片WF的后表面如图15中所示由研磨器GD研磨。以这一方式，可以减少半导体芯片WF的厚度。由于包括MRAM的集成电路形成于半导体晶片WF的主表面中，所以在半导体晶片WF的其中未形成集成电路的后表面中实施研磨。
接着，在实施减少半导体晶片WF的厚度之后，将扁平的管芯附着膜DAF2如图16中所示粘贴到半导体晶片WF的后表面。然后如图17中所示，使用切割器CUT沿着半导体晶片WF的轮廓切割扁平的管芯附着膜DAF2。随后如图18中所示，制备平面形状与半导体晶片WF的平面形状相同的磁屏蔽材料PM1，然后如图19中所示，将形状与半导体晶片WF的形状相同的磁屏蔽材料PM1粘贴到与粘贴有管芯附着膜DAF2的半导体芯片WF的表面相反的表面。磁屏蔽材料PM1例如由包括镍和铁的合金的坡莫合金形成。注意，在本实施例1中描述了使用平面形状与半导体晶片WF的平面形状相同的磁屏蔽材料PM1的例子，然而磁屏蔽材料PM1的平面形状不限于此并且可以例如为方形。
随后如图20中所示，扁平的管芯附着膜DAF1粘贴到经由管芯附着膜DAF2粘贴到半导体晶片WF的磁屏蔽材料PM1的后表面。然后如图21中所示，半导体晶片WF和磁屏蔽材料PM1相互集成并且由划片器D划片。因此如图22中所示，将半导体晶片WF的芯片区单一化，并且可以获取半导体芯片CHP。磁屏蔽材料PM1经由管芯附着膜DAF2粘贴到半导体芯片CHP，并且另外管芯附着膜DAF1粘贴到磁屏蔽材料PM1。这里，通过在磁屏蔽材料PM1粘贴到半导体晶片WF的同时对半导体晶片WF进行划片来获取粘贴有磁屏蔽材料PM1的半导体晶片CHP。然而，可以通过在磁屏蔽材料PM1不粘贴到半导体晶片WF的情况下对半导体晶片WF进行划片来获取半导体芯片CHP，然后可以将磁屏蔽材料PM1粘贴到获取的半导体芯片CHP。
接着如图23中所示制备引线框架。引线框架包括管芯焊盘DP、框架FP和内引线IL。然后如图24中所示，将与磁屏蔽材料PM1集成的半导体芯片CHP装配于引线框架的管芯焊盘DP之上。这时，在管芯附着膜DAF1粘贴到磁屏蔽材料PM1的后表面的情况下，将磁屏蔽材料PM1和管芯焊盘DP相互键合。
随后如附图25中所示，将磁屏蔽材料PM2键合于半导体芯片CHP的主表面之上。这时，管芯附着膜DAF3已经粘贴到磁屏蔽材料PM2，并且磁屏蔽材料PM2经由管芯附着膜DAF3键合于半导体芯片CHP的主表面之上。使磁屏蔽材料PM2在平面图中不与半导体芯片CHP的主表面之上形成的焊盘PD重叠。结果磁屏蔽材料PM2的面积小于磁屏蔽材料PM1的面积。然后另外磁屏蔽材料PM2的厚度比磁屏蔽材料PM1的厚度更厚。因此，在半导体芯片CHP的其中形成MRAM的主表面侧上，磁屏蔽效果增加，并且可以有效进行屏蔽MRAM免受外部磁场。
接着如图26中所示，将半导体芯片CHP的主表面之上形成的焊盘PD和引线框架的内引线IL使用接线W(接线键合)相互电耦合。随后如图27中所示，将引线框架由上模具UD和下模具LD夹入中间，然后在其中注入树脂使得覆盖半导体芯片CHP，由此形成树脂体MR。具体而言，用树脂体MR密封内引线IL、管芯焊盘DP、接线W、管芯附着膜DAF1至DAF3、磁屏蔽材料PM1、PM2和半导体芯片CHP，并且可以制造如图6中所示封装(半导体器件)。
(实施例2)
将参照附图描述本实施例2中的半导体器件(封装)。图28是示出了本实施例2中的半导体器件的配置的横截面图。图28中所示本实施例2中的半导体器件的配置与图6中所示上述实施例1中的半导体器件的配置相同。也就是，同样在本实施例2中，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚，并且磁屏蔽材料PM1、PM2包括坡莫合金。由此可以改进磁屏蔽效果。
另一方面，本实施例2与实施例1之间的差异在于，在本实施例2中凹陷形成于磁屏蔽材料PM1和磁屏蔽材料PM2的表面中。虽然磁屏蔽材料PM1、PM2例如包括坡莫合金(是镍和铁的合金)，但是这一坡莫合金也没有这样与树脂体MR的优良粘合性。出于这一原因，在制造封装之后，在用焊料将成品封装键合到装配衬底的步骤中实施回流处理。然而，坡莫合金和密封树脂体MR可以在这一回流处理中相互分离。然后在本实施例2中，多个凹陷DPL1形成于磁屏蔽材料PM1的表面中，并且多个凹陷DPL2形成于磁屏蔽材料PM2的表面中。由于凹陷DPL1、DPL2以这一方式形成于磁屏蔽材料PM1、PM2的表面中，所以树脂体MR甚至将注入这些凹陷DPL1、DPL2以内。因而，因为树脂体MR进入凹陷DPL1、DPL2以内所致的锚定效果以及形成凹陷DPL1、DPL2所致相应磁屏蔽材料PM1、PM2之间接触面积(表面积)的增加效果，所以将提高相应磁屏蔽材料PM1、PM2与树脂体MR之间的粘合强度。出于这一原因，即使在回流处理中，也可以抑制相应磁屏蔽材料PM1、PM2从树脂体MR的分离，并且可以提高封装的可靠性。
如上所述，同样在本实施例2中，可以改进屏蔽MRAM免受外部磁场的效果，并且可以实现进一步提高封装的可靠性。
如上文所述那样配置本实施例2中的封装，现在参照附图描述其制造方法。先用图29和图30描述形成磁屏蔽材料PM1的方法例子。如图29中所示，制备扁平的磁屏蔽材料PM1。然后分别在磁屏蔽材料PM1的上侧和下侧上形成掩模。具体而言，将掩模EMSK1(是无孔的光屏蔽图案)形成于磁屏蔽材料PM1的下侧上，而将有孔掩模EMSK2设置于磁屏蔽材料PM1的上侧上。在以这一方式在磁屏蔽材料PM的上侧和下侧上设置掩模EMSK1、EMSK2之后，使用这些掩模EMSK1、EMSK2来蚀刻磁屏蔽材料PM1。这一蚀刻是例如使用蚀刻剂的湿蚀刻。由此如图30中所示，形成多个单一化磁屏蔽材料PM1，并且将多个凹陷DPL1也形成于磁屏蔽材料PM1的表面中。注意，在磁屏蔽材料PM1的表面中，在粘合到管芯焊盘DP的区域中未形成凹陷DPL1。这是因为在磁屏蔽材料PM1具有高平坦度时可以进一步提高磁屏蔽材料PM1与管芯焊盘DP之间的粘合性。
类似地，参照图31和图32描述形成磁屏蔽材料PM2的方法例子。如图31中所示，制备扁平的磁屏蔽材料PM2。然后，分别在磁屏蔽材料PM2的上侧和下侧上形成掩模。具体而言，将掩模EMSK1(是无孔的光屏蔽图案)形成于磁屏蔽材料PM2的下侧上，而将有孔掩模EMSK3设置于磁屏蔽材料PM2的上侧上。在以这一方式在磁屏蔽材料PM2的上侧和下侧上设置掩模EMSK1、EMSK3之后，使用这些掩模EMSK1、EMSK3来蚀刻磁屏蔽材料PM2。这一蚀刻例如是使用蚀刻剂的湿蚀刻。由此如图32中所示，形成多个单一化磁屏蔽材料PM2，并且将多个凹陷DPL2也形成于磁屏蔽材料PM2的表面中。
以这一方式，可以形成其中形成有凹陷DPL1的磁屏蔽材料PM1和其中形成有凹陷DPL2的磁屏蔽材料PM2。这里，虽然凹陷DPL1和DPL2形成于磁屏蔽材料PM1、PM2中，但是可以形成取代凹陷DPl1、DPL2的多个通孔。也就是，即使在磁屏蔽材料PM1、PM2中形成通孔，由于树脂体MR将进入这些通孔，所以也可以获得表面积增加所致的锚定效果和提高粘合性的效果。
然而在本实施例2中，在磁屏蔽材料PM1、PM2中形成凹陷DPL1、DPL2而不形成通孔。这是因为如果通孔形成于磁屏蔽材料PM1、PM2中，则由于通孔的影响，在磁屏蔽材料PM1、PM2中的吸收磁场的能力减少。也就是，由于通过形成通孔而去除相应磁屏蔽材料PM1、PM2的一部分，所以磁屏蔽材料PM1、PM2的磁场特性将降级。对照而言，已经证实，即使将凹陷DPL1、DPL2与本实施例2一样形成于磁屏蔽材料PM1、PM2中，仍然对磁场特性几乎无影响。出于这样的原因，在本实施例2中，将凹陷DPL1、DPL2形成于磁屏蔽材料PM1、PM2的表面中。因此根据本实施例2，可以实现与上述实施例1的磁屏蔽特性相似的磁屏蔽特性，并且可以实现进一步提高封装的可靠性。
另外在本实施例2中，由于使用蚀刻剂的湿蚀刻用作形成单一化磁屏蔽材料PM1、PM2的方法，所以可以防止应力所致磁屏蔽材料PM1、PM2的磁场特性降级。例如，可以在使磁屏蔽材料PM1、PM2单一化时使用按压穿孔，但是如果通过按压穿孔来形成磁屏蔽材料PM1、PM2，则在穿孔时压迫磁屏蔽材料PM1、PM2，这又使磁屏蔽材料PM1、PM2的磁场特性降级。对照而言，在与本实施例2一样通过蚀刻将磁屏蔽材料PM1、PM2单一化时，不会压迫磁屏蔽材料PM1、PM2，因为蚀刻是化学处理。出于这一原因，如果通过蚀刻将磁屏蔽材料PM1、PM2单一化，则可以防止磁场特性降级。结果可以实现优良磁屏蔽效果。
将描述用于使用这样形成的磁屏蔽材料PM1、PM2来制造封装(半导体器件)的过程。如图33中所示，制备包括管芯焊盘DP、框架FP和内引线IL的引线框架，并且磁屏蔽材料PM1经由膏PE装配于这一引线框架的管芯焊盘DP之上。这时，设置磁屏蔽材料PM1，从而未形成凹陷DPL1的区域可以经由膏PE键合到管芯焊盘DP。另外，设置磁屏蔽材料PM1，使得磁屏蔽材料PM1中形成的凹陷DPL1可以在后表面中。
随后如图34中所示，将半导体芯片CHP装配于磁屏蔽材料PM1之上。将管芯附着膜DAF2预先粘贴到半导体芯片CHP的后表面，并且将磁屏蔽材料PM1和半导体芯片CHP经由管芯附着膜DAF2相互键合。
然后如图35中所示，将磁屏蔽材料PM2设置于半导体芯片CHP之上。这时，管芯附着膜DAF3已经粘贴到磁屏蔽材料PM2的后表面，并且磁屏蔽材料PM2经由管芯附着膜DAF3装配于半导体芯片CHP的主表面之上。多个凹陷DPL2形成于磁屏蔽材料PM2的表面中。以磁屏蔽材料PM2可以不设置于半导体芯片CHP的主表面中形成的焊盘PD之上这样的尺寸形成磁屏蔽材料PM2。也就是说，尽管将磁屏蔽材料PM2的面积形成得比半导体芯片CHP的尺寸或者磁屏蔽材料PM1的尺寸更小，但是将磁屏蔽材料PM2的厚度形成得比磁屏蔽材料PM1的厚度更厚。
接着如图36中所示，半导体芯片CHP的主表面之上形成的焊盘PD和引线框架的内引线IL使用接线W(接线键合)相互电耦合。随后如图37中所示，引线框架由上模具UD和下模具LD夹入中间，然后在其中注入树脂以便覆盖半导体芯片CHP，由此形成树脂体MR。具体而言，用树脂体MR密封内引线IL、管芯焊盘DP、接线W、管芯附着膜DAF1至DAF3、磁屏蔽材料PM1、PM2和半导体芯片CHP。这时，由于树脂体MR进入凹陷DPL1、DPL2以内，所以充分保证在树脂体MR与相应磁屏蔽材料PM1、PM2之间的接触面积(表面积)，并且在树脂体MR与相应磁屏蔽材料PM1、PM2之间的粘合强度也将由于锚定效果而提高。以这一方式，可以制造如图28中所示封装(半导体器件)。
(实施例3)
将参照附图描述本实施例3中的半导体器件(封装)。图38是示出了实施例3中的半导体器件的配置的横截面图。图38中所示本实施例3中的半导体器件的配置与图6中所示上述实施例1中的半导体器件的配置几乎相同。也就是说，同样在本实施例3中，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚，并且磁屏蔽材料PM1、PM2包括坡莫合金。由此可以改进磁屏蔽效果。
另一方面，在本实施例3与上述实施例1之间的差异在于，在本实施例3中半导体芯片CHP的后表面上设置的磁屏蔽材料PM1的面积大于半导体芯片CHP的面积。这使得有可能在本实施例3中用接线W1从半导体芯片CHP的焊盘PD电耦合到磁屏蔽材料PM1。也就是在本实施例3中，为了从半导体芯片CHP的焊盘PD耦合到GND(参考电势)，有可能用接线W1耦合到磁屏蔽材料PM1。在本实施例3中，磁屏蔽材料PM1适于磁屏蔽半导体芯片CHP免受外部磁场，并且磁屏蔽材料PM1此外也适于作为用于供应参考电势的GND。另一方面，半导体芯片CHP的焊盘(信号焊盘)PD用接线W2电耦合到内引线IL。
以这一方式，本实施例3的特征在于也使用磁屏蔽材料PM1作为参考电势的电源。具体而言，同样在本实施例3中，管芯焊盘DP形成有小的垫片，并且因此难以将这一小的垫片作为参考电势的电源耦合到半导体芯片CHP。然后在本实施例3中，通过将磁屏蔽材料PM1(是镍和铁的合金(坡莫合金))形成得比半导体芯片CHP的面积更大，磁屏蔽材料PM1和半导体芯片CHP的焊盘PD可以容易地用接线W1相互耦合，并且利用管芯焊盘DP作为参考电势的电源。另外有利地，接线W1可以设置于磁屏蔽材料PM1的从半导体芯片CHP突出的任何位置。另外，由于有可能用多个接线从半导体芯片CHP耦合到供应参考电势的磁屏蔽材料PM1，所以可以提高参考电势的稳定性。注意根据本实施例3的配置可以与用于将接线从半导体芯片CHP耦合到用于参考电势的内引线IL的配置同时使用。例如在本实施例3中，形成用于参考电势(固定电势)的多个焊盘PD作为半导体芯片CHP的焊盘PD，其中用于参考电势的第一组焊盘PD耦合到内引线IL，而用于参考电势的第二组焊盘PD耦合到磁屏蔽材料PM1。
由于制造本实施例3中的封装(半导体器件)的方法与制造上述实施例1中的封装的方法几乎相同，所以省略其描述。
(实施例4)
将参照附图描述本实施例4中的半导体器件(封装)。图39是示出了本实施例4中的半导体器件的配置的横截面图。图39中所示本实施例4中的半导体器件的配置与图6中所示上述实施例1中的半导体器件的配置几乎相同。也就是说，同样在本实施例4中，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚，并且磁屏蔽材料PM1、PM2包括坡莫合金。由此可以改进磁屏蔽效果。
另一方面，本实施例4与上述实施例1之间的差异在于，半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的面积大于半导体芯片CHP的面积，并且形成磁屏蔽材料PM1的端部以便弯曲并且覆盖半导体芯片CHP的侧面。由于磁屏蔽材料PM1也以这一方式设置于半导体芯片CHP的侧面侧上，所以不仅半导体芯片CHP的上侧和下侧而且其侧面可以由磁屏蔽材料PM1覆盖。结果用于吸收外部磁场的磁屏蔽材料PM1也设置于半导体芯片CHP的侧面侧上，并且因此可以更有效地屏蔽半导体芯片CHP免受外部磁场。
(实施例5)
将参照附图描述本实施例5中的半导体器件(封装)。图40是示出了本实施例5中的半导体器件的配置的横截面图。图40中所示本实施例5中的半导体器件的配置与图6中所示上述实施例1中的半导体器件的配置几乎相同。也就是说，同样在本实施例5中，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚，并且磁屏蔽材料PM1、PM2包括坡莫合金。由此可以改进磁屏蔽效果。
另一方面，本实施例5与上述实施例1之间的差异在于，在引线框架中用于供应固定电势的母线(bus bar)B设置于管芯焊盘DP与内引线IL之间。然后，磁屏蔽材料PM3设置于母线B之上。由此，半导体芯片CHP将由磁屏蔽材料PM1、PM2包围，并且此外其侧面将由磁屏蔽材料PM3包围。因而与上述实施例4一样，磁屏蔽材料PM3也设置于半导体芯片CHP的侧面侧上，并且由此不仅半导体芯片CHP的上侧和下侧而且其侧面可以由磁屏蔽材料PM3覆盖。结果用于吸收外部磁场的磁屏蔽材料PM3也设置于半导体芯片CHP的侧面侧上，并且因此可以更有效地屏蔽半导体芯片CHP免受外部磁场。
(实施例6)
将参照附图描述本实施例6中的半导体器件(封装)。图41是示出了本实施例6中的半导体器件的配置的横截面图。图41中所示的本实施例6中的半导体器件的配置与图6中所示上述实施例1中的半导体器件的配置几乎相同。也就是说，同样在本实施例6中，半导体芯片CHP的主表面之上设置的磁屏蔽材料PM2的厚度形成得比半导体芯片CHP的后表面中设置的磁屏蔽材料PM1的厚度更厚，并且磁屏蔽材料PM1、PM2包括坡莫合金。由此可以改进磁屏蔽效果。
另一方面，本实施例6与上述实施例1之间的差异在于，聚酰亚胺膜PI形成于半导体芯片CHP的主表面中。聚酰亚胺膜PI是提供用来在键合半导体芯片CHP之上设置的磁屏蔽材料PM2时对半导体芯片CHP的主表面侧上形成的集成电路如MRAM进行保护的保护膜。也就是说，在本实施例6中，由于磁屏蔽材料PM2层叠和形成于半导体芯片CHP的主表面之上，所以提供包括聚酰亚胺膜PI的保护膜以保护半导体芯片CHP的主表面。通常，在构件层叠和设置于半导体芯片CHP之上时，聚酰亚胺膜PI形成于半导体芯片CHP的主表面之上，并且聚酰亚胺膜PI的形成温度通常约为300℃到350℃。
然而在本实施例6中，MRAM形成于半导体芯片CHP中，并且鉴于MRAM的磁特性，聚酰亚胺膜PI的形成温度需要低于300℃到350℃的普通温度。也就是在本实施例6中，由于MRAM形成于半导体芯片CHP中，所以将聚酰亚胺膜PI的形成温度设为约260℃或者更低。由此可以保证半导体芯片CHP中形成的MRAM的磁特性。
下文将参照附图描述制造本实施例6中的封装(半导体器件)的方法。如图42中所示，制备半导体晶片WF。多个芯片区形成于半导体晶片WF中，并且包括MRAM的集成电路形成于个体芯片区中。图42图示了个体芯片区中形成的焊盘PD。
随后如图43中所示，聚酰亚胺膜PI形成于半导体晶片WF之上。具体而言，在旋转半导体晶片WF的同时在半导体晶片WF之上涂敷光敏聚酰亚胺膜PI。然后，使用光刻技术对涂敷的光敏聚酰亚胺膜PI进行构图。进行聚酰亚胺膜PI的构图使得打开其中形成焊盘PD的区域。然后对聚酰亚胺膜PI进行固化。在本实施例6中，进行这一固化的温度低于普通温度并且为260℃或者更低。因此，可以对聚酰亚胺膜PI进行固化而不影响半导体晶片WF的个体芯片区中形成的MRAM的磁特性。
接着如图44中所示，通过对半导体晶片WF进行划片来分离个别芯片区，并且由此获取半导体芯片CHP。聚酰亚胺膜PI形成于半导体芯片CHP的主表面之上。
随后如图45中所示，先将磁屏蔽材料PM1经由膏PE装配于构成引线框架的管芯焊盘DP之上。然后，将半导体芯片CHP经由管芯附着膜DAF2装配于磁屏蔽材料PM1之上。将管芯附着膜DAF2预先粘贴到半导体芯片CHP，并且将半导体芯片CHP和磁屏蔽材料PM1经由管芯附着膜DAF2相互键合。
接着，将磁屏蔽材料PM2装配于半导体芯片CHP之上。这时，管芯附着膜DAF3已经粘贴到磁屏蔽材料PM2的后表面，并且磁屏蔽材料PM2经由管芯附着膜DAF3装配于半导体芯片CHP的主表面之上。以磁屏蔽材料PM2可以不设置于半导体芯片CHP的主表面中形成的焊盘PD之上这样的尺寸形成磁屏蔽材料PM2。也就是说，在将磁屏蔽材料PM2的面积形成得比半导体芯片CHP的尺寸或者磁屏蔽材料PM的尺寸更小的同时，将磁屏蔽材料PM2的厚度形成得比磁屏蔽材料PM1的厚度更厚。这里，由于聚酰亚胺膜PI形成于半导体芯片CHP中并且磁屏蔽材料PM2经由管芯附着膜DAF3设置于聚酰亚胺膜PI之上，所以即使磁屏蔽材料PM2设置于半导体芯片CHP之上，半导体芯片CHP的主表面仍然受聚酰亚胺膜PI保护。
接着如图46中所示，半导体芯片CHP的主表面之上形成的焊盘PD和引线框架的内引线IL使用接线W(接线键合)相互电耦合。随后如图47中所示，引线框架由上模具UD和下模具LD夹入中间，然后在其中注入树脂使得覆盖半导体芯片CHP，由此形成树脂体MR。具体而言，用树脂体MR密封内引线IL、管芯焊盘DP、接线W，管芯附着膜DAF1至DAF3、磁屏蔽材料PM1、PM2和半导体芯片CHP。以这一方式可以制造如图41中所示的封装(半导体器件)。
如上所述，已经基于实施例具体描述发明人创造的本发明，然而不言而喻本发明不限于上述实施例并且可以进行各种修改而不脱离本发明的范围。
本发明可以在制造业中广泛用于制造半导体器件。

Claims (8)

1.一种制造半导体器件的方法，包括如下步骤：
(a)提供引线框架，所述引线框架包括管芯焊盘和多个引线；
(b)在所述步骤(a)之后，在所述管芯焊盘之上装配半导体芯片，所述半导体芯片具有主表面以及与所述主表面相对的背表面，多个键合焊盘形成在所述主表面之上，聚酰亚胺树脂膜形成在所述主表面之上，使得所述聚亚酰胺树脂膜暴露所述键合焊盘，所述半导体芯片包括在所述主表面侧上形成的多个磁存储器元件；
(c)在所述步骤(b)之后，分别经由多个键合接线将所述键合焊盘与所述引线电耦合；以及
(d)在所述步骤(c)之后，使用树脂密封所述半导体芯片和所述键合接线，
其中通过在260℃或更低执行热处理来形成所述聚酰亚胺树脂膜。
2.根据权利要求1所述的方法，其中在所述步骤(b)之后并且在所述步骤(c)之前，将磁屏蔽材料附接至在所述半导体芯片的所述主表面之上形成的所述聚酰亚胺树脂膜，使得其中形成所述磁存储器元件的区域被覆盖有所述磁屏蔽材料，所述磁屏蔽材料包括坡莫合金，所述坡莫合金是镍和铁的合金。
3.根据权利要求1所述的方法，其中在所述步骤(b)中，经由磁屏蔽材料在所述管芯焊盘之上装配所述半导体芯片，所述磁屏蔽材料包括坡莫合金，所述坡莫合金是镍和铁的合金。
4.根据权利要求1所述的方法，其中所述管芯焊盘的尺寸小于所述半导体芯片的尺寸。
5.一种半导体器件，包括：
管芯焊盘；
多个引线；
半导体芯片，装配在所述管芯焊盘之上，所述半导体芯片具有主表面和在与所述主表面相对的背表面，多个键合焊盘形成在所述主表面之上，聚酰亚胺树脂膜形成在所述主表面之上，使得所述聚酰亚胺树脂膜暴露所述键合焊盘，所述半导体芯片包括在所述主表面侧上形成的多个磁存储器元件；
多个键合接线，分别将所述键合焊盘与所述引线电耦合；以及
树脂体，密封所述半导体芯片和所述键合接线，
其中通过在260℃或更低执行热处理来形成所述聚酰亚胺树脂膜。
6.根据权利要求5所述的半导体器件，其中包括坡莫合金的磁屏蔽材料附接至在所述半导体芯片的所述主表面之上形成的所述聚酰亚胺树脂膜，使得其中形成所述磁存储器元件的区域被覆盖有所述磁屏蔽材料，所述坡莫合金是镍和铁的合金。
7.根据权利要求5所述的半导体器件，其中所述半导体芯片经由包括坡莫合金的磁屏蔽材料装配在所述管芯焊盘之上，所述坡莫合金是镍和铁的合金。
8.根据权利要求5所述的半导体器件，其中所述管芯焊盘的尺寸小于所述半导体芯片的尺寸。
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