WO1999034655A1 - Tableau de connexions imprimees multicouche - Google Patents

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WO1999034655A1
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printed wiring
wiring board
multilayer printed
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PCT/JP1998/005932
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Seiji Shirai
Kenichi Shimada
Motoo Asai
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Ibiden Co., Ltd.
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    • H05K3/4661Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor

Definitions

  • the present invention relates to a multilayer printed wiring board having a field via structure in which an upper via hole is formed immediately above a lower via hole.
  • via holes 650 electrically connect the lower conductor circuit 634 to the upper conductor circuit 652.
  • the via hole 650 is formed by providing a plating film 648 on the inner surface of the opening 640 formed in the interlayer resin insulation layer 640.
  • the inside of the plating layer 648 forming the via hole 650 is filled with a resin 660a forming the upper interlayer resin insulation layer 660. Therefore, if a via hole is formed in the upper layer of the via hole 650 as shown by a dotted line in the figure, the connection between the via holes becomes difficult due to the resin 660a filled inside the plating layer 648.
  • a multilayer printed wiring board is formed by a so-called filled via structure in which openings 542 of the insulating layer 540 are filled with openings 548.
  • Such a technique is disclosed in Japanese Patent Application Laid-Open Nos. 2-188892, 3-32898 and 7-34048 of the present applicant.
  • a resin 540 for forming a lower interlayer resin insulating layer is applied to the upper and lower surfaces of a substrate 530 on which a conductive circuit 534 is formed (see FIG. 20 (B)). Then, an opening 542 for forming a via hole is formed in the interlayer resin insulating layer 540 (see FIG. 20 (C)). Next, mount the electroless evenly on the surface of the substrate 530. After depositing the deposited film 544, a resist layer 546 is formed (see FIG. 20 (D)). Then, a via hole 550 and a conductor circuit 552 are formed by depositing an electrolytic plating film 548 on a portion where the resist layer 546 is not formed (see FIG. 20 (E)).
  • a resin 560 serving as an upper interlayer resin insulating layer is applied to the surface of the substrate 530. (See Fig. 21 (F)). Then, an opening 562 for forming a via hole is formed in the interlayer resin insulating layer 560 by photoetching (see FIG. 21 (G)). Subsequently, after a deposition film 564 having no electrolysis was uniformly deposited on the surface of the substrate 530, a resist layer 566 was formed, and an electroplating film 5 was formed on the non-formed portion of the resist formation 566. 68 is deposited (see Fig. 21 (H)). Finally, the upper via hole 570 and the conductive circuit 572 are completed by peeling off the resist layer 566 and the electroless plating film 564 below the resist layer (FIG. 21 (I)). See).
  • a via hole is formed in the interlayer resin insulating layer 560 by photoetching as shown in FIG. 21 (G).
  • the opening 562 for forming the resin is formed, a small amount of the resin 560a remains in the recess 550a. That is, as shown in FIG. 21 (I), since the resin 560a is insulated, the connection reliability between the lower via hole 550 and the upper via hole 570 is reduced. Was.
  • the reliability of connection between the lower via hole 550 and the upper via hole 570 was reduced by the oxide film in addition to the resin 560 a in the recess 550 a described above. That is, when the lower via hole 550 is formed by the electrolytic plating layer 548 as shown in FIG. An oxide film is formed on the surface.
  • the upper inter-layer resin insulation layer 560 applies a stress in a direction to separate the lower via hole 50 and the upper via hole 70 when thermal contraction is repeated. I can.
  • FIG. 22 (D) shows a cross section taken along the line E—E of FIG. 22 (D), that is, the conductor layer formed on the interlayer resin insulating layer 540.
  • FIG. (D) shows a longitudinal section along the line DD in FIG. 22 (E).
  • FIGS. 22 (A), 22 (B), 22 (C), and 2 (C) show the manufacturing process of the multilayer printed wiring board. This will be described with reference to FIG.
  • FIG. 22 (A) on the upper surface of the lower interlayer resin insulation layer 540, as described above with reference to FIG. 22 (E), the conductor pattern 552 and the plane layer are formed. 5 5 3 are formed together.
  • a resin 560 to be an interlayer resin insulation layer is applied to the surface of the substrate with a roll or the like.
  • the interlayer resin insulating layer 560 is easily peeled off. That is, the interlayer resin insulation layer 560 made of resin has high adhesiveness to the interlayer resin insulation layer 540 made of resin, but the conductive pattern 552 made of metal, the via hole 550 A, Adhesion to the plane layer 5 53 is low.
  • the upper interlayer resin insulation layer 560 is in direct contact with the lower interlayer resin insulation layer 540 around the conductor pattern 552 and the via hole 550 B, the solid state is strong. Closely adhered to.
  • the plane layer 553 cannot contact the lower interlayer resin insulation layer 540 because of the interlayer resin insulation layer 560, which causes a problem in adhesiveness. This caused the layer 560 to peel off. In the multilayer printed wiring board described above with reference to FIG. 21 (J), such a problem of peeling does not occur. This is presumably because a depression is also formed in the via hole formed in the plane layer, and the depression exerts an anchor effect on the interlayer resin insulating layer.
  • solder bumps are provided on the surface of a printed wiring board such as a package board in order to electrically connect to electronic components such as IC chips to be mounted. These solder bumps may be formed directly on via holes for the purpose of increasing the degree of integration, in addition to being formed on conductor circuits on the substrate surface. The formation of solder bumps on the printed wiring board will be described with reference to FIG.
  • FIG. 23 (A) shows a cross section of a multilayer printed wiring board 510 according to the prior art.
  • the multilayer printed wiring board has a plurality of layers on an upper layer and a lower layer of a core substrate 530.
  • Conductor circuits 534, 552, and 572 are formed with resin insulation layers 540 and 560 interposed therebetween.
  • An opening 562 for a via hole is formed in the outermost interlayer resin insulation layer 560, and a via hole 570 made of copper plating is formed in the opening 562.
  • the via hole 570 connects to the lower conductive circuit 552 of the interlayer resin insulating layer 560.
  • the outermost interlayer resin insulation layer 560 is provided with a plating resist 580 having an opening 581 having a predetermined diameter.
  • a metal mask 598 is placed on the multilayer printed wiring board 510.
  • the solder paste is printed on the openings 581, 581, 581 of the plating resist 580.
  • openings 598 a and 598 b are formed in the metal mask 598 so as to correspond to the positions of the openings 581 of the plating resist 580.
  • the opening 598 b corresponding to the via hole 570 is formed to have a relatively large diameter, while the opening 598 a corresponding to the conductor circuit 572 is relatively large. It is formed with a small diameter. As a result, more solder paste can be printed on the via hole 570 side.
  • the solder paste is reflowed by passing the multilayer printed wiring board 510 through a heating furnace to complete the solder bumps 5888 as shown in FIG. 23 (C). Then, the flux that has flowed out of the solder during reflow is cleaned. Then, as shown in FIG. 23 (D), the IC chip 590 is mounted on the multilayer printed wiring board 510, and the solder pad 592 of the IC chip 590 is mounted on the multilayer printed wiring board 510 side. The solder pads 588 are melted by passing through a heating furnace so as to correspond to the solder bumps 588 of the multilayer printed wiring board 510 and the electrical connection between the IC chip 590 and the IC chip 590. take. Then, the flux that has flowed out of the solder during reflow is cleaned.
  • the connection with the IC chip may not be properly established. That is, as shown in FIG. 23 (C), the height h 3 of the solder bump 588 formed on the concave via hole 570 and the solder formed on the flat conductor circuit 572 Since it is difficult to make the height h4 of the bumps 588 the same as the height h4, as shown in FIG. 23 (D), the multilayer printed wiring board 510 side In some cases, one of the solder pads 588 could not be properly connected to the solder pad 592 on the IC chip 590 side.
  • the metal mask has openings 598a and 598b having different diameters and respective positions of the openings 581 of the plating resist 580. Adjustment was difficult because it was necessary to drill the holes in accordance with the requirements. Further, after reflowing the solder to form the solder bumps as described above, and after connecting the solder bumps to the solder pads of the IC chip by reflow, it is necessary to clean the flux from the solder. is there. However, since the via hole 570 is filled with solder, the amount of solder increases and the amount of flux that seeps out increases, making it difficult to completely clean. For this reason, the flux remained even after cleaning, which sometimes caused a short circuit in the wiring. Furthermore, during the above-mentioned reflow, the multilayer printed wiring board 5 10 was warped, and the mounting reliability with the IC chip 190 was sometimes reduced.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board having a field via structure excellent in connection reliability between via holes. It is in.
  • An object of the present invention is to provide a multilayer printed wiring board that can form a substrate surface flat and does not cause delamination of an interlayer resin insulating layer.
  • An object of the present invention is to provide a multilayer printed wiring board having excellent connection reliability of solder bumps. Disclosure of the invention
  • the present invention relates to a multilayer printed wiring board in which interlayer resin insulating layers and conductive circuits are alternately laminated.
  • An opening is provided in the lower interlayer resin insulation layer, and the opening is filled with a plating layer to form a lower via hole having a flat surface, and an upper via hole is formed on the upper layer side of the lower via hole.
  • the surface of the lower via hole is flat. Because it is flat, no resin remains. Therefore, the connection reliability between the lower via hole and the upper via hole can be ensured. Further, since the surface of the lower via hole is flat, even if the upper via hole is formed in an overlapping manner, the surface smoothness of the multilayer printed wiring board is not impaired.
  • the connection reliability between the lower via hole and the upper via hole can be maintained even if an oxide film is formed on the surface.
  • the side surface of the opening of the lower interlayer resin insulating layer is roughened, so that the adhesion to the via hole formed in the opening can be improved.
  • the adhesion between the upper via hole and the solder pad or the interlayer resin insulation layer formed on the conductor circuit is reduced. Can be enhanced.
  • the lower interlayer resin insulating layer is made of a composite of a thermoplastic resin and a thermosetting resin or mainly a thermoplastic resin, and has high toughness. Even if plating for via holes is filled, cracks are unlikely to occur in the interlayer resin insulating layer.
  • the ratio of the diameter of the via hole to the thickness of the interlayer resin insulating layer exceeds 1. That is, in the step of forming a via hole by plating, the opening for forming the via hole is not too deep with respect to the diameter of the opening, so that the plating liquid sufficiently flows into the opening to efficiently cover the via hole. It can be formed by.
  • the ratio of via hole diameter: thickness of the interlayer resin insulation layer is set to 4 or less. That is, in the step of forming the via hole by plating, the opening diameter of the opening for forming the via hole is not too large with respect to the depth, so that by adjusting the plating time, the surface of the via hole can be formed smoothly. .
  • the present invention provides a multilayer printed wiring board in which interlayer resin insulating layers and conductive circuits are alternately laminated.
  • An opening is provided in the lower interlayer resin insulating layer, the opening is filled with a plating layer to form a lower via hole, and an upper via hole is formed via a roughened layer on the surface of the lower via hole.
  • a depression is formed in the center of the lower via hole, a roughened layer is provided vertically in the depression. Therefore, the lower via hole and the upper via hole are firmly connected, and the connection reliability between the lower via hole and the upper via hole can be maintained.
  • the side surface of the opening of the lower interlayer resin insulating layer is roughened, so that the adhesion to the via hole formed in the opening can be improved.
  • the adhesion between the upper via hole and the solder pad or the interlayer resin insulation layer formed on the conductor circuit is reduced. Can be enhanced.
  • the lower interlayer resin insulating layer is made of a composite of a thermoplastic resin and a thermosetting resin or mainly a thermoplastic resin, and has high toughness. Even if plating for via holes is filled, cracks are unlikely to occur in the interlayer resin insulating layer.
  • the ratio of the diameter of the via hole to the thickness of the interlayer resin insulating layer exceeds 1. That is, in the step of forming a via hole by plating, the opening for forming the via hole is not too deep with respect to the diameter of the opening, so that the plating liquid sufficiently flows into the opening to efficiently cover the via hole. It can be formed by.
  • the present invention provides a multilayer printed wiring board having an interlayer resin insulating layer and a conductor layer alternately laminated
  • At least one of the conductor layers has a conductor pattern connected to the via hole and a plane layer having the via hole therein,
  • the via hole connected to the conductor pattern is filled with a plating layer and has a flat surface
  • the via hole provided in the plane layer is filled with a plating layer and has a depression formed on the surface.
  • a depression is formed in the via hole provided in the plane layer, and the depression serves as an anchor to enhance the adhesion between the plane layer and the upper interlayer resin insulation layer. The layer hardly peels off. Further, when applying the resin for forming the interlayer resin insulating layer on the plane layer in the manufacturing process, the resin can escape into the recess of the via hole in the plane layer, and the interlayer resin insulating layer, that is, The surface of the multilayer printed wiring board can be formed flat.
  • the side surface of the opening of the interlayer resin insulating layer is roughened, so that the adhesion to the via hole formed in the opening can be improved.
  • the adhesion to the upper interlayer resin insulating layer can be improved.
  • the depth of the recess of the via hole provided in the plane layer is 5 m or more, so that a sufficient anchor effect is exhibited, and the adhesion between the plane layer and the upper interlayer resin insulation layer is improved. And the peeling of the interlayer resin insulating layer does not occur.
  • the resin forming the interlayer resin insulation layer on the plane layer is applied, the resin is allowed to escape into the recess of the via hole of the plane layer, thereby flattening the interlayer resin insulation layer. Can be formed.
  • the depth of the recess of the via hole provided in the plane layer is set to 50 m or less, the surface of the via hole connected to the conductor pattern can be made flat.
  • the area of the plane layer is 0.01 to 10 dm 2 , a depression is formed in the filling and filling surface of the via hole provided in the plane layer, and It becomes possible to fill the via hole connected to the pattern and form a flat surface.
  • the present invention provides a method in which an interlayer resin insulating layer and a conductive circuit are alternately arranged.
  • the height of the surface of the via hole is made equal to the height of the conductor circuit on which the solder bump is formed by filling the opening with plating. Therefore, by printing the same amount of solder paste on the via hole and the conductor circuit, the height of the solder bump formed on the via hole and the height of the solder bump formed on the conductor circuit can be made equal. For this reason, the connection reliability of the solder bumps can be improved.
  • the via hole and the solder bump can be firmly connected, and the connection reliability of the solder bump can be improved.
  • the side surface of the opening of the outermost interlayer resin insulating layer is roughened, so that the adhesion to the via hole formed in the opening can be improved.
  • the adhesion between the via hole and the solder bump formed on the conductor circuit can be enhanced.
  • a solder bump is formed via a noble metal on the surface of the via hole filled with plating, an oxide film is formed between the surface of the via hole made of copper or the like and the solder bump. Instead, the adhesion between the via hole and the solder bump can be improved.
  • FIG. 1 is a sectional view showing a multilayer printed wiring board according to a first embodiment of the present invention.
  • FIG. 2 to FIG. 6 are views showing the steps of manufacturing the multilayer printed wiring board according to the first embodiment of the present invention.
  • FIG. 7 is a sectional view showing a multilayer printed wiring board according to a second embodiment of the present invention.
  • FIG. 8 to FIG. 10 are views showing the steps of manufacturing a multilayer printed wiring board according to the second embodiment of the present invention.
  • FIG. 11 is a sectional view showing a multilayer printed wiring board according to a third embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a BB cross section of FIG.
  • FIG. 13 to FIG. 16 are views showing the steps of manufacturing the multilayer printed wiring board according to the third embodiment of the present invention.
  • FIG. 17 is a sectional view showing a multilayer printed wiring board according to a fourth embodiment of the present invention.
  • FIG. 18 is a diagram illustrating a manufacturing process of the multilayer printed wiring board according to the fourth embodiment of the present invention.
  • FIG. 19 is a sectional view showing a multilayer printed wiring board according to a modification of the fourth embodiment of the present invention.
  • FIG. 20 (A) is a cross-sectional view of a multilayer printed wiring board according to the prior art
  • FIG. 20 (B), FIG. 20 (C), FIG. 20 (D), FIG. FIG. (E) is a diagram showing a manufacturing process of the multilayer printed wiring board according to the conventional technology.
  • FIG. 21 (F), FIG. 21 (G), FIG. 21 (H), FIG. 21 (I), and FIG. 21 (J) show conventional multilayer printed wiring boards. It is a figure showing a manufacturing process.
  • FIG. 22 (A), FIG. 22 (B), FIG. 22 (C), and FIG. 22 (D) are diagrams showing a manufacturing process of a multilayer printed wiring board according to a conventional technology.
  • FIG. 22 (E) is a diagram showing a cross section taken along line E-E of FIG. 22 (D).
  • FIG. 23 (A), FIG. 23 (B), FIG. 23 (C), and FIG. 23 (D) are diagrams showing a manufacturing process of a multilayer printed wiring board according to the conventional technology. .
  • the multilayer printed wiring board 10 shown in the figure is provided with solder bumps 88 U for connection to the bump side of an IC chip (not shown) on the top surface, and for connection to the bumps of a mother board (not shown) on the bottom surface.
  • Solder bumps 88D are provided, and are configured as a package substrate that serves to transfer signals and the like between the IC chip and the mother board.
  • Inner layer copper patterns 34, 34 serving as ground layers are formed.
  • a conductor circuit 52 for forming a signal line with a lower interlayer resin insulation layer 40 interposed, and a lower via hole 50 through the interlayer resin insulation layer 40 are formed.
  • an outermost conductor circuit 72 via an upper interlayer resin insulation layer 60 and an upper via hole 70 penetrating the upper interlayer resin insulation layer 60 are formed. Have been.
  • a solder pad 86 U supporting a solder bump 88 U is formed in the conductor circuit 72 on the upper surface side and the upper via hole 70.
  • the solder pad 86 U on the IC chip side is formed to have a diameter of 133 m.
  • a solder pad 86D for supporting the solder bump 88D is formed in the conductor circuit 72 on the lower surface side and the upper via hole (not shown).
  • the mother pad side solder pad 86 D is formed to have a diameter of 600 m.
  • the connection reliability between the lower via hole 50 and the upper via hole and 70 can be ensured, and the surface smoothness of the multilayer printed wiring board can be improved. There is no loss. That is, in the multilayer printed wiring board having the filled via structure according to the related art described above with reference to FIG. 21 (I), the depression 150a is formed in the lower via hole 150, and therefore, the depression 150 Resin 160a, which is an insulator, remained at 0a, which reduced the connection reliability between lower via hole 150 and upper via hole 170. In contrast, as shown in FIG.
  • the second 1 In the multilayer printed wiring board according to the prior art shown in FIG. 1 (I), a recess 170a is formed in the upper via hole 170, which impairs the smoothness of the substrate.
  • the substrate surface can be formed smooth, the mounting reliability of the IC chip mounted on the multilayer printed wiring board (package board) can be improved.
  • a large stress is applied between the via hole 50 made of copper and the interlayer resin insulating layer 40 made of the resin in which the via hole 50 is formed due to the difference in the coefficient of thermal expansion between them.
  • the generated stress is applied to the copper plating.
  • the resin inside was able to escape to the 260a side.
  • electrolytic copper platings 48, 68 for via holes are provided in the openings 42, 62 of the interlayer resin insulating layers 40, 60. Because it is filled, stress cannot be released inside.
  • thermoplastic resin such as a fluororesin having high toughness is mainly used to form the interlayer resin insulating layers 40 and 60. It is also possible.
  • the surface of the lower via hole 50 that is, the interface between the lower via hole 50 and the upper via hole 70 has a roughened layer 58 which has been subjected to a roughening treatment. Both are firmly joined. Therefore, even if an oxide film is formed on the surface of the lower via hole 50 and stress is applied in a direction to separate the lower via hole 50 and the upper via hole 70 due to thermal contraction of the interlayer resin insulating layer 60. The connection reliability between the lower via hole 50 and the upper via hole 70 can be maintained.
  • the side surfaces 42a, 62a of the openings 42, 62 of the lower interlayer resin insulation layer 40 and the upper interlayer resin insulation layer 60 are roughened as shown in the figure.
  • the adhesion to the via holes 50, 70 formed in the openings 42, 62 can be improved. Further, the surfaces of the upper via hole 70 and the conductor circuits 72, 52 are roughened, and the roughened layers 78, 58 are formed. The adhesiveness between the upper via hole 70 and the solder pad 86U formed on the conductive circuit 72 and the adhesiveness between the upper via hole 70 and the interlayer resin insulating layer 60 formed on the conductive circuit 52 can be improved.
  • the substrate 30 (process (B)) on which the inner layer copper pattern 34 is formed is washed with water and dried, and then used as an oxidation bath (blackening bath) as aOH (lOg / 1), NaCIO 2 (40 gZ 1). , a 3 P0 4 (6 g / 1), as a reducing bath, NaOH (10g / 1), by oxidation one reduction process using aBH 4 (6 g / 1) , the roughened layer on the inner layer copper pattern 34 surface Provide.
  • Bisphenol F-type epoxy monomer (manufactured by Yuka Shell, molecular weight 310, YL983U) 100 parts by weight, Si_ ⁇ 2 spherical particles having an average particle diameter of 1.6 m to a silane coupling agent on the surface is co one coating (Admatechs Ltd., CRS 1101 — CE, where the maximum particle size is less than or equal to the inner copper pattern thickness (15 m) described below) 170 parts by weight,
  • a leveling agent manufactured by San Nopco, Perenol S4
  • the viscosity of the mixture is adjusted to 45,000 to 49, OOOcps at 23 ° C and 1 ° C.
  • Imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN) 6.5 parts by weight.
  • the resin filler By applying the obtained resin filler to both surfaces of the substrate 30 using a roll iron within 24 hours after preparation, the resin filler is filled between the conductor circuit (inner layer copper pattern) 34 and the conductor circuit 34, Heat and dry at 70 ° C for 20 minutes.
  • One side of the substrate 30 after the above treatment is polished by belt sanding using # 600 belt polishing paper (manufactured by Sankyo Rikagaku) so that the resin filler 40 does not remain on the surface of the inner layer copper pattern 34.
  • buffing is performed to remove scratches caused by the belt sander polishing.
  • heat treatment is performed at 100 ° C for 1 hour, at 120 ° C for 3 hours, at 150 ° C for 1 hour, and at 180 ° C for 7 hours to cure the resin filler.
  • the substrate on which the conductor circuit is formed is alkali-degreased and soft-etched, then treated with a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst, and after activating this catalyst, sulfuric acid is added.
  • a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst, and after activating this catalyst, sulfuric acid is added.
  • copper 3. 2 X 10- 2 mo l / l, nickel sulfate 3. 9 X 1 0 "3 mo 1 / complexing agent 5.
  • tin-borofluoride 0.1 lmo 1 no, thiourea 1.
  • Omo l / o temperature, 35 ° C, PH 1.2, Cu-Sn substitution reaction, thickness on the surface of the roughened layer Set up a 0.3 zmSn layer. Thereby, the substrate surface can be smoothed.
  • the raw material composition for preparing the adhesive for electroless plating of the following A was stirred and mixed, Adjust the viscosity to 7 Pa's to obtain an adhesive solution for electroless plating (for upper layer).
  • a photomask film on which a black circle having a predetermined diameter is printed is brought into close contact with both surfaces of the substrate 30 on which the lower interlayer resin insulating layer 40 is formed, and is exposed at 50 Om J / cm 2 by an ultra-high pressure mercury lamp.
  • the substrate 30 in which the opening 42 is formed is immersed in chromic acid for 2 minutes to dissolve and remove the epoxy resin particles on the surface of the interlayer resin insulating layer 40, thereby forming the interlayer resin insulating layer 40.
  • a roughened surface with a depth of 4 m is formed on the surface. This roughened surface is similarly formed on the side surface 42a inside the opening 42 (see step (F) in FIG. 3).
  • a neutralizing solution manufactured by Shipley
  • a catalyst nucleus is attached to the surface of the interlayer resin insulating layer 40 and the inner wall surface of the via hole opening 42.
  • the substrate is immersed in an electroless copper plating bath having the following composition to form an electroless copper plating film 44 having a thickness of 0.6 Atm on the entire rough surface (Step (G in FIG. 3) ))).
  • electrolytic copper plating is performed on the non-resist-formed portion under the following conditions to deposit an electrolytic copper plating film 48 having a thickness of 20 m, and the inside of the opening 42 is filled with the plating film (No. (See step (I) in Fig. 4).
  • Leveling agent (HL made by Atotech) 40m 1/1
  • the electroless plating film 44 under the plating resist 46 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and then electroless.
  • a conductor circuit 52 having a thickness of about 20 m and a via hole 50 composed of the plating film 44 and the electrolytic copper plating film 48 are formed (see step (J) in FIG. 4).
  • the amount of the repelling agent for smoothing the plated surface is increased, the amount of the brightening agent for giving gloss to the plated surface is reduced, and the The value is reduced, the plating time is lengthened, that is, the surface of the via hole 50 is smoothened by performing electroplating with a small current for a long time.
  • the ratio between the via hole diameter (opening diameter of the opening 42: 67 m) and the thickness (20 im) of the interlayer resin insulating layer 40 is set to 3.35.
  • the ratio between the via hole diameter and the thickness of the interlayer resin insulating layer is 1 or less, the depth is too large with respect to the opening diameter of the opening 42 in the above-mentioned plating step, and The plating solution cannot sufficiently flow into the opening 42, and plating cannot be performed efficiently.
  • the ratio of the via hole diameter to the thickness of the interlayer resin insulating layer exceeds 4, the opening diameter of the opening for forming the via hole is too large with respect to the depth, so that the plating time is not extremely increased. As long as there is a depression in the center, the surface of the via hole cannot be formed smoothly. For this reason, it is desirable that the ratio of the via hole diameter to the thickness of the interlayer resin insulating layer be more than 1 and 4 or less.
  • the thickness of the conductive circuit 52 is preferably 20 m or less, and more preferably 40 m or less. This is because the thickness of the conductive circuit is determined by the thickness of the plating resist 46 described above. However, if the thickness of the optically formed plating resist exceeds 40 zzm, the resolution is reduced. This is because it is difficult to form a desired shape.
  • a further upper layer conductive circuit is formed. That is, an adhesive for electroless plating is applied to both sides of the substrate 30, and left standing in a horizontal state, and then dried. Then, a photomask film is adhered, exposed and developed, and the opening for forming a via hole is formed.
  • An interlayer resin insulation layer 60 having a thickness of 20 / xm having a thickness of 62 is formed (see step (L) in FIG. 4). Next, after the surface of the interlayer resin insulation layer 60 is roughened, an electroless copper-plated film 64 is formed on the surface of the roughened substrate 30 (FIG. 5). Step (M)).
  • step (N) in FIG. 5 an electrolytic copper plating film 68 is formed on a portion where no resist is formed.
  • the electroless plating film 64 below the plating resist 66 is dissolved and removed to form an upper via hole 70 and a conductor circuit 72 (step in FIG. 5).
  • a roughened layer 78 is formed on the surface of the upper via hole 70 and the surface of the conductor circuit 72 to complete a package substrate (see step (P) in FIG. 6).
  • solder bumps are formed on the package substrate described above.
  • adjustment of a solder resist composition for a solder bump will be described. here,
  • the solder resist composition was applied in a thickness of 45 on both surfaces of the substrate 30 obtained in the above (10). Next, after drying at 70 ° C for 20 minutes and at 70 ° C for 30 minutes, a 5 mm-thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact. The substrate was exposed to ultraviolet light of 1000 mJ / cm 2 and developed with DMTG. Then, heat treatment is performed for 1 hour at 80 ° C, 1 hour at 100 ° C, 1 hour at 120 ° C, and 3 hours at 150 ° C.
  • solder pad (including via hole and its land) Then, a solder-resist layer (thickness: 20 im) 80 having an opening (opening diameter: 200 mm) 81 was formed (see step (Q) in FIG. 6).
  • the opening diameter of the pad (opening) 81 is 133 m on the upper surface and 600 im on the lower surface.
  • the substrate potassium gold cyanide 4.1 X10- 2 mo l Bruno 1, chloride Anmoniumu 1.87 X 10- lm o ⁇ / ⁇ , sodium Kuen acid 1.16X10-'mo 1 / sodium hypophosphite 1.7 XlO- ' mo 1 Z 1 immersed in an electroless plating solution at 80 ° C for 7 minutes and 20 seconds to form a 0.03 m-thick plating layer 84 on the nickel plating layer 81. Then, a solder pad 86U having a diameter of 133 is formed on the upper surface, and a solder pad 86D having a diameter of 600 m is formed on the lower surface (see step (R) in FIG. 6).
  • a metal mask (not shown) having an opening with a thickness of 40 nm and a diameter of 160 is placed on the upper surface side solder pad 86U in the opening 81 of the solder resist layer 80. After printing the paste and printing the solder paste on the solder pad 86D on the lower side in the same way, heat and reflow at 200 ° C.
  • a solder bump 8.8 U with a diameter of 13 3 xm is provided on the pad 86 U, and a solder bump 88 D having a diameter of 600 m is provided on the lower solder pad 86 D, and the formation of the solder bump is completed. See figure).
  • the via holes are directly connected to the via holes, and the connection is performed without using the wiring, so that high density can be achieved.
  • the surface of the lower via hole is flat and no resin remains on the surface, so that the connection reliability of the upper and lower via holes can be secured. Further, since the surface of the lower via hole is flat, even when the upper via hole is formed in an overlapping manner, the surface smoothness of the multilayer printed wiring board is not impaired.
  • the multilayer printed wiring board 200 shown in the figure is configured as a package substrate.
  • Inner layer copper patterns 34, 34 serving as ground layers are formed on the upper surface side upper surface layer and the lower surface side upper layer of the core substrate 30 of the multilayer printed wiring board 200.
  • a conductor circuit 52 for forming a signal line with a lower interlayer resin insulation layer 40 interposed, and a lower via hole 50 through the interlayer resin insulation layer 40 are formed. Are formed.
  • the outermost conductor circuit 72 via the upper interlayer resin insulation layer 60 and the upper via hole 70 penetrating the upper interlayer resin insulation layer 60 are provided. Are formed.
  • a solder pad 86 U supporting a solder bump 88 U is formed in the conductor circuit 72 on the upper surface side and the upper via hole 70.
  • the solder pad 86 U on the IC chip side is formed to have a diameter of 133 m.
  • a solder pad 86D for supporting the solder bump 88D is formed in the conductor circuit 72 on the lower surface side and the upper via hole (not shown).
  • the solder pad 86 D on the mother board side is formed to have a diameter of 600 m.
  • the surface of the lower via hole 50 that is, the interface between the lower via hole 50 and the upper via hole 70 is formed with a roughened layer 58 that has been subjected to a roughening process.
  • the two are tightly joined. For this reason, an oxide film is formed on the surface of the lower via hole 50, and the interlayer resin insulation layer is formed. Even if a stress is applied in a direction to separate the lower via hole 50 and the upper via hole 70 due to the heat shrinkage of 60, the connection reliability between the lower via hole 50 and the upper via hole 70 can be maintained.
  • a depression 50a is formed in the center of the lower via hole 50, and a roughened layer 58 is provided perpendicular to the curved surface of the depression 50a.
  • the lower via hole 50 and the upper via hole 70 are firmly connected to each other against the vertical stress in the drawing that peels off the two, and the lower via hole 50 and the upper via hole 70 are connected. Can be maintained. Since the side surfaces 42a and 62a of the openings 42 and 62 of the lower interlayer resin insulation layer 40 and the upper interlayer resin insulation layer 60 are roughened as shown in the figure, Adhesion with via holes 50 and 70 formed in openings 42 and 62 can be improved.
  • the depth of the depression 50 a does not reach the opening 62 formed in the upper interlayer resin insulation layer 60, and is within the thickness range of the conductor circuit 72. Therefore, it is in the range of 0.5 to 30 m.
  • a large stress is applied between the via hole 50 made of copper and the interlayer resin insulating layer 40 made of the resin in which the via hole 50 is formed due to the difference in the coefficient of thermal expansion between them.
  • the generated stress is Was able to escape to the resin 260a side.
  • electrolytic copper platings 48 and 68 for via holes are provided in the openings 42 and 62 of the interlayer resin insulation layers 40 and 60, respectively. Because it is filled, stress cannot be released inside.
  • the interlayer resin insulating layers 40 and 60 are formed mainly by using a thermoplastic resin such as a tough fluororesin. It is also possible.
  • solder pad 8 6 Adhesion with U and formed on conductive circuit 52 Adhesion with the interlayer resin insulation layer 60 to be formed can be improved.
  • Liquid condition copper sulfate ⁇ pentahydrate 60 gZl
  • Leveling agent (HL made by Atotech) 40ml / l
  • the electroless plating film 44 under the plating resist 46 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and then electroless.
  • a conductor circuit 52 and a via hole 50 having a thickness of about 15 m and comprising a plating film 44 and an electrolytic copper plating film 48 are formed (see step (J) in FIG. 8).
  • the ratio between the via hole diameter (opening diameter of the opening 42: 67 m) and the thickness (20 zm) of the interlayer resin insulating layer 40 is set to 3.35.
  • the ratio of the diameter of the via hole to the thickness of the interlayer resin insulating layer is 1 or less, the plating solution is too deep with respect to the opening diameter of the opening 42 in the above-mentioned plating step, and the plating solution is supplied to the opening 42. The plating cannot be carried out efficiently because it cannot be sufficiently turned around.
  • the ratio of the diameter of the via hole to the thickness of the interlayer resin insulating layer exceeds 4, the opening diameter of the opening for forming the via hole is too large with respect to the depth.
  • the via hole diameter It is desirable that the ratio of the thicknesses of the interlayer resin insulation layers be more than 1 and 4 or less.
  • the thickness of the conductive circuit 52 is preferably 20 jam or less, and more preferably 40 ⁇ 111 or less. This is because the thickness of the conductive circuit is determined by the thickness of the plating resist 46 described above. However, if the thickness of the optically formed plating resist exceeds 40 m, the resolution decreases and the desired value is obtained. Is difficult to configure.
  • a roughened layer 58 is formed on the conductor circuit 52 and the via hole 50 on the substrate 30 in the same manner as in the above (2) (see step (K) in FIG. 8).
  • the roughened layer 58 is formed perpendicular to the curved surface of the central recess 50 a of the via hole 50.
  • a further upper layer conductive circuit is formed. That is, an adhesive for electroless plating is applied to both sides of the substrate 30, and left standing in a horizontal state, and then dried. Then, a photomask film is adhered, exposed and developed, and the opening for forming a via hole is formed.
  • An interlayer resin insulating layer 60 having a thickness of 20 zm and having a thickness of 62 is formed (see step (L) in FIG. 8). Next, after the surface of the interlayer resin insulating layer 60 is roughened, an electroless copper-plated film 64 is formed on the surface of the roughened substrate 30 (FIG. 9). Step (M)).
  • via holes are directly connected to via holes, and connection is performed without using wiring, so that high density can be achieved.
  • the connection is performed with the roughened layer formed on the surface of the lower via hole interposed therebetween, so that the connection reliability of the upper and lower via holes can be ensured.
  • FIG. 11 shows a cross section of a multilayer printed wiring board 300 of the third embodiment.
  • the multilayer printed wiring board 300 shown in the figure is configured as a package substrate.
  • FIG. 12 shows a plan view of the upper interlayer resin insulation layer 40 of the inner layer copper pattern 34, that is, FIG. 12 shows a BB cross section of FIG.
  • the longitudinal section along the line AA in FIG. 12 corresponds to FIG.
  • a conductive pattern 52 for forming a signal line As shown in FIG. 12, a conductive pattern 52 for forming a signal line, a via hole 50B connected to the conductive pattern 52, a plane layer 53, and via holes 5 OA provided in the plane layer 53 are formed.
  • FIG. 12 shows a plan view of the upper interlayer resin insulation layer 40 of the inner layer copper pattern 34, that is, FIG. 12 shows a BB cross section of FIG.
  • the longitudinal section along the line AA in FIG. 12 corresponds to FIG.
  • a conductive pattern 52 for forming a signal line As shown in FIG. 12, a conductive pattern 52 for forming a signal line, a via hole 50B connected to the conductive pattern 52, a plane layer 53, and via holes 5 OA provided
  • the via holes 50A and 50B penetrate the interlayer resin insulation layer 40 and are connected to the lower inner copper pattern 34.
  • the surface (upper end surface) of via hole 50 B connected to conductive pattern 52 is formed flat, while the surface of via hole 5 OA formed in plane layer 53 is recessed 50 a. Are formed.
  • an outermost conductor pattern 72 via an upper interlayer resin insulation layer 60, and an upper via hole 70 penetrating the upper interlayer resin insulation layer 60 are provided. It is formed.
  • the upper via hole 70 is formed immediately above the lower via hole 50B.
  • Solder pads 86 U for supporting solder bumps 88 U are formed in the conductor pattern 72 on the upper surface side and the upper via hole 70.
  • the solder pad 86 U on the IC chip side is formed with a diameter of 133 m.
  • the upper layer on the lower surface side of the core substrate 30 of the multilayer printed wiring board 300 (here, the upper layer means the upper side with respect to the substrate 30 as the center and the lower side with respect to the lower surface of the substrate)
  • An inner copper pattern 34 serving as a ground layer is formed.
  • a conductor pattern 52 for forming a signal line and a via hole 50B connected to the conductor pattern 52 are formed. I have.
  • an outermost conductor pattern 72 and an upper via hole (not shown) are formed via an upper interlayer resin insulation layer 60.
  • Solder pads 86 D for supporting solder bumps 88 D are formed in the conductor pattern 72 on the lower surface side and the upper via holes (not shown).
  • the solder pad 86 D on the mother board is formed to have a diameter of 600 m.
  • the smoothness of the surface of the multilayer printed wiring board is not impaired. That is, in the multilayer printed wiring board having the filled via structure according to the prior art described above with reference to FIG. 21 (I), the recess 150a is formed in the lower via hole 150, and the via hole 1 in the upper layer is formed. Although the depression 170 a comes out at 70, the smoothness of the substrate is impaired, but in the multilayer printed wiring board 300 of the present embodiment, the surface of the substrate can be formed to be smooth. The mounting reliability of the IC chip mounted on the multilayer printed wiring board (package substrate) can be improved.
  • both the upper side of the conductor pattern 52 and the upper side of the plane layer 53 are formed of an interlayer resin. Since the thickness of the insulating layer 60 can be made uniform, the surface of the multilayer printed wiring board can be formed flat. Further, a depression 50a is formed in the via hole 5OA provided in the plane layer 53, and the depression 50a serves as an anchor to form the plane layer 53 and the upper interlayer resin insulation layer 60.
  • the interlayer resin insulating layer 60 In order to enhance the adhesiveness of the resin, delamination hardly occurs in the interlayer resin insulating layer 60.
  • the plane layer 5 3 having the via hole inside The surface is roughened to form a roughened layer 58, and the adhesion to the upper interlayer resin insulation layer 60 is enhanced.
  • the depth of the depression 50a of the via hole 5OA provided in the plane layer 53 is desirably 5 m or more. If the depth is large, a sufficient anchoring effect is exhibited, the adhesion between the plane layer and the upper interlayer resin insulation layer is enhanced, and the interlayer resin insulation layer 60 does not peel off. . Also, in a manufacturing process described later, when applying the resin for forming the interlayer resin insulating layer 60 on the upper layer of the plane 53, a sufficient amount of the resin is formed into the recess 50a of the via hole 5OA of the plane layer 53. This resin can be released, and the interlayer resin insulating layer can be formed flat. On the other hand, the depth of the depression 50a is desirably 50 m or less. This is because the surface of the via hole 50B on the side connected to the conductor pattern 52 can be flattened if it is 50 zm or less.
  • FIGS. 13 to 16 show only a portion surrounded by a chain line C in FIG.
  • the steps (1) to (6) in the manufacturing process of the multilayer printed wiring board according to the third embodiment are the same as those in the first embodiment described above with reference to FIGS. And illustration is omitted.
  • Chloride ion 40 ppm Leveling agent (HL made by Atotech) 4 Om 1/1 Brightener (UV made by Atotech) 0.5 ml / 1
  • electroless plating film 44 under plating resist 46 is mixed with sulfuric acid and hydrogen peroxide.
  • a conductor pattern 52 (see Fig. 11) with a thickness of about 15 / m consisting of an electroless plating film 44 and an electrolytic copper plating film 48, a plane layer 53 and a via hole Form 50A, 5OB (see step (J) in FIG. 13).
  • the amount of the repelling agent for smoothing the plated surface is increased, and the amount of the brightening agent for imparting gloss to the plated surface is reduced and set, as compared with the electrolytic copper plating by a standard method.
  • the surface of the via hole 50B (see FIG. 12) connected to the conductor pattern 52 is smoothed.
  • a recess 50a is formed in the center of the surface of the via hole 5OA formed in the plane layer 53.
  • the area of the plane layer 53 is desirably 0.01 to 10 dm 2 . This is because it becomes possible to form a depression in the filling and filling surface of the via hole provided in the plane layer and to form the filling and filling surface of the via hole connected to the conductor pattern flat. is there.
  • the ratio between the via hole diameter (opening diameter of the opening 42: 67 ⁇ ) and the thickness (20 / m) of the interlayer resin insulating layer 40 is set to 3.35.
  • the ratio between the via hole diameter and the thickness of the interlayer resin insulating layer is 1 or less, in the above-mentioned plating step, the depth is too deep with respect to the opening diameter of the opening 42, and the plating liquid is applied to the opening 42. The plating cannot be carried out efficiently because it does not sufficiently go into 42.
  • the ratio of the diameter of the via hole to the thickness of the interlayer insulating resin layer exceeds 4, the opening diameter of the opening for forming the via hole is too large with respect to the depth, so that a depression is formed in the center and the surface of the via hole is formed. Cannot be formed smoothly. For this reason, it is desirable that the ratio of the via hole diameter to the thickness of the interlayer resin insulating layer be more than 1 and 4 or less.
  • the thickness of the conductive pattern 52 and the plane layer 53 is preferably 20 im or less, It is desirable that it is 60 m or less. This is because the thickness of the conductive pattern and the plane layer is determined by the thickness of the plating resist 46 described above. However, when the thickness of the optically formed plating resist exceeds 60 m, the resolution is reduced. This is because it is difficult to form a desired shape.
  • a conductor pattern of a further upper layer is formed. That is, the adhesive 60 for electroless plating is applied to both surfaces of the substrate 30 and left standing in a horizontal state before drying (see step (L 1) in FIG. 14). At this time, when the resin is applied to the upper layer of the plane layer 53 as described above, the resin can escape into the recess 50a of the via hole 5OA in the plane layer 53. Therefore, the thickness of the resin 60 can be made uniform both above the conductor pattern 52 where the resin can escape to the periphery and above the plane layer 53 where the resin cannot escape to the periphery.
  • a photomask film is brought into close contact, exposed to light, and developed to form a 20-m-thick interlayer resin insulating layer 60 having a via-hole forming opening 62 (see step (L 2) in FIG. 14). ).
  • a roughened layer having a depth of 4 / xm is formed on the surface of the interlayer resin insulating layer 60 (see the step (L3) in FIG. 14). This roughened surface is similarly formed on the side surface 62 a inside the opening 62.
  • An electroless copper plating film 64 is formed on the surface of the roughened substrate 30 (see step (M) in FIG. 15).
  • a plating resist 66 is provided on the electroless copper-plated film 64
  • an electrolytic copper-plated film 68 is formed on a portion where no resist is formed (see step (N) in FIG. 15).
  • the plating resist 66 is peeled off
  • the electroless plating film 64 below the plating resist 66 is dissolved and removed to form an upper via hole 70 and a conductor pattern 72 (step of FIG. 15). (O)).
  • a roughened layer 78 is formed on the surface of the upper via hole 70 and the conductor pattern 72 to complete a package substrate (see the step (P) in FIG. 16).
  • a solder bump 88 U having a diameter of 133 m is provided on the upper surface side of the package substrate described above, and a solder bump 88 D is provided on the lower surface side (see FIG. 16).
  • the results of performing a PCT test and a heat cycle test on the multilayer printed wiring board of the third embodiment will be described.
  • a PCT test in which the multilayer printed wiring board was allowed to stand for 200 hours in an environment of 2 atm, 121 ° C., and 100% humidity, no delamination of the interlayer resin insulating layer was observed. Further, even if the heat cycle of 150 to 125 ° C.
  • the depression 50 a is formed in the via hole 5 OA provided in the plane layer 53, and the surface of the plane layer 53 is The roughening process is performed to form a roughened layer 58, and the adhesion between the plane layer 53 and the interlayer resin insulating layer 60 is enhanced. For this reason, delamination hardly occurs in the interlayer resin insulating layer 60.
  • a depression is formed in the via hole provided in the plane layer, and the depression serves as an anchor, and the adhesion between the plane layer and the upper interlayer resin insulation layer is formed.
  • the interlayer resin insulation layer is hardly peeled off. Also, when applying a resin for forming an interlayer resin insulating layer above the plane layer in the manufacturing process, the resin can escape into the recess of the via hole in the plane layer, and the interlayer resin insulating layer, that is, the multilayer printed wiring The surface of the plate can be formed flat. For this reason, mounting reliability when mounting an IC chip or the like can be improved. On the other hand, since the surface of the via hole connected to the conductor pattern is flat, the smoothness of the surface of the multilayer printed wiring board is not impaired even if the via hole is formed on the upper layer of the via hole.
  • FIG. 17 shows a cross section of the multilayer printed wiring board.
  • FIG. 18 (U) shows an IC chip 90 attached to the multilayer printed wiring board 400 and placed on the mother board 95 side. The state is shown.
  • the multilayer printed wiring board 400 shown in FIG. 18 (U) has solder bumps 88 U for connection to the bumps 92 of the IC chip 90 on the upper surface, and a mother board on the lower surface.
  • Solder bumps 88 D are provided for connection to the bumps 95 of the IC chip 95, and are configured as a package substrate that serves to transfer signals and the like between the IC chip 90 and the mother-to-port 95. I have.
  • the upper and lower layers include an inner copper pattern 34, 3 serving as a ground layer. 4 are formed.
  • a conductor circuit 52 for forming a signal line with a lower interlayer resin insulation layer 40 interposed, and a lower via hole 50 through the interlayer resin insulation layer 40 are formed.
  • the outermost conductor circuit 72 via the outermost interlayer resin insulation layer 60, and the opening 6 formed in the outermost interlayer resin insulation layer 60 are formed in the upper layer of the lower via hole 50 and the conductor circuit 52.
  • An upper via hole 70 is formed by filling copper plating in 2.
  • a solder pad 86 U for supporting the solder bump 88 U is formed in the conductor circuit 72 and the upper via hole 70 on the upper surface side.
  • the solder pad 86 U on the IC chip side is formed with a diameter of 13 3.
  • a solder pad 86D for supporting a solder bump 88D is formed in the conductor circuit 72 on the lower surface side and the upper via hole (not shown).
  • the solder pad 86 D on the mother board side is formed to have a diameter of 600 jm.
  • the solder bumps 88 U and 88 D are formed in openings (pad portions) 81 of the solder resist 80.
  • the openings 62 of the outermost interlayer resin insulation layer 60 are filled with plating to form via holes 70.
  • the via hole 70 is different from the concave via hole 170 of the multilayer printed wiring board according to the prior art described above with reference to FIG. Circuit 72 is equal to height.
  • the solder bump 88 U formed on the via hole 70 and the conductor circuit 72 are formed.
  • the height of the solder bump can be made equal to 8 U. Therefore, as shown in FIG. 18 (U), when mounting the IC chip 90, the solder pad 92 of the IC chip and the solder bump 88U of the multilayer printed wiring board 400 are not connected. Connection reliability can be improved.
  • the connection reliability between the via hole 70 and the solder bump 88U can be improved.
  • the roughening layer 78 is provided perpendicularly to the curved surface of the recess 70a, the roughening layer 78 is provided between the via hole 70 and the solder bump 88 as the temperature of the IC chip 90 increases.
  • Add The connection between the via holes 70 and the solder bumps 88 U can be improved by firmly connecting the two to each other with respect to the applied stress. Since the side surface 62 a of the opening 62 of the outermost interlayer resin insulation layer 60 is roughened as shown in the figure, a via hole 70 formed in the opening 62 is formed.
  • the adhesion between the conductor circuit 72 and the solder bump 88 U formed on the conductor circuit 72 can be improved.
  • a nickel plating layer 82 and a gold plating layer (noble metal layer) 84 are formed on the surfaces of via holes 70 filled with copper plating and conductive circuits 72 made of copper plating. Since the solder bump 88 U is formed via the plating layer 84, no oxide film is formed between the via hole 70 made of copper or the like, the conductor circuit 72 and the surface of the solder bump 88 U, The adhesion between the via hole and the conductor circuit and the solder bump can be improved.
  • solder resist 80 covers the via hole 70 and the conductor circuit 72 except for the portion where the solder pad 86 U is formed, the solder resist 80 protects the via hole 70 and the conductor circuit 72. And increase the strength of the whole substrate.
  • solder bump 88 U on the upper surface side of the multilayer printed wiring board 400 has been described, but the solder bump 88 D on the lower side is similarly formed.
  • FIG. 17 a manufacturing process of the multilayer printed wiring board shown in FIG. 17 will be described with reference to FIG.
  • the steps (1) to (6) in the manufacturing process of the multilayer printed wiring board according to the fourth embodiment are the same as those in the first embodiment described above with reference to FIGS. 2 and 3.
  • (7) to (10) are the same as those of the second embodiment described above with reference to FIGS. 8 to 10, and therefore description and illustration are omitted.
  • the manufacturing method according to the fourth embodiment as in the second embodiment, as shown in FIG. 10 (Q), the center of the electrolytic copper plating 68 at the portion where the via hole 70 is to be formed is shown. Electroplating is performed so that a recess 70 a is formed.
  • a roughened layer 78 is formed on the surface of the upper via hole 70 and the conductor circuit 72 to complete a package substrate.
  • the roughened layer 78 is formed perpendicular to the curved surface of the central recess 70a of the via hole 70 as described above.
  • the ratio between the via hole diameter (opening diameter of the opening 62: 67 ⁇ m) and the thickness (20 im) of the outermost interlayer resin insulation layer 60 is 3.35. It has been set.
  • the ratio between the via hole diameter and the thickness of the interlayer resin insulation layer is 1 or less, the plating solution is too deep with respect to the opening diameter of the opening 62 in the above-mentioned plating step, and the plating solution is 6 It is not possible to wrap around sufficiently and plating cannot be performed efficiently.
  • the ratio of the via hole diameter to the thickness of the interlayer resin insulating layer exceeds 4, the opening diameter of the opening for forming the via hole is too large with respect to the depth. For this reason, it is desirable that the ratio of the via hole diameter to the thickness of the interlayer resin insulating layer be more than 1 and 4 or less.
  • the thickness of the conductive circuit 72 is preferably 20 m or less, and more preferably 40 / m or less. This is because the thickness of the conductive circuit is determined by the thickness of the plating resist 66 described above. However, if the thickness of the optically formed plating resist exceeds 40 im, the resolution decreases. This is because it is difficult to form a desired shape.
  • solder pad 86 U having a diameter of 133 m is provided on the upper surface of the substrate 30, and a solder pad 86 U having a diameter of 600 m is provided on the lower surface.
  • solder bumps are formed as shown in the step (S) of FIG.
  • a metal mask 98 with an opening 98 a with a thickness of 40 zm and a diameter of 160 m is placed, and the upper solder pad 8 6 U in the opening 81 of the solder-resist layer 80 is placed.
  • solder paste having an average particle diameter of 20 m is printed, and the solder paste is similarly printed on the solder pad 86 D on the lower surface side.
  • the same amount of solder paste as on the conductor circuit 72 may be printed on the via hole 70, so that the diameters of the openings 98a of the metal mask 98 are all equal. it can.
  • solder bumps 88 U with a diameter of 13 3 im were placed on the solder pads 86 U on the upper surface and solder pads 86 D on the lower surface.
  • a solder bump 88D having a diameter of 600 im is provided to complete the formation of the solder bump (see step (T) in FIG. 18).
  • the surface of the multilayer printed wiring board 400 is washed with a surfactant solution, and the flux that has permeated from the solder paste during the reflow is washed away.
  • the multilayer printed wiring board 110 of the prior art described above with reference to FIG. 23 (C) a large amount of solder paste is introduced into the via hole 170, so that the via hole is removed.
  • the amount of flux coming out of the solder bump formed in 170 was large, and it was difficult to completely clean the flux.
  • the multilayer printed wiring board 400 of the present embodiment only a small amount of solder paste is printed on the via hole 70 as on the conductor circuit 72, so that the flux is completely washed away. be able to.
  • the multilayer printed wiring board 510 of the prior art was greatly warped, and the mounting accuracy of the IC chip was lowered.
  • warpage during reflow was reduced.
  • the via hole 570 of the conventional multilayer printed wiring board 510 is hollow, and the via hole itself is deformed, whereas in the present embodiment, the via hole 70 is made of copper. It is presumed that this is because the via hole 70 itself is not deformed by heat because it is filled with the plating 68.
  • the IC chip 90 is placed on the multilayer printed wiring board 400 so that the solder pads 92 of the IC chip 90 correspond to the solder bumps 88 U on the multilayer printed wiring board side, and the heating furnace Then, the IC chip 90 is mounted on the multilayer printed wiring board 400 (see FIG. 18 (U)). Thereafter, a surfactant solution is injected between the multilayer printed wiring board 400 and the IC chip 90, and the flux that has permeated from the solder paste during the reflow is washed away.
  • the surfactant solution must be injected into the narrow space between the multilayer printed wiring board 400 and the IC chip, and this is described above with reference to FIG. 23 (D).
  • the prior art multilayer printed wiring board 5100 It was difficult to completely clean the flux of the solder bumps formed on the wafer 170.
  • the multilayer printed wiring board 400 of the present embodiment only a small amount of solder paste is printed on the via hole 70 in the same manner as on the conductor circuit 72. Can be washed away.
  • a resin is injected into the space between the multilayer printed wiring board 400 and the IC chip, the space is sealed with resin, and the entire IC chip 90 is covered with resin. Perform resin molding (not shown). After that, the multilayer printed wiring board on which the IC chip 90 is mounted is attached to the motherboard 95 (see FIG. 18 (U)).
  • FIG. 19 shows a multilayer printed wiring board 401 according to a modification of the fourth embodiment of the present invention.
  • the multilayer printed wiring board of the fourth embodiment described above with reference to FIG. 17 not only the upper via hole 70 where the solder bump is formed but also the lower via hole formed in the lower interlayer resin insulating layer 40 40 was also filled with copper plating.
  • the lower via hole 50 is filled with resin as in the prior art described above with reference to FIG.
  • the upper via hole 70 of the fourth embodiment has a recess 70a formed in the center, whereas the surface of the upper via hole 70 of the modified example is formed smooth.
  • a plating layer 84 is provided as a noble metal layer on the upper surface of the upper via hole 70 and the conductor circuit 72, whereas in the modification, a platinum plating layer 84 is provided. Are formed. Also in this modified example, the connection reliability of the solder bumps 88U and 88D can be improved as in the fourth embodiment.
  • the height of the surface of the via hole is made equal to the height of the conductor circuit on which the solder bump is formed. Therefore, by printing the same amount of solder paste on the via hole and the conductor circuit, the height of the solder bump formed on the via hole and the height of the solder bump formed on the conductor circuit can be equalized. Therefore, the connection reliability of the solder bumps can be improved.
  • the package substrate formed by the semi-additive method has been described as an example.
  • the present invention can be applied to a package substrate to be formed.
  • a package substrate is taken as an example of a multilayer printed wiring board.
  • the configuration of the present invention can be suitably applied to a multilayer printed wiring board other than a package substrate.
  • the filling is performed by plating, but a conductive paste can be filled instead of the plating.
  • DD paste AE 16001 made by Tatta Electric Wire can be used.

Landscapes

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

明 細 書 多層プリント配線板 技術分野
この発明は、 下層のバイァホールの直上に上層のバイァホールを形成するフ ィルドビア構造を有する多層プリント配線板に関するものである。 背景技術
いわゆるビルドアップ多層プリント配線板においては、 第 2 0図 (A) に示 すようにバイァホール 6 5 0によって、 下層の導体回路 6 3 4と上層の導体回 路 6 5 2とが電気的に接続されている。 該バイァホール 6 5 0は、 層間樹脂絶 縁層 6 4 0に穿設された開口部 6 4 2の内面にめっき膜 6 4 8を設けることに より形成されている。 このバイァホール 6 5 0を形成するめつき層 6 4 8の内 側には、 上層の層間樹脂絶縁層 6 6 0を形成する樹脂 6 6 0 aが充填されてい る。 このため、 該バイァホール 6 5 0の上層にバイァホールを図中点線に示す ように形成すると、 めっき層 6 4 8の内側に充填された樹脂 6 6 0 aにより両 バイァホール間の接続が困難と成る。
このため、 バイァホールの上にバイァホールを形成する際、 即ち、 高密度化 を図るため、 配線を介さずバイァホールにバイァホールを直接接続するときに は、 第 2 1図 (I ) に示すように層間樹脂絶縁層 5 4 0の開口部 5 4 2をめつ き 5 4 8にて充填するいわゆるフィルドビア構造により多層プリント配線板を 形成している。 係る技術が本出願人に係る特開平 2— 1 8 8 9 9 2号、 特開平 3— 3 2 9 8号、 特開平 7— 3 4 0 4 8号に開示されている。
このバイァホールの上にバイァホールを形成する方法について第 2 0図 ( B ) 〜第 2 1図 (I ) を参照して説明する。
先ず、 表面に導体回路 5 3 4を形成した基板 5 3 0の上下面に下層層間樹脂 絶縁層を形成する樹脂 5 4 0を塗布する (第 2 0図 (B ) 参照) 。 そして、 該 層間樹脂絶縁層 5 4 0にバイァホールを形成するための開口部 5 4 2を形成す る (第 2 0図 (C ) 参照) 。 引き続き、 基板 5 3 0の表面に均一に無電解めつ き膜 5 4 4を析出させた後に、 レジスト層 5 4 6を形成する (第 2 0図 (D ) 参照) 。 そして、 該レジスト層 5 4 6の非形成部に電解めつき膜 5 4 8を析出 させることで、 バイァホール 5 5 0及び導体回路 5 5 2を形成する (第 2 0図 ( E ) 参照) 。 その後、 レジスト層 5 4 6及びレジスト層の下層の無電解めつ き膜 5 4 4を剥離してから、 基板 5 3 0の表面に上層の層間樹脂絶縁層となる 樹脂 5 6 0を塗布する (第 2 1図 (F ) 参照) 。 そして、 フォトエッチングに より該層間樹脂絶縁層 5 6 0にバイァホールを形成するための開口部 5 6 2を 形成する (第 2 1図 (G) 参照) 。 引き続き、 基板 5 3 0の表面に均一に無電 解めつき膜 5 6 4を析出させた後に、 レジスト層 5 6 6を形成し、 該レジスト 形成 5 6 6の非形成部に電解めつき膜 5 6 8を析出させる (第 2 1図 (H) 参 照) 。 最後に、 レジスト層 5 6 6及びレジスト層の下層の無電解めつき膜 5 6 4を剥離することで、 上層バイァホール 5 7 0及び導体回路 5 7 2を完成する (第 2 1図 ( I ) 参照) 。
しかしながら、 上述した製造方法に係る多層プリント配線板においては、 下 層のバイァホール 5 5 0と上層のバイァホール 5 7 0との接続信頼性が低かつ た。 この原因を本発明者が研究したところ、 第 2 0図 (E ) に示すように、 層 間樹脂絶縁層 5 4 0に形成された開口部 5 4 2に電解めつき 5 4 8を析出させ た際に、 バイァホール 5 5 0の中央部に窪み 5 5 0 aができるためであるとの 知見を得た。 即ち、 第 2 1図 (F ) に示すよう該バイァホール 5 5 0上に上層 の層間樹脂絶縁層と成る樹脂 5 6 0を塗布した際に、 該窪み 5 5 0 aの上の樹 脂 5 6 0の厚み h 1と、 該窪み 5 5 0 a以外の部位における厚み h 2とが異な るため、 第 2 1図 (G) に示すようにフォトエッチングにより該層間樹脂絶縁 層 5 6 0にバイァホールを形成するための開口部 5 6 2を形成した際に、 窪み 5 5 0 a内に樹脂 5 6 0 aが僅かに残る。 即ち、 第 2 1図 (I ) に示すように 該樹脂 5 6 0 aにより絶縁されるため、 下層バイァホール 5 5 0と上層バイァ ホール 5 7 0との接続信頼性が低下していることが分かった。
また、 上述した窪み 5 5 0 a内の樹脂 5 6 0 a以外にも酸化被膜により下層 のバイァホール 5 5 0と上層のバイァホール 5 7 0との接続信頼性が低下して いることが分かった。 即ち、 第 2 0図 (E ) に示すように電解めつき層 5 4 8 により下層バイァホール 5 5 0を形成した際に、 該下層バイァホール 5 5 0の 表面に酸化皮膜が形成される。 ここで、 第 2 1図 (J ) に示すように、 上層層 間樹脂絶縁層 5 6 0は、 熱収縮を繰り返す際に該下層バイァホール 5 0と上層 バイァホール 7 0とを引き離す方向に応力を加わえる。 この際に、 下層バイァ ホール 5 5 0と上層バイァホール 5 7 0との界面、 即ち、 下層バイァホール 5 5 0の表面に酸化皮膜が形成されていると、 該下層バイァホール 5 5 0の表面 と上層バイァホール 5 7 0の下面とが分断され、 下層バイァホール 5 5 0と上 層バイァホール 5 7 0との電気接続が断たれることが分かった。
フルドビア構造の多層プリント配線板に於いては更に問題がある。 第 2 1図 ( J ) を参照して上述したフィルドビア構造のバイァホール 5 5 0、 5 7 0に おいて、 上端面に窪み 5 5 0 a、 5 7 0 aができるため、 基板表面の平滑性が 損なわれ、 I Cチップ等を載置する際の実装信頼性が低下することがある。 係 る課題に対応し基板の平滑性を高めるため、 本出願人は、 バイァホールの上端 面を平滑にすることを案出した。 即ち、 '第 2 2図 (D ) に示すように下層バイ ァホール 5 5 0と、 上層バイァホール 5 7 0との上端面を平坦にすることで、 基板を平滑化することを試みた。 ここで、 第 2 2図 (E ) は、 第 2 2図 (D ) の E— E横断面、 即ち、 層間樹脂絶縁層 5 4 0上に形成された導体層を示して おり、 第 2 2図 (D ) は、 第 2 2図 (E ) の D— D線に沿った縦断面を示して いる。
しかし、 このバイァホールの上面を平坦にしても、 第 2 2図 (E ) 中に示す ように導体パターン 5 5 2とプレーン層 5 5 3とが併存する導体層を有する多 層プリント配線板においては、 第 2 2図 (D ) に示すように、 プレーン層 5 5 3の上側の層間樹脂絶縁層 5 6 0が隆起するため、 やはり基板表面を平坦化で きないことが判明した。
このプレーン層 5 5 3の上層の隆起する理由について、 該多層プリント配線 板の製造工程を示す第 2 2図 (A) 、 第 2 2図 (B ) 、 第 2 2図 (C ) 、 第 2 2図 (D ) を参照して説明する。 第 2 2図 (A) に示すように、 下層層間樹脂 絶縁層 5 4 0の上面には、 第 2 2図 (E ) を参照して上述したように導体パタ —ン 5 5 2及びプレーン層 5 5 3が共に形成されている。 ここで、 第 2 2図 ( B ) に示すように上層の層間樹脂絶縁層を形成するために、 基板表面に層間 樹脂絶縁層となる樹脂 5 6 0をロールコ一夕等で塗布する。 この際に、 樹脂 5 6 0を均一の厚みとなるようにしても、 プレーン層 5 5 3の上側の厚みが厚く なった。 この理由として、 導体パターン 5 5 2及び導体パターン 5 5 2に接続 されるバイァホール 5 5 O A (第 2 2図 (E ) 参照) の周囲は、 該導体パター ン 5 5 2とバイァホール 5 5 O Aとの間に樹脂 5 6 0が入り込めるため、 該部 分は平滑にできる。 これに対して、 プレーン層 5 5 3の上は、 樹脂 5 6 0を逃 がすことができないため、 樹脂(層間樹脂絶縁層)が膨らむものと考えられる。 引き続き、 第 2 2図 (C ) に示すように樹脂 5 6 0に上層のバイァホールを 形成するための開口部 5 6 2を形成する。 その後、 第 2 2図 (D ) に示すよう に該開口部 5 4 2にめつき 5 6 8を充填することにより、 上層バイァホール 5 7 0を形成する。
更に、 バイァホールの上端面を平滑化した第 2 2図 (D ) に示す多層プリン ト配線板においては、層間樹脂絶縁層 5 6 0が剥離し易いという課題があった。 即ち、 樹脂から成る層間樹脂絶縁層 5 6 0は、 樹脂からなる層間樹脂絶縁層 5 4 0に対して接着性が高い反面、 金属からなる導体パターン 5 5 2、 バイァホ ール 5 5 0 A、 プレーン層 5 5 3に対しては接着性が低い。 ここで、 導体パ夕 ーン 5 5 2及びバイァホール 5 5 0 Bの周囲は、 該上層層間樹脂絶縁層 5 6 0 が、 下層の層間樹脂絶縁層 5 4 0と直接接触しているため、 強固に密着してい る。 これに対して、 プレーン層 5 5 3においては、 該層間樹脂絶縁層 5 6 0力 下層の層間樹脂絶縁層 5 4 0に接触することができないため、 接着性に問題を 生じ、 これが層間樹脂絶縁層 5 6 0の剥離の原因となっていた。 なお、 第 2 1 図 (J ) を参照して上述した多層プリント配線板においては、 係る剥離の問題 が生じない。 これは、プレーン層に形成されるバイァホールにも窪みが形成さ、 該窪みが層間樹脂絶縁層に対してアンカー効果を発揮するためと考えられる。 一方、 パッケージ基板等のプリント配線板の表面には、 載置される I Cチッ プ等の電子部品と電気的に接続を取るために、 半田バンプが配設される。 この 半田バンプは、 基板表面の導体回路上に形成される他、 集積度を高める等の目 的から、 バイァホールに直接形成されることがある。 このプリント配線板への 半田バンプの形成について、 第 2 3図を参照して説明する。
第 2 3図 (A) は、 従来技術に係る多層プリント配線板 5 1 0の断面を示し ている。 該多層プリント配線板は、 コア基板 5 3 0の上層及び下層に複数の層 間樹脂絶縁層 5 4 0, 5 6 0を介在させて導体回路 5 3 4, 5 5 2、 5 7 2を 形成してなる。 最外層の層間樹脂絶縁層 5 6 0には、 バイァホール用の開口部 5 6 2が穿設され、 該開口部 5 6 2には、 銅メツキからなるバイァホール 5 7 0が形成されている。 そして、 該バイァホール 5 7 0によって層間樹脂絶縁層 5 6 0の下層の導体回路 5 5 2との接続が取られている。 最外層の層間樹脂絶 縁層 5 6 0には、 所定径の開口 5 8 1の穿設されためっきレジスト 5 8 0が形 成されている。
ここで、 該多層プリント配線板 5 1 0に半田バンプを形成する際には、 第 2 3図 (B ) に示すように、 多層プリント配線板 5 1 0にメタルマスク 5 9 8を 載置し、 めっきレジスト 5 8 0の各開口 5 8 1、 5 8 1、 5 8 1に半田ペース トを印刷する。 ここで、 該メタルマスク 5 9 8には、 めっきレジスト 5 8 0の 開口 5 8 1の各位置に対応させて、 開口 5 9 8 a、 5 9 8 bが形成されている。 ここで、 バイァホール 5 7 0に対応させた開口 5 9 8 bは、 相対的に大径に形 成され、 反対に、 導体回路 5 7 2に対応させた開口 5 9 8 aは、 相対的に小径 に形成されている。 これにより、 バイァホール 5 7 0側へより多くの半田べ一 ストを印刷できるようにしてある。
半田ペーストを印刷した後、 加熱炉に多層プリント配線板 5 1 0を通過させ ることにより、 半田ペーストをリフローし、 第 2 3図 (C ) に示すように半田 バンプ 5 8 8を完成させる。 その後、 リフロー時に半田から流れ出したフラッ クスを洗浄する。 そして、 第 2 3図 (D ) に示すように多層プリント配線板 5 1 0に I Cチップ 5 9 0を、 該 I Cチップ 5 9 0の半田パッド 5 9 2が多層プ リント配線板 5 1 0側の半田バンプ 5 8 8と対応するように載置し、 加熱炉を 通過させることで該半田パッド 5 8 8を溶融し、 多層プリント配線板 5 1 0と I Cチップ 5 9 0との電気接続を取る。 その後、 リフロー時に半田から流れ出 したフラックスを洗浄する。
しかしながら、 上述した多層プリント配線板においては、 I Cチップとの接 続が適正に取れないことがあった。 即ち、 第 2 3図 (C) に示すように凹状の バイァホール 5 7 0上に形成される半田バンプ 5 8 8の高さ h 3と、 平板状の 導体回路 5 7 2上に形成される半田バンプ 5 8 8の高さ h 4とを同一にするこ とが困難なため、 第 2 3図 (D ) に示すように、 多層プリント配線板 5 1 0側 の半田パッド 5 8 8のいずれかが I Cチップ 5 9 0側の半田パッド 5 9 2と適 切に接続できないことがあった。
また、 第 2 3図 (B ) を参照して上述したようにメタルマスクは、 径の異な る開口 5 9 8 a、 5 9 8 bを、 めっきレジスト 5 8 0の開口 5 8 1の各位置に 対応させて穿設する必要があるため、 調整が困難であった。 更に、 上述したよ うに半田バンプを形成するために半田をリフローした後、 及び、 該半田バンプ と I Cチップの半田パッドとの接続をリフローにより行った後に、 半田から出 たフラックスを洗浄する必要がある。 しかし、 バイァホール 5 7 0内へ半田を 充填させているため、 半田の量が増大し滲み出るフラックスの量が多くなり、 完全に洗浄することが難かった。 このため、 清浄後もフラックスが残留し、 配 線の短絡等の原因となることがあった。 また更に、 上記リフローの際に、 多層 プリント配線板 5 1 0に反りが発生し、 I Cチップ 1 9 0との間の実装信頼性 が低下することがあった。
本発明は、 上述した課題を解決するためになされたものであり、 その目的と するところは、 バイァホールとバイァホールとの間の接続信頼性に優れたフィ ルドビア構造を有する多層プリント配線板を提供することにある。
本発明の目的とするところは、 基板表面を平坦に形成し得ると共に層間樹脂 絶縁層のデラネ一シヨンの発生させない多層プリント配線板を提供することに ある。
本発明の目的とするところは、 半田バンプの接続信頼性に優れた多層プリン ト配線板を提供することにある。 発明の開示
上述した目的を達成するため本 明は、 層間樹脂絶縁層と導体回路とを交互 に積層してなる多層プリント配線板において、
下層の層間樹脂絶縁層には開口部が設けられ、 該開口部にはめつき層が充填 されて表面の平坦な下層バイァホールが形成され、 当該下層バイァホールの上 層側に上層バイァホールが形成されてなることを技術的特徴とする。
本発明においては、 下層バイァホールの上層側の層間樹脂絶縁層に上層バイ ァホールを形成するための開口を形成する際に、 下層バイァホールの表面が平 坦であるため、 樹脂の残ることがない。 このため、 下層バイァホールと上層バ ィァホールとの接続信頼性を確保できる。 更に、 下層バイァホールの表面が平 坦であるため、 上層バイァホールを重ねて形成しても、 多層プリント配線板の 表面の平滑性を損なうことがない。
本発明の好適な態様において、 下層バイァホールの表面は、 粗化処理されて いるため、 該表面に酸化皮膜が形成されたとしても、 下層バイァホールと上層 バイァホールとの接続信頼性を保つことができる。
本発明の好適な態様においては、 下層の層間樹脂絶縁層の開口部の側面が粗 化処理されているため、 該開口部内に形成されるバイァホールとの密着性を高 めることができる。
本発明の好適な態様においては、 上層バイァホール及び導体回路の表面が粗 化処理されているため、 該上層バイァホール及び導体回路の上に形成される半 田パッド或いは層間樹脂絶縁層との間の密着性を高めることができる。
本発明の好適な態様においては、 下層の層間樹脂絶縁層が、 熱可塑性樹脂と 熱硬化性樹脂の複合体又は主として熱可塑性樹脂からなり、 靱性が高いため、 該層間樹脂絶縁層の開口部にバイァホール用のめっきを充填しても、 層間樹脂 絶縁層にクラックが発生し難い。
本発明の好適な態様においては、 バイァホール径:層層間樹脂絶縁層の厚み の比が 1を越える。即ち、めっきによりバイァホールを形成する工程において、 バイァホールを形成する開口部は、 開口径に対して深みが深過ぎないので、 め つき液が該開口部内に十分に回り込み、 効率的にバイァホールをめつきにて形 成できる。 他方、 バイァホール径:層層間樹脂絶縁層の厚みの比は 4以下に設 定される。 即ち、 めっきによりバイァホールを形成する工程において、 バイァ ホールを形成する開口部の開口径が深みに対して広すぎないので、 めっき時間 を調整することで、 バイァホールの表面を平滑に形成することができる。
上述した目的を達成するため本発明は、 層間樹脂絶縁層と導体回路とを交互 に積層してなる多層プリント配線板において、
下層の層間樹脂絶縁層には開口部が設けられ、 該開口部にはめつき層が充填 されて下層バイァホールが形成され、 当該下層バイァホールの表面の粗化層を 介して上層バイァホールが形成されてなることを技術的特徴とする。 本発明においては、 下層のバイァホールと上層のバイァホールとが、 下層バ ィァホールの表面に形成された粗化層を介して接続されているため、 該下層バ ィァホールの表面に酸化皮膜が形成されたとしても、 下層バイァホールと上層 バイァホールとの接続信頼性を保つことができる。
本発明の好適な態様において、 下層バイァホールの中央部に窪みが形成され ているため、 該窪みに垂直に粗化層が設けられている。 このため、 下層バイァ ホールと上層バイァホールとを強固に接続し、 下層バイァホールと上層バイァ ホールとの接続信頼性を保つことができる。
本発明の好適な態様においては、 下層の層間樹脂絶縁層の開口部の側面が粗 化処理されているため、 該開口部内に形成されるバイァホールとの密着性を高 めることができる。
本発明の好適な態様においては、 上層バイァホール及び導体回路の表面が粗 化処理されているため、 該上層バイァホール及び導体回路の上に形成される半 田パッド或いは層間樹脂絶縁層との間の密着性を高めることができる。
本発明の好適な態様においては、 下層の層間樹脂絶縁層が、 熱可塑性樹脂と 熱硬化性樹脂の複合体又は主として熱可塑性樹脂からなり、 靱性が高いため、 該層間樹脂絶縁層の開口部にバイァホール用のめっきを充填しても、 層間樹脂 絶縁層にクラックが発生し難い。
本発明の好適な態様においては、 バイァホール径:層層間樹脂絶縁層の厚み の比が 1を越える。即ち、めっきによりバイァホールを形成する工程において、 バイァホールを形成する開口部は、 開口径に対して深みが深過ぎないので、 め つき液が該開口部内に十分に回り込み、 効率的にバイァホールをめつきにて形 成できる。
上述した目的を達成するため本発明は、 層間樹脂絶縁層と導体層とを交互に 積層してなる多層プリント配線板において、
前記導体層の内の少なくとも 1層が、 バイァホールに接続される導体パター ンとバイァホールを内部に有するプレーン層とを有し、
前記導体パターンに接続されるバイァホールは、 めつき層が充填されて表面 が平坦に形成され、 前記プレーン層内に備えられたバイァホールは、 めっき層 が充填され表面に窪みが形成されていることを技術的特徴とする。 本発明においては、 プレーン層内に備えられたバイァホールに窪みが形成さ れており、 該窪みがアンカーとなってプレーン層と上層の層間樹脂絶縁層との 密着性を高めるため、 該層間樹脂絶縁層に剥離が生じ難い。 また、 製造工程に おいてプレーン層の上層の層間樹脂絶縁層を形成する樹脂を塗布する際に、 プ レーン層のバイァホールの窪み内へ樹脂を逃がすこができ、 当該層間樹脂絶縁 層、 即ち、 多層プリント配線板の表面を平坦に形成することができる。 このた め、 I Cチップ等を載置する際の実装信頼性を高めることが可能となる。他方、 導体パターンに接続されるバイァホールの表面が平坦であるため、 該バイァホ ールの上層にバイァホールを重ねて形成しても、 多層プリント配線板の表面の 平滑性を損なうことがない。
本発明の好適な態様においては、 層間樹脂絶縁層の開口部の側面が粗化処理 されているため、 該開口部内に形成されるバイァホールとの密着性を高めるこ とができる。
本発明の好適な態様において、 バイァホールを内部に有するプレーン層の表 面は、 粗化処理されているため、 上層の層間樹脂絶縁層との密着性を高めるこ とができる。
本発明の好適な態様においては、 プレーン層内に備えられるバイァホールの 窪みの深さは、 5 m以上であるため十分なアンカー効果を発揮し、 プレーン 層と上層の層間樹脂絶縁層との密着性を高め、 該層間樹脂絶縁層に剥離を生じ させない。 また、 製造工程において、 プレーン層の上層の層間樹脂絶縁層を形 成する樹脂を塗布する際に、 該プレーン層のバイァホールの窪み内へ樹脂を逃 がすことにより、 当該層間樹脂絶縁層を平坦に形成することができる。 他方、 プレーン層内に備えられたバイァホールの窪みの深さは、 5 0 m以下にする ことで、 導体パターンに接続されるバイァホールの表面を平坦にすることが可 能となる。
本発明の好適な態様において、 プレーン層の面積は、 0 . 0 1〜1 0 d m2で あるため、 該プレーン層内に備えられたバイァホールの充填されためつき表面 に窪みを形成すると共に、 導体パターンに接続されるバイァホールの充填され ためつき表面を平坦に形成することが可能になる。
上述した目的を達成するため本発明は、 層間樹脂絶縁層と導体回路とを交互 に積層してなる多層プリント配線板において、
最外層の層間樹脂絶縁層上に配設された導体回路上に形成された半田バンプ と、
該最外層の層間樹脂絶縁層に穿設された開口部にめっき層が充填されて成る バイァホール上に形成された半田バンプと、
を備えることを技術的特徴とする。
本発明においては、 開口部にめっきを充填することで、 バイァホールの表面 の高さを、半田バンプの形成される導体回路の高さと等しくしてある。従って、 バイァホールと導体回路とに同量の半田ペーストを印刷することで、 当該バイ ァホールに形成される半田バンプと、 導体回路に形成される半田バンプとの高 さを等しくすることができる。 このため、 半田バンプの接続信頼性を高めるこ とができる。
本発明の好適な態様において、 バイァホールの中央部に窪みが形成されてい るため、 バイァホールと半田バンプとを強固に接続し、 半田バンプの接続信頼 性を高めることができる。
本発明の好適な態様においては、 最外層の層間樹脂絶縁層の開口部の側面が 粗化処理されているため、 該開口部内に形成されるバイァホールとの密着性を 高めることができる。
本発明の好適な態様においては、 バイァホール及び導体回路の表面が粗化処 理されているため、 該バイァホール及び導体回路の上に形成さた半田バンプと の間の密着性を高めることができる。
本発明の好適な態様においては、めっきを充填してなるバイァホール表面に、 貴金属を介して半田バンプが形成されているため、 銅等からなるバイァホール 表面と半田バンプとの間に、 酸化被膜が形成されず、 バイァホールと半田バン プとの密着性を高めることができる。
図面の簡単な説明
第 1図は、 本発明の第 1実施形態に係る多層プリント配線板を示す断面図で ある。 第 2図〜第 6図は、 本発明の第 1実施形態に係る多層プリント配線板の製造 工程を示す図である。
第 7図は、 本発明の第 2実施形態に係る多層プリント配線板を示す断面図で ある。
第 8図〜第 1 0図は、 本発明の第 2実施形態に係る多層プリント配線板の製 造工程を示す図である。
第 1 1図は、 本発明の第 3実施形態に係る多層プリント配線板を示す断面図 である。
第 1 2図は、 第 1 1図の B— B横断面を示す断面図である。
第 1 3図〜第 1 6図は、 本発明の第 3実施形態に係る多層プリント配線板の 製造工程を示す図である。
第 1 7図は、 本発明の第 4実施形態に係る多層プリント配線板を示す断面図 である。
第 1 8図は、 本発明の第 4実施形態に係る多層プリント配線板の製造工程を 示す図である。
第 1 9図は、 本発明の第 4実施形態の改変例に係る多層プリント配線板を示 す断面図である。
第 2 0図 (A) は、 従来技術に係る多層プリント配線板の断面図であり、 第 2 0図 (B ) 、 第 2 0図 (C ) 、 第 2 0図 (D) 、 第 2 0図 (E) は、 従来技 術に係る多層プリン卜配線板の製造工程を示す図である。
第 2 1図 (F ) 、 第 2 1図 (G) 、 第 2 1図 (H) 、 第 2 1図 (I ) 、 第 2 1図(J ) は、従来技術に係る多層プリント配線板の製造工程を示す図である。 第 2 2図 (A) 、 第 2 2図 (B ) 、 第 2 2図 (C) 、 第 2 2図 (D) は、 従 来技術に係る多層プリント配線板の製造工程を示す図である。 第 2 2図 (E) は、 第 2 2図 (D) の E— E断面を示す図である。
第 2 3図 (A) 、 第 2 3図 (B ) 、 第 2 3図 (C) 、 第 2 3図 (D) は、 従 来技術に係る多層プリント配線板の製造工程を示す図である。 発明を実施するための最良の形態
本発明の第 1実施形態に係る多層プリント配線板の構成について、 多層プリ ント配線板の断面を示す第 1図を参照して説明する。 図中に示す多層プリント 配線板 1 0は、 上面に図示しない I Cチップのバンプ側に接続するための半田 バンプ 8 8 Uが設けられ、 下面側に図示しないマザ一ボードのバンプに接続す るための半田バンプ 8 8 Dが配設され、 該 I Cチップ—マザ一ボード間の信号 等の受け渡しの役割を果たすパッケージ基板として構成されている。
多層プリント配線板 1 0のコア基板 3 0の上面側上層及び下面側上層 (ここ で、 上層とは基板 3 0を中心として上面については上側を、 基板の下面につい ては下側を意味する) には、 グランド層となる内層銅パターン 3 4、 3 4が形 成されている。 また、 内層銅パターン 3 4の上層には、 下層層間樹脂絶縁層 4 0を介在させて信号線を形成する導体回路 5 2、 又、 該層間樹脂絶縁層 4 0を 貫通して下層バイァホール 5 0が形成されている。 下層バイァホール 5 0及び 導体回路 5 2の上層には、 上層層間樹脂絶縁層 6 0を介して最外層の導体回路 7 2、 及び該上層層間樹脂絶縁層 6 0を貫通する上層バイァホール 7 0が形成 されている。
上面側の該導体回路 7 2、 上層バイァホール 7 0には半田バンプ 8 8 Uを支 持する半田パッド 8 6 Uが形成されている。 ここで、 I Cチップ側の半田パッ ド 8 6 Uは、 直径 1 3 3 mに形成されている。 他方、 下面側の該導体回路 7 2、 上層バイァホール (図示せず) には半田バンプ 8 8 Dを支持する半田パッ ド 8 6 Dが形成されている。 ここで、 マザ一ポード側の半田パッド 8 6 Dは、 直径 6 0 0 mに形成されている。
該多層プリント配線板 1 0においては、 下層バイァホール 5 0の表面が平坦 であるため、 下層バイァホール 5 0と上層バイァホールと 7 0の接続信頼性を 確保でき、 多層プリント配線板の表面の平滑性を損なうことがない。 即ち、 第 2 1図 (I ) を参照して上述した従来技術に係るフィルドビア構造の多層プリ ント配線板においては、下層バイァホール 1 5 0に窪み 1 5 0 aが出きるため、 該窪み 1 5 0 aに絶縁体である樹脂 1 6 0 aが残り、 下層バイァホール 1 5 0 と上層バイァホール 1 7 0との接続信頼性を低下させていた。 これに対して、 第 1図中に示すように本実施形態の多層プリント配線板 1 0においては、 下層 バイァホール 5 0の表面が平坦であるため、 下層バイァホール 5 0と上層バイ ァホールと 7 0との間に樹脂が介在せず接続信頼性を確保できる。 また、 第 2 1図 (I ) に示す従来技術に係る多層プリント配線板においては、 上層バイァ ホール 1 7 0に窪み 1 7 0 aができるので、 基板の平滑性を損なわしめていた が、 本実施形態の多層プリン卜配線板 1 0では、 基板表面を平滑に形成するこ とができるため、 該多層プリント配線板 (パッケージ基板) に載置される I C チップの実装信頼性を高めることが可能となる。
銅からなるバイァホール 5 0と、 該バイァホール 5 0の形成された樹脂から なる層間樹脂絶縁層 4 0との間には、 両者の熱膨張率の違いから熱収縮の際に 大きな応力が加わる。 ここで、 第 2 0図 (A) を参照して上述した従来技術に 係る内側に樹脂 2 6 0 aを充填する構成のバイァホール 2 5 0においては、 発 生した応力を銅めつき 2 4 8内部の樹脂 2 6 0 a側へ逃がすことができた。 こ れに対して、 本実施形態の多層プリント配線板 1 0においては、 層間樹脂絶縁 層 4 0、 6 0の開口部 4 2、 6 2にバイァホール用の電解銅めつき 4 8、 6 8 を充填してあるため、 内側へ応力を逃がすことができない。 このため、 該多層 プリント配線板 1 0においては、 下層層間樹脂絶縁層 4 0及び上層層間樹脂絶 縁層 6 0に、靱性の高い熱可塑性樹脂と熱硬化性樹脂の複合体を用いることで、 該応力によるクラックの発生を防止している。 ここでは、 熱可塑性樹脂と熱硬 化性樹脂の複合体を用いている力 この代わりに靱性の高いフッ素樹脂等の熱 可塑性樹脂を主に用いて層間樹脂絶縁層 4 0、 6 0を形成することも可能であ る。
また、 第 1図に示すように下層バイァホール 5 0の表面、 即ち、 下層バイァ ホール 5 0と上層バイァホール 7 0との界面は、 粗化処理された粗化層 5 8が 形成されているため、 両者は強固に接合している。 このため、 該下層バイァホ ール 5 0の表面に酸化皮膜が形成され、 層間樹脂絶縁層 6 0の熱収縮により該 下層バイァホール 5 0と上層バイァホール 7 0とを引き離す方向に応力が加わ つたとしても、 下層バイァホール 5 0と上層バイァホール 7 0との接続信頼性 を保つことができる。 そして、 下層層間樹脂絶縁層 4 0及び上層層間樹脂絶縁 層 6 0の開口部 4 2、 6 2の側面 4 2 a、 6 2 aは、 図中に示すように粗化処 理されているため、 該開口部 4 2、 6 2内に形成されるバイァホール 5 0、 7 0との密着性を高めることができる。 更に、 上層バイァホール 7 0及び導体回 路 7 2、 5 2の表面は粗化処理され、 粗化層 7 8、 5 8が形成されているため、 該上層バイァホール 70、 導体回路 72上に形成される半田パッド 86Uとの 密着性、 及び、 導体回路 52上に形成される層間樹脂絶縁層 60との間の密着 性を高めることができる。
引き続き、 第 1図に示すパッケージ基板の製造工程について第 2図〜第 6図 を参照して説明する。
(1) 厚さ lmmの BT (ビスマレイミドトリアジン) 樹脂またはガラスェポ キシ樹脂からなるコア基板 30の両面に 18 mの銅箔 32がラミネートされ ている銅張積層板 3 OAを出発材料とする (第 2図の工程 (A) 参照) 。 まず、 この銅張積層板 3 OAをパターン状にエッチングすることにより、 基板 30の 両面に内層銅パターン(導体回路) 34を形成する (第 2図の工程(B)参照)。 さらに、内層銅パターン 34を形成した基板 30を、水洗いして乾燥した後、 硫酸銅 8 gZ l、 硫酸ニッケル 0. し クェン酸 15 gZし 次亜リン 酸ナトリウム 29 gZし ホウ酸 31 gZし 界面活性剤 0. からな る pH= 9の無電解めつき液に浸漬し、 該内層銅パターン 34の表面に厚さ 3 mの銅一ニッケル一リンからなる粗化層 38を形成する(第 2図の工程(C) 参照) 。 その基板 30を水洗いし、 0. lmo 1 Z 1ホウふつ化スズ— 1. 0 mo 1 / 1チォ尿素液からなる無電解スズ置換めつき浴に 50°Cで 1時間浸漬 し、 粗化層表面に 0. 3 mのスズ層 (図示せず) を設ける。
なお、 基板 30の表面に樹脂を塗布して、 基板の平滑化を図ることも可能で ある。 この場合には、 内層銅パターン 34を形成した基板 30 (工程 (B) ) を水洗いし、 乾燥した後、 酸化浴 (黒化浴) として、 aOH (lOg/1) , NaCIO 2 (40gZ 1 ) , a3 P04 (6 g/ 1 ) 、 還元浴として、 NaOH (10g/ 1 ) , aBH4 (6 g/ 1 ) を用いた酸化一還元処理により、 内層銅パターン 34表面に粗化 層を設ける。
下記の樹脂充填剤調製用の原料組成物を混合混練して樹脂充填剤を得る。 〔樹脂組成物①〕
ビスフエノール F型エポキシモノマー (油化シェル製、 分子量 310、 YL983U) 100重量部、 表面にシランカップリング剤がコ一ティングされた平均粒径 1.6 mの Si〇2 球状粒子 (アドマテック製、 CRS 1101— CE、 ここで、 最大粒子の 大きさは後述する内層銅パターンの厚み (15 m) 以下とする) 170重量部、 レべリング剤 (サンノプコ製、 ペレノール S 4) 1.5 重量部を攪拌混合するこ とにより、その混合物の粘度を 23土 1°Cで 45, 000〜49, OOOcpsに調整して得る。
〔硬化剤組成物②〕
イミダゾール硬化剤 (四国化成製、 2E4MZ- CN) 6.5 重量部。
得られた樹脂充填剤を、 調製後 24時間以内に基板 30の両面にロールコ一夕 を用いて塗布することにより、 導体回路 (内層銅パターン) 34と導体回路 3 4との間に充填し、 70°C, 20分間で加熱乾燥させる。
前記の処理を終えた基板 30の片面を、 #600 のベルト研磨紙 (三共理化学 製) を用いたベルトサンダー研磨により、 内層銅パターン 34の表面に樹脂充 填剤 40が残らないように研磨し、 次いで、 前記ベルトサンダー研磨による傷 を取り除くためのバフ研磨を行つう。 次いで、 100 °Cで 1時間、 120 °Cで 3時 間、 150°Cで 1時間、 180°Cで 7時間の加熱処理を行って樹脂充填剤を硬化す る。
導体回路を形成した基板にアルカリ脱脂してソフトエッチングして、 次い で、塩化パラジウムと有機酸からなる触媒溶液で処理して、 P d触媒を付与し、 この触媒を活性化した後、 硫酸銅 3. 2 X 10—2mo l/l、 硫酸ニッケル 3. 9 X 1 0 "3m o 1 / 錯化剤 5. 4 X 1 0 "2m o 1 / 次亜りん酸ナトリ ゥム 3. 3 X 1 O-'mo 1 / ホウ酸 5. 0 X 1 O—'mo 1 / 1、 界面活性 剤 (日信化学工業製、 サーフィール 465) 0. 1 g/ PH=9からなる 無電解めつき液に浸積し、 浸漬 1分後に、 4秒当たり 1回に割合で縦、 および、 横振動させて、 導体回路の表面に Cu— N i一 Pからなる針状合金の被覆層と 粗化層を設ける。
さらに、 ホウフっ化スズ 0. lmo 1ノ 1、 チォ尿素 1. Omo l /し 温 度 35°C、 PH= 1. 2の条件で Cu— S n置換反応させ、 粗化層の表面に厚 さ 0. 3 zmSn層を設る。 これにより、 基板表面を平滑化することも可能で ある。
引き続き、 製造工程の説明を続ける。
(2) ここで、 下記 Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘 度 1.5 Pa - sに調整して層間樹脂絶縁剤 (下層用) を得る。
次いで、 下記 Aの無電解めつき用接着剤調製用の原料組成物を攪拌混合し、 粘度 7Pa ' sに調整して無電解めつき用接着剤溶液 (上層用) を得る。
A. 無電解めつき用接着剤調製用の原料組成物 (上層用接着剤)
〔樹脂組成物①〕
クレゾールノポラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマー (東亜合成製、 ァロニックス M315 ) 3.15重量部、 消泡剤 (サンノブ コ製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得る。
〔樹脂組成物②〕
ポリエーテルスルフォン (PES) 12重量部、 エポキシ樹脂粒子 (三洋化成 製、 ポリマ一ポール) の平均粒径 l. O^mのものを 7.2重量部、 平均粒径 0.5 のものを 3.09重量部、 を混合した後、 さらに NMP30重量部を添加し、 ビ —ズミルで攪拌混合して得る。
〔硬化剤組成物③〕
イミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 (チパガ ィギー製、ィルガキュア I一 907 ) 2重量部、光増感剤(日本化薬製、 DETX-S) 0.2 重量部、 NMP 1.5重量部を攪拌混合して得た。
B. 層間樹脂絶縁剤調製用の原料組成物 (下層用接着剤)
〔樹脂組成物①〕
クレゾ一ルノポラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマー (東亜合成製、 ァロニックス M315 ) 4重量部、 消泡剤 (サンノプコ 製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得る。
〔樹脂組成物②〕
ポリエーテルスルフォン (PES) 12重量部、 エポキシ樹脂粒子 (三洋化成 製、 ポリマーポール) の平均粒径 0.5/xmのものを 14.49重量部、 を混合した 後、 さらに NMP30重量部を添加し、 ビーズミルで攪拌混合して得る。
〔硬化剤組成物③〕
イミダゾール硬化剤 (四国化成製、 2E4MZ- CN) 2重量部、 光開始剤 (チパガ ィギー製、ィルガキュア I一 907 ) 2重量部、光増感剤(日本化薬製、 DETX-S) 0.2 重量部、 NMP1.5 重量部を攪拌混合して得る。 (3) 前記の基板の両面に、 前記 (2) で得られた粘度 1.5Pa * sの層間樹脂 絶縁剤 (下層用) を調製後 24時間以内にロールコ一夕で塗布し、 水平状態で 20 分間放置してから、 60°Cで 30分の乾燥(プリべーク)を行い、次いで、前記(2) で得られた粘度 7Pa * sの感光性の接着剤溶液 (上層用) を調製後 24時間以内 に塗布し、 水平状態で 20分間放置してから、 60°Cで 30分の乾燥 (プリべ一ク) を行い、 厚さ 35 mの層間樹脂絶縁層 40を形成する (第 2図の工程 (D) 参 照) 。
下層層間樹脂絶縁層 40を形成した基板 3 0の両面に、 所定径の黒円が印刷 されたフォトマスクフィルムを密着させ、 超高圧水銀灯により 5 0 Om J /c m2 で露光する。 これを DMDG溶液でスプレー現像し、 さらに、 当該基板を 超高圧水銀灯により 3 0 0 Om J Z cm2 で露光し、 1 0 0 で1時間、 その 後 1 5 0°Cで 5時間の加熱処理 (ポストべ一ク) をすることにより、 フォトマ スクフィルムに相当する寸法精度に優れた 6 Ο ^ΙΉΦの開口 (バイァホール形 成用開口部 42 :底部 6 1 rn, 上部 6 7 Aim) を有する厚さ 2 0 mの層間 樹脂絶縁層 40を形成する (第 3図の工程 (E) 参照) 。 なお、 バイァホール となる開口 42には、 スズめっき層 (図示せず) を部分的に露出させた。
(4) 開口部 42が形成された基板 3 0を、 クロム酸に 2分間浸潰し、 層間樹 脂絶縁層 40の表面のエポキシ樹脂粒子を溶解除去することにより、 該層間樹 脂絶縁層 40の表面に深さ 4 m粗化面を形成する。 この粗化面は、 開口部 4 2内部の側面 42 aに対しても同様に形成される (第 3図の工程 (F)参照) 。 その後、 中和溶液 (シプレイ社製) に浸漬してから水洗いする。
さらに、 粗面化処理した該基板の表面に、 パラジウム触媒 (アトテック製) を付与することにより、 層間樹脂絶縁層 40の表面およびバイァホール用開口 部 42の内壁面に触媒核を付ける。
(5)以下の組成の無電解銅めつき浴中に基板を浸潰して、粗面全体に厚さ 0. 6 Atmの無電解銅めつき膜 44を形成する (第 3図の工程 (G) 参照) 。
〔無電解めつき液〕
EDTA 1 5 0 g/ 1
硫酸銅 2 0 gZ l
HCHO 3 Om 1 / 1 N aOH 40 gZ l
ひ、 ' —ビビリジル 80 mg/ 1
PEG 0. 1 g/ 1
(6) 上記 (5) で形成した無電解銅めつき膜 44上に市販の感光性ドライフ イルムを張り付け、 マスクを載置して、 1 00m J Zcm2 で露光、 0. 8% 炭酸ナトリウムで現像処理し、 厚さ 20 mで、 LZS-25Z25 mのめ つきレジスト 46を設ける (第 3図の工程 (H) 参照) 。
(7) ついで、 レジスト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 20 mの電解銅めつき膜 48を析出し、 該めっき膜により開口部 42内を充 填する (第 4図の工程 (I) 参照) 。
液条件:硫酸銅 · 5水和物 60 g Z 1
硫酸 1 90 gノ 1
塩素イオン 40 p pm
レべリング剤 (アトテック製 HL) 40m 1 / 1
光沢剤 (アトテック製 UV) 0. 5m 1 / 1
操作条件:パブリング 3. 00 1 Z分 電流密度 0. 5AZdm2 設定電流値 0. 18A めっき時間 1 30分
(8) めっきレジスト 46を 5%KOHで剥離除去した後、 そのめつきレジス ト 46下の無電解めつき膜 44を硫酸と過酸化水素の混合液でエッチング処理 して溶解除去し、 無電解めつき膜 44と電解銅めつき膜 48からなる厚さ約 2 0 mの導体回路 52及びバイァホール 50を形成する (第 4図の工程 (J) 参照) 。 第 1実施形態の製造方法では、 定法による電解銅めつきと比較して、 めっき面を平滑化するためのレペリング剤の分量を増やし、 めっき面に光沢を 与える光沢剤の分量を減らし、 設定電流値を減らし、 めっき時間を長くし、 即 ち、 小電流で長時間かけて電解めつきを行うことで、 バイァホール 50の表面 を平滑にする。
また、 本実施形態では、 バイァホール径 (開口部 42の開口径: 67 m) と層層間樹脂絶縁層 40の厚み (20 im) との比が、 3. 35に設定してあ る。 ここで、 バイァホール径と層層間樹脂絶縁層の厚みとの比が 1以下では、 上記めつき工程において、 開口部 42の開口径に対して深みが深過ぎて、 めつ き液が該開口部 4 2内に十分に回り込めず、 効率的にめっきを行い得ない。 他 方、 バイァホ一ル径:層層間樹脂絶縁層の厚みの比が 4を越えると、 バイァホ ールを形成する開口部の開口径が深みに対して広すぎるため、 めっき時間を非 常に長くしない限り、 中央に窪みができバイァホールの表面を平滑に形成する ことができない。 このため、 バイァホール径:層層間樹脂絶縁層の厚みの比は、 1を越え 4以下であることが望ましい。
また、 導電回路 5 2の厚みは 2 0 m以下が好適で、 4 0 m以下であるこ とが望ましい。 これは、 導電回路の厚みは、 上述しためっきレジスト 4 6の厚 みにより決まるが、 該光学的に形成されるめつきレジストの厚みが 4 0 zz mを 越えるようにすると、 解像度が低下して所望の形状が構成し難いからである。
( 9 ) 引き続き、 基板 3 0の導体回路 5 2及びバイァホール 5 0に対して、 上 記 (2 ) と同様にして粗化層 5 8を形成する (第 4図の工程 (K) 参照) 。
( 1 0 ) 上記 (2 ) 〜 (8 ) の工程を繰り返すことにより、 さらに上層の導体 回路を形成する。 即ち、 基板 3 0の両面に、 無電解めつき用接着剤を塗布し、 水平状態で放置してから乾燥を行い、 その後、 フォトマスクフィルムを密着さ せ、 露光 '現像し、 バイァホール形成用開口 6 2を有する厚さ 2 0 /x mの層間 樹脂絶縁層 6 0を形成する (第 4図の工程 (L ) 参照) 。 次に、 該層間樹脂絶 縁層 6 0の表面を粗面とした後、 該粗面化処理した該基板 3 0の表面に、 無電 解銅めつき膜 6 4を形成する (第 5図の工程 (M) 参照) 。 引き続き、 無電解 銅めつき膜 6 4上にめっきレジスト 6 6を設けた後、 レジスト非形成部分に電 解銅めつき膜 6 8を形成する (第 5図の工程 (N) ) 。 そして、 めっきレジス ト 6 6を剥離除去した後、 そのめつきレジスト 6 6下の無電解めつき膜 6 4を 溶解除去し上層バイァホール 7 0及び導体回路 7 2を形成する (第 5図の工程 (O) 参照) 。 さらに、 該上層バイァホール 7 0及び導体回路 7 2の表面に粗 化層 7 8を形成し、 パッケージ基板を完成する (第 6図の工程 (P ) 参照) 。
( 1 1 ) 引き続き、 上述したパッケージ基板にはんだバンプを形成する。先ず、 はんだバンプ用のソルダーレジスト組成物の調整について説明する。ここでは、
D MD Gに溶解させた 60重量%のクレゾ一ルノボラック型エポキシ樹脂 (日本 化薬製) のエポキシ基 50%をアクリル化した感光性付与のオリゴマー (分子量 4000) を 46. 67 g、 メチルェチルケトンに溶解させた 80重量%のビスフエノー ル A型エポキシ樹脂 (油化シェル製、 ェピコート 1001) 15.0g、 イミダゾール 硬化剤 (四国化成製、 2E4MZ-CN) 1.6 g、 感光性モノマーである多価アクリル モノマー (日本化薬製、 R604 ) 3 g、 同じく多価アクリルモノマー (共栄社 化学製、 DPE6A ) 1.5g、 分散系消泡剤 (サンノプコ社製、 S— 65) 0.71gを 混合し、 さらにこの混合物に対して光開始剤としてのベンゾフエノン (関東化 学製) を 2 g、 光増感剤としてのミヒラーケトン (関東化学製) を 0.2g加え て、 粘度を 25°Cで 2. OPa ' sに調整したソルダ一レジスト組成物を得る。
(1 2) 前記 (1 0) で得られた基板 30両面に、 上記ソルダーレジスト組成 物を 45 の厚さで塗布した。 次いで、 70°Cで 20分間、 70°Cで 30分間の乾燥 処理を行った後、 円パターン (マスクパターン) が描画された厚さ 5mmのフォ トマスクフィルム (図示せず) を密着させて載置し、 1000mJ/cm2 の紫外線で 露光し、 DMTG現像処理した。 そしてさらに、 80°Cで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間の条件で加熱処理し、 はんだパッド部分 (バ ィァホールとそのランド部分を含む) に開口 (開口径 200 ΙΏ) 8 1を有する ソルダ一レジスト層 (厚み 20 im) 80を形成した (第 6図の工程(Q)参照) 。 パッド部(開口) 8 1の開口径は上面側 1 33 m、 下面側 600 imである。
(1 3) 次に、 塩化ニッケル 2.31X10— 'mo 1 Z 1、 次亜リン酸ナトリウム 2.8 XlO-'mo 1 / クェン酸ナトリウム 1. δδΧΙίΤ'πιο 1 Zし からなる ρΗ =4. 5の無電解ニッケルめっき液に該基板 30を 20分間浸漬して、 開口部 8 1に厚さ 5 mのニッケルめっき層 82を形成した。 さらに、 その基板を、 シアン化金カリウム 4.1 X10— 2mo lノ 1、 塩化アンモニゥム 1.87 X 10- lm o \ / \ , クェン酸ナトリウム 1.16X10-'mo 1 / 次亜リン酸ナトリウム 1.7 XlO-'mo 1 Z 1からなる無電解金めつき液に 80°Cの条件で 7分 20秒間浸漬 して、 ニッケルめっき層 8 1上に厚さ 0.03 mの金めつき層 84を形成するこ とで、 上面に直径 1 33 の半田パッド 86Uを、 下面に直径 600 mの 半田パッド 86Dを形成する (第 6図の工程 (R) 参照) 。
( 14) 厚さ 40 nm, 直径 160 の開口をもつメタルマスク (図示せず) を載置し、 ソルダーレジスト層 80の開口部 81内の上面側半田パッド 86U に、 平均粒子径 20 imの半田ペーストを印刷し、 同様に下面側の半田パッド 86 Dに半田ペーストを印刷した後、 200°Cで加熱リフローし、 上面側半田 パッド 8 6 Uに直径 1 3 3 x mの半田バンプ 8 8 Uを、 下面側半田パッド 8 6 Dに直径 6 0 0 mの半田バンプ 8 8 Dを設け、 半田バンプの形成を完了する (第 1図参照) 。
以上説明したように第 1実施形態の多層プリント基板において、 バイァホー ルにバイァホールを直接接続し、 接続を配線を介さず行うため高密度化を達成 することができる。 この下層バイァホールと上層バイァホールとの接続する際 に、 下層バイァホールの表面が平坦であり、 該表面に樹脂が残らないため、 上 下層のバイァホールの接続信頼性を確保できる。 更に、 下層バイァホールの表 面が平坦であるため、 上層バイァホールを重ねて形成しても、 多層プリント配 線板の表面の平滑性を損なうことがない。
弓 Iき続き、本発明の第 2実施形態に係る多層プリント配線板の構成について、 多層プリント配線板の断面を示す第 7図を参照して説明する。 図中に示す多層 プリント配線板 2 0 0は、 パッケージ基板として構成されている。
多層プリント配線板 2 0 0のコア基板 3 0の上面側上層及び下面側上層には、 グランド層となる内層銅パターン 3 4、 3 4が形成されている。 また、 内層銅 パターン 3 4の上層には、 下層層間樹脂絶縁層 4 0を介在させて信号線を形成 する導体回路 5 2、 又、 該層間樹脂絶縁層 4 0を貫通して下層バイァホール 5 0が形成されている。 下層バイァホール 5 0及び導体回路 5 2の上層には、 上 層層間樹脂絶縁層 6 0を介して最外層の導体回路 7 2、 及び該上層層間樹脂絶 縁層 6 0を貫通する上層バイァホール 7 0が形成されている。
上面側の該導体回路 7 2、 上層バイァホール 7 0には半田バンプ 8 8 Uを支 持する半田パッド 8 6 Uが形成されている。 ここで、 I Cチップ側の半田パッ ド 8 6 Uは、 直径 1 3 3 mに形成されている。 他方、 下面側の該導体回路 7 2、 上層バイァホール (図示せず) には半田バンプ 8 8 Dを支持する半田パッ ド 8 6 Dが形成されている。 ここで、 マザ一ボード側の半田パッド 8 6 Dは、 直径 6 0 0 mに形成されている。
第 2実施形態の多層プリント配線板においては、 下層バイァホール 5 0の表 面、 即ち、 下層バイァホール 5 0と上層バイァホール 7 0との界面は、 粗化処 理された粗化層 5 8が形成されているので、 両者は強固に接合している。 この ため、 該下層バイァホール 5 0の表面に酸化皮膜が形成され、 層間樹脂絶縁層 6 0の熱収縮により該下層バイァホール 5 0と上層バイァホール 7 0とを引き 離す方向に応力が加わったとしても、 下層バイァホール 5 0と上層バイァホー ル 7 0との接続信頼性を保つことができる。 更に、 下層バイァホール 5 0の中 央部に窪み 5 0 aが形成され、 該窪み 5 0 aの曲面に対して垂直に粗化層 5 8 が設けられている。 このため、 下層バイァホール 5 0と上層バイァホール 7 0 との間に加わる両者を剥離させる図中上下方向の応力に対して、 両者を強固に 接続し、 下層バイァホール 5 0と上層バイァホール 7 0との接続を維持するこ とができる。 そして、 下層層間樹脂絶縁層 4 0及び上層層間樹脂絶縁層 6 0の 開口部 4 2、 6 2の側面 4 2 a、 6 2 aは、 図中に示すように粗化処理されて いるため、 該開口部 4 2、 6 2内に形成されるバイァホール 5 0、 7 0との密 着性を高めることができる。 ここで、 窪み 5 0 aの深さは、 上層層間樹脂絶縁 層 6 0に穿設された開口部 6 2には至らず、 導体回路 7 2の厚さ範囲である。 従って、 0 . 5〜 3 0 mの範囲である。
銅からなるバイァホール 5 0と、 該バイァホール 5 0の形成された樹脂から なる層間樹脂絶縁層 4 0との間には、 両者の熱膨張率の違いから熱収縮の際に 大きな応力が加わる。 ここで、 図 2 0 (A) を参照して上述した従来技術に係 る内側に樹脂 2 6 0 aを充填する構成のバイァホール 2 5 0においては、 発生 した応力を銅めつき 2 4 8内部の樹脂 2 6 0 a側へ逃がすことができた。 これ に対して、 本実施形態の多層プリント配線板 2 0 0においては、 層間樹脂絶縁 層 4 0、 6 0の開口部 4 2、 6 2にバイァホール用の電解銅めつき 4 8、 6 8 を充填してあるため、 内側へ応力を逃がすことができない。 このため、 該多層 プリント配線板 2 0 0においては、 下層層間樹脂絶縁層 4 0及び上層層間樹脂 絶縁層 6 0に、 靱性の高い熱可塑性樹脂と熱硬化性樹脂の複合体を用いること で、 該応力によるクラックの発生を防止している。 ここでは、 熱可塑性樹脂と 熱硬化性樹脂の複合体を用いているが、 この代わりに靱性の高いフッ素樹脂等 の熱可塑性樹脂を主に用いて層間樹脂絶縁層 4 0、 6 0を形成することも可能 である。
更に、上層バイァホール 7 0及び導体回路 7 2、 5 2の表面は粗化処理され、 粗化層 7 8、 5 8が形成されているため、 該上層バイァホール 7 0、 導体回路 7 2上に形成される半田パッド 8 6 Uとの密着性、 及び、 導体回路 5 2上に形 成される層間樹脂絶縁層 60との間の密着性を高めることができる。
引き続き、 第 7図に示す多層プリント配線板の製造工程について第 8図〜第 10を参照して説明する。 なお、 この第 2実施形態の多層プリント配線板の製 造工程の内の (1) 〜 (6) は、 第 2図、 第 3図を参照して上述した第 1実施 形態と同様であるため説明及び図示を省略する。
(7)上記第 3図の工程(H) にてレジスト 46を形成した基板 30に対して、 レジスト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 20 xmの電解 銅めつき膜 58を析出し、 該めっき膜により開口部 42内を充填する (第 8図 の工程 (I) 参照) 。
液条件:硫酸銅 · 5水和物 60 gZ l
硫酸 190 g / 1
塩素イオン 40 p pm
レべリング剤 (アトテック製 HL) 40m l / l
光沢剤 (アトテック製 UV) 0. 5m 1 / 1
操作条件:バブリング 3. 00 1 Z分 電流密度 0. 5AZdm2 設定電流値 0. 18A めっき時間 100分 本実施形態の製造方法では、 バイァホール 50を形成する部位の電解銅めつ き 48の中央部に窪み 50 aができるように電解めつきを行う。
(8) めっきレジスト 46を 5 %KOHで剥離除去した後、 そのめつきレジス ト 46下の無電解めつき膜 44を硫酸と過酸化水素の混合液でエッチング処理 して溶解除去し、 無電解めつき膜 44と電解銅めつき膜 48からなる厚さ約 1 5 mの導体回路 52及びバイァホール 50を形成する (第 8図の工程 (J) 参照) 。
本実施形態では、 バイァホール径 (開口部 42の開口径: 67 m) と層層 間樹脂絶縁層 40の厚み (20 zm) との比が、 3. 35に設定してある。 こ こで、 バイァホール径と層層間樹脂絶縁層の厚みとの比が 1以下では、 上記め つき工程において、 開口部 42の開口径に対して深みが深過ぎて、 めっき液が 該開口部 42内に十分に回り込めず、 効率的にめっきを行い得ない。 他方、 ノ' ィァホール径:層層間樹脂絶縁層の厚みの比が 4を越えると、 バイァホールを 形成する開口部の開口径が深みに対して広すぎる。このため、バイァホール径: 層層間樹脂絶縁層の厚みの比は、 1を越え 4以下であることが望ましい。
また、 導電回路 5 2の厚みは 2 0 ja m以下が好適で、 4 0 ^ 111以下であるこ とが望ましい。 これは、 導電回路の厚みは、 上述しためっきレジスト 4 6の厚 みにより決まるが、 該光学的に形成されるめつきレジストの厚みが 4 0 mを 越えるようにすると、 解像度が低下して所望の形状が構成し難いからである。
( 9 ) 引き続き、 基板 3 0の導体回路 5 2及びバイァホール 5 0に対して、 上 記 (2 ) と同様にして粗化層 5 8を形成する (第 8図の工程 (K) 参照) 。 こ の粗化層 5 8は、 バイァホール 5 0の中央の窪み 5 0 aの曲面に対しては、 該 曲面に垂直に形成される。
( 1 0 ) 上記 (2 ) 〜 (8 ) の工程を繰り返すことにより、 さらに上層の導体 回路を形成する。 即ち、 基板 3 0の両面に、 無電解めつき用接着剤を塗布し、 水平状態で放置してから乾燥を行い、 その後、 フォトマスクフィルムを密着さ せ、 露光 '現像し、 バイァホール形成用開口 6 2を有する厚さ 2 0 z mの層間 樹脂絶縁層 6 0を形成する (第 8図の工程 (L ) 参照) 。 次に、 該層間樹脂絶 縁層 6 0の表面を粗面とした後、 該粗面化処理した該基板 3 0の表面に、 無電 解銅めつき膜 6 4を形成する (第 9図の工程 (M) 参照) 。 引き続き、 無電解 銅めつき膜 6 4上にめっきレジスト 6 6を設けた後、 レジスト非形成部分に電 解銅めつき膜 6 8を形成する (第 9図の工程 (N) 参照) 。 そして、 めっきレ ジスト 6 6を剥離除去した後、 そのめつきレジスト 6 6下の無電解めつき膜 6 4を溶解除去し上層バイァホール 7 0及び導体回路 7 2を形成する (第 9図の 工程 (〇) 参照) 。 さらに、 該上層バイァホール 7 0及び導体回路 7 2の表面 に粗化層 7 8を形成し、パッケージ基板を完成する(第 1 0の工程(P )参照)。 ( 1 1 ) 引き続き、 上述したパッケージ基板に第 1実施形態と同様にしてはん だバンプを形成する (第 1 0図の工程 (Q) 、 工程 (R) 参照) 。
ここで、 本発明者が第 7図に示す構造の多層プリント配線板について、 加熱 試験及びヒートサイクル試験を行った結果について説明する。 1 2 8 ° Cで 4 8時間加熱した後、 下層バイァホール 5 0と上層バイァホール 7 0との間の剥 離の有無について断面を光学顕微鏡で観察した結果、剥離が生じていなかった。 同様に、 — 5 5〜 1 2 5 ° Cで 1 0 0 0回のヒートサイクルを繰り返した後、 光学顕微鏡で観察した結果、 下層バイァホール 5 0と上層バイァホール 7 0と の間で剥離が生じていなかった。 上記の試験結果から本実施形態の多層プリン ト配線板では、 粗化層 5 8を介在させることで、 下層バイァホール 5 0と上層 バイァホール 7 0とを強固に接合できることが判明した。
以上説明したように第 2実施形態の多層プリント基板において、 バイァホ一 ルにバイァホールを直接接続し、 接続を配線を介さず行うため高密度化を達成 することができる。 この下層バイァホールと上層バイァホールとの接続する際 に、下層バイァホールの表面に形成した粗化層を介在させて接続しているため、 上下層のバイァホールの接続信頼性を確保できる。
引き続き、本発明の第 3実施形態に係る多層プリント配線板の構成について、 第 1 1図及び第 1 2図を参照して説明する。 第 1 1図は、 第 3実施形態の多層 プリント配線板 3 0 0の断面を示している。 図中に示す多層プリント配線板 3 0 0は、 パッケージ基板として構成されている。
多層プリント配線板 3 0 0のコア基板 3 0の上面側上層には、 グランド層と なる内層銅パターン 3 4が形成されている。 内層銅パターン 3 4の上層の層間 樹脂絶縁層 4 0の平面図、 即ち、 第 1 1図の B— B横断面を第 1 2図に示す。 ここで、 第 1 2図の A— A線に沿った縦断面が第 1 1図に相当する。 該層間樹 脂絶縁層 4 0の上層の導体層として、 第 1 2図に示すように信号線を形成する 導体パターン 5 2、 導体パターン 5 2に接続されるバイァホール 5 0 B、 プレ —ン層 5 3、 及び、 該プレーン層 5 3内に設けられたバイァホール 5 O Aとが 形成されている。 第 1 1図に示すようにバイァホール 5 0 A、 5 0 Bは、 層間 樹脂絶縁層 4 0を貫通して下層の内層銅パターン 3 4に接続されている。 ここ で、 導体パターン 5 2に接続されるバイァホール 5 0 Bの表面 (上端面) は、 平坦に形成され、 一方、 プレーン層 5 3内に形成されたバイァホール 5 O Aの 表面には窪み 5 0 aが形成されている。 該導体パターン 5 2及びプレーン層 5 3の上層には、 上層層間樹脂絶縁層 6 0を介して最外層の導体パターン 7 2、 及び該上層層間樹脂絶縁層 6 0を貫通する上層バイァホール 7 0が形成されて いる。 ここで、 上層バイァホール 7 0は、 下層のバイァホ一ル 5 0 Bの直上に 形成されている。 上面側の該導体パターン 7 2、 上層バイァホール 7 0には半 田バンプ 8 8 Uを支持する半田パッド 8 6 Uが形成されている。 ここで、 I C チップ側の半田パッド 8 6 Uは、 直径 1 3 3 mに形成されている。 多層プリント配線板 3 0 0のコア基板 3 0の下面側上層 (ここで、 上層とは 基板 3 0を中心として上面については上側を、 基板の下面については下側を意 味する) には、 グランド層となる内層銅パターン 3 4が形成されている。 該内 層銅パターン 3 4の上層に形成された層間樹脂絶縁層 4 0の上層には、 信号線 を形成する導体パターン 5 2、 導体パターン 5 2に接続されるバイァホール 5 0 Bが形成されている。 該導体パターン 5 2の上層には、 上層層間樹脂絶縁層 6 0を介して最外層の導体パターン 7 2、 及び、 上層バイァホール(図示せず) が形成されている。 下面側の該導体パターン 7 2、 上層バイァホール (図示せ ず) には半田バンプ 8 8 Dを支持する半田パッド 8 6 Dが形成されている。 こ こで、 マザ一ボード側の半田パッド 8 6 Dは、 直径 6 0 0 mに形成されてい る。
該多層プリント配線板 3 0 0においては、 下層バイァホール 5 0の表面が平 坦であるため、 上層のバイァホール 7 0が接続されても、 多層プリント配線板 の表面の平滑性を損なうことがない。 即ち、 第 2 1図 (I ) を参照して上述し た従来技術に係るフィルドビア構造の多層プリント配線板においては、 下層バ ィァホール 1 5 0に窪み 1 5 0 aが、 また、 上層のバイァホール 1 7 0に窪み 1 7 0 aが出きるため、 基板の平滑性を損なわしめていたが、 本実施形態の多 層プリント配線板 3 0 0では、 基板表面を平滑に形成することができるため、 該多層プリント配線板 (パッケージ基板) に載置される I Cチップの実装信頼 性を高めることが可能となる。
また、 後述する製造工程においてプレーン層 5 3の上層に層間樹脂絶縁層 6 0を形成する樹脂を塗布する際に、 プレーン層 5 3のバイァホール 5 O Aの窪 み 5 0 a内へ樹脂を逃がすこができる。 このため、 第 2 2図 (P ) を参照して 上述した従来技術の多層プリント配線板と異なり、 本実施形態では、 導体バタ ーン 5 2の上側も、 プレーン層 5 3の上側も層間樹脂絶縁層 6 0の厚みを均一 にできるため、多層プリント配線板の表面を平坦に形成することが可能となる。 更に、 プレーン層 5 3に配設されるバイァホール 5 O Aに窪み 5 0 aが形成 されており、 該窪み 5 0 aがアンカーとなってプレーン層 5 3と上層の層間樹 脂絶縁層 6 0との密着性を高めるため、 該層間樹脂絶縁層 6 0に剥離 (デラネ ーシヨン) が生じ難い。 特に、 該バイァホールを内部に有するプレーン層 5 3 の表面は、 粗化処理され粗化層 5 8が形成され、 上層の層間樹脂絶縁層 6 0と の密着性が高められている。
そして、下層層間樹脂絶縁層 4 0及び上層層間樹脂絶縁層 6 0の開口部 4 2、 6 2の側面 4 2 a、 6 2 aは、 図中に示すように粗化処理されているため、 該 開口部 4 2、 6 2内に形成されるバイァホール 5 0、 7 0との密着性を高める ことができる。
本実施形態の多層プリント配線板においては、 プレーン層 5 3内に備えられ るバイァホール 5 O Aの窪み 5 0 aの深さは、 5 m以上であることが望まし レ^ これは、 5 i m以上の深さがあれば、 十分なアンカ一効果を発揮し、 プレ ーン層と上層の層間樹脂絶縁層との密着性を高め、 該層間樹脂絶縁層 6 0に剥 離を生じさせないからである。 また、 後述する製造工程において、 プレーン 5 3層の上層の層間樹脂絶縁層 6 0を形成する樹脂を塗布する際に、 該プレーン 層 5 3のバイァホール 5 O Aの窪み 5 0 a内へ十分な量の樹脂を逃がし、 当該 層間樹脂絶縁層を平坦に形成することができる。他方、該窪み 5 0 aの深さは、 5 0 m以下にすることが望ましい。 これは、 5 0 z m以下であれば、 導体パ ターン 5 2に接続される側のバイァホール 5 0 Bの表面を平坦にすることが可 能となるからである。
引き続き、 第 1 1図に示すパッケージ基板 (多層プリント配線板) 3 0 0の 製造工程について第 1 3図〜第 1 6図を参照して説明する。 ここで、 図示の便 宜上、第 1 3図〜第 1 6図は、第 1 1図の鎖線 Cで囲む部位のみを表す。なお、 この第 3実施形態の多層プリント配線板の製造工程の内の (1 ) 〜 (6 ) は、 第 2図、 第 3図を参照して上述した第 1実施形態と同様であるため説明及び図 示を省略する。
( 7 )上記第 3図の工程(H) にてレジスト 4 6を形成した基板 3 0に対して、 レジスト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 1 5 mの電解 銅めつき膜 4 8を析出し、 該めっき膜により開口部 4 2内を充填する (第 1 3 図の工程 (I ) 参照) 。
液条件:硫酸銅 · 5水和物 6 0 g Z 1
硫酸 1 9 0 gノ 1
塩素イオン 4 0 p p m レべリング剤 (アトテック製 HL) 4 Om 1 / 1 光沢剤 (アトテック製 UV) 0. 5ml/ 1
操作条件:バブリング 3. 00 1 /分 電流密度 0. 5 A/dm2
設定電流値 0. 18 A めっき時間 100分 (8) めっきレジスト 46を 5 %KOHで剥離除去した後、 そのめつきレジス ト 46下の無電解めつき膜 44を硫酸と過酸化水素の混合液でエッチング処理 して溶解除去し、 無電解めつき膜 44と電解銅めつき膜 48からなる厚さ約 1 5 / mの導体パターン 52 (第 1 1図参照) 、 プレーン層 53及びバイァホ一 ル 50A、 5 OBを形成する (第 13図の工程 (J) 参照) 。 本実施形態の製 造方法では、 定法による電解銅めつきと比較して、 めっき面を平滑化するため のレペリング剤の分量を増やし、 めっき面に光沢を与える光沢剤の分量を減ら し、 設定電流値を減らし、 めっき時間を長くし、 即ち、 小電流で長時間かけて 電解めつきを行うことで、 導体パターン 52に接続されるバイァホール 50 B (第 12図参照) の表面を平滑にすると共に、 プレーン層 53内に形成される バイァホール 5 OAの表面中央部に窪み 50 aを形成する。 なお、 第 3実施形 態においては、 プレーン層 53の面積は、 0. 01〜10 dm2 であることが 望ましい。 これは、 該プレーン層内に備えられたバイァホールの充填されため つき表面に窪みを形成すると共に、 導体パターンに接続されるバイァホールの 充填されためつき表面を平坦に形成することが可能になるからである。
また、 本実施形態では、 バイァホール径 (開口部 42の開口径: 67 μιη) と層層間樹脂絶縁層 40の厚み (20 /m) との比が、 3. 35に設定してあ る。 ここで、 バイァホール径と層層間樹脂絶縁層の厚みとの比が 1以下では、 上記めつき工程において、 開口部 42の開口径に対して深みが深過ぎて、 めつ き液が該開口部 42内に十分に回り込めず、 効率的にめっきを行い得ない。 他 方、 バイァホール径:層層間樹脂絶縁層の厚みの比が 4を越えると、 バイァホ —ルを形成する開口部の開口径が深みに対して広すぎるため、 中央に窪みがで きバイァホールの表面を平滑に形成することができない。 このため、 バイァホ ール径:層層間樹脂絶縁層の厚みの比は、 1を越え 4以下であることが望まし い。
また、導電パターン 52及びプレーン層 53の厚みは 20 im以下が好適で、 6 0 m以下であることが望ましい。 これは、 導電パターン及びプレーン層の 厚みは、 上述しためっきレジスト 4 6の厚みにより決まるが、 該光学的に形成 されるめっきレジストの厚みが 6 0 mを越えるようにすると、 解像度が低下 して所望の形状が構成し難いからである。
( 9 ) 引き続き、 基板 3 0の導体パターン 5 2、 プレーン層 5 3及びバイァホ ール 5 0に対して、 上記 (2 ) と同様にして粗化層 5 8を形成する (第 1 3図 の工程 (K) 参照) 。
( 1 0 ) 上記 (2 ) 〜 (8 ) の工程を繰り返すことにより、 さらに上層の導体 パターンを形成する。 即ち、 基板 3 0の両面に、 無電解めつき用接着剤 6 0を 塗布し、 水平状態で放置してから乾燥を行う (第 1 4図の工程 (L 1 ) 参照) 。 この際、 上述したようにプレーン層 5 3の上層に樹脂を塗布する際に、 プレー ン層 5 3のバイァホール 5 O Aの窪み 5 0 a内へ樹脂を逃がすことができる。 このため、 周囲に樹脂を逃がし得る導体パターン 5 2の上側も、 周囲に逃がし 得ないプレーン層 5 3の上側も樹脂 6 0の厚みを均一にできる。
その後、 フォトマスクフィルムを密着させ、 露光'現像し、 バイァホール形 成用開口 6 2を有する厚さ 2 0 mの層間樹脂絶縁層 6 0を形成する (第 1 4 図の工程 (L 2 ) 参照) 。 次に、 該層間樹脂絶縁層 6 0の表面に深さ 4 /x mの 粗化層を形成する (第 1 4図の工程 (L 3 ) 参照) 。 この粗化面は、 開口部 6 2内部の側面 6 2 aに対しても同様に形成される。 該粗面化処理した該基板 3 0の表面に、 無電解銅めつき膜 6 4を形成する (第 1 5図の工程 (M) 参照) 。 引き続き、 無電解銅めつき膜 6 4上にめっきレジスト 6 6を設けた後、 レジス ト非形成部分に電解銅めつき膜 6 8を形成する (第 1 5図の工程(N)参照) 。 そして、 めっきレジスト 6 6を剥離除去した後、 そのめつきレジスト 6 6下の 無電解めつき膜 6 4を溶解除去し上層バイァホール 7 0及び導体パターン 7 2 を形成する (第 1 5図の工程 (O) 参照) 。 さらに、 該上層バイァホール 7 0 及び導体パターン 7 2の表面に粗化層 7 8を形成し、 パッケージ基板を完成す る (第 1 6図の工程 (P ) 参照) 。
( 1 1 ) 引き続き、 第 1実施形態と同様に上述したパッケージ基板の上面側に 直径 1 3 3 mの半田バンプ 8 8 Uを、下面側に半田バンプ 8 8 Dを設ける(第 1 6図の工程 (Q) 、 工程 (R) 、 第 1 1図参照) 。 ここで、 第 3実施形態の多層プリント配線板に対して、 P C T試験及びヒー トサイクル試験を行った結果について述べる。 多層プリント配線板を 2気圧、 1 2 1 ° C、 湿度 1 0 0 %の環境下で 2 0 0時間放置する P C T試験を行った 結果、 層間樹脂絶縁層のデラミネーシヨンが観察されなかった。 また、 一 5 5 ~ 1 2 5 ° Cのヒートサイクルを 2 0 0回繰り返しても、 層間樹脂絶縁層のデ ラミネーシヨンが発生しなかった。 即ち、 本実施形態の多層プリント配線板に おいては、 上述したようにプレーン層 5 3に配設されるバイァホール 5 O Aに 窪み 5 0 aが形成され、 また、 プレーン層 5 3の表面は、 粗化処理され粗化層 5 8が形成され、 プレーン層 5 3と層間樹脂絶縁層 6 0との密着性が高められ ている。 このため、 層間樹脂絶縁層 6 0に剥離(デラネーシヨン) が生じ難い。 以上説明したように第 3実施形態のパッケージ基板において、 プレーン層内 に備えられたバイァホールに窪みが形成されており、 該窪みがァンカ一となつ てプレーン層と上層の層間樹脂絶縁層との密着性を高めるため、 該層間樹脂絶 縁層に剥離が生じ難い。 また、 製造工程においてプレーン層の上層の層間樹脂 絶縁層を形成する樹脂を塗布する際に、 プレーン層のバイァホールの窪み内へ 樹脂を逃がすこができ、 当該層間樹脂絶縁層、 即ち、 多層プリント配線板の表 面を平坦に形成することができる。 このため、 I Cチップ等を載置する際の実 装信頼性を高めることが可能となる。 他方、 導体パターンに接続されるバイァ ホールの表面が平坦であるため、 該バイァホールの上層にバイァホールを重ね て形成しても、 多層プリント配線板の表面の平滑性を損なうことがない。
引き続き、 本発明の第 4実施形態に係る多層プリント配線板の構成について 第 1 8図 (U) 及び第 1 7図を参照して説明する。 第 1 7図は、 多層プリント 配線板の断面を示し、 第 1 8図 (U) は、 該多層プリント配線板 4 0 0に I C チップ 9 0を取り付け、 マザ一ボード 9 5側に載置した状態を示している。 第 1 8図 (U) 中に示す多層プリント配線板 4 0 0は、 上面に I Cチップ 9 0の バンプ 9 2側に接続するための半田バンプ 8 8 Uが設けられ、 下面側にマザ一 ボード 9 5のバンプ 9 6に接続するための半田バンプ 8 8 Dが配設され、 該 I Cチップ 9 0—マザ一ポード 9 5間の信号等の受け渡しの役割を果たすパッケ ージ基板として構成されている。
第 1 7図に示すように多層プリント配線板 4 0 0のコア基板 3 0の上面側上 層及び下面側上層 (ここで、 上層とは基板 3 0を中心として上面については上 側を、 基板の下面については下側を意味する) には、 グランド層となる内層銅 パターン 3 4、 3 4が形成されている。 また、 内層銅パターン 3 4の上層には、 下層層間樹脂絶縁層 4 0を介在させて信号線を形成する導体回路 5 2、 又、 該 層間樹脂絶縁層 4 0を貫通して下層バイァホール 5 0が形成されている。 下層 バイァホール 5 0及び導体回路 5 2の上層には、 最外層層間樹脂絶縁層 6 0を 介して最外層の導体回路 7 2、 及び該最外層層間樹脂絶縁層 6 0に形成された 開口部 6 2に銅めつきを充填してなる上層バイァホール 7 0が形成されている。 上面側の該導体回路 7 2、 上層バイァホール 7 0には、 半田バンプ 8 8 Uを 支持する半田パッド 8 6 Uが形成されている。 ここで、 I Cチップ側の半田パ ッド 8 6 Uは、 直径 1 3 3 に形成されている。 他方、 下面側の該導体回路 7 2、 上層バイァホール (図示せず) には半田バンプ 8 8 Dを支持する半田パ ッド 8 6 Dが形成されている。 ここで、マザ一ボード側の半田パッド 8 6 Dは、 直径 6 0 0 j mに形成されている。 該半田バンプ 8 8 U、 8 8 Dは、 ソルダー レジスト 8 0の開口 (パット部) 8 1に形成されている。
第 4実施形態の多層プリント配線板においては、 最外層の層間樹脂絶縁層 6 0の開口部 6 2にめつきが充填されバイァホール 7 0が形成されている。 この ためバイァホール 7 0が、 第 2 3図 (A) を参照して上述した従来技術に係る 多層プリント配線板の凹状バイァホール 1 7 0と異なり、 表面の高さが、 半田 バンプの形成される導体回路 7 2の高さと等しくなつている。 このため、 後述 するようにバイァホール 7 0と導体回路 7 2とに同量の半田ペーストを印刷す ることで、 当該バイァホール 7 0に形成される半田バンプ 8 8 Uと、 導体回路 7 2に形成される半田バンプ 8 8 Uとの高さを等しくすることができる。 この ため、 第 1 8図 (U) に示すように、 I Cチップ 9 0を載置する際に、 該 I C チップの半田パッド 9 2と、 多層プリント配線板 4 0 0の半田バンプ 8 8 Uと の接続信頼性を高めることができる。
更に、 バイァホール 7 0の中央部に窪み 7 0 aが形成されているため、 バイ ァホール 7 0と半田バンプ 8 8 Uとの接続信頼性を高めることができる。特に、 該窪み 7 0 aの曲面に対して垂直に粗化層 7 8が設けられているため、 I Cチ ップ 9 0の温度上昇に伴う、 バイァホール 7 0と半田バンプ 8 8との間に加わ る応力に対して両者を強固に接続し、 バイァホール 7 0と半田バンプ 8 8 Uと の接続信頼性を高めることができる。 そして、 最外層層間樹脂絶縁層 6 0の開 口部 6 2の側面 6 2 aは、 図中に示すように粗化処理されているため、 該開口 部 6 2内に形成されるバイァホール 7 0との密着性を高めることができる。 銅からなるバイァホール 7 0と、 該バイァホール 7 0の形成された樹脂から なる最外層層間樹脂絶縁層 6 0との間には、 両者の熱膨張率の違いから熱収縮 の際に大きな応力が加わる。 このため、 該多層プリント配線板 4 0 0において は、 最外層層間樹脂絶縁層 6 0に、 靱性の高い熱可塑性樹脂と熱硬化性樹脂の 複合体を用いることで、 該応力によるクラックの発生を防止している。 ここで は、 熱可塑性樹脂と熱硬化性樹脂の複合体を用いているが、 この代わりに靱性 の高いフッ素樹脂等の熱可塑性樹脂を主に用いて最外層層間樹脂絶縁層 6 0を 形成することも可能である。
更に、 導体回路 7 2の表面は粗化処理され、 粗化層 7 8が形成されているた め、 導体回路 7 2上に形成される半田バンプ 8 8 Uとの間の密着性を高めるこ とができる。 また、 銅めつきを充填してなるバイァホール 7 0及び銅めつきが ら成る導体回路 7 2の表面に、 ニッケルめっき層 8 2及び金めつき層 (貴金属 層) 8 4を形成し、 該金めっき層 8 4を介して半田バンプ 8 8 Uが形成されて いるため、 銅等からなるバイァホール 7 0、 導体回路 7 2表面と半田バンプ 8 8 Uとの間に、 酸化被膜が形成されず、 バイァホール及び導体回路と半田バン プとの密着性を高めることができる。 更に、 ソルダーレジスト 8 0は、 バイァ ホール 7 0及び導体回路 7 2を、 半田パッド 8 6 U形成部を除き覆っているた め、 該ソルダーレジスト 8 0がバイァホール 7 0及び導体回路 7 2を保護し、 基板全体の強度を高めている。 なお、 上述した説明では、 多層プリント配線板 4 0 0の上面側の半田バンプ 8 8 Uについて説明したが、 下側の半田バンプ 8 8 Dについても、 同様に形成されている。
引き続き、 第 1 7図に示す多層プリント配線板の製造工程について第 1 8図 を参照して説明する。 なお、 この第 4実施形態の多層プリント配線板の製造ェ 程の内の (1 ) 〜 (6 ) は、 第 2図、 第 3図を参照して上述した第 1実施形態 と同様であり、 (7 ) 〜 (1 0 ) は、 第 8図〜第 1 0図を参照して上述した第 2実施形態と同様であるため説明及び図示を省略する。 なお、 第 4実施形態の製造方法では、 第 2実施形態と同様に、 第 1 0図のェ 程 (Q) に示すようにバイァホール 7 0を形成する部位の電解銅めつき 6 8の 中央部に窪み 7 0 aができるように電解めつきを行う。 さらに、 該上層バイァ ホール 7 0及び導体回路 7 2の表面に粗化層 7 8を形成し、 パッケージ基板を 完成する。 ここで、 粗化層 7 8は、 上述したようにバイァホール 7 0の中央の 窪み 7 0 aの曲面に対しては、 該曲面に垂直に形成される。
第 4実施形態では、 バイァホール径 (開口部 6 2の開口径: 6 7 ^ m) と最 外層の層層間樹脂絶縁層 6 0の厚み (2 0 i m) との比が、 3 . 3 5に設定し てある。 ここで、 バイァホール径と層層間樹脂絶縁層の厚みとの比が 1以下で は、 上記めつき工程において、 開口部 6 2の開口径に対して深みが深過ぎて、 めっき液が該開口部 6 2内に十分に回り込めず、効率的にめっきを行い得ない。 他方、 バイァホール径:層層間樹脂絶縁層の厚みの比が 4を越えると、 バイァ ホールを形成する開口部の開口径が深みに対して広すぎる。 このため、 バイァ ホール径:層層間樹脂絶縁層の厚みの比は、 1を越え 4以下であることが望ま しい。
また、 導電回路 7 2の厚みは 2 0 m以下が好適で、 4 0 / m以下であるこ とが望ましい。 これは、 導電回路の厚みは、 上述しためっきレジスト 6 6の厚 みにより決まるが、 該光学的に形成されるめつきレジス卜の厚みが 4 0 i mを 越えるようにすると、 解像度が低下して所望の形状が構成し難いからである。
( 1 1 ) 第 2実施形態の第 1 0図の工程 (R) に示すように、 基板 3 0の上面 に直径 1 3 3 mの半田パッド 8 6 Uを、 下面に直径 6 0 0 mの半田パッド 8 6 Dを形成した後、 第 1 8図の工程 (S ) に示すように半田バンプを形成す る。 ここでは、 厚さ 4 0 z m、 直径 1 6 0 mの開口 9 8 aを持つメタルマス ク 9 8を載置し、 ソルダ一レジスト層 8 0の開口部 8 1内の上面側半田パッド 8 6 Uに、 平均粒子径 2 0 mの半田ペーストを印刷し、 同様に下面側の半田 パッド 8 6 Dに半田ペーストを印刷する。 この半田ペーストの印刷工程におい て、 バイァホール 7 0上も、 導体回路 7 2上と同量の半田べ一ストを印刷すれ ばよいため、 メタルマスク 9 8の開口 9 8 aの径を全て等しく形成できる。 こ のため、 第 2 3図 (B ) を参照して上述した従来技術に係る多層プリント配線 板の形成用の複数種の径の開口 1 9 8 a、 1 9 8 bを備えるメタルマスク 1 9 8と比較して、 本実施形態のメタルマスク 9 8は容易に形成できる。
半田ペーストの印刷に続き、 基板 3 0を 2 0 0 °Cで加熱リフローし、 上面側 半田パッド 8 6 Uに直径 1 3 3 i mの半田バンプ 8 8 Uを、 下面側半田パッド 8 6 Dに直径 6 0 0 i mの半田バンプ 8 8 Dを設け、 半田バンプの形成を完了 する (第 1 8図の工程 (T) 参照) 。 その後、 多層プリント配線板 4 0 0の表 面を、 界面活性材溶液にて洗浄し、 上記リフローの際に半田ペーストから染み 出たフラックスを洗い流す。
フラックス洗浄の際に、 第 2 3図 (C) を参照して上述した従来技術の多層 プリント配線板 1 1 0においては、 バイァホール 1 7 0内へ多くの半田ペース トを揷入するため、 バイァホール 1 7 0に形成された半田バンプから出るフラ ックス量が多く、 完全にフラックスを洗浄することは難しかった。 これに対し て、 本実施形態の多層プリント配線板 4 0 0では、 バイァホール 7 0上にも、 導体回路 7 2上と同様に少量の半田ペーストしか印刷していないため、 フラッ クスを完全に洗い流すことができる。
更に、 2 0 0 ° Cのリフローの際に、 従来技術の多層プリント配線板 5 1 0 は、 大きく反って、 I Cチップの実装精度が低下した。 これに対して、 本実施 形態の多層プリント配線板 4 0 0は、 リフローの際の反りが小さくなつた。 こ の理由として、 従来技術の多層プリント配線板 5 1 0は、 バイァホール 5 7 0 が中空になっているため、 該バイァホール自体が変形するのに対して、 本実施 形態では、 バイァホール 7 0が銅めつき 6 8を充填して成るため、 バイァホ一 ル 7 0自体が熱により変形することがないためであると推測される。
最後に、 該多層プリント配線板 4 0 0に I Cチップ 9 0を、 I Cチップ 9 0 の半田パッド 9 2が多層プリント配線板側の半田バンプ 8 8 Uに対応するよう に載置し、 加熱炉でリフローすることにより、 多層プリント配線板 4 0 0への I Cチップ 9 0の取り付けを行う (第 1 8図 (U) 参照) 。 その後、 多層プリ ント配線板 4 0 0と I Cチップ 9 0との間に、 界面活性材溶液を注入し、 上記 リフローの際に半田ペース卜から染み出たフラックスを洗い流す。
フラックス洗浄の際に、 多層プリント配線板 4 0 0と I Cチップとの間の狭 い空間に界面活性剤溶液を注入しなければならないため、 第 2 3図 (D) を参 照して上述した従来技術の多層プリント配線板 5 1 0においては、 バイァホー ル 1 7 0に形成された半田バンプのフラックスを完全に洗浄することは難しか つた。 これに対して、 本実施形態の多層プリント配線板 4 0 0では、 バイァホ ール 7 0上にも、 導体回路 7 2上と同様に少量の半田ペーストしか印刷してい ないため、 フラックスを完全に洗い流すことができる。
このリフローの工程の後、 該多層プリント配線板 4 0 0と I Cチップとの間 の空間に樹脂を注入して、 当該空間を樹脂封止してから、 I Cチップ 9 0全体 を樹脂で覆い、 樹脂モールドする (図示せず) 。 その後、 I Cチップ 9 0を載 置した多層プリント配線板をマザ一ボード 9 5に取り付ける (第 1 8図 (U) 参照) 。
第 1 9図は、 本発明の第 4実施形態の改変例に係る多層プリント配線板 4 0 1を示している。 第 1 7図を参照して上述した第 4実施形態の多層プリント配 線板においては、 半田バンプの形成される上層バイァホール 7 0のみならず、 下層層間樹脂絶縁層 4 0に形成される下層バイァホール 4 0についても銅めつ きが充填されていた。 これに対して、改変例の多層プリント配線板においては、 下層バイァホール 5 0は、 第 2 3図を参照して上述した従来技術と同様に、 内 部に樹脂が充填されている。また、第 4実施形態の上層バイァホール 7 0には、 中央に窪み 7 0 aが形成されていたのに対して、 改変例の上層バイァホール 7 0の表面は平滑に形成されている。 更に、 第 4実施形態では、 上層バイァホー ル 7 0及び導体回路 7 2の上面に貴金属層として金めつき層 8 4が設けられて いたのに対して、 改変例では、 白金めつき層 8 4が形成されている。 この改変 例でも、 第 4実施形態と同様に、 半田バンプ 8 8 U、 8 8 Dの接続信頼性を高 めることができる。
以上説明したように第 4実施形態の多層プリント配線板において、 開口部に めっきを充填することで、 バイァホールの表面の高さを、 半田バンプの形成さ れる導体回路の高さと等しくしてある。 このため、 バイァホールと導体回路と に同量の半田ペーストを印刷することで、 当該バイァホールに形成される半田 バンプと、 導体回路に形成される半田バンプとの高さを等しくすることができ るので、 半田バンプの接続信頼性を高めることが可能となる。
なお、 上述した第 1〜第 4実施形態では、 セミアディティブ法により形成す るパッケージ基板を例示したが、 本発明の構成は、 フルアディティブ法により 形成するパッケージ基板にも適用し得る。 また、 上述した実施形態では、 多層 プリント配線板としてパッケージ基板を例に挙げたが、 本発明の構成をパッケ —ジ基板以外の多層プリント配線板に好適に適用し得ることは言うまでもない。 また、 本実施形態では、 めっきを用いて充填したが、 めっきの代わりに、 導 電性ペーストを充填することもできる。 導電性ペーストとしては、 タッタ電線 製 D Dペースト (A E 1 6 0 0 1 ) を使用できる。

Claims

請求の範囲
1 . 層間樹脂絶縁層と導体回路とを交互に積層してなる多層プリント配線板 において、
下層の層間樹脂絶縁層には開口部が設けられ、 該開口部には金属が充填され て表面の平坦な下層バイァホールが形成され、 当該下層バイァホールの上層側 に上層バイァホールが形成されてなることを特徴とする多層プリント配線板。
2 . 前記下層バイァホールの前記表面は、 粗化処理されていることを特徴と する請求の範囲 1に記載の多層プリント配線板。
3 . 前記下層の層間樹脂絶縁層の開口部の側面が粗化処理されていることを 特徴とする請求の範囲 1又は 2の多層プリント配線板。
4 . 前記上層バイァホール及び前記導体回路の表面が粗化処理されているこ とを特徴とする請求の範囲 1〜 3のいずれか 1つに記載の多層プリント配線板。
5 . 前記下層の層間樹脂絶縁層は、 熱可塑性樹脂と熱硬化性樹脂の複合体又 は主として熱可塑性樹脂からなることを特徴とする請求の範囲 1〜 4のいずれ かに記載の多層プリント配線板。
6 . 記下層バイァホールは、 バイァホール径:層層間樹脂絶縁層の厚みの比 が 1を越え、 4以下に形成されていることを特徴とする請求の範囲 1〜 5のい ずれかに記載の多層プリント配線板。
7 . 層間樹脂絶縁層と導体回路とを交互に積層してなる多層プリント配線板 において、
下層の層間樹脂絶縁層には開口部が設けられ、 該開口部には金属が充填され て下層バイァホールが形成され、 当該下層バイァホールの表面の粗化層を介し て上層バイァホールが形成されてなることを特徴とする多層プリント配線板。
8 . 前記下層バイァホールの中央部には、 窪みが形成されていることを特徴 とする請求の範囲 7に記載の多層プリント配線板。
9 . 前記下層の層間樹脂絶縁層の開口部の側面が粗化処理されていることを 特徴とする請求の範囲 7又は 8の多層プリント配線板。
1 0 . 前記上層バイァホール及び前記導体回路の表面が粗化処理されている ことを特徴とする請求の範囲 7〜 9のいずれか 1つに記載の多層プリント配線 板。
1 1 . 前記下層の層間樹脂絶縁層は、 熱可塑性樹脂と熱硬化性樹脂の複合体 又は主として熱可塑性樹脂からなることを特徴とする請求の範囲 7〜 9のいず れかに記載の多層プリント配線板。
1 2 . 前記下層バイァホールは、 バイァホール径:層層間樹脂絶縁層の厚み の比が 1を越えることを特徴とする請求の範囲 7又は 8に記載の多層プリント 配線板。
1 3 . 層間樹脂絶縁層と導体層とを交互に積層してなる多層プリント配線板 において、
前記導体層の内の少なくとも 1層が、 バイァホールに接続される導体パター ンとバイァホールを内部に有するプレーン層とを有し、
前記導体パターンに接続されるバイァホールは、 金属が充填されて表面が平 坦に形成され、 前記プレーン層内に備えられたバイァホールは、 金属が充填さ れ表面に窪みが形成されていることを特徴とする多層プリント配線板。
1 4 . 前記導体パターンに接続されるバイァホール、 及び、 前記プレーン層 内に備えられたバイァホールの形成される層間樹脂絶縁層の開口部の側面は、 粗化処理されていることを特徴とする請求の範囲 1 3の多層プリント配線板。
1 5 . 前記バイァホールを内部に有するプレーン層の表面は、 粗化処理され ていることを特徴とする請求の範囲 1 3又は 1 4に記載の多層プリント配線板。 1 6 · 前記プレーン層内に備えられたバイァホールの窪みの深さは、 5 m 〜5 0 mであることを特徴とする請求の範囲 1 3ないし請求の範囲 1 5のい ずれか 1つに記載の多層プリント配線板。
1 7 . 前記プレーン層の面積は、 0 . 0 1 d m2 〜: L 0 d m2 であることを 特徵とする請求の範囲 1 3ないし請求の範囲 1 6のいずれか 1つに記載の多層 プリント配線板。
1 8 . 層間樹脂絶縁層と導体回路とを交互に積層してなる多層プリント配線 板において、
最外層の層間樹脂絶縁層上に配設された導体回路上に形成された半田バンプ と、
該最外層の層間樹脂絶縁層に穿設された開口部に金属が充填されて成るバイ ァホール上に形成された半田バンプと、 を備えることを特徵とする多層プリント配線板。
1 9 . 前記バイァホールの中央部には、 窪みが形成されていることを特徴と する請求の範囲 1 8に記載の多層プリント配線板。
2 0 . 前記最外層の層間樹脂絶縁層の開口部の側面が粗化処理されているこ とを特徴とする請求の範囲 1 8又は 1 9の多層プリント配線板。
2 1 . 前記バイァホール及び前記最外層上の導体回路の表面が粗化処理され ていることを特徴とする請求の範囲 1 8〜2 0のいずれか 1つに記載の多層プ リント配線板。
2 2 . 前記バイァホールの表面には、 少なくとも表面に貴金属層を有する金 属層が形成され、 この貴金属の上に半田バンプが形成されていることを特徴と する請求の範囲 1 8〜 1 9のいずれかに記載の多層プリント配線板。
2 3 . 層間樹脂絶縁層と導体回路とを交互に積層してなる多層プリント配線 板において、
層間樹脂絶縁層に穿設された開口部に金属が充填されて成るバイァホール上 に半田バンプが形成されてなることを特徴とする多層プリント配線板。
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