JPH07245484A - Ｉｃチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法 - Google Patents
Ｉｃチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法Info
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- JPH07245484A JPH07245484A JP6060291A JP6029194A JPH07245484A JP H07245484 A JPH07245484 A JP H07245484A JP 6060291 A JP6060291 A JP 6060291A JP 6029194 A JP6029194 A JP 6029194A JP H07245484 A JPH07245484 A JP H07245484A
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Abstract
(57)【要約】
【目的】 複数の回路パターンを相互に接続する際に層
間絶縁層に形成されるフォトビヤホールを利用してＩＣ
チップを搭載可能とすることにより、回路パターンの高
密度化を行なうことができるＩＣチップを搭載した多層
プリント配線板及びその多層プリント配線板の製造方法
を提供する。 【構成】 フォトビアホールＰ内に、ベース基材２上に
形成された第１回路パターン３と接続された第２回路パ
ターン５を形成するとともに、フォトビアホールＰ内で
第２回路パターン５上に半田ペーストＳＰを塗布形成し
た後固化してなる第１半田層８とＩＣチップ１０の半田
バンプ１１とを、第２半田層９の半田溶融処理を介して
相互に接続することによりＩＣチップ１０を多層プリン
ト配線板１上に搭載するように構成する。
間絶縁層に形成されるフォトビヤホールを利用してＩＣ
チップを搭載可能とすることにより、回路パターンの高
密度化を行なうことができるＩＣチップを搭載した多層
プリント配線板及びその多層プリント配線板の製造方法
を提供する。 【構成】 フォトビアホールＰ内に、ベース基材２上に
形成された第１回路パターン３と接続された第２回路パ
ターン５を形成するとともに、フォトビアホールＰ内で
第２回路パターン５上に半田ペーストＳＰを塗布形成し
た後固化してなる第１半田層８とＩＣチップ１０の半田
バンプ１１とを、第２半田層９の半田溶融処理を介して
相互に接続することによりＩＣチップ１０を多層プリン
ト配線板１上に搭載するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、層間絶縁層を介して多
層に渡って複数の回路パターンが形成されるとともに、
最上の回路パターン上にメモリチップ等のＩＣチップを
搭載した多層プリント配線板に関し、特に、複数の回路
パターンを相互に接続する際に層間絶縁層に形成される
有底孔状のビヤホールを利用してＩＣチップを搭載する
ことにより、回路パターンの高密度化を可能とする多層
プリント配線板及びその製造方法に関するものである。
層に渡って複数の回路パターンが形成されるとともに、
最上の回路パターン上にメモリチップ等のＩＣチップを
搭載した多層プリント配線板に関し、特に、複数の回路
パターンを相互に接続する際に層間絶縁層に形成される
有底孔状のビヤホールを利用してＩＣチップを搭載する
ことにより、回路パターンの高密度化を可能とする多層
プリント配線板及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、各種のＩＣチップを備えたプリン
ト配線板が搭載される各種電子機器の複雑化、高度化等
に伴ってプリント配線板の高密度化が推進されている。
かかるプリント配線板の高密度化を指向しつつＩＣチッ
プを効率良く搭載することを考えた場合、ベース基材上
において層間絶縁層に形成された有底孔状のビアホール
を介して複数の回路パターンを相互に接続した多層プリ
ント配線板においては、ビアホール部分を利用してＩＣ
チップを搭載することが望ましいものではある。
ト配線板が搭載される各種電子機器の複雑化、高度化等
に伴ってプリント配線板の高密度化が推進されている。
かかるプリント配線板の高密度化を指向しつつＩＣチッ
プを効率良く搭載することを考えた場合、ベース基材上
において層間絶縁層に形成された有底孔状のビアホール
を介して複数の回路パターンを相互に接続した多層プリ
ント配線板においては、ビアホール部分を利用してＩＣ
チップを搭載することが望ましいものではある。
【０００３】しかし、ビアホール部分を利用してＩＣチ
ップを搭載するについて、従来においては、ＩＣチップ
の下面に形成された複数のバンプが接続される回路パタ
ーンのビアホール部分と他の回路パターンとの上面に、
電解法や無電解法を介して半田のメッキ層を形成して、
その半田メッキ層とＩＣチップのバンプとを相互に接続
することとなる。
ップを搭載するについて、従来においては、ＩＣチップ
の下面に形成された複数のバンプが接続される回路パタ
ーンのビアホール部分と他の回路パターンとの上面に、
電解法や無電解法を介して半田のメッキ層を形成して、
その半田メッキ層とＩＣチップのバンプとを相互に接続
することとなる。
【０００４】このとき、ＩＣチップを水平に、且つ、確
実に多層プリント配線板上に搭載するためには、ビアホ
ール部分は凹状に形成されていることから、ビアホール
部分に形成されるメッキ層の厚さと他の回路パターン上
に形成されるメッキ層の厚さとを相互に変えてメッキ層
を形成する必要がある。具体的には、ビアホール部分に
形成されるメッキ層の厚さは、他の回路パターン上に形
成されるメッキ層の厚さよりも大きくなるようにメッキ
層を形成する必要があることとなる。
実に多層プリント配線板上に搭載するためには、ビアホ
ール部分は凹状に形成されていることから、ビアホール
部分に形成されるメッキ層の厚さと他の回路パターン上
に形成されるメッキ層の厚さとを相互に変えてメッキ層
を形成する必要がある。具体的には、ビアホール部分に
形成されるメッキ層の厚さは、他の回路パターン上に形
成されるメッキ層の厚さよりも大きくなるようにメッキ
層を形成する必要があることとなる。
【０００５】しかしながら、電解法や無電解法により半
田メッキ層を形成する場合、半田メッキ層は、回路パタ
ーンのビアホール部分と他の回路パターンとにおいて一
律に形成されていき、前記のようにメッキ層が形成され
る部分に応じてメッキ層の厚さをコントロールすること
は殆ど不可能なものである。そこで、従来における多層
プリント配線板では、多層プリント配線板における最上
の回路パターンからＩＣチップのバンプを接続するため
の回路パターン（接続パッド）を別個に形成し、その形
成した接続パッドとＩＣチップのバンプとを相互に接続
するようにしている。
田メッキ層を形成する場合、半田メッキ層は、回路パタ
ーンのビアホール部分と他の回路パターンとにおいて一
律に形成されていき、前記のようにメッキ層が形成され
る部分に応じてメッキ層の厚さをコントロールすること
は殆ど不可能なものである。そこで、従来における多層
プリント配線板では、多層プリント配線板における最上
の回路パターンからＩＣチップのバンプを接続するため
の回路パターン（接続パッド）を別個に形成し、その形
成した接続パッドとＩＣチップのバンプとを相互に接続
するようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
ように多層プリント配線板上にＩＣチップを搭載するた
めに回路パターンからＩＣチップ接続用の接続パッドを
別個に形成する場合には、近年指向されているプリント
配線板の高密度化に逆行することとなり、従って、多層
プリント配線板の高密度化を更に推進することが極めて
困難になるという問題がある。
ように多層プリント配線板上にＩＣチップを搭載するた
めに回路パターンからＩＣチップ接続用の接続パッドを
別個に形成する場合には、近年指向されているプリント
配線板の高密度化に逆行することとなり、従って、多層
プリント配線板の高密度化を更に推進することが極めて
困難になるという問題がある。
【０００７】本発明は前記従来の問題点を解消するため
になされたものであり、複数の回路パターンを相互に接
続する際に層間絶縁層に形成されるビヤホールを利用し
てＩＣチップを搭載可能とすることにより、回路パター
ンの高密度化を行なうことができるＩＣチップを搭載し
た多層プリント配線板及びその多層プリント配線板の製
造方法を提供することを目的とする。
になされたものであり、複数の回路パターンを相互に接
続する際に層間絶縁層に形成されるビヤホールを利用し
てＩＣチップを搭載可能とすることにより、回路パター
ンの高密度化を行なうことができるＩＣチップを搭載し
た多層プリント配線板及びその多層プリント配線板の製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明に係る多層プリント配線板は、ベース基材の一面
に形成された第１回路パターンと、第１回路パターンが
形成されたベース基材面に形成された層間絶縁層と、第
１回路パターンと対向する位置にて第１回路パターンが
露出するように層間絶縁層に形成されたビアホールと、
ビアホールを含めて層間絶縁層上に形成された第２回路
パターンとを有し、第１回路パターンと第２回路パター
ンとはビアホールを介して相互に接続された多層プリン
ト配線板において、前記第２回路パターン上でビアホー
ルに充填された第１半田層と、前記第１半田層上に形成
された第２半田層と、下面にバンプを形成したＩＣチッ
プとを備え、前記１半田層と前記バンプとが前記第２半
田層により相互に接続された構成を有する。
本発明に係る多層プリント配線板は、ベース基材の一面
に形成された第１回路パターンと、第１回路パターンが
形成されたベース基材面に形成された層間絶縁層と、第
１回路パターンと対向する位置にて第１回路パターンが
露出するように層間絶縁層に形成されたビアホールと、
ビアホールを含めて層間絶縁層上に形成された第２回路
パターンとを有し、第１回路パターンと第２回路パター
ンとはビアホールを介して相互に接続された多層プリン
ト配線板において、前記第２回路パターン上でビアホー
ルに充填された第１半田層と、前記第１半田層上に形成
された第２半田層と、下面にバンプを形成したＩＣチッ
プとを備え、前記１半田層と前記バンプとが前記第２半
田層により相互に接続された構成を有する。
【０００９】また、本発明に係る多層プリント配線板の
製造方法は、ベース基材の一面に第１回路パターンを形
成する第１工程と、第１回路パターンが形成されたベー
ス基材面で第１回路パターンと対向する位置にビアホー
ルが形成された層間絶縁層を形成する第２工程と、ビア
ホールを含めて層間絶縁層上に第２回路パターンを形成
する第３工程と、ビアホール内を充填する第１半田層を
形成する第４工程と、前記第１半田層上に第２半田層を
形成する第５工程とからなる構成とされる。更に、前記
第１半田層の溶融温度は前記第２半田層の溶融温度より
も高い温度とされている
製造方法は、ベース基材の一面に第１回路パターンを形
成する第１工程と、第１回路パターンが形成されたベー
ス基材面で第１回路パターンと対向する位置にビアホー
ルが形成された層間絶縁層を形成する第２工程と、ビア
ホールを含めて層間絶縁層上に第２回路パターンを形成
する第３工程と、ビアホール内を充填する第１半田層を
形成する第４工程と、前記第１半田層上に第２半田層を
形成する第５工程とからなる構成とされる。更に、前記
第１半田層の溶融温度は前記第２半田層の溶融温度より
も高い温度とされている
【００１０】
【作用】前記構成を有する本発明に係る製造方法におい
て製造された多層プリント配線板では、ビアホール内に
第１半田層が充填されているので、層間絶縁層上に形成
された第２回路パターンと同等の高さとすることができ
る。すなわち、ＩＣチップのバンプとの接続部分となる
第１半田層表面の高さは、ビアホール部や非ビアホール
部の区別無く同等の高さとなるのであり、その結果、Ｉ
Ｃチップの実装が極めて良好に行なうことができるので
ある。さらに、第１半田層上に形成された第２半田層の
溶融によって、第１半田層とＩＣチップのバンプとを、
相互に接続することによりＩＣチップが多層プリント配
線板上に接続されることとなり、これによりビアホール
部分を利用してＩＣチップを確実に搭載することが可能
となるものである。従って、従来のプリント配線板にお
けるようにＩＣチップを接続搭載するための回路パター
ン（接続パッド）を別個に形成することなく、回路パタ
ーンの高密度化が図られ得るものである。
て製造された多層プリント配線板では、ビアホール内に
第１半田層が充填されているので、層間絶縁層上に形成
された第２回路パターンと同等の高さとすることができ
る。すなわち、ＩＣチップのバンプとの接続部分となる
第１半田層表面の高さは、ビアホール部や非ビアホール
部の区別無く同等の高さとなるのであり、その結果、Ｉ
Ｃチップの実装が極めて良好に行なうことができるので
ある。さらに、第１半田層上に形成された第２半田層の
溶融によって、第１半田層とＩＣチップのバンプとを、
相互に接続することによりＩＣチップが多層プリント配
線板上に接続されることとなり、これによりビアホール
部分を利用してＩＣチップを確実に搭載することが可能
となるものである。従って、従来のプリント配線板にお
けるようにＩＣチップを接続搭載するための回路パター
ン（接続パッド）を別個に形成することなく、回路パタ
ーンの高密度化が図られ得るものである。
【００１１】このとき、第１半田層の溶融温度は前記第
２半田層の溶融温度よりも高い温度とされているので、
第２半田層の半田溶融処理を行なってＩＣチップのバン
プと第１半田層とを接続するに際しては、第１半田層と
第２半田層との間に温度階層が設けられることとなり、
従って、第２半田層の溶融時に第１半田層が溶融される
ことを防止してＩＣチップのバンプが第１半田層内（特
に、ビアホール部分）に沈み込んで傾いた状態で多層プ
リント配線板上に搭載されることはない。
２半田層の溶融温度よりも高い温度とされているので、
第２半田層の半田溶融処理を行なってＩＣチップのバン
プと第１半田層とを接続するに際しては、第１半田層と
第２半田層との間に温度階層が設けられることとなり、
従って、第２半田層の溶融時に第１半田層が溶融される
ことを防止してＩＣチップのバンプが第１半田層内（特
に、ビアホール部分）に沈み込んで傾いた状態で多層プ
リント配線板上に搭載されることはない。
【００１２】
【実施例】以下、本発明を具体化した一実施例に基づい
て図面を参照しつつ詳細に説明する。先ず、本発明に係
る多層プリント配線板の構成について図１に基づき説明
する。図１は多層プリント配線板の模式断面図である。
図１において、多層プリント配線板１は、紙−フェノー
ル、各種セラミックス、ガラス−エポキシ樹脂等からな
るベース基材２を有し、かかるベース基材２の上下両面
には銅箔やメッキにより第１回路パターン３が形成され
ている。また、各第１回路パターン３を被覆絶縁すべ
く、ベース基材１の両面には感光性樹脂組成物を塗布・
乾燥・露光・現像してなる層間絶縁層４が形成され、ま
た、かかる各層間絶縁層４上には、回路パターンを形成
する必要のない部分にメッキレジスト膜６を形成した
後、無電解銅メッキを行なうことにより第２回路パター
ン５が形成されている。
て図面を参照しつつ詳細に説明する。先ず、本発明に係
る多層プリント配線板の構成について図１に基づき説明
する。図１は多層プリント配線板の模式断面図である。
図１において、多層プリント配線板１は、紙−フェノー
ル、各種セラミックス、ガラス−エポキシ樹脂等からな
るベース基材２を有し、かかるベース基材２の上下両面
には銅箔やメッキにより第１回路パターン３が形成され
ている。また、各第１回路パターン３を被覆絶縁すべ
く、ベース基材１の両面には感光性樹脂組成物を塗布・
乾燥・露光・現像してなる層間絶縁層４が形成され、ま
た、かかる各層間絶縁層４上には、回路パターンを形成
する必要のない部分にメッキレジスト膜６を形成した
後、無電解銅メッキを行なうことにより第２回路パター
ン５が形成されている。
【００１３】このとき、多層プリント配線板１の上下面
において、図１に示すように、所謂フォトビアホールＰ
が、前記第１回路パターン３と対向する位置にてその第
１回路パターン３が露出するように形成されており、か
かるフォトビアホールＰ内で前記のように形成された第
２回路パターン５と下方に位置する第１回路パターン３
とは相互に接続されている。尚、層間絶縁層４にフォト
ビアホールＰを形成する方法、及び、フォトビアホール
Ｐに第２回路パターン５を形成して第１回路パターン３
と接続する方法については後述する。
において、図１に示すように、所謂フォトビアホールＰ
が、前記第１回路パターン３と対向する位置にてその第
１回路パターン３が露出するように形成されており、か
かるフォトビアホールＰ内で前記のように形成された第
２回路パターン５と下方に位置する第１回路パターン３
とは相互に接続されている。尚、層間絶縁層４にフォト
ビアホールＰを形成する方法、及び、フォトビアホール
Ｐに第２回路パターン５を形成して第１回路パターン３
と接続する方法については後述する。
【００１４】また、第２回路パターン５の内半田が付着
してはならない部分、具体的には、図１に示すように、
フォトビアホールＰに形成された第２回路パターン５部
分、及び、第２回路パターン５の一部（図１中フォトビ
アホールＰの右方側に存在する一部）を除いた第２回路
パターン５、メッキレジスト膜６上に、ソルダーレジス
ト膜７が形成され、ソルダーレジスト膜７により被覆さ
れていないフォトビアホールＰに形成された第２回路パ
ターン５、及び、その右方側に位置する第２回路パター
ン５の一部に半田ペーストＳＰ（後述する）が塗布形成
された後、リフロー処理を行なうことにより半田ペース
トＳＰを固化して第１半田層８が形成されている。
してはならない部分、具体的には、図１に示すように、
フォトビアホールＰに形成された第２回路パターン５部
分、及び、第２回路パターン５の一部（図１中フォトビ
アホールＰの右方側に存在する一部）を除いた第２回路
パターン５、メッキレジスト膜６上に、ソルダーレジス
ト膜７が形成され、ソルダーレジスト膜７により被覆さ
れていないフォトビアホールＰに形成された第２回路パ
ターン５、及び、その右方側に位置する第２回路パター
ン５の一部に半田ペーストＳＰ（後述する）が塗布形成
された後、リフロー処理を行なうことにより半田ペース
トＳＰを固化して第１半田層８が形成されている。
【００１５】ここに、半田ペーストＳＰとしては、錫
（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）が使用される。
また、半田ペーストＳＰを塗布形成する場合、半田ペー
ストＳＰ中に含有される半田粒子の粒径がフォトビアホ
ールＰの凹部よりも小さい大きさのものを使用すること
により、半田ペーストＳＰをフォトビアホールＰ内に充
填しつつ、フォトビアホールＰの第２回路パターン５上
に塗布される半田ペーストＳＰの上面とその右方側の第
２回路パターン５上に塗布される半田ペーストＳＰの上
面とをほぼ同一面とすることが可能である。
（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）が使用される。
また、半田ペーストＳＰを塗布形成する場合、半田ペー
ストＳＰ中に含有される半田粒子の粒径がフォトビアホ
ールＰの凹部よりも小さい大きさのものを使用すること
により、半田ペーストＳＰをフォトビアホールＰ内に充
填しつつ、フォトビアホールＰの第２回路パターン５上
に塗布される半田ペーストＳＰの上面とその右方側の第
２回路パターン５上に塗布される半田ペーストＳＰの上
面とをほぼ同一面とすることが可能である。
【００１６】更に、各第１半田層８上には半田メッキを
行なうことにより第２半田層９が設けられており、かか
る各第２半田層９に対してＩＣチップ１０の下面に形成
されたバンプ１１を位置決めした後、各第２半田層９の
半田溶融処理が行なわれてＩＣチップ１０が多層プリン
ト配線板１の第２回路パターン５における所定位置に搭
載されている。
行なうことにより第２半田層９が設けられており、かか
る各第２半田層９に対してＩＣチップ１０の下面に形成
されたバンプ１１を位置決めした後、各第２半田層９の
半田溶融処理が行なわれてＩＣチップ１０が多層プリン
ト配線板１の第２回路パターン５における所定位置に搭
載されている。
【００１７】ここに、前記半田メッキを介して各第１半
田層８上に第２半田層９を設けるに際しては、錫（Ｓ
n ）と鉛（Ｐb ）との混合比が６：４である、所謂、６
・４半田（溶融温度は１８３℃）が使用される。従っ
て、半田溶融処理を介して第２半田層９を溶融すること
により、ＩＣチップ１０のバンプ１１を第１半田層８に
接続する場合、第１半田層８の形成に使用される半田
は、前記のように溶融温度の高い９：１半田が使用さ
れ、また、第２半田層９の形成に使用される半田は、前
記のように溶融温度の低い６：４半田が使用されている
ことから、第１半田層８と第２半田層９との間に温度階
層を設けることができ、これにより第２半田層９の半田
溶融処理時に第１半田層８が溶融軟化されることを防止
してＩＣチップ１０の半田バンプ１１が第１半田層８内
に沈み込んで傾いてしまうことを確実に防止することが
できるものである。
田層８上に第２半田層９を設けるに際しては、錫（Ｓ
n ）と鉛（Ｐb ）との混合比が６：４である、所謂、６
・４半田（溶融温度は１８３℃）が使用される。従っ
て、半田溶融処理を介して第２半田層９を溶融すること
により、ＩＣチップ１０のバンプ１１を第１半田層８に
接続する場合、第１半田層８の形成に使用される半田
は、前記のように溶融温度の高い９：１半田が使用さ
れ、また、第２半田層９の形成に使用される半田は、前
記のように溶融温度の低い６：４半田が使用されている
ことから、第１半田層８と第２半田層９との間に温度階
層を設けることができ、これにより第２半田層９の半田
溶融処理時に第１半田層８が溶融軟化されることを防止
してＩＣチップ１０の半田バンプ１１が第１半田層８内
に沈み込んで傾いてしまうことを確実に防止することが
できるものである。
【００１８】また、多層プリント配線板１には、前記の
ように形成された第１回路パターン３及び第２回路パタ
ーン５の内、所定位置（図１中左側位置）に存在する上
下の各第１回路パターン３、第２回路パターン５を貫通
してスルーホール１２が穿設されており、このスルーホ
ール１２の内壁には、無電解銅メッキにより第２回路パ
ターン５を形成する際に形成されたスルーホールメッキ
層１３が存在している。かかるスルーホールメッキ層１
３を介して、各第１回路パターン３と第２回路パターン
５の相互が接続されるものである。
ように形成された第１回路パターン３及び第２回路パタ
ーン５の内、所定位置（図１中左側位置）に存在する上
下の各第１回路パターン３、第２回路パターン５を貫通
してスルーホール１２が穿設されており、このスルーホ
ール１２の内壁には、無電解銅メッキにより第２回路パ
ターン５を形成する際に形成されたスルーホールメッキ
層１３が存在している。かかるスルーホールメッキ層１
３を介して、各第１回路パターン３と第２回路パターン
５の相互が接続されるものである。
【００１９】以上詳細に説明した通り本実施例に係る多
層プリント配線板１では、フォトビアホールＰ内に、ベ
ース基材２上に形成された第１回路パターン３と接続さ
れた第２回路パターン５を形成するとともに、フォトビ
アホールＰ内で第２回路パターン５上に半田ペーストＳ
Ｐを塗布形成した後固化してなる第１半田層８とＩＣチ
ップ１０のバンプ１１とを、第２半田層９の半田溶融処
理を介して相互に接続することによりＩＣチップ１０を
多層プリント配線板１上に搭載するように構成したの
で、フォトビアホールＰ部分を利用してＩＣチップ１０
を搭載することができる。
層プリント配線板１では、フォトビアホールＰ内に、ベ
ース基材２上に形成された第１回路パターン３と接続さ
れた第２回路パターン５を形成するとともに、フォトビ
アホールＰ内で第２回路パターン５上に半田ペーストＳ
Ｐを塗布形成した後固化してなる第１半田層８とＩＣチ
ップ１０のバンプ１１とを、第２半田層９の半田溶融処
理を介して相互に接続することによりＩＣチップ１０を
多層プリント配線板１上に搭載するように構成したの
で、フォトビアホールＰ部分を利用してＩＣチップ１０
を搭載することができる。
【００２０】これにより、従来のプリント配線板におけ
るようにＩＣチップ１０を接続搭載するための回路パタ
ーン（接続パッド）を別個に形成することなく、回路パ
ターンの高密度化を図ることができるものである。
るようにＩＣチップ１０を接続搭載するための回路パタ
ーン（接続パッド）を別個に形成することなく、回路パ
ターンの高密度化を図ることができるものである。
【００２１】また、第１半田層８を形成する半田として
錫（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）を使用するとと
もに、第１半田層８上に第２半田層９を形成する半田と
して錫（Ｓn ）と鉛（Ｐb ）との混合比が６：４であ
る、所謂、６・４半田（溶融温度は１８３℃）を使用し
たので、半田溶融処理を介して第２半田層９を溶融する
ことにより、ＩＣチップ１０のバンプ１１を第１半田層
８に接続する場合、第１半田層８と第２半田層９との間
に温度階層を設けることができ、これにより第２半田層
９の半田溶融処理時に第１半田層８が溶融されることを
確実に防止してＩＣチップ１０のバンプ１１が第１半田
層８内に沈み込んで傾いてしまうことを確実に防止する
ことができるものである。
錫（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）を使用するとと
もに、第１半田層８上に第２半田層９を形成する半田と
して錫（Ｓn ）と鉛（Ｐb ）との混合比が６：４であ
る、所謂、６・４半田（溶融温度は１８３℃）を使用し
たので、半田溶融処理を介して第２半田層９を溶融する
ことにより、ＩＣチップ１０のバンプ１１を第１半田層
８に接続する場合、第１半田層８と第２半田層９との間
に温度階層を設けることができ、これにより第２半田層
９の半田溶融処理時に第１半田層８が溶融されることを
確実に防止してＩＣチップ１０のバンプ１１が第１半田
層８内に沈み込んで傾いてしまうことを確実に防止する
ことができるものである。
【００２２】続いて、前記のように構成される多層プリ
ント配線板１の製造方法について図２乃至図１３に基づ
き説明する。ここに、図２はベース基材２を示す説明
図、図３は第１回路パターン３を形成するためのメッキ
レジスト膜をベース基材２上に塗布形成した状態を示す
説明図、図４は第１回路パターン３を形成した状態を示
す説明図、図５は第１回路パターン３が形成された基材
２上に層間絶縁層４を形成した状態を示す説明図、図６
は層間絶縁層４にフォトビアホールＰを形成した状態を
示す説明図、図７はスルーホール１２を形成した状態を
示す説明図、図８は第２回路パターン５を形成するため
のメッキレジスト膜６を形成した状態を示す説明図、図
９は第２回路パターン５を形成した状態を示す説明図、
図１０はソルダーレジスト膜７を形成した状態を示す説
明図、図１１は半田ペーストＳＰを塗布形成した状態を
示す説明図、図１２は半田ペーストＳＰを固化して第１
半田層８を形成した後半田メッキにより第２半田層９を
形成した状態を示す説明図、図１３は半田溶融処理を行
なって第２半田層９を溶融してＩＣチップ１０のバンプ
１１と第１半田層８とを接続した状態を示す説明図であ
る。
ント配線板１の製造方法について図２乃至図１３に基づ
き説明する。ここに、図２はベース基材２を示す説明
図、図３は第１回路パターン３を形成するためのメッキ
レジスト膜をベース基材２上に塗布形成した状態を示す
説明図、図４は第１回路パターン３を形成した状態を示
す説明図、図５は第１回路パターン３が形成された基材
２上に層間絶縁層４を形成した状態を示す説明図、図６
は層間絶縁層４にフォトビアホールＰを形成した状態を
示す説明図、図７はスルーホール１２を形成した状態を
示す説明図、図８は第２回路パターン５を形成するため
のメッキレジスト膜６を形成した状態を示す説明図、図
９は第２回路パターン５を形成した状態を示す説明図、
図１０はソルダーレジスト膜７を形成した状態を示す説
明図、図１１は半田ペーストＳＰを塗布形成した状態を
示す説明図、図１２は半田ペーストＳＰを固化して第１
半田層８を形成した後半田メッキにより第２半田層９を
形成した状態を示す説明図、図１３は半田溶融処理を行
なって第２半田層９を溶融してＩＣチップ１０のバンプ
１１と第１半田層８とを接続した状態を示す説明図であ
る。
【００２３】多層プリント配線板１を製造するには、先
ず、図２に示すように、ベース基材２の材料となる積層
板を所定寸法に裁断してベース基材２を用意した後、ベ
ース基材２の両面の粗化処理、触媒活性化処理を行な
う。この後、第１回路パターン３を形成すべき部分を除
いてベース基材２の両面にメッキレジスト膜２０を形成
する。この状態が図３に示されている。そして、無電解
銅メッキを行なうことにより、メッキレジスト膜２０に
被覆されていない部分に第１回路パターン３を形成す
る。この状態が図４に示されている。
ず、図２に示すように、ベース基材２の材料となる積層
板を所定寸法に裁断してベース基材２を用意した後、ベ
ース基材２の両面の粗化処理、触媒活性化処理を行な
う。この後、第１回路パターン３を形成すべき部分を除
いてベース基材２の両面にメッキレジスト膜２０を形成
する。この状態が図３に示されている。そして、無電解
銅メッキを行なうことにより、メッキレジスト膜２０に
被覆されていない部分に第１回路パターン３を形成す
る。この状態が図４に示されている。
【００２４】また、前記のように第１回路パターン３を
形成した後、メッキレジスト膜２０を除去し、ベース基
材２の両面に感光性樹脂組成物を塗布・乾燥して層間絶
縁層４を形成する。この状態が図５に示されている。更
に、所定の露光マスクを介して露光し、次いで現像し、
その第１回路パターン３が露出するようにフォトビアホ
ールＰを形成する。この状態が図６に示されている。
形成した後、メッキレジスト膜２０を除去し、ベース基
材２の両面に感光性樹脂組成物を塗布・乾燥して層間絶
縁層４を形成する。この状態が図５に示されている。更
に、所定の露光マスクを介して露光し、次いで現像し、
その第１回路パターン３が露出するようにフォトビアホ
ールＰを形成する。この状態が図６に示されている。
【００２５】続いて、前記のように各処理が行なわれた
ベース基材２の粗化処理を行なうとともに、所定の第１
回路パターン３を貫通してスルーホール１２が穿設され
る。この状態が図７に示されている。この後、無電解銅
メッキを介して第２回路パターン５を形成するため、ベ
ース基材２の触媒活性化処理を行い、更に、第２回路パ
ターン５を形成する必要のない部分にメッキレジスト膜
６を形成する。この状態が図８に示されている。そし
て、無電解銅メッキを行なうことにより、メッキレジス
ト膜６に被覆されていない部分に第２回路パターン５の
形成を行なう。この状態が図９に示されている。これに
より、フォトビアホールＰの内部に第２回路パターン５
形成されるとともに、かかる第２回路パターン５と第１
回路パターン３とはフォトビアホールＰ部分において相
互に接続される。また、スルーホール１２内にもスルー
ホールメッキ層１３が形成され、かかるスルーホールメ
ッキ層１３を介して各第１回路パターン３、第２回路パ
ターン５は相互に接続されることとなる。
ベース基材２の粗化処理を行なうとともに、所定の第１
回路パターン３を貫通してスルーホール１２が穿設され
る。この状態が図７に示されている。この後、無電解銅
メッキを介して第２回路パターン５を形成するため、ベ
ース基材２の触媒活性化処理を行い、更に、第２回路パ
ターン５を形成する必要のない部分にメッキレジスト膜
６を形成する。この状態が図８に示されている。そし
て、無電解銅メッキを行なうことにより、メッキレジス
ト膜６に被覆されていない部分に第２回路パターン５の
形成を行なう。この状態が図９に示されている。これに
より、フォトビアホールＰの内部に第２回路パターン５
形成されるとともに、かかる第２回路パターン５と第１
回路パターン３とはフォトビアホールＰ部分において相
互に接続される。また、スルーホール１２内にもスルー
ホールメッキ層１３が形成され、かかるスルーホールメ
ッキ層１３を介して各第１回路パターン３、第２回路パ
ターン５は相互に接続されることとなる。
【００２６】前記に続いて、フォトビアホールＰの第２
回路パターン５部分を除いてソルダーレジスト膜７が形
成される。この状態が図１０に示されている。この後、
ソルダーレジスト膜７に被覆されていない第２回路パタ
ーン５上に半田ペーストＳＰが塗布される。このとき、
半田ペーストＳＰとしては、前記したように、錫（Ｓ
n ）と鉛（Ｐb ）との混合比が９：１である、所謂、９
・１半田（溶融温度は２２０℃）が使用される。また、
各フォトビアホールＰの第２回路パターン５上に塗布形
成された半田ペーストＳＰの上面はほぼ同一面となる。
この後、各半田ペーストＳＰについてリフロー処理が行
なわれ、各半田ペーストＳＰが固化される。これによ
り、各半田ペーストＳＰは第１半田層８となる。この状
態が図１１に示されている。
回路パターン５部分を除いてソルダーレジスト膜７が形
成される。この状態が図１０に示されている。この後、
ソルダーレジスト膜７に被覆されていない第２回路パタ
ーン５上に半田ペーストＳＰが塗布される。このとき、
半田ペーストＳＰとしては、前記したように、錫（Ｓ
n ）と鉛（Ｐb ）との混合比が９：１である、所謂、９
・１半田（溶融温度は２２０℃）が使用される。また、
各フォトビアホールＰの第２回路パターン５上に塗布形
成された半田ペーストＳＰの上面はほぼ同一面となる。
この後、各半田ペーストＳＰについてリフロー処理が行
なわれ、各半田ペーストＳＰが固化される。これによ
り、各半田ペーストＳＰは第１半田層８となる。この状
態が図１１に示されている。
【００２７】そして、前記のように各フォトビアホール
Ｐ内の第２回路パターン５上に第１半田層８が形成され
た後、半田メッキを行なうことにより各第１半田層８上
に第２半田層９が形成される。この状態が図１２に示さ
れている。このとき、半田メッキにより第２半田層９を
形成するについては、錫（Ｓn ）と鉛（Ｐb ）との混合
比が６：４である、所謂、６・４半田（溶融温度は１８
３℃）が使用される。かかる６・４半田は前記第１半田
層８を形成する際に使用した９・１半田よりも溶融温度
が低い。これは、次の半田溶融処理を行なう場合に、第
１半田層８と第２半田層９との間に温度階層を設けるこ
とにより、ＩＣチップ１０の半田バンプ１１が傾斜して
接続されるのを防止するためである。
Ｐ内の第２回路パターン５上に第１半田層８が形成され
た後、半田メッキを行なうことにより各第１半田層８上
に第２半田層９が形成される。この状態が図１２に示さ
れている。このとき、半田メッキにより第２半田層９を
形成するについては、錫（Ｓn ）と鉛（Ｐb ）との混合
比が６：４である、所謂、６・４半田（溶融温度は１８
３℃）が使用される。かかる６・４半田は前記第１半田
層８を形成する際に使用した９・１半田よりも溶融温度
が低い。これは、次の半田溶融処理を行なう場合に、第
１半田層８と第２半田層９との間に温度階層を設けるこ
とにより、ＩＣチップ１０の半田バンプ１１が傾斜して
接続されるのを防止するためである。
【００２８】この後、ＩＣチップ１０の下面に形成され
た各バンプ１１と第２半田層９とを位置決めし、半田溶
融処理が行なわれる。かかる半田溶融処理を介して各第
２半田層９が溶融され、ＩＣチップ１０の各バンプ１１
と各第１半田層８との接続が行なわれる。この状態が図
１３に示されている。このとき、前記のように、第１半
田層８を構成する半田（９・１半田）と第２半田層９を
構成する半田（６・４半田）との間には温度階層が設け
られており、第１半田層８は第２半田層９よりも溶融し
難くいことから、第２半田層９が溶融された時点では第
１半田層８は固化された状態を保持することとなる。従
って、ＩＣチップ１０の各バンプ１１が第１半田層８の
内方に沈み込むことは確実に防止され得、この結果、Ｉ
Ｃチップ１０が傾斜したまま接続されることは全くない
ものである。
た各バンプ１１と第２半田層９とを位置決めし、半田溶
融処理が行なわれる。かかる半田溶融処理を介して各第
２半田層９が溶融され、ＩＣチップ１０の各バンプ１１
と各第１半田層８との接続が行なわれる。この状態が図
１３に示されている。このとき、前記のように、第１半
田層８を構成する半田（９・１半田）と第２半田層９を
構成する半田（６・４半田）との間には温度階層が設け
られており、第１半田層８は第２半田層９よりも溶融し
難くいことから、第２半田層９が溶融された時点では第
１半田層８は固化された状態を保持することとなる。従
って、ＩＣチップ１０の各バンプ１１が第１半田層８の
内方に沈み込むことは確実に防止され得、この結果、Ｉ
Ｃチップ１０が傾斜したまま接続されることは全くない
ものである。
【００２９】前記した各処理を行なうことによりＩＣチ
ップ１０を搭載した多層プリント配線板１が製造される
ものである。かかるプリント配線板１においては、ＩＣ
チップ１１はフォトビアホールＰ内に形成された第２回
路パターン５を利用してプリント配線板１上に搭載され
得、これにより従来のプリント配線板におけるのとは異
なり、ＩＣチップ１０を搭載するための回路パターン
（接続パッド）を別個に形成することなく、多層プリン
ト配線板１上にＩＣチップ１０を搭載することができ
る。
ップ１０を搭載した多層プリント配線板１が製造される
ものである。かかるプリント配線板１においては、ＩＣ
チップ１１はフォトビアホールＰ内に形成された第２回
路パターン５を利用してプリント配線板１上に搭載され
得、これにより従来のプリント配線板におけるのとは異
なり、ＩＣチップ１０を搭載するための回路パターン
（接続パッド）を別個に形成することなく、多層プリン
ト配線板１上にＩＣチップ１０を搭載することができ
る。
【００３０】以上詳細に説明した通り本実施例に係る多
層プリント配線板１の製造方法においては、フォトビア
ホールＰを介して第１回路パターン３と接続する第２回
路パターン５を形成し、更に、フォトビアホールＰ内で
第２回路パターン５上に半田ペーストＳＰを塗布形成し
た後固化してなる第１半田層８とＩＣチップ１０の半田
バンプ１１とを、第２半田層９の半田溶融処理を介して
相互に接続することによりＩＣチップ１０を多層プリン
ト配線板１上に搭載するように構成したので、フォトビ
アホールＰ部分を利用してＩＣチップ１０を搭載可能な
多層プリント配線板１を実現することができる。
層プリント配線板１の製造方法においては、フォトビア
ホールＰを介して第１回路パターン３と接続する第２回
路パターン５を形成し、更に、フォトビアホールＰ内で
第２回路パターン５上に半田ペーストＳＰを塗布形成し
た後固化してなる第１半田層８とＩＣチップ１０の半田
バンプ１１とを、第２半田層９の半田溶融処理を介して
相互に接続することによりＩＣチップ１０を多層プリン
ト配線板１上に搭載するように構成したので、フォトビ
アホールＰ部分を利用してＩＣチップ１０を搭載可能な
多層プリント配線板１を実現することができる。
【００３１】これにより、本実施例の製造方法によれ
ば、従来のプリント配線板におけるようにＩＣチップ１
０を接続搭載するための回路パターン（接続パッド）を
別個に形成することなく、回路パターンの高密度化を図
ることが可能な多層プリント配線板１を提供することが
できる。
ば、従来のプリント配線板におけるようにＩＣチップ１
０を接続搭載するための回路パターン（接続パッド）を
別個に形成することなく、回路パターンの高密度化を図
ることが可能な多層プリント配線板１を提供することが
できる。
【００３２】また、第１半田層８を形成する半田として
錫（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）を使用するとと
もに、第１半田層８上に第２半田層９を形成する半田と
して錫（Ｓn ）と鉛（Ｐb ）との混合比が６：４であ
る、所謂、６・４半田（溶融温度は１８３℃）を使用
し、第１半田層８と第２半田層９との間に温度階層を設
けつつ、半田溶融処理を介して第２半田層９を溶融する
ことによりＩＣチップ１０のバンプ１１を第１半田層８
に接続するようにしたので、第２半田層９の半田溶融処
理時に第１半田層８が溶融されることを確実に防止して
ＩＣチップ１０のバンプ１１が第半田層８内に沈み込ん
で傾いてしまうことのない多層プリント配線板１を実現
することができる。
錫（Ｓn ）と鉛（Ｐb ）との混合比が９：１である、所
謂、９・１半田（溶融温度は２２０℃）を使用するとと
もに、第１半田層８上に第２半田層９を形成する半田と
して錫（Ｓn ）と鉛（Ｐb ）との混合比が６：４であ
る、所謂、６・４半田（溶融温度は１８３℃）を使用
し、第１半田層８と第２半田層９との間に温度階層を設
けつつ、半田溶融処理を介して第２半田層９を溶融する
ことによりＩＣチップ１０のバンプ１１を第１半田層８
に接続するようにしたので、第２半田層９の半田溶融処
理時に第１半田層８が溶融されることを確実に防止して
ＩＣチップ１０のバンプ１１が第半田層８内に沈み込ん
で傾いてしまうことのない多層プリント配線板１を実現
することができる。
【００３３】尚、第２半田層の形成はメッキ法に限ら
ず、第１半田層と同様に半田ペーストを印刷して形成し
てもよい。このように本発明は前記実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の改良、変形が可能であることは勿論である。
ず、第１半田層と同様に半田ペーストを印刷して形成し
てもよい。このように本発明は前記実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の改良、変形が可能であることは勿論である。
【００３４】
【発明の効果】以上説明した通り本発明は、複数の回路
パターンを相互に接続する際に層間絶縁層に形成される
フォトビヤホールを利用してＩＣチップを搭載可能とす
ることにより、回路パターンの高密度化を行なうことが
できるＩＣチップを搭載した多層プリント配線板及びそ
の多層プリント配線板の製造方法を提供することがで
き、その産業上奏する効果は大である。
パターンを相互に接続する際に層間絶縁層に形成される
フォトビヤホールを利用してＩＣチップを搭載可能とす
ることにより、回路パターンの高密度化を行なうことが
できるＩＣチップを搭載した多層プリント配線板及びそ
の多層プリント配線板の製造方法を提供することがで
き、その産業上奏する効果は大である。
【図１】多層プリント配線板の模式断面図である。
【図２】ベース基材を示す説明図である。
【図３】第１回路パターンを形成するためのメッキレジ
スト膜をベース基材上に塗布形成した状態を示す説明図
である。
スト膜をベース基材上に塗布形成した状態を示す説明図
である。
【図４】第１回路パターンを形成した状態を示す説明図
である。
である。
【図５】第１回路パターンが形成された基材上に層間絶
縁層を形成した状態を示す説明図である。
縁層を形成した状態を示す説明図である。
【図６】層間絶縁層にフォトビアホールを形成した状態
を示す説明図である。
を示す説明図である。
【図７】スルーホールを形成した状態を示す説明図であ
る。
る。
【図８】第２回路パターンを形成するためのメッキレジ
スト膜を形成した状態を示す説明図である。
スト膜を形成した状態を示す説明図である。
【図９】第２回路パターンを形成した状態を示す説明図
である。
である。
【図１０】ソルダーレジスト膜を形成した状態を示す説
明図である。
明図である。
【図１１】半田ペーストを塗布形成した状態を示す説明
図である。
図である。
【図１２】半田ペーストを固化して第１半田層を形成し
た後半田メッキにより第２半田層を形成した状態を示す
説明図である。
た後半田メッキにより第２半田層を形成した状態を示す
説明図である。
【図１３】半田溶融処理を行ない第２半田層を溶融して
ＩＣチップの半田バンプと第１半田層とを接続した状態
を示す説明図である。
ＩＣチップの半田バンプと第１半田層とを接続した状態
を示す説明図である。
１ 多層プリント配線板 ２ ベース基材 ３ 第１回路パターン ４ 層間絶縁層 ５ 第２回路パターン ８ 第１半田層 ９ 第２半田層 １０ ＩＣチップ １１ 半田バンプ Ｐ フォトビアホール ＳＰ 半田ペースト
Claims (3)
- 【請求項１】 ベース基材の一面に形成された第１回
路パターンと、第１回路パターンが形成されたベース基
材面に形成された層間絶縁層と、第１回路パターンと対
向する位置にて第１回路パターンが露出するように層間
絶縁層に形成されたビアホールと、ビアホールを含めて
層間絶縁層上に形成された第２回路パターンとを有し、
第１回路パターンと第２回路パターンとはビアホールを
介して相互に接続された多層プリント配線板において、 前記第２回路パターン上でビアホールに充填された第１
半田層と、 前記第１半田層上に形成された第２半田層と、 下面にバンプを形成したＩＣチップとを備え、 前記１半田層と前記バンプとが前記第２半田層により相
互に接続されたことを特徴とするＩＣチップを搭載した
多層プリント配線板。 - 【請求項２】 ベース基材の一面に第１回路パターン
を形成する第１工程と、 第１回路パターンが形成されたベース基材面で第１回路
パターンと対向する位置にビアホールが形成された層間
絶縁層を形成する第２工程と、 ビアホールを含めて層間絶縁層上に第２回路パターンを
形成する第３工程と、 ビアホール内を充填する第１
半田層を形成する第４工程と、 前記第１半田層上に第２半田層を形成する第５工程とか
らなる多層プリント配線板の製造方法。 - 【請求項３】 前記第１半田層の溶融温度は前記第２
半田層の溶融温度よりも高いことを特徴とする請求項１
記載のＩＣチップを搭載した多層プリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06029194A JP3602565B2 (ja) | 1994-03-04 | 1994-03-04 | Ｉｃチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06029194A JP3602565B2 (ja) | 1994-03-04 | 1994-03-04 | Ｉｃチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245484A true JPH07245484A (ja) | 1995-09-19 |
| JP3602565B2 JP3602565B2 (ja) | 2004-12-15 |
Family
ID=13137917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06029194A Expired - Fee Related JP3602565B2 (ja) | 1994-03-04 | 1994-03-04 | Ｉｃチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602565B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034655A1 (fr) * | 1997-12-29 | 1999-07-08 | Ibiden Co., Ltd. | Tableau de connexions imprimees multicouche |
| US7071424B1 (en) | 1998-02-26 | 2006-07-04 | Ibiden Co., Ltd. | Multilayer printed wiring board having filled-via structure |
| JP2009076934A (ja) * | 1997-12-29 | 2009-04-09 | Ibiden Co Ltd | 多層プリント配線板及び多層プリント配線板の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210000161A (ko) * | 2019-06-24 | 2021-01-04 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
-
1994
- 1994-03-04 JP JP06029194A patent/JP3602565B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034655A1 (fr) * | 1997-12-29 | 1999-07-08 | Ibiden Co., Ltd. | Tableau de connexions imprimees multicouche |
| US6365843B1 (en) | 1997-12-29 | 2002-04-02 | Ibiden Co., Ltd. | Multilayer printed wiring board |
| KR100709513B1 (ko) * | 1997-12-29 | 2007-04-20 | 이비덴 가부시키가이샤 | 다층 프린트배선판 |
| JP2009076934A (ja) * | 1997-12-29 | 2009-04-09 | Ibiden Co Ltd | 多層プリント配線板及び多層プリント配線板の製造方法 |
| JP4522471B2 (ja) * | 1997-12-29 | 2010-08-11 | イビデン株式会社 | 多層プリント配線板及び多層プリント配線板の製造方法 |
| US7071424B1 (en) | 1998-02-26 | 2006-07-04 | Ibiden Co., Ltd. | Multilayer printed wiring board having filled-via structure |
| US7390974B2 (en) | 1998-02-26 | 2008-06-24 | Ibiden Co., Ltd. | Multilayer printed wiring board with filled viahole structure |
| US7622183B2 (en) | 1998-02-26 | 2009-11-24 | Ibiden Co., Ltd. | Multilayer printed wiring board with filled viahole structure |
| US7737366B2 (en) | 1998-02-26 | 2010-06-15 | Ibiden Co., Ltd. | Multilayer printed wiring board with filled viahole structure |
| US8115111B2 (en) | 1998-02-26 | 2012-02-14 | Ibiden Co., Ltd. | Multilayer printed wiring board with filled viahole structure |
| US8987603B2 (en) | 1998-02-26 | 2015-03-24 | Ibiden Co,. Ltd. | Multilayer printed wiring board with filled viahole structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3602565B2 (ja) | 2004-12-15 |
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