KR20010033667A - 다층 프린트배선판 - Google Patents

다층 프린트배선판 Download PDF

Info

Publication number
KR20010033667A
KR20010033667A KR1020007007187A KR20007007187A KR20010033667A KR 20010033667 A KR20010033667 A KR 20010033667A KR 1020007007187 A KR1020007007187 A KR 1020007007187A KR 20007007187 A KR20007007187 A KR 20007007187A KR 20010033667 A KR20010033667 A KR 20010033667A
Authority
KR
South Korea
Prior art keywords
via hole
layer
insulating layer
multilayer printed
resin insulating
Prior art date
Application number
KR1020007007187A
Other languages
English (en)
Other versions
KR100709513B1 (ko
Inventor
시라이세이지
시마다켄이치
아사이모토오
Original Assignee
엔도 마사루
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔도 마사루, 이비덴 가부시키가이샤 filed Critical 엔도 마사루
Publication of KR20010033667A publication Critical patent/KR20010033667A/ko
Application granted granted Critical
Publication of KR100709513B1 publication Critical patent/KR100709513B1/ko

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H05K3/184Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/381Improvement of the adhesion between the insulating substrate and the metal by special treatment of the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/384Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4661Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

바이어홀과 바이어홀과의 사이의 접속신뢰성이 우수한 필드비어 구조를 가지는 다층 프린트배선판을 제공한다. 하층의 층간수지절연층(40)에 설치된 개구부(42)에 도금(48)을 충전하고, 표면이 평탄한 하층바이어홀(50)을 형성한다.
그리고, 해당 하층바이어홀(50) 상층의 층간수지절연층(60)에 개구(62)를 설치하고, 상층바이어홀(70)을 형성한다. 여기에서, 하층바이어홀(50)의 표면이 평탄하며 그 표면에 수지가 남는 일이 없기 때문에 하층바이어홀(50)과 상층바이어홀(70)과의 접속신뢰성을 확보할 수 있다. 게다가, 하층바이어홀(50)의 표면이 평탄하기 때문에 상층바이어홀(70)을 겹쳐서 형성해도 다층 프린트배선판 표면의 평활성을 저하시키는 일이 없다.

Description

다층 프린트배선판{Multilayer printed wiring board}
소위, 빌드업 다층 프린트배선판은, 제 20 도(A)에 도시하는 바와 같이 바이어홀(650)에 의하여, 하층 도체회로(634)와 상층 도체회로(652)가 전기적으로 접속되어 있다. 바이어홀(650)은, 층간수지절연층(640)에 천공설치된 개구부(642)의 내면에 도금막(648)을 설치함에 의하여 형성되어 있다. 이 바이어홀(650)을 형성하는 도금막(648)의 내측에는, 상층의 층간수지절연층(660)을 형성하는 수지(660a)가 충전되어 있다. 이로 인해, 그 바이어홀(650)의 상층에 바이어홀을 도면 중 점선으로 표시하는 것과 같이 형성하면, 도금막(648)의 내측에 충전된 수지(660a)에 의해 양 바이어홀간의 접속이 곤란하게 된다.
이 때문에, 바이어홀 상에 바이어홀을 형성할 때, 즉, 고밀도화를 도모하기 위해, 배선을 개재하지 않고 바이어홀에 바이어홀을 직접 접속할 때에는, 제 21 도(Ⅰ)에 도시하는 바와 같이, 층간수지절연층(540)의 개구부(542)를 도금(548)으로 충전하는 소위 필드비어 구조에 의하여 다층 프린트 배선판을 형성하고 있다. 관계하는 기술이 본 출원인에 관련하는 특개평 2-188992호, 특개평 3-3298호, 특개평 7-34048 호에 개시되어 있다.
이 바이어홀 상에 바이어홀을 형성하는 방법에 대해서 제 20 도(B)~제 21도(Ⅰ)을 참조하여 설명하겠다.
먼저, 표면에 도체회로(534)를 형성한 기판(530)의 상하면에 하층 층간수지절연층을 형성하는 수지(540)를 도포한다. (제 20도(B)참조) 그리고, 그 층간수지절연층(540)에 바이어홀을 형성하기 위한 개구부(542)를 형성한다. (제 20 도(C)참조) 계속해서, 기판(530)의 표면에 균일하게 무전해 도금막(544)을 석출시킨 후에, 레지스터층(546)을 형성한다. (제 20 도(D)참조) 그리고, 그 레지스터층(546)의 비형성부에 전해도금막(548)을 석출시키는 것으로 바이어홀(550) 및 도체회로(552)를 형성한다.(제 20 도(E)참조) 그 후, 레지스터층(546) 및 레지스터층의 하층의 무전해도금막(544)을 박리하고 나서, 기판(530)의 표면에 하층의 층간수지절연층이 되는 수지(560)를 도포한다.(제 21 도(F)참조) 그리고, 포토에칭에 의해 그 층간수지절연층(560)에 바이어홀을 형성하기 위한 개구부(562)를 형성한다.(제 21 도(G)참조) 이어서, 기판(530)의 표면에 균일하게 무전해도금막(564)을 석출시킨 후에 레지스터층(566)을 형성하고, 그 레지스터형성층(566)의 비형성부에 전해도금막(568)을 석출시킨다.(제 21 도(H)참조) 마지막으로, 레지스터층(566) 및 레지스터층의 하층의 무전해도금막(564)을 박리하는 것으로, 상층 바이어홀(570) 및 도체회로(572)를 완성한다.(제 21 도(I)참조)
하지만, 상술한 제조방법에 관계되는 다층 프린트배선판은, 하층의 바이어홀(550)과 상층의 바이어홀(570)과의 접속신뢰성이 낮았다. 이러한 원인을 본 발명자가 연구한 바, 제 20 도(E)에 도시하는 바와 같이, 층간수지절연층(540)에 형성된 개구부(542)에 전해도금(548)을 석출시켰을 때에 바이어홀(550)의 중앙부에 리세스(recess:함입부,구덩이:550a)가 형성되기 때문이라는 사실을 발견했다. 즉, 제 21 도(F)에 도시하는 바와 같이 그 바이어홀(550) 상에 상층의 층간수지절연층으로 되는 수지(560)를 도포했을 때, 그 리세스(550a) 위의 수지(560)의 두께(h1)와, 그 리세스(550a) 이외의 부위에서의 두께(h2)가 상이하기 때문에, 제 21 도(G)에서 도시하는 바와 같이, 포토에칭에 의해 그 층간수지절연층(560)에 바이어홀을 형성하기 위한 개구부(562)를 형성했을 때에 리세스(550a) 내에 수지(560a)가 조금 남게 된다. 즉, 제 21 도(I)에 도시하는 바와 같이, 그 수지(560a)에 의해 절연되기 때문에, 하층 바이어홀(550)과 상층 바이어홀(570)과의 접속신뢰성이 저하된다는 것을 알았다.
또한, 상술한 리세스(550a) 내의 수지(560a) 이외에도 산화피막에 의해 하층바이어홀(550)과 상층바이어홀(570)과의 접속신뢰성이 저하되어 지는 것을 발견했다. 즉, 제 20도(E)에 도시하는 바와 같이, 전해도금층(548)에 의해 하층바이어홀(550)을 형성했을 때에 그 하층바이어홀(550)의 표면에 산화피막이 형성된다. 여기에서, 제 21 도(J)에서 도시하는 바와 같이, 상층층간수지절연층(560)은 열수축을 반복할 때에 그 하층바이어홀(50)과 상층바이어홀(70)을 갈라놓는 방향으로 응력이 가해진다. 이 때에 하층바이어홀(550)과 상층바이어홀(570)과의 경계면, 즉 하층바이어홀(550)의 표면에 산화피막이 형성되어 있으면, 그 하층바이어홀(550)의 표면과 상층바이어홀(570)의 하면이 분단되어, 하층바이어홀(550)과 상층바이어홀(570)과의 전기접속이 단절된다는 것을 발견했다.
필드비어 구조의 다층 프린트배선판에 있어서는 한층 더 문제가 발생한다. 제 21 도(J)를 참조하면, 상술한 필드비어 구조의 바이어홀(550,570)에 있어서, 상단면에 리세스(550a,570a)가 형성되기 때문에 기판표면의 평활성이 떨어, ⅠC칩 등을 탑재할 때의 실장신뢰성이 저하하는 경우가 있다. 관련한 과제에 대응하고 기판의 평활성을 높이기 위해, 본 출원인은 바이어홀의 상단면을 평활하게 하는 것을 안출하였다. 즉, 제 22 도(D)에 도시하는 바와 같이, 하층 바이어홀(550)과 상층 바이어홀(570) 과의 상단면을 평탄하게 함으로서, 기판을 평활화하는 것을 시도하였다. 여기에서 제 22 도(E)는, 제 22 도(D)의 E-E 횡단면, 즉 층간수지절연층(540) 상에 형성된 도체층을 도시하고 있으며, 제 22 도(D)는 제 22 도(E)의 D-D선을 따른 종단면을 도시하고 있다.
그러나, 이 바이어홀의 상면을 평탄하게 해도 제 22 도(E) 중에 도시하는 바와 같이, 도체 패턴(552)과 플레인층(553)이 병존하는 도체층을 가지는 다층 프린트배선판에 있어서는, 제 22 도(D)에서 도시하는 바와 같이, 플레인층(553)의 상측의 층간수지절연층(560)이 융기함으로 인해, 역시 기판표면을 평탄화 할 수 없다는 것이 판명되었다.
이 플레인층(553)의 상층이 융기하는 이유에 대해서는, 그 다층 프린트배선판의 제조공정을 나타내는 제 22 도(A), 제 22 도(B), 제 22 도(C), 제 22 도 (D)를 참조해서 설명하겠다. 제 22 도(A)에서 도시하는 바와 같이, 하층 층간수지절연층(540)의 상면에는 제 22 도 (E)를 참조해서 상술한 바와 같이 도체 패턴(552) 및 플레인층(553)이 함께 형성되어 있다. 여기에서, 제 22 도(B)에서 도시하는 바와 같이 상층의 층간수지절연층을 형성하기 위해 기판표면에 층간수지절연층이 되는 수지(560)를 롤코터 등으로 도포한다. 이 때에 수지(560)를 균일한 두께로 이루어도록 해도, 플레인층(553)의 상측 두께가 두껍게 되었다. 이 이유는 도체 패턴(552) 및 도체 패턴(552)에 접속되는 바이어홀(550A)(제 22 도(E)참조)의 주위는, 그 도체패턴(552)과 바이어홀(550A)과의 사이에 수지(560)가 개재하여 들어감으로 인해 그 부분은 평활하게 하는 것이 가능하다. 이에 대해, 플레인층(553) 위는 수지(560)의 개재가 불가능하기 때문에, 수지(층간수지절연층)가 팽창한다고 생각되어진다.
계속해서, 제 22 도(C)에 도시하는 바와 같이, 수지(560)에 상층의 바이어홀을 형성하기 위한 개구부(562)를 형성한다. 그 후, 제 22 도(D)에 도시하는 바와 같이 그 개구부(542)에 도금(568)을 충전하는 것에 의해 상층 바이어홀(570)을 형성한다.
또한, 바이어홀의 상단면을 평활화한 제 22 도(D)에 도시하는 다층 프린트배선판에 있어서는, 층간수지절연층(560)이 박리하기 쉽다고 하는 과제가 있었다. 즉, 수지로 형성되는 층간수지절연층(560)은, 수지로 형성되는 층간수지절연층(540)에 대하여 접착성이 높은 반면, 금속으로 형성되는 도체패턴(552), 바이어홀(550A), 플레인층(553)에 대해서는 접착성이 낮다. 여기에서, 도체패턴(552) 및 바이어홀(550B)의 주위는 그 상층 층간수지절연층(560)이 하층의 층간수지절연층(540)과 직접 접촉하고 있기 때문에 강고하게 밀착해 있다. 이에 반해, 플레인층(553)에 있어서는 그 층간수지절연층(560)이 하층의 층간수지절연층(540)에 접촉하는 것이 불가능하기 때문에 접착성에 문제가 발생하고, 이것이 층간수지절연층(560)의 박리의 원인이 된다. 제 21 도(J)를 참조하여 상술한 다층 프린트배선판에 있어서는 관계되는 박리의 문제가 발생하지 않는다. 이는, 플레인층에 형성되는 바이어홀에도 리세스가 형성되어, 그 리세스가 층간수지절연층에 대해서 앵커 효과를 발휘하기 때문이라고 추측되어진다.
한 편, 패키지기판 등의 프린트배선판의 표면에는 탑재되는 ⅠC칩 등의 전자부품과 전기적으로 접속을 취하기 때문에 납땜범프가 배설된다. 이 납땜범프는 기판표면의 도체회로상에 형성되는 이외에, 집적도를 높이는 등의 목적에서 바이어홀에 직접 형성될 때도 있다. 이 프린트배선판으로의 납땜범프의 형성에 대해서 제 23 도를 참조해서 설명하겠다.
제 23 도(A)는 종래기술에 관계하는 다층 프린트배선판(510)의 단면을 도시하고 있다. 그 다층 프린트배선판은 코어기판(530)의 상층 및 하층에 복수의 층간수지절연층(540,560)을 개재시켜 도체회로(534,552,572)를 형성한다. 최외층의 층간수지절연층(560)에는 바이어홀 용의 개구부(562)가 천공설치되며, 그 개구부(562)에는 동도금으로 이루어지는 바이어홀(570)이 형성되어 있다. 그리고, 그 바이어홀(570)에 의해 층간수지절연층(560)의 하층 도체회로(552)와의 접속이 취해지고 있다. 최외층의 층간수지절연층(560)에는 소정 직경의 개구(581)가 천공설치된 도금레지스터(580)가 형성되어 있다.
여기에서, 그 다층 프린트배선판(510)에 납땜범프를 형성할 때에는 제 23 도(B)에 도시하는 바와 같이, 다층 프린트배선판(510)에 메탈마스크(598)를 재치하고, 도금레지스터(580)의 각 개구(581,581,581)에 납땜 페이스트를 인쇄한다. 여기에서, 메탈마스크(598)에는 도금레지스터(580)의 개구(581)의 각 위치에 대응시켜, 개구(598a,598b)가 형성되어 있다. 여기에서, 바이어홀(570)에 대응시킨 개구(598b)는 상대적으로 큰 직경으로 형성되어 있고, 반대로 도체회로(572)에 대응시킨 개구(598a)는 상대적으로 작은 직경으로 형성되어 있다. 이에 따라, 바이어홀(570) 측으로 보다 많은 납땜 페이스트를 인쇄할 수 있도록 하고 있다.
납땜 페이스트를 인쇄한 후, 가열로에 다층 프린트배선판(510)을 통과시키는 것에 의해 납땜 페이스트를 리프로하고, 제 23 도(C)에 도시하는 바와 같이 납땜범프(588)을 완성시킨다. 그 후, 리프로할 때에 납땜으로부터 유출한 플럭스를 세정한다. 그리고, 제 23 도(D)에 도시하는 바와 같이, 다층 프린트배선판(510)에 IC칩(590)을, 그 ⅠC칩(590)의 납땜패드(592)가 다층 프린트배선판(510) 측의 납땜범프(588)와 대응하도록 재치하고, 가열로를 통과시킴에 의하여 그 납땜범프(588)를 용융하며, 다층프린트배선판(510)과 IC칩(590)과의 전기적 접속을 취한다. 그 이후에 리프로시에 납땜으로부터 유출한 플럭스를 세정한다.
하지만, 상술한 다층 프린트배선판에 있어서는 IC칩과의 접속이 적정하게 취해지지 않는 일이 있었다. 즉, 제 23 도(C)에 도시하는 바와 같이 요(凹)형상의 바이어홀(570) 위에 형성되는 납땜범프(588)의 높이(h3)와, 평판상의 도체회로(572) 위에 형성되는 납땜범프(588)의 높이(h4)를 동일하게 하는 것이 곤란하기 때문에, 제 23 도(D)에 도시하는 바와 같이, 다층 프린트배선판(510) 측의 납땜범프(588)의 어느 하나가 ⅠC칩(590) 측의 납땜패드(592)와 적절하게 접속할 수 없는 경우가 있었다.
또한, 제 23도(B)를 참조한 상술에서와 같이, 메탈마스크는 직경이 상이한 개구(598a,598b)를 도금레지스터(580)의 개구(581)의 각 위치에 대응시켜서 천공설치할 필요가 있기 때문에, 조정이 곤란하다. 게다가, 상술한 바와 같이, 납땜범프를 형성하기 위해 납땜을 리프로한 후, 또한 그 납땜범프와 ⅠC칩의 납땜패드와의 접속을 리프로에 의해 행한 후에 납땜으로부터 나온 플럭스를 세정할 필요가 있다. 그러나, 바이어홀(570) 내로 납땜을 충전시키고 있기 때문에 납땜의 양이 증대하고 스며 나오는 플럭스의 양이 많아지며 완전하게 세정하는 것이 어려웠다. 이로 인해, 세정후에도 플럭스가 잔류하고 배선의 단락 등의 원인이 되는 경우가 있었다. 또한, 상기 리프로 시에 다층 프린트배선판(510)에 휘어짐이 발생하고, ⅠC칩(190)과의 사이의 실장 신뢰성이 저하하는 경우가 있었다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 바는, 바이어홀과 바이어홀과의 사이의 접속신뢰성이 우수한 필드비어 구조를 가지는 다층 프린트배선판을 제공하는 데에 있다.
본 발명이 목적으로 하는 것은, 기판표면을 평탄하게 형성할 수 있음과 동시에 층간수지절연층에 박리를 발생시키지 않는 다층의 프린트배선판을 제공하려는 데에 있다.
본 발명이 목적으로 하는 것은, 납땜범프의 접속신뢰성이 우수한 다층프린트배선판을 제공하는 데에 있다.
본 발명은 하층의 바이어홀의 바로 위에 상층의 바이어홀을 형성하는 필드비어 구조를 가지는 다층 프린트배선판에 관한 것이다.
제 1 도는 본 발명의 제 1 실시형태에 관계되는 다층 프린트배선판을 나타내는 단면도.
제 2 도 내지 제 6 도는, 본 발명의 제 1 실시형태에 관계되는 다층 프린트배선판의 제조공정을 도시하는 도면.
제 7 도는 본 발명의 제 2 실시형태에 관계되는 다층 프린트배선판을 나타내는 단면도.
제 8 도 ~ 제 10 도는, 본 발명의 제 2 실시형태에 관계되는 다층 프린트배선판의 제조공정을 도시하는 도면.
제 11 도는, 본 발명의 제 3 실시형태에 관계되는 다층 프린트배선판을 나타내는 단면도.
제 12 도는, 제 11 도의 B-B 횡단면을 나타내는 단면도.
제 13 도 ~ 제 16 도는, 본 발명의 제 3 실시형태에 관계되는 다층 프린트배선판의 제조공정도.
제 17 도는, 본 발명의 제 4 실시형태에 관계되는 다층 프린트배선판을 나타내는 단면도.
제 18 도는, 본 발명의 제 4 실시형태에 관계되는 다층 프린트배선판의 제조공정도.
제 19 도는, 본 발명의 제 4 실시형태의 변형 예에 관계되는 다층 프린트배선판을 나타내는 단면도.
제 20 도(A)는, 종래기술에 관계되는 다층 프린트배선판의 단면도이며, 제 20 도(B), 제 20 도(C), 제 20 도(D), 제 20 도(E) 는, 종래 기술에 관계되는 다층 프린트배선판의 제조공정도.
제 21 도 (F), 제 21 도 (G), 제 21 도 (H), 제 21 도 (I), 제 21 도 (J)는 종래 기술에 관계되는 다층 프린트배선판의 제조공정도.
제 22 도 (A), 제 22 도 (B), 제 22 도 (C), 제 22 도 (D)는 종래 기술에 관계되는 다층 프린트배선판의 제조공정도. 제 22 도 (E)는 제 22 도 (D)의 E-E 단면도.
제 23 도 (A), 제 23 도 (B), 제 23 도 (C), 제 23 도 (D)는 종래 기술에 관계되는 다층 프린트배선판의 제조공정도.
상술한 목적을 달성하기 위해 본 발명은 층간수지절연층과 도체회로를 상호 적층하여 이루어지는 다층 프린트 배선판에 있어서,
하층의 층간수지절연층에는 개구부가 설치되어지고, 그 개구부에는 도금층이 충전되어 표면이 평탄한 하층바이어홀이 형성되어지며, 해당 하층바이어홀의 상층 측에 상층바이어홀이 형성되어지는 것을 기술적 특징으로 한다.
본 발명에 있어서는 하층바이어홀의 상층 측의 층간수지절연층에 상층바이어홀을 형성하기 위한 개구를 형성할 때에, 하층바이어홀의 표면이 평탄하기 때문에 수지가 남는 일이 없다. 이로 인해, 하층바이어홀과 상층바이어홀과의 접속신뢰성을 확보할 수 있다. 또한, 하층바이어홀의 표면이 평탄하기 때문에 상층바이어홀을 겹쳐서 형성하여도 다층 프린트배선판 표면의 평활성을 저하시키는 일이 없다.
본 발명의 적합한 양태에 있어서, 하층바이어홀의 표면은 조화(粗化)처리되어 있기 때문에 그 표면에 산화 피막이 형성되었다 하더라도 하층 바이어홀과 상층바이어홀과의 접속신뢰성을 유지하는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 하층의 층간수지절연층의 개구부의 측면이 조화처리되어 있기 때문에, 그 개구부 내에 형성되는 바이어홀과의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 상층바이어홀 및 도체회로의 표면이 조화처리되어 있기 때문에, 그 상층바이어홀 및 도체회로 상에 형성되는 납땜패드 혹은 층간수지절연층과의 사이의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 하층의 층간수지절연층이 열가소성수지와 열경화성수지의 복합체 또는 주로 열가소성수지로부터 이루어지며, 인성이 높기 때문에 그 층간수지절연층의 개구부에 바이어홀용 도금을 충전하여도 층간수지절연층에 크랙이 발생하기 어렵다.
본 발명의 적합한 양태에 있어서는, 바이어홀 직경 대 층층간수지절연층의 두께의 비가 1을 넘는다. 즉, 도금에 의해 바이어홀을 형성하는 공정에 있어서, 바이어홀을 형성하는 개구부는 개구 직경에 비하여 깊이가 그다지 깊지 않기 때문에 도금액이 그 개구부내에 충분히 들어가고, 효율적으로 바이어홀을 도금으로 형성하는 것이 가능하다. 한편, 바이어홀 직경 대 층층간수지절연층의 두께의 비는 4 이하로 설정된다. 즉, 도금에 의해 바이어홀을 형성하는 공정에 있어서, 바이어홀을 형성하는 개구부의 개구직경이 깊이에 비하여 그다지 크지 않기 때문에 도금시간을 조정하는 것으로 바이어홀의 표면을 평활하게 형성하는 것이 가능하다.
상술한 목적을 달성하기 위해 본 발명은, 층간수지절연층과 도체회로를 상호 적층하는 다층 프린트배선판에 있어서,
하층의 층간수지절연층에는 개구부가 설치되어지며, 그 개구부에는 도금층이 충전되어 하층 바이어홀이 형성되고, 해당 하층 바이어홀의 표면의 조화층(粗化層)을 개재하여 상층 바이어홀이 형성되는 것을 기술적 특징으로 한다.
본 발명에 있어서는, 하층의 바이어홀과 상층의 바이어홀이 하층바이어홀의 표면에 형성되어진 조화층을 개재하여 접속되어 있기 때문에, 그 하층 바이어홀의 표면에 산화피막이 형성되어도 하층바이어홀과 상층바이어홀과의 접속신뢰성을 유지하는 것이 가능하다.
본 발명의 적합한 양태에 있어서, 하층바이어홀의 중앙부에 리세스가 형성되어 있기 때문에 그 리세스에 수직으로 조화층이 형성되어 있다. 이 때문에, 하층바이어홀과 상층바이어홀을 강고하게 접속하며 하층바이어홀과 상층바이어홀과의 접속신뢰성을 유지하는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 하층의 층간수지절연층의 개구부의 측면이 조화처리되어 있기 때문에, 그 개구부내에 형성되는 바이어홀과의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 상층바이어홀 및 도체회로의 표면이 조화처리되어 있기 때문에, 그 상층바이어홀 및 도체회로 상에 형성되는 납땜패드 혹은 층간수지절연층과의 사이의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 하층의 층간수지절연층이 열가소성수지와 열경화성수지의 복합체 또는 주로 열가소성수지로부터 이루어지며, 인성이 높기 때문에 그 층간수지절연층의 개구부에 바이어홀 용의 도금을 충전하여도 층간수지절연층에 크랙이 발생하기 어렵다.
본 발명의 적합한 양태에 있어서는, 바이어홀 직경 대 층층간수지절연층의 두께의 비가 1을 넘는다. 즉, 도금에 의해 바이어홀을 형성하는 공정에 있어서, 바이어홀을 형성하는 개구부는 개구 직경에 비하여 깊이가 그다지 깊지 않기 때문에 도금액이 그 개구부내에 충분히 들어가고, 효율적으로 바이어홀을 도금으로 형성하는 것이 가능하다.
상술한 목적을 달성하기 위해 본 발명은, 층간수지절연층과 도체층을 상호 적층하여 이루어지는 다층 프린트배선판에 있어서,
상기 도체층내의 적어도 1층이 바이어홀에 접속되는 도체패턴과 바이어홀을 내부에 가지는 플레인층을 가지고,
상기 도체패턴에 접속되는 바이어홀은 도금층이 충전되어 표면이 평탄하게 형성되며, 상기 플레인층 내에 구비된 바이어홀은 도금층이 충전되어 표면에 리세스가 형성되어 있는 것을 기술적 특징으로 한다.
본 발명에 있어서는, 플레인층 내에 구비된 바이어홀에 리세스가 형성되어 있으며, 그 리세스가 앵커로 되어 플레인층과 상층의 층간수지절연층과의 밀착성을 높이기 때문에, 그 층간수지절연층에 박리가 생기기 어렵다. 또한, 제조공정에 있어서 플레인층의 상층에 층간수지절연층을 형성하는 수지를 도포할 때에 플레인층의 바이어홀의 리세스 내로의 수지의 개재가 가능하고, 해당 층간수지절연층, 즉 다층 프린트배선판의 표면을 평탄하게 형성하는 것이 가능하다. 이로 인해, ⅠC칩 등을 탑재할 때의 실장신뢰성을 높이는 것이 가능하게 된다. 한 편, 도체패턴에 접속되는 바이어홀의 표면이 평탄하기 때문에, 그 바이어홀의 상층에 바이어홀을 겹쳐서 형성하여도 다층 프린트배선판의 표면의 평활성을 저하시키는 일은 없다.
본 발명의 적합한 양태에 있어서는, 층간수지절연층의 개구부의 측면이 조화처리되어 있기 때문에 그 개구부내에 형성되는 바이어홀과의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서, 바이어홀을 내부에 가지는 플레인층의 표면은 조화처리되어 있기 때문에 상층의 층간수지절연층과의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서, 플레인층내에 구비되는 바이어홀의 리세스의 깊이는 5μm 이상이기 때문에 충분한 앵커 효과를 발휘하며, 플레인층과 상층의 층간수지절연층과의 밀착성을 높이고, 그 층간수지절연층에 박리를 발생시키지 않는다. 또한, 제조공정에 있어서 플레인층의 상층에 층간수지절연층을 형성하는 수지를 도포할 때에 그 플레인층의 바이어홀의 리세스 내로 수지를 개재하는 것에 의해 해당 층간수지절연층을 평탄하게 형성하는 것이 가능하다. 한 편, 플레인층 내에 구비되는 바이어홀의 리세스의 깊이는 50μm 이하로 함으로 인해 도체 패턴에 접속되는 바이어홀의 표면을 평탄하게 하는 것이 가능하게 된다.
본 발명의 적합한 양태에 있어서, 플레인층의 면적은 0.01~10 d㎡ 로 하기 때문에 그 플레인층내에 구비된 바이어홀의 충전된 도금표면에 리세스를 형성함과 동시에, 도체 패턴에 접속되는 바이어홀의 충전된 도금 표면을 평탄하게 형성하는 것이 가능하게 된다.
상술한 목적을 달성하기 위해 본 발명은 층간수지절연층과 도체회로를 상호 적층해서 이루어지는 다층 프린트배선판에 있어서,
최외층의 층간수지절연층 상에 배설된 도체회로 상에 형성된 납땜범프와,
그 최외층의 층간수지절연층에 천공설치된 개구부에 도금층이 충전되어 이루어지는 바이어홀 상에 형성된 납땜범프를 구비하는 것을 기술적 특징으로 한다.
본 발명에 있어서는, 개구부에 도금층을 충전하는 것으로서 바이어홀의 표면의 높이를 납땜범프가 형성되는 도체회로의 높이와 동일하게 하고 있다. 따라서, 바이어홀과 도체회로에 같은 양의 납땜 페이스트를 인쇄함으로서, 해당 바이어홀에 형성되는 납땜범프와 도체회로에 형성되는 납땜범프의 높이를 동일하게 하는 것이 가능하다. 이로 인해, 납땜범프의 접속신뢰성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서, 바이어홀의 중앙부에 리세스가 형성되어 있기 때문에 바이어홀과 납땜범프를 강고하게 접속하며 납땜범프의 접속신뢰성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 최외층의 층간수지절연층의 개구부의 측면이 조화처리되어 있기 때문에, 그 개구부내에 형성되는 바이어홀과의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 바이어홀 및 도체회로의 표면이 조화처리되어 있기 때문에, 그 상층바이어홀 및 도체회로 상에 형성된 납땜범프와의 사이의 밀착성을 높이는 것이 가능하다.
본 발명의 적합한 양태에 있어서는, 도금을 충전하여 형성되는 바이어홀 표면에 귀금속을 개재하여 납땜범프가 형성되어 있기 때문에, 동 등으로 이루어지는 바이어홀 표면과 납땜범프와의 사이에 산화피막이 형성되지 않고 바이어홀과 납땜범프와의 밀착성을 높이는 것이 가능하다.
본 발명의 제 1 실시형태에 관계되는 다층 프린트배선판의 구성에 대해서 다층 프린트배선판의 단면을 나타내는 제 1 도를 참조해서 설명하겠다. 도면 중에 도시하는 다층 프린트배선판(10)은, 상면에 도시하지 않은 ⅠC칩의 범프 측에 접속하기 위한 납땜범프(88U)가 형성되어 있고, 하면 측에 도시하지 않은 마더보드의 범프에 접속하기 위한 납땜범프(88D)가 형성되어, 그 ⅠC칩 - 마더보드 사이의 신호 등의 교환 역할을 수행하는 패키지기판으로 구성되어 있다.
다층 프린트배선판(10)의 코어기판(30)의 상면측 상층 및 하면측 상층(여기에서, 상층이라는 것은 기판(30)을 중심으로 해서 상면에 대해서는 상측을, 기판의 하면에 대해서는 하측을 의미한다)에는, 그랜드층이 되는 내층동패턴(34,34)이 형성되어 있다. 또한, 내층동패턴(34)의 상층에는, 하층 층간수지절연층(40)을 개재시켜 신호선을 형성하는 도체회로(52), 또한 그 층간수지절연층(40)을 관통하여 하층바이어홀(50)이 형성되어 있다. 하층바이어홀(50) 및 도체회로(52)의 상층에는, 상층 층간수지절연층(60)을 개재하여 최외층의 도체회로(72) 및 그 층간수지절연층(60)을 관통하는 바이어홀(70)이 형성되어 있다.
상면측의 당해 도체회로(72), 상층바이어홀(70)에는 납땜범프(88U)를 지지하는 납땜패드(86U)가 형성되어 있다. 여기에서, ⅠC칩 측의 납땜패드(86U)는 직경 133 μm 로 형성되어 있다. 한편, 하면 측의 당해 도체회로(72), 상층 바이어홀(도시하지 않음)에는 납땜범프(88D)를 지지하는 납땜패드(86D)가 형성되어 있다. 여기에서, 마더보드 측의 납땜패드(86D)는 직경 600 μm 로 형성되어 있다.
상기 다층 프린트배선판(10)에 있어서는, 하층바이어홀(50)의 표면이 평탄하기 때문에 하층바이어홀(50)과 상층바이어홀(70)과의 접속신뢰성을 확보할 수 있으며, 다층 프린트배선판의 표면의 평활성을 저하시키는 일이 없다. 즉, 제 21 도 (I)를 참조해서 상술한 종래 기술에 관계되는 필드비어구조의 다층 프린트배선판에 있어서는, 하층바이어홀(150)에 리세스(150a)가 생기기 때문에 그 리세스(150a)에 절연체인 수지(160a)가 남게 되어 하층바이어홀(150)과 상층바이어홀(170)과의 접속신뢰성을 저하시키고 있었다. 이에 대해, 제 1 도 중에 도시한 바와 같이 본 실시형태의 다층 프린트배선판(10)에 있어서는, 하층바이어홀(50)의 표면이 평탄하기 때문에, 하층바이어홀(50)과 상층바이어홀(70)과의 사이에 수지의 개재 없이 접속신뢰성을 확보할 수 있다. 또한, 제 21 도 (I) 에 도시하는 종래 기술에 관계되는 다층 프린트배선판에 있어서는, 상층바이어홀(170)에 리세스가 생기기 때문에 기판의 평활성을 저하하게 했으나, 본 실시형태의 다층 프린트배선판(10)에서는 기판표면을 평활하게 형성하는 것이 가능하기 때문에 그 다층 프린트배선판(패키지 기판)에 탑재되는 ⅠC칩의 실장 신뢰성을 높이는 것이 가능하게 된다.
동으로 이루어지는 바이어홀(50)과 그 바이어홀(50)이 형성된 수지로 된 층간수지절연층(40)과의 사이에는, 양자의 열팽창률의 차이로부터 열수축할 때에 큰 응력이 가해진다. 여기에서, 제 20 도 (A)를 참조해서 상술한 종래 기술에 관계되는 내측에 수지(260a)를 충전하는 구성의 바이어홀(250)에 있어서는, 발생한 응력을 동도금(248)내부의 수지(260a)측으로 인가하게 되었다. 이에 반해, 본 실시형태의 다층 프린트배선판(10)에 있어서는, 층간수지절연층(40,60)의 개구부(42,62)에 바이어홀 용의 전해 동도금(48,68)을 충전하고 있기 때문에 내측으로 응력을 인가하는 것이 불가능하게 된다. 이 때문에, 그 다층 프린트배선판(10)에 있어서는, 하층 층간수지절연층(40) 및 상층 층간수지절연층(60)에 인성이 높은 열가소성수지와 열경화성수지의 복합체를 사용함으로서, 그 응력에 따른 크랙의 발생을 방지하고 있다. 여기에서는 열가소성수지와 열경화성수지의 복합체를 사용하고 있으나, 그 대신 인성이 높은 불소수지 등의 열가소성수지를 주로 사용하여 층간수지절연층(40,60)을 형성하는 것도 가능하다.
또한, 제 1 도에 도시하는 바와 같이, 하층바이어홀(50)의 표면, 즉 하층바이어홀(50)과 상층바이어홀(70)과의 경계면은 조화(粗化)처리된 조화층(58)이 형성되어 있기 때문에 양자는 강고하게 접합해 있다. 이로 인해, 그 하층바이어홀(50)의 표면에 산화피막이 형성되어, 층간수지절연층(60)의 열수축에 의해 그 하층바이어홀(50)과 상층바이어홀(70)을 분리시키는 방향으로 응력이 가해진다고 해도 하층바이어홀(50)과 상층바이어홀(70)과의 접속신뢰성을 유지하는 것이 가능하다. 그리고, 하층 층간수지절연층(40) 및 상층 층간수지절연층(60)의 개구부(42,62)의 측면(42a,62a)은, 도면 중에 도시하는 바와 같이, 조화 처리되어 있기 때문에 그 개구부(42,62) 내에 형성되는 바이어홀(50,70)과의 밀착성을 높이는 것이 가능하다. 게다가, 상층바이어홀(70) 및 도체회로(72,52)의 표면은 조화 처리되어 조화층(78,58)이 형성되어 있기 때문에 그 상층바이어홀(70), 도체회로(72) 상에 형성되는 납땜패드(86U)와의 밀착성 및 도체회로(52)상에 형성되는 층간수지절연층(60)과의 사이의 밀착성을 높이는 것이 가능하다.
계속해서, 제 1 도에 도시하는 패키지기판의 제조공정에 대해서 제 2 도 ~ 제 6 도를 참조하여 설명하겠다.
(1) 두께 1mm 의 BT(비스머레이미드트리아진)수지 또는 글래스에폭시수지로 이루어지는 코어기판(30)의 양면에 18 μm 의 동박(32)이 라미네이트되어 있는 동장(copper-clad:銅張)적층판(30A)을 출발재료로 하였다. (제 2 도의 공정(A)참조) 우선, 이 동장적층판(30A)을 패턴형상으로 에칭하는 것에 의해, 기판(30)의 양면에 내층동패턴(도체회로)(34)을 형성한다. (제 2 도의 공정(B)참조)
거기에, 내층동패턴(34)을 형성한 기판(30)을 물로 씻고, 건조시킨 후, 유산동 8g/1, 유산니켈 0.6g/1, 구연산 15g/1, 차아인산나트륨 29g/1, 호우산 31g/1, 계면활성제 0.1g/1로 된 pH=9 의 무전해 도금액에 침지하고, 그 내층동패턴(34)의 표면에 두께 3 μm 의 동-니켈-인으로 된 조화층(38)을 형성한다.(제 2 도의 공정(C)참조).
그 기판(30)을 물로 씻고, 0.1mol/1 호우불화 주석-1.0mol/1 치오 뇨소액으로 된 무전해 주석 치환도금욕에 50℃ 에서 1 시간 침지하고, 조화층 표면에 0.3 μm 의 주석층(도시하지 않음)을 형성한다.
또한, 기판(30)의 표면에 수지를 도포하고, 기판의 평활화를 도모하는 것도 가능하다. 이 경우에는, 내층동패턴(34)을 형성한 기판(30)(공정(B))을 물로 씻고, 건조시킨 후, 산화욕(흑화욕)으로써,
NaOH(10g/1), NaCIO2(40g/1), Na3PO4(6g/1),
환원욕으로써, NaOH(10g/1), NaBH4(6g/1)를 사용한 산화 - 환원 처리에 의해, 내층동패턴(34)의 표면에 조화(粗化)층(38)을 형성한다.
하기의 수지충전제 조제용의 원료조성물을 혼합, 혼련해서 수지 충전제를 얻는다.
[수지조성물①]
비스페놀 F형 에폭시모노머(유화셸제, 분자량 310, YL983U) 100 중량부, 표면에 시란커플링제가 코팅되어진 평균입경 1.6 μm의 SiO2구상입자(어드머택제, CRS 1101-CE, 여기에서 최대 입자의 크기는 후술하는 내층 동패턴의 두께(15μm)이하로 한다) 170 중량부, 레벨링제(산놉코제, 페레놀S4) 1.5 중량부를 교반 혼합하는 것에 의해, 그 혼합물의 점도를 23±1℃ 에서 45,000 ~ 49,000 cps 로 조정하여 얻는다.
[경화제조성물②]
이미다졸 경화제(서국화성제, 2E4MZ-CN) 6.5 중량부.
얻어진 수지충전제를 조제 후 24시간 이내에 기판(30)의 양면에 롤코터를 사용해서 도포함에 의해, 도체회로(내층동패턴)(34)와 도체회로(34)와의 사이에 충전하고, 70℃에서 20분간 가열, 건조시킨다.
상기의 처리를 끝낸 기판(30)의 편면을, # 600의 벨트연마지(삼공리화학제)를 사용한 밸트샌더 연마에 의해, 내층동패턴(34)의 표면에 수지충전제(40)가 남지 않도록 연마하고, 계속해서 상기 밸트 샌더연마에 의한 흔적을 없애기 위한 버프연마를 행한다. 계속해서, 100℃ 에서 1시간, 120℃ 에서 3시간, 150℃ 에서 1시간, 180℃ 에서 7시간의 가열처리를 행하고 수지충전제를 경화한다.
도체회로를 형성한 기판에 알카리탈지해서 소프트에칭하고, 이어서 염화팔라듐과 유기산으로 이루어지는 촉매용액으로 처리해서, Pd촉매를 부여하고 이 촉매를 활성화한 후, 유산동 3.2×10-2mo1/1, 유산 니켈 3.9×10-3mo1/1, 착화(錯化)제 5.4×10-2mo1/1, 차아인산나트륨 3.3×10-1mo1/1, 호우산 5.0×10-1mo1/1, 계면활성제(일신화학공업제, 서피놀 465)) 0.1g/1, PH = 9 로 된 무전해 도금액에 침지하고, 침지 1분후에, 4초당 1회의 비율로 종 및, 횡 진동시켜, 도체회로의 표면에 Cu-Ni-P 로 된 침상합금의 피복층과 조화층을 형성한다.
거기에, 호우불화주석 0.1mo1/1, 치오뇨소 1.0mo1/1, 온도 35℃, PH = 1.2 의 조건으로 Cu-Sn 치환반응시켜, 조화층의 표면에 두께 0.3 μm Sn 층을 설치한다. 이로 인해, 기판표면을 평활화하는 것도 가능하다.
이어서 제조공정의 설명을 계속하겠다.
(2)여기에서, 하기 B 의 층간수지절연 제조제 용의 원료조성물을 교반 혼합하고, 점액 1.5 Pa·s 로 조정해서 층간수지절연제(하층용)를 얻는다.
이어서, 하기 A 의 무전해 도금용 접착제조제용의 원료조성물을 교반 혼합하고, 점도 7 Pa·s 로 조정해서 무전해 도금용 접착제용액(상층용)을 얻는다.
A. 무전해 도금용 접착제조제용의 원료조성물(상층용 접착제)
[수지조성물①]
크레졸 노볼락형 에폭시수지(일본화약제, 분자량2500)의 25 % 아크릴화물을 80 wt % 의 농도로 DMDG 에 용해시킨 수지액을 35 중량부, 감광성 모노머(동아합성제, 아로닉스M315) 3.15 중량부, 소포제(산놉코제, S-65) 0.5 중량부, NMP 3.6 중량부를 교반 혼합하여 얻는다.
[수지조성물②]
폴리에텔술폰(PES) 12 중량부, 에폭시수지입자(삼양화성제, 폴리머 폴)의 평균입경 1.0 μm 의 것을 7.2 중량부, 평균입경 0.5 μm 의 것을 3.09 중량부를 혼합한 후, 이어서 NMP30 중량부를 첨가하고, 비즈밀로 교반 혼합하여 얻는다.
[경화제조성물③]
이미다졸경화제(서국화성제, 2E4MZ-CN) 2 중량부, 광개시제(시바가이기제, 이라큐어 I-907) 2 중량부, 광증감제(일본화약제, DETX-S) 0.2 중량부, NMP 1.5 중량부를 교반 혼합하여 얻는다.
B. 층간수지절연 제조제 용의 원료조성물(하층용 접착제)
[수지조성물①]
크레졸 노블락형 에폭시수지(일본화약제, 분자량2500)의 25 % 아크릴화물을 80 wt % 의 농도로 DMDG로 용해시킨 수지액을 35 중량부, 감광성모노머(동아합성제, 아로닉스M315) 4 중량부, 소포제(산놉코제, S-65) 0.5 중량부, NMP 3.6 중량부를 교반 혼합하여 얻는다.
[수지조성물②]
폴리에텔술폰(PES) 12 중량부, 에폭시수지입자(삼양화성제, 폴리머 폴)의 평균입경 0.5 μm 의 것을 14.49 중량부를 혼합한 후, 이어서 NMP30 중량부를 첨가하고, 비즈밀로 교반 혼합하여 얻는다.
[경화제조성물③]
이미다졸경화제(서국화성제, 2E4MZ-CN) 2 중량부, 광개시제(시바가이기제, 이라큐어 I-907) 2 중량부, 광증감제(일본화약제,DETX-S) 0.2 중량부, NMP 1.5 중량부를 교반 혼합하여 얻는다.
(3) 상기의 기판의 양면에, 상기(2)에서 얻어진 점도 1.5 Pa·s 의 층간수지절연제(하층용)를 조제 후, 24 시간 이내에 롤코터로 도포하고, 수평상태에서 20분간 방치하고 나서, 60℃ 에서 30분의 건조(프리베이크)를 행하고, 계속해서 상기(2)에서 얻어진 점도 7 Pa·s 의 감광성의 접착제용액(상층용)을 조제 후 24시간이내에 도포하고, 수평상태에서 20분간 방치하고 나서, 60℃ 에서 30분의 건조(프리베이크)를 행하여, 두께 35 μm 의 층간수지절연층(40)을 형성한다.(제 2 도의 공정(D)참조)
하층 층간수지절연층(40)을 형성한 기판(30)의 양면에, 소정 직경의흑색원이 인쇄된 포토마스크 필름을 밀착시켜, 초고압수은등에 의해 500 mJ/㎠ 로 노광한다. 이를 DMDG 용액으로 스프레이 현상하고, 거기에 해당 기판을 초고압수은등에 의해 3000 mJ/㎠ 로 노광하고, 100℃ 에서 1시간, 그 후 150℃ 에서 5시간의 가열처리(포스트베이크)를 하는 것에 의해, 포토 마스크 필름에 상당하는 치수 정도가 우수한 60 μm?? 의 개구(바이어홀 형성용 개구부(42):저부 61μm, 상부 67μm)를 가지는 두께 20 μm 의 층간수지절연층(40)을 형성한다.(제 3 도의 공정(E)참조) 그리고, 바이어홀이 되는 개구(42)에는 주석도금층(도시하지 않음)을 부분적으로 노출시켰다.
(4) 개구부(42)가 형성된 기판(30)을 크롬산에 2분간 침지하고, 층간수지절연층(40)의 표면의 에폭시 수지입자를 용해 제거함에 의하여 그 층간수지절연층(40)의 표면에 깊이 4μm 조화면을 형성한다. 이 조화면은 개구부(42)내부의 측면(42a)에 대해서도 동일하게 형성된다.(제 3 도의 공정(F)참조) 그 후, 중화용액(시프레이社제)에 침지하고 나서 물로 씻어낸다.
또한, 조면화처리한 해당 기판의 표면에 팔라듐촉매(어토택제)를 부여하는 것에 의해, 층간수지절연층(40)의 표면 및 바이어홀용 개구(42)의 내벽면에 촉매핵을 형성한다.
(5) 이하의 조성의 무전해 동 도금수용액 중에 기판을 침지하고, 조면 전체에 두께 0.6 μm 의 무전해 동도금막(44)을 형성한다. (제 3 도의 공정(G)참조)
[무전해 도금액]
EDTA 150 g/1
유산동 20 g/1
HCHO 30 ㎖/1
NaOH 40 g/1
α, α'-비피리딜 80 ㎎/1
PEG 0.1 g/1
(6) 상기(5)에서 형성한 무전해 동도금막(44) 위에 시중판매의 감광성 드라이필름을 펴서 붙이고, 마스크를 재치해서 100 mJ/㎠ 로 노광, 0.8 % 탄산나트륨으로 현상처리하며, 두께 20 μm 로 L/S = 25/25 μm의 도금 레지스터(46)를 설치한다.(제 3 도의 공정(H)참조)
(7) 뒤이어, 레지스터 비형성부분에 이하의 조건으로 전해 동도금을 시행하고, 두께 20 μm 의 전해 동도금막(48)을 석출해서 그 도금막에 의하여 개구부(42) 안을 충전한다. ( 제 4 도의 공정(I)참조)
액조건 : 유산동 · 5 수화물 60g/l
유산 190g/l
염소이온 40ppm
레벨링제(어트택제 HL) 40ml/l
광택제 (어트택제 UV) 0.5ml/l
조작조건 : 바브링 3.001/분 전류밀도 0.5A/d㎡
설정전류치 0.18A 도금 시간 130분
(8) 도금레지스터(46)를 5% KOH 로 박리제거 한 후, 그 도금레지스터(46) 아래의 무전해도금막(44)을 유산과 과산화수소의 혼합액으로 에칭 처리해서 용해제거하고, 무전해도금막(44)과 전해 동도금막(48)으로 형성되는 두께 약 20 μm 의 도체회로(52) 및 바이어홀(50)을 형성한다. (제 4 도의 공정(J)참조)
제 1 실시형태의 제조방법은 정법에 의한 전해 동도금과 비교해서, 도금면을 평활화하기 위해 레벨링제의 분량을 증가시키고, 도금면에 광택을 부여하는 광택제의 분량을 감소시키고, 설정 전류치를 줄이며, 도금시간을 길게 하여, 즉, 소전류로 장시간에 걸쳐서 전해 도금을 행하는 것으로 바이어홀(50)의 표면을 평활하게 한다.
또한, 본 실시형태에서는 바이어홀 직경(개구부(42)의 개구 지름 : 67 μm)과 층층간수지절연층(40)의 두께(20 μm)와의 비가, 3.35 로 설정되어 있다. 여기에서, 바이어홀 직경과 층층간수지절연층의 두께와의 비가 1 이하에서는 상기 도금 공정에 있어서, 개구부(42)의 개구 직경에 비하여 깊이가 너무 깊어서 도금액이 그 개구부(42) 내로 충분히 들어가지 않아 효율적으로 도금을 행할 수 없다. 한 편, 바이어홀 직경 대 층층간수지절연층의 두께의 비가 4 를 넘으면, 바이어홀을 형성하는 개구부의 개구 직경이 깊이에 비해 너무 크기 때문에 도금 시간을 매우 길게 하지 않는 한, 중앙에 리세스가 생기게 되고 바이어홀의 표면을 평활하게 형성하는 것이 불가능하다. 이로 인해, 바이어홀 지름 대 층층간수지절연층의 두께의 비는 1 이상 4 이하인 것이 바람직하다.
또한, 도체회로(52)의 두께는 20 μm 이하가 적합하고, 40 μm 이하인 것이 바람직하다. 이는, 도체회로의 두께는 상술한 도금레지스터(46)의 두께에 따라 정해지지만, 광학적으로 형성되는 도금레지스터의 두께가 40 μm 을 넘도록 하면 해상도가 저하해서 소망하는 형상을 구성하기 어렵기 때문이다.
(9) 계속해서, 기판(30)의 도체회로(52) 및 바이어홀(50)에 대해 상기(2)와 동일하게 해서 조화층(58)을 형성한다.(제 4 도의 공정(K)참조)
(10) 상기(2) ~ (8)의 공정을 반복하는 것에 의해, 상층의 도체회로를 형성한다. 즉, 기판(30)의 양면에 무전해 도금용 접착제를 도포하고, 수평상태에서 방치하고 나서 건조를 행한다. 그 후, 포토마스크 필름을 밀착시켜, 노광·현상하고, 바이어홀 형성용 개구(62)를 가지는 두께 20 μm의 층간수지절연층(60)을 형성한다.(제 4 도의 공정(L)참조) 다음으로, 그 층간수지절연층(60)의 표면을 조면처리 한 후, 그 조면화처리를 한 기판(30)의 표면에, 무전해 동도금막(64)을 형성한다.(제 5 도의 공정(M)참조) 계속해서, 무전해 동도금막(64) 위에 도금레지스터(66)를 설치한 후, 레지스터 비형성 부분에 전해 동도금막(68)을 형성한다.( 제 5 도의 공정(N)참조) 그리고, 도금 레지스터(66)를 박리 제거한 후, 그 도금레지스터(66) 아래의 무전해 도금막(64)을 용해제거하고 상층바이어홀(70) 및 도체회로(72)를 형성한다. (제 5 도의 공정(O)참조) 거기에, 그 상층바이어홀(70) 및 도체회로(72)의 표면에 조화층(78)을 형성하고, 패키지 기판을 완성한다. (제 6 도의 공정(P)참조)
(11) 계속해서, 상술한 패키지 기판에 납땜범프를 형성한다. 우선, 납땜범프용 솔더레지스터 조성물의 조정에 대해서 설명하겠다. 여기에서는, DMDG로 용해시킨 60 중량 % 의 크레졸노볼락형 에폭시수지(일본화약제)의 에폭시기 50 % 을 아크릴화한 감광성 부여의 올리고머(분자량4000)를 46.67 g, 메틸에틸케톤에 용해시킨 80 중량 % 의 비스페놀A 형 에폭시수지(유화셸제,에피코트1001) 15.0g, 이미다졸 경화제(서국화성제, 2E4MZ-CN) 1.6 g, 감광성 모노머인 다가아크릴모노머(일본화약제, R604) 3 g, 동일하게 다가아크릴모노머(공영사화학제, DPE6A) 1.5 g, 분산계소포제(산놉코사제, S-65) 0.71 g 을 혼합하고, 이 혼합물에 대해 광개시제로서의 벤조페논(관동화학제)을 2 g, 광증감제로서의 미히라케톤(관동화학제)을 0.2 g 더해서, 점도를 25℃ 에서 2.0 Pa·s 로 조정한 솔더레지스터 조성물을 얻는다.
(12)상기 (10)에서 얻어진 기판(30) 양면에, 상기 솔더레지스터 조성물을 45 μm 의 두께로 도포했다. 이어서, 70℃ 에서 20분간, 70℃ 에서 30분간의 건조처리를 행한 후, 원형패턴(마스크 패턴)이 그려진 두께 5mm 의 포토 마스크 필름(도시하지 않음)을 밀착시켜 재치하고, 1000 mJ/㎠ 의 자외선에서 노광하고, DMTG 현상처리 하였다. 그리고 나서, 80℃ 에서 1시간, 100℃ 에서 1시간, 120℃ 에서 1시간, 150℃ 에서 3시간의 조건으로 가열처리하고, 납땜패드 부분(바이어홀과 그랜드부분을 포함한다)에 개구(개구직경 200 μm)(81)를 가지는 솔더레지스터층(두께 20 μm)(80)을 형성했다. (제 6 도의 공정(Q)참조) 패드부(개구)(81)의 개구 직경은 상면 측 133 μm, 하면 측 600 μm이다.
(13) 다음으로, 염화니켈 2.31×10-1mo1/1, 차아인산나트륨 2.8×10-1mo1/1, 구연산나트륨 1.85×10-1mo1/1 로 부터 이루어지는 pH = 4.5 의 무전해 니켈도금액에 그 기판(30)을 20분간 침지해서, 개구부(81)에 두께 5 μm 의 니켈도금층(82)을 형성했다. 거기에, 그 기판을 시안화금칼륨 4.1×10-2mo1/1, 염화암모늄 1.87×10-1mo1/1, 구연산나트륨 1.16×10-1mo1/1, 차아인산나트륨 1.7×10-1mo1/1 로 된 무전해 금도금액에 80℃ 의 조건으로 7분 20초간 침지해서, 니켈도금층(81) 상에 두께 0.03 μm 의 금도금층(84)을 형성하는 것으로서, 상면에 직경 133 μm의 납땜패드(86U)를, 하면에 직경 600 μm의 납땜패드(86D)를 형성한다. (제 6 도의 공정(R) 참조)
(14) 두께 40 μm, 직경 160 μm의 개구를 가지는 메탈 마스크(도시하지 않음)를 재치하고, 솔더레지스터층(80)의 개구부(81) 내의 상면측 납땜 패드(86U)에 평균입자 지름 20 μm 의 납땜 페이스트를 인쇄하고, 동일하게 하면 측의 납땜패드(86D)에 납땜페이스트를 인쇄한 후, 200℃에서 가열 리프로 하고, 상면 측 납땜패드(86U)에 직경 133 μm의 납땜범프(88U)를, 하면 측 납땜범프(86D)에 직경 600 μm의 납땜범프(88D)를 설치해서 납땜범프의 형성을 완료한다. (제 1 도 참조)
이상 설명한 바와 같이, 제 1 실시형태의 다층 프린트기판에 있어서, 바이어홀에 바이어홀을 직접 접속하고, 접속을 배선을 개재하지 않고 행하기 때문에 고밀도화를 달성하는 것이 가능하다. 이 하층바이어홀과 상층바이어홀과의 접속 시, 하층바이어홀의 표면이 평탄하며 그 표면에 수지가 남아있지 않기 때문에 상하층의 바이어홀의 접속신뢰성을 확보할 수 있다. 게다가, 하층바이어홀의 표면이 평탄하기 때문에 상층바이어홀을 겹쳐서 형성해도 다층 프린트배선판의 표면의 평활성을 저하시키는 일이 없다.
계속해서, 본 발명의 제 2 실시형태에 관계하는 다층 프린트배선판의 구성에 대해서 다층 프린트배선판의 단면을 나타내는 제 7 도를 참조해서 설명하겠다. 도면 중에 도시하는 다층 프린트배선판(200)은 패키지 기판으로써 구성되어 있다.
다층 프린트배선판(200)의 코어기판(30)의 상면 측 상층 및 하면 측 상층에는, 그랜드층이 되는 내층동패턴(34,34)이 형성되어 있다. 또한, 내층동패턴(34)의 상층에는, 하층 층간수지절연층(40)을 개재시켜 신호선을 형성하는 도체회로(52), 또한 그 층간수지절연층(40)을 관통하여 하층바이어홀(50)이 형성되어 있다. 하층바이어홀(50) 및 도체회로(52)의 상층에는, 상층 층간수지절연층(60)을 개재하여 최 외층의 도체회로(72) 및 그 층간수지절연층(60)을 관통하는 바이어홀(70)이 형성되어 있다.
상면 측의 그 도체회로(72), 상층바이어홀(70)에는 납땜범프(88U)를 지지하는 납땜패드(86U)가 형성되어 있다. 여기에서, ⅠC칩 측의 납땜패드(86U)는 직경 133 μm 로 형성되어 있다. 한편, 하면 측의 그 도체회로(72), 상층바이어홀(도시하지 않음)에는 납땜범프(88D)를 지지하는 납땜패드(86D)가 형성되어 있다. 여기에서, 마더보드 측의 납땜패드(86D)는 직경 600 μm으로 형성되어 있다.
제 2 실시형태의 다층 프린트배선판에 있어서는, 하층바이어홀(50)의 표면, 즉 하층바이어홀(50)과 상층바이어홀(70)과의 경계면은 조화처리된 조화층(58)이 형성되어 있기 때문에 양자는 강고하게 접합해 있다. 이로 인해, 그 하층바이어홀(50)의 표면에 산화피막이 형성되어, 층간수지절연층(60)의 열수축에 의해 그 하층바이어홀(50)과 상층바이어홀(70)을 분리시키는 방향으로 응력이 가해진다고 해도 하층바이어홀(50)과 상층바이어홀(70)과의 접속신뢰성을 유지하는 것이 가능하다. 게다가, 하층바이어홀(50)의 중앙부에 리세스(50a)가 형성되어, 그 리세스(50a)의 곡면에 대해서 수직으로 조화층(58)이 형성되어 있다. 이로 인해, 하층바이어홀(50)과 상층바이어홀(70)과의 사이에 가해지는 양자를 박리시키는 도면 중 상하방향의 응력에 대해서 양자를 강고하게 접속하며, 하층바이어홀(50)과 상층바이어홀(70)과의 접속을 유지하는 것이 가능하다. 그리고, 하층 층간수지절연층(40) 및 상층 층간수지절연층(60)의 개구부(42,62)의 측면(42a,62a)은, 도면 중에 도시하는 바와 같이 조화 처리되어 있기 때문에 그 개구부(42,62) 내에 형성되는 바이어홀(50,70)과의 밀착성을 높이는 것이 가능하다. 여기에서, 리세스(50a)의 깊이는, 상층 층간수지절연층(60)에 천공설치된 개구부(62)에는 달하지 않고, 도체회로(72)의 두께 범위이다. 즉, 0.5 ~ 30 μm 의 범위이다.
동으로 이루어지는 바이어홀(50)과 그 바이어홀(50)이 형성된 수지로 이루어지는 층간수지절연층(40)과의 사이에는, 양자의 열팽창률의 차이로부터 열수축할 때에 큰 응력이 가해진다. 여기에서, 제 20 도 (A)를 참조해서 상술한 종래 기술에 관계되는 내측에 수지(260a)를 충전하는 구성의 바이어홀(250)에 있어서는, 발생한 응력을 동도금(248)내부의 수지(260a) 측으로 인가하게 되었다. 이에 반해, 본 실시형태의 다층 프린트배선판(200)에 있어서는, 층간수지절연층(40,60)의 개구부(42,62)에 바이어홀 용의 전해 동도금(48,68)을 충전하고 있기 때문에 내측으로 응력이 가해지는 것이 불가능하다. 이 때문에, 그 다층 프린트배선판(200)에 있어서는, 하층 층간수지절연층(40) 및 상층 층간수지절연층(60)에 인성이 높은 열가소성수지와 열경화성수지의 복합체를 사용하는 것으로, 그 응력에 따른 크랙의 발생을 방지하고 있다. 여기에서는 열가소성수지와 열경화성수지의 복합체를 사용하고 있으나, 이 대신 인성이 높은 불소 수지등의 열가소성수지를 주로 사용하여 층간수지절연층(40,60)을 형성하는 것도 가능하다.
게다가, 상층바이어홀(70) 및 도체회로(72,52)의 표면은 조화 처리되어 조화층(78,58)이 형성되어 있기 때문에 그 상층바이어홀(70), 도체회로(72)상에 형성되는 납땜패드(86U)와의 밀착성 및 도체회로(52) 상에 형성되는 층간수지절연층(60)과의 사이의 밀착성을 높이는 것이 가능하다.
계속해서, 제 7 도에 도시하는 다층 프린트배선판의 제조공정에 대해서 제 8 도 ~ 제 10 도를 참조하여 설명하겠다. 또한, 이 제 2 실시형태의 다층 프린트배선판의 제조공정 중의 (1) ~ (6)은 제 2 도, 제 3 도를 참조해서 상술한 제 1 실시형태와 동일하기 때문에 설명 및 도시를 생략하겠다.
(7) 상기 제 3 도의 공정(H)에서 레지스터(46)를 형성한 기판(30)에 대해서, 레지스터 비형성부분에 이하의 조건으로 전해 동도금을 설치하고, 두께 20 μm 의 전해 동도금막(58)을 석출해서 그 도금막으로서 개구부(42)안을 충전한다. ( 제 8 도의 공정(I)참조)
액조건 : 유산동 · 5 수화물 60g/l
유산 190g/l
염소이온 40ppm
레벨링제(어트택제 HL) 40ml/l
광택제 (어트택제 UV) 0.5ml/l
조작조건 : 바브링 3.001/분 전류밀도 0.5A/d㎡
설정전류치 0.18A 도금 시간 100분
본 실시형태의 제조공정에서는 바이어홀(50)을 형성하는 부위의 전해 동도금(48)의 중앙부에 리세스(50a)가 생기도록 전해 도금을 행한다.
(8) 도금 레지스터(46)를 5% KOH 로 박리제거 한 후, 그 도금레지스터(46) 아래의 무전해 도금막(44)을 유산과 과산화수소의 혼합액으로 에칭 처리해서 용해제거하고, 무전해 동도금막(44)과 전해 동도금막(48)으로 형성되는 두께 약 15 μm 의 도체회로(52) 및 바이어홀(50)을 형성한다. (제 8 도의 공정(J)참조)
본 실시형태에서는 바이어홀 직경(개구부(42)의 개구 직경 : 67 μm)과 층층간수지절연층(40)의 두께(20 μm)와의 비가 3.35로 되도록 설정되어 있다. 여기에서, 바이어홀 직경과 층층간수지절연층의 두께와의 비가 1 이하에서는 상기 도금 공정에 있어서, 개구부(42)의 개구 직경에 비하여 깊이가 너무 깊어서 도금액이 그 개구부(42) 내로 충분히 들어가지 않아 효율적으로 도금을 행할 수 없다. 한 편, 바이어홀 직경 대 층층간수지절연층의 두께의 비가 4 를 넘으면, 바이어홀을 형성하는 개구부의 개구 직경이 깊이에 비해 너무 크다. 이 때문에, 바이어홀 직경 대 층층간수지절연층의 두께의 비는 1 이상 4 이하인 것이 바람직하다.
또한, 도체회로(52)의 두께는 20 μm 이하가 적합하고, 40 μm 이하인 것이 바람직하다. 이는, 도체회로의 두께는 상술한 도금레지스터(46)의 두께에 따라 정해지지만, 그 광학적으로 형성되는 도금 레지스터의 두께가 40 μm 을 넘게 하면 해상도가 저하해서 소망하는 형상을 구성하기 어렵기 때문이다.
(9) 계속해서, 기판(30)의 도체회로(52) 및 바이어홀(50)에 대해 상기(2)와 동일하게 해서 조화층(58)을 형성한다.(제 8 도의 공정(K)참조) 이 조화층(58)은 바이어홀(50)의 중앙의 리세스(50a)의 곡면에 대해서는 그 곡면에 수직으로 형성된다.
(10) 상기(2) ~ (8)의 공정을 반복하는 것에 의해, 상층의 도체회로를 형성한다. 즉, 기판(30)의 양면에 무전해 도금용 접착제를 도포하고, 수평상태에서 방치하고 나서 건조를 행한다. 그 후, 포토마스크 필름을 밀착시켜, 노광·현상하고, 바이어홀 형성용 개구(62)를 가지는 두께 20 μm의 층간수지절연층(60)을 형성한다.(제 8 도의 공정(L)참조) 다음으로, 그 층간수지절연층(60)의 표면을 조면처리 한 후, 그 조면화 처리를 한 기판(30)의 표면에, 무전해 동도금막(64)을 형성한다.(제 9 도의 공정(M)참조) 계속해서, 무전해 동도금막(64) 위에 도금레지스터(66)를 설치한 후, 레지스터 비형성 부분에 전해 동도금막(68)을 형성한다.( 제 9 도의 공정(N)참조) 그리고, 도금 레지스터(66)를 박리 제거한 후, 그 도금레지스터(66) 아래의 무전해 도금막(64)을 용해제거하고 상층바이어홀(70) 및 도체회로(72)를 형성한다. (제 9 도의 공정(O)참조) 거기에, 그 상층바이어홀(70) 및 도체회로(72)의 표면에 조화층(78)을 형성하고, 패키지기판을 완성한다. (제 10 도의 공정(P)참조)
(11) 계속해서, 상술한 패키지기판에 제 1 실시형태와 동일하게 납땜범프를 형성한다. (제 10 도의 공정(Q), 공정(R)참조)
여기에서, 본 발명자가 제 7 도에 도시하는 구조의 다층 프린트배선판에 대해서 가열 시험 및 히트 사이클 시험을 행한 결과에 대해서 설명하겠다. 128℃에서 48시간 가열한 후, 하층바이어홀(50)과 상층바이어홀(70)과의 사이의 박리의 유무에 대해서 단면을 광학 현미경으로 관찰한 결과, 박리가 생기지 않았다. 동일하게, -55~ 125℃ 에서 1000 회의 히트 사이클을 반복한 후 광학현미경으로 관찰한 결과, 하층바이어홀(50)과 상층바이어홀(70)과의 사이에서 박리가 생기지 않았다. 상기의 시험결과로부터 본 실시형태의 다층 프린트배선판에서는, 조화층(58)을 개재시키는 것으로 하층바이어홀(50)과 상층바이어홀(70)을 강고하게 접합할 수 있다는 것이 판명되었다.
이상 설명한 바와 같이, 제 2 실시형태의 다층 프린트기판에 있어서, 바이어홀에 바이어홀을 직접 접속하고, 접속을 배선을 개재하지 않고 행하기 때문에 고밀도화를 달성하는 것이 가능하다. 이 하층바이어홀과 상층바이어홀과의 접속 시, 하층바이어홀의 표면에 형성한 조화층을 개재시켜 접속하고 있기 때문에 상하층의 바이어홀의 접속신뢰성을 확보할 수 있다.
계속해서, 본 발명의 제 3 실시형태에 관계하는 다층 프린트배선판의구성에 대해서 제 11 도 및 제 12 도를 참조해서 설명하겠다. 제 11 도는 제 3 실시형태의 다층 프린트배선판(300)의 단면을 도시하고 있다. 도면 중에 도시하는 다층 프린트배선판(300)은 패키지 기판으로써 구성되어 있다.
다층 프린트배선판(300)의 코어기판(30)의 상면측 상층에는, 그랜드층이 되는 내층동패턴(34)이 형성되어 있다. 내층동패턴(34)의 상층의 층간수지절연층(40)의 평면도, 즉 제 11 도의 B-B 횡단면을 제 12 도에 도시한다. 여기에서, 제 12 도의 A-A 선을 따른 종단면이 제 11 도에 상당한다. 그 층간수지절연층(40)의 상층의 도체층으로서, 제 12 도에 도시하는 바와 같이 신호선을 형성하는 도체패턴(52), 도체패턴(52)에 접속되는 바이어홀(50B), 플레인층(53) 및 그 플레인층(53) 내에 설치된 바이어홀(50A)이 형성되어진다. 제 11 도에 도시하는 바와 같이 바이어홀(50A,50B)은, 층간수지절연층(40)을 관통해서 하층의 내층동패턴(34)에 접속되어진다. 여기에서, 도체패턴(52)에 접속되는 바이어홀(50B)의 표면(상단면)은 평탄하게 형성되어는 한편, 플레인층(53) 에 형성된 바이어홀(50A)의 표면에는 리세스(50a)가 형성되어진다. 그 도체패턴(52) 및 플레인층(53)의 상층에는 상층 층간수지절연층(60)을 개재해서 최외층의 도체패턴(72) 및 그 상층 층간수지절연층(60)을 관통하는 상층바이어홀(70)이 형성되어 있다. 여기에서, 상층바이어홀(70)은 하층의 바이어홀(50B)의 바로 위에 형성되어 있다. 상면의 그 도체패턴(72), 상층바이어홀(70)에는 납땜범프(88U)를 지지하는 납땜패드(86U)가 형성되어 있다. 여기에서, ⅠC칩의 납땜패드(86U)는 직경 133μm으로 형성되어 있다.
다층 프린트배선판(300)의 코어기판(30)의 상면 상층(여기에서, 상층이라는 것은 기판(30)을 중심으로 해서 상면에 대해서는 상측을, 기판의 하면에 대해서는 하측을 의미한다)에는, 그랜드층이 되는 내층동패턴(34)이 형성되어 있다. 그 내층동패턴(34)의 상층에 형성된 층간수지절연층(40)의 상층에는 신호선을 형성하는 도체패턴(52), 도체패턴(52)에 접속되는 바이어홀(50B)이 형성되어 있다. 그 도체패턴(52)의 상층에는 상층 층간수지절연층(60)을 개재해서 최 외층의 도체패턴(72) 및 상층바이어홀(도시하지 않음)이 형성되어 있다. 하면 측의 그 도체패턴(72), 상층바이어홀(도시하지 않음)에는 납땜범프(88D)를 지지하는 납땜패드(86D)가 형성되어 있다. 여기에서, 마더보드의 납땜패드(86D)는 직경 600μm 로 형성되어 있다.
그 다층 프린트배선판(300)에 있어서는, 하층바이어홀(50)의 표면이 평탄하기 때문에 상층바이어홀(70)이 접속되어도 다층 프린트배선판의 표면의 평활성을 저하시키는 일이 없다. 즉, 제 21 도 (I)를 참조해서 상술한 종래 기술에 관계되는 필드비어 구조의 다층 프린트배선판에 있어서는, 하층바이어홀(150)에 리세스(150a)가, 또한 상층의 바이어홀(170)에 리세스(170a)가 생기기 때문에, 기판의 평활성을 저하하게 했으나, 본 실시형태의 다층 프린트배선판(300)에서는 기판표면을 평활하게 형성하는 것이 가능하기 때문에 그 다층 프린트배선판(패키지 기판)에 탑재되는 ⅠC칩의 실장 신뢰성을 높이는 것이 가능하게 된다.
또한, 상술하는 제조공정에 있어서, 플레인층(53)의 상층에 층간수지절연층을 형성하는 수지를 도포할 때에 플레인층(53)의 바이어홀(50A)의 리세스(50a) 로 수지를 개재하는 것이 가능하다. 이로 인해, 제 22 도(P)를 참조해서 상술한 종래 기술의 다층 프린트배선판과 상이해지고, 본 실시형태에서는 도체패턴(52)의 상측도 플레인층(53)의 상측도, 층간수지절연층(60)의 두께를 균일하게 할 수 있기 때문에, 다층 프린트배선판의 표면을 평탄하게 형성하는 것이 가능하다.
게다가, 플레인층(53)에 배설되는 바이어홀(50A)에 리세스(50a)가 형성되어 있으며, 그 리세스(50a)가 앵커로 되어 플레인층(53)과 상층의 층간수지절연층(60)과의 밀착성을 높이기 때문에, 그 층간수지절연층(60)에 박리가 생기기 어렵다. 특히, 그 바이어홀을 내부에 가지는 플레인층(53)의 표면은 조화처리되어 조화층(58)이 형성되게 되어, 상층의 층간수지절연층(60)과의 밀착성이 높여지고 있다.
그리고, 상층 층간수지절연층(40) 및 상층 층간수지절연층(60)의 개구부(42,62)의 측면(42a,62a)은, 도면 중에 도시하는 바와 같이 조화처리되어 있기 때문에 그 개구부(42,62) 내에 형성되는 바이어홀(50,70)과의 밀착성을 높이는 것이 가능하다.
본 실시형태의 다층 프린트배선판에 있어서는, 플레인층(53) 내에 갖추어지는 바이어홀(50A)의 리세스(50a)의 깊이는 5 μm 이상인 것이 바람직하다. 이는, 5 μm 이상의 깊이가 있으면 충분한 앵커 효과를 발휘하고, 플레인층과 상층의 층간수지절연층과의 밀착성을 높이게 되어, 그 층간수지절연층(60)에 박리를 생기게 하지 않기 때문이다. 또한, 후술하는 제조공정에 있어서, 플레인(53) 층의 상층의 층간수지절연층(60)을 형성하는 수지를 도포할 때에, 그 플레인층(53)의 바이어홀(50A)의 리세스(50a) 내로 충분한 양의 수지를 인가하고, 해당 층간수지절연층을 평탄하게 형성하는 것이 가능하다. 한 편, 그 리세스(50a)의 깊이는 50 μm 이하로 하는 것이 바람직하다. 이는, 50 μm 이하이면, 도체패턴(52)에 접속되는 측의 바이어홀(50B)의 표면을 평탄하게 하는 것이 가능하게 되기 때문이다.
계속해서, 제 11 도에 도시하는 패키지기판(다층 프린트 배선판)(300)의 제조공정에 대해서 제 13 도 ~ 제 16도를 참조해서 설명하겠다. 여기에서, 도면 표시의 편의상, 제 13 도 ~ 제 16 도는 제 11 도의 쇄선 C로 감싸는 부위만을 나타낸다. 거기에, 제 3 실시형태의 다층 프린트배선판의 제조공정내의 (1) ~ (6)은 제 2 도, 제 3 도를 참조해서 상술한 제 1 실시형태와 동일하기 때문에 설명 및 도시를 생략한다.
(7) 상기 제 3 도의 공정(H)에서 레지스터(46)를 형성한 기판(30)에 대해서, 레지스터 비형성부분에 이하의 조건으로 전해 동도금을 시행하고, 두께 15 μm 의 전해 동도금막(48)을 석출해서 그 도금막에 의하여 개구부(42) 안을 충전한다. ( 제 13 도의 공정(I)참조)
액조건 : 유산동 · 5 수화물 60g/l
유산 190g/l
염소이온 40ppm
레벨링제(어트택제 HL) 40ml/l
광택제 (어트택제 UV) 0.5ml/l
조작조건 : 바브링 3.001/분 전류밀도 0.5A/d㎡
설정전류치 0.18A 도금 시간 100분
(8) 도금 레지스터(46)를 5% KOH 로 박리제거 한 후, 그 도금레지스터(46) 아래의 무전해 도금막(44)을 유산과 과산화수소의 혼합액으로 에칭 처리해서 용해제거하고, 무전해 동도금막(44)과 전해 동도금막(48)으로 형성되는 두께 약 15 μm 의 도체패턴(52)(제 11 도 참조), 플레인층(53) 및 바이어홀(50A,50B)을 형성한다. (제 13 도의 공정(J)참조) 본 실시형태의 제조방법은 정법에 의한 전해 동도금과 비교해서, 도금면을 평활화하기 위해 레벨링제의 분량을 증가시키고, 도금면에 광택을 부여하는 광택제의 분량을 감소시켜 설정 전류치를 줄이며, 도금시간을 길게 하고, 즉, 소전류로 장시간에 걸쳐서 전해 도금을 행하는 것으로, 도체패턴(52)에 접속되는 바이어홀(50B)(제 12 도 참조)의 표면을 평활하게 함과 동시에, 플레인층(53) 내에 형성되는 바이어홀(50A)의 표면중앙부에 리세스(50a)를 형성한다. 또한, 제 3 실시형태에 있어서는, 플레인층(53)의 면적은 0.01~10 d㎡ 인 것이 바람직하다. 이는, 그 플레인층 내에 갖추어진 바이어홀이 충전된 도금 표면에 리세스를 형성함과 동시에, 도체패턴에 접속되는 바이어홀이 충전된 도금 표면을 평탄하게 형성하는 것이 가능하게 되기 때문이다.
또한, 본 실시형태에서는 바이어홀 직경(개구부(42)의 개구 직경 : 67 μm)과 층층간수지절연층(40)의 두께(20 μm)와의 비가, 3.35 로 설정되어 있다. 여기에서, 바이어홀 직경과 층층간수지절연층의 두께와의 비가 1 이하에서는 상기 도금 공정에 있어서, 개구부(42)의 개구 직경에 비하여 깊이가 너무 깊어서 도금액이 그 개구부(42) 내로 충분히 들어가지 않아 효율적으로 도금을 행할 수 없다. 한 편, 바이어홀 지름 대 층층간수지절연층의 두께의 비가 4 를 넘으면, 바이어홀을 형성하는 개구부의 개구 직경이 깊이에 비해 너무 크기 때문에 도금 시간을 매우 길게 하지 않는 한, 중앙에 리세스가 생기게 되고 바이어홀의 표면을 평활하게 형성하는 것이 불가능하다. 이로 인해, 바이어홀 지름 대 층층간수지절연층의 두께의 비는 1 이상 4 이하인 것이 바람직하다.
또한, 도체패턴(52) 및 플레인층(53)의 두께는 20 μm 이하가 적합하고, 60 μm 이하인 것이 바람직하다. 이는, 도체패턴 및 플레인층의 두께는 상술한 도금레지스터(46)의 두께에 따라 정해지지만, 그 광학적으로 형성되는 도금레지스터의 두께가 60 μm을 넘도록 하면 해상도가 저하해서 소망하는 형상을 구성하기 어렵기 때문이다.
(9) 계속해서, 기판(30)의 도체패턴(52), 플레인층(53) 및 바이어홀(50)에 대해 상기(2)와 동일하게 해서 조화층(58)을 형성한다.(제 13 도의 공정(K)참조)
(10) 상기(2) ~ (8)의 공정을 반복하는 것에 의해, 상층의 도체패턴를 형성한다. 즉, 기판(30)의 양면에 무전해 도금용 접착제(60)를 도포하고, 수평상태에서 방치하고 나서 건조를 행한다.(제 14 도의 공정(L1)참조) 이 때, 상술한 바와 같이, 플레인층(53)의 상층에 수지를 도포할 때에 플레인층(53)의 바이어홀(50A)의 리세스(50a) 내로 수지를 인가, 개재하는 것이 가능하다. 이로 인해, 주위에 수지를 개재할 수 있는 도체패턴(52)의 상측에도, 주위에 개재할 수 없는 플레인층(53)의 상측에도 수지(60)의 두께를 균일하게 할 수 있다.
그 후, 포토마스크 필름을 밀착시켜, 노광·현상하고, 바이어홀 형성용 개구(62)를 가지는 두께 20 μm의 층간수지절연층(60)을 형성한다.(제 14 도의 공정(L2)참조) 다음으로, 그 층간수지절연층(60)의 표면에 두께 4 μm의 조화층을 형성한다.(제 14 도의 공정(L3)참조) 이 조화층은, 개구부(62) 내부의 측면(62a)에 대해서도 동일하게 형성된다. 그 조면화처리를 한 기판(30)의 표면에, 무전해 동도금막(64)을 형성한다.(제 15 도의 공정(M)참조) 계속해서, 무전해 동도금막(64) 위에 도금레지스터(66)를 설치한 후, 레지스터 비형성 부분에 전해 동도금막(68)을 형성한다.( 제 15 도의 공정(N)참조) 그리고, 도금레지스터(66)를 박리 제거한 후, 그 도금레지스터(66) 아래의 무전해 도금막(64)을 용해제거하고 상층바이어홀(70) 및 도체회로(72)를 형성한다. (제 15 도의 공정(O)참조) 거기에, 그 상층바이어홀(70) 및 도체회로(72)의 표면에 조화층(78)을 형성하고, 패키지 기판을 완성한다. (제 16 도의 공정(P)참조)
(11) 계속해서, 제 1 실시형태와 동일하게 상술한 패키지 기판의 상면 측에 직경 133 μm의 납땜범프(88U)를, 하면 측에 납땜범프(88D)를 형성한다.(제 16 도의 공정(Q), 공정(R), 제 11 도 참조)
여기에서, 제 3 실시형태의 다층 프린트배선판에 대해 PCT 시험 및 히트 사이클 시험을 행한 결과에 대해서 서술하겠다. 다층 프린트배선판을 2 기압, 121℃, 습도 100%의 환경하에서 200시간 방치하는 PCT 시험을 행한 결과, 층간수지절연층의 박리가 관찰되지 않았다. 또한, -55 ~ 125℃의 히트 사이클을 200 회 반복해도 층간수지절연층의 박리가 발생하지 않았다. 즉, 본 실시형태의 다층 프린트배선판에 있어서는, 상술한 바와 같이 플레인층(53)에 배설되는 바이어홀(50A)에 리세스(50a)가 형성되며, 플레인층(53)의 표면은 조화처리되어 조화층(58)이 형성되어 플레인층(53)과 층간수지절연층(60)과의 밀착성이 높여지고 있다. 이로 인해, 층간수지절연층(60)에 박리(데라네이션)가 발생하기 어렵다.
이상 설명한 바와 같이, 제 3 실시형태의 패키지기판에 있어서, 플레인층내에 구비된 바이어홀에 리세스가 형성되어 있으며, 그 리세스가 앵커로 되어 플레인층과 상층의 층간수지절연층과의 밀착성을 높이기 때문에, 그 층간수지절연층에 박리가 생기기 어렵다. 또한, 제조공정에 있어서 플레인층의 상층에 층간수지절연층을 형성하는 수지를 도포할 때에 플레인층의 바이어홀의 리세스 내로 수지를 개재하는 것이 가능하고, 해당 층간수지절연층, 즉 다층 프린트배선판의 표면을 평탄하게 형성하는 것이 가능하다. 이로 인해, ⅠC칩 등을 탑재할 때의 실장신뢰성을 높이는 것이 가능하게 된다. 한 편, 도체패턴에 접속되는 바이어홀의 표면이 평탄하기 때문에, 그 바이어홀의 상층에 바이어홀을 겹쳐서 형성하여도 다층 프린트배선판의 표면의 평활성을 저하시키는 일은 없다.
계속해서, 본 발명의 제 4 실시형태에 관계하는 다층 프린트배선판의 구성에 대해서 제 18 도(U) 및 제 17 도를 참조해서 설명하겠다. 제 17 도는 다층 프린트배선판의 단면을 도시하고, 제 18 도(U)는 그 다층 프린트배선판(400)에 ⅠC칩(90)을 형성하여 마도보드(95) 측에 재치한 상태를 나타내고 있다. 제 18 도(U) 안에 도시하는 다층 프린트배선판(400)은, 상면에 ⅠC칩(90)의 범프(92) 측에 접속하기 위한 납땜범프(88U)가 설치되고, 하면측에 마더보드(95)의 범프(96)에 접속하기 위한 납땜범프(88D)가 배설되어, 그 ⅠC칩(90)-마더보드(95) 사이의 신호 등의 교환의 역할을 하는 패키지기판으로 구성되어 있다.
제 17 도에 도시하는 바와 같이, 다층 프린트배선판(400)의 코어기판(30)의 상면 측 상층 및 하면 측 상층(여기에서, 상층이라는 것은 기판(30)을 중심으로 해서 상면에 대해서는 상측을, 기판의 하면에 대해서는 하측을 의미한다)에는, 그랜드층이 되는 내층동패턴(34,34)이 형성되어 있다. 또한, 내층동패턴(34)의 상층에는, 하층 층간수지절연층(40)을 개재시켜 신호선을 형성하는 도체회로(52), 또한 그 층간수지절연층(40)을 관통하여 하층바이어홀(50)이 형성되어 있다. 하층바이어홀(50) 및 도체회로(52)의 상층에는, 최외층 층간수지절연층(60)을 개재하여 최 외층의 도체회로(72) 및 그 최 외층 층간수지절연층(60)에 형성된 개구부(62)에 동도금을 충전해서 이루어지는 상층 바이어홀(70)이 형성되어 있다.
상면측의 그 도체회로(72), 상층바이어홀(70)에는 납땜범프(88U)를 지지하는 납땜패드(86U)가 형성되어 있다. 여기에서, ⅠC칩 측의 납땜패드(86U)는 직경 133 μm 로 형성되어 있다. 한편, 하면 측의 그 도체회로(72), 상층바이어홀(도시하지 않음)에는 납땜범프(88D)를 지지하는 납땜패드(86D)가 형성되어 있다. 여기에서, 마더보드 측의 납땜패드(86D)는 직경 600 μm 로 형성되어 있다. 그 납땜범프(88U,88D)는 솔더레지스터(80)의 개구(패드부)(81)에 형성되어 있다.
제 4 실시형태의 다층 프린트배선판에 있어서는, 최 외층의 층간수지절연층(60)의 개구부(62)에 도금이 충전되어 바이어홀(70)이 형성되어 있다. 이 때문에, 바이어홀(70)이 제 23 도(A)를 참조해서 상술한 종래 기술에 관계하는 다층 프린트배선판의 요상(凹狀)바이어홀(170)과 상이해지고, 표면의 높이가 납땜범프가 형성되는 도체회로(72)의 높이와 똑같이 되어 있다. 이로 인해, 후술하는 바와 같이, 바이어홀(70)과 도체회로(72)에 같은 양의 납땜 페이스트를 인쇄하는 것으로, 해당 바이어홀(70)에 형성되는 납땜범프(88U)와 도체회로(72)에 형성되는 납땜범프(88U)와의 높이를 동일하게 하는 것이 가능하다. 이로 인해, 제 18 도(U)에서 도시하는 바와 같이, ⅠC칩(90)을 재치할 때에, 그 ⅠC칩의 납땜범프(92)와 다층 프린트배선판(400)의 납땜범프(88U)와의 접속신뢰성을 높이는 것이 가능하다.
거기에, 바이어홀(70)의 중앙부에 리세스(70a)가 형성되어 있기 때문에 바이어홀(70)과 납땜범프(88U)와의 접속신뢰성을 높이는 것이 가능하다. 특히, 그 리세스(70a)의 곡면에 대해 수직으로 조화층(78)이 형성되어 있기 때문에, ⅠC칩(90)의 온도상승에 동반하여 바이어홀(70)과 납땜범프(88)와의 사이에 가해지는 응력에 대해 양자를 강고하게 접속하고, 바이어홀(70)과 납땜범프(88U)와의 접속신뢰성을 높이는 것이 가능하다. 그리고, 최외층 층간수지절연층(60)의 개구부(62)의 측면(62a)은 도면 중에 도시한 바와 같이 조화처리되어 있기 때문에 그 개구부(62)내에 형성되는 바이어홀(70)과의 밀착성을 높이는 것이 가능하다.
동으로 이루어지는 바이어홀(70)과 그 바이어홀(70)이 형성된 수지로 이루어지는 최외층 층간수지절연층(60)과의 사이에는, 양자의 열팽창률이 다르기 때문에 열수축할 때에 큰 응력이 가해진다. 이 때문에, 그 다층 프린트배선판(400)에 있어서는, 최외층 층간수지절연층(60)에 인성이 높은 열가소성수지와 열경화성수지의 복합체를 사용하는 것으로, 그 응력에 따른 크랙의 발생을 방지하고 있다. 여기에서는 열가소성수지와 열경화성수지의 복합체를 사용하고 있으나, 이 대신 인성이 높은 불소 수지등의 열가소성수지를 주로 사용하여 최외층 층간수지절연층(60)을 형성하는 것도 가능하다.
게다가, 도체회로(72)의 표면은 조화 처리되어 조화층(78)이 형성되어 있기 때문에, 도체회로(72) 상에 형성되는 납땜패드(88U)와의 밀착성을 높이는 것이 가능하다. 또한, 동 도금을 충전해서 형성되는 바이어홀(70) 및 동도금으로 이루어지는 도체회로(72)의 표면에 니켈도금층(82) 및 금도금층(귀금속층)(84)을 형성하고, 그 금도금층(84)를 개재해서 납땜범프(88U)가 형성되어 있기 때문에 동 등으로 이루어지는 바이어홀(70), 도체회로(72) 표면과 납땜범프(88U)와의 사이에, 산화피막이 형성되지 않고, 바이어홀 및 도체회로와 납땜범프와의 밀착성을 높이는 것이 가능하다. 또한, 솔더레지스터(80)는 바이어홀(70) 및 도체회로(72)를 납땜범프(86U) 형성부를 제외하고 덮고 있기 때문에 그 솔더레지스터(80)가 바이어홀(70) 및 도체회로(72)를 보호하고, 기판전체의 강도를 높이고 있다. 또한, 상술한 설명에서는 다층 프린트배선판(400)의 상면 측의 납땜범프(88U)에 대해서 설명하였으나, 하측의 납땜범프(88D)에 대해서도 동일하게 형성되어 있다.
계속해서, 제 17 도에 도시하는 다층 프린트배선판의 제조공정에 대해서 제 18 도를 참조로 해서 설명하겠다. 또한, 이 제 4 실시형태의 다층 프린트배선판의 제조공정 중의 (1) ~ (6)은 제 2 도, 제 3 도를 참조해서 상술한 제 1 실시형태와 동일하며, (7) ~ (10)은 제 8 도 ~ 제 10 도를 참조해서 상술한 제 2 실시형태와 동일하기 때문에 설명 및 도시를 생략하겠다.
그리고, 제 4 실시형태의 제조방법에서는 제 2 실시형태와 동일하게, 제 10 도의 공정(Q)에 도시하는 바와 같이, 바이어홀(70)을 형성하는 부위의 전해 동도금(68)의 중앙부에 리세스(70a)가 생기도록 전해 도금을 행한다. 거기에, 그 상층바이어홀(70) 및 도체회로(72)의 표면에 조화층(78)을 형성하여, 패키지기판을 완성한다. 여기에서, 조화층(78)은 상술한 바와 같이, 바이어홀(70)의 중앙의 리세스(70a)의 곡면에 대해서는 그 곡면에 수직으로 형성된다.
제 4 실시형태에서는, 바이어홀 직경(개구부(62)의 개구 직경 : 67 μm)과 최 외층의 층층간수지절연층(60)의 두께(20 μm)와의 비가, 3.35 로 설정되어 있다. 여기에서, 바이어홀 직경과 층층간수지절연층의 두께와의 비가 1 이하에서는 상기 도금공정에 있어서, 개구부(62)의 개구 직경에 비하여 깊이가 너무 깊어서 도금액이 그 개구부(62) 내로 충분히 들어가지 않아 효율적으로 도금을 행할 수 없다. 한 편, 바이어홀 지름 대 층층간수지절연층의 두께의 비가 4 를 넘으면, 바이어홀을 형성하는 개구부의 개구 직경이 깊이에 비해 너무 넓다. 이 때문에, 바이어홀 지름 대 층층간수지절연층의 두께의 비는 1 이상 4 이하인 것이 바람직하다.
또한, 도체회로(72)의 두께는 20 μm 이하가 적합하고, 40 μm 이하인 것이 바람직하다. 이는, 도체회로의 두께는 상술한 도금레지스터(66)의 두께에 따라 정해지지만, 그 광학적으로 형성되는 도금레지스터의 두께가 40 μm을 넘게 하면 해상도가 저하해서 소망의 형상을 구성하기 어렵기 때문이다.
(11) 제 2 실시형태의 제 10 도의 공정(R)에 도시하는 바와 같이, 기판(30)의 상면에 직경 133 μm 의 납땜범프(86U)를, 하면에 직경 600 μm 의 납땜범프(86D)를 형성한 후, 제 18 도의 공정(S)에 도시하는 바와 같이, 납땜범프를 형성한다. 여기에서는, 두께 40 μm, 직경 160 μm 의 개구(98a)를 가지는 메탈마스크(98)을 재치하고, 솔더레지스터층(80)의 개구부(81) 내의 상면측 납땜패드(86U)에 평균입자 직경 20 μm 의 납땜 페이스트를 인쇄하고, 동일하게 하면 측의 납땜패드(86D)에 납땜페이스트를 인쇄한다. 이 땜납페이스트의 인쇄공정에 있어서, 바이어홀(70) 위에도 도체회로(72) 위와 같은 양의 땜납페이스트를 인쇄하면 되기 때문에, 메탈마스크(98)의 개구(98a)의 직경을 완전히 동일하게 형성할 수 있다. 이 때문에, 제 23 도(B)를 참조해서 상술한 종래 기술에 관계하는 다층 프린트배선판 형성용의 복수종의 직경의 개구(198a,198b)를 구비한 메탈마스크(198)와 비교해서 본 실시형태의 메탈마스크(98)는 용이하게 형성할 수 있다.
땜납페이스트의 인쇄에 이어서, 기판(30)을 200℃ 에서 가열 리프로하고, 상면 측 땜납패드(86U)에 직경 133 μm의 땜납범프(88U)를, 하면 측 땜납패드(86D)에 직경 600 μm 의 땜납범프(88D)를 설치하여, 땜납범프의 형성을 완료한다. (제 18 도의 공정(T)참조) 그 후, 다층 프린트배선판(400)의 표면을 계면활성제용액으로 세정하고, 상기 리프로 시에 땜납페이스트로오염된 플럭스를 씻어낸다.
플럭스 세정 시에, 제 23 도(C)를 참조해서 상술한 종래 기술의 다층 프린트배선판(110)에 있어서는, 바이어홀(170) 내로 많은 땜납페이스트를 삽입하기 때문에, 바이어홀(170)에 형성된 땜납범프로부터 나오는 플럭스 양이 많아져, 완전하게 플럭스를 세정하는 것이 어려웠다. 이에 반해, 본 실시형태의 다층 프린트배선판(400)은, 바이어홀(70) 위에도 도체회로(72) 위와 동일하게 소량의 땜납 페이스트 밖에 인쇄하지 않기 때문에 플럭스를 완전하게 씻어 내는 것이 가능하다.
게다가, 200℃에서 리프로할 때, 종래 기술의 다층 프린트배선판(510)은 크게 휘어 ⅠC칩의 실장정도가 저하했다. 이에 반해, 본 실시형태의 다층 프린트배선판(400)은 리프로할 때 휘어짐이 작게 되었다. 이 이유로는, 종래 기술의 다층 프린트배선판(510)은 바이어홀(570)이 중공이 되기 때문에, 그 바이어홀 자체가 변형하는 데 반해, 본 실시형태에서는 바이어홀(70)이 동도금(68)을 충전하기 때문에 바이어홀(70) 자체가 열에 의해 변형하는 경우가 없기 때문이라고 추측되어진다.
마지막으로, 그 다층 프린트배선판(400)에 ⅠC칩(90)을, ⅠC칩(90)의 납땜패드(92)가 다층 프린트배선판 측의 납땜범프(88U)에 대응하도록 재치하고, 가열로로 리프로하는 것에 의해 다층 프린트배선판(400)으로의 ⅠC칩(90)의 장치를 행한다. (제 18 도(U)참조) 그 후, 다층 프린트배선판(400)과 ⅠC칩(90)과의 사이에 계면활성제용액을 주입하고 상기 리프로 시에 납땜 페이스트에서 물들여진 플럭스를 씻어낸다.
플럭스 세정 시에 다층 프린트배선판(400)과 ⅠC칩과의 사이의 좁은 공간에 계면활성제용액을 주입하지 않으면 안 되기 때문에, 제 23 도(D)를 참조해서 상술한 종래 기술의 다층 프린트배선판(510)에 있어서는, 바이어홀(170)에 형성된 납땜범프의 플럭스를 완전하게 세정하는 것은 어려웠다. 이에 반해, 본 실시형태의 다층 프린트배선판(400)은, 바이어홀(70) 위에도 도체회로(72) 위와 동일하게 소량의 땜납 페이스트 밖에 인쇄하지 않기 때문에 플럭스를 완전하게 씻어 내는 것이 가능하다.
이 리프로 공정 후, 그 다층 프린트배선판(400)과 ⅠC칩과의 사이의 공간에 수지를 주입해서 해당 공간을 수지 봉지하고 나서, ⅠC칩(90) 전체를 수지로 덮고, 수지몰드한다.(도시하지 않음) 그 후, ⅠC칩(90)을 재치한 다층 프린트배선판을 마더보드(95)에 장치한다. (제 18 도(U)참조)
제 19 도는 본 발명의 제 4 실시형태의 변형 예에 관계하는 다층 프린트배선판(401)을 도시하고 있다. 제 17 도를 참조해서 상술한 제 4 실시형태의 다층 프린트배선판에 있어서는, 땜납범프가 형성되는 상층바이어홀(70)만이 아니라, 하층 층간수지절연층(40)에 형성되는 하층바이어홀(40)에 대해서도 동도금이 충전되고 있었다. 이에 반해, 변형 예의 다층 프린트배선판에 있어서는, 하층바이어홀(50)은 제 23 도를 참조해서 상술한 종래기술과 동일하게 내부에 수지가 충전되고 있다. 또한, 제 4 실시형태의 상층바이어홀(70)에는 중앙에 리세스(70a)가 형성되어 있던 것에 반해, 변형예의 상층 바이어홀(70)의 표면은 평활하게 형성되어 있다. 게다가, 제 4 실시형태에서는 상층바이어홀(70) 및 도체회로(72)의 상면에 귀금속층으로 금도금층(84)이 형성되어있는데 반해, 변형 예에서는 백금도금층(84)이 형성되어 있다. 이 변형 예에서도 제 4 실시형태와 동일하게 납땜범프(88U,88D)의 접속신뢰성을 높이는 것이 가능하다.
이상 설명한 바와 같이, 제 4 실시형태의 다층 프린트배선판에 있어서 개구부에 도금층을 충전하는 것으로 바이어홀의 표면의 높이를 납땜범프가 형성되는 도체회로의 높이와 동일하게 하고 있다. 따라서, 바이어홀과 도체회로에 같은 양의 납땜 페이스트를 인쇄하는 것으로, 해당 바이어홀에 형성되는 납땜범프와 도체회로에 형성되는 납땜범프와의 높이를 동일하게 하는 것이 가능하기 때문에, 납땜범프의 접속신뢰성을 높이는 것이 가능하다.
게다가, 상술한 제 1 ~ 제 4 실시형태에서는, 세미-아디티브(Semi-additive)법에 의해 형성하는 패키지기판을 예시했지만, 본 발명의 구성은 풀-아디티브법에 의해 형성하는 패키지기판에도 적용할 수 있다. 또한, 상술한 실시형태에서는, 다층 프린트배선판으로 패키지기판을 예를 들었으나, 본 발명의 구성을 패키지기판 이외의 다층 프린트배선판에 적합하게 적용할 수 있는 것은 말할 것도 없다.
그리고, 본 발명에서는 도금을 사용해서 충전했지만, 도금 대신에 도전성 페이스트를 충전하는 것도 가능하다. 도전성 페이스트로는, 타투타전선제의 DD 페이스트(AE 16001)를 사용할 수 있다.

Claims (23)

  1. 층간수지절연층과 도체회로를 상호 적층하여 되는 다층 프린트배선판에 있어서, 하층의 층간수지절연층에는 개구부가 설치되어지며, 상기 개구부에는 금속이 충전되어 표면이 평탄한 하층바이어홀이 형성되고, 상기 하층바이어홀의 상층 측에 상층바이어홀이 형성되어지는 것을 특징으로 하는 다층 프린트배선판.
  2. 제 1 항에 있어서,
    상기 하층바이어홀의 상기 표면은 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  3. 제 1 항 또는 제 2항에 있어서,
    상기 하층의 층간수지절연층의 개구부의 측면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  4. 제 1항내지 제 3항 중 어느 하나에 있어서,
    상기 상층바이어홀 및 상기 도체회로의 표면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  5. 제 1항내지 제 4항 중 어느 하나에 있어서,
    상기 하층의 층간수지절연층은 열가소성수지와 열경화성수지의 복합체 내지는 주로 열가소성수지로 이루어지는 것을 특징으로 하는 다층 프린트배선판.
  6. 제 1항내지 제 5항 중 어느 하나에 있어서,
    상기 하층바이어홀은 바이어홀 직경 대 층층간수지절연층의 두께의 비가 1 을 초과하고 4 이하로 형성되어 있는 것을 특징으로 하는 다층 프린트배선판.
  7. 층간수지절연층과 도체회로를 상호로 적층하여 되는 프린트 배선판에 있어서,
    하층의 층간수지절연층에는 개구부가 설치되어지고, 상기 개구부에는 금속이 충전되어 하층바이어홀이 형성되며, 상기 하층바이어홀 표면의 조화층을 개재해서 상층바이어홀이 형성되어지는 것을 특징으로 하는 다층 프린트배선판.
  8. 제 7 항에 있어서,
    상기 하층바이어홀의 중앙부에는 리세스가 형성되어 있는 것을 특징으로 하는 다층 프린트배선판.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 하층의 층간수지절연층의 개구부의 측면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  10. 제 7 항내지 제 9 항 중 어느 하나에 있어서,
    상기 상층바이어홀 및 상기 도체회로의 표면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  11. 제 7 항내지 제 9항 중 어느 하나에 있어서,
    상기 하층의 층간수지절연층은 열가소성수지와 열경화성수지의 복합체 내지 주로 열가소성수지로 이루어지는 것을 특징으로 하는 다층 프린트배선판.
  12. 제 7항 또는 제 8항에 있어서,
    상기 하층바이어홀은 바이어홀 직경대 층층간수지절연층의 두께의 비가 1을 넘는 것을 특징으로 하는 다층 프린트배선판.
  13. 층간수지절연층과 도체회로를 상호로 적층하여 되는 프린트 배선판에 있어서,
    상기 도체층 내의 적어도 1층이 바이어홀에 접속되는 도체패턴과 바이어홀을 내부에 가지는 플레인층을 가지고,
    상기 도체패턴에 접속되는 바이어홀은 금속이 충전되어 표면이 평탄하게 형성되어지며 상기 플레인층 내에 구비되는 바이어홀은 금속이 충전되어 표면에 리세스가 형성되는 있는 것을 특징으로 하는 다층 프린트배선판.
  14. 제 13 항에 있어서,
    상기 도체패턴에 접속되는 바이어홀 및 상기 플레인층 내에 구비된 바이어홀이 형성되는 층간수지절연층 개구부의 측면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  15. 제 13 항 또는 제 14항에 있어서,
    상기 바이어홀을 내부에 가지는 플레인층의 표면은 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  16. 제 13항 내지 15항 중 어느 하나에 있어서,
    상기 플레인층 내에 구비된 바이어홀의 리세스의 깊이는 5 μm ~ 50 μm인 것을 특징으로 하는 다층 프린트배선판.
  17. 제 13항 내지 제 16항 중 어느 하나에 있어서,
    상기 플레인층의 면적은 0.01 dm2~ 10 d㎡ 인 것을 특징으로 하는 다층 프린트배선판.
  18. 층간수지절연층과 도체회로를 상호로 적층하여 되는 다층 프린트배선판에 있어서,
    최외층의 층간수지절연층 상에 배설된 도체회로 상에 형성된 납땜 범프와,
    상기 최외층의 층간수지절연층에 천공설치된 개구부에 금속이 충전되어 이루는 바이어홀 상에 형성된 납땜범프를 구비하는 것을 특징으로 하는 다층 프린트배선판.
  19. 제 18 항에 있어서,
    상기 바이어홀의 중앙부에는 리세스가 형성되어 있는 것을 특징으로 하는 다층 프린트배선판.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 최외층의 층간수지절연층의 개구부의 측면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  21. 제 18 항내지 제 20 항 중 어느 하나에 있어서,
    상기 바이어홀 및 상기 최외층 상의 도체회로 표면이 조화처리되어 있는 것을 특징으로 하는 다층 프린트배선판.
  22. 제 18 항내지 제 19 항 중 어느 하나에 있어서,
    상기 바이어홀의 표면에는 적어도 표면에 귀금속층을 가지는 금속층이 형성되며, 이 금속층 위에 납땜범프가 형성되어지는 것을 특징으로 하는 다층 프린트배선판.
  23. 층간수지절연층과 도체회로를 상호로 적층하여 되는 다층 프린트배선판에 있어서,
    층간수지절연층에 천공설치된 개구부에 금속이 충전되어 이루어 지는 바이어홀 상에 납땜 범프가 형성되어지는 것을 특징으로 하는 다층 프린트배선판.
KR1020007007187A 1997-12-29 1998-12-24 다층 프린트배선판 KR100709513B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP36924397 1997-12-29
JP36924497 1997-12-29
JP???9-369245 1997-12-29
JP???9-369242 1997-12-29
JP???9-369244 1997-12-29
JP36924297 1997-12-29
JP???9-369243 1997-12-29
JP36924597 1997-12-29
PCT/JP1998/005932 WO1999034655A1 (fr) 1997-12-29 1998-12-24 Tableau de connexions imprimees multicouche

Publications (2)

Publication Number Publication Date
KR20010033667A true KR20010033667A (ko) 2001-04-25
KR100709513B1 KR100709513B1 (ko) 2007-04-20

Family

ID=27480830

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007007187A KR100709513B1 (ko) 1997-12-29 1998-12-24 다층 프린트배선판

Country Status (8)

Country Link
US (1) US6365843B1 (ko)
EP (2) EP1778000B1 (ko)
KR (1) KR100709513B1 (ko)
CN (2) CN1322796C (ko)
DE (1) DE69837110T2 (ko)
MY (1) MY119533A (ko)
TW (1) TW401726B (ko)
WO (2) WO1999034654A1 (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703565B1 (en) * 1996-09-06 2004-03-09 Matsushita Electric Industrial Co., Ltd. Printed wiring board
KR20080017496A (ko) * 1998-02-26 2008-02-26 이비덴 가부시키가이샤 필드 바이어 구조를 갖는 다층프린트 배선판
SG86345A1 (en) 1998-05-14 2002-02-19 Matsushita Electric Ind Co Ltd Circuit board and method of manufacturing the same
US6565954B2 (en) 1998-05-14 2003-05-20 Matsushita Electric Industrial Co., Ltd. Circuit board and method of manufacturing the same
WO2000076281A1 (fr) 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
EP2081419B1 (en) * 1999-09-02 2013-08-07 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
EP1744606A3 (en) 1999-09-02 2007-04-11 Ibiden Co., Ltd. Printed circuit board and method for producing the printed circuit board
JP3450238B2 (ja) 1999-11-04 2003-09-22 Necエレクトロニクス株式会社 半導体装置及びその製造方法
GB2385465A (en) * 1999-11-04 2003-08-20 Nec Corp Flip-chip stress aborbing layers and connections
CN1182197C (zh) * 2000-07-13 2004-12-29 日本特殊陶业株式会社 填充通孔的浆料及使用该浆料的印刷线路板
US6518514B2 (en) * 2000-08-21 2003-02-11 Matsushita Electric Industrial Co., Ltd. Circuit board and production of the same
JP3857042B2 (ja) * 2000-11-27 2006-12-13 富士通テン株式会社 基板構造
DE60234281D1 (de) 2001-03-14 2009-12-17 Ibiden Co Ltd Mehrschichtige Leiterplatte
JP4062907B2 (ja) * 2001-11-12 2008-03-19 松下電器産業株式会社 回路基板およびその製造方法
US7084354B2 (en) * 2002-06-14 2006-08-01 Intel Corporation PCB method and apparatus for producing landless interconnects
US7029529B2 (en) * 2002-09-19 2006-04-18 Applied Materials, Inc. Method and apparatus for metallization of large area substrates
JP3864927B2 (ja) * 2003-04-14 2007-01-10 ソニー株式会社 配線基板と回路モジュール
TWI268012B (en) * 2003-08-07 2006-12-01 Phoenix Prec Technology Corp Electrically conductive structure formed between neighboring layers of circuit board and method for fabricating the same
US7326859B2 (en) * 2003-12-16 2008-02-05 Intel Corporation Printed circuit boards having pads for solder balls and methods for the implementation thereof
TWI347151B (en) * 2004-03-19 2011-08-11 Panasonic Corp Flexible substrate having interlaminar junctions, and process for producing the same
JP2006080424A (ja) * 2004-09-13 2006-03-23 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
TWI261329B (en) 2005-03-09 2006-09-01 Phoenix Prec Technology Corp Conductive bump structure of circuit board and method for fabricating the same
CN101124861B (zh) * 2005-11-02 2011-03-30 揖斐电株式会社 半导体装置用多层印刷线路板及其制造方法
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
JP4840132B2 (ja) * 2006-12-26 2011-12-21 株式会社デンソー 多層基板の製造方法
JP5297083B2 (ja) * 2007-07-17 2013-09-25 新光電気工業株式会社 はんだバンプ形成方法
US7807560B2 (en) * 2007-07-17 2010-10-05 Shinko Electric Industries Co., Ltd. Solder bump forming method
USPP19906P2 (en) * 2007-10-31 2009-04-14 Tai-Ling Biotech Inc. Phalaenopsis plant named ‘Queen V6’
JP5233637B2 (ja) 2008-04-02 2013-07-10 日立金属株式会社 多層セラミック基板、及び電子部品
KR20110022063A (ko) * 2008-06-24 2011-03-04 후루카와 덴키 고교 가부시키가이샤 전기전자 부품용 복합재료, 그 제조방법 및 전기전자 부품
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
US8188380B2 (en) * 2008-12-29 2012-05-29 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP5627097B2 (ja) * 2009-10-07 2014-11-19 ルネサスエレクトロニクス株式会社 配線基板
CN102598881A (zh) * 2009-11-10 2012-07-18 株式会社藤仓 布线基板的制造方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5566771B2 (ja) * 2010-05-18 2014-08-06 日本特殊陶業株式会社 多層配線基板
CN102958274A (zh) * 2011-08-24 2013-03-06 鸿富锦精密工业(深圳)有限公司 电路板
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
JP2015222753A (ja) * 2014-05-22 2015-12-10 イビデン株式会社 プリント配線板及びその製造方法
CN109560183B (zh) * 2015-04-29 2020-04-17 光宝光电(常州)有限公司 多层式电路板及发光二极管封装结构
WO2017022813A1 (ja) * 2015-08-05 2017-02-09 株式会社村田製作所 インダクタ部品およびその製造方法
KR20170038535A (ko) * 2015-09-30 2017-04-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6497487B2 (ja) * 2016-12-02 2019-04-10 株式会社村田製作所 多層配線基板
CN106879173A (zh) * 2017-03-21 2017-06-20 新华三技术有限公司 一种印制电路板加工方法及印制电路板
US10461005B2 (en) * 2018-04-02 2019-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package
EP3709779A1 (en) * 2019-03-12 2020-09-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01166598A (ja) * 1987-12-22 1989-06-30 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JPH0632386B2 (ja) * 1988-01-19 1994-04-27 イビデン株式会社 多層プリント配線板及びその製造方法
DE3913966B4 (de) * 1988-04-28 2005-06-02 Ibiden Co., Ltd., Ogaki Klebstoffdispersion zum stromlosen Plattieren, sowie Verwendung zur Herstellung einer gedruckten Schaltung
JPH0236591A (ja) 1988-07-27 1990-02-06 Fujitsu Ltd 多層基板の製造方法
JPH0734505B2 (ja) * 1989-01-18 1995-04-12 イビデン株式会社 多層プリント配線板およびその製造方法
JP2753746B2 (ja) * 1989-11-06 1998-05-20 日本メクトロン株式会社 Ic搭載用可撓性回路基板及びその製造法
JPH05218645A (ja) * 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
US5517758A (en) * 1992-05-29 1996-05-21 Matsushita Electric Industrial Co., Ltd. Plating method and method for producing a multi-layered printed wiring board using the same
JPH06169175A (ja) * 1992-11-30 1994-06-14 Nec Corp 多層印刷配線板及びその製造方法
EP0620703B1 (en) * 1993-04-12 1997-12-29 Ibiden Co, Ltd. Resin compositions and printed circuit boards using the same
JPH0828580B2 (ja) * 1993-04-21 1996-03-21 日本電気株式会社 配線基板構造及びその製造方法
JPH06314883A (ja) * 1993-04-28 1994-11-08 Ibiden Co Ltd 多層プリント配線基板及びその製造方法
JPH0779078A (ja) * 1993-09-08 1995-03-20 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP3602565B2 (ja) 1994-03-04 2004-12-15 イビデン株式会社 Icチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法
JPH07283539A (ja) * 1994-04-14 1995-10-27 Sony Corp ビルドアップ多層プリント配線板
JP3101197B2 (ja) * 1994-12-01 2000-10-23 イビデン株式会社 多層プリント配線板およびその製造方法
US5827604A (en) * 1994-12-01 1998-10-27 Ibiden Co., Ltd. Multilayer printed circuit board and method of producing the same
JPH08181436A (ja) * 1994-12-21 1996-07-12 Sumitomo Bakelite Co Ltd 感光性アディティブ接着剤を用いた多層プリント配線板の製造方法
JP3290041B2 (ja) * 1995-02-17 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層プリント基板、多層プリント基板の製造方法
TW323432B (ko) * 1995-04-28 1997-12-21 Victor Company Of Japan
SG71838A1 (en) * 1995-06-06 2000-04-18 Ibiden Co Ltd Printed circuit boards
US5699613A (en) * 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
US5637920A (en) * 1995-10-04 1997-06-10 Lsi Logic Corporation High contact density ball grid array package for flip-chips
JPH09116266A (ja) * 1995-10-17 1997-05-02 Fujitsu Ltd ビルドアップ配線板におけるヴィアの形成方法
JP3261314B2 (ja) * 1995-11-10 2002-02-25 イビデン株式会社 多層プリント配線板の製造方法および多層プリント配線板
JPH09199850A (ja) * 1996-01-16 1997-07-31 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
SG73469A1 (en) * 1996-11-20 2000-06-20 Ibiden Co Ltd Solder resist composition and printed circuit boards
SG76530A1 (en) * 1997-03-03 2000-11-21 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers

Also Published As

Publication number Publication date
DE69837110T2 (de) 2008-02-14
MY119533A (en) 2005-06-30
US6365843B1 (en) 2002-04-02
WO1999034655A1 (fr) 1999-07-08
KR100709513B1 (ko) 2007-04-20
DE69837110D1 (de) 2007-03-29
CN1620223A (zh) 2005-05-25
EP1043922B1 (en) 2007-02-14
EP1778000A3 (en) 2007-07-25
EP1043922A4 (en) 2004-06-23
WO1999034654A1 (fr) 1999-07-08
CN1322796C (zh) 2007-06-20
TW401726B (en) 2000-08-11
EP1778000B1 (en) 2012-03-07
EP1043922A1 (en) 2000-10-11
CN1192694C (zh) 2005-03-09
CN1283380A (zh) 2001-02-07
EP1778000A2 (en) 2007-04-25

Similar Documents

Publication Publication Date Title
KR100709513B1 (ko) 다층 프린트배선판
USRE43509E1 (en) Printed wiring board and method for manufacturing the same
KR100691296B1 (ko) 패키지기판
WO1999060831A1 (en) Printed circuit board and method of production thereof
JP2003023252A (ja) 多層プリント配線板
JP5191074B2 (ja) 多層プリント配線板
JP2003023251A (ja) 多層プリント配線板
JP4282127B2 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP2013021374A (ja) 多層プリント配線板
JP2001102751A (ja) 多層プリント配線板およびその製造方法
JPH11251754A (ja) 多層プリント配線板
JP4817516B2 (ja) 多層プリント配線板
JP4522471B2 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JPH11251749A (ja) 多層プリント配線板
JP4916524B2 (ja) 多層プリント配線板の製造方法
JP4817517B2 (ja) 多層プリント配線板
JPH11251753A (ja) 多層プリント配線板
JPH11261232A (ja) 多層プリント配線板
JP2001102750A (ja) 多層プリント配線板およびその製造方法
JP2001053415A (ja) プリント配線板及びプリント配線板の製造方法
JP2000188446A (ja) プリント配線板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 11

EXPY Expiration of term