TWI685878B - 半導體裝置以及半導體裝置的製造方法 - Google Patents

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倉田求
笹川慎也
岡本悟
山崎舜平
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Abstract

在半導體基板上的第一導電體上依次形成第一至第三絕緣體，在其上形成具有第一開口的硬遮罩，在其上形成具有第二開口的光阻遮罩，在第三絕緣體中形成第三開口，在第二絕緣體中形成第四開口，去除光阻遮罩，在第一絕緣體至第三絕緣體中形成第五開口，以覆蓋第五開口的內壁及底面的方式形成第二導電體，在其上形成第三導電體，藉由進行拋光處理去除硬遮罩並使第二和第三導電體及第三絕緣體的頂面的高度彼此大致一致，在其上形成氧化物半導體。第二絕緣體比第一和第三絕緣體不容易透過氫，第二導電體比第三導電體不容易透過氫。

Description

半導體裝置以及半導體裝置的製造方法
本發明例如係關於一種電晶體及半導體裝置。另外，本發明例如係關於一種電晶體及半導體裝置的製造方法。另外，本發明例如係關於一種顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器、電子裝置。另外，本發明係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的製造方法。另外，本發明係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
近年來，對使用氧化物半導體(典型的是In-Ga-Zn氧化物)的電晶體積極地進行了開發，該電晶體用於集成電路等。氧化物半導體自早期就已開始被研究，於1988年公開了可應用於半導體元件的結晶In-Ga-Zn氧化物(參照專利文獻1)。此外，於1995年發明了使用氧化物半導體的電晶體，並公開了其電特性(參照專利文獻2)。
再者，組合了將矽(Si)用於半導體層的電晶體與將氧化物半導體用於半導體層的電晶體的半導體裝置受到關注(參照專利文獻3)。
[專利文獻1]日本專利申請公開第昭63-239117
[專利文獻2]日本PCT國際申請翻譯第平11-505377
[專利文獻3]日本專利申請公開第2011-119674
本發明的一個實施方式的目的之一是提供一種包括具有穩定的電特性的電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括關閉狀態(off-state)時的洩漏電流小的電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括具有常關閉(normally-off)的電特性的電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括可靠性高的電晶體的半導體裝置。
另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的模組。另外，本發明的一個實施 方式的目的之一是提供一種新穎的電子裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
(1)
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在半導體基板上形成第一導電體；在第一導電體上形成第一絕緣體；在第一絕緣體上形成比第一絕緣體不容易透過氫的第二絕緣體；在第二絕緣體上形成第三絕緣體；在第三絕緣體上形成具有第一開口的硬遮罩；在硬遮罩上形成具有第二開口的光阻遮罩；藉由使用光阻遮罩對第三絕緣體進行蝕刻，在第三絕緣體中形成第三開口；藉由使用光阻遮罩對第二絕緣體進行蝕刻，在第二絕緣體中形成第四開口；去除光阻遮罩；藉由使用硬遮罩對第一絕緣體至第三絕緣體進行蝕刻，在第一絕緣體至第三絕緣體中形成第五開口；以覆蓋第五開口的內壁及底面的方式形成第二導電體；以嵌入第五開口的方式在第二導電體上形成第三導電體；藉由對硬遮罩、第二導電體及第三導電體進行拋光處理去除硬遮罩並使第二導電體、第三導電體及第三絕緣體的頂面的高度彼此大致一致；以及在第二導電體及第三導電體上形成氧化物半導體，其中，第二絕緣體在第五開口的邊緣與第二導電體接觸，並且，第二導電體是比第三導電體不容易透過氫的導電體。
(2)
本發明的其他的一個實施方式是根據(1)所述的半導體裝置的製造方法，其中第二開口的寬度的最大值小於第一開口的寬度的最小值。
(3)
本發明的其他的一個實施方式是根據(1)或(2)所述的半導體裝置的製造方法，其中第二導電體包含鉭和氮。
(4)
本發明的其他的一個實施方式是根據(1)至(3)中任一項所述的半導體裝置的製造方法，其中第二絕緣體包含鋁和氧。
(5)
本發明的其他的一個實施方式是一種半導體裝置，包括：半導體基板；形成在半導體基板上的第一絕緣體；形成在第一絕緣體上的第二絕緣體；形成在第二絕緣體上的第三絕緣體；嵌入在第一絕緣體至第三絕緣體中的插頭；以及形成在第三絕緣體上的氧化物半導體，其中，在半導體基板中形成有第一電晶體，第一電晶體與插頭電連接，插頭包括以接觸於第一絕緣體至第三絕緣體的方式形成的第一導電體和以接觸於第一導電體的方式形成的第二導電體，以包含氧化物半導體的方式形成有第二電晶體，第二絕緣體比第一絕緣體不容易透過氫，並且，第一導電體比第二導電體不容易透過氫。
(6)
本發明的其他的一個實施方式是根據(5)所述的半導體裝置，其中第一導電體包含鉭和氮。
(7)
本發明的其他的一個實施方式是根據(5)或(6)所述的半導體裝置，其中第二絕緣體包含鋁和氧。
(8)
本發明的其他的一個實施方式是根據權利要求(5)至(7)中任一項所述的半導體裝置，其中氧化物半導體包含銦、元素M(Ti、Ga、 Y、Zr、La、Ce、Nd、Sn或Hf)、鋅及氧。
(9)
本發明的其他的一個實施方式是根據(5)至(8)中任一項所述的半導體裝置，其中半導體基板包含矽。
本發明的一個實施方式可以提供一種包括具有穩定的電特性的電晶體的半導體裝置。另外，本發明的一個實施方式可以提供一種包括關閉狀態時的洩漏電流小的電晶體的半導體裝置。另外，本發明的一個實施方式可以提供一種包括具有常關閉的電特性的電晶體的半導體裝置。另外，本發明的一個實施方式可以提供一種包括可靠性高的電晶體的半導體裝置。
另外，本發明的一個實施方式可以提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式可以提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式可以提供一種新穎的半導體裝置。另外，本發明的一個實施方式可以提供一種新穎的模組。另外，本發明的一個實施方式可以提供一種新穎的電子裝置。
注意，上述效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
12‧‧‧導電體
13‧‧‧絕緣體
13a‧‧‧絕緣體
13b‧‧‧絕緣體
14‧‧‧絕緣體
14a‧‧‧絕緣體
14b‧‧‧絕緣體
15‧‧‧絕緣體
15a‧‧‧絕緣體
15b‧‧‧絕緣體
15c‧‧‧絕緣體
16‧‧‧硬遮罩
16a‧‧‧硬遮罩
16b‧‧‧硬遮罩材料
16c‧‧‧硬遮罩
16d‧‧‧硬遮罩
17a‧‧‧開口
17b‧‧‧開口
17c‧‧‧開口
17d‧‧‧開口
17e‧‧‧開口
17ea‧‧‧開口
17eb‧‧‧開口
17f‧‧‧開口
17fa‧‧‧開口
17fb‧‧‧開口
17g‧‧‧開口
17ga‧‧‧開口
17gb‧‧‧開口
17h‧‧‧開口
17ha‧‧‧開口
17hb‧‧‧開口
17i‧‧‧開口
17ia‧‧‧開口
17ib‧‧‧開口
17j‧‧‧開口
17ja‧‧‧開口
17jb‧‧‧開口
17k‧‧‧開口
17ka‧‧‧開口
17kb‧‧‧開口
17m‧‧‧開口
17n‧‧‧開口
17p‧‧‧開口
17q‧‧‧開口
17r‧‧‧開口
17s‧‧‧開口
18a‧‧‧光阻遮罩
18b‧‧‧光阻遮罩
20‧‧‧導電體
20a‧‧‧導電體
21‧‧‧導電體
21a‧‧‧導電體
21b‧‧‧導電體
22‧‧‧副產物
24‧‧‧導電體
26a‧‧‧光阻遮罩
26b‧‧‧光阻劑
30‧‧‧元件層
31a‧‧‧導電體
31b‧‧‧導電體
31c‧‧‧導電體
31d‧‧‧導電體
31e‧‧‧導電體
31f‧‧‧導電體
32a‧‧‧導電體
32b‧‧‧導電體
32c‧‧‧導電體
32d‧‧‧導電體
32e‧‧‧導電體
32f‧‧‧導電體
33a‧‧‧導電體
33b‧‧‧導電體
33e‧‧‧導電體
40‧‧‧元件層
41a‧‧‧導電體
41b‧‧‧導電體
41c‧‧‧導電體
41d‧‧‧導電體
42a‧‧‧導電體
42b‧‧‧導電體
42c‧‧‧導電體
42d‧‧‧導電體
43a‧‧‧導電體
43b‧‧‧導電體
43c‧‧‧導電體
43d‧‧‧導電體
50‧‧‧元件層
51a‧‧‧導電體
51b‧‧‧導電體
51c‧‧‧導電體
52a‧‧‧導電體
52b‧‧‧導電體
52c‧‧‧導電體
60a‧‧‧電晶體
60b‧‧‧電晶體
61‧‧‧絕緣體
61a‧‧‧絕緣體
61b‧‧‧絕緣體
62a‧‧‧導電體
62b‧‧‧導電體
63‧‧‧絕緣體
64‧‧‧絕緣體
65‧‧‧絕緣體
66a‧‧‧絕緣體
66b‧‧‧半導體
66c‧‧‧絕緣體
67‧‧‧絕緣體
67a‧‧‧絕緣體
67ab‧‧‧絕緣體
67b‧‧‧絕緣體
67c‧‧‧絕緣體
68‧‧‧導電體
68a‧‧‧導電體
68b‧‧‧導電體
69a‧‧‧絕緣體
69b‧‧‧半導體
69c‧‧‧絕緣體
72‧‧‧絕緣體
72a‧‧‧絕緣體
74‧‧‧導電體
76‧‧‧絕緣體
77‧‧‧絕緣體
78‧‧‧絕緣體
79‧‧‧絕緣體
80a‧‧‧電容器
80b‧‧‧電容器
80c‧‧‧電容器
81‧‧‧絕緣體
82‧‧‧導電體
83‧‧‧絕緣體
84‧‧‧導電體
85‧‧‧絕緣體
86‧‧‧絕緣體
90a‧‧‧電晶體
90b‧‧‧電晶體
91‧‧‧半導體基板
92a‧‧‧低電阻區域
92b‧‧‧低電阻區域
93a‧‧‧低電阻區域
93b‧‧‧低電阻區域
94‧‧‧絕緣體
95‧‧‧絕緣體
96‧‧‧導電體
97‧‧‧元件分離區域
98‧‧‧絕緣體
99‧‧‧絕緣體
102a‧‧‧絕緣體
102b‧‧‧絕緣體
104‧‧‧絕緣體
106‧‧‧絕緣體
106a‧‧‧絕緣體
106b‧‧‧半導體
108‧‧‧絕緣體
110‧‧‧絕緣體
110a‧‧‧絕緣體
111a‧‧‧導電體
111b‧‧‧導電體
111c‧‧‧導電體
112a‧‧‧導電體
112b‧‧‧導電體
112c‧‧‧導電體
121‧‧‧導電體
121a‧‧‧導電體
121b‧‧‧導電體
121c‧‧‧導電體
122‧‧‧導電體
122a‧‧‧導電體
122b‧‧‧導電體
122c‧‧‧導電體
131‧‧‧導電體
132‧‧‧導電體
133‧‧‧導電體
134‧‧‧絕緣體
135‧‧‧絕緣體
136‧‧‧絕緣體
138‧‧‧分割線
146‧‧‧硬遮罩
146a‧‧‧硬遮罩
147a‧‧‧開口
147b‧‧‧開口
147c‧‧‧開口
147d‧‧‧開口
147e‧‧‧開口
147ea‧‧‧開口
147eb‧‧‧開口
147f‧‧‧開口
147fa‧‧‧開口
147fb‧‧‧開口
147g‧‧‧開口
147ga‧‧‧開口
147gb‧‧‧開口
147h‧‧‧開口
147ha‧‧‧開口
147hb‧‧‧開口
148‧‧‧光阻遮罩
149‧‧‧開口
149a‧‧‧開口
149b‧‧‧開口
149c‧‧‧開口
149d‧‧‧開口
149e‧‧‧開口
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾光片
254B‧‧‧濾光片
254G‧‧‧濾光片
254R‧‧‧濾光片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
291‧‧‧光源
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
363‧‧‧低電阻區域
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
379‧‧‧絕緣體
380‧‧‧絕緣體
381‧‧‧絕緣體
390a‧‧‧導電體
390b‧‧‧導電體
390c‧‧‧導電體
390d‧‧‧導電體
390e‧‧‧導電體
800‧‧‧反相器
810‧‧‧OS電晶體
820‧‧‧OS電晶體
831‧‧‧信號波形
832‧‧‧信號波形
840‧‧‧虛線
841‧‧‧實線
850‧‧‧OS電晶體
860‧‧‧CMOS反相器
900‧‧‧半導體裝置
901‧‧‧電源電路
902‧‧‧電路
903‧‧‧電壓產生電路
903A‧‧‧電壓產生電路
903B‧‧‧電壓產生電路
903C‧‧‧電壓產生電路
903D‧‧‧電壓產生電路
903E‧‧‧電壓產生電路
904‧‧‧電路
905‧‧‧電壓產生電路
905A‧‧‧電壓產生電路
905E‧‧‧電壓產生電路
906‧‧‧電路
911‧‧‧電晶體
912‧‧‧電晶體
912A‧‧‧電晶體
912B‧‧‧電晶體
921‧‧‧控制電路
922‧‧‧電晶體
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容器
1208‧‧‧電容器
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
1901‧‧‧外殼
1902‧‧‧外殼
1903‧‧‧顯示部
1904‧‧‧顯示部
1905‧‧‧麥克風
1906‧‧‧揚聲器
1907‧‧‧操作鍵
1908‧‧‧觸控筆
1911‧‧‧外殼
1912‧‧‧外殼
1913‧‧‧顯示部
1914‧‧‧顯示部
1915‧‧‧連接部
1916‧‧‧操作鍵
1921‧‧‧外殼
1922‧‧‧顯示部
1923‧‧‧鍵盤
1924‧‧‧指向裝置
1931‧‧‧外殼
1932‧‧‧冷藏室門
1933‧‧‧冷凍室門
1941‧‧‧外殼
1942‧‧‧外殼
1943‧‧‧顯示部
1944‧‧‧操作鍵
1945‧‧‧透鏡
1946‧‧‧連接部
1951‧‧‧車體
1952‧‧‧車輪
1953‧‧‧儀表板
1954‧‧‧燈
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3006‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容器
3500‧‧‧電晶體
4001‧‧‧佈線
4003‧‧‧佈線
4005‧‧‧佈線
4006‧‧‧佈線
4007‧‧‧佈線
4008‧‧‧佈線
4009‧‧‧佈線
4021‧‧‧層
4022‧‧‧層
4023‧‧‧層
4100‧‧‧電晶體
4200‧‧‧電晶體
4300‧‧‧電晶體
4400‧‧‧電晶體
4500‧‧‧電容器
4600‧‧‧電容器
6001‧‧‧基板
6002‧‧‧絕緣體
6003‧‧‧絕緣體
6004‧‧‧導電體
在圖式中：圖1A至圖1D是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖2A至圖2D是說明本發明的一個實施方式的半導體裝置的製造 方法的剖面圖及俯視圖；圖3A至圖3D是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖4A至圖4D是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖5A至圖5C是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖6A至圖6C是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖7A至圖7C是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖8A和圖8B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖9A至圖9D是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖10A至圖10D是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖11A和圖11B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖12A和圖12B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖及俯視圖；圖13A至圖13D是說明本發明的一個實施方式的半導體裝置的結構的剖面圖；圖14A至圖14C是說明本發明的一個實施方式的半導體裝置的結構的剖面圖；圖15A至圖15D是說明本發明的一個實施方式的半導體裝置的結構的剖面圖；圖16是說明本發明的一個實施方式的半導體裝置的結構的剖面圖； 圖17是說明本發明的一個實施方式的半導體裝置的結構的剖面圖；圖18是說明本發明的一個實施方式的半導體裝置的結構的剖面圖；圖19A和圖19B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖20A和圖20B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖21A和圖21B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖22A和圖22B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖23A和圖23B是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖24A至圖24F是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖25A至圖25F是說明本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖26A至圖26C是說明本發明的氧化物半導體的原子數比的範圍的圖；圖27是說明InMZnO4的結晶的圖；圖28A和圖28B是氧化物半導體的疊層結構的能帶圖；圖29A至圖29E是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析圖以及示出CAAC-OS的選區電子繞射圖案的圖；圖30A至圖30E是CAAC-OS的剖面TEM影像、平面TEM影像及其影像分析；圖31A至圖31D是示出nc-OS的電子繞射圖案的圖以及nc-OS的剖面TEM影像；圖32A和圖32B是a-like OS的剖面TEM影像； 圖33是因電子照射導致的In-Ga-Zn氧化物的結晶部的變化的圖；圖34A和圖34B是示出本發明的一個實施方式的半導體裝置的電路圖；圖35A至圖35C是示出本發明的一個實施方式的記憶體裝置的電路圖；圖36是示出本發明的一個實施方式的記憶體裝置的電路圖；圖37A至圖37C是說明本發明的一個實施方式的電路圖及時序圖；圖38A至圖38C是說明本發明的一個實施方式的圖表及電路圖；圖39A和圖39B是說明本發明的一個實施方式的電路圖及時序圖；圖40A和圖40B是說明本發明的一個實施方式的電路圖及時序圖；圖41A至圖41E是說明本發明的一個實施方式的方塊圖、電路圖及波形圖；圖42A和圖42B是說明本發明的一個實施方式的電路圖及時序圖；圖43A和圖43B是說明本發明的一個實施方式的電路圖；圖44A至圖44C是說明本發明的一個實施方式的電路圖；圖45A和圖45B是說明本發明的一個實施方式的電路圖；圖46A至圖46C是說明本發明的一個實施方式的電路圖；圖47A和圖47B是說明本發明的一個實施方式的電路圖；圖48是示出本發明的一個實施方式的半導體裝置的方塊圖；圖49是示出本發明的一個實施方式的半導體裝置的電路圖；圖50A和圖50B是示出本發明的一個實施方式的半導體裝置的俯視圖；圖51A和圖51B是示出本發明的一個實施方式的半導體裝置的方塊圖； 圖52A和圖52B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖53是示出本發明的一個實施方式的半導體裝置的剖面圖；圖54A至圖54F是示出本發明的一個實施方式的電子裝置的透視圖；圖55A和圖55B是根據實施例1的剖面SEM影像；圖56A和圖56B是根據實施例1的剖面SEM影像；圖57A和圖57B是根據實施例1的剖面SEM影像；圖58A和圖58B是根據實施例1的剖面SEM影像；圖59是根據實施例1的剖面STEM影像；圖60是根據實施例1的剖面STEM影像；圖61A和圖61B是根據實施例2的樣本的結構的剖面圖；圖62是示出根據實施例2的TDS的測量結果的圖；圖63是示出根據實施例2的TDS的測量結果的圖；圖64A和圖64B是示出實施例2的片電阻的測量結果的圖。
本發明的選擇圖為圖4A。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
下面的實施方式所示的結構可以適當地應用於、組合於或替換於實施方式所示的其他結構，而被用作本發明的一個實施方式。
在圖式中，有時為了便於理解而誇大尺寸、膜(層)的厚度或區域。
在本說明書中，可以互相調換“膜”和“層”。
此外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。一般而言，電位(電壓)是相對的，根據與參考電位之差決定。因此，在記載為“接地電位”等的情況下，電位也不侷限於0V。例如，也有電路中的最低電位為“接地電位”的情況。或者，也有電路中的實質上的中間電位為“接地電位”的情況。在該情況下，以該電位為基準規定正電位及負電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，在本說明書等中記載的序數詞與用來指定本發明的一個實施方式的序數詞有時不一致。
注意，例如在導電性充分低時，有時即便在表示為“半導體”時也具有“絕緣體”的特性。此外，“半導體”與“絕緣體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如在導電性充分高時，有時即便在表示為“半導體”時也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記 載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是指構成半導體的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of States：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。當半導體是氧化物半導體時，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，當半導體是矽層時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，通道長度例如指電晶體的俯視圖中的半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中為相同的值。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如指半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有區域中為相同的值。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成有通道的區域中的通道寬度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體側面的通道區域的比例大。在此情況下，實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當不確定半導體的形狀時，難以正確地測定實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體與閘極電極相互重疊的區域中的源極與汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度計算。在此情況下，該求得的值有時不同於使用實效的通道寬度計算求得的值。
注意，在本說明書等中，氧氮化矽是指其組成中氧含量多於氮含量的物質，較佳為在55原子%以上且65原子%以下、1原子%以上且 20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氧、氮、矽和氫。氮氧化矽是指其組成中氮含量多於氧含量的物質，較佳為在55原子%以上且65原子%以下、1原子%以上且20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氮、氧、矽和氫。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，參照圖1A至圖25F說明本發明的一個實施方式的半導體裝置的製造方法。
〈佈線和插頭的製造方法〉
下面，參照圖1A至圖4D所示的剖面圖和俯視圖對作為本發明的一個實施方式的半導體裝置的結構的一部分的佈線和插頭的製造方法進行說明。圖1A至圖4D示出對應於點劃線X1-X2的剖面圖及俯視圖。
在圖1A至圖4D中說明連接導電體12(以下，有時稱為導電膜或佈線等)與導電體20a及導電體21a的製程，該導電體20a及導電體21a嵌入在開口17f中，該開口17f形成在絕緣體13a、絕緣體14b及 絕緣體15c中。在此，開口17f的頂部的形狀與底部的形狀不同，開口17f的底部(以下，稱為開口17fa)被用作通孔或接觸孔等，開口17f的頂部(以下，稱為開口17fb)被用作嵌入佈線圖案等的槽。因此，導電體20a及導電體21a的嵌入在開口17fa中的部分被用作插頭，導電體20a及導電體21a的嵌入在開口17fb中的部分被用作佈線等。
首先，在基板上形成導電體12。導電體12既可以具有單層結構又可以具有疊層結構。注意，圖1A至圖4D未示出基板。此外，也可以具有在基板與導電體12之間設置其他的導電體、絕緣體或半導體等的結構。
作為導電體12的成膜，可以利用與後述的硬遮罩16、導電體20及導電體21等同樣的方法。
接著，在導電體12上形成絕緣體13。絕緣體13既可以具有單層結構又可以具有疊層結構。絕緣體13可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱量的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體被分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
接著，在絕緣體13上形成絕緣體14。絕緣體14既可以具有單層結構又可以具有疊層結構。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體14。
作為絕緣體14，較佳為使用比絕緣體13不容易透過氫及水的材料。絕緣體14例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。藉由使用這些材料形成絕緣體14，可以將絕緣體14用作具有阻擋氫及水的擴散的效果的絕緣膜。
接著，在絕緣體14上形成絕緣體15。絕緣體15既可以具有單層結構又可以具有疊層結構。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體15。
接著，在絕緣體15上形成硬遮罩16的材料。在此，作為硬遮罩16的材料既可以使用金屬材料等導電體，又可以使用絕緣體。此外，硬遮罩16的材料既可以為單層，又可以為絕緣體與導電體的疊層。注意，在本說明書等中，“硬遮罩”是指使用光阻劑的材料以外的材料(金屬材料或絕緣材料)製造的遮罩。硬遮罩16的材料可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由使用利用光微影法等形成的光阻遮罩對硬遮罩16的材料進行蝕刻，形成具有開口17a的硬遮罩16(參照圖1A和圖1B)。在此，圖1A是沿著圖1B所示的點劃線X1-X2的剖面圖。同樣地，以下說明中的剖面圖都是沿著俯視圖所示的點劃線X1-X2的剖面。
在此，開口17a對應於在後面製程中形成的開口17fb，亦即，嵌入佈線圖案的槽。因此，開口17a的頂面形狀對應於佈線圖案。
關於光微影法的詳細內容，可以參照後述的光阻遮罩18a的記載。另外，作為形成硬遮罩16的蝕刻較佳為使用乾蝕刻，關於乾蝕刻處理可以參照絕緣體15等的記載。
接著，在絕緣體15及硬遮罩16上形成具有開口17b的光阻遮罩18a(參照圖1C和圖1D)。在此，較佳為以覆蓋硬遮罩16的方式形成光阻遮罩18a。注意，當簡單地記載為“形成光阻劑”時，也包括在光阻劑之下形成有機塗佈膜等的情況。
在此，開口17b對應於在後面製程中形成的開口17fa，亦即，通孔或接觸孔。因此，開口17b的頂面形狀對應於通孔或接觸孔。另外，對應於通孔或接觸孔的開口17b較佳為形成在對應於嵌入佈線圖案的槽的開口17a中。在此情況下，開口17b的寬度的最大值為開口17a的寬度的最小值以下。例如，圖1C和圖1D所示的開口17b的X1-X2方向的寬度為圖1A和圖1B所示的開口17a的X1-X2方向的寬度以下。由此，能夠以相對於佈線圖案的槽有裕度的方式形成通孔或接觸孔。
注意，雖然開口17b的頂面具有圓形的形狀，但是不侷限於此。例如，其頂面既可以具有橢圓形的形狀，又可以具有三角形、四角形等多角形的形狀。另外，在開口17b的頂面具有多角形的形狀的情況下，也可以具有角部帶圓形的形狀。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理，來去除光阻遮罩。
接著，藉由使用光阻遮罩18a對絕緣體15進行蝕刻，形成具有開口17c的絕緣體15a(參照圖2A和圖2B)。在此，在開口17c中，直到使絕緣體14的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以對平行平板型電極中的一個施加高頻電源；也可以對平行平板型電極中的一個施加不同的多個高頻電源；也可以對平行平板型電極的各個施加相同的高頻電源；或者也可以對平行平板型電極的各個施加頻率不同的高頻電源。此外，可以使用包括高密度電漿源的乾蝕刻裝置。作為包括高密度電漿源的乾蝕刻裝置，例如可以使用感應耦合型電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
接著，藉由使用光阻遮罩18a對絕緣體14進行蝕刻，形成具有開口17d的絕緣體14a(參照圖2C和圖2D)。在此，在開口17d中，直到使絕緣體13的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的裝置。
此外，當形成開口17d時，不需要必須在絕緣體13的頂面停止蝕刻。例如，如圖5A所示，也可以藉由在形成開口17d之後對絕緣體13的一部分進行蝕刻，形成在與開口17d重疊的位置具有凹部的絕緣體13b。
接著，去除光阻遮罩18a(參照圖3A和圖3B)。當在光阻遮罩18a下形成有機塗佈膜時，較佳為與光阻遮罩18a一起去除該有機塗佈膜。既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕 刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理，來去除光阻遮罩18a。
另外，有時在去除光阻遮罩18a之後形成圍繞開口17c的頂部的邊緣的副產物22(參照圖5B和圖5C)。副產物22包含絕緣體14、絕緣體15或光阻遮罩18a所含有的成分或者絕緣體14或絕緣體15的蝕刻氣體所含有的成分而形成。副產物22可以在下一製程中形成開口17e時去除。
接著，藉由使用硬遮罩16對絕緣體13、絕緣體14a及絕緣體15a進行蝕刻，形成形成有開口17e的絕緣體13a、絕緣體14b及絕緣體15b(參照圖3C和圖3D)。在此，在開口17e中，直到使導電體12的頂面露出為止進行蝕刻。此時，有時硬遮罩16的開口17a的邊緣也被蝕刻而形成硬遮罩16a。在硬遮罩16a中，開口17a的邊緣具有錐形形狀，並且開口17a的邊緣的頂部帶圓形。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的裝置。
在此，開口17e可以被視為由位於底部的以絕緣體14a為遮罩形成的開口17ea和位於頂部的以硬遮罩16為遮罩形成的開口17eb構成。開口17ea在後面製程中被用作通孔或接觸孔等，開口17eb在後面製程中被用作嵌入佈線圖案等的槽。
在絕緣體15b中，開口17eb的邊緣(也可以稱為開口17eb的內壁)較佳為具有錐形形狀。如圖3D所示，絕緣體15b有時以從頂面能看到其錐形形狀部分的方式形成。
在絕緣體13a及絕緣體14b中，開口17ea的邊緣(也可以稱為開口17ea的內壁)較佳為具有錐形形狀。另外，絕緣體14b的開口17ea的邊緣的頂部較佳為帶圓形。藉由使開口17ea具有上述形狀，可以在 後面製程中高覆蓋性地形成對氫的阻擋性高的導電體20。如圖3D所示，絕緣體13a有時以從頂面能看到其錐形形狀部分的方式形成。
為了將開口17ea蝕刻為上述形狀，較佳為在上述乾蝕刻中不使相對於絕緣體14a的蝕刻速率的絕緣體13的蝕刻速率過大。例如，絕緣體13的蝕刻速率為絕緣體14a的蝕刻速率的8倍以下，較佳為6倍以下，更佳為4倍以下，即可。
藉由在上述條件下進行上述乾蝕刻，可以在開口17ea的邊緣形成錐形形狀。並且，即使在形成有圖5B和圖5C所示的副產物22的情況下，也可以去除副產物22而使絕緣體14b的開口17ea的邊緣的頂部帶圓形。
但是，開口17e的形狀不侷限於上述形狀。例如，也可以具有開口17ea及開口17eb的內壁以大致垂直於絕緣體14b及導電體12的方式形成的形狀。此外，開口17eb既可以形成在絕緣體15b及絕緣體14b中，又可以形成在絕緣體15b、絕緣體14b及絕緣體13a中。
接著，在開口17e中形成導電體20，並且在導電體20上以嵌入開口17e的方式形成導電體21(參照圖4A和圖4B)。在此，導電體20較佳為以高效地覆蓋開口17e的內壁及底面的方式形成。尤其是，較佳為導電體20與絕緣體14b在開口17e的邊緣接觸。更佳的是，以沿著形成在絕緣體13a及絕緣體14b中的開口堵住該開口的方式設置導電體20。如上所述，藉由使絕緣體13a及絕緣體14b的開口17ea的邊緣具有錐形形狀並使絕緣體14b的開口17ea的邊緣的頂部帶圓形，可以進一步提高導電體20的覆蓋性。
導電體20較佳為使用比導電體21不容易透過氫的導電體。作為導電體20，較佳為使用氮化鉭或氮化鈦等金屬氮化物，尤其較佳為使 用氮化鉭。藉由設置上述導電體20，可以抑制氫、水等雜質擴散到導電體21中。再者，可以獲得如下效果：防止包含在導電體21中的金屬成分的擴散；防止導電體21的氧化；提高導電體21與開口17e之間的密接性。另外，在形成導電體20的疊層的情況下，例如也可以使用鈦、鉭、氮化鈦或氮化鉭等。此外，在作為導電體20形成氮化鉭膜的情況下，也可以在成膜之後進行利用RTA(Rapid Thermal Anneal：快速熱退火)裝置的加熱處理。
可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體20。在此，導電體20較佳為藉由覆蓋性良好的方法形成，例如較佳為利用準直濺射法(collimated sputtering method)、MCVD法或ALD法等。
在此，在準直濺射法中，藉由在靶材與基板之間設置準直器，可以進行有指向性的成膜。也就是說，具有垂直於基板的成分的濺射粒子經過準直器到達基板。由此，因為濺射粒子容易到達縱橫比高的開口17ea的底面，所以在開口17ea的底面也可以充分地進行成膜。另外，如上所述，藉由使開口17ea及開口17eb的內壁具有錐形形狀，在開口17ea及開口17eb的內壁也可以充分地進行成膜。
另外，藉由利用ALD法形成導電體20，可以高覆蓋性地形成導電體20並抑制導電體20中形成針孔等。藉由如此形成導電體20，還可以抑制氫、水等雜質經過導電體20擴散到導電體21中。例如，在藉由ALD法作為導電體20形成氮化鉭膜的情況下，可以將五(二甲胺基)鉭(結構式：Ta[N(CH3)2]5)用作前驅物。
作為導電體21，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。可以利用濺射法、CVD 法、MBE法、PLD法或ALD法等形成導電體21。在此，因為導電體21的成膜以嵌入開口17e的方式進行，所以較佳為利用CVD法(尤其是MCVD法)。
接著，藉由對導電體21、導電體20、硬遮罩16a及絕緣體15b進行拋光處理，形成嵌入在開口17f中的導電體20a及導電體21a(參照圖4C和圖4D)。作為拋光處理，可以進行機械拋光、化學拋光、化學機械拋光(Chemical Mechanical Polishing：CMP)等。例如，藉由進行CMP處理，可以去除絕緣體15b、導電體21及導電體20的頂部以及硬遮罩16a而形成其頂面平坦的絕緣體15c、導電體21a及導電體20a。
在此，開口17f可以被視為由位於底部的被用作通孔或接觸孔等的開口17fa和位於頂部的被用作嵌入佈線圖案等的槽的開口17fb構成。開口17fa形成在絕緣體13a及絕緣體14b中，開口17fb形成在絕緣體15c中。導電體20a及導電體21a的嵌入在開口17fa中的部分被用作插頭，導電體20a及導電體21a的嵌入在開口17fb中的部分被用作佈線等。
較佳的是，導電體20a與絕緣體14b在開口17fa的邊緣接觸。更佳的是，導電體20a在開口17fa的頂部的帶圓形的部分中與絕緣體14b接觸且在開口17fa的邊緣的具有錐形形狀的部分中與絕緣體13a及絕緣體14b接觸。進一步較佳的是，導電體20a接觸於絕緣體14b的頂面。再者，導電體20a較佳為接觸於絕緣體13a的開口17fa的內壁以及絕緣體15c的開口17fb的內壁。
另外，如本實施方式所示，藉由在形成由被用作通孔或接觸孔等的開口17ea和被用作嵌入佈線圖案等的槽的開口17eb構成的開口17e之後形成導電體20，導電體20a的被用作佈線的部分和被用作插頭的 部分形成為一體。在該情況下，例如，因為在開口17ea與開口17eb的邊界附近等不斷地形成導電體20a，由此可以進一步提高阻擋氫及水的功能。此外，在利用單鑲嵌法分別形成佈線和插頭的情況下，為了形成插頭及佈線各需要進行一次導電體的成膜及CMP處理等拋光處理。但是，在本實施方式所示的方法中，由於可以統一進行用來形成佈線及插頭的導電體的成膜和CMP處理等拋光處理，所以可以縮短製程。
在此，在本實施方式所示的半導體裝置中，在半導體基板上設置有氧化物半導體，在半導體基板與氧化物半導體之間設置有上述層疊的絕緣體以及被用作佈線及插頭的導電體，該導電體嵌入在開口中，該開口形成在該絕緣體中。在本實施方式所示的半導體裝置中，使用氧化物半導體形成電晶體，包括該電晶體的元件層形成在包括半導體基板的元件層上。另外，也可以在包括半導體基板的元件層中形成電晶體。另外，也可以適當地設置包括電容器等的元件層。例如，既可以將包括電容器等的元件層形成在包含氧化物半導體的元件層上，又可以將其形成在包括半導體基板的元件層與包含氧化物半導體的元件層之間。
在具有上述結構的半導體裝置中，如圖4C和圖4D所示，較佳為導電體20a與絕緣體14b在形成於絕緣體14b中的開口17fa的邊緣接觸。換言之，較佳為以導電體20a堵住形成於絕緣體14b中的開口17fa。
在此，因為絕緣體14b具有阻擋氫及水的擴散的功能，所以可以防止氫及水等雜質從絕緣體13a經過絕緣體14b擴散到包含氧化物半導體的元件層中。再者，導電體20a具有阻擋氫及水的擴散的功能，導電體20a以堵住絕緣體14b的開口17f的方式設置。由此，在絕緣體14b的開口17f中，可以防止氫及水等雜質經過導電體21a擴散到包含氧化物半導體的元件層。
如此，藉由以絕緣體14b和導電體20a將半導體基板與氧化物半導體隔開，可以防止包括半導體基板的元件層等所包含的氫或水等雜質經過形成在絕緣體14b中的插頭(導電體21)或通孔(開口17fa)擴散到上層。尤其是，在作為半導體基板使用矽基板的情況下，為了終結矽基板的懸空鍵而使用氫，因此包括半導體基板的元件層所包含的氫的量較多，而有氫擴散到包含氧化物半導體的元件層的擔憂。但是，藉由採用本實施方式所示的結構，可以防止氫擴散到包含氧化物半導體的元件層。
將在後面說明詳細內容，氧化物半導體較佳為氫或水等雜質少、載子密度少且高純度本質或實質上高純度本質的氧化物半導體。藉由使用上述氧化物半導體形成電晶體，可以使電晶體的電特性穩定。此外，藉由使用高純度本質或實質上高純度本質的氧化物半導體，可以減少電晶體的非導通時的洩漏電流。此外，藉由使用高純度本質或實質上高純度本質的氧化物半導體，可以提高電晶體的可靠性。
注意，本實施方式所示的佈線和插頭的形狀不侷限於圖4C和圖4D所示的形狀。下面示出與圖4C和圖4D所示的形狀不同的佈線和插頭。
圖6A所示的佈線和插頭的形狀與圖4C所示的形狀的不同之處在於：開口17g的形狀與開口17f不同。開口17g可以被視為由位於底部的被用作通孔或接觸孔等的開口17ga和位於頂部的被用作嵌入佈線圖案等的槽的開口17gb構成。開口17ga形成在絕緣體13a及絕緣體14b的底部，開口17gb形成在絕緣體15c及絕緣體14b的頂部。因此，在圖6A所示的結構中，導電體20a及導電體21a的被用作佈線等的部分以嵌入在絕緣體14b的頂部的方式設置。在此，設置在絕緣體14b中的開口的內壁由開口17ga的內壁和開口17gb的內壁形成而具有步階形狀。
圖6B所示的佈線和插頭的形狀與圖4C所示的形狀的不同之處在於：開口17h的形狀與開口17f不同。開口17h可以被視為由位於底部的被用作通孔或接觸孔等的開口17ha和位於頂部的被用作嵌入佈線圖案等的槽的開口17hb構成。開口17ha形成在絕緣體13a的底部，開口17hb形成在絕緣體15c、絕緣體14b及絕緣體13a的頂部。因此，在圖6B所示的結構中，導電體20a及導電體21a的被用作佈線等的部分以嵌入在絕緣體13a的頂部的方式設置。在此，設置在絕緣體13a中的開口的內壁由開口17ha的內壁和開口17hb的內壁形成而具有步階形狀。
圖6C所示的佈線和插頭的形狀與圖4C所示的形狀的不同之處在於：開口17i的形狀與開口17f不同。開口17i可以被視為由位於底部的被用作通孔或接觸孔等的開口17ia和位於頂部的被用作嵌入佈線圖案等的槽的開口17ib構成。開口17ia形成在絕緣體13a中，開口17ib形成在絕緣體15c及絕緣體14b中。因此，在圖6C所示的結構中，導電體20a及導電體21a的被用作佈線等的部分以嵌入在絕緣體14b中的方式設置。在此，設置在絕緣體14b的開口中的內壁具有平滑的步階形狀。
圖7A所示的佈線和插頭的形狀與圖4C所示的形狀的不同之處在於：開口17j的形狀與開口17f不同。開口17j可以被視為由位於底部的被用作通孔或接觸孔等的開口17ja和位於頂部的被用作嵌入佈線圖案等的槽的開口17jb構成。開口17ja形成在絕緣體13a及絕緣體14b中，開口17jb形成在絕緣體15c中。因此，在圖7A所示的結構中，導電體20a及導電體21a的被用作佈線等的部分以嵌入在絕緣體15c中的方式設置。在此，設置在絕緣體13a及絕緣體14b中的開口17ja的內壁以大致垂直於導電體12的方式設置。另外，設置在絕緣體15c中的開口17jb的內壁以大致垂直於絕緣體14b的方式設置。如此，在 以大致垂直的方式設置開口的內壁的情況下，較佳為藉由ALD法等形成導電體20a，以在開口的內壁形成具有充分的厚度的導電體20a。
圖7B和圖7C所示的佈線和插頭的形狀與圖7A所示的形狀的不同之處在於：開口17k的形狀與開口17j不同。開口17k可以被視為由位於底部的被用作通孔或接觸孔等的開口17ka和位於頂部的被用作嵌入佈線圖案等的槽的開口17kb構成。作為圖7B和圖7C所示的佈線和插頭的形狀，開口17ka的寬度的最大值與開口17kb的寬度的最小值大致一致。例如，圖7B和圖7C所示的開口17ka的X1-X2方向的寬度與開口17kb的X1-X2方向的寬度大致一致。由此，可以減少佈線的佔有面積。在採用開口17k的形狀的情況下，例如，可以使圖1A和圖1B所示的硬遮罩16的開口17a的X1-X2方向的寬度與圖1C和圖1D所示的光阻遮罩18a的開口17b的X1-X2方向的寬度大致一致。
圖8A和圖8B所示的佈線和插頭的結構與圖4C和圖4D所示的結構的不同之處在於：導電體24設置在導電體21a及導電體20a上。在此，作為導電體24可以使用能夠被用作導電體20a的導電體，例如可以使用氮化鉭等。藉由採用上述結構，可以將導電體21a包裹在不容易使氫透過的導電體20a及導電體24中。藉由採用上述結構，可以更有效地阻擋從導電體12、絕緣體13a等擴散的氫並防止氫經過導電體21a侵入上層。
既可以藉由光微影法等形成圖案來形成導電體24，又可以設置具有與絕緣體15c同樣的開口的絕緣體並以嵌入該開口中的方式形成導電體24。
另外，本實施方式所示的佈線和插頭的製造方法不侷限於上述方法。以下示出與上述方法不同的佈線和插頭的製造方法。
下面，參照圖9A至圖12B說明與上述方法不同的佈線和插頭的製造方法。注意，在進行圖12A和圖12B所示的製程之後進行圖3A和圖3B所示的製程，即可。
首先，藉由與上述製程同樣的方法形成導電體12，在導電體12上形成絕緣體13，在絕緣體13上形成絕緣體14，在絕緣體14上形成絕緣體15。
接著，藉由與上述硬遮罩16的材料的成膜同樣的方法，在絕緣體15上形成硬遮罩材料16b(參照圖9A和圖9B)。在此，圖9A是沿著圖9B所示的點劃線X1-X2的剖面圖。同樣地，以下說明中的剖面圖都是沿著俯視圖所示的點劃線X1-X2的剖面。
接著，在硬遮罩材料16b上形成具有開口17m的光阻遮罩18b。關於光阻遮罩18b的形成，可以參照上述光阻遮罩18a的記載。
在此，開口17m對應於在後面製程中形成的開口17fa，亦即，通孔或接觸孔。因此，開口17m的頂面形狀對應於通孔或接觸孔。
注意，雖然開口17m的頂面具有圓形的形狀，但是不侷限於此。例如，其頂面既可以具有橢圓形的形狀，又可以具有三角形、四角形等多角形的形狀。
接著，藉由使用光阻遮罩18b對硬遮罩材料16b進行蝕刻，形成具有開口17n的硬遮罩16c(參照圖9C和圖9D)。在此，在開口17n中，直到使絕緣體15的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的裝置。
接著，藉由使用光阻遮罩18b對絕緣體15進行蝕刻，形成具有開 口17p的絕緣體15a。在此，在開口17p中，直到使絕緣體14的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的乾蝕刻裝置。
接著，藉由使用光阻遮罩18b對絕緣體14進行蝕刻，形成具有開口17q的絕緣體14a(參照圖10A和圖10B)。在此，在開口17q中，直到使絕緣體13的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的乾蝕刻裝置。
接著，去除光阻遮罩18b(參照圖10C和圖10D)。關於光阻遮罩18b的去除，可以參照光阻遮罩18a的去除的記載。
接著，在硬遮罩16c上形成具有開口17r的光阻遮罩26a。關於光阻遮罩26a的形成，可以參照上述光阻遮罩18a的記載。注意，當形成開口17r時，有時光阻劑26b殘留在開口17q及開口17p中。
在此，開口17r對應於在後面製程中形成的開口17fb，亦即，嵌入佈線圖案的槽。因此，開口17r的頂面形狀對應於嵌入佈線圖案的槽。另外，對應於通孔或接觸孔的開口17q較佳為形成在對應於嵌入佈線圖案的槽的開口17r中。在此情況下，開口17r的寬度的最小值為開口17q的寬度的最大值以上。例如，圖11A和圖11B所示的開口17r的X1-X2方向的寬度大於圖11A和圖11B所示的開口17q的X1-X2方向的寬度。由此，能夠以相對於佈線圖案的槽有裕度的方式形成通孔或接觸孔。
接著，藉由使用光阻遮罩26a對硬遮罩16c進行蝕刻，形成具有開口17s的硬遮罩16d(參照圖12A和圖12B)。在此，在開口17s中，直到使絕緣體15a的頂面露出為止進行蝕刻。此外，作為蝕刻，較佳為使用乾蝕刻。作為乾蝕刻裝置，可以使用與上述同樣的乾蝕刻裝置。
接著，去除光阻遮罩26a。關於光阻遮罩26a的去除可以參照光阻遮罩18a的去除的記載。注意，在光阻劑26b殘留在開口17q及開口17p中的情況下，較佳為在去除光阻遮罩26a的同時去除光阻劑26b。
此外，也可以在去除光阻遮罩18b之後將填充劑嵌入在開口17q及開口17p中。作為該填充劑，可以使用能夠在去除光阻遮罩26a的同時去除的填充劑，例如可以使用能夠藉由上述灰化等乾蝕刻處理去除的材料。作為上述填充劑，例如可以使用非晶碳類材料。
藉由去除光阻遮罩26a，成為圖3A和圖3B所示的形狀。由此，後面的製程可以按照圖3C和圖3D及其後面的製程形成佈線和插頭。
〈包括氧化物半導體膜的電晶體的結構〉
圖13A和圖13B示出形成在包含氧化物半導體的元件層中的電晶體60a的結構的一個例子。圖13A是沿著電晶體60a的通道長度方向A1-A2的剖面圖，圖13B是沿著電晶體60a的通道寬度方向A3-A4的剖面圖。另外，電晶體的通道長度方向是指在與基板平行的面內在源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間載子移動的方向，通道寬度方向是指在與基板平行的面內垂直於通道長度方向的方向。
注意，雖然在圖13A及圖13B等的剖面圖中藉由圖案化而形成的導電體、半導體或絕緣體等的端部為直角，但是在本實施方式所示的半導體裝置不侷限於此，也可以具有端部帶圓形的形狀。
電晶體60a包括導電體62a、導電體62b、絕緣體65、絕緣體63、絕緣體64、絕緣體66a、半導體66b、導電體68a、導電體68b、絕緣體66c、絕緣體72以及導電體74。在此，導電體62a及導電體62b被 用作電晶體60a的背閘極，絕緣體65、絕緣體63及絕緣體64被用作用於電晶體60a的背閘極的閘極絕緣膜。此外，導電體68a及導電體68b被用作電晶體60a的源極或汲極。此外，絕緣體72被用作電晶體60a的閘極絕緣膜，導電體74被用作電晶體60a的閘極。
另外，詳細內容將在後面說明，當單獨使用絕緣體66a、絕緣體66c時，有時使用能夠被用作導電體、半導體或絕緣體的物質。然而，當與半導體66b層疊而形成電晶體時，電子流在半導體66b中、半導體66b與絕緣體66a的介面附近以及半導體66b與絕緣體66c的介面附近，而絕緣體66a及絕緣體66c包括不被用作該電晶體的通道的區域。因此，在本說明書等中，不將絕緣體66a及絕緣體66c記作導電體及半導體，而記作絕緣體或氧化物絕緣體。
注意，在本實施方式等中，也可以將“絕緣體”的記載換稱為“絕緣膜”或“絕緣層”。此外，也可以將“導電體”的記載換稱為“導電膜”或“導電層”。另外，也可以將“半導體”的記載換稱為“半導體膜”或“半導體層”。
在電晶體60a的下部，在絕緣體61上設置有具有開口的絕緣體67，在該開口中設置有導電體62a，並且在導電體62a上設置有導電體62b。導電體62a及導電體62b的至少一部分與絕緣體66a、半導體66b、絕緣體66c重疊。在此，可以在製造上述被用作佈線及插頭的導電體21a及導電體20a的同時製造被用作電晶體60a的背閘極的導電體62a及導電體62b。因此，絕緣體61對應於絕緣體14b，絕緣體67對應於絕緣體15c，導電體62a對應於導電體20a，導電體62b對應於導電體21a。
以接觸於導電體62a及導電體62b上且覆蓋導電體62a及導電體62b的頂面的方式設置有絕緣體65。在絕緣體65上設置有絕緣體63， 在絕緣體63上設置有絕緣體64。
在此，較佳的是，導電體62a及導電體62b的通道長度方向的一端與導電體68a的一部分重疊，導電體62a及導電體62b的通道長度方向的另一端與導電體68b的一部分重疊。藉由如此設置導電體62a及導電體62b，可以使導電體62a及導電體62b充分地覆蓋半導體66b的導電體68a與導電體68b之間的區域，亦即，半導體66b的通道形成區域。由此，導電體62a及導電體62b可以更有效地控制電晶體60a的臨界電壓。
在絕緣體64上設置有絕緣體66a，以與絕緣體66a的頂面的至少一部分接觸的方式設置有半導體66b。注意，在圖13A和圖13B中，雖然以絕緣體66a及半導體66b的端部大致一致的方式形成有絕緣體66a及半導體66b，但是本實施方式所示的半導體裝置的結構並不侷限於此。
以與半導體66b的頂面的至少一部分接觸的方式形成有導電體68a及導電體68b。導電體68a與導電體68b隔開地形成，較佳為如圖13A所示那樣夾著導電體74對置地形成。
以接觸於半導體66b的頂面的至少一部分的方式設置有絕緣體66c。絕緣體66c較佳為以覆蓋導電體68a的頂面的一部分及導電體68b的頂面的一部分等的方式形成並在導電體68a與導電體68b之間與半導體66b的頂面的一部分接觸。
在絕緣體66c上設置有絕緣體72。絕緣體72較佳為在導電體68a與導電體68b之間與絕緣體66c的頂面的一部分接觸。
在絕緣體72上設置有導電體74。導電體74較佳為在導電體68a 與導電體68b之間與絕緣體72的頂面的一部分接觸。
此外，以覆蓋導電體74的方式設置有絕緣體79。但是，不需要必須設置絕緣體79。
注意，電晶體60a不侷限於圖13A和圖13B所示的結構。例如，電晶體60a也可以以絕緣體66c、絕緣體72及導電體74的A1-A2方向的側面一致的方式設置。此外，例如也可以採用絕緣體66c及/或絕緣體72覆蓋絕緣體66a、半導體66b、導電體68a及導電體68b並與絕緣體64的頂面接觸的方式設置的結構。
另外，導電體74也可以藉由形成於絕緣體72、絕緣體66c、絕緣體64、絕緣體63、絕緣體65等中的開口與導電體62b連接。
在絕緣體64、導電體68a、導電體68b及導電體74上設置有絕緣體77。再者，在絕緣體77上設置有絕緣體78。
〈氧化物半導體〉
下面，對用於半導體66b的氧化物半導體進行說明。
氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。除了上述以外，元素M也可以為硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
首先，參照圖26A至圖26C對根據本發明的氧化物半導體所包含的銦、元素M及鋅的原子數比的較佳的範圍進行說明。注意，圖26A至圖26C不示出氧的原子數比。另外，將氧化物半導體所包含的銦、元素M及鋅的原子數比的各項分別稱為[In]、[M]、[Zn]。
在圖26A至圖26C中，虛線表示[In]：[M]：[Zn]=(1+α)：(1-α)：1的原子數比(-1
Figure 105134855-A0202-12-0032-170
α
Figure 105134855-A0202-12-0032-171
1)的線、[In]：[M]：[Zn]=(1+α)：(1-α)：2的原子數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：3的原子數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：4的原子數比的線及[In]：[M]：[Zn]=(1+α)：(1-α)：5的原子數比的線。
點劃線表示[In]：[M]：[Zn]=1：1：β的原子數比的(β
Figure 105134855-A0202-12-0032-172
0)的線、[In]：[M]：[Zn]=1：2：β的原子數比的線、[In]：[M]：[Zn]=1：3：β的原子數比的線、[In]：[M]：[Zn]=1：4：β的原子數比的線、[In]：[M]：[Zn]=2：1：β的原子數比的線及[In]：[M]：[Zn]=5：1：β的原子數比的線。
圖26A至圖26C所示的具有[In]：[M]：[Zn]=0：2：1的原子數比或其附近值的氧化物半導體易具有尖晶石型結晶結構。
圖26A和圖26B示出本發明的一個實施方式的氧化物半導體所包含的銦、元素M及鋅的較佳的原子數比範圍的例子。
作為一個例子，圖27示出[In]：[M]：[Zn]=1：1：1的InMZnO4的結晶結構。圖27是在從平行於b軸的方向上觀察時的InMZnO4的結晶結構。圖27所示的包含M、Zn、氧的層(以下，(M，Zn)層)中的金屬元素表示元素M或鋅。此時，元素M和鋅的比例相同。元素M和鋅可以相互置換，其排列不規則。
InMZnO4具有層狀的結晶結構(也稱為層狀結構)，如圖27所示，相對於每兩個包含元素M、鋅及氧的(M，Zn)層有一個包含銦及氧的層(以下，In層)。
另外，銦和元素M可以相互置換。因此，當以銦取代(M，Zn)層中的元素M時，也可以將該層表示為(In，M，Zn)層。在此情況下，具有相對於每兩個(In，M，Zn)層有一個In層的層狀結構。
[In]：[M]：[Zn]=1：1：2的原子數比的氧化物半導體具有相對於每三個(M，Zn)層有一個In層的層狀結構。就是說，當[Zn]高於[In]及[M]時，在氧化物半導體晶化的情況下，相對於In層的(M，Zn)層的比例增加。
注意，當在氧化物半導體中相對於一個In層的(M，Zn)層的層數為非整數時，氧化物半導體可能具有多個相對於一個In層(M，Zn)層的層數為整數的層狀結構。例如，在[In]：[M]：[Zn]=1：1：1.5的情況下，氧化物半導體可能具有相對於每兩個(M，Zn)層有一個In層的層狀結構及相對於每三個(M，Zn)層有一個In層的層狀結構混合在一起的層狀結構。
例如，當使用濺射裝置形成氧化物半導體時，所形成的膜的原子數比與靶材的原子數比偏離。尤其是，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。
有時在氧化物半導體中，多個相共存(例如，二相共存、三相共存等)。例如，當原子數比接近[In]：[M]：[Zn]=0：2：1時，尖晶石型結晶結構和層狀結晶結構的二相容易共存。當原子數比接近[In]：[M]：[Zn]=1：0：0時，方鐵錳礦型結晶結構和層狀結晶結構的二相 容易共存。當在氧化物半導體中多個相共存時，可能在不同的結晶結構之間形成晶界(也稱為grain boundary)。
藉由增高銦含量，可以提高氧化物半導體的載子移動率(電子移動率)。這是因為：在包含銦、元素M及鋅的氧化物半導體中，重金屬的s軌域主要有助於載子傳導，藉由增高銦含量，s軌域重疊的區域變大，由此銦含量高的氧化物半導體的載子移動率比銦含量低的氧化物半導體高。
另一方面，氧化物半導體的銦含量及鋅含量變低時，載子移動率變低。因此，當原子數比為[In]：[M]：[Zn]=0：1：0或接近[In]：[M]：[Zn]=0：1：0時(例如，圖26C中的區域C)，絕緣性變高。
因此，本發明的一個實施方式的氧化物半導體較佳為具有圖26A的以區域A表示的原子數比，此時該氧化物半導體易具有載子移動率高且晶界少的層狀結構。
圖26B中的區域B示出[In]：[M]：[Zn]=4：2：3或4：2：4.1的原子數比及其附近值。附近值例如包含[In]：[M]：[Zn]=5：3：4的原子數比。具有以區域B表示的原子數比的氧化物半導體尤其具有高結晶性及優異的載子移動率。
注意，氧化物半導體形成層狀結構的條件不是僅由原子數比決定的。根據原子數比，形成層狀結構的難易度不同。即使在原子數比相同的情況下，根據形成條件，有時具有層狀結構，有時不具有層狀結構。因此，圖示的區域是表示氧化物半導體具有層狀結構時的原子數比的區域，區域A至區域C的邊界不嚴格。
在此，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以減少晶界中的載子散射等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的氧化物半導體用於電晶體。例如，氧化物半導體的載子密度可以低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且為1×10-9/cm3以上。
因為高純度本質或實質上高純度本質的氧化物半導體的載子發生源較少，所以有可能降低載子密度。另外，因為高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成有通道區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，氧化物半導體中形成缺陷能階。因此，使氧化物半導體中或氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)為2×1018atoms/cm3以下，較佳為 2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，使利用SIMS測得的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，產生作為載子的電子，並載子密度增加，而氧化物半導體容易被n型化。其結果，使用含有氮的氧化物半導體的電晶體容易具有常開啟型特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，使利用SIMS測得的氧化物半導體中的氮濃度為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，使利用SIMS測得的氧化物半導體中的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。高純度本質或實質上高純度本質的氧化物半導體的關態電流(off-state current)顯著低，即便是通道寬度W為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以 為半導體參數分析儀的測定極限以下，亦即1×10-13A以下。
以下，對電晶體60a採用作為氧化物半導體的兩層結構或三層結構的半導體66b的情況進行說明。參照圖28A和圖28B對與絕緣體66a、半導體66b及絕緣體66c的疊層結構接觸的絕緣體的能帶圖及與半導體66b及絕緣體66c的疊層結構接觸的絕緣體的能帶圖進行說明。
圖28A是包括絕緣體I1、絕緣體66a(S1)、半導體66b(S2)、絕緣體66c(S3)及絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。另外，圖28B是包括絕緣體I1、半導體66b(S2)、絕緣體66c(S3)及絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。注意，為了便於理解，能帶圖示出絕緣體I1、絕緣體66a、半導體66b、絕緣體66c及絕緣體I2的導帶底的能階(Ec)。
較佳的是，絕緣體66a、絕緣體66c的導帶底的能階比半導體66b更靠近真空能階，典型的是，半導體66b的導帶底的能階與絕緣體66a、絕緣體66c的導帶底的能階的差為0.15eV以上、0.5eV以上且2eV以下或者1eV以下。就是說，與絕緣體66a、絕緣體66c相比，半導體66b的電子親和力大，絕緣體66a、絕緣體66c的電子親和力與半導體66b的電子親和力的差為0.15eV以上、0.5eV以上且2eV以下或者1eV以下。
如圖28A和圖28B所示，在絕緣體66a、半導體66b、絕緣體66c中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為導帶底的能階連續地變化或者連續地接合。為了實現這種能帶圖，較佳為降低形成在絕緣體66a與半導體66b的介面或者半導體66b與絕緣體66c的介面的混合層的缺陷態密度。
明確而言，藉由使絕緣體66a和半導體66b、半導體66b和絕緣體 66c包含氧之外的共同元素(主要成分)，可以形成缺陷態密度低的混合層。例如，在半導體66b為In-Ga-Zn氧化物的情況下，作為絕緣體66a、絕緣體66c較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化鎵等。
此時，半導體66b成為載子的主要路徑。因為可以降低絕緣體66a與半導體66b的介面以及半導體66b與絕緣體66c的介面的缺陷態密度，所以介面散射對載子傳導的影響小，從而可以得到大通態電流(on-state current)。
注意，在施加較高的閘極電壓的情況下，有時在絕緣體66a中的與半導體66b的介面附近以及在絕緣體66c中的與半導體66b的介面附近電流流過。
如上所述，當單獨使用絕緣體66a及絕緣體66c時，其包括能夠被用作導電體、半導體或絕緣體的物質。然而，當與半導體66b層疊而形成電晶體時，電子流在半導體66b中、半導體66b與絕緣體66a的介面附近以及半導體66b與絕緣體66c的介面附近，而絕緣體66a及絕緣體66c包括不被用作該電晶體的通道的區域。因此，在本說明書等中，不將絕緣體66a及絕緣體66c記作半導體，而記作絕緣體或氧化物絕緣體。注意，將絕緣體66a及絕緣體66c記作絕緣體或氧化物絕緣體只是因為其與半導體66b相比在電晶體的功能上更接近絕緣體，因此作為絕緣體66a或絕緣體66c有時使用能夠用於半導體66b的物質。
在電子被陷阱能階俘獲時，被俘獲的電子像固定電荷那樣動作，導致電晶體的臨界電壓向正方向漂移。藉由設置絕緣體66a、絕緣體66c，可以使陷阱能階遠離半導體66b。藉由採用該結構，可以防止電晶體的臨界電壓向正方向漂移。
作為絕緣體66a、絕緣體66c，使用其導電率比半導體66b充分低的材料。此時，半導體66b、半導體66b與絕緣體66a的介面以及半導體66b與絕緣體66c的介面主要被用作通道區域。例如，作為絕緣體66a、絕緣體66c，可以使用具有在圖26C中以絕緣性高的區域C表示的原子數比的氧化物半導體。注意，圖26C所示的區域C表示[In]：[M]：[Zn]=0：1：0或其附近值的原子數比。
尤其是，當作為半導體66b使用具有以區域A表示的原子數比的氧化物半導體時，作為絕緣體66a及絕緣體66c較佳為使用[M]/[In]的原子數比為1以上，較佳為2以上的氧化物半導體。另外，作為絕緣體66c，較佳為使用能夠得到充分高的絕緣性的[M]/([Zn]+[In])的原子數比為1以上的氧化物半導體。
另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體66a、半導體66b及絕緣體66c。
另外，絕緣體66a、半導體66b、絕緣體66c較佳為在成膜時進行基板加熱處理或者在成膜之後進行加熱處理。藉由進行上述加熱處理，可以進一步減少絕緣體66a、半導體66b、絕緣體66c等所包含的水或氫。此外，有時可以向絕緣體66a、半導體66b及絕緣體66c供應過量氧。加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且450℃以下的溫度，更佳為以350℃以上且400℃以下的溫度進行即可。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，在加熱處理中，可以在惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。在加熱處理中，還可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以 為了提高生產率該方法是有效的。
另外，在作為被用作電晶體的背閘極的導電體62a、構成圖4A至圖4D所示的插頭及佈線的導電體20a等使用氮化鉭的情況下，可以將上述熱處理溫度設定為350℃以上且410℃以下，較佳為370℃以上且400℃以下。藉由在上述溫度範圍內進行熱處理，可以抑制從氮化鉭膜釋放氫。
此外，半導體66b或絕緣體66c等的與導電體68a或導電體68b接觸的區域有時形成有低電阻區域。低電阻區域主要藉由其中的氧被半導體66b所接觸的導電體68a或導電體68b抽取，或者藉由導電體68a或導電體68b所包含的導電材料與半導體66b中的元素鍵合而形成。藉由形成這種低電阻區域，可以降低導電體68a或導電體68b與半導體66b的接觸電阻，所以可以增大電晶體60a的通態電流。
另外，半導體66b有時在導電體68a與導電體68b之間包括比重疊於導電體68a或導電體68b的區域厚度薄的區域。該區域是在形成導電體68a及導電體68b時藉由去除半導體66b的頂面的一部分而形成的。當在半導體66b的頂面形成將成為導電體68a及導電體68b的導電體時，有時形成與上述低電阻區域同樣的低電阻的區域。如此，藉由去除半導體66b的頂面的位於導電體68a與導電體68b之間的區域，可以防止在半導體66b的頂面的低電阻的區域中形成通道的情況。
另外，上述的絕緣體66a、半導體66b及絕緣體66c的三層結構是一個例子。例如，也可以採用不設置絕緣體66a和絕緣體66c中的任一個的兩層結構。另外，也可以採用不設置絕緣體66a及絕緣體66c的單層結構。另外，也可以採用包括作為絕緣體66a、半導體66b或絕緣體66c例示出的絕緣體、半導體和導電體中的任何層的n層結構(n是4以上的整數)。
〈絕緣體、導電體〉
下面，對電晶體60a的半導體以外的各組件進行詳細的說明。
作為絕緣體61，使用具有阻擋氫或水的功能的絕緣體。設置於絕緣體66a、半導體66b、絕緣體66c附近的絕緣體中的氫或水成為在還用作氧化物半導體的絕緣體66a、半導體66b、絕緣體66c中產生載子的原因之一。由此，電晶體60a的可靠性有可能下降。尤其在作為半導體基板91使用矽等的情況下，為了終結半導體基板的懸空鍵使用氫，因此該氫有可能擴散到包含氧化物半導體的電晶體。與此相反，藉由設置具有阻擋氫或水的功能的絕緣體61，能夠抑制氫或水從包含氧化物半導體的電晶體的下方擴散，從而能夠提高包含氧化物半導體的電晶體的可靠性。絕緣體61較佳為比絕緣體65或絕緣體64不容易使氫或水透過。
絕緣體61較佳為還具有阻擋氧的功能。藉由使絕緣體61阻擋從絕緣體64擴散的氧，能夠有效地從絕緣體64將氧供應到絕緣體66a、半導體66b、絕緣體66c。
絕緣體61例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。藉由使用這些材料形成絕緣體61，可以將絕緣體61用作具有阻擋氧、氫或水的擴散的效果的絕緣膜。另外，絕緣體61例如可以使用氮化矽、氮氧化矽等。藉由使用這些材料形成絕緣體61×可以將絕緣體61用作具有阻擋氫或水的擴散的效果的絕緣膜。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體61。
作為絕緣體67，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層 或疊層。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體67。
較佳的是，在被夾在導電體68a與導電體68b之間的區域中，導電體62a及導電體62b的至少一部分與半導體66b重疊。導電體62a及導電體62b被用作電晶體60a的背閘極。藉由設置這種導電體62a及導電體62b，能夠控制電晶體60a的臨界電壓。藉由控制臨界電壓，可以防止當施加到電晶體60a的閘極(導電體74)的電壓為低，例如被施加的電壓為0V以下時電晶體60a處於導通狀態。就是說，可以容易地將電晶體60a的電特性在常關閉方向轉移。
被用作背閘極的導電體62a及導電體62b還可以與被供應規定電位的佈線或端子連接。例如，導電體62a及導電體62b也可以與被供應恆定電位的佈線連接。恆定電位例如可以為高電源電位或接地電位等低電源電位。
作為導電體62a，可以使用能夠被用作上述導電體20的導電體，作為導電體62b，可以使用能夠被用作上述導電體21的導電體。
絕緣體65以覆蓋導電體62a及導電體62b的方式設置。作為絕緣體65，可以使用與後面說明的絕緣體64或絕緣體72同樣的絕緣體。
絕緣體63以覆蓋絕緣體65的方式設置。絕緣體63較佳為具有阻擋氧的功能。藉由設置這種絕緣體63，能夠防止導電體62a及導電體62b從絕緣體64中抽出氧。由此，能夠有效地從絕緣體64將氧供應到絕緣體66a、半導體66b及絕緣體66c。另外，藉由提高絕緣體63的覆蓋性，能夠進一步降低從絕緣體64被抽出的氧，而能夠有效地從絕緣體64將氧供應到絕緣體66a、半導體66b及絕緣體66c。
作為絕緣體63，使用包含硼、鋁、矽、鈧、鈦、鎵、釔、鋯、銦、鑭、鈰、釹、鉿或鉈的氧化物或氮化物。較佳為使用氧化鉿或氧化鋁。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體63。
在絕緣體65、絕緣體63及絕緣體64中，較佳的是，絕緣體63具有電子俘獲區域。當絕緣體65及絕緣體64具有抑制電子釋放的功能時，被絕緣體63俘獲的電子像固定負電荷那樣動作。因此，絕緣體63被用作浮動閘極。
絕緣體64較佳為在膜中包含的水或氫量少。作為絕緣體64，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，作為絕緣體64，可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。絕緣體64較佳為使用氧化矽或氧氮化矽。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體64。
另外，絕緣體64較佳為包含過量氧的絕緣體。藉由設置這種絕緣體64，能夠從絕緣體64將氧供應到絕緣體66a、半導體66b及絕緣體66c。由於該氧能夠減少氧化物半導體的絕緣體66a、半導體66b及絕緣體66c的缺陷的氧缺陷。由此，可以使絕緣體66a、半導體66b及絕緣體66c成為缺陷態密度較低且具有穩定的特性的氧化物半導體。
注意，在本說明書等中，過量氧例如是指超過化學計量組成的氧。或者，過量氧是指例如藉由加熱從包含該過量氧的膜或層釋放的氧。過量氧例如可以移動在膜或層的內部。過量氧的移動包括在膜或層的原子之間移動的情況以及以與構成膜或層的氧置換的方式一個接一個移動的情況。
在表面溫度範圍為100℃至700℃或者100℃至500℃的熱脫附譜分析(TDS分析)中，包含過量氧的絕緣體64的氧分子的脫離量為1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，較佳為1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
下面，對利用TDS分析測量分子釋放量的方法，以氧釋放量為例子進行說明。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有指定密度的氫的矽基板的TDS分析結果以及測量樣本的TDS分析結果，可以藉由下面所示的公式求出測量樣本的氧分子的釋放量(NO2)。這裡，假設為藉由TDS分析而得到的質荷比32的氣體都來源於氧分子。雖然CH3OH的質荷比為32，但因為CH3OH存在的可能性較低，所以在這裡不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子在自然界的豐度比率極低，所以也不考慮。
NO2=NH2/SH2×SO2×α
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於上面所示的公式的詳細內容，可以參照日本專利申請公開第平6-275697公報。注意，上述氧的釋放量是使用由日本電子科學公司(ESCO Ltd.)製造的熱脫 附裝置EMD-WA1000S/W，並以包含一定量的氫原子的矽基板為標準樣本來進行測量的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比例可以從氧分子的電離率算出。另外，因為上述α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
或者，藉由加熱處理釋放氧的絕緣體有時包含過氧化自由基。明確而言，起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的絕緣體有時在電子自旋共振法(ESR：Electron Spin Resonance)中在g值為2.01近旁具有非對稱的信號。
絕緣體64或絕緣體63也可以具有防止雜質從下層擴散的功能。
如上所述，半導體66b的頂面或底面的平坦性較佳為高。因此，也可以藉由利用CMP處理等對絕緣體64的頂面進行平坦化處理來提高平坦性。
導電體68a及導電體68b被用作電晶體60a的源極電極和汲極電極中的任一個。
作為導電體68a及導電體68b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，在導電體68a及導電體68b具有疊層結構的情況下，也可以採用在氮化 鉭上層疊鎢的結構。例如，導電體68a及導電體68b也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體68a及導電體68b。
絕緣體72被用作電晶體60a的閘極絕緣膜。與絕緣體64同樣地，絕緣體72也可以為包含過量氧的絕緣體。藉由設置這種絕緣體72，能夠從絕緣體72將氧供應到絕緣體66a、半導體66b及絕緣體66c。
作為絕緣體72、絕緣體77，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體72、絕緣體77可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體72、絕緣體77。
另外，絕緣體77較佳為包含過量氧的絕緣體。藉由設置這種絕緣體77，能夠從絕緣體77將氧供應到絕緣體66a、半導體66b及絕緣體66c。由於該氧能夠減少氧化物半導體的絕緣體66a、半導體66b及絕緣體66c的缺陷的氧缺陷。由此，可以使絕緣體66a、半導體66b及絕緣體66c成為缺陷態密度較低且具有穩定的特性的氧化物半導體。
在表面溫度範圍為100℃至700℃或者100℃至500℃的熱脫附譜分析(TDS分析)中，包含過量氧的絕緣體77的氧分子的脫離量為1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，較佳為1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
另外，較佳為絕緣體77中的氫、水、氮氧化物(NOx，例如一氧化氮、二氧化氮等)等雜質少。藉由設置這種絕緣體77，能夠抑制氫、水、氮氧化物等雜質從絕緣體77擴散到絕緣體66a、半導體66b及絕緣體66c，由此可以使半導體66b成為缺陷態密度較低且具有穩定的特性的氧化物半導體。
在此，在表面溫度範圍為200℃至560℃的TDS分析中，絕緣體77的H2O分子的脫離量為3.80×1015molecules/cm2以下，較佳為2.40×1015molecules/cm2以下。此外，在表面溫度範圍為0℃至400℃的TDS分析中，絕緣體77的H2O分子的脫離量較佳為7.00×1014molecules/cm2以下。此外，在TDS分析中，絕緣體77的NO2分子的脫離量較佳為1.80×1013molecules/cm2以下。
導電體74被用作電晶體60a的閘極電極。作為導電體74，可以使用能夠被用作導電體62b的導電體。
在此，如圖13B所示，可以由導電體62a、導電體62b及導電體74的電場電圍繞半導體66b(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在半導體66b整體(頂面、底面及側面)上形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極間，由此可以提高導通時的電流(通態電流)。
注意，當電晶體具有s-channel結構時，在半導體66b的側面也形成有通道。因此，半導體66b的厚度越大，通道區域越大。亦即，半導體66b越厚，越能夠提高電晶體的通態電流。另外，半導體66b越厚，載子的控制性高的區域的比例越增大，所以可以減小次臨界擺幅值。例如，半導體66b具有厚度為10nm以上，較佳為20nm以上，更佳為30nm以上的區域即可。注意，半導體裝置的生產率有時會下降， 因此，例如，半導體66b具有厚度為150nm以下的區域即可。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。包括微型電晶體的半導體裝置可以具有高集成度及高密度。例如，電晶體的通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且，電晶體的通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
作為絕緣體79，較佳為設置能夠被用作絕緣體63的絕緣體。例如，作為絕緣體79可以使用藉由ALD法形成的氧化鎵膜或氧化鋁膜等。藉由以覆蓋導電體74的方式設置這種絕緣體79，可以防止導電體74奪取供應到絕緣體77的過量氧而被氧化。
絕緣體78的厚度例如可以為5nm以上或為20nm以上。另外，較佳的是，絕緣體78的至少一部分與絕緣體77的頂面接觸。
作為絕緣體78，例如可以使用包含碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。絕緣體78較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的效果。作為這種絕緣體，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜。作為氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。此外，作為絕緣體78，還可以使用能夠被用作上述絕緣體66a或絕緣體66c的氧化物。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體78。
在此，絕緣體78較佳為利用濺射法形成，更佳為在包含氧的氛圍 下利用濺射法形成。藉由利用濺射法形成絕緣體78，在進行成膜的同時絕緣體77的表面(在形成絕緣體78之後，絕緣體77與絕緣體78介面)附近被添加氧。例如，可以藉由濺射法形成氧化鋁膜。較佳為藉由ALD法在其上形成氧化鋁膜。藉由利用ALD法，可以抑制針孔的形成等，由此可以進一步提高絕緣體78的阻擋氧、氫、水、鹼金屬、鹼土金屬等的效果。
絕緣體78較佳為在成膜時進行加熱處理或者在成膜之後進行加熱處理。藉由進行加熱處理，可以使添加到絕緣體77的氧擴散而供應到絕緣體66a、半導體66b、絕緣體66c。此外，該氧有時從絕緣體77經過絕緣體72或絕緣體64供應到絕緣體66a、半導體66b及絕緣體66c。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。在加熱處理中，還可以使用利用燈加熱的RTA裝置。
另外，在作為被用作電晶體的背閘極的導電體62a、構成圖4A至圖4D所示的插頭及佈線的導電體20a等使用氮化鉭的情況下，上述熱處理溫度為350℃以上且410℃以下，較佳為370℃以上且400℃以下，即可。藉由在上述溫度範圍中進行熱處理，可以抑制從氮化鉭釋放氫。
較佳的是，絕緣體78為比絕緣體77不容易使氧透過的絕緣體，並具有阻擋氧的功能。藉由設置這種絕緣體78，在從絕緣體77將氧供應到絕緣體66a、半導體66b及絕緣體66c時，能夠防止該氧釋放到絕緣體78上方的外部。
氧化鋁的不使氫、水分等雜質以及氧透過的阻擋效果較高，因此較佳為將氧化鋁用於絕緣體78。
接著，參照圖13C和圖13D說明電晶體60a的變形例子。注意，與圖13A和圖13B同樣，圖13C和圖13D分別是電晶體60a的通道長度方向的剖面圖和電晶體60a的通道寬度方向的剖面圖。
圖13C和圖13D所示的電晶體60b與圖13A和圖13B所示的電晶體60a的不同之處在於：在絕緣體64、導電體68a及導電體68b上設置有絕緣體77，以嵌入形成於絕緣體77、導電體68a及導電體68b中的開口中的方式設置有絕緣體66c、絕緣體72及導電體74。注意，關於圖13C和圖13D所示的電晶體60b的其他結構，可以參照圖13A和圖13B所示的電晶體60a的結構。
此外，電晶體60b也可以具有在絕緣體77上設置有絕緣體76並在絕緣體76上設置有絕緣體78的結構。此時，作為絕緣體76，可以使用能夠被用作絕緣體77的絕緣體。此外，雖然電晶體60b具有不設置絕緣體79的結構，但是不侷限於此，也可以設置絕緣體79。
注意，電晶體60b不侷限於圖13C和圖13D所示的結構。例如，也可以採用絕緣體66c、絕緣體72及導電體74的側面相對於半導體66b的頂面以30°以上且小於90°的角度傾斜的錐形形狀。
〈電容器的結構〉
圖14A示出電容器80a的結構的一個例子。電容器80a包括導電體82、絕緣體83及導電體84。如圖14A所示，在絕緣體81上設置有導電體82，以覆蓋導電體82的方式設置有絕緣體83，以覆蓋絕緣體83的方式設置有導電體84，在導電體84上設置有絕緣體85。
在此，較佳的是，絕緣體83以接觸於導電體82的側面的方式設置，導電體84以接觸於絕緣體83的凸部的側面的方式設置。因此， 由於導電體82的頂面及導電體82的側面都可以被用作電容器，所以可以增大電容值。
作為導電體82及導電體84，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，導電體82及導電體84也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體82及導電體84。
絕緣體83例如可以使用包含選自氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等的一種以上的絕緣體。例如，也可以在氧化鋁上層疊氧氮化矽。另外，較佳為使用矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))、氧化鉿、氧化釔等high-k材料。此外，在作為絕緣體83使用high-k材料的情況下，有時可以藉由進行熱處理來增大電容值。藉由使用上述high-k材料，即使增厚絕緣體83的厚度，也可以充分確保電容器80a的電容值。藉由增厚絕緣體83，可以抑制在導電體82與導電體84之間產生的洩漏電流。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體83。
作為絕緣體81及絕緣體85，可以使用能夠被用作絕緣體77的絕緣體。此外，絕緣體85也可以使用有機矽烷氣體(例如，TEOS(Tetra-Ethyl-Ortho-Silicate)等)形成。
接著，參照圖14B和圖14C說明電容器80a的變形例子。
圖14B所示的電容器80b與圖14A所示的電容器80a的不同之處在於：導電體84以與導電體82的頂面重疊的方式形成而不接觸於絕緣體83的凸部的側面。注意，在圖14B中，雖然導電體84的側面端部與導電體82的側面端部重疊，但是電容器80b不侷限於此。
圖14C所示的電容器80c與圖14A所示的電容器80a的不同之處在於：在絕緣體81上設置有具有開口的絕緣體86，導電體82設置在該開口中。在此，絕緣體86的開口與絕緣體81的頂面可以被看作槽部，較佳為沿著該槽部設置導電體82。另外，如圖14C所示，也可以使絕緣體86的頂面與導電體82的頂面大致一致。
在導電體82上設置有絕緣體83，在絕緣體83上設置有導電體84。在此，導電體84在上述槽部中具有隔著絕緣體83與導電體82面對的區域。另外，絕緣體83較佳為以覆蓋導電體82的頂面的方式設置。藉由如此設置絕緣體83，可以防止在導電體82與導電體84之間流過洩漏電流。另外，也可以使絕緣體83的側面端部與導電體84的側面端部大致一致。如此，電容器80c較佳為具有凹型或氣缸型形狀。注意，在電容器80c中，導電體82、絕緣體83及導電體84的頂面形狀既可以為四角形之外的多角形，又可以為包括橢圓的圓形。
〈形成在半導體基板中的電晶體的結構〉
圖15A及圖15B示出包括半導體基板的元件層所包括的電晶體90a的結構的一個例子。圖15A是沿著電晶體90a的通道長度方向B1-B2的剖面圖，圖15B是沿著電晶體90a的通道寬度方向B3-B4的剖面圖。
在半導體基板91上形成有多個凸部，在多個凸部之間的槽部(有時也稱為溝槽)中形成有元件分離區域97。在半導體基板91及元件分 離區域97上形成有絕緣體94，在絕緣體94上形成有導電體96。以接觸於絕緣體94及導電體96的側面的方式形成有絕緣體95。在半導體基板91、元件分離區域97、絕緣體95及導電體96上設置有絕緣體99，在其上設置有絕緣體98。
此外，如圖15A所示，在半導體基板91的凸部形成有至少與絕緣體95的一部分重疊的低電阻區域93a及低電阻區域93b，在低電阻區域93a及低電阻區域93b的外側形成有低電阻區域92a及低電阻區域92b。注意，低電阻區域92a及低電阻區域92b的電阻較佳為比低電阻區域93a及低電阻區域93b的電阻低。
在此，導電體96被用作電晶體90a的閘極，絕緣體94被用作電晶體90a的閘極絕緣膜，低電阻區域92a被用作電晶體90a的源極和汲極中的一個，低電阻區域92b被用作電晶體90a的源極和汲極中的另一個。另外，絕緣體95被用作電晶體90a的側壁絕緣膜。另外，低電阻區域93a及低電阻區域93b被用作電晶體90a的LDD(Lightly Doped Drain)區域。此外，在半導體基板91的凸部，與導電體96重疊且位於低電阻區域93a與低電阻區域93b之間的區域被用作電晶體90a的通道形成區域。
在電晶體90a中，如圖15B所示，藉由使通道形成區域中的凸部的側部及上部隔著絕緣體94與導電體96重疊，可以使載子流過包括通道形成區域的側部及上部的較廣的範圍。由此，可以縮小電晶體90a在基板上所占的面積，並可以增加電晶體90a中的載子的移動量。其結果，可以在增加電晶體90a的通態電流的同時提高場效移動率。當將通道形成區域中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區域中的凸部的高度設定為T時，當凸部的高度T與通道寬度W之比(T/W)的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加電晶體90a的通態電流並提高場效移動率。例如，當電 晶體90a使用塊狀半導體基板91時，縱橫比較佳為0.5以上，更佳為1以上。
雖然圖15A和圖15B所示的電晶體90a是利用淺溝槽隔離(STI：Shallow Trench Isolation)法實現元件分離的例子，但是本實施方式所示的半導體裝置不侷限於此。
作為半導體基板91，例如可以使用由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的半導體基板等。較佳的是，作為半導體基板91使用單晶矽基板。此外，作為半導體基板91，也可以使用在半導體基板內部具有絕緣體區域的半導體基板，例如SOI(Silicon On Insulator：絕緣層上覆矽)基板等。
作為半導體基板91使用包含賦予p型導電性的雜質的半導體基板。注意，作為半導體基板91，也可以使用包含賦予n型導電性的雜質的半導體基板。或者，半導體基板91也可以為i型。
此外，在設置於半導體基板91中的低電阻區域92a及低電阻區域92b中，較佳為包含磷或砷等賦予n型導電性的元素或者硼或鋁等賦予p型導電性的元素。與此同樣，在低電阻區域93a及低電阻區域93b中，較佳為包含磷或砷等賦予n型導電性的元素或者硼或鋁等賦予p型導電性的元素。但是，因為低電阻區域93a及低電阻區域93b較佳為被用作LDD，所以低電阻區域93a及低電阻區域93b所包含的賦予導電性的元素的濃度較佳為低於低電阻區域92a及低電阻區域92b所包含的賦予導電性的元素的濃度。另外，低電阻區域92a及低電阻區域92b也可以使用矽化物等形成。
絕緣體94、絕緣體95例如可以使用包含選自氧化鋁、氧氮化鋁、 氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等的一種以上的絕緣體。另外，也可以使用矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))、氧化鉿或氧化釔等high-k材料。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體94、絕緣體95。
作為導電體96，較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料。另外，也可以使用添加磷等雜質的多晶矽。此外，還可以以金屬氮化物膜和上述金屬膜的疊層結構形成導電體96。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體96。
作為絕緣體98及絕緣體99，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。另外，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體98。
另外，作為絕緣體98，可以使用碳氮化矽(silicon carbonitride)、氧碳化矽(silicon oxycarbide)等。此外，可以使用USG(Undoped Silicate Glass：未摻雜矽玻璃)、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、BSG(Borosilicate Glass：硼矽玻璃)等。可以利用常壓CVD法形成USG、BPSG等。此外，例如可以利用塗布法形成HSQ(氫倍半矽氧烷)等。
但是，絕緣體99有時較佳為含有氫。例如，作為絕緣體99，可以 使用含有氫的氮化矽等。當絕緣體99具有氫時，有時半導體基板91減少缺陷等，並且提高電晶體90a的特性。例如，在作為半導體基板91使用包含矽的材料的情況下，可以利用氫使矽的懸空鍵等的缺陷終結。
接著，參照圖15C和圖15D說明電晶體90a的變形例子。注意，與圖15A和圖15B同樣，圖15C和圖15D分別是電晶體90a的通道長度方向的剖面圖和電晶體90a的通道寬度方向的剖面圖。
圖15C和圖15D所示的電晶體90b與圖15A和圖15B所示的電晶體90a的不同之處在於：在半導體基板91上沒有形成凸部。注意，關於圖15C和圖15D所示的電晶體90b的其他結構，可以參照圖15A和圖15B所示的電晶體90a的結構。
注意，雖然在電晶體90a及電晶體90b中以接觸於導電體96的底面的方式設置絕緣體94，但是本實施方式所示的半導體裝置不侷限於此。例如，也可以採用以接觸於導電體96的底面及側面的方式設置絕緣體94的結構。
〈半導體裝置的結構實例〉
圖16示出在包括半導體基板的元件層(以下稱為元件層50)上設置包含氧化物半導體的元件層(以下稱為元件層30)並在元件層30上設置包括電容器的元件層(以下稱為元件層40)的半導體裝置的結構的一個例子。圖16是對應於電晶體60a及電晶體90a的通道長度方向C1-C2的剖面圖。注意，在圖16中，雖然電晶體60a的通道長度方向與電晶體90a的通道長度方向平行，但是不侷限於此，可以適當地設定電晶體60a和電晶體90a的通道長度方向。
在元件層50中設置有圖15A所示的電晶體90a，關於半導體基板 91、元件分離區域97、絕緣體98、絕緣體99、絕緣體94、絕緣體95、導電體96、低電阻區域93a、低電阻區域93b、低電阻區域92a及低電阻區域92b，可以參照上述記載。
在元件層50中設置有導電體51a、導電體52a、導電體51b、導電體52b、導電體51c及導電體52c的被用作插頭的部分。導電體51a及導電體52a以導電體51a的底面接觸於低電阻區域92a的方式形成在絕緣體98及絕緣體99的開口中。導電體51b及導電體52b以導電體51b的底面接觸於導電體96的方式形成在絕緣體98的開口中。導電體51c及導電體52c以導電體51c的底面接觸於低電阻區域92b的方式形成在絕緣體98及絕緣體99的開口中。
在此，導電體51a至導電體51c可以具有與圖4C和圖4D所示的導電體20a同樣的結構。另外，導電體52a至導電體52c可以具有與圖4C和圖4D所示的導電體21a同樣的結構。但是，不侷限於此，例如也可以利用單鑲嵌法等分別形成插頭和佈線。
如圖16所示，較佳為採用導電體51a至導電體51c與導電體52a至導電體52c的疊層結構。作為導電體51a至導電體51c，例如可以使用鈦、鉭、氮化鈦或氮化鉭等的單層或疊層。藉由將氮化鉭或氮化鈦等金屬氮化物，尤其是將氮化鉭用於導電體51a至導電體51c，可以抑制元件層50等所包含的氫、水等雜質擴散到導電體51a至導電體51c中而移動到上層。不僅是導電體51a至導電體51c，被用作其他插頭及佈線的導電體也是同樣的。因此，位於元件層30的下層的導電體111a至導電體111c、導電體121a至導電體121c也是同樣的，藉由作為疊層結構的下層使用氮化鉭或氮化鈦等金屬氮化物，尤其是氮化鉭，可以防止氫、水等雜質擴散到位於上層的元件層30。藉由具有上述結構，可以將元件層30所包含的氧化物半導體用作高純度本質或實質上高純度本質的氧化物半導體。
在絕緣體98上設置有絕緣體102a及絕緣體102b。在形成於絕緣體102a及絕緣體102b中的開口中嵌入有導電體51a、導電體52a、導電體51b、導電體52b、導電體51c及導電體52c的被用作佈線等的部分。例如，在作為導電體52a至導電體52c使用銅等容易擴散的金屬的情況下，藉由使用氮化矽或氮碳化矽等不容易透過銅的絕緣體，可以防止銅等雜質擴散到電晶體90a。另外，作為絕緣體102a較佳為使用其氫濃度比絕緣體98等低的絕緣體。此外，絕緣體102b的介電常數較佳為比絕緣體102a低。注意，在圖16中，雖然設置有絕緣體102a和絕緣體102b的疊層，但是不侷限於此，也可以採用單層的絕緣體。
在絕緣體102b上設置有絕緣體104，在絕緣體104上設置有絕緣體106，在絕緣體106上設置有絕緣體108。作為絕緣體102a、絕緣體102b、絕緣體104、絕緣體106及絕緣體108，可以使用能夠被用作絕緣體98的絕緣體。此外，絕緣體102a、絕緣體102b、絕緣體104、絕緣體106和絕緣體108中的任何絕緣體較佳為具有阻擋氫等雜質及氧的功能的絕緣體。作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，可以使用氮化矽等。
此外，在作為導電體52a至導電體52c使用銅等容易擴散的金屬的情況下，藉由作為絕緣體104使用氮化矽或氮碳化矽等不容易透過銅的絕緣體，可以防止銅等雜質擴散到元件層30所包括的氧化物半導體膜。
在絕緣體104及絕緣體106中設置有導電體111a、導電體112a、導電體111b、導電體112b、導電體111c以及導電體112c的被用作插頭的部分。另外，在絕緣體108中設置有導電體111a、導電體112a、 導電體111b、導電體112b、導電體111c以及導電體112c的被用作佈線的部分。導電體111a及導電體112a以導電體111a的底面接觸於導電體52a的方式形成在絕緣體104、絕緣體106及絕緣體108的開口中。導電體111b及導電體112b以導電體111b的底面接觸於導電體52b的方式形成在絕緣體104、絕緣體106及絕緣體108的開口中。導電體111c及導電體112c以導電體111c的底面接觸於導電體52c的方式形成在絕緣體104、絕緣體106及絕緣體108的開口中。
在此，導電體111a至導電體111c可以具有與圖4C和圖4D所示的導電體20a同樣的結構。另外，導電體112a至導電體112c可以具有與圖4C和圖4D所示的導電體21a同樣的結構。但是，不侷限於此，例如也可以利用單鑲嵌法等分別形成插頭和佈線。
在絕緣體108上設置有絕緣體110。作為絕緣體110，可以使用能夠被用作絕緣體106的絕緣體。
在絕緣體110上的元件層30中設置有圖13A所示的電晶體60a，關於絕緣體61、絕緣體67、導電體62a、導電體62b、絕緣體65、絕緣體63、絕緣體64、絕緣體66a、半導體66b、絕緣體66c、導電體68a、導電體68b、絕緣體72、導電體74、絕緣體79、絕緣體77及絕緣體78，可以參照上述記載。
在絕緣體61及絕緣體110中設置有導電體121a、導電體122a、導電體121b、導電體122b、導電體121c以及導電體122c的被用作插頭的部分。另外，在絕緣體67中設置有導電體121a、導電體122a、導電體121b、導電體122b、導電體121c以及導電體122c的被用作佈線的部分。導電體121a及導電體122a以導電體121a的底面接觸於導電體112a的方式形成在絕緣體67、絕緣體61及絕緣體110的開口中。導電體121b及導電體122b以導電體121b的底面接觸於導電體112b 的方式形成在絕緣體67、絕緣體61及絕緣體110的開口中。導電體121c及導電體122c以導電體121c的底面接觸於導電體112c的方式形成在絕緣體67、絕緣體61及絕緣體110的開口中。
在此，導電體121a至導電體121c具有與圖4C和圖4D所示的導電體20a同樣的結構，即可。另外，導電體122a至導電體122c具有與圖4C和圖4D所示的導電體21a同樣的結構，即可。
另外，導電體62a及導電體62b與導電體121a、導電體122a、導電體121b、導電體122b、導電體121c及導電體122c形成在同一層中。注意，關於同時製造導電體62a、導電體62b、導電體121a及導電體122a的製程，將在後面對其進行詳細的說明。
如圖16所示，半導體基板91與半導體66b被絕緣體61和導電體121a至導電體121c隔開。因為導電體121a至導電體121c具有阻擋氫及水的擴散的功能，所以可以防止元件層50等所包含的氫或水等雜質經過形成在絕緣體61中的被用作通孔或插頭的導電體122a至導電體122c擴散到半導體66b。
在此，圖17示出對應於分割線138附近的C3-C4剖面的剖面圖。如圖17所示，較佳的是，在與分割線138重疊的區域附近，在絕緣體67、絕緣體65、絕緣體63、絕緣體64及絕緣體77中形成有開口，以覆蓋絕緣體67、絕緣體65、絕緣體63、絕緣體64及絕緣體77的側面的方式形成有絕緣體78，在該開口中絕緣體78與絕緣體61接觸。
藉由具有上述形狀，可以使絕緣體78和絕緣體61覆蓋至絕緣體67、絕緣體65、絕緣體63、絕緣體64及絕緣體77的側面。因為絕緣體78和絕緣體61具有阻擋氫及水的功能，所以即使對本實施方式所示的半導體裝置進行分割，也可以防止氫或水從絕緣體67、絕緣體65、 絕緣體63、絕緣體64及絕緣體77的側面侵入而擴散到電晶體60a。
此外，如上所述，藉由絕緣體78的成膜能夠向絕緣體77供應過量氧。此時，因為絕緣體78覆蓋絕緣體77的側面，所以可以防止氧擴散到絕緣體78的外部，並且可以使絕緣體77充滿氧並藉由絕緣體77向絕緣體66a、半導體66b、絕緣體66c供應氧。由於該氧能夠減少絕緣體66a、半導體66b及絕緣體66c的缺陷的氧缺陷。由此，可以使半導體66b成為缺陷態密度低且具有穩定的特性的氧化物半導體。
在絕緣體78上設置有絕緣體81。作為絕緣體81，可以使用能夠被用作絕緣體77的絕緣體。
在絕緣體81、絕緣體78、絕緣體77、絕緣體65、絕緣體63以及絕緣體64中設置有被用作插頭的導電體31a、導電體32a、導電體31b、導電體32b、導電體31c、導電體32c、導電體31d、導電體32d、導電體31e以及導電體32e。導電體31a及導電體32a以導電體31a的底面接觸於導電體122a的方式形成在絕緣體81、絕緣體78、絕緣體77、絕緣體64、絕緣體63及絕緣體65的開口中。導電體31b及導電體32b以導電體31b的底面接觸於導電體68a的方式形成在絕緣體81、絕緣體78及絕緣體77的開口中。導電體31c及導電體32c以導電體31c的底面接觸於導電體68b的方式形成在絕緣體81、絕緣體78及絕緣體77的開口中。導電體31d及導電體32d以導電體31d的底面接觸於導電體122b的方式形成在絕緣體81、絕緣體78、絕緣體77、絕緣體64、絕緣體63及絕緣體65的開口中。導電體31e及導電體32e以導電體31e的底面接觸於導電體122c的方式形成在絕緣體81、絕緣體78、絕緣體77、絕緣體64、絕緣體63及絕緣體65的開口中。
在此，作為導電體31a至導電體31e，可以使用能夠被用作圖4C和圖4D所示的導電體20a的導電體。藉由作為導電體31a至導電體31e 採用上述結構，可以具有以導電體31a至導電體31e堵住形成在絕緣體78中的通孔的形狀。由於導電體31a至導電體31e具有阻擋氫及水的擴散的功能，所以可以防止氫或水等雜質經過形成在絕緣體78中的通孔及導電體32a至導電體32e擴散到電晶體60a。此外，作為導電體32a至導電體32e，可以使用能夠被用作圖4C和圖4D所示的導電體21a的導電體。
在絕緣體81上形成有導電體33a、導電體33b、導電體82及導電體33e。在此，導電體82被用作元件層40的電容器80a的一個電極。導電體33a與導電體31a及導電體32a的頂面接觸，導電體33b與導電體31b及導電體32b的頂面接觸，導電體82與導電體31c、導電體32c、導電體31d及導電體32d的頂面接觸，導電體33e與導電體31e及導電體32e的頂面接觸。
在此，作為導電體33a、導電體33b及導電體33e，可以使用能夠被用作導電體82的導電體。
注意，雖然在圖16所示的剖面圖中未示出與導電體74、導電體62b連接的佈線及插頭，但是可以另行設置佈線及插頭。
在元件層40中設置有圖14A所示的電容器80a，關於絕緣體81、導電體82、絕緣體83、導電體84及絕緣體85，可以參照上述記載。
在元件層40中設置有被用作插頭的導電體41a、導電體42a、導電體41b、導電體42b、導電體41c、導電體42c、導電體41d以及導電體42d。導電體41a及導電體42a以導電體41a的底面接觸於導電體33a的方式形成在絕緣體83及絕緣體85的開口中。導電體41b及導電體42b以導電體41b的底面接觸於導電體33b的方式形成在絕緣體83及絕緣體85的開口中。導電體41c及導電體42c以導電體41c的底面 接觸於導電體84的方式形成在絕緣體85的開口中。導電體41d及導電體42d以導電體41d的底面接觸於導電體33e的方式形成在絕緣體83及絕緣體85的開口中。
在此，作為導電體41a至導電體41d，可以使用能夠被用作圖4C和圖4D所示的導電體20a的導電體。另外，作為導電體42a至導電體42d，可以使用能夠被用作圖4C和圖4D所示的導電體21a的導電體。
在絕緣體85上形成有被用作佈線的導電體43a至導電體43d。導電體43a與導電體41a及導電體42a的頂面接觸，導電體43b與導電體41b及導電體42b的頂面接觸，導電體43c與導電體41c及導電體42c的頂面接觸，導電體43d與導電體41d及導電體42d的頂面接觸。
在此，作為導電體43a至導電體43d，可以使用能夠被用作導電體33a、導電體33b及導電體33e的導電體。另外，因為導電體43a至導電體43d形成在元件層30上，所以有時在形成導電體43a至導電體43d之後不需要進行高溫的熱處理。因此，藉由作為導電體43a至導電體43d使用如鋁、銅等低耐熱性且低電阻的金屬材料，可以減少佈線電阻。
在絕緣體85上以覆蓋導電體43a至導電體43d的方式形成有絕緣體134。作為絕緣體134，可以使用能夠被用作絕緣體85的絕緣體。
在絕緣體134中設置有被用作插頭的導電體131以及導電體132。導電體131及導電體132以導電體131的底面接觸於導電體43a的方式形成在絕緣體134的開口中。
在此，作為導電體131，可以使用能夠被用作圖4C和圖4D所示的導電體20a的導電體。另外，作為導電體132，可以使用能夠被用作圖 4C和圖4D所示的導電體21a的導電體。
被用作佈線的導電體133形成在絕緣體134上。導電體133與導電體131及導電體132的頂面接觸。在此，作為導電體133，可以使用能夠被用作導電體33a、導電體33b及導電體33e的導電體。
在絕緣體134上，以在導電體133上具有開口的方式形成有絕緣體136。作為絕緣體136，可以使用能夠被用作絕緣體134的絕緣體。另外，作為絕緣體136，還可以使用聚醯亞胺等有機絕緣膜。
注意，在圖16所示的半導體裝置中，雖然在元件層30的上層具有分別形成佈線和插頭的結構，但是本實施方式的半導體裝置不侷限於此。例如，如圖18所示，在元件層30的上層也可以利用參照圖1A至圖4D示出的方法等將佈線和插頭形成為一體。
圖18所示的導電體31a及導電體32a對應於圖16所示的導電體31a、導電體32a及導電體33a。圖18所示的導電體31b及導電體32b對應於圖16所示的導電體31b、導電體32b及導電體33b。圖18所示的導電體31f及導電體32f對應於圖16所示的導電體31c、導電體32c、導電體31d、導電體32d及導電體82。圖18所示的導電體31e及導電體32e對應於圖16所示的導電體31e、導電體32e及導電體33e。
注意，在圖18中，導電體31a、導電體31b、導電體31f、導電體31e、導電體32a、導電體32b、導電體32f及導電體32e的一部分嵌入在設置於絕緣體81中的開口中。
另外，圖18所示的導電體41a及導電體42a對應於圖16所示的導電體41a、導電體42a及導電體43a。圖18所示的導電體41b及導電體42b對應於圖16所示的導電體41b、導電體42b及導電體43b。 圖18所示的導電體41c及導電體42c對應於圖16所示的導電體41c、導電體42c及導電體43c。圖18所示的導電體41d及導電體42d對應於圖16所示的導電體41d、導電體42d及導電體43d。
此外，在絕緣體85與絕緣體134之間設置有絕緣體135。在圖18中，導電體41a、導電體41b、導電體41c、導電體41d、導電體42a、導電體42b、導電體42c及導電體42d的一部分嵌入在設置於絕緣體135中的開口中。作為絕緣體135，可以使用能夠被用作絕緣體134的材料。
接著，以圖16所示的結構為例，參照圖19A至圖22B所示的剖面圖說明在製造佈線及插頭(導電體121a及導電體122a)的同時製造背閘極(導電體62a及導電體62b)的方法。圖19A至圖22B示出對應於與電晶體60a的通道長度方向C1-C2平行的C5-C6的剖面圖。注意，在圖19A至圖22B中，改變了圖16的縱橫比而進行了誇大表示。
形成有絕緣體108，絕緣體108的開口中形成有導電體112a及導電體111a，絕緣體108上形成有絕緣體110a。絕緣體110a在形成開口之後成為絕緣體110。在此，絕緣體110a對應於圖1A至圖1D所示的絕緣體13。
在絕緣體110a上形成有絕緣體61a。作為絕緣體61a，可以使用能夠被用作上述絕緣體61的絕緣體。例如，作為絕緣體61a，較佳為採用藉由濺射法形成的氧化鋁膜以及在其上藉由ALD法形成的氧化鋁膜的疊層結構。藉由使用利用ALD法形成的氧化鋁膜，可以防止針孔的形成，由此可以進一步提高絕緣體61的阻擋氫及水的性能。絕緣體61a在形成開口之後成為絕緣體61。在此，絕緣體61a對應於圖1A至圖1D所示的絕緣體14。
在絕緣體61a上形成有絕緣體67a。作為絕緣體67a，可以使用能夠被用作上述絕緣體67的絕緣體。絕緣體67a在形成開口之後成為絕緣體67。在此，絕緣體67a對應於圖1A至圖1D所示的絕緣體15。
首先，在上述絕緣體的疊層結構上形成硬遮罩146的材料。在此，作為硬遮罩146的材料既可以使用金屬材料等導電體，又可以使用絕緣體。例如，可以使用鈦、鉭、鎢、氮化鈦或氮化鉭等。此外，硬遮罩146的材料既可以為單層，又可以為絕緣體與導電體的疊層。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成硬遮罩146的材料。
接著，藉由使用利用光微影法等形成的光阻遮罩對硬遮罩146的材料進行蝕刻，形成具有開口147a及開口149a的硬遮罩146(參照圖19A)。在此，在開口147a及開口149a中，直到使絕緣體67a的頂面露出為止進行蝕刻。注意，硬遮罩146對應於圖1A至圖1D所示的硬遮罩16。
在此，開口147a對應於在後面製程中形成的開口147fb，亦即，嵌入佈線圖案的槽。因此，開口147a的頂面形狀對應於佈線圖案。另外，開口147a較佳為以其至少一部分與導電體112a重疊的方式設置。
此外，開口149a對應於在後面製程中形成的開口149c，亦即，嵌入背閘極的槽。因此，開口149a的頂面形狀對應於背閘極。
作為形成硬遮罩146的蝕刻，較佳為使用乾蝕刻。在該乾蝕刻中，例如可以使用C4F6氣體、C4F8氣體、CF4氣體、SF6氣體、CHF3氣體、Cl2氣體、BCl3氣體和SiCl4氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體等。作為乾蝕刻裝置，可以使用上述裝置。
接著，在絕緣體67a及硬遮罩146上形成具有開口147b的光阻遮罩148(參照圖19B)。在此，較佳為以覆蓋硬遮罩146的方式形成光阻遮罩148。尤其是，以覆蓋形成在硬遮罩146中的開口149a的方式形成光阻遮罩148。注意，光阻遮罩148對應於圖1A至圖1D所示的光阻遮罩18a。
此外，藉由在塗佈光阻遮罩148用光阻劑之前塗佈有機塗佈膜，可以提高光阻遮罩148與絕緣體67b之間的密接性。此外，在使用有機塗佈膜的情況下，在對絕緣體67a進行蝕刻之前需要對有機塗佈膜進行蝕刻。
在此，開口147b對應於在後面製程中形成的開口147fa，亦即，通孔或接觸孔。因此，開口147b的頂面形狀對應於通孔或接觸孔。另外，對應於通孔或接觸孔的開口147b較佳為形成在對應於嵌入佈線圖案的槽的開口147a中。在此情況下，開口147b的寬度的最大值為開口147a的寬度的最小值以下。例如，圖19B所示的開口147b的C5-C6方向的寬度為圖19A所示的開口147a的C5-C6方向的寬度以下。由此，能夠以相對於佈線圖案的槽有裕度的方式形成通孔或接觸孔。
接著，藉由使用光阻遮罩148對絕緣體67a進行蝕刻，形成具有開口147c的絕緣體67b(參照圖20A)。在此，在開口147c中，直到使絕緣體61a的頂面露出為止進行蝕刻。作為蝕刻，較佳為使用乾蝕刻。在該乾蝕刻中，例如可以使用C4F6氣體、C4F8氣體、CF4氣體、SF6氣體和CHF3氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氮氣體、氦氣體、氬氣體或氫氣體等。作為乾蝕刻裝置，可以使用與上述同樣的裝置。例如，較佳為使用具有將頻率不同的高頻電源連接到各個平行平板型電極的結構的乾蝕刻裝置。關於蝕刻氣體的選擇等乾蝕刻的條件，可以根據用 於絕緣體67a的絕緣體適當地設定。
接著，藉由使用光阻遮罩148對絕緣體61a進行蝕刻，形成具有開口147d的絕緣體61b(參照圖20B)。在此，在開口147d中，直到使絕緣體110a的頂面露出為止進行蝕刻。作為蝕刻，較佳為使用乾蝕刻。在該乾蝕刻中，例如可以使用C4F6氣體、C4F8氣體、CF4氣體、SF6氣體和CHF3氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氮氣體、氦氣體、氬氣體或氫氣體等。作為乾蝕刻裝置，可以使用與上述同樣的裝置。例如，較佳為使用具有將頻率不同的高頻電源連接到各個平行平板型電極的結構的乾蝕刻裝置。關於蝕刻氣體的選擇等乾蝕刻的條件，可以根據用於絕緣體61a的絕緣體適當地設定。
此外，當形成開口147d時，不需要必須在絕緣體110a的頂面停止蝕刻。例如，也可以在形成開口147d之後對絕緣體110a的一部分進行蝕刻來在與開口147d重疊的位置上形成凹部。
接著，去除光阻遮罩148(參照圖21A)。當在光阻遮罩148下形成有機塗佈膜時，較佳為與光阻遮罩148一起去除該有機塗佈膜。既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理，來去除光阻遮罩148。
另外，如圖5B和圖5C所示，有時在去除光阻遮罩148之後以圍繞開口147c的頂部的邊緣的方式形成有副產物。
接著，藉由使用硬遮罩146對絕緣體110a、絕緣體61b及絕緣體67b進行蝕刻，形成形成有開口147e及開口149b的絕緣體110、絕緣體61及絕緣體67c(參照圖21B)。在此，在開口147e中，直到使導 電體112a的頂面露出為止進行蝕刻。此時，有時硬遮罩146的開口147a及開口149a的邊緣也被蝕刻而形成硬遮罩146a。在硬遮罩146a中，開口147a的邊緣具有錐形形狀，並且開口147a的邊緣的頂部帶圓形。
作為蝕刻，較佳為使用乾蝕刻。在該乾蝕刻中，例如可以使用C4F6氣體、C4F8氣體、CF4氣體、SF6氣體和CHF3氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氮氣體、氦氣體、氬氣體或氫氣體等。作為乾蝕刻裝置，可以使用與上述同樣的裝置。例如，較佳為使用具有將頻率不同的高頻電源連接到各個平行平板型電極的結構的乾蝕刻裝置。關於蝕刻氣體的選擇等乾蝕刻的條件，可以根據用於絕緣體61a及絕緣體110a的絕緣體適當地設定。
在此，開口147e可以被視為由位於底部的以絕緣體61b為遮罩形成的開口147ea和位於頂部的以硬遮罩146為遮罩形成的開口147eb構成。開口147ea在後面製程中被用作通孔或接觸孔等，開口147eb在後面製程中被用作嵌入佈線圖案等的槽。
在絕緣體67c中，開口147eb的邊緣(也可以稱為開口147eb的內壁)及開口149b的邊緣較佳為具有錐形形狀。
在絕緣體110及絕緣體61中，開口147ea的邊緣(也可以稱為開口147ea的內壁)較佳為具有錐形形狀。另外，絕緣體61的開口147ea的邊緣的頂部較佳為帶圓形。藉由使開口147ea具有上述形狀，可以在後面製程中高覆蓋性地形成對氫的阻擋性高的導電體121。
為了將開口147ea蝕刻為上述形狀，較佳為在上述乾蝕刻中不使相對於絕緣體61a的蝕刻速率的絕緣體110a的蝕刻速率過大。例如，絕緣體110a的蝕刻速率為絕緣體61a的蝕刻速率的8倍以下，較佳為 6倍以下，更佳為4倍以下，即可。
藉由在上述條件下進行上述乾蝕刻，可以在開口147ea的邊緣形成錐形形狀。並且，即使在形成有圖5B和圖5C所示的副產物的情況下，也可以去除副產物而使絕緣體61的開口147ea的邊緣的頂部帶圓形。
但是，開口147e及開口149b的形狀不侷限於上述形狀。例如，也可以具有開口147ea、開口147eb及開口149b的內壁以大致垂直於絕緣體61及導電體112a的方式形成的形狀。此外，開口147eb及開口149b既可以形成在絕緣體67c及絕緣體61中，又可以形成在絕緣體67c、絕緣體61及絕緣體110中。
接著，在開口147e及開口149b中形成導電體121，並且在導電體121上以嵌入開口147e及開口149b的方式形成導電體122(參照圖22A)。在此，導電體121及導電體122對應於圖4A所示的導電體20及導電體21。
在此，導電體121較佳為以高效地覆蓋開口147e及開口149b的內壁及底面的方式形成。尤其是，較佳為導電體121與絕緣體61在開口147e的邊緣接觸。更佳的是，以沿著形成在絕緣體110及絕緣體61中的開口堵住該開口的方式設置導電體121。如上所述，藉由使絕緣體110及絕緣體61的開口147ea的邊緣具有錐形形狀並使絕緣體61的開口147ea的邊緣的頂部帶圓形，可以進一步提高導電體121的覆蓋性。
導電體121較佳為使用比導電體122不容易透過氫的導電體。作為導電體121，較佳為使用氮化鉭或氮化鈦等金屬氮化物，尤其較佳為使用氮化鉭。藉由設置上述導電體121，可以抑制氫、水等雜質擴散到導電體122中。再者，可以獲得如下效果：防止包含在導電體122中 的金屬成分的擴散；防止導電體122的氧化；提高導電體122與開口147e之間的密接性。另外，在形成導電體121的疊層的情況下，例如也可以使用鈦、鉭、氮化鈦或氮化鉭等，較佳為採用在氮化鉭膜上形成氮化鈦膜的疊層結構。此外，在作為導電體121形成氮化鉭膜的情況下，也可以在成膜之後進行利用RTA裝置的加熱處理。
可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體121。在此，導電體121較佳為藉由覆蓋性良好的方法形成，例如較佳為利用準直濺射法、MCVD法或ALD法等。
因為藉由利用準直濺射法而濺射粒子容易到達縱橫比高的開口147ea的底面，所以在開口147ea的底面也可以充分地進行成膜。另外，如上所述，藉由使開口147ea、開口147eb及開口149b的內壁具有錐形形狀，在開口147ea、開口147eb及開口149b的內壁也可以充分地進行成膜。
另外，藉由利用ALD法形成導電體121，可以高覆蓋性地形成導電體121並抑制導電體121中形成針孔等。藉由如此形成導電體121，還可以抑制氫、水等雜質經過導電體121擴散到導電體122中。例如，在藉由ALD法作為導電體121形成氮化鉭膜的情況下，可以將五(二甲胺基)鉭(結構式：Ta[N(CH3)2]5)用作前驅物。
作為導電體122，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，可以使用鎢等。
可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體122。在此，因為導電體122的成膜以嵌入開口147e的方式進行，所以較佳為利用CVD法(尤其是MCVD法)。
另外，在作為導電體121使用抑制銅的擴散的導電體的情況下，作為導電體122可以使用佈線電阻低的銅。例如，作為導電體121使用藉由ALD法形成的氮化鉭膜，作為導電體122使用銅，即可。在此情況下，較佳為以覆蓋在後面製程中形成的導電體122a的頂面的方式形成氮化鉭膜。藉由採用上述結構，可以作為被用作電晶體60a的背閘極的導電體62b使用銅，作為導電體62a使用氮化鉭。
接著，藉由對導電體122、導電體121、硬遮罩146a及絕緣體67c進行拋光處理，形成嵌入在開口147f中的導電體121a及導電體122a以及嵌入在開口149c中的導電體62a及導電體62b(參照圖22B)。作為拋光處理，可以進行機械拋光、化學拋光、化學機械拋光(Chemical Mechanical Polishing：CMP)等。例如，藉由進行CMP處理，可以去除絕緣體67c、導電體122及導電體121的頂部以及硬遮罩146a而形成其頂面平坦的絕緣體67、導電體122a、導電體121a、導電體62a及導電體62b。
在此，開口147f可以被視為由位於底部的被用作通孔或接觸孔等的開口147fa和位於頂部的被用作嵌入佈線圖案等的槽的開口147fb構成。開口147fa形成在絕緣體110及絕緣體61中，開口147fb形成在絕緣體67中。導電體121a及導電體122a的嵌入在開口147fa中的部分被用作插頭，導電體121a及導電體122a的嵌入在開口147fb中的部分被用作佈線等。
如此，可以在利用圖1A至圖4D所示的方法形成被用作插頭及佈線的導電體122a及導電體121a的同時形成在電晶體60a中被用作背閘極的導電體62a及導電體62b。因此，可以在不增加製程數的情況下形成電晶體60a的背閘極和與該背閘極設置在同一層中的佈線及插頭。藉由設置被用作背閘極的導電體62a及導電體62b，能夠控制電晶體 60a的臨界電壓。藉由控制臨界電壓，可以防止當施加到電晶體60a的閘極(導電體74)的電壓為低，例如被施加的電壓為0V以下時電晶體60a處於導通狀態。就是說，可以使電晶體60a成為具有常關閉的電特性的電晶體。
注意，本實施方式所示的佈線和插頭的形狀不侷限於圖22B所示的形狀。下面示出與圖22B所示的形狀不同的佈線和插頭的典型例子。
圖23A所示的佈線和插頭的形狀與圖22B所示的佈線和插頭的形狀的不同之處在於：開口147g的形狀與開口147f的形狀不同，開口149d的形狀與開口149c的形狀不同。在此，由開口147ga及開口147gb構成的開口147g的形狀與圖6A所示的開口17g的形狀相同，而可以參照開口17g的記載。開口149d形成在絕緣體67及絕緣體61的頂部。因此，在圖23A所示的結構中，被用作背閘極的導電體62a及導電體62b以嵌入在絕緣體67及絕緣體61的頂部的方式設置。
圖23B所示的佈線和插頭的形狀與圖22B所示的佈線和插頭的形狀的不同之處在於：開口147h的形狀與開口147f的形狀不同，開口149e的形狀與開口149c的形狀不同。在此，由開口147ha及開口147hb構成的開口147h的形狀與圖6B所示的開口17h的形狀相同，而可以參照開口17h的記載。開口149e形成在絕緣體67、絕緣體61及絕緣體110的頂部。因此，在圖23B所示的結構中，被用作背閘極的導電體62a及導電體62b以嵌入在絕緣體67、絕緣體61及絕緣體110的頂部的方式設置。
接著，參照圖24A至圖25F所示的剖面圖說明圖22A和圖22B所示的在被用作電晶體60a的背閘極的導電體62a及導電體62b上形成電晶體60a的方法。圖24A、圖24C、圖24E、圖25A、圖25C及圖25E是對應於電晶體60a的通道長度方向A1-A2的剖面圖，圖24B、圖24D、 圖24F、圖25B、圖25D及圖25F是對應於電晶體60a的通道寬度方向A3-A4的剖面圖。
首先，在絕緣體67、導電體62a及導電體62b上形成絕緣體65。作為絕緣體65，可以使用上述絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體65。例如，作為絕緣體65，可以藉由PECVD法形成氧化矽膜或氧氮化矽膜等。
接著，在絕緣體65上形成絕緣體63。作為絕緣體63，可以使用上述絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體63。例如，作為絕緣體63，可以藉由ALD法形成氧化鉿膜或氧化鋁膜等。
接著，在絕緣體63上形成絕緣體64(參照圖24A和圖24B)。作為絕緣體64，可以使用上述絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體64。例如，作為絕緣體64，可以藉由PECVD法形成氧化矽膜或氧氮化矽膜等。另外，絕緣體65、絕緣體63及絕緣體64也可以以不暴露於大氣的方式藉由ALD法連續地形成。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步降低絕緣體65、絕緣體63及絕緣體64中的水或氫。另外，有時可以使絕緣體64包含過量氧。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。另外，在作為被用作電晶體的背閘極的導電體62a等使用氮化鉭的情況下，上述熱處理溫度為350℃以上且410℃以下，較佳為370℃以上且400℃以下，即可。藉由在上述溫度範圍中進行熱處理，可以抑制從氮化鉭釋放氫。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，在加熱處理中，可以在惰性氣體氛圍下進行加熱處理，然後為了填補 脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。藉由加熱處理，可以去除氫或水等雜質。在加熱處理中，還可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。
接著，形成成為絕緣體66a的絕緣體69a。作為絕緣體69a，可以使用能夠被用作上述絕緣體66a的絕緣體或半導體等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體69a。另外，較佳為邊對基板進行加熱邊進行絕緣體69a的成膜。例如，基板加熱的溫度等可以與後述加熱處理同樣。
接著，形成成為半導體66b的半導體69b。作為成為半導體66b的半導體，可以使用能夠被用作上述半導體66b的半導體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成半導體66b。另外，較佳為邊對基板進行加熱邊進行半導體66b的成膜。例如，基板加熱的溫度等可以與後述加熱處理同樣。另外，藉由以不暴露於大氣的方式連續形成絕緣體69a和成為半導體66b的半導體，可以減少雜質混入到膜中及介面。
接著，較佳為對絕緣體69a及半導體69b進行加熱處理。藉由進行加熱處理，有時可以減少絕緣體66a、半導體66b的氫濃度。另外，有時可以減少絕緣體66a及半導體66b的氧缺陷。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。另外，在作為被用作電晶體的背閘極的導電體62a等使用氮化鉭的情況下，上述熱處理溫度為350℃以上且410℃以下，較佳為370℃以上且400℃以下，即可。藉由在上述溫度範圍中進行熱處理，可以抑制從氮化鉭釋放氫。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，在加熱處理中，可以在惰性氣體氛圍下進行加 熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。藉由加熱處理，可以提高絕緣體66a及半導體66b的結晶性，並可以去除氫或水等雜質。在加熱處理中，還可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。當作為絕緣體66a及半導體66b使用後述CAAC-OS時，藉由進行加熱處理，峰值強度提高，而半峰全寬(Full Width at Half Maximum)變小。亦即，CAAC-OS的結晶性因加熱處理而變高。
藉由該加熱處理可以從絕緣體64對絕緣體69a及半導體69b供應氧。藉由對絕緣體64進行加熱處理，可以極容易地將氧供應給成為絕緣體66a的絕緣體及成為半導體66b的半導體。
在此，絕緣體63被用作阻擋氧的障壁膜。因為絕緣體63設置在絕緣體64的下方，所以可以防止擴散到絕緣體64中的氧擴散到絕緣體64的下方的層。
如此，藉由對成為絕緣體66a的絕緣體及成為半導體66b的半導體供應氧而減少氧缺陷，可以得到缺陷態密度低的高純度本質或實質上高純度本質的氧化物半導體。
接著，形成成為導電體68a及導電體68b的導電體68(參照圖24C和圖24D)。作為導電體68，可以使用能夠被用作上述導電體68a及導電體68b的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體68。例如，作為導電體68，可以藉由濺射法形成氮化鉭膜並在其上形成鎢膜。
接著，在導電體68上形成光阻劑等，使用該光阻劑等將絕緣體69a、半導體69b及導電體68加工為島狀，由此形成島狀導電體68、半導體 66b及絕緣體66a。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步降低絕緣體64、絕緣體63、絕緣體65、絕緣體66a及半導體66b中的水或氫。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。另外，在作為被用作電晶體的背閘極的導電體62a等使用氮化鉭的情況下，上述熱處理溫度為350℃以上且410℃以下，較佳為370℃以上且400℃以下，即可。藉由在上述溫度範圍中進行熱處理，可以抑制從氮化鉭釋放氫。加熱處理也可以在惰性氣體氛圍下進行。此外，也可以在包含氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，在加熱處理中，可以在惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。在加熱處理中，還可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。
藉由到此為止的熱處理可以在形成氧化物半導體之前減少水、氫等影響到氧化物半導體的雜質。另外，如上所述，藉由以導電體121a等堵住形成在絕緣體61中的通孔，能夠抑制絕緣體61的下層所包含的氫等雜質擴散到絕緣體61的上層。再者，藉由將在形成氧化物半導體之後進行的製程的溫度設定為導電體121a等釋放氫的溫度以下，可以減少雜質的擴散導致的影響。
當在形成絕緣體66a及半導體66b並使絕緣體64的表面露出的階段進行加熱處理時，可以在抑制向絕緣體66a及半導體66b的水、氫的供應的同時，進一步減少絕緣體64、絕緣體63及絕緣體65中的水或氫。
另外，在形成上述的絕緣體66a及半導體66b時使用包含氫及碳等雜質的蝕刻氣體等的情況下，有時氫及碳等雜質被引入到絕緣體66a及半導體66b等中。藉由在形成絕緣體66a及半導體66b之後進行加熱處理，可以使在蝕刻時被引入的氫及碳等雜質脫離。
接著，在島狀導電體68上形成光阻劑等，使用該光阻劑等進行加工，由此形成導電體68a及導電體68b(參照圖24E和圖24F)。
此外，半導體66b的與導電體68a或導電體68b接觸的區域有時形成有低電阻區域。另外，半導體66b有時在導電體68a與導電體68b之間包括比重疊於導電體68a或導電體68b的區域厚度薄的區域。該區域是在形成導電體68a及導電體68b時藉由去除半導體66b的頂面的一部分而形成的。
接著，在絕緣體64、絕緣體66a、半導體66b、導電體68a及導電體68b上形成成為絕緣體66c的絕緣體69c。作為絕緣體69c，可以使用能夠被用作上述絕緣體66c等的絕緣體或半導體等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體66c。在形成成為絕緣體66c的絕緣體之前，也可以對半導體66b等的表面進行蝕刻。例如，可以使用包含稀有氣體的電漿進行蝕刻。然後，藉由以不暴露於大氣的方式連續形成成為絕緣體66c的絕緣體，能夠抑制雜質混入到半導體66b與絕緣體66c之間的介面。存在於膜與膜之間的介面等的雜質有時比膜中的雜質更容易擴散。於是，藉由減少該雜質的混入，能夠實現具有穩定的電特性的電晶體。
接著，在絕緣體69c上形成成為絕緣體72的絕緣體72a。作為絕緣體72a，可以使用能夠被用作上述絕緣體72的絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體72a。例如，作為絕緣體69c，可以藉由PECVD法形成氧氮化矽膜等。另外，藉由以不 暴露於大氣的方式連續形成絕緣體69c和絕緣體72a，可以減少雜質混入到膜中及介面。
接著，在絕緣體72上形成成為導電體74的導電體。作為成為導電體74的導電體，可以使用能夠被用作上述導電體74的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體74的導電體。例如，作為成為導電體74的導電體，可以藉由ALD法形成氮化鉭膜並在其上藉由濺射法形成鎢膜。
接著，在成為導電體74的導電體上形成光阻劑等，使用該光阻劑等進行加工，由此形成導電體74(參照圖25A和圖25B)。
接著，在絕緣體72a上形成成為絕緣體79的絕緣體。作為成為絕緣體79的絕緣體，可以使用能夠被用作上述絕緣體79的絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為絕緣體79的絕緣體。例如，作為成為絕緣體79的絕緣體，可以藉由ALD法形成氧化鎵膜或氧化鋁膜等。
接著，在成為絕緣體79的絕緣體上形成光阻劑等，使用該光阻劑等進行加工，由此形成絕緣體79(參照圖25C和圖25D)。
接著，在絕緣體64、絕緣體79、導電體68a及導電體68b等上形成絕緣體77。作為絕緣體77，可以使用上述絕緣體。如上所述，較佳為絕緣體77中的氫、水、氮氧化物等雜質少。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體77。例如，作為絕緣體77，可以藉由PECVD法形成氧氮化矽膜等。
接著，較佳為藉由CMP法等提高絕緣體77的頂面的平坦性。
在此，如圖17所示，較佳的是，在與分割線138重疊的區域附近，藉由光微影法等在絕緣體67、絕緣體65、絕緣體63、絕緣體64及絕緣體77中形成開口。
接著，在絕緣體77上形成絕緣體78。作為絕緣體78，可以使用上述絕緣體(參照圖25E和圖25F)。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體78。另外，在圖17所示的分割線138附近，在上述開口中以覆蓋絕緣體67、絕緣體65、絕緣體63、絕緣體64及絕緣體77的側面的方式形成有絕緣體78，在該開口中絕緣體78與絕緣體61接觸。
絕緣體78較佳為利用電漿形成，更佳為藉由濺射法形成，進一步較佳為在包含氧的氛圍下利用濺射法形成。
作為濺射法，可以使用將直流電源用作濺射用電源的DC(Direct Current：直流)濺射法、以脈衝方式施加偏壓的脈衝DC濺射法、作為濺射用電源使用高頻電源的RF(Radio Frequency)濺射法。另外，可以使用利用處理室內的磁鐵系統的磁控濺射(Magnetron Sputtering)法、在成膜時對基板也施加電壓的偏壓濺射法、在反應性氣體氛圍下進行的反應性濺射法等。另外，也可以使用上述的PESP或VDSP。在濺射中，氧氣體流量或成膜功率可以根據氧的添加量等而適當地決定。
在此，作為絕緣體78，較佳為設置氧化鋁等具有阻擋氧、氫、水等的效果的氧化物絕緣膜。例如，作為絕緣體78，較佳為藉由濺射法形成氧化鋁膜。較佳為藉由ALD法在其上形成氧化鋁膜。藉由使用利用ALD法形成的氧化鋁膜，可以防止針孔的形成，由此可以進一步提高絕緣體61的阻擋氫及水的性能。
藉由濺射法形成絕緣體78，與成膜同時在絕緣體77的表面(在形 成絕緣體78之後，絕緣體77與絕緣體78介面)附近添加氧。在此，氧例如作為氧自由基被添加到絕緣體77，但是被添加時的氧的狀態不侷限於此。氧可以作為氧原子或氧離子等被添加到絕緣體77。注意，隨著氧的添加，有時在絕緣體77中包含超過化學計量組成的氧，還可以將此時的氧稱為過量氧。
此外，在形成絕緣體78時，較佳為進行基板加熱。基板加熱以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。在作為被用作電晶體的背閘極的導電體62a等使用氮化鉭的情況下，可以將上述熱處理溫度設定為350℃以上且410℃以下，較佳為370℃以上且400℃以下。藉由在上述溫度範圍內進行熱處理，可以抑制從氮化鉭釋放氫。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以使添加到絕緣體64或絕緣體77的氧擴散而供應到絕緣體66a、半導體66b、絕緣體66c。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。在加熱處理中，還可以使用利用燈加熱的RTA裝置。
另外，該加熱處理的溫度較佳為低於形成半導體66b後的加熱處理的溫度。該加熱處理與形成半導體66b後的加熱處理的溫度差為20℃以上且150℃以下，較佳為40℃以上且100℃以下。由此，可以抑制多餘的過量氧(氧)從絕緣體64等釋放。注意，在形成各層時的加熱能夠兼作形成絕緣體78後的加熱處理時(例如在形成絕緣體78時進行加熱)，有時可以不進行形成絕緣體78後的加熱處理。
藉由該加熱處理，使添加到絕緣體64及絕緣體77中的氧擴散到 絕緣體64或絕緣體72中。絕緣體78是比絕緣體77不容易透過氧的絕緣體，被用作阻擋氧的障壁膜。因為該絕緣體78形成在絕緣體77上，所以擴散至絕緣體77中的氧不會向上方擴散而主要在橫向或向下方擴散。在進行基板加熱的同時對絕緣體78進行加熱的情況下，可以在對絕緣體64及絕緣體77添加氧的同時使氧擴散到絕緣體64及絕緣體77中。
擴散於絕緣體64或絕緣體77中的氧被供應給絕緣體66a、絕緣體66c及半導體66b。此時，因為具有阻擋氧的功能的絕緣體63設置在絕緣體64的下方，所以可以防止擴散到絕緣體64中的氧擴散到絕緣體64的下層。再者，在圖17所示的分割線138附近，因為絕緣體78及絕緣體61覆蓋絕緣體77的側面，所以可以防止氧擴散到絕緣體78的外部，並且可以使絕緣體77充滿氧並藉由絕緣體77向絕緣體66a、半導體66b、絕緣體66c供應氧。
再者，在上述熱處理時，能夠由絕緣體61及設置在絕緣體61的通孔中的導電體121a等阻擋從下層擴散的氫、水等雜質並由絕緣體78阻擋從絕緣體77的頂面及側面擴散的氫及水等雜質。由此，可以減少由絕緣體61及絕緣體78包裹的絕緣體77、絕緣體66a、絕緣體66c及半導體66b等中的氫、水等雜質的量。另外，有時氫等雜質在絕緣體77等中與氧鍵合而成為水，由此防止了氧的擴散。因此，藉由減少絕緣體77中的氫、水等雜質的量，可以促進氧的供應。
如此，在絕緣體66a、絕緣體66c及半導體66b中，尤其在半導體66b中的形成有通道的區域中，藉由抑制水、氫等雜質的擴散可以有效地供應氧。如此，藉由對絕緣體66a、絕緣體66c及半導體66b供應氧而減少氧缺陷，可以得到缺陷態密度低的高純度本質或實質上高純度本質的氧化物半導體。
注意，形成絕緣體78後的加熱處理可以在形成絕緣體78後任何時間進行。
如此，可以形成電晶體60a。
如上所述，藉由使用本實施方式所示的半導體裝置的製造方法，可以提供一種包括具有穩定的電特性的電晶體的半導體裝置。此外，藉由使用本實施方式所示的半導體裝置的製造方法，可以提供一種包括非導通時的洩漏電流小的電晶體的半導體裝置。此外，藉由使用本實施方式所示的半導體裝置的製造方法，可以提供一種包括具有常關閉電特性的電晶體的半導體裝置。此外，藉由使用本實施方式所示的半導體裝置的製造方法，可以提供一種包括可靠性高的電晶體的半導體裝置。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。
實施方式2
在本實施方式中，說明本發明的一個實施方式的半導體裝置所包含的氧化物半導體的詳細內容。
〈氧化物半導體的結構〉
下面，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於準穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序性而不具有長程有序性；等。
也就是說，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞(void)的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
〈CAAC-OS〉
首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時，如圖29A所示，在繞射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向大致垂直於形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。 注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖29B所示的那樣觀察不到明確的峰值。另一方面，當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時，如圖29C所示，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子束時，有可能出現圖29D所示的繞射圖案(也稱為選區電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖29E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時的繞射圖案。從圖29E觀察到環狀的繞射圖案。因此，使用束徑為300nm的電子束的電子繞射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖29E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖29E中的第二環起因於(110)面等。
另外，在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，可以觀察到多個顆粒。然 而，即使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖30A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖30A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖30B及圖30C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖30D及圖30E是藉由對圖30B及圖30C進行影像處理得到的影像。下面說明影像處理的方法。首先，藉由對圖30B進行快速傳立葉變換(FFT：Fast Fourier Transform)處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT：Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖30D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖30E中，以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分，以虛線示出晶格排列的方向變化。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形、五角形及/或七角形等。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示，CAAC-OS具有c軸配向性，其多個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸變。因此，也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011/cm3，較佳為小於1×1011/cm3，更佳為小於1×1010/cm3，且是1×10-9/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO4結晶的nc-OS薄片化，並在平行於被形成面的方向上使束徑為50nm的電子束入射到厚度為34nm的區域時，觀察到如圖31A所示的環狀繞射圖案(奈米束電子繞射圖案)。另外，圖31B示出將束徑為1nm的電子束入射到相同的樣本時的繞射圖案(奈米束電子繞射圖案)。從圖31B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子束時觀察不到秩序性，但是在入射束徑為1nm的電子束時確認到秩序性。
另外，當使束徑為1nm的電子束入射到厚度小於10nm的區域時， 如圖31C所示，有時觀察到斑點被配置為準正六角形的電子繞射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向各種各樣的方向，所以也有觀察不到有規律性的電子繞射圖案的區域。
圖31D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(microcrystalline oxide semiconductor)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，以下有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在 nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖32A和圖32B示出a-like OS的高解析度剖面TEM影像。圖32A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖32B示出照射4.3×108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖32A和圖32B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為樣本，準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條 紋對應於InGaZnO4結晶的a-b面。
圖33示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖33可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖33可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。由圖33可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子束照射及TEM的觀察。作為電子束照射條件，加速電壓為300kV；電流密度為6.7×105e-/(nm2．s)；照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足 In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
以上，本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而實施。
實施方式3
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈電路〉
下面，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈CMOS反相器〉
圖34A所示的電路圖示出所謂的CMOS反相器的結構，其中使p通道電晶體2200與n通道電晶體2100串聯連接，並使各閘極連接。在 此，在圖34A所示的電路中，可以使用圖13A至圖13D所示的電晶體60a或電晶體60b形成電晶體2200並使用圖15A至圖15D所示的電晶體90a或電晶體90b形成電晶體2100。
在圖34A所示的半導體裝置中，藉由使用半導體基板形成p通道電晶體並在其上方形成n通道電晶體，能夠減少元件所占的面積。也就是說，可以提高半導體裝置的集成度。另外，與使用同一半導體基板形成n通道電晶體及p通道電晶體的情況相比，可以簡化製程，所以能夠提高半導體裝置的生產率。另外，能夠提高半導體裝置的良率。另外，p通道電晶體有時可以省略LDD(Lightly Doped Drain)區域的形成、淺溝槽(Shallow Trench)結構的形成或彎曲設計等複雜的製程。因此，與使用半導體基板形成n通道電晶體的半導體裝置相比，上述半導體裝置有時能夠提高生產率和良率。
〈CMOS類比開關〉
圖34B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以實現所謂的CMOS類比開關的功能。在此，在圖34B所示的電路中，可以使用圖13A至圖13D所示的電晶體60a或電晶體60b形成電晶體2200，可以使用圖15A至圖15D所示的電晶體90a或電晶體90b形成電晶體2100。
〈記憶體裝置1〉
圖35A至圖35C示出半導體裝置(記憶體裝置)的一個例子，其中使用本發明的一個實施方式的電晶體，即便在沒有功率的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
圖35A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容器3400。另外，作為電晶體3300可以使用與上述電晶體2100相同的電晶體。在此，藉由使用上述元件 層50構成電晶體3200、使用上述元件層30構成電晶體3300並使用上述元件層40構成電容器3400，可以使用圖16所示的半導體裝置等形成圖35A所示的電路。
電晶體3300較佳為使用關態電流小的電晶體。電晶體3300例如可以使用包含氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以在長期間使半導體裝置的特定的節點保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。
在圖35A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。另外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。並且，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容器3400的一個電極電連接，第五佈線3005與電容器3400的另一個電極電連接。
圖35A所示的半導體裝置具有能夠保持電晶體3200的閘極的電位的特徵，由此可以如下所示進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，而使電晶體3300處於導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容器3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位而使電晶體3300處於非導通狀態，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流較小，所以節點FG的電荷被長時間保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即便第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。例如，在不讀出資訊的記憶單元中，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“非導通狀態”的電位，亦即低於Vth_H的電位，來唯讀出所希望的記憶單元的資訊。或者，在不讀出資訊的記憶單元中，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，亦即高於Vth_L的電位，來唯讀出所希望的記憶單元的資訊。
注意，雖然在上文中示出了兩種電荷被保持在節點FG的例子，但是本發明的半導體裝置不侷限於此。例如，可以將三種以上的電荷保持在半導體裝置的節點FG。藉由採用上述結構，能夠實現該半導體裝 置的多位準，而可以增大記憶容量。
〈記憶體裝置2〉
圖35B所示的半導體裝置在不包括電晶體3200之處與圖35A所示的半導體裝置不同。在此情況下也可以藉由與圖35A所示的半導體裝置同樣的工作進行資料的寫入及保持工作。在此，在圖35B所示的電路中，可以使用圖13A至圖13D所示的電晶體60a或電晶體60b形成電晶體3300並使用圖14A至圖14C所示的電容器80a等形成電容器3400。再者，也可以採用在圖35B所示的半導體裝置的下層設置感測放大器等的結構，在此情況下，可以使用圖15A至圖15D所示的電晶體90a或電晶體90b形成感測放大器。
說明圖35B所示的半導體裝置中的資料讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容器3400導通，且在第三佈線3003和電容器3400之間再次分配電荷。其結果是，第三佈線3003的電位變化。第三佈線3003的電位的變化量根據電容器3400的一個電極的電位(或積累於電容器3400中的電荷)而具有不同的值。
例如，在電容器3400的一個電極的電位為V，電容器3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定記憶單元處於其電容器3400的一個電極的電位為兩種的狀態，亦即V1和V0(V1>V0)時，可以得知保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將上述使用第一半導體的電晶體用於用來驅動記憶單元的驅動電路，且將作為電晶體3300使用第二半導體的電晶體層疊在該驅動電路上。
上述半導體裝置應用使用氧化物半導體的關態電流較小的電晶體來可以長期間保持存儲內容。也就是說，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，即便在沒有功率的情況下(但較佳為固定電位)也能夠長期間保持存儲內容。
此外，因為該半導體裝置在寫入資料時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/關閉狀態進行資料的寫入，所以能夠進行高速工作。
〈記憶體裝置3〉
參照圖36所示的電路圖對圖35A所示的半導體裝置(記憶體裝置)的變形例子進行說明。
圖36所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，作為電晶體4100可以使用與上述電晶體3200同樣的電晶體，作為電晶體4200至4400可以使用與上述電晶體3300同樣的電晶體。注意，雖然在圖36中省略示出，但是多個該圖36所示的半導體裝置被設置為矩陣狀。圖36所示的半導體裝置可以根據供應到佈線4001、佈線4003、佈線4005至4009的信號或電位而控制資料電壓的寫入及讀出。在此，在圖36所示的電路中，可以使用圖 15A至圖15D所示的電晶體90a或電晶體90b形成電晶體4100、使用圖13A至圖13D所示的電晶體60a或電晶體60b形成電晶體4200、電晶體4300及電晶體4400並使用圖14A至圖14C所示的電容器80a形成電容器4500及電容器4600。
電晶體4100的源極和汲極中的一個連接於佈線4003。電晶體4100的源極和汲極中的另一個連接於佈線4001。注意，雖然在圖36中示出電晶體4100為p通道電晶體的情況，但是該電晶體4100也可以為n通道電晶體。
圖36所示的半導體裝置包括兩個資料保持部。例如，第一資料保持部在連接於節點FG1的電晶體4400的源極和汲極中的一個、電容器4600的一個電極以及電晶體4200的源極和汲極中的一個之間保持電荷。另外，第二資料保持部在連接於節點FG2的電晶體4100的閘極、電晶體4200的源極和汲極中的另一個、電晶體4300的源極和汲極中的一個以及電容器4500的一個電極之間保持電荷。
電晶體4300的源極和汲極中的另一個連接於佈線4003。電晶體4400的源極和汲極中的另一個連接於佈線4001。電晶體4400的閘極連接於佈線4005。電晶體4200的閘極連接於佈線4006。電晶體4300的閘極連接於佈線4007。電容器4600的另一個電極連接於佈線4008。電容器4500的另一個電極連接於佈線4009。
電晶體4200至4400具有控制資料電壓的寫入及電荷的保持的開關的功能。注意，作為電晶體4200至4400較佳為使用在關閉狀態下流過源極與汲極之間的電流(關態電流)較低的電晶體。作為關態電流較低的電晶體，較佳為使用在其通道形成區域中包括氧化物半導體的電晶體(OS電晶體)。OS電晶體具有如下優點：關態電流較低、可以以與包含矽的電晶體重疊的方式製造等。注意，雖然在圖36中示出 電晶體4200至4400為n通道電晶體的情況，但是該電晶體4200至4400也可以為p通道電晶體。
即便電晶體4200、電晶體4300及電晶體4400是使用氧化物半導體的電晶體，也較佳為將該電晶體4200、電晶體4300及電晶體4400設置在不同的層中。也就是說，如圖36所示，圖36所示的半導體裝置較佳為由包括電晶體4100的第一層4021、包括電晶體4200及電晶體4300的第二層4022以及包括電晶體4400的第三層4023構成。藉由層疊包括電晶體的層，能夠縮小電路面積，而能夠實現半導體裝置的小型化。
接著，說明對圖36所示的半導體裝置進行的資料寫入工作。
首先，說明對連接於節點FG1的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作1)。注意，以下，寫入到連接於節點FG1的資料保持部的資料電壓為VD1，而電晶體4100的臨界電壓為Vth。
在寫入工作1中，在將佈線4003的電位設定為VD1並將佈線4001的電位設定為接地電位之後，使佈線4001處於電浮動狀態。此外，將佈線4005及4006的電位設定為高位準。另外，將佈線4007至4009的電位設定為低位準。由此，處於電浮動狀態的節點FG2的電位上升，電流流過電晶體4100。當電流流過時，佈線4001的電位上升。此外，電晶體4400及電晶體4200成為導通狀態。因此，隨著佈線4001的電位上升，節點FG1及FG2的電位就上升。當節點FG2的電位上升而電晶體4100的閘極與源極之間的電壓(Vgs)成為電晶體4100的臨界電壓Vth時，流過電晶體4100中的電流變小。因此，佈線4001、節點FG1及FG2的電位上升停止，而被固定為比VD1低出Vth的“VD1-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4003的VD1被 施加到佈線4001，而節點FG1及FG2的電位上升。當由於電位的上升而節點FG2的電位成為“VD1-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。
接著，說明對連接於節點FG2的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作2)。注意，在該說明中，寫入到連接於節點FG2的資料保持部的資料電壓為VD2。
在寫入工作2中，在將佈線4001的電位設定為VD2並將佈線4003的電位設定為接地電位之後，使佈線4003處於電浮動狀態。此外，將佈線4007的電位設定為高位準。另外，將佈線4005、4006、4008及4009的電位設定為低位準。將電晶體4300處於導通狀態，而將佈線4003的電位設定為低位準。因此，節點FG2的電位也降低到低位準，而電流流過電晶體4100。當電流流過時，佈線4003的電位上升。此外，電晶體4300成為導通狀態。因此，隨著佈線4003的電位上升，節點FG2的電位就上升。當節點FG2的電位上升而電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100中的電流變小。因此，佈線4003及節點FG2的電位的上升停止，而被固定為比VD2低出Vth的“VD2-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4001的VD2被施加到佈線4003，而節點FG2的電位上升。當由於電位的上升而節點FG2的電位成為“VD2-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。此時，電晶體4200和4400都處於關閉狀態，而節點FG1的電位保持在寫入工作1中寫入的“VD1-Vth”。
在圖36所示的半導體裝置中，在將資料電壓寫入到多個資料保持部之後，將佈線4009的電位設定為高位準，而使節點FG1及FG2的電位上升。然後，使各電晶體關閉以停止電荷移動，來保持所寫入的資料電壓。
藉由如上所述的對節點FG1及FG2進行資料電壓的寫入工作，可以將資料電壓保持在多個資料保持部。注意，雖然作為所寫入的電位的例子舉出了“VD1-Vth”及“VD2-Vth”，但是這些電位是對應於多值的資料的資料電壓。因此，當在各資料保持部中保持4位元的資料時，可能會得到16個值的“VD1-Vth”及16位的“VD2-Vth”。
接著，說明對圖36所示的半導體裝置進行的資料讀出工作。
首先，說明對連接於節點FG2的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作1)。
在讀出工作1中，對預充電後處於電浮動狀態的佈線4003進行放電。將佈線4005至4008的電位設定為低位準。另外，將佈線4009的電位設定為低位準，而使處於電浮動狀態的節點FG2的電位為“VD2-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD2-Vth”高出Vth的值的“VD2”。該佈線4003的電位對應於連接到節點FG2的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG2的資料保持部的資料。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為“VD2”。在電晶體4100中，由於節點FG2的“VD2-Vth”與佈線4003的“VD2”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作2中寫入的VD2被讀出到佈 線4003。
在取得連接於節點FG2的資料保持部的資料之後，使電晶體4300導通，而使節點FG2的“VD2-Vth”放電。
接著，將保持在節點FG1的電荷分配在節點FG1及節點FG2，而將連接於節點FG1的資料保持部的資料電壓移動到連接於節點FG2的資料保持部。在此，將佈線4001及4003的電位設定為低位準。將佈線4006的電位設定為高位準。將佈線4005、佈線4007至4009的電位設定為低位準。藉由使電晶體4200導通，節點FG1的電荷被分配在節點FG1與節點FG2之間。
在此，電荷分配後的電位從所寫入的電位“VD1-Vth”降低。因此，電容器4600的電容值較佳為大於電容器4500的電容值。或者，寫入到節點FG1的電位“VD1-Vth”較佳為大於表示相同的資料的電位“VD2-Vth”。如此，藉由改變電容值的比例而使預先寫入的電位變大，可以抑制電荷分配後的電位下降。關於電荷分配所引起的電位變動，將在後面進行說明。
接著，說明對連接於節點FG1的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作2)。
在讀出工作2中，對預充電後處於電浮動狀態的佈線4003進行放電。將佈線4005至4008的電位設定為低位準。另外，佈線4009的電位在預充電時被設定為高位準，之後被設定為低位準。藉由將佈線4009的電位設定為低位準，使處於電浮動狀態的節點FG2的電位成為電位“VD1-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體 4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD1-Vth”高出Vth的值的“VD1”。該佈線4003的電位對應於連接到節點FG1的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG1的資料保持部的資料。以上是對連接於節點FG1的資料保持部進行的資料電壓的讀出工作。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為VD1。在電晶體4100中，由於節點FG2的“VD1-Vth”與佈線4003的“VD1”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作1中寫入的“VD1”被讀出到佈線4003。
藉由如上所述的對節點FG1及FG2進行資料電壓的讀出工作，可以從多個資料保持部讀出資料電壓。例如，藉由在節點FG1及節點FG2的每一個中保持4位元(16個值)的資料，總共可以保持8位元(256個值)的資料。另外，雖然在圖36中採用了由第一層4021至第三層4023構成的結構，但是藉由形成更多的層，能夠實現記憶容量的增大而無需增加半導體裝置的面積。
注意，所讀出的電位可以作為比所寫入的資料電壓高出Vth的電壓被讀出。因此，可以藉由抵消在寫入工作中寫入的“VD1-Vth”或“VD2-Vth”的Vth而讀出。其結果是，在可以提供每記憶單元的記憶容量的同時，還可以將所讀出的資料接近於正確的資料，所以可以實現較高的資料可靠性。
〈記憶體裝置4〉
圖35C所示的半導體裝置的與圖35A所示的半導體裝置不同之處 在於包括電晶體3500及第六佈線3006。在此情況下也可以藉由與圖35A所示的半導體裝置相同的工作進行資訊的寫入及保持工作。另外，作為電晶體3500，可以使用與上述電晶體3200相同的電晶體。在此，藉由使用上述元件層50構成電晶體3200及電晶體3500，使用上述元件層30構成電晶體3300，使用上述元件層40構成電容器3400，可以使用圖10A或圖10B所示的半導體裝置形成圖35A所示的電路。在此，在圖35C所示的電路中，可以使用圖15A至圖15D所示的電晶體90a或電晶體90b形成電晶體3200及電晶體3500，可以使用圖13A至圖13D所示的電晶體60a或電晶體60b形成電晶體3300，可以使用圖14A至圖14C所示的電容器80a形成電容器3400。
第六佈線3006與電晶體3500的閘極電連接，電晶體3500的源極和汲極中的一個與電晶體3200的汲極電連接，電晶體3500的源極和汲極中的另一個與第三佈線3003電連接。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式4
在本實施方式中，使用圖37A至圖40B對可適用上面實施方式所說明的OS電晶體的電路結構的一個例子進行說明。
圖37A示出反相器的電路圖。反相器800從輸出端子OUT輸出將供應到輸入端子IN的信號的邏輯反轉而成的信號。反相器800包括多個OS電晶體。信號SBG是能夠切換OS電晶體的電特性的信號。
圖37B示出反相器800的一個例子。反相器800包括OS電晶體810及OS電晶體820。藉由使用n通道型電晶體可以形成反相器800，因 此與使用CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)形成反相器(CMOS反相器)的情況相比，可以以更低成本形成反相器。
另外，包括OS電晶體的反相器800也可以配置在包括Si電晶體的CMOS上。藉由將反相器800與CMOS電路重疊，可以抑制追加反相器800時被要求的電路面積的增加。
OS電晶體810、820包括用作前閘極的第一閘極、用作背閘極的第二閘極、用作源極和汲極中的一個的第一端子以及用作源極和汲極中的另一個的第二端子。
OS電晶體810的第一閘極與OS電晶體810的第二端子連接。OS電晶體810的第二閘極與供應信號SBG的佈線連接。OS電晶體810的第一端子與供應電壓VDD的佈線連接。OS電晶體810的第二端子與輸出端子OUT連接。
OS電晶體820的第一閘極與輸入端子IN連接。OS電晶體820的第二閘極與輸入端子IN連接。OS電晶體820的第一端子與輸出端子OUT連接。OS電晶體820的第二端子與供應電壓VSS的佈線連接。
圖37C是說明反相器800的工作的時序圖。在圖37C的時序圖中，示出輸入端子IN的信號波形、輸出端子OUT的信號波形、信號SBG的信號波形以及OS電晶體810(FET810)的臨界電壓的變化。
藉由將信號SBG供應至OS電晶體810的第二閘極，可以控制OS電晶體810的臨界電壓。
信號SBG具有使臨界電壓向負方向漂移的電壓VBG_A以及使臨界電壓 向正方向漂移的電壓VBG_B。藉由對第二閘極供應電壓VBG_A，可以使OS電晶體810的臨界電壓向負方向漂移到臨界電壓VTH_A。另外，藉由對第二閘極供應電壓VBG_B，可以使OS電晶體810的臨界電壓向正方向漂移到臨界電壓VTH_B。
為了使上述說明視覺化，圖38A示出電晶體的電特性之一的Vg-Id曲線。
藉由對第二閘極施加電壓VBG_A那樣大的電壓，可以使上述OS電晶體810的電特性漂移至描畫圖38A中的虛線840所示的曲線。藉由對第二閘極施加電壓VBG_B那樣小的電壓，可以使上述OS電晶體810的電特性漂移至描畫圖38A中的實線841所示的曲線。如圖38A所示，藉由將信號SBG切換為電壓VBG_A或電壓VBG_B，可以使OS電晶體810的臨界電壓向正方向或負方向漂移。
藉由使臨界電壓向正方向漂移到臨界電壓VTH_B，可以使OS電晶體810成為電流不容易流過的狀態。圖38B是使該狀態可見的圖。如圖38B所示，可以使流過OS電晶體810的電流IB極小。因此，當輸入到輸入端子IN的信號為高位準且OS電晶體820為導通狀態(ON)時，可以使輸出端子OUT的電壓急劇下降。
如圖38B所示，由於可以使OS電晶體810成為電流不容易流過的狀態，因此可以使圖37C所示的時序圖的輸出端子的信號波形831急劇變化。由於可以減少流過供應電壓VDD的佈線與供應電壓VSS的佈線之間的貫通電流，因此可以以低功耗進行工作。
藉由使臨界電壓向負方向漂移到臨界電壓VTH_A，可以使OS電晶體810成為電流不容易流過的狀態。圖38C是使該狀態可見的圖。如圖38C所示，可以使此時流過的電流IA至少比電流IB大。因此，當輸入 到輸入端子IN的信號為低位準且OS電晶體820為關閉狀態(OFF)時，可以使輸出端子OUT的電壓急劇上升。
如圖38C所示，由於可以使OS電晶體810成為電流不容易流過的狀態，因此可以使圖37C所示的時序圖的輸出端子的信號波形832急劇變化。
另外，藉由信號SBG對OS電晶體810的臨界電壓進行的控制較佳為在切換OS電晶體820的狀態之前，亦即，時刻T1或T2之前進行。例如，如圖37C所示，較佳為在供應到輸入端子IN的信號切換為高位準的時刻T1之前將OS電晶體810的臨界電壓從臨界電壓VTH_A切換至臨界電壓VTH_B。另外，如圖37C所示，較佳為在供應到輸入端子IN的信號切換為低位準的時刻T2之前，將OS電晶體810的臨界電壓從臨界電壓VTH_B切換至臨界電壓VTH_A。
在圖37C的時序圖中，示出根據供應到輸入端子IN的信號切換信號SBG的結構，但是也可以採用其他結構。例如，可以將用來控制臨界電壓的電壓儲存於浮動狀態的OS電晶體810的第二閘極。圖39A示出可以實現上述結構的電路結構的一個例子。
除了圖37B所示的電路結構以外，圖39A還包括OS電晶體850。OS電晶體850的第一端子與OS電晶體810的第二閘極連接。另外，OS電晶體850的第二端子與供應電壓VBG_B(或者電壓VBG_A)的佈線連接。OS電晶體850的第一閘極與供應信號SF的佈線連接。OS電晶體850的第二閘極與供應電壓VBG_B(或者電壓VBG_A)的佈線連接。
使用圖39B的時序圖對圖39A所示的電路結構的工作進行說明。
用來控制OS電晶體810的臨界電壓的電壓在供應到輸入端子IN 的信號切換為高位準的時刻T3之前被供應到OS電晶體810的第二閘極。使信號SF成為高位準且使OS電晶體850成為導通狀態，來對節點NBG供應用來控制臨界電壓的電壓VBG_B。
在節點NBG成為電壓VBG_B之後，使OS電晶體850成為關閉狀態。OS電晶體850具有極小的關態電流，因此藉由保持為關閉狀態，可以使節點NBG成為非常近於浮動狀態的狀態而保持暫時保持在節點NBG的電壓VBG_B。由此，對OS電晶體850的第二閘極供應電壓VBG_B的工作次數減少，因此可以減少電壓VBG_B的改寫所需要的耗電量。
圖37B及圖39A的電路結構示出藉由外部控制對OS電晶體810的第二閘極供應電壓的結構，但是也可以採用其他結構。例如，用來控制臨界電壓的電壓也可以基於供應到輸入端子IN的信號而生成來供應到OS電晶體810的第二閘極。圖40A示出可以實現上述結構的電路結構的一個例子。
在圖40A中，除了圖37B所示的電路結構以外，還在輸入端子IN與OS電晶體810的第二閘極之間包括CMOS反相器860。CMOS反相器860的輸入端子與輸入端子IN連接。CMOS反相器860的輸出端子與OS電晶體810的第二閘極連接。
使用圖40B的時序圖對圖40A所示的電路結構的工作進行說明。在圖40B的時序圖中，示出輸入端子IN的信號波形、輸出端子OUT的信號波形、CMOS反相器860的輸出波形IN_B以及OS電晶體810(FET810)的臨界電壓的變化。
使供應到輸入端子IN的信號的邏輯反轉而成的信號的輸出波形IN_B可以被用作控制OS電晶體810的臨界電壓的信號。由此，如圖38A至圖38C所示那樣，可以控制OS電晶體810的臨界電壓。例如， 在圖40B所示的時刻T4，供應到輸入端子IN的信號為高位準而使OS電晶體820成為導通狀態。此時，輸出波形IN_B成為低位準。由此，可以使OS電晶體810成為電流不容易流過的狀態，因此可以急劇降低輸出端子OUT的電壓。
另外，在圖40B所示的時刻T5，供應到輸入端子IN的信號為低位準而使OS電晶體820成為關閉狀態。此時，輸出波形IN_B成為高位準。由此，可以使OS電晶體810成為電流容易流過的狀態，因此可以急劇上升輸出端子OUT的電壓。
如上面說明那樣，在本實施方式的結構中，根據輸入端子IN的信號的邏輯，切換包括OS電晶體的反相器的背閘極的電壓。藉由採用上述結構，可以控制OS電晶體的臨界電壓。藉由與供應到輸入端子IN的信號對應地控制OS電晶體的臨界電壓，可以使輸出端子OUT的電壓急劇變化。另外，可以減小供應電源電壓的佈線之間的貫通電流。由此，可以實現低功耗化。
實施方式5
在本實施方式中，參照圖41A至圖47B說明包括多個電路的半導體裝置的例子，該多個電路包括在上述實施方式中說明的OS電晶體。
圖41A是半導體裝置900的方塊圖。半導體裝置900包括電源電路901、電路902、電壓產生電路903、電路904、電壓產生電路905及電路906。
電源電路901是生成成為基準的電壓VORG的電路。電壓VORG也可以為多個電壓，而不需要為單一電壓。電壓VORG可以基於從半導體裝置900的外部供應的電壓V0而產生。半導體裝置900可以基於從外部供 應的單一電源電壓而產生電壓VORG。由此，半導體裝置900可以在從外部沒有供應多個電源電壓的情況下工作。
電路902、電路904及電路906是使用不同的電源電壓工作的電路。例如，電路902的電源電壓是基於電壓VORG及電壓VSS(VORG>VSS)的電壓。另外，例如，電路904的電源電壓是基於電壓VPOG及電壓VSS(VPOG>VORG)的電壓。另外，例如，電路906的電源電壓是基於電壓VORG、電壓VSS及電壓VNEG(VORG>VSS>VNEG)的電壓。此外，當將電壓VSS設定為與接地電位(GND)相等的電位時，可以減少電源電路901所產生的電壓的種類。
電壓產生電路903是產生電壓VPOG的電路。電壓產生電路903可以基於從電源電路901供應的電壓VORG產生電壓VPOG。由此，包括電路904的半導體裝置900可以基於從外部供應的單一電源電壓工作。
電壓產生電路905是產生電壓VNEG的電路。電壓產生電路905可以基於從電源電路901供應的電壓VORG生成電壓VNEG。由此，包括電路906的半導體裝置900可以基於從外部供應的單一電源電壓工作。
圖41B示出以電壓VPOG工作的電路904的一個例子，圖41C示出用來使電路904工作的信號波形的一個例子。
圖41B示出電晶體911。供應到電晶體911的閘極的信號例如基於電壓VPOG及電壓VSS產生。該信號在使電晶體911成為導通狀態時基於電壓VPOG產生，且在使電晶體911成為非導通狀態時基於電壓VSS產生。如圖41C所示，電壓VPOG比電壓VORG高。由此，電晶體911可以確實地使源極(S)和汲極(D)電連接。其結果是，電路904可以實現錯誤工作的減少。
圖41D示出以電壓VNEG工作的電路906的一個例子，圖41E示出用 來使電路906工作的信號波形的一個例子。
圖41D示出包括背閘極的電晶體912。供應到電晶體912的閘極的信號例如基於電壓VORG及電壓VSS產生。該信號在使電晶體912成為導通狀態時基於電壓VORG產生，且在使電晶體912成為非導通狀態時基於電壓VSS產生。另外，供應到電晶體912的背閘極的信號基於電壓VNEG產生。如圖41E所示，電壓VNEG比電壓VSS(GND)低。由此，可以以使電晶體912的臨界電壓向正方向漂移的方式進行控制。由此，可以確實地使電晶體912成為非導通狀態，從而可以使流過源極(S)和汲極(D)之間的電流小。其結果是，電路906可以實現錯誤工作的減少及低功耗化。
另外，既可以將電壓VNEG直接施加到電晶體912的背閘極，又可以基於電壓VORG及電壓VNEG產生供應到電晶體912的閘極的信號並將該信號供應到電晶體912的背閘極。
圖42A和圖42B示出圖41D及圖41E的變形例。
在圖42A所示的電路圖中，示出電壓產生電路905與電路906之間能夠由控制電路921控制其導通狀態的電晶體922。電晶體922為n通道型OS電晶體。控制電路921所輸出的控制信號SBG為控制電晶體922的導通狀態的信號。另外，電路906所包括的電晶體912A、電晶體912B是與電晶體922同樣的OS電晶體。
在圖42B的時序圖中，示出控制信號SBG及節點NBG電位變化，節點NBG表示電晶體912A、電晶體912B的背閘極的電位狀態。當控制信號SBG為高位準時，電晶體922成為導通狀態，並且節點NBG成為電壓VNEG。然後，當控制信號SBG為低位準時，節點NBG成為電浮動狀態。電晶體922為OS電晶體，因此其關態電流小。由此，即使節點NBG成為電浮動 狀態，也可以保持供應了的電壓VNEG。
圖43A示出可適用於上述電壓產生電路903的電路結構的一個例子。圖43A所示的電壓產生電路903是五級電荷泵，其中包括二極體D1至二極體D5、電容器C1至電容器C5以及反相器INV。時脈信號CLK直接或者藉由反相器INV被供應到電容器C1至電容器C5。當反相器INV的電源電壓為基於電壓VORG及電壓VSS施加的電壓時，可以得到藉由供應時脈信號CLK升壓到電壓VORG的五倍的正電壓的電壓VPOG。另外，二極體D1至二極體D5的順方向電壓為0V。此外，藉由改變電荷泵的級數，可以獲得所希望的電壓VPOG。
圖43B示出可適用於上述電壓產生電路905的電路結構的一個例子。圖43B所示的電壓產生電路905是四級電荷泵，其中包括二極體D1至二極體D5、電容器C1至電容器C5以及反相器INV。時脈信號CLK直接或者藉由反相器INV被供應到電容器C1至電容器C5。當反相器INV的電源電壓為基於電壓VORG及電壓VSS施加的電壓時，可以得到藉由供應時脈信號CLK從接地電位(亦即，電壓VSS)降壓到電壓VORG的四倍的負電壓的電壓VNEG。另外，二極體D1至二極體D5的順方向電壓為0V。此外，藉由改變電荷泵的級數，可以獲得所希望的電壓VNEG。
另外，上述電壓產生電路903的電路結構不侷限於圖43A所示的電路圖的結構。圖44A至圖44C及圖45A和圖45B示出電壓產生電路903的變形例。
圖44A所示的電壓產生電路903A包括電晶體M1至電晶體M10、電容器C11至電容器C14以及反相器INV1。時脈信號CLK直接或者藉由反相器INV1被供應到電晶體M1至電晶體M10的閘極。藉由供應時脈信號CLK，可以獲得升壓到電壓VORG的四倍的正電壓的電壓VPOG。此外，藉由改變電荷泵的級數，可以獲得所希望的電壓VPOG。在圖44A所示的 電壓產生電路903A中，藉由使用OS電晶體作為電晶體M1至電晶體M10，可以使關態電流小，並可以抑制在電容器C11至電容器C14中保持的電荷的洩漏。由此，可以高效地從電壓VORG升壓到電壓VPOG。
圖44B所示的電壓產生電路903B包括電晶體M11至電晶體M14、電容器C15及電容器C16以及反相器INV2。時脈信號CLK直接或者藉由反相器INV2被供應到電晶體M11至電晶體M14的閘極。藉由供應時脈信號CLK，可以獲得升壓到電壓VORG的兩倍的正電壓的電壓VPOG。在圖44B所示的電壓產生電路903B中，藉由使用OS電晶體作為電晶體M11至電晶體M14，可以使關態電流小，並可以抑制在電容器C15及電容器C16中保持的電荷的洩漏。由此，可以高效地從電壓VORG升壓到電壓VPOG。
圖44C所示的電壓產生電路903C包括電感器I11、電晶體M15、二極體D6以及電容器C17。由控制信號EN控制電晶體M15的導通狀態。藉由使用控制信號EN，可以獲得從電壓VORG升壓的電壓VPOG。在圖44C所示的電壓產生電路903C中，藉由使用電感器I11進行升壓，可以高效地進行升壓。
圖45A所示的電壓產生電路903D相當於使用二極體連接的電晶體M16至電晶體M20代替圖43A所示的電壓產生電路903的二極體D1至二極體D5的結構。在圖45A所示的電壓產生電路903D中，當作為電晶體M16至電晶體M20使用OS電晶體時，可以使關態電流小，並可以抑制在電容器C1至電容器C5中保持的電荷的洩漏。由此，可以實現高效地從電壓VORG升壓到電壓VPOG。
圖45B所示的電壓產生電路903E相當於使用包括背閘極的電晶體M21至電晶體M25代替圖45A所示的電壓產生電路903D的電晶體M16至電晶體M20的結構。在圖45B所示的電壓產生電路903E中可以對背 閘極施加與閘極相同的電壓，因此可以增加流過電晶體的電流量。由此，可以實現高效地從電壓VORG升壓到電壓VPOG。
另外，電壓產生電路903的變形例也可以適用於圖43B所示的電壓產生電路905。圖46A至圖46C以及圖47A和圖47B示出上述情況下的電路圖的結構。在圖46A所示的電壓產生電路905A中，藉由供應時脈信號CLK，可以獲得從電壓VSS降壓到電壓VORG的三倍的負電壓的電壓VNEG。另外，在圖46B所示的電壓產生電路905B中，藉由供應時脈信號CLK，可以獲得從電壓VSS降壓到電壓VORG的兩倍的負電壓的電壓VNEG。
除了施加到各佈線的電壓及元件的佈置的結構以外，圖46A至圖46C以及圖47A和圖47B所示的電壓產生電路905A至電壓產生電路905E與在圖44A至圖44C以及圖45A和圖45B所示的電壓產生電路903A至電壓產生電路903E相同。圖46A至圖46C以及圖47A和圖47B所示的電壓產生電路905A至電壓產生電路905E可以高效地從電壓VSS降壓到電壓VNEG。
如上所述，在本實施方式的結構中，可以在其內部產生半導體裝置中包括的電路所需要的電壓。由此，在半導體裝置中，可以減少從外部施加的電源電壓的種類。
實施方式6
在本實施方式中，對包括本發明的一個實施方式的電晶體或上述記憶體裝置等半導體裝置的CPU的一個例子進行說明。
〈CPU的結構〉
圖48是示出其一部分使用上述電晶體的CPU的一個例子的結構的方塊圖。下面所示的CPU的結構例如可以使用圖16所示的半導體裝置 等形成。
圖48所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖48所示的CPU只是簡化其結構而示的一個例子而已，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖48所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號CLK1來生 成內部時脈信號CLK2的內部時脈生成器，並將內部時脈信號CLK2供應到上述各種電路。
在圖48所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖48所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇是由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖49是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括在電源關閉時失去存儲資料的電路1201、在電源關閉時不失去存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容器1207以及具有選擇功能的電路1220。電路1202包括電容器1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的 源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態/關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態/關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容器1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容器1207的一對電極的一個互相電連接。在此，將連接部分稱為節點m1。可以對電容器1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1207的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容器1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1208的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置 電容器1207及電容器1208。
控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖49示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖49示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。另外，也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖49所示的用於記憶元件1200的電晶體中，作為電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。此外，記憶元件1200中的所有電晶體都可以是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體 1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖49所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容器1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容器1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件藉由使用開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容器1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以根據保持在電容器1208中的信號而決定電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即便對應於保持在電容器1208中的信號的電位稍有變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，可以在處理器整體中或構成處理器的一個或多個邏輯電路中在短時間內停止電源，從而可以抑制功耗。
雖然說明了將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等以及RF(Radio Frequency：射頻)裝置。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式7
在本實施方式中，對利用本發明的一個實施方式的電晶體等的攝像裝置的一個例子進行說明。
〈攝像裝置〉
以下對本發明的一個實施方式的攝像裝置進行說明。
圖50A是示出本發明的一個實施方式的攝像裝置200的例子的平面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。 此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖50B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像品質。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖51A是示出用來取得彩色影像的像素211的一個例子的平面圖。圖51A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別連接於獨立的佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖51A中，將與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖51B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖51B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片不侷限於紅色(R)濾色片、綠色(G)濾色片、藍色(B)濾色片，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，可以使用如下像素211，該像素211除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212 以外，還包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，可以使用如下像素211，該像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖51A中，檢測紅色的波長區域的光的子像素212、檢測綠色的波長區域的光的子像素212及檢測藍色的波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖52A及圖52B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖52A所示，可以使光256穿過形成在像素211中的透鏡255、 濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖52B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖52A及圖52B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖51A及圖51B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。作為各電晶體，可以使用與上述實施方式所示的電晶體同樣的電晶體。
圖53是構成攝像裝置的元件的剖面圖。圖53所示的攝像裝置包 括設置在矽基板300上的使用矽形成的電晶體351、在電晶體351上層疊配置的使用氧化物半導體形成的電晶體352及電晶體353以及設置在矽基板300中的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310、以與層310接觸的方式設置且包括佈線371的層320、以與層320接觸的方式設置且包括電晶體352及電晶體353的層330、以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖53的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在像素僅包括使用氧化物半導體的電晶體時，層310為包括使用氧化物半導體的電晶體的層，即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層310。
矽基板300也可以是SOI基板。此外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體的基板代替矽基板300。
這裡，在包括電晶體351及光電二極體360的層310與包括電晶體352及電晶體353的層330之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。另外，在絕緣體380下設置有絕緣體379，在絕緣體380上設置有絕緣體381。在此，絕緣體379對應於圖16所示 的絕緣體110，絕緣體380對應於圖16所示的絕緣體61，絕緣體381對應於圖16所示的絕緣體67。
在設置於絕緣體379至絕緣體380中的開口中設置有導電體390a至導電體390e。導電體390a、導電體390b及導電體390e對應於圖16所示的導電體121a及導電體122a等，並被用作插頭及佈線。另外，導電體390c對應於圖16所示的導電體62a及導電體62b，並被用作電晶體353的背閘極。另外，導電體390d對應於圖16所示的導電體62a及導電體62b，並被用作電晶體352的背閘極。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351的可靠性。另一方面，設置在電晶體352及電晶體353等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體352及電晶體353等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體380。藉由將氫封閉在絕緣體380下，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380下擴散至絕緣體380上，所以可以提高電晶體352及電晶體353等的可靠性。再者，藉由形成導電體390a、導電體390b及導電體390e，還可以抑制氫經過形成在絕緣體380中的通孔擴散到上層，由此可以提高電晶體352及電晶體353等的可靠性。
在圖53的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。就是說，可以提高攝像裝置的解析度。
另外，也可以使攝像裝置的一部分或全部彎曲。藉由使攝像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以促進與 攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。此外，可以提高所拍攝的影像的品質。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式8
在本實施方式中，對利用本發明的一個實施方式的電晶體等的電子裝置進行說明。
〈電子裝置〉
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現如數位影音光碟(DVD：Digital Versatile Disc)等儲存媒體的內容並具有可以顯示該再現影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖54A至圖54F示出這些電子裝置的具體例子。
圖54A是可攜式遊戲機，其包括外殼1901、顯示部1903、麥克風1905、揚聲器1906以及操作鍵1907等。注意，雖然圖54A所示的可攜式遊戲機包括一個顯示部1903，但是可攜式遊戲機所包括的顯示部的個數不限於此。例如，也可以具有包括多個顯示部的結構。另外，也可以還包括用來操作顯示部1903的觸控筆。
圖54B是可攜式資料終端，其包括第一外殼1911、第二外殼1912、第一顯示部1913、第二顯示部1914、連接部1915、操作鍵1916等。第一顯示部1913設置在第一外殼1911中，而第二顯示部1914設置在第二外殼1912中。而且，第一外殼1911和第二外殼1912由連接部1915連接，可以藉由連接部1915改變第一外殼1911和第二外殼1912之間的角度。第一顯示部1913的影像也可以根據連接部1915所形成的第一外殼1911和第二外殼1912之間的角度切換。另外，也可以對第一顯示部1913和第二顯示部1914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖54C是膝上型個人電腦，其包括外殼1921、顯示部1922、鍵盤1923以及指向裝置1924等。
圖54D是電冷藏冷凍箱，其包括外殼1931、冷藏室門1932、冷凍室門1933等。
圖54E是視頻攝影機，其包括第一外殼1941、第二外殼1942、顯示部1943、操作鍵1944、透鏡1945、連接部1946等。操作鍵1944及透鏡1945設置在第一外殼1941中，而顯示部1943設置在第二外殼1942中。並且，第一外殼1941和第二外殼1942由連接部1946連接，可以藉由連接部1946改變第一外殼1941和第二外殼1942之間的角度。顯示部1943的影像也可以根據連接部1946所形成的第一外殼1941和第二外殼1942之間的角度切換。
圖54F是汽車，其包括車體1951、車輪1952、儀表板1953及燈1954等。
注意，在本實施方式中，對本發明的一個實施方式進行說明。但是，本發明的一個實施方式不侷限於此。換而言之，在本實施方式等中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，示出了在電晶體的通道形成區域、源極區域或汲極區域等中包括氧化物半導體的情況的例子，但是本發明的一個實施方式不侷限於此。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以包括各種各樣的半導體。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等例如也可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、鋁砷化鎵、磷化銦、氮化鎵或者有機半導體等中的至少一個。或者，例如，根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以不包括氧化物半導體。本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施例1
在本實施例中，說明藉由上述實施方式所示的方法製造佈線和插頭，並對利用掃描型電子顯微鏡(Scanning Electron Microscope：SEM)及掃描透射型電子顯微鏡(STEM：Scaning Transmission Electron Microscope)進行觀察的結果進行說明。
在本實施例中，藉由對依次層疊了鎢膜、氧化矽膜、氧化鋁膜、氧氮化矽膜的疊層膜進行蝕刻處理形成開口，並對該開口嵌入依次層疊了氮化鉭膜、氮化鈦膜、鎢膜的疊層膜，由此製造出樣本。
下面，說明在本實施例中利用的樣本1A及樣本1B的製程。注意，樣本1A與樣本1B的不同之處只在於氮化鉭膜的成膜方法。在樣本1A中，藉由濺射法形成氮化鉭膜，在樣本1B中，藉由準直濺射法形成氮化鉭膜。
首先，準備矽基板，以形成厚度為100nm的熱氧化矽膜的方式在HCl氛圍下對矽基板進行熱處理。
接著，藉由濺射法在熱氧化矽膜上以厚度成為50nm的方式形成鎢膜(以下，在圖式中表示為W)。
接著，藉由PECVD法在鎢膜上以厚度成為200nm的方式形成氧化矽膜(以下，在圖式中表示為SiOx)。在TEOS氣體為15sccm、氧氣體為750sccm的沉積氣體流量下形成氧化矽膜。
接著，藉由濺射法在氧化矽膜上以厚度成為30nm的方式形成氧化鋁膜(以下，在圖式中表示為AlOx)。氧化鋁膜的成膜在如下條件下進行：使用氧化鋁靶材；氬氣體流量為25sccm；氧氣體流量為25sccm；RF電源的功率為2.5kW；壓力為0.4Pa；基板溫度為250℃。
接著，藉由PECVD法在氧化鋁膜上以厚度成為100nm的方式形成氧氮化矽膜(以下，在圖式中表示為SiON)。在SiH4氣體為5sccm、N2O氣體為1000sccm的沉積氣體流量下形成氧氮化矽膜。
接著，藉由濺射法在氧氮化矽膜上以厚度成為30nm的方式形成成為硬遮罩材料的鎢膜。
接著，在成為硬遮罩材料的鎢膜上塗佈有機塗佈膜，並在有機塗佈膜上塗佈光阻劑材料。藉由對該光阻劑材料進行利用電子束的光微 影法，形成光阻遮罩。藉由使用該光阻遮罩，對有機塗佈膜和成為硬遮罩材料的鎢膜進行乾蝕刻，形成硬遮罩(以下，在圖式中表示為HM-W)。乾蝕刻使用ICP蝕刻裝置進行，蝕刻條件為如下：Cl2氣體流量為60sccm；CF4氣體流量為40sccm；施加到線圈型電極的高頻功率為2000W；施加到基板一側的電極的高頻功率為50W；壓力為0.67Pa；處理時間為20sec。在乾蝕刻之後，進行灰化以去除光阻遮罩及有機塗佈膜。
接著，在以覆蓋硬遮罩的方式在氧氮化矽膜上塗佈有機塗佈膜，並在有機塗佈膜上塗佈光阻劑材料。藉由對該光阻劑材料進行利用電子束的光微影法，形成光阻遮罩(以下，在圖式中表示為Resist)。該製程對應於上述實施方式中的圖1C和圖1D所記載的製程。
圖55A示出該製程的剖面SEM影像(倍率為150000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。與圖1C和圖1D同樣，在圖55A中，在硬遮罩的開口的內側形成有光阻遮罩的開口。
接著，藉由使用光阻遮罩對氧氮化矽膜進行乾蝕刻，在氧氮化矽膜中形成孔狀開口。該製程對應於上述實施方式中的圖2A和圖2B所記載的製程。
乾蝕刻使用CCP蝕刻裝置按第一蝕刻條件、第二蝕刻條件的順序進行。第一蝕刻條件為如下：CF4氣體流量為100sccm；施加到上部電極的高頻功率為1000W；施加到下部電極的高頻功率為100W；壓力為6.5Pa；處理時間為15sec。藉由進行利用第一蝕刻條件的蝕刻，可以去除有機塗佈膜。第二蝕刻條件為如下：C4F6氣體流量為22sccm；O2氣體流量為30sccm；Ar氣體流量為800sccm；施加到上部電極的高頻功率為500W；施加到下部電極的高頻功率為1150W；壓力為3.3Pa；處理時間為25sec。藉由進行利用第二蝕刻條件的蝕刻，可以去除氧氮化矽。
圖55B示出該製程的剖面SEM影像(倍率為150000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。與圖2A和圖2B同樣，在圖55B中觀察到氧氮化矽膜中形成有開口的狀態。
接著，藉由使用光阻遮罩對氧化鋁膜進行乾蝕刻，在氧化鋁膜中形成孔狀開口。該製程對應於上述實施方式中的圖2C和圖2D所記載的製程。
乾蝕刻使用CCP蝕刻裝置在第三蝕刻條件下進行。第三蝕刻條件為如下：CHF3氣體流量為50sccm；Ar氣體流量為275sccm；施加到上部電極的高頻功率為300W；施加到下部電極的高頻功率為1200W；壓力為2.6Pa；處理時間為30sec。藉由進行利用第三蝕刻條件的蝕刻，可以去除氧化鋁膜。
圖56A示出該製程的剖面SEM影像(倍率為150000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。在圖56A中，觀察到氧化鋁膜中形成有開口的狀態。再者，由於氧化矽膜的頂部也被蝕刻，所以呈現圖5A所示的狀態。
接著，進行灰化以去除光阻遮罩。該製程對應於上述實施方式中的圖3A和圖3B所記載的製程。
灰化的條件為如下：使用CCP蝕刻裝置；氧氣體流量為200sccm；施加到上部電極的高頻功率為500W；施加到下部電極的高頻功率為100W；壓力為2.0Pa；處理時間為20sec。
圖56B示出該製程的剖面SEM影像(倍率為150000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。如圖56B所示， 觀察到以圍繞氧氮化矽膜的開口的頂部的邊緣的方式形成的如圖5B和圖5C所示的副產物。
接著，藉由使用硬遮罩對氧氮化矽膜、氧化鋁膜及氧化矽進行乾蝕刻，在這些疊層膜中形成開口。該製程對應於上述實施方式中的圖3C和圖3D所記載的製程。
乾蝕刻使用CCP蝕刻裝置在第四蝕刻條件下進行。第四蝕刻條件為如下：C4F6氣體流量為22sccm；O2氣體流量為30sccm；Ar氣體流量為800sccm；施加到上部電極的高頻功率為500W；施加到下部電極的高頻功率為1150W；壓力為3.3Pa；處理時間為25sec。
在第四蝕刻條件下進行乾蝕刻，然後在氧氛圍下進行電漿處理，由此去除在上述蝕刻時產生的殘留物等。該電漿處理的條件為如下：使用CCP蝕刻裝置；氧氣體流量為200sccm；施加到上部電極的高頻功率為500W；施加到下部電極的高頻功率為100W；壓力為2.6Pa；處理時間為10sec。注意，以不暴露於大氣的方式連續地對樣本1A及樣本1B進行利用上述第一蝕刻條件的乾蝕刻處理至該電漿處理。
圖57A示出該製程的剖面SEM影像(倍率為150000倍)。此外，圖57B示出鳥瞰圖的SEM影像(倍率為100000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。與圖3C和圖3D同樣，在圖57A中，開口的內壁具有錐形形狀，在圖56B中觀察到的副產物被去除，開口的邊緣的頂部帶圓形。
對樣本1C與樣本1D的比較結果進行說明，樣本1C是藉由與樣本1A及樣本1B的製程相同的製程對疊層膜進行加工的樣本，樣本1D是只有第四蝕刻條件與樣本1C不同的樣本。圖58A示出樣本1C的剖面SEM影像(倍率為150000倍)，圖58B示出樣本1D的剖面SEM影像(倍 率為150000倍)。剖面SEM影像使用日本日立高新技術公司製造的SU8030拍攝。
在樣本1D中，利用第五蝕刻條件代替第四蝕刻條件並使用CCP蝕刻裝置進行乾蝕刻。第五蝕刻條件為如下：C4F8氣體流量為12sccm；CF4氣體流量為56sccm；O2氣體流量為3sccm；Ar氣體流量為75sccm；施加到上部電極的高頻功率為800W；施加到下部電極的高頻功率為150W；壓力為10.6Pa；處理時間為35sec。
在此，在圖58A所示的樣本1C中，被用作通孔的開口的內壁具有錐形形狀，相對於鎢膜的傾斜度大致為77°。另外，在圖58A中，在圖56B中觀察到的副產物被去除，開口的邊緣的頂部帶圓形。
相比之下，在圖58B所示的樣本1D中，被用作通孔的開口的內壁具有大致垂直的陡峭形狀，相對於鎢膜的傾斜度大致為88°。另外，在圖58B中，還存在圖56B中觀察到的副產物。
在此，在用於樣本1C的第四蝕刻條件下，相對於AlOx的蝕刻速率的SiOx的蝕刻速率的比率為4.3，在用於樣本1D的第五蝕刻條件下，相對於AlOx的蝕刻速率的SiOx的時刻速率的比率為8.3。
因此，可以推測：為了使被用作通孔的開口的內壁具有錐形形狀並去除形成在開口的邊緣的頂部的副產物，較佳為不使上述乾蝕刻中的相對於AlOx的蝕刻速率的SiOx的蝕刻速率過大。例如，可以使SiOx的蝕刻速率為AlOx的蝕刻速率的8倍以下，較佳為6倍以下，更佳為4倍以下。
接著，在形成於疊層膜中的開口中形成氮化鉭膜。在此，在樣本1A中，利用濺射法形成氮化鉭膜，在樣本1B中，藉由準直濺射法形成 氮化鉭膜。
在樣本1A中，氮化鉭膜的成膜條件為如下：使用鉭靶材；氬氣體流量為50sccm；氮氣體流量為10sccm；DC電源的功率為1.0kW；壓力為0.6Pa。
在樣本1B中，氮化鉭膜的成膜條件為如下：使用鉭靶材；氬氣體流量為40sccm；氮氣體流量為10sccm；DC電源的功率為2.0kW；壓力為0.7Pa。在樣本1B中，在靶材與基板之間設置準直器而進行成膜。
接著，在形成於疊層膜中的開口中，藉由ALD法在氮化鉭膜上形成氮化鈦膜。在氮化鈦的成膜中，在基板溫度為412℃且壓力為667Pa的條件下，進行0.05秒鐘的TiCl4氣體的引入，使用N2吹掃0.2秒鐘，進行0.3秒鐘的NH3氣體的引入，使用N2吹掃0.3秒鐘。以上述製程為1循環，反復進行該循環。在此，引入流量為50sccm的TiCl4氣體並引入流量為2700sccm的NH3氣體。此外，在上述成膜中，從TiCl4氣體一側的氣體管引入流量為4500sccm的N2氣體，從NH3氣體一側的氣體管引入流量為4000sccm的N2氣體。
接著，以嵌入形成在疊層膜中的開口的方式藉由金屬CVD法在氮化鈦膜上形成鎢膜。該製程對應於上述實施方式中的圖4A和圖4B所記載的製程。注意，在本製程中形成的氮化鉭膜及氮化鈦膜對應於圖4A所示的導電體20，鎢膜對應於導電體21。利用金屬CVD法的鎢膜的成膜可以分為如下三個步驟。
作為第一步驟，在如下條件下進行三循環形成3nm厚的膜：WF6氣體流量為160sccm，SiH4氣體流量為400sccm，Ar氣體流量為6000sccm，N2氣體流量為2000sccm，載物台背面用Ar氣體流量為4000sccm，壓力為1000Pa，基板溫度為390℃。
作為第二步驟，在如下條件下以15sec形成41nm厚的膜：WF6氣體流量為250sccm，H2氣體流量為4000sccm及1700sccm(將氣體線分為兩個而使用)，Ar氣體流量為2000sccm，N2氣體流量為2000sccm，載物台背面用Ar氣體流量為4000sccm，壓力為10666Pa，基板溫度為390℃。
作為第三步驟，在如下條件下以形成250nm厚的膜的方式進行成膜：WF6氣體流量為250sccm，H2氣體流量為2200sccm及1700sccm(將氣體線分為兩個而使用)，Ar氣體流量為2000sccm，N2氣體流量為200sccm，載物台背面用Ar氣體流量為4000sccm，壓力為10666Pa，基板溫度為390℃。
接著，進行CMP處理，以去除氧氮化矽膜、氮化鉭膜、氮化鈦膜及鎢膜的頂部以及硬遮罩。該製程對應於上述實施方式中的圖4C和圖4D所記載的製程。
圖59示出該製程的樣本1A的剖面STEM影像(倍率為200000倍)。另外，圖60示出樣本1B的剖面STEM影像(倍率為250000倍)。剖面STEM影像使用日本日立高新技術公司製造的HD2300拍攝。另外，圖59及圖60中記載了被用作開口底部的通孔的部分的底面和側面以及被用作開口頂部的佈線圖案的槽的部分的底面和側面的氮化鉭膜的厚度。
如圖59及圖60所示，氮化鉭膜、氮化鈦膜及鎢膜的疊層膜以對開口的覆蓋性高的方式形成。尤其是，觀察到在氫阻擋性高的氮化鉭膜與氧化矽膜、氧化鋁膜及氧氮化矽膜之間沒有間隙。這可能是由於開口的內壁具有錐形形狀以及開口的邊緣的頂部帶圓形的緣故。
如此，藉由以穿過對氫及水的阻擋性高的氧化鋁膜的方式設置插頭，能夠以構成插頭的氮化鉭膜堵住形成在氧化鋁膜中的通孔。由此，上層和下層被對氫及水的阻擋性高的氧化鋁膜和氮化鉭膜斷開，所以可以防止下層所包含的氫及水經過插頭或形成有插頭的通孔擴散到上層。由此，在上述實施方式所示的在半導體基板上設置有包含氧化物半導體的電晶體的半導體裝置中，氧化物半導體可以成為高純度本質或實質上高純度本質的氧化物半導體，因此可以實現包括具有穩定的電特性的電晶體的半導體裝置。
此外，藉由比較圖59所示的樣本1A與圖60所示的樣本1B可知：圖60所示的樣本1B中的被用作開口底部的通孔的部分的底面的氮化鉭膜的厚度比樣本1A厚3倍左右。由此可知，藉由利用準直濺射法能夠在縱橫比高的被用作開口底部的通孔的部分中以較厚的厚度形成氮化鉭膜。如此，藉由在開口的底部中以較厚的厚度形成氮化鉭膜，可以進一步防止氫從下層擴散到上層。
以上，本實施例所示的結構可以與其他實施例或其他實施方式適當地組合而實施。
實施例2
在本實施例中，製造樣本2A至樣本2R並對其進行TDS評價及片電阻評價。
〈1.各樣本的結構〉
首先，參照圖61A和圖61B說明各樣本的結構。注意，圖61A和圖61B是說明實施例的樣本的結構的剖面圖。
如圖61A所示，樣本2A至樣本2Q包括：基板6001；基板6001 上的絕緣體6002；絕緣體6002上的絕緣體6003；絕緣體6003上的導電體6004。另外，如圖61B所示，樣本2R包括：基板6001；基板6001上的絕緣體6002；絕緣體6002上的絕緣體6003。
〈2.各樣本的製造方法〉
接著，說明各樣本的製造方法。
首先，作為基板6001使用矽晶圓並在其上作為絕緣體6002形成熱氧化膜。在包含3體積%的HCl的氧氛圍下以950℃的溫度形成厚度為100nm的絕緣體6002。
接著，在絕緣體6002上，藉由電漿CVD法作為絕緣體6003形成厚度為280nm的氧氮化矽膜。作為沉積氣體，使用流量為40sccm的矽烷(CF4)、流量為800sccm的一氧化二氮(N2O)、流量為300sccm的氨(NH4)以及流量為900sccm的氫(H2)。此外，反應室的壓力為160Pa，基板溫度為325℃，施加250W的高頻(RF)功率。
接著，在樣本2A至樣本2Q中，藉由濺射法在絕緣體6003上形成導電體6004。注意，樣本2R是不形成導電體6004的比較例。作為導電體6004，在下述表1所示的條件下分別形成氮化鉭膜。注意，在所有成膜條件中，成膜時的壓力為0.7Pa，靶材與基板之間的距離為60mm。
[表1]
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藉由上述製程，製造本實施例的樣本2A至樣本2R。
〈3.各樣本的TDS測量結果〉
圖62示出在導電體6004的成膜功率(DC)為2.0kW的條件下製造的上述樣本2A至樣本2C、在導電體6004的成膜功率(DC)為4.0kW的條件下製造的上述樣本2D至樣本2F及樣本2R的TDS測量結果。注意，樣本2A至樣本2C與樣本2D至樣本2F的成膜時的氣體流量比不同。另外，TDS在50℃至600℃的溫度範圍內進行。TDS測量結果是指對質量電荷比為2及18(亦即，相當於氫分子(H 2 )或水分子(H2O)) 的氣體的釋放量進行測量的結果。
由圖62可知，藉由形成導電體6004，可以抑制從下層釋放氫。並且可知，在形成導電體6004時，沉積氣體中的氮(N2)氣體的比率越高，對氫的阻擋性越高。另外，從樣本2C和樣本2F的結果可知，在沉積氣體為25sccm的氮(N2)氣體及25sccm的氬氣體的混合氣體的情況下，藉由增大成膜時的電力，對氫的阻擋性得到提高。
接著，圖63示出在導電體6004的厚度為20nm的條件下製造的上述樣本2F至樣本2J及在導電體6004的厚度為40nm的條件下製造的上述樣本2K至樣本2M及樣本2R的TDS測量結果。注意，樣本2F至樣本2J與樣本2K至樣本2M的成膜時的基板溫度不同。另外，TDS在50℃至500℃的溫度範圍內進行。TDS測量結果是指對質量電荷比為2及18(亦即，相當於氫分子(H 2 )或水分子(H2O))的氣體的釋放量進行測量的結果。
由圖63可知，藉由形成導電體6004，可以抑制從下層釋放氫。並且可知，在形成導電體6004時，成膜時的基板溫度越高，對氫的阻擋性越高。尤其是，當TDS測量時的基板加熱溫度約為350℃以上且410℃以下或370℃以上且400℃以下左右時，開始釋放氫。並且可知，藉由將導電體6004形成得厚，對氫的阻擋性得到提高。
〈4.各樣本的片電阻的測量結果〉
圖64A示出在成膜時的功率(DC)為2.0kW的條件下製造的上述樣本2A至樣本2C以及在成膜時的功率(DC)為4.0kW的條件下製造的上述樣本2D至樣本2F的片電阻值的測量結果。
從圖64A所示的結果可知，在形成導電體6004時，氮(N2)氣體的比率越高，其電阻越高。並且可知，導電體6004的成膜時的功率(DC) 越低電阻越高。
接著，圖64B示出在沉積氣體為25sccm的氮(N2)氣體和25sccm的氬氣體的混合氣體的條件下製造的上述樣本2F至樣本2J、在沉積氣體為20sccm的氮(N2)氣體和30sccm的氬氣體的混合氣體的條件下製造的上述樣本2E、樣本2N至樣本2Q的片電阻值的測量結果。注意，樣本2A至樣本2C與樣本2D至樣本2F的成膜時的基板溫度不同。
從圖64B所示的結果可知，導電體6004的成膜時的基板溫度越低，其電阻越高。並且可知，導電體6004的成膜時的氮(N2)氣體的比率越高電阻越高。
以上，本實施例所示的結構可以與其他實施例或其他實施方式適當地組合而實施。
12‧‧‧導電體
13a‧‧‧絕緣體
14b‧‧‧絕緣體
15b‧‧‧絕緣體
16a‧‧‧硬遮罩
17e‧‧‧開口
17ea‧‧‧開口
17eb‧‧‧開口
20‧‧‧導電體
21‧‧‧導電體

Claims (13)

  1. 一種半導體裝置的製造方法，包括如下步驟：在半導體基板上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成第二絕緣體；在該第二絕緣體上形成第三絕緣體；在該第三絕緣體上形成具有第一開口的硬遮罩；在該硬遮罩上形成具有第二開口的光阻遮罩；藉由使用該光阻遮罩對該第三絕緣體進行蝕刻，在該第三絕緣體中形成第三開口；藉由使用該光阻遮罩對該第二絕緣體進行蝕刻，在該第二絕緣體中形成第四開口；去除該光阻遮罩；藉由使用該硬遮罩對該第一絕緣體至該第三絕緣體進行蝕刻，在該第一絕緣體至該第三絕緣體中形成第五開口；以覆蓋該第五開口的內壁及底面的方式形成第二導電體；以嵌入該第五開口的方式在該第二導電體上形成第三導電體；藉由對該硬遮罩、該第二導電體及該第三導電體進行拋光處理去除該硬遮罩並使該第二導電體、該第三導電體及該第三絕緣體的頂面的高度彼此大致一致；以及在該第二導電體及該第三導電體上形成氧化物半導體，其中，該第二絕緣體在該第五開口的邊緣與該第二導電體接觸，該第二絕緣體比該第一絕緣體不容易透過氫，並且，該第二導電體比該第三導電體不容易透過氫。
  2. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第二開口的寬度的最大值小於該第一開口的寬度的最小值。
  3. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第二導電體包含鉭和氮。
  4. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第二絕緣體包含鋁和氧。
  5. 一種半導體裝置的製造方法，包括如下步驟：形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成第二絕緣體；在該第二絕緣體上形成第三絕緣體；在該第三絕緣體上形成具有第一開口的硬遮罩；在該硬遮罩上形成具有第二開口的光阻遮罩；藉由使用該光阻遮罩對該第二絕緣體和該第三絕緣體進行蝕刻，在該第二絕緣體及該第三絕緣體中形成第三開口；去除該光阻遮罩；藉由使用該硬遮罩對該第一絕緣體至該第三絕緣體進行蝕刻，在該第一絕緣體至該第三絕緣體中形成第四開口；以覆蓋該第四開口的內壁及底面的方式形成第二導電體；在該第二導電體上形成第三導電體；以及藉由對該硬遮罩、該第二導電體及該第三導電體進行拋光處理，去除該硬遮罩並使該第二導電體、該第三導電體及該第三絕緣體的頂面的高度彼此大致一致，其中，該第二絕緣體比該第一絕緣體不容易透過氫，並且，該第二導電體比該第三導電體不容易透過氫。
  6. 根據申請專利範圍第5項之半導體裝置的製造方法，其中該第二開口的寬度的最大值小於該第一開口的寬度的最小值。
  7. 根據申請專利範圍第5項之半導體裝置的製造方法，其中該第二導電體包含鉭和氮。
  8. 根據申請專利範圍第5項之半導體裝置的製造方法，其中該第二絕緣體包含鋁和氧。
  9. 一種半導體裝置，包括：半導體基板； 該半導體基板上的第一絕緣體；該第一絕緣體上的第二絕緣體；該第二絕緣體上的第三絕緣體；嵌入在該第一絕緣體至該第三絕緣體中的插頭；以及該第三絕緣體上的氧化物半導體，其中，在該半導體基板中形成有第一電晶體，該第一電晶體與該插頭電連接，該插頭包括第一導電體和第二導電體，該第一導電體接觸於該第一絕緣體至該第三絕緣體，該第二導電體接觸於該第一導電體，以包含該氧化物半導體的方式設置有第二電晶體，該第二絕緣體比該第一絕緣體不容易透過氫，並且，該第一導電體比該第二導電體不容易透過氫。
  10. 根據申請專利範圍第9項之半導體裝置，其中該第一導電體包含鉭和氮。
  11. 根據申請專利範圍第9項之半導體裝置，其中該第二絕緣體包含鋁和氧。
  12. 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體包含銦、元素M、鋅及氧，並且該元素M為Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf。
  13. 根據申請專利範圍第9項之半導體裝置，其中該半導體基板包含矽。
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