KR20170051322A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20170051322A
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모토무 쿠라타
신야 사사가와
사토루 오카모토
？페이 야마자키
šœ페이 야마자키
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Abstract

본 발명은 안정된 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공한다.
반도체 기판 위의 제 1 도전체 위에 제 1, 제 2, 제 3 절연체를 순서대로 성막하고, 그 위에 제 1 개구를 갖는 하드 마스크를 형성하고, 그 위에 제 2 개구를 갖는 레지스트 마스크를 형성하고, 제 3 절연체에 제 3 개구를 형성하고, 제 2 절연체에 제 4 개구를 형성하고, 레지스트 마스크를 제거하고, 제 1~제 3 절연체에 제 5 개구를 형성하고, 제 5 개구의 내벽 및 저면을 덮도록 제 2 도전체를 성막하고, 그 위에 제 3 도전체를 성막하고, 연마 처리를 행하고, 하드 마스크를 제거하고, 제 2, 제 3 도전체 및 제 3 절연체의 상면의 높이를 실질적으로 일치시키고, 그 위에 산화물 반도체를 형성하고, 제 2 절연체는 제 1, 제 3 절연체보다 수소를 투과시키기 어렵고, 제 2 도전체는 제 3 도전체보다 수소를 투과시키기 어렵고, 제 2 절연체는 제 5 개구의 가장자리에서 제 2 도전체와 접촉한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 예를 들어 트랜지스터 및 반도체 장치에 관한 것이다. 또는, 본 발명은 예를 들어 트랜지스터 및 반도체 장치의 제조 방법에 관한 것이다. 또는, 본 발명은 예를 들어 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제조 방법에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
단, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
근년에 들어, 산화물 반도체(대표적으로는 In-Ga-Zn 산화물)를 사용한 트랜지스터가 활발히 개발되고 있으며, 집적 회로 등에도 사용되고 있다. 산화물 반도체의 역사는 오래되었으며, 1988년에는, 결정 In-Ga-Zn 산화물을 반도체 소자에 이용하는 것이 기재되어 있다(특허문헌 1 참조). 또한, 1995년에는, 산화물 반도체를 사용한 트랜지스터가 발명되었고, 그 전기 특성이 기재되어 있다(특허문헌 2 참조).
또한, 실리콘(Si)을 반도체층에 사용한 트랜지스터와 산화물 반도체를 반도체층에 사용한 트랜지스터를 조합한 반도체 장치가 주목을 받고 있다(특허문헌 3 참조).
일본국 특개소(昭)63-239117 일본국 특표평11-505377 일본국 특개2011-119674
안정적인 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 비도통 시의 누설 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 노멀리 오프의 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 상기 반도체 장치를 갖는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치, 또는 상기 모듈을 갖는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 신규 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
(1)
본 발명의 일 형태는 반도체 기판 위에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 1 절연체를 성막하고, 제 1 절연체 위에 제 1 절연체보다 수소를 투과시키기 어려운 제 2 절연체를 성막하고, 제 2 절연체 위에 제 3 절연체를 성막하고, 제 3 절연체 위에 제 1 개구를 갖는 하드 마스크를 형성하고, 하드 마스크 위에 제 2 개구를 갖는 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 제 3 절연체를 에칭하고, 제 3 절연체에 제 3 개구를 형성하고, 레지스트 마스크를 사용하여 제 2 절연체를 에칭하여 제 2 절연체에 제 4 개구를 형성하고, 레지스트 마스크를 제거하고, 하드 마스크를 사용하여 제 1 절연체~제 3 절연체를 에칭하여 제 1 절연체~제 3 절연체에 제 5 개구를 형성하고, 제 5 개구의 내벽 및 저면(底面)을 덮도록 제 2 도전체를 성막하고, 제 5 개구를 매립하도록 제 2 도전체 위에 제 3 도전체를 성막하고, 하드 마스크, 제 2 도전체 및 제 3 도전체에 연마 처리를 수행하여 하드 마스크를 제거하고, 제 2 도전체, 제 3 도전체 및 제 3 절연체의 상면의 높이를 실질적으로 일치시켜, 제 2 도전체 및 제 3 도전체 위에 산화물 반도체를 형성하고, 제 2 절연체는 제 5 개구의 가장자리에서 제 2 도전체와 접촉하고, 제 2 도전체는 제 3 도전체보다 수소를 투과시키기 어려운 도전체인 반도체 장치의 제작 방법이다.
(2)
본 발명의 다른 일 형태는 (1)에서 제 2 개구의 폭의 최대값은 제 1 개구의 최소값보다 작은, 반도체 장치의 제작 방법이다.
(3)
본 발명의 다른 일 형태는 (1) 또는 (2) 어느 하나에서 제 2 도전체는 탄탈럼과 질소를 포함하는, 반도체 장치의 제작 방법이다.
(4)
본 발명의 다른 일 형태는 (1)~(3) 중 어느 한 항에 있어서 제 2 절연체는 알루미늄과 산소를 포함하는, 반도체 장치의 제작 방법이다.
(5)
본 발명의 다른 일 형태는 반도체 기판과, 반도체 기판 위에 형성된 제 1 절연체와, 제 1 절연체 위에 형성된 제 2 절연체와, 제 2 절연체 위에 형성된 제 3 절연체와, 제 1 절연체~제 3 절연체에 매립된 플러그와, 제 3 절연체 위에 형성된 산화물 반도체를 갖고, 반도체 기판에 제 1 트랜지스터가 형성되고, 제 1 트랜지스터는 플러그와 전기적으로 접속되고, 플러그는 제 1 절연체~제 3 절연체에 접촉되도록 형성된 제 1 도전체와, 제 1 도전체에 접촉되도록 형성된 제 2 도전체를 갖고, 산화물 반도체를 포함하여 제 2 트랜지스터가 형성되고, 제 2 절연체는 제 1 절연체보다 수소를 투과시키기 어렵고, 제 1 도전체는 제 2 도전체보다 수소를 투과시키기 어려운, 반도체 장치이다.
(6)
본 발명의 다른 일 형태는 (5)에서 제 1 도전체는 탄탈럼과, 질소를 포함하는, 반도체 장치이다.
(7)
본 발명의 다른 일 형태는 (5) 또는 (6) 중 어느 하나에서 제 2 절연체는 알루미늄과 산소를 포함하는, 산화물 반도체 장치이다.
(8)
본 발명의 다른 일 형태는 (5)~(7) 중 어느 한 항에서 산화물 반도체는 인듐, 원소 M(Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf), 아연 및 산소를 갖는 반도체 장치이다.
(9)
본 발명의 다른 일 형태는 (5)~(8) 중 어느 한 항에서 반도체 기판은 실리콘을 갖는 반도체 장치이다.
안정적인 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
또는, 상기 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 상기 반도체 장치 또는 상기 모듈을 갖는 전자 기기를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다. 또는, 신규 모듈을 제공할 수 있다. 또는, 신규 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도 및 상면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 24는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 25는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 26은 본 발명에 따른 산화물 반도체의 원자수비의 범위를 설명하기 위한 도면.
도 27은 InMZnO4의 결정을 설명하기 위한 도면.
도 28은 산화물 반도체의 적층 구조에 따른 밴드도.
도 29는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 30은 CAAC-OS의 단면 TEM 이미지, 그리고 평면 TEM 이미지 및 그 화상 해석 이미지.
도 31은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 32는 a-like OS의 단면 TEM 이미지.
도 33은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시한 도면.
도 34는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 35는 본 발명의 일 형태에 따른 기억 장치를 도시한 회로도.
도 36은 본 발명의 일 형태에 따른 기억 장치를 도시한 회로도.
도 37은 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 38은 본 발명의 일 형태를 설명하기 위한 그래프 및 회로도.
도 39는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 40은 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 41은 본 발명의 일 형태를 설명하기 위한 블록도, 회로도 및 파형도.
도 42는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 43은 본 발명의 일 형태를 설명하기 위한 회로도.
도 44는 본 발명의 일 형태를 설명하기 위한 회로도.
도 45는 본 발명의 일 형태를 설명하기 위한 회로도.
도 46은 본 발명의 일 형태를 설명하기 위한 회로도.
도 47은 본 발명의 일 형태를 설명하기 위한 회로도.
도 48은 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 49는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 50은 본 발명의 일 형태에 따른 반도체 장치를 도시한 상면도.
도 51은 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 52는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 53은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 54는 본 발명의 일 형태에 따른 전자 기기를 도시한 사시도.
도 55는 실시예 1에 따른 단면 SEM 이미지.
도 56은 실시예 1에 따른 단면 SEM 이미지.
도 57은 실시예 1에 따른 단면 SEM 이미지.
도 58은 실시예 1에 따른 단면 SEM 이미지.
도 59는 실시예 1에 따른 단면 STEM 이미지.
도 60은 실시예 1에 따른 단면 STEM 이미지.
도 61은 실시예 2에 따른 시료의 구조의 단면도.
도 62는 실시예 2에 따른 TDS의 측정 결과를 나타낸 도면.
도 63은 실시예 2에 따른 TDS의 측정 결과를 나타낸 도면.
도 64는 실시예 2에 따른 시트 저항의 측정 결과를 나타낸 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명하기로 한다. 단, 본 발명은 아래의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 아래에 기재된 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 도면을 참조하여 발명의 구성을 설명하는 데에 있어서, 같은 것을 가리키는 부호는 다른 도면 간에서도 공통적으로 사용한다. 또한, 같은 것을 가리키는 경우에는 해치 패턴을 같게 하여 특별히 부호를 붙이지 않는 경우가 있다.
아래에 기재되는 실시형태의 구성은, 실시형태에 기재된 다른 구성에 대하여 적절히 적용, 조합, 또는 치환 등을 수행하여 본 발명의 일 형태로 할 수 있다.
또한, 도면에서, 크기, 막(층)의 두께, 또는 영역은, 명료화를 위하여 과장되어 도시된 경우가 있다.
또한, 본 명세서에서, '막'이라는 표기와 '층'이라는 표기를 서로 바꾸는 것이 가능하다.
또한, 전압은 어느 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위 차이를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꾸어 말하는 것이 가능하다. 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대하여 상대적인 크기에 따라 결정된다. 따라서, '접지 전위' 등으로 기재되어 있는 경우라고 하여도 전위가 0V일 필요는 없다. 예를 들어, 회로에서 가장 낮은 전위가 '접지 전위'가 되는 경우도 있다. 또는 회로에서 중간쯤인 전위가 '접지 전위'가 되는 경우도 있다. 그 경우에는 그 전위를 기준으로 양의 전위와 음의 전위가 규정된다.
또한 제 1, 제 2로서 붙여지는 서수사(序數詞)는 편의상 사용하는 것이며, 공정순 또는 적층순을 가리키는 것이 아니다. 그러므로, 예를 들어, "제 1"을 "제 2"로 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, '반도체'라고 표기한 경우라도, 예를 들어 도전성이 충분히 낮은 경우에는 '절연체'로서의 특성을 가질 수 있다. 또한, '반도체'와 '절연체'는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'라고 바꿔 말할 수 있는 경우가 있다.
또한, '반도체'라고 표기한 경우라도, 예를 들어 도전성이 충분히 높은 경우에는 '도전체'로서의 특성을 가질 수 있다. 또한, '반도체'와 '도전체'는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'라고 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 함유됨으로써, 예를 들어, 반도체에 DOS(Density of States)가 형성되는 경우나, 캐리어 이동도가 저하되는 경우나, 결정성이 저하되는 경우 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체인 경우, 예를 들어 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에 있어서 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타내어지는 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에 있어서 나타내어지는 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭 쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 짐작이 곤란한 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 짐작하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 곤란하다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이인 외견상 채널 폭을, 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은, 단면 TEM 이미지 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
또한, 본 명세서 등에서 산화질화 실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이며, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 함유되는 것을 말한다. 또한, 질화산화 실리콘이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이며, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 함유되는 것을 말한다.
본 명세서에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법에 대하여 도 1~도 25를 참조하여 설명한다.
＜배선과 플러그의 제작 방법＞
아래에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성의 일부로서 배선과 플러그의 제작 방법에 대하여 도 1~도 4에 도시된 단면도와 상면도를 참조하여 설명한다. 도 1~도 4는 일점쇄선 X1-X2에 대응하는 단면도 및 상면도를 도시한 것이다.
도 1~도 4에서는 도전체(12)(이하, 도전막 또는 배선 등이라고 부르는 경우가 있음)와, 절연체(13a), 절연체(14b) 및 절연체(15c)에 형성된 개구(17f)에 매립된 도전체(20a) 및 도전체(21a)를 접속하는 공정에 대하여 설명한다. 여기서, 개구(17f)는 상부와 하부의 형상이 상이하고, 개구(17f)의 하부(이하, 개구(17fa)라고 부름)는 비어홀 또는 콘택트 홀 등으로서 기능하고, 개구(17f)의 상부(이하, 개구(17fb)라고 부름)는 배선 패턴 등을 매립하는 홈으로서 기능한다. 따라서, 도전체(20a) 및 도전체(21a)의 개구(17fa)에 매립되는 부분은 플러그로서 기능하고, 도전체(20a) 및 도전체(21a)의 개구(17fb)에 매립되는 부분은 배선 등으로서 기능한다.
먼저, 기판 위에 도전체(12)를 형성한다. 도전체(12)는 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 도 1~도 4에는 기판은 도시하지 않았다. 또한, 기판과 도전체(12) 사이에 다른 도전체, 절연체 또는 반도체 등을 제공하는 구성으로 하여도 좋다.
도전체(12)의 성막은 후술하는 하드 마스크(16), 도전체(20) 및 도전체(21) 등과 같은 방법을 사용하면 좋다.
다음에, 도전체(12) 위에 절연체(13)를 성막한다. 절연체(13)는 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 절연체(13)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 애피택시(MBE: Molecular Beam Epitaxy)법 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
다음으로 절연체(13) 위에 절연체(14)를 성막한다. 또한, 절연체(14)는 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 절연체(14)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 행할 수 있다.
절연체(14)는 절연체(13)보다 수소 및 물을 투과시키기 어려운 재료를 사용하는 것이 바람직하다. 절연체(14)로서는, 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다. 이들을 절연체(14)로서 사용함으로써, 수소 및 물의 확산을 차단하는 효과를 나타내는 절연막으로서 기능할 수 있다.
다음에, 절연체(14) 위에 절연체(15)를 성막한다. 절연체(15)는 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 절연체(15)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 행할 수 있다.
다음에 절연체(15) 위에 하드 마스크(16)의 재료를 성막한다. 여기서, 하드 마스크(16)의 재료는 금속 재료 등의 도전체를 사용하여도 좋고, 절연체를 사용하여도 좋다. 또한, 하드 마스크(16)의 재료의 성막은 단층으로 하여도 좋고, 절연체와 도전체의 적층으로 하여도 좋다. 또한, 본 명세서 등에서 '하드 마스크'란, 레지스크 외의 재료(금속 재료나 절연 재료)를 사용하여 제작된 마스크를 말한다. 하드 마스크(16)의 재료의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 형성할 수 있다.
다음에 리소그래피법 등을 이용하여 형성한 레지스트 마스크를 사용하여 하드 마스크(16)의 재료를 에칭하여 개구(17a)를 갖는 하드 마스크(16)를 형성한다(도 1의 (A), (B) 참조). 여기서, 도 1의 (A)는 도 1의 (B)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이다. 이하, 마찬가지로 단면도와 상면도를 일점쇄선 X1-X2에 대응시켜 도시하였다.
여기서, 개구(17a)는 나중의 공정으로 형성하는 개구(17fb), 즉, 배선 패턴을 매립하는 홈에 대응한다. 그러므로, 개구(17a)의 상면 형상은 배선 패턴에 대응한 것이 된다.
리소그래피법의 자세한 사항에 대해서는 후술하는 레지스트 마스크(18a)에 대한 기재를 참작할 수 있다. 또한, 하드 마스크(16)를 형성하는 에칭은 드라이 에칭을 사용하는 것이 바람직하고, 드라이 에칭 처리에 대해서는 절연체(15) 등의 기재를 참작할 수 있다.
다음으로, 절연체(15) 및 하드 마스크(16) 위에 개구(17b)를 갖는 레지스트 마스크(18a)를 형성한다(도 1의 (C), (D) 참조). 여기서, 레지스트 마스크(18a)는 하드 마스크(16)를 덮어서 형성되는 것이 바람직하다. 또한, 단순히 레지스트를 형성하는 경우, 레지스트 아래에 유기 도포막을 형성하는 경우도 포함된다.
여기서, 개구(17b)는 나중의 공정으로 형성하는 개구(17fa), 즉, 비어 홀 또는 콘택트 홀에 대응한다. 그러므로, 개구(17b)의 상면 형상은 비어 홀 또는 콘택트 홀에 대응한 것이 된다. 또한, 비어 홀 또는 콘택트 홀에 대응하는 개구(17b)는 배선 패턴을 매립하는 홈에 대응하는 개구(17a) 내에 형성되는 것이 바람직하다. 이 경우, 개구(17b)의 폭의 최대값이 개구(17a)의 폭의 최소값 이하가 된다. 예를 들어, 도 1의 (C), (D)에 도시된 개구(17b)의 X1-X2 방향의 폭의 크기가 도 1의 (A), (B)에 도시된 개구(17a)의 X1-X2 방향의 폭의 크기 이하가 된다. 이와 같이 함으로써, 비어 홀 또는 콘택트 홀을 배선 패턴의 홈에 대하여 마진을 갖도록 형성할 수 있다.
또한, 개구(17b)는 상면을 원형상으로 하였지만 이에 한정되지 않고, 예를 들어 상면을 타원형상으로 하여도 좋고, 삼각형, 사각형 등의 다각형상으로 하여도 좋다. 또한, 다각형상으로 하는 경우, 모서리부가 둥그스름한 형상으로 하여도 좋다.
또한, 리소그래피법에서는, 먼저, 마스크를 통하여 레지스트를 노광한다. 다음에, 현상액을 사용하여, 노광된 영역을 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 이어서, 이 레지스트 마스크를 통하여 에칭 처리함으로써, 도전체, 반도체 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채우고 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 마스크는 불필요하게 된다. 또한, 레지스트 마스크는 애싱 등의 드라이 에칭 처리, 또는 웨트 에칭 처리, 또는 드라이 에칭 처리에 더하여 웨트 에칭 처리, 또는 웨트 에칭 처리에 더하여 드라이 에칭 처리를 수행함으로써 제거할 수 있다.
다음에 레지스트 마스크(18a)를 사용하여 절연체(15)를 에칭하여 개구(17c)를 갖는 절연체(15a)를 형성한다(도 2의 (A), (B) 참조). 여기서, 개구(17c)에서 절연체(14)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다.
드라이 에칭 장치로서는, 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 된다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
다음에, 레지스트 마스크(18a)를 사용하여 절연체(14)를 에칭하여 개구(17d)를 갖는 절연체(14a)를 형성한다(도 2의 (C), (D) 참조). 여기서, 개구(17d)에서 절연체(13)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다.
또한, 개구(17d)를 형성할 때, 반드시 절연체(13)의 상면에서 에칭을 멈출 필요는 없다. 예를 들어, 도 5의 (A)에 도시된 바와 같이, 개구(17d)를 형성하고, 더하여 절연체(13)의 일부를 에칭하여 개구(17d)와 중첩되는 위치에 오목부가 형성된 절연체(13b)를 형성하여도 좋다.
다음에, 레지스트 마스크(18a)를 제거한다(도 3의 (A), (B) 참조). 레지스트 마스크(18a)의 아래에 유기 도포막을 형성한 경우, 레지스트 마스크(18a)와 함께 제거하는 것이 바람직하다. 레지스트 마스크(18a)는 애싱 등의 드라이 에칭 처리, 또는 웨트 에칭 처리, 또는 드라이 에칭 처리에 더하여 웨트 에칭 처리, 또는 웨트 에칭 처리에 더하여 드라이 에칭 처리를 수행함으로써 제거할 수 있다.
레지스트 마스크(18a)를 제거한 후에 개구(17c)의 상부의 가장자리를 둘러싸도록 부생성물(22)이 형성될 수 있다(도 5의 (B), (C) 참조). 부생성물(22)은 절연체(14), 절연체(15) 또는 레지스트 마스크(18a)에 포함되는 성분, 또는 절연체(14) 또는 절연체(15)의 에칭 가스에 포함되는 성분을 포함하여 형성된다. 부생성물(22)은 다음 공정에서 개구(17e)를 형성할 때 제거할 수 있다.
다음에, 하드 마스크(16)를 사용하여 절연체(13), 절연체(14a), 및 절연체(15a)를 에칭하여 개구(17e)가 형성된 절연체(13a), 절연체(14b), 및 절연체(15b)를 형성한다(도 3의 (C), (D) 참조). 여기서, 개구(17e)에서, 도전체(12)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 이때, 하드 마스크(16)의 개구(17a)의 가장자리도 에칭되어 하드 마스크(16a)가 형성될 수 있다. 하드 마스크(16a)에서는 개구(17a)의 가장자리가 테이퍼 형상을 갖고, 또한, 개구(17a)의 가장자리의 상면이 둥그스름한 형상을 갖는다. 또한, 에칭에는 드라이 에칭을 이용하는 것이 바람직하다. 드라이 에칭 장치에는 상기와 같은 것을 사용할 수 있다.
여기서, 개구(17e)는 하부에 위치하고, 절연체(14a)를 마스크로 하여 형성되는 개구(17ea)와, 상부에 위치하고 하드 마스크(16)를 마스크로 하여 형성되는 개구(17eb)로 구성되어 있다고 볼 수 있다. 개구(17ea)는 나중의 공정으로 비어 홀 또는 콘택 홀 등으로서 기능하고, 개구(17eb)는 나중의 공정으로 배선 패턴을 매립하는 홈으로서 기능한다.
절연체(15b)는 개구(17eb)의 가장자리(개구(17eb)의 내벽이라고도 할 수 있음)가 테이퍼 형상을 갖는 것이 바람직하다. 또한, 도 3의 (D)에 도시된 바와 같이 절연체(15b)의 테이퍼 형상 부분이 상면으로부터 보이도록 형성될 경우도 있다.
절연체(13a) 및 절연체(14b)는 개구(17ea)의 가장자리(개구(17ea)의 내벽이라고도 할 수 있음)가 테이퍼 형상을 갖는 것이 바람직하다. 또한, 절연체(14b)의 개구(17ea)의 가장가리 상부가 둥그스름한 형상을 갖는 것이 바람직하다. 개구(17ea)를 이와 같은 형상으로 함으로써 나중의 공정으로 수소에 대한 차단성이 높은 도전체(20)를 피복성 좋게 형성할 수 있다. 또한, 도 3의 (D)에 도시된 바와 같이 절연체(13a)의 테이퍼 형상 부분이 상면으로부터 보이도록 형성될 때도 있다.
개구(17ea)를 이와 같은 형상으로 에칭하기 위하여 상기 드라이 에칭에서 절연체(14a)의 에칭 레이트에 대한 절연체(13)의 에칭 레이트를 지나치게 크게 하지 않는 것이 바람직하다. 예를 들어, 절연체(13)의 에칭 레이트가 절연체(14a)의 에칭 레이트의 8배 이하, 바람직하게는 6배 이하, 더 바람직하게는 4배 이하로 하면 좋다.
이와 같은 조건으로, 상기 드라이 에칭을 수행함으로써, 개구(17ea)의 가장자리에 테이퍼 형상을 형성할 수 있다. 또한, 도 5의 (B), (C)에 도시된 부생성물(22)이 형성되어 있는 경우에도 부생성물(22)을 제거하여 절연체(14b)의 개구(17ea)의 가장자리의 상부가 둥그스름한 형상으로 할 수 있다.
단, 개구(17e)의 형상은 반드시 상기 형상에 한정되는 것은 아니다. 예를 들어, 개구(17ea) 및 개구(17eb)의 내벽이 절연체(14b) 및 도전체(12)에 대하여 실질적으로 수직으로 형성되어 있는 형상으로 할 수 있다. 또한, 개구(17eb)가 절연체(15b) 및 절연체(14b)에 형성되도록 하여도 좋고, 개구(17eb)가 절연체(15b), 절연체(14b) 및 절연체(13a)에 형성되도록 하여도 좋다.
다음에, 개구(17e) 내에 도전체(20)를 성막하고, 도전체(20) 위에 개구(17e)를 매립하도록 도전체(21)를 성막한다(도 4의 (A), (B) 참조). 여기서, 도전체(20)는 개구(17e)의 내벽 및 저면을 덮도록 피복성 좋게 성막되는 것이 바람직하다. 특히 도전체(20)가 절연체(14b)와 개구(17e)의 가장자리에서 접촉하는 것이 바람직하고, 절연체(13a) 및 절연체(14b)에 형성된 개구를 도전체(20)로 이 개구를 따라 막는 형상이 되는 것이 더 바람직하다. 상술한 바와 같이, 절연체(13a) 및 절연체(14b)의 개구(17ea)의 가장자리를 테이퍼 형상으로 하여 절연체(14b)의 개구(17ea)의 가장자리의 상부를 둥그스름한 형상으로 함으로써 도전체(20)의 피복성을 더 향상시킬 수 있다.
도전체(20)는 도전체(21)보다 수소를 투과시키기 어려운 도전체를 사용하는 것이 바람직하다. 도전체(20)로서는 질화 탄탈럼 또는 질화 타이타늄 등의 금속 질화물, 특히 질화 탄탈럼을 사용하는 것이 바람직하다. 이와 같은 도전체(20)를 제공함으로써 수소, 물 등의 불순물이 도전체(21) 내에 확산되는 것을 억제할 수 있다. 더하여, 도전체(21)에 포함되는 금속 성분의 확산의 방지, 도전체(21)의 산화의 방지, 도전체(21)의 개구(17e)에 대한 밀착성의 향상 등의 효과를 얻을 수 있다. 또한, 도전체(20)를 적층으로 형성하는 경우, 예를 들어, 타이타늄, 탄탈럼, 질화 타이타늄, 또는 질화 탄탈럼 등을 사용하여도 좋다. 또한, 도전체(20)로서 질화 탄탈럼을 성막하는 경우, 성막 후에 RTA(Rapid Thermal Anneal) 장치에 의한 가열 처리를 수행하여도 좋다.
도전체(20)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 여기서, 도전체(20)의 성막은 피복성이 양호한 방법으로 수행되는 것이 바람직하며, 예를 들어, 콜리메이트 스퍼터법, MCVD법 또는 ALD법 등을 이용하는 것이 바람직하다.
여기서, 콜리메이트 스퍼터법은 타깃과 기판 사이에 콜리메이터를 설치함으로써 지향성이 있는 성막을 행할 수 있다. 즉, 기판에 대하여 수직 성분을 갖는 스퍼터 입자가 콜리메이터를 통과하여 기판에 도달한다. 이에 의하여, 종횡비가 높은 개구(17ea)의 저면까지 스퍼터 입자가 도달되기 쉽게 되기 때문에 개구(17ea)의 저면에도 충분히 성막할 수 있다. 또한, 상술한 바와 같이, 개구(17ea) 및 개구(17eb)의 내벽을 테이퍼 형상으로 함으로써 개구(17ea) 및 개구(17eb)의 내벽에도 충분히 성막할 수 있다.
또한, 도전체(20)를 ALD법을 이용하여 성막함으로써 도전체(20)를 양호한 피복성으로 성막하고, 또한, 도전체(20)에 핀 홀 등이 형성되는 것을 억제할 수 있다. 이와 같이 도전체(20)를 성막함으로써, 수소, 물 등의 불순물이 도전체(20)를 통과하여 도전체(21)에 확산되는 것을 더 억제할 수 있다. 예를 들어, ALD법을 이용하여 도전체(20)로서 질화 탄탈럼을 성막할 경우, 펜타키스(다이메틸아미노)탄탈럼(구조식: Ta[N(CH3)2]5)을 프리커서로서 사용할 수 있다.
도전체(21)로서는 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 단층으로, 또는 적층으로 사용하면 좋다. 도전체(21)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 여기서, 도전체(21)의 성막은 개구(17e)를 매립하도록 수행하기 때문에 CVD법(특히 MCVD법)을 이용하는 것이 바람직하다.
다음에, 도전체(21), 도전체(20), 하드 마스크(16a), 및 절연체(15b)에 연마 처리를 수행하여, 개구(17f)에 매립된 도전체(20a) 및 도전체(21a)를 형성한다(도 4의 (C), (D) 참조). 연마 처리로서는 기계적 연마, 화학적 연마, 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 등을 수행하면 좋다. 예를 들어, CMP 처리를 수행함으로써, 절연체(15b), 도전체(21), 및 도전체(20)의 상부, 그리고, 하드 마스크(16a)를 제거하여 상면이 평탄한 절연체(15c), 도전체(21a) 및 도전체(20a)를 형성할 수 있다.
여기서, 개구(17f)는 하부에 위치하여 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17fa)와, 상부에 위치하여 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17fb)로부터 구성되어 있다고 볼 수 있다. 개구(17fa)는 절연체(13a) 및 절연체(14b)에 형성되고, 개구(17fb)는 절연체(15c)에 형성된다. 도전체(20a) 및 도전체(21a)의 개구(17fa)에 매립되는 부분은 플러그로서 기능하고, 도전체(20a) 및 도전체(21a)의 개구(17fb)에 매립되는 부분은 배선 등으로서 기능한다.
도전체(20a)는 절연체(14b)와 개구(17fa)의 가장자리에서 접촉하는 것이 바람직하다. 도전체(20a)는 개구(17fa)의 상부의 둥그스름한 부분에서 절연체(14b)와 접촉하고, 또한 개구(17fa)의 가장자리의 테이퍼 형상을 갖는 부분에서 절연체(13a) 및 절연체(14b)와 접촉하는 것이 더 바람직하고, 절연체(14b)의 상면과 접촉하는 것이 더욱 바람직하다. 또한, 도전체(20a)는 절연체(13a)의 개구(17fa)의 내벽과 접촉하고, 절연체(15c)의 개구(17fb)의 내벽과 접촉하는 것이 바람직하다.
또한, 본 실시형태에 기재된 바와 같이, 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ea)와, 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17eb)로 이루어지는 개구(17e)를 형성하고 나서, 도전체(20)를 성막함으로써, 도전체(20a)의 배선으로서 기능하는 부분과 플러그로서 기능하는 부분이 일체화되어 형성된다. 이에 의하여, 예를 들어, 개구(17ea)와 개구(17eb)의 경계 근방 등에서, 도전체(20a)가 끊기지 않고 성막되기 때문에 수소 및 물에 대한, 차단하는 기능을 더 향상시킬 수 있다. 또한, 배선과 플러그를 각각 싱글 다마신법을 이용하여 성막하는 경우, 플러그의 형성과 배선의 형성에 각각, 도전체의 성막과 CMP 처리 등의 연마 처리가 한 번씩 필요하지만, 본 실시형태에 기재된 방법은 배선 및 플러그 형성을 위한 도전체의 성막과 CMP 처리 등의 연마 처리를 한번에 해결할 수 있기 때문에 공정의 단축을 도모할 수 있다.
여기서, 본 실시형태에 기재되는 반도체 장치는, 반도체 기판 위에 산화물 반도체가 제공되어 있으며, 반도체 기판과 산화물 반도체 사이에, 상기 적층된 절연체와, 상기 절연체에 형성된 개구에 매립된 배선 및 플러그로서 기능하는 도전체가 제공된다. 본 실시형태에 기재된 반도체 장치는 산화물 반도체를 사용하여 트랜지스터가 형성되어 있으며, 상기 트랜지스터를 포함하는 소자층이 반도체 기판을 포함하는 소자층 위에 형성되어 있다. 반도체 기판을 포함하는 소자층에 트랜지스터를 형성하여도 좋다. 또한, 용량 소자 등을 포함하는 소자층을 적절히 제공하여도 좋다. 예를 들어, 용량 소자 등을 포함하는 소자층을 산화물 반도체를 포함하는 소자층 위에 형성하여도 좋고, 반도체 기판을 포함하는 소자층과 산화물 반도체를 포함하는 소자층 사이에 형성하여도 좋다.
이와 같은 구성의 반도체 장치에 있어서, 도 4의 (C), (D)에 나타낸 바와 같이, 절연체(14b)에 형성된 개구(17fa)의 가장자리에서 도전체(20a)가 절연체(14b)에 접촉하는 것이 바람직하다. 바꿔 말하면, 절연체(14b)에 형성된 개구(17fa)를 도전체(20a)로 막는 형상이 되는 것이 바람직하다.
여기서, 절연체(14b)는 수소 및 물의 확산을 차단하는 기능을 갖기 때문에 절연체(13a)로부터 절연체(14b)를 통하여 산화물 반도체를 포함하는 소자층에 수소나 물 등의 불순물이 확산되는 것을 방지할 수 있다. 또한, 도전체(20a)는 수소 및 물의 확산을 차단하는 기능을 갖고 있으며, 도전체(20a)가 절연체(14b)의 개구(17f)를 막도록 제공되어 있다. 이에 의하여, 절연체(14b)의 개구(17f)에서 도전체(21a)를 통하여 산화물 반도체를 포함하는 소자층에 수소나 물 등의 불순물이 확산되는 것을 방지할 수 있다.
이와 같이, 반도체 기판과 산화물 반도체 사이를 절연체(14b)와 도전체(20a)로 분단함으로써 반도체 기판을 포함하는 소자층 등에 포함되는 수소 또는 물 등의 불순물이 절연체(14b)에 형성되는 플러그(도전체(21))나 비어 홀(개구(17fa))을 통하여 위층으로 확산되는 것을 방지할 수 있다. 특히, 반도체 기판으로서 실리콘 기판을 사용하는 경우, 실리콘 기판의 댄글링 본드를 종단하기 위하여 수소가 사용되기 때문에 반도체 기판을 포함하는 소자층에 포함되는 수소의 양이 많고, 산화물 반도체를 포함하는 소자층까지 수소가 확산될 우려가 있지만, 본 실시형태에 기재된 구성으로 함으로써 산화물 반도체를 포함하는 소자층에 수소가 확산되는 것을 방지할 수 있다.
자세한 사항은 후술하지만, 산화물 반도체는 수소 또는 물 등의 불순물을 저감하고, 캐리어 밀도를 낮게 하여, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 하는 것이 바람직하다. 이와 같은 산화물 반도체를 사용하여 트랜지스터를 형성함으로써 트랜지스터의 전기 특성을 안정시킬 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체를 사용함으로써 트랜지스터의 비도통 시의 누설 전류를 저감시킬 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체를 사용함으로써 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 기재된 배선과 플러그의 형상은 도 4의 (C), (D)에 도시된 형상에 한정되지 않는다. 도 4의 (C), (D)에 도시된 형상과는 다른 배선과 플러그를 아래에 나타내었다.
도 6의 (A)에 도시된 배선과 플러그의 형상은 개구(17g)의 형상이 개구(17f)과 다른 점에서 도 4의 (C)에 도시된 형상과 상이하다. 개구(17g)는 하부에 위치하고 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ga)와, 상부에 위치하고 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17gb)로 구성되어 있다고 볼 수 있다. 개구(17ga)는 절연체(13a) 및 절연체(14b)의 하부에 형성되고, 개구(17gb)는 절연체(15c)와 절연체(14b)의 상부에 형성된다. 따라서, 도 6의 (A)에 도시된 구성에서, 도전체(20a) 및 도전체(21a)의 배선 등으로서 기능하는 부분이 절연체(14b)의 상부에 매립되도록 제공된다. 여기서, 절연체(14b)에 제공된 개구의 내벽은 개구(17ga)의 내벽과 개구(17gb)의 내벽에 의하여 계단 형태로 형성된다.
도 6의 (B)에 도시된 배선과 플러그의 형상은 개구(17h)의 형상이 개구(17f)과 다른 점에서 도 4의 (C)에 도시된 형상과 상이하다. 개구(17h)는 하부에 위치하고 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ha)와, 상부에 위치하고 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17hb)로 구성되어 있다고 볼 수 있다. 개구(17ha)는 절연체(13a)의 하부에 형성되고, 개구(17hb)는 절연체(15c), 절연체(14b), 및 절연체(13a)의 상부에 형성된다. 따라서, 도 6의 (B)에 도시된 구성에서, 도전체(20a) 및 도전체(21a)의 배선 등으로서 기능하는 부분이 절연체(13a)의 상부에 매립되도록 제공된다. 여기서, 절연체(13a)에 제공된 개구의 내벽은 개구(17ha)의 내벽과 개구(17hb)의 내벽에 의하여 계단 형태로 형성된다.
도 6의 (C)에 도시된 배선과 플러그의 형상은 개구(17i)의 형상이 개구(17f)과 다른 점에서 도 4의 (C)에 도시된 형상과 상이하다. 개구(17i)는 하부에 위치하고 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ia)와, 상부에 위치하고 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17ib)로 구성되어 있다고 볼 수 있다. 개구(17ia)는 절연체(13a)에 형성되고, 개구(17ib)는 절연체(15c) 및 절연체(14b)에 형성된다. 따라서, 도 6의 (C)에 도시된 구성에서, 도전체(20a) 및 도전체(21a)의 배선 등으로서 기능하는 부분이 절연체(14b)의 상부에 매립되도록 제공된다. 여기서, 절연체(14b)의 개구에 제공된 내벽은 완만한 테이퍼 형상으로 형성된다.
도 7의 (A)에 도시된 배선과 플러그의 형상은 개구(17j)의 형상이 개구(17f)과 다른 점에서 도 4의 (C)에 도시된 형상과 상이하다. 개구(17j)는 하부에 위치하고 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ja)와, 상부에 위치하고 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17jb)로 구성되어 있다고 볼 수 있다. 개구(17ja)는 절연체(13a) 및 절연체(14b)에 형성되고, 개구(17jb)는 절연체(15c)에 형성된다. 따라서, 도 7의 (A)에 도시된 구성에서, 도전체(20a) 및 도전체(21a)의 배선 등으로서 기능하는 부분이 절연체(15c)에 매립되도록 제공된다. 여기서, 절연체(13a) 및 절연체(14b)에 제공된 개구(17ja)의 내벽은 도전체(12)에 대하여 실질적으로 수직으로 제공된다. 또한, 절연체(15c)에 제공된 개구(17jb)의 내벽은 절연체(14b)에 대하여 실질적으로 수직으로 제공된다. 또한, 이와 같이 개구의 내벽을 실질적으로 수직으로 제공하는 경우, 개구의 내벽에도 도전체(20a)를 충분한 막 두께로 성막하기 위하여 ALD법 등을 사용하여 도전체(20a)를 성막하는 것이 바람직하다.
도 7의 (B), (C)에 도시된 배선과 플러그의 형상은 개구(17k)의 형상이 개구(17j)와 다른 점에서 도 7의 (A)에 도시된 형상과 상이하다. 개구(17k)는 하부에 위치하고, 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(17ka)와, 상부에 위치하고 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(17kb)로부터 구성되어 있다고 볼 수 있다. 도 7의 (B), (C)에 도시된 배선과 플러그의 형상은 개구(17ka)의 폭의 최대값이 개구(17kb)의 폭의 최소값과 실질적으로 일치한다. 예를 들어, 도 7의 (B), (C)에 도시된 개구(17ka)의 X1-X2 방향의 폭이 개구(17kb)의 X1-X2 방향의 폭과 실질적으로 일치한다. 이와 같이 함으로써, 배선의 점유 면적을 저감시킬 수 있다. 개구(17k)와 같은 형상으로 하는 경우, 예를 들어, 도 1의 (A), (B)에 도시된 하드 마스크(16)의 개구(17a)의 X1-X2 방향의 폭과, 도 1의 (C), (D)에 도시된 레지스트 마스크(18a)의 개구(17b)의 X1-X2 방향의 폭이 실질적으로 일치하도록 설정하면 좋다.
도 8의 (A), (B)에 도시된 배선과 플러그의 구성은 도전체(24)가 도전체(21a) 및 도전체(20a) 위에 제공되어 있는 점에서 도 4의 (C), (D)에 도시된 구성과 상이하다. 여기서, 도전체(24)는 도전체(20a)에 사용할 수 있는 도전체를 사용하면 좋고, 예를 들어, 질화 탄탈럼 등을 사용할 수 있다. 이와 같은 구성으로 함으로써, 도전체(21a)를 수소를 투과시키기 어려운 도전체(20a) 및 도전체(24)로 감쌀 수 있다. 이와 같은 구성으로 함으로써, 도전체(12), 절연체(13a) 등으로부터 확산되는 수소를 더 효과적으로 차단하고, 수소가 도전체(21a)를 통하여 위층으로 침입하는 것을 방지할 수 있다.
또한, 도전체(24)는 리소그래피법 등을 이용하여 패턴 형성하여도 좋고, 절연체(15c)와 마찬가지의 개구를 갖는 절연체를 제공하여 상기 개구에 매립하여 형성하여도 좋다.
또한, 본 실시형태에 도시된 배선과 플러그의 제작 방법은 상술한 방법에 한정되지 않는다. 상술한 방법과 상이한 배선과 플러그의 제작 방법을 아래에 기재한다.
아래에 도 9~도 12를 참조하여 상술한 방법과 상이한 배선과 플러그의 제작 방법에 대하여 설명한다. 또한, 도 12의 (A), (B)에 도시된 공정부터 뒤는 도 3의 (A), (B)에 도시된 공정으로 이어가면 좋다.
우선, 상술한 공정과 마찬가지의 방법으로 도전체(12)를 형성하고, 도전체(12) 위에 절연체(13)를 성막하고, 절연체(13) 위에 절연체(14)를 성막하고, 절연체(14) 위에 절연체(15)를 성막한다.
다음에, 상기 하드 마스크(16)의 재료의 성막과 같은 방법으로 절연체(15) 위에 하드 마스크 재료(16b)를 성막한다(도 9의 (A), (B) 참조). 여기서, 도 9의 (A)는 도 9의 (B)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이다. 이하, 마찬가지로 단면도와 상면도를 일점쇄선 X1-X2에 대응시켜 도시하였다.
다음에, 하드 마스크 재료(16b) 위에 개구(17m)를 갖는 레지스트 마스크(18b)를 형성한다. 레지스트 마스크(18b)의 형성에 대해서는 상기 레지스트 마스크(18a)에 대한 기재를 참작할 수 있다.
여기서, 개구(17m)는 나중의 공정으로 형성하는 개구(17fa), 즉, 비어 홀 또는 콘택트 홀에 대응한다. 그러므로, 개구(17m)의 상면 형상은 비어 홀 또는 콘택트 홀에 대응한 것이 된다.
또한, 개구(17m)는 상면을 원형상으로 하였지만 이에 한정되지 않고, 예를 들어 상면을 타원형상으로 하여도 좋고, 삼각형, 사각형 등의 다각형상으로 하여도 좋다. 또한, 다각형상으로 하는 경우, 모서리부가 둥그스름한 형상으로 하여도 좋다.
다음에, 레지스트 마스크(18b)를 사용하여 하드 마스크 재료(16b)를 에칭하여 개구(17n)를 갖는 하드 마스크(16c)를 형성한다(도 9의 (C), (D) 참조). 여기서, 개구(17n)에서 절연체(15)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다.
다음에, 레지스트 마스크(18b)를 사용하여 절연체(15)를 에칭하여 개구(17p)를 갖는 절연체(15a)를 형성한다. 여기서, 개구(17p)에서 절연체(14)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다.
다음에, 레지스트 마스크(18b)를 사용하여 절연체(14)를 에칭하여 개구(17q)를 갖는 절연체(14a)를 형성한다(도 10의 (A), (B) 참조). 여기서, 개구(17q)에서 절연체(13)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다.
다음에, 레지스트 마스크(18b)를 제거한다(도 10의 (C), (D) 참조). 레지스트 마스크(18b)의 제거는 상기 레지스트 마스크(18a)의 제거에 대한 기재를 참작할 수 있다.
다음에, 하드 마스크(16c) 위에 개구(17r)를 갖는 레지스트 마스크(26a)를 형성한다. 레지스트 마스크(26a)의 형성에 대해서는 레지스트 마스크(18a)에 대한 기재를 참작할 수 있다. 또한, 개구(17r)를 형성할 때, 레지스트(26b)가 개구(17q) 및 개구(17p)에 잔존하는 경우가 있다.
여기서, 개구(17r)는 나중의 공정으로 형성하는 개구(17fb), 즉, 배선 패턴을 매립하는 홈에 대응한다. 그러므로, 개구(17r)의 상면 형상은 배선 패턴을 매립하는 홈에 대응한 것이 된다. 또한, 비어 홀 또는 콘택트 홀에 대응하는 개구(17q)는 배선 패턴을 매립하는 홈에 대응하는 개구(17r) 내에 형성되는 것이 바람직하다. 이 경우, 개구(17r)의 폭의 최소값이 개구(17q)의 폭의 최대값 이상이 된다. 예를 들어, 도 11의 (A), (B)에 도시된 개구(17r)의 X1-X2방향의 폭이 도 11의 (A), (B)에 도시된 개구(17q)의 X1-X2방향의 폭보다 크게 된다. 이와 같이 함으로써, 비어 홀 또는 콘택트 홀을 배선 패턴의 홈에 대하여 마진을 갖도록 형성할 수 있다.
다음에, 레지스트 마스크(26a)를 사용하여 하드 마스크(16c)를 에칭하여 개구(17s)를 갖는 하드 마스크(16d)를 형성한다(도 12의 (A), (B) 참조). 여기서, 개구(17s)에서 절연체(15a)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다.
다음에, 레지스트 마스크(26a)를 제거한다. 레지스트 마스크(26a)의 제거는 레지스트 마스크(18a)의 제거에 대한 기재를 참작할 수 있다. 또한, 레지스트(26b)가 개구(17q) 및 개구(17p)에 잔존하는 경우, 레지스트 마스크(26a)를 제거할 때 동시에 레지스트(26b)를 제거하는 것이 바람직하다.
또한, 레지스트 마스크(18b)를 제거한 후, 개구(17q) 및 개구(17p)에 충전제를 매립하여도 좋다. 상기 충전제는 레지스트 마스크(26a)를 제거할 때 동시에 제거할 수 있는 것을 사용하면 좋고, 예를 들어, 상술한 애싱 등의 드라이 에칭 처리로 제거할 수 있는 재료를 사용할 수 있다. 이와 같은 충전제로서는 예를 들어, 어모퍼스 카본계 재료를 사용하면 좋다.
레지스트 마스크(26a)를 제거함으로써 도 3의 (A), (B)에 도시된 형상이 된다. 따라서, 아래의 공정은 도 3의 (C), (D) 이후의 공정을 따라 배선과 플러그를 형성하면 좋다.
＜산화물 반도체막을 갖는 트랜지스터의 구성＞
도 13의 (A) 및 (B)에 산화물 반도체를 포함하는 소자층에 형성되는 트랜지스터(60a)의 구성의 일례를 도시하였다. 도 13의 (A)는 트랜지스터(60a)의 채널 길이 방향 A1-A2에 대응하는 단면도이고, 도 13의 (B)는 트랜지스터(60a)의 채널 폭 방향 A3-A4에 대응하는 단면도이다. 또한, 본 명세서에서 트랜지스터의 채널 길이 방향이란, 기판과 수평한 면 내에서 소스(소스 영역 또는 소스 전극) 및 드레인(드레인 영역 또는 드레인 전극) 간에 있어서, 캐리어가 이동하는 방향을 의미하고, 채널 폭 방향은, 기판과 수평한 면 내에서, 채널 길이 방향에 대하여 수직인 방향을 의미한다.
또한, 도 13의 (A) 및 (B) 등의 단면도에서는 패턴 형성된 도전체, 반도체 또는 절연체 등의 단부가 직각으로 도시된 것이 있지만, 본 실시형태에 기재된 반도체 장치는 이에 한정되지 않고, 단부를 둥그스름한 형상으로 할 수도 있다.
트랜지스터(60a)는 도전체(62a)와, 도전체(62b)와, 절연체(65)와, 절연체(63)와, 절연체(64)와, 절연체(66a)와, 반도체(66b)와, 도전체(68a)와, 도전체(68b)와, 절연체(66c)와, 절연체(72)와, 도전체(74)를 갖는다. 여기서, 도전체(62a) 및 도전체(62b)는 트랜지스터(60a)의 백 게이트로서 기능하고, 절연체(65), 절연체(63), 및 절연체(64)는 트랜지스터(60a)의 백 게이트에 대한 게이트 절연막으로서 기능한다. 또한, 도전체(68a) 및 도전체(68b)는 트랜지스터(60a)의 소스 또는 드레인으로서 기능한다. 또한, 절연체(72)는 트랜지스터(60a)의 게이트 절연막으로서 기능하고, 도전체(74)는 트랜지스터(60a)의 게이트로서 기능한다.
또한, 자세한 사항은 후술하지만, 절연체(66a), 절연체(66c)는 단독으로 사용하는 경우, 도전체, 반도체, 또는 절연체로서 기능시킬 수 있는 물질을 사용하는 경우가 있다. 그러나, 반도체(66b)와 적층시켜 트랜지스터를 형성하는 경우, 전자는 반도체(66b), 반도체(66b)와 절연체(66a)의 계면 근방, 및 반도체(66b)와 절연체(66c)의 계면 근방을 흐르고, 절연체(66a) 및 절연체(66c)는 상기 트랜지스터의 채널로서 기능하지 않는 영역을 갖는다. 따라서, 본 명세서 등에서는 절연체(66a) 및 절연체(66c)를 도전체 및 반도체라고 기재하지 않고, 절연체 또는 산화물 절연체라고 기재하는 것으로 한다.
또한, 본 실시형태 등에서, 절연체라는 기재는 절연막 또는 절연층으로 바꿔 말할 수 있다. 또한, 도전체라는 기재는 도전막 또는 도전층으로 바꿔 말할 수 있다. 또한, 반도체라는 기재는 반도체막 또는 반도체층으로 바꿔 말할 수 있다.
트랜지스터(60a)의 하부에서는 절연체(61) 위에 개구를 갖는 절연체(67)가 제공되어 있으며, 이 개구 내에 도전체(62a)가 제공되고, 또한, 도전체(62a) 위에 도전체(62b)가 제공되어 있다. 도전체(62a) 및 도전체(62b)의 적어도 일부는 절연체(66a), 반도체(66b), 절연체(66c)와 중첩되어 있다. 여기서, 트랜지스터(60a)의 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)는 상술한 배선 및 플러그로서 기능하는 도전체(21a) 및 도전체(20a)와 병행하여 제작할 수 있다. 따라서, 절연체(61)는 절연체(14b)와, 절연체(67)는 절연체(15c)와, 도전체(62a)는 도전체(20a)와, 도전체(62b)는 도전체(21a)와 대응한다.
도전체(62a) 및 도전체(62b) 위에 접촉하여, 도전체(62a) 및 도전체(62b)의 상면을 덮도록 절연체(65)가 제공되어 있다. 절연체(65) 위에 절연체(63)가 제공되고, 절연체(63) 위에 절연체(64)가 제공되어 있다.
여기서, 도전체(62a) 및 도전체(62b)의 채널 길이 방향의 한쪽 단부는 도전체(68a)의 일부와 중첩되고, 도전체(62a) 및 도전체(62b)의 채널 길이 방향의 다른 쪽 단부는 도전체(68b)의 일부와 중첩되는 것이 바람직하다. 이와 같이, 도전체(62a) 및 도전체(62b)를 제공함으로써 반도체(66b)의 도전체(68a)와 도전체(68b) 사이의 영역, 즉, 반도체(66b)의 채널 형성 영역을 도전체(62a) 및 도전체(62b)로 충분히 덮을 수 있다. 이에 의하여, 도전체(62a) 및 도전체(62b)는 트랜지스터(60a)의 문턱 전압을 더 효과적으로 제어할 수 있다.
절연체(64) 위에 절연체(66a)가 제공되고, 절연체(66a)의 상면의 적어도 일부에 접촉되도록 반도체(66b)가 제공되어 있다. 또한, 도 13의 (A), (B)에서는 절연체(66a) 및 반도체(66b)의 단부가 실질적으로 일치되도록 절연체(66a) 및 반도체(66b)가 형성되어 있지만, 본 실시형태에 기재된 반도체 장치의 구성은 이에 한정되는 것이 아니다.
반도체(66b)의 상면의 적어도 일부에 접촉되도록 도전체(68a) 및 도전체(68b)가 형성되어 있다. 도전체(68a)와 도전체(68b)는 이격하여 형성되어 있고, 도 13의 (A)에 기재된 바와 같이 도전체(74)를 개재(介在)하고 대향하도록 형성되어 있는 것이 바람직하다.
반도체(66b)의 상면의 적어도 일부에 접촉되도록 절연체(66c)가 제공된다. 절연체(66c)는 도전체(68a)의 상면의 일부 및 도전체(68b)의 상면의 일부 등을 덮도록 형성되고, 도전체(68a)와 도전체(68b) 사이에서 반도체(66b)의 상면의 일부와 접촉하는 것이 바람직하다.
절연체(66c) 위에 절연체(72)가 제공된다. 절연체(72)는 도전체(68a)와 도전체(68b) 사이에서 절연체(66c)의 상면의 일부와 접촉하는 것이 바람직하다.
절연체(72) 위에 도전체(74)가 제공된다. 도전체(74)는 도전체(68a)와 도전체(68b) 사이에서 절연체(72)의 상면의 일부와 접촉하는 것이 바람직하다.
또한, 도전체(74)를 덮어서 절연체(79)가 제공된다. 단, 절연체(79)는 반드시 제공할 필요는 없다.
단, 트랜지스터(60a)는 도 13의 (A), (B)에 도시된 구성에 한정되는 것이 아니다. 예를 들어, 절연체(66c), 절연체(72) 및 도전체(74)의 A1-A2방향의 측면이 일치되도록 제공되어도 좋다. 또한, 예를 들어, 절연체(66c) 및/또는 절연체(72)가 절연체(66a), 반도체(66b), 도전체(68a) 및 도전체(68b)를 덮어, 절연체(64)의 상면과 접촉되도록 제공되는 구성으로 하여도 좋다.
또한, 도전체(74)는 절연체(72), 절연체(66c), 절연체(64), 절연체(63), 절연체(65) 등에 형성된 개구를 통하여 도전체(62b)와 접속되는 구성으로 하여도 좋다.
절연체(64), 도전체(68a), 도전체(68b), 및 도전체(74) 위에 절연체(77)가 제공되어 있다. 또한, 절연체(77) 위에 절연체(78)가 제공되어 있다.
＜산화물 반도체＞
아래에 반도체(66b)에 사용되는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수 종이 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M 및 아연을 갖는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 단, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다.
우선, 도 26의 (A), (B), 및 (C)를 참조하여 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소 M 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 26에는 산소의 원자수비에 대하여 기재하지 않는다. 또한, 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 26의 (A), (B), 및 (C)에서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타내었다.
또한, 일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타내었다.
또한, 도 26에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방값의 산화물 반도체는 스피넬형 결정 구조를 취하기 쉽다.
도 26의 (A) 및 (B)에서는 본 발명의 일 형태에 따른 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 나타내었다.
일례로서, 도 27에 [In]:[M]:[Zn]=1:1:1인, InMZnO4의 결정 구조를 도시하였다. 또한, 도 27은 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 27에 도시된 M, Zn, 산소를 갖는 층(이하, (M, Zn)층)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 동등한 것으로 한다. 원소 M과 아연은 치환이 가능하며, 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 취하고, 도 27에 도시된 바와 같이, 인듐 및 산소를 갖는 층(이하, In층)이 1에 대하여 원소 M, 아연, 및 산소를 갖는 (M, Zn)층이 2가 된다.
또한, 인듐과 원소 M은 서로 치환이 가능하다. 그러므로, (M,Zn)층의 원소 M이 인듐과 치환되어 (In, M, Zn)층이라고 나타낼 수도 있다. 그 경우, In층이 1에 대하여 (In, M, Zn)층이 2인 층상 구조를 취한다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물 반도체는 In층이 1에 대하여 (M, Zn)층이 3인 층상 구조를 취한다. 즉, [In] 및 [M]에 대하여 [Zn]이 크게 되면 산화물 반도체가 결정화한 경우, In층에 대한 (M, Zn)층의 비율이 증가된다.
단, 산화물 반도체 내에서, In층이 1층에 대하여 (M, Zn)층의 층수가 비정수(非整數)인 경우, In층이 1층에 대하여 (M, Zn)층의 층수가 정수인 층상 구조를 복수종 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여 (M, Zn)층이 2인 층상 구조와, (M, Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 될 경우가 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비에서 벗어난 원자수비의 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작게 되는 경우가 있다.
또한, 산화물 반도체 중에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, [In]:[M]:[Zn]=0:2:1의 원자수비의 근방치인 원자수비에서는 스피넬형의 결정 구조와 층상의 결정 구조의 2상이 공존하기 쉽다. 또한, [In]:[M]:[Zn]=1:0:0을 나타내는 원자수비의 근방치인 원자수비에서는 빅스바이트(bixbyte)형의 결정 구조와 층상의 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조의 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높게 함으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높게 할 수 있다. 이것은 인듐, 원소 M 및 아연을 갖는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, s궤도가 중첩되는 영역이 더 크게 되기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체 중의 인듐 및 아연의 함유율이 낮게 되면, 캐리어 이동도가 낮게 된다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비, 및 그 근방치인 원자수비(예를 들어 도 26의 (C)에 나타낸 영역 C)에서는 절연성이 높게 된다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체는 캐리어 이동도가 높고, 또한 입계가 적은 층상 구조가 되기 쉬운, 도 26의 (A)의 영역 A로 나타내어진 원자수비를 갖는 것이 바람직하다.
또한, 도 26의 (B)에 나타낸 영역 B는 [In]:[M]:[Zn]=4:2:3~4.1, 및 그 근방치를 나타낸 것이다. 근방치에는 예를 들어, 원자수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B에 나타내어진 원자수비를 갖는 산화물 반도체는 특히 결정성이 높고, 캐리어 이동도도 우수한 산화물 반도체이다.
또한, 산화물 반도체가 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 정해지지 않는다. 원자수비에 의하여 층상 구조를 형성하기 위한 난이의 차는 있다. 한편, 같은 원자수비라도 형성 조건에 의하여 층상 구조가 되는 경우도, 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 산화물 반도체가 층상 구조를 갖는 원자수비를 나타낸 영역이며, 영역 A~영역 C의 경계는 엄밀하지 않다.
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써 입계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에 높은 전계 효과 이동도의 트랜지스터를 구현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 안정적인 전기 특성을 얻기 위해서는 산화물 반도체 중의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 중의 불순물 농도를 저감하기 위해서는 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물 반도체 중에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 있어서, 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 이 때문에, 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체 사이의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체층 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 산화물 반도체 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에서, 질소가 포함되면 캐리어인 전자가 생겨, 캐리어 밀도가 증가되어, n형화되기 쉽다. 이 결과, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 이 산화물 반도체에서, 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, 산화물 반도체 중의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서, SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 오프 전류가 현저히 작기 때문에, 채널 폭(W)이 1×106μm이며 채널 길이(L)가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
아래에, 트랜지스터(60a)에 산화물 반도체인 반도체(66b)를 2층 구조, 또는 3층 구조로 한 경우에 대하여 기재한다. 절연체(66a), 반도체(66b), 및 절연체(66c)의 적층 구조에 접촉하는 절연체의 밴드도와, 반도체(66b) 및 절연체(66c)의 적층 구조에 접촉하는 절연체의 밴드도에 대하여, 도 28을 참조하여 설명한다.
도 28의 (A)는, 절연체(I1), 절연체(66a)(S1), 반도체(66b)(S2), 절연체(66c)(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 28의 (B)는, 절연체(I1), 반도체(66b)(S2), 절연체(66c)(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는, 이해를 용이하게 하기 위하여 절연체(I1), 절연체(66a), 반도체(66b), 절연체(66c), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
절연체(66a), 절연체(66c)는, 반도체(66b)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 반도체(66b)의 전도대 하단의 에너지 준위와, 절연체(66a), 절연체(66c)의 전도대 하단의 에너지 준위의 차가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 절연체(66a), 절연체(66c)의 전자 친화력보다 반도체(66b)의 전자 친화력이 크고, 절연체(66a), 절연체(66c)의 전자 친화력과 반도체(66b)의 전자 친화력의 차가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 28의 (A), (B)에 도시된 바와 같이, 절연체(66a), 반도체(66b), 절연체(66c)에서, 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같은 밴드도를 갖기 위해서는 절연체(66a)와 반도체(66b)의 계면, 또는 반도체(66b)와 절연체(66c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 절연체(66a)와 반도체(66b), 반도체(66b)와 절연체(66c)가, 산소 이외에 공통된 원소를 가짐(주성분으로 함)으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 반도체(66b)가 In-Ga-Zn 산화물 반도체의 경우, 절연체(66a), 절연체(66c)로서, In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 반도체(66b)가 된다. 절연체(66a)와 반도체(66b)의 계면, 및 반도체(66b)와 절연체(66c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에, 계면 산란으로 인한 캐리어 전도로의 영향이 작아, 높은 온 전류가 얻어진다.
단, 높은 게이트 전압을 인가하면, 절연체(66a)의 반도체(66b)와의 계면 근방, 및 절연체(66c)의 반도체(66b)와의 계면 근방에서도 전류가 흐르는 경우가 있다.
상술한 바와 같이, 절연체(66a) 및 절연체(66c)는, 단독으로 사용하는 경우, 도전체, 반도체 또는 절연체로서 기능시킬 수 있는 물질로 이루어진다. 그러나, 반도체(66b)와 적층시켜 트랜지스터를 형성하는 경우, 전자는 반도체(66b), 반도체(66b)와 절연체(66a)의 계면 근방, 및 반도체(66b)와 절연체(66c)의 계면 근방을 흐르고, 절연체(66a) 및 절연체(66c)는 상기 트랜지스터의 채널로서 기능하지 않는 영역을 갖는다. 이 때문에, 본 명세서 등에 있어서, 절연체(66a) 및 절연체(66c)를 반도체라고 기재하지 않고, 절연체 또는 산화물 절연체라고 기재하는 것으로 한다. 또한, 절연체(66a) 및 절연체(66c)를 절연체 또는 산화물 절연체라고 기재하는 것은, 어디까지나 반도체(66b)와 비교하여 트랜지스터의 기능상 절연체에 가까운 기능을 갖기 때문이므로 절연체(66a) 또는 절연체(66c)로서 반도체(66b)에 사용할 수 있는 물질을 사용하는 경우도 있다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 마치 고정 전하처럼 작용하기 때문에 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 절연체(66a), 절연체(66c)를 제공함으로써 트랩 준위를 반도체(66b)보다 멀리할 수 있다. 이 구성으로 함으로써, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
절연체(66a), 절연체(66c)는, 반도체(66b)와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 반도체(66b), 반도체(66b)와 절연체(66a)의 계면, 및 반도체(66b)와 절연체(66c)의 계면이, 주로 채널 영역으로서 기능한다. 예를 들어, 절연체(66a), 절연체(66c)에는, 도 26의 (C)에 있어서, 절연성이 높게 되는 영역 C로 나타낸 원자수비의 산화물 반도체를 사용하면 좋다. 또한, 도 26의 (C)에 나타낸 영역 C는, [In]:[M]:[Zn]=0:1:0, 또는 그 근방치인 원자수비를 나타낸 것이다.
특히, 반도체(66b)에 영역 A에 나타내어진 원자수비의 산화물 반도체를 사용하는 경우, 절연체(66a) 및 절연체(66c)에는, [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물 반도체를 사용하는 것이 바람직하다. 또한, 절연체(66c)로서, 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물 반도체를 사용하는 것이 적합하다.
또한, 절연체(66a), 반도체(66b), 절연체(66c)는 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 사용하여 성막할 수 있다.
또한, 절연체(66a), 반도체(66b), 절연체(66c)는, 성막 시에 기판 가열 처리를 수행하거나, 성막 후에 가열 처리를 수행하는 것이 바람직하다. 이와 같은 가열 처리를 수행함으로써, 절연체(66a), 반도체(66b), 절연체(66c) 등에 포함되는 물, 또는 수소를 더 저감시킬 수 있다. 또한, 절연체(66a), 반도체(66b), 및 절연체(66c)에 과잉 산소를 공급할 수 있는 경우가 있다. 가열 처리는, 바람직하게는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하, 더 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다. RTA 장치에 의한 램프 가열은 노(爐)에 비하여 단시간으로 되기 때문에 생산성을 높이는 데 유효하다.
또한, 트랜지스터의 백 게이트가 되는 도전체(62a), 도 4에 도시된 플러그 및 배선을 구성하는 도전체(20a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼막으로부터 수소가 방출되는 것을 억제할 수 있다.
또한, 반도체(66b) 또는 절연체(66c) 등의 도전체(68a) 또는 도전체(68b)와 접촉하는 영역에 저저항 영역이 형성될 경우가 있다. 저저항 영역은 주로 반도체(66b)가 접촉한 도전체(68a) 또는 도전체(68b)에 산소가 추출되거나, 도전체(68a) 또는 도전체(68b)에 포함되는 도전 재료가 반도체(66b) 내의 원소와 결합됨으로써 형성된다. 이와 같은 저저항 영역이 형성됨으로써 도전체(68a) 또는 도전체(68b)와 반도체(66b)의 접촉 저항을 저감할 수 있게 되기 때문에 트랜지스터(60a)의 온 전류를 증대시킬 수 있다.
또한, 반도체(66b)는, 도전체(68a)와 도전체(68b) 사이에 도전체(68a) 또는 도전체(68b)와 중첩된 영역보다 두께가 얇은 영역을 갖는 경우가 있다. 이것은, 도전체(68a) 및 도전체(68b)를 형성할 때에, 반도체(66b)의 상면의 일부를 제거함으로써 형성된다. 반도체(66b)의 상면에는, 도전체(68a) 및 도전체(68b)가 되는 도전체를 성막할 때, 상기 저저항 영역과 같은 저항이 낮은 영역이 형성되는 경우가 있다. 이와 같이, 반도체(66b)의 상면의 도전체(68a)와 도전체(68b) 사이에 위치하는 영역을 제거함으로써 반도체(66b)의 상면의 저항이 낮은 영역에 채널이 형성되는 것을 방지할 수 있다.
또한, 상술한 절연체(66a), 반도체(66b), 및 절연체(66c)의 3층 구조는 일례이다. 예를 들어, 절연체(66a) 및 절연체(66c) 중 한쪽을 제공하지 않는 2층 구조로 하여도 좋다. 또한, 절연체(66a), 또는 절연체(66c)의 양쪽이 제공되지 않는 단층 구조로 하여도 좋다. 또는, 절연체(66a), 반도체(66b), 또는 절연체(66c)로서 예시한 절연체, 반도체, 및 도전체 중 어느 것을 갖는 n층 구조(n은 4 이상의 정수)로 하여도 좋다.
＜절연체, 도전체＞
아래에 트랜지스터(60a)의 반도체 이외의 각 구성 요소에 대하여 자세하게 설명한다.
절연체(61)에는, 수소 또는 물을 차단하는 기능을 갖는 절연체를 사용한다. 절연체(66a), 반도체(66b), 및 절연체(66c) 근방에 제공되는 절연체 중의 수소나 물은 산화물 반도체로서도 기능하는 절연체(66a), 반도체(66b), 및 절연체(66c) 중에 캐리어를 생성하는 요인 중 하나가 된다. 이로써, 트랜지스터(60a)의 신뢰성이 저하될 우려가 있다. 특히, 반도체 기판(91)에서 실리콘 등을 사용하는 경우, 반도체 기판의 댕글링 본드를 종단시키기 위하여 수소가 사용되기 때문에 상기 수소가 산화물 반도체를 갖는 트랜지스터까지 확산될 우려가 있다. 이에 대하여, 수소 또는 물을 차단하는 기능을 갖는 절연체(61)를 제공함으로써 산화물 반도체를 갖는 트랜지스터의 아래 층으로부터 수소 또는 물이 확산되는 것을 억제하고 산화물 반도체를 갖는 트랜지스터의 신뢰성을 향상시킬 수 있다. 절연체(61)는 절연체(65) 또는 절연체(64)보다 수소 또는 물을 투과시키기 어려운 것이 바람직하다.
또한, 절연체(61)는 산소를 차단하는 기능을 갖는 것도 바람직하다. 절연체(61)가 절연체(64)로부터 확산되는 산소를 차단함으로써, 절연체(64)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 효과적으로 산소를 공급할 수 있다.
절연체(61)로서는, 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다. 이들을 절연체(61)로서 사용함으로써, 산소, 수소, 또는 물의 확산을 차단하는 효과를 나타내는 절연막으로서 기능할 수 있다. 또한, 절연체(61)로서는, 예를 들어 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다. 이들을 절연체(61)로서 사용함으로써, 수소, 물의 확산을 차단하는 효과를 나타내는 절연막으로서 기능할 수 있다. 또한, 절연체(61)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
절연체(67)로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 또한, 절연체(67)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
도전체(62a) 및 도전체(62b)는, 적어도 일부가 도전체(68a)와 도전체(68b)에 개재되는 영역에서 반도체(66b)와 중첩되는 것이 바람직하다. 도전체(62a) 및 도전체(62b)는 트랜지스터(60a)의 백 게이트로서 기능한다. 이와 같은 도전체(62a) 및 도전체(62b)를 제공함으로써 트랜지스터(60a)의 문턱 전압을 제어할 수 있다. 문턱 전압을 제어함으로써, 트랜지스터(60a)의 게이트(도전체(74))에 인가된 전압이 낮을 때, 예를 들어 인가된 전압이 0V 이하일 때, 트랜지스터(60a)가 도통 상태가 되는 것을 방지할 수 있다. 즉, 트랜지스터(60a)의 전기 특성을 노멀리 오프 방향으로 더 시프트시키는 것이 용이해진다.
또한, 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)는 소정의 전위가 공급되는 배선 또는 단자와 접속되어 있어도 좋다. 예를 들어, 도전체(62a) 및 도전체(62b)는 일정한 전위가 공급되는 배선과 접속되어 있어도 좋다. 일정한 전위는 고전원 전위나 접지 전위 등의 저전원 전위로 할 수 있다.
도전체(62a)는 상기 도전체(20)에 사용할 수 있는 도전체를 사용하면 좋고, 도전체(62b)는 상기 도전체(21)에 사용할 수 있는 도전체를 사용하면 좋다.
절연체(65)는 도전체(62a) 및 도전체(62b)를 덮도록 제공된다. 절연체(65)는 후술하는 절연체(64) 또는 절연체(72)와 같은 절연체를 사용할 수 있다.
절연체(63)는 절연체(65)를 덮도록 제공된다. 절연체(63)는 산소를 차단하는 기능을 갖는 것이 바람직하다. 이와 같은 절연체(63)를 제공함으로써 절연체(64)로부터 도전체(62a) 및 도전체(62b)가 산소를 추출하는 것을 방지할 수 있다. 이에 의하여, 절연체(64)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(63)의 피복성을 높게 함으로써 절연체(64)로부터 추출되는 산소를 더 저감하여, 절연체(64)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 더 효과적으로 산소를 공급할 수 있다.
절연체(63)로서는 붕소, 알루미늄, 실리콘, 스칸듐, 타이타늄, 갈륨, 이트륨, 지르코늄, 인듐, 란타넘, 세륨, 네오디뮴, 하프늄 또는 탈륨을 갖는 산화물 또는 질화물을 사용한다. 바람직하게는 산화 하프늄 또는 산화 알루미늄을 사용한다. 또한, 절연체(63)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
또한, 절연체(65), 절연체(63), 및 절연체(64)에서 절연체(63)가 전자 포획 영역을 가지면 바람직하다. 절연체(65) 및 절연체(64)가 전자의 방출을 억제하는 기능을 가질 때, 절연체(63)에 포획된 전자는 음의 고정 전하처럼 작용한다. 따라서, 절연체(63)는 플로팅 게이트로서의 기능을 갖는다.
절연체(64)는 막 중에 포함되는 물 또는 수소의 양이 적은 것이 바람직하다. 예를 들어, 절연체(64)로서는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 절연체(64)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다. 바람직하게는 산화 실리콘 또는 산화질화 실리콘을 사용한다. 또한, 절연체(64)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
또한, 절연체(64)는 과잉 산소를 갖는 절연체인 것이 바람직하다. 이와 같은 절연체(64)를 제공함으로써, 절연체(64)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 산소를 공급할 수 있다. 이 산소에 의하여 산화물 반도체인 절연체(66a), 반도체(66b), 및 절연체(66c)의 결함이 되는 산소 결손을 저감할 수 있다. 이에 의하여 절연체(66a), 반도체(66b), 및 절연체(66c)를 결함 준위 밀도가 낮으며 안정된 특성을 갖는 산화물 반도체로 할 수 있다.
또한, 본 명세서 등에서 과잉 산소란, 예를 들어 화학량론적 조성을 초과하여 포함되는 산소를 말한다. 또는, 과잉 산소란, 예를 들어 가열함으로써 이 과잉 산소가 포함되는 막 또는 층으로부터 방출되는 산소를 말한다. 과잉 산소는, 예를 들어, 막이나 층의 내부를 이동할 수 있다. 과잉 산소의 이동은 막이나 층의 원자간을 이동하는 경우나, 막이나 층을 구성하는 산소와 치환하면서 당구공처럼 이동하는 경우 등이 있다.
과잉 산소를 갖는 절연체(64)는, 승온 이탈 가스 분광법 분석(TDS 분석)에서, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서, 산소 분자의 이탈량이 1.0×1014molecules/cm2 이상 1.0×1016molecules/cm2 이하, 더 바람직하게는 1.0×1015molecules/cm2 이상 5.0×1015molecules/cm2 이하가 된다.
TDS 분석을 사용한 분자의 방출량의 측정 방법에 대하여 산소의 방출량을 예를 들어 아래에 설명한다.
측정 시료를 TDS 분석하였을 때의 가스의 총 방출량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고, 표준 시료와의 비교에 의하여 가스의 총 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 기판의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량 (NO2)을 이하에 나타내는 식으로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량 전하비 32로 검출되는 가스 모두가 산소 분자 유래라고 가정한다. CH3OH의 질량 전하비는 32이지만, 존재할 가능성이 낮은 것으로 하여 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2×α
NH2는 표준 시료로부터 이탈된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향되는 계수이다. 위에 나타내는 식의 자세한 사항에 대해서는, 특개평6-275697호 공보를 참조하기 바란다. 또한, 이 산소의 방출량은, 승온 이탈 분석 장치 EMD-WA1000S/W(ESCO Ltd.제조)를 사용하고, 표준 시료로서 일정량의 수소 원자를 포함하는 실리콘 기판을 사용하여 측정된다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의하여 산소를 방출하는 절연체는 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는 과산화 라디칼에 기인하는 스핀 밀도가 5×1017spins/cm3 이상인 경우를 말한다. 또한, 과산화 라디칼을 포함하는 절연체는 전자 스핀 공명법(ESR:Electron Spin Resonance)에서 g값이 2.01 근방인 비대칭 신호를 가질 수도 있다.
또한, 절연체(64) 또는 절연체(63)는 아래층으로부터 불순물이 확산되는 것을 방지하는 기능을 가져도 좋다.
또한, 상술한 바와 같이 반도체(66b)의 상면 또는 하면은 평탄성이 높은 것이 바람직하다. 그러므로, 절연체(64)의 상면에 CMP 처리 등으로 평탄화 처리를 수행하여 평탄성의 향상을 도모하여도 좋다.
도전체(68a) 및 도전체(68b)는 각각 트랜지스터(60a)의 소스 전극 및 드레인 전극 중 어느 하나로서 기능한다.
도전체(68a) 및 도전체(68b)로서는 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 도전체(68a) 및 도전체(68b)를 적층 구조로 하는 경우, 질화 탄탈럼 위에 텅스텐을 적층하는 구조로 하여도 좋다. 또한, 도전체(68a) 및 도전체(68b)는 예를 들어, 합금이나 화합물이어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다. 또한, 도전체(68a) 및 도전체(68b)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
절연체(72)는, 트랜지스터(60a)의 게이트 절연막으로서 기능한다. 절연체(72)는, 절연체(64)와 마찬가지로 과잉 산소를 갖는 절연체로 하여도 좋다. 이런 절연체(72)를 제공함으로써, 절연체(72)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 산소를 공급할 수 있다.
절연체(72), 절연체(77)로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층 구조로 사용하면 좋다. 예를 들어, 절연체(72), 절연체(77)로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다. 또한, 절연체(72), 절연체(77)는 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 성막할 수 있다.
또한, 절연체(77)는 과잉 산소를 갖는 절연체인 것이 바람직하다. 이와 같은 절연체(77)를 제공함으로써 절연체(77)로부터 절연체(66a), 반도체(66b), 절연체(66c)에 산소를 공급할 수 있다. 이 산소에 의하여 산화물 반도체인 절연체(66a), 반도체(66b), 및 절연체(66c)의 결함이 되는 산소 결손을 저감할 수 있다. 이에 의하여 절연체(66a), 반도체(66b), 및 절연체(66c)를 결함 준위 밀도가 낮은, 안정된 특성을 갖는 산화물 반도체로 할 수 있다.
과잉 산소를 갖는 절연체(77)는, 승온 이탈 가스 분광법 분석(TDS 분석)에서, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서, 산소 분자의 이탈량이 1.0×1014molecules/cm2 이상 1.0×1016molecules/cm2 이하, 더 바람직하게는 1.0×1015molecules/cm2 이상 5.0×1015molecules/cm2 이하가 된다.
또한, 절연체(77)는 수소, 물, 질소 산화물(NOx, 예를 들어 일산화 질소, 이산화 질소 등) 등의 불순물이 적은 것이 바람직하다. 이와 같은 절연체(77)를 사용함으로써 절연체(77)로부터 수소, 물, 질소 산화물 등의 불순물이 절연체(66a), 반도체(66b), 절연체(66c)에 확산되는 것을 억제하여 반도체(66b)를 결함 준위 밀도가 낮으며 안정된 특성을 갖는 산화물 반도체로 할 수 있다.
여기서, 절연체(77)는 TDS 분석에서 200℃ 이상 560℃ 이하의 표면 온도의 범위에서 H2O 분자의 이탈량이 3.80×1015molecules/cm2 이하, 더 바람직하게는 2.40×1015molecules/cm2 이하가 된다. 또한, 절연체(77)는 TDS 분석에서, 0℃ 이상 400℃ 이하의 표면 온도의 범위에서 H2O 분자의 이탈량이 7.00×1014molecules/cm2 이하가 되는 것이 더 바람직하다. 또한, 절연체(77)는 TDS 분석에서 NO2 분자의 이탈량이 1.80×1013molecules/cm2 이하가 되는 것이 바람직하다.
도전체(74)는 트랜지스터(60a)의 게이트 전극으로서 기능한다. 도전체(74)로서는 도전체(62b)로서 사용할 수 있는 도전체를 사용하면 좋다.
여기서, 도 13의 (B)에 도시된 바와 같이, 도전체(62a) 및 도전체(62b) 및 도전체(74)의 전계에 의하여 반도체(66b)를 전기적으로 둘러쌀 수 있다(도전체로부터 생기는 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 'surrounded channel(s-channel) 구조'라고 함). 그러므로, 반도체(66b)의 전체(상면, 하면 및 측면)에 채널이 형성된다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 큰 전류를 흘릴 수 있어, 도통 시의 전류(온 전류)를 높게 할 수 있다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(66b)의 측면에도 채널이 형성된다. 따라서, 반도체(66b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(66b)의 두께가 두꺼울수록 트랜지스터의 온 전류를 높일 수 있다. 또한, 반도체(66b)가 두꺼울수록 캐리어의 제어성이 높은 영역의 비율이 증가되기 때문에 서브스레숄드 스윙값을 작게 할 수 있다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 30nm 이상의 두께의 영역을 갖는 반도체(66b)로 하면 좋다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에 예를 들어, 150nm 이하의 두께를 갖는 반도체(66b)로 하면 좋다.
s-channel 구조는 높은 온 전류를 얻을 수 있기 때문에 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에 상기 트랜지스터를 갖는 반도체 장치를, 집적도가 높고 고밀도화된 반도체 장치로 할 수 있게 된다. 예를 들어, 트랜지스터는 채널 길이가 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하인 영역을 갖고, 또한 채널 폭이 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하인 영역을 갖는다.
절연체(79)는 절연체(63)에 사용할 수 있는 절연체를 제공하는 것이 바람직하다. 예를 들어, 절연체(79)로서 ALD법을 이용하여 성막한 산화 갈륨 또는 산화 알루미늄 등을 사용하면 좋다. 이와 같은 절연체(79)를 도전체(74)를 덮어서 제공함으로써 절연체(77)에 공급된 과잉 산소를 도전체(74)가 빼앗아 도전체(74)가 산화되는 것을 방지할 수 있다.
절연체(78)의 두께로서는 예를 들어, 5nm 이상, 또는 20nm 이상으로 할 수 있다. 또한, 절연체(78)는 적어도 일부가 절연체(77)의 상면과 접촉되도록 형성되는 것이 바람직하다.
절연체(78)로서는, 예를 들어, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층 구조로 사용하면 좋다. 절연체(78)는 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 효과를 갖는 것이 바람직하다. 이런 절연체로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다. 또한, 절연체(78)에는 상술한 절연체(66a) 또는 절연체(66c)로서 사용할 수 있는 산화물을 사용할 수도 있다. 또한, 절연체(78)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
여기서, 절연체(78)의 성막은, 스퍼터링법을 이용하여 수행하는 것이 바람직하고, 산소를 포함하는 분위기하에서 스퍼터링법을 이용하여 수행하는 것이 더 바람직하다. 스퍼터링법에 의하여 절연체(78)의 성막을 수행함으로써 성막과 동시에 절연체(77)의 표면(절연체(78) 성막 후는 절연체(77)와 절연체(78)의 계면) 근방에 산소가 첨가된다. 예를 들어, 스퍼터링법을 이용하여 산화 알루미늄을 성막하면 좋다. 또한, 그 위에 ALD법을 이용하여 산화 알루미늄을 성막하는 것이 바람직하다. ALD법을 이용함으로써 핀 홀의 형성 등을 억제할 수 있기 때문에 절연체(78)의 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 효과를 더 향상시킬 수 있다.
절연체(78)의 성막 시에 가열 처리를 수행하거나, 성막 후에 가열 처리를 수행하는 것이 바람직하다. 열 처리를 수행함으로써 절연체(77)에 첨가된 산소를 확산시켜, 절연체(66a), 반도체(66b), 절연체(66c)에 공급할 수 있다. 또한, 이 산소는 절연체(77)로부터 절연체(72) 또는 절연체(64)를 통하여 절연체(66a), 반도체(66b), 절연체(66c)에 공급되는 경우도 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다.
또한, 트랜지스터의 백 게이트가 되는 도전체(62a), 도 4에 도시된 플러그 및 배선을 구성하는 도전체(20a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼으로부터 수소가 방출되는 것을 억제할 수 있다.
절연체(78)는, 절연체(77)보다 산소를 투과시키기 어려운 절연체이며, 산소를 차단하는 기능을 갖는 것이 바람직하다. 이와 같은 절연체(78)를 제공함으로써 절연체(77)로부터 절연체(66a), 반도체(66b), 및 절연체(66c)에 산소를 공급할 때 이 산소가 절연체(78)의 위쪽에 외부 방출되는 것을 방지할 수 있다.
또한, 산소 알루미늄은 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높기 때문에 절연체(78)에 적용하기에 바람직하다.
다음에, 트랜지스터(60a)의 변형예에 대하여 도 13의 (C), (D)를 참조하여 설명한다. 또한, 도 13의 (C), (D)는 도 13의 (A), (B)와 마찬가지로, 트랜지스터(60a)의 채널 길이 방향의 단면도와 트랜지스터(60a)의 채널 폭 방향의 단면도이다.
도 13의 (C), (D)에 도시된 트랜지스터(60b)는 절연체(64), 도전체(68a), 및 도전체(68b) 위에 절연체(77)가 제공되고, 절연체(77) 그리고, 도전체(68a) 및 도전체(68b)에 형성된 개구 내에 매립되도록 절연체(66c), 절연체(72) 및 도전체(74)가 제공되어 있는 점에서 도 13의 (A), (B)에 도시된 트랜지스터(60a)와 상이하다. 또한, 도 13의 (C), (D)에 도시된 트랜지스터(60b)의 다른 구성에 대해서는 도 13의 (A), (B)에 도시된 트랜지스터(60a)의 구성을 참작할 수 있다.
또한, 트랜지스터(60b)는 절연체(77) 위에 절연체(76)가 제공되고, 절연체(76) 위에 절연체(78)가 제공되는 구성으로 하여도 좋다. 이때, 절연체(76)는 절연체(77)에 사용할 수 있는 절연체를 사용하면 좋다. 또한, 트랜지스터(60b)는 절연체(79)를 제공하지 않는 구성으로 하였지만 이에 한정되지 않고 절연체(79)를 제공하여도 좋다.
단, 트랜지스터(60b)는 도 13의 (C), (D)에 도시된 구성에 한정되지 않는다. 예를 들어, 절연체(66c), 절연체(72), 및 도전체(74)의 측면이 반도체(66b)의 상면에 대하여 30° 이상 90° 미만의 각도로 경사진 테이퍼 형상으로 하여도 좋다.
＜용량 소자의 구성＞
도 14의 (A)에 용량 소자(80a)의 구성의 일례를 도시하였다. 용량 소자(80a)는 도전체(82)와, 절연체(83)와, 도전체(84)를 갖는다. 도 14의 (A)에 도시된 바와 같이, 절연체(81) 위에 도전체(82)가 제공되고, 도전체(82)를 덮도록 절연체(83)가 제공되고, 절연체(83)를 덮도록 도전체(84)가 제공되고, 도전체(84) 위에 절연체(85)가 제공된다.
여기서, 절연체(83)가 도전체(82)의 측면에 접촉되도록 제공되고, 도전체(84)가 절연체(83)의 볼록부의 측면에 접촉되도록 제공되는 것이 바람직하다. 이와 같이, 도전체(82)의 상면뿐만 아니라 도전체(82)의 측면도 용량 소자로서 기능시킬 수 있기 때문에 용량값을 크게 할 수 있다.
도전체(82) 및 도전체(84)로서는 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다. 또한, 도전체(82) 및 도전체(84)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
절연체(83)로서는 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종 이상을 포함한 절연체를 사용할 수 있다. 예를 들어, 산화 알루미늄 위에 산화질화 실리콘을 적층하여도 좋다. 또한, 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하는 것이 바람직하다. 또한, 절연체(83)로서 high-k 재료를 사용하는 경우, 열 처리를 수행함으로써 용량값을 크게 할 수 있는 경우가 있다. 이와 같은 high-k 재료를 사용함으로써 절연체(83)를 두껍게 하여도 용량 소자(80a)의 용량값을 충분히 확보할 수 있다. 절연체(83)를 두껍게 함으로써 도전체(82)와 도전체(84) 사이에 생기는 누설 전류를 억제할 수 있다. 또한, 절연체(83)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
절연체(81) 및 절연체(85)로서는 절연체(77)로서 사용할 수 있는 절연체를 사용하면 좋다. 또한, 절연체(85)는 유기 실레인 가스(예를 들어, TEOS(Tetra-Ethyl-Ortho-Silicate) 등)를 사용하여 성막하여도 좋다.
다음에, 용량 소자(80a)의 변형예에 대하여 도 14의 (B), (C)를 참조하여 설명한다.
도 14의 (B)에 도시된 용량 소자(80b)는 도전체(84)가 절연체(83)의 볼록부의 측면에 접촉하지 않고, 도전체(82)의 상면과 중첩되도록 형성되어 있는 점에서 도 14의 (A)에 도시된 용량 소자(80a)와 상이하다. 또한, 도 14의 (B)에서는 도전체(84)의 측면 단부와 도전체(82)의 측면 단부가 중첩되도록 제공되어 있지만, 용량 소자(80b)는 이에 한정되지 않는다.
도 14의 (C)에 도시된 용량 소자(80c)는 절연체(81) 위에 개구를 갖는 절연체(86)가 제공되어 있으며, 도전체(82)는 이 개구 내에 제공되어 있는 점에서 도 14의 (A)에 도시된 용량 소자(80a)와 상이하다. 여기서, 절연체(86)의 개구와 절연체(81)의 상면을 홈부로 볼 수 있고, 도전체(82)는 이 홈부를 따라 제공되는 것이 바람직하다. 또한, 도 14의 (C)에 도시된 바와 같이 절연체(86)의 상면과 도전체(82)의 상면이 실질적으로 일치되도록 형성되어도 좋다.
도전체(82) 위에 절연체(83)가 제공되고, 절연체(83) 위에 도전체(84)가 제공된다. 여기서, 도전체(84)는 상기 홈부에서 절연체(83)를 개재하여 도전체(82)와 면하는 영역을 갖는다. 또한, 절연체(83)는 도전체(82)의 상면을 덮도록 제공되는 것이 바람직하다. 이와 같이, 절연체(83)를 제공함으로써 도전체(82)와 도전체(84) 사이에서 누설 전류가 흐르는 것을 방지할 수 있다. 또한, 절연체(83)의 측면 단부와 도전체(84)의 측면 단부가 실질적으로 일치되도록 제공되어도 좋다. 이와 같이, 용량 소자(80c)는 콘케이브형이나 실린더형 등의 형상으로 하는 것이 바람직하다. 또한, 용량 소자(80c)에서, 도전체(82), 절연체(83), 및 도전체(84)의 상면 형상이 사각형 이외의 다각형상이 되어도 좋고, 타원을 포함한 원형상이 되어도 좋다.
＜반도체 기판에 형성된 트랜지스터의 구성＞
도 15의 (A) 및 (B)에 반도체 기판을 갖는 소자층에 포함되는 트랜지스터(90a)의 구성의 일례를 도시하였다. 도 15의 (A)는 트랜지스터(90a)의 채널 길이 방향 B1-B2에 대응하는 단면도이고, 도 15의 (B)는 트랜지스터(90a)의 채널 폭 방향 B3-B4에 대응하는 단면도이다.
반도체 기판(91)에는 복수의 볼록부가 형성되어 있으며, 복수의 볼록부 사이의 홈부(트렌치부라고 부르는 경우도 있음)에 소자 분리 영역(97)이 형성되어 있다. 반도체 기판(91) 및 소자 분리 영역(97) 위에 절연체(94)가 형성되어 있으며, 절연체(94) 위에 도전체(96)가 형성되어 있다. 절연체(94) 및 도전체(96)의 측면에 접촉되도록 절연체(95)가 형성되어 있다. 반도체 기판(91), 소자 분리 영역(97), 절연체(95), 및 도전체(96) 위에 절연체(99)가 제공되어 있으며, 그 위에 절연체(98)가 제공되어 있다.
또한, 도 15의 (A)에 도시된 바와 같이, 반도체 기판(91)의 볼록부에서, 적어도 절연체(95)의 일부와 중첩되도록 저저항 영역(93a) 및 저저항 영역(93b)이 형성되고, 저저항 영역(93a) 및 저저항 영역(93b)의 외측에 저저항 영역(92a) 및 저저항 영역(92b)이 형성된다. 또한, 저저항 영역(92a) 및 저저항 영역(92b)은 저저항 영역(93a) 및 저저항 영역(93b)보다 저항이 낮은 것이 바람직하다.
여기서, 도전체(96)는 트랜지스터(90a)의 게이트로서 기능하고, 절연체(94)는 트랜지스터(90a)의 게이트 절연막으로서 기능하고, 저저항 영역(92a)은 트랜지스터(90a)의 소스 및 드레인 중 한쪽으로서 기능하고, 저저항 영역(92b)은 트랜지스터(90a)의 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한, 절연체(95)는 트랜지스터(90a)의 사이드 월 절연막으로서 기능한다. 또한, 저저항 영역(93a) 및 저저항 영역(93b)은 트랜지스터(90a)의 LDD(Lightly Doped Drain) 영역으로서 기능한다. 또한, 반도체 기판(91)의 볼록부에서 도전체(96)와 중첩되고, 또한, 저저항 영역(93a) 및 저저항 영역(93b) 사이에 위치하는 영역은 트랜지스터(90a)의 채널 형성 영역으로서 기능한다.
트랜지스터(90a)에서는, 도 15의 (B)에 도시된 바와 같이, 채널 형성 영역에서의 볼록부의 측부 및 상부와, 도전체(96)가 절연체(94)를 사이에 개재하여 중첩됨으로써, 채널 형성 영역의 측부와 상부를 포함한 넓은 범위에서 캐리어가 흐른다. 그러므로, 트랜지스터(90a)의 기판 위에서의 점유 면적을 작게 억제하면서, 트랜지스터(90a)에서의 캐리어의 이동량을 증가시킬 수 있다. 그 결과, 트랜지스터(90a)는 온 전류가 커짐과 함께, 전계 효과 이동도를 높일 수 있다. 특히, 채널 형성 영역에서의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W로 하고 채널 형성 영역에서의 볼록부의 높이를 T로 하면, 채널 폭 W에 대한 볼록부의 높이 T의 비(T/W)에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위가 더 넓어지기 때문에 트랜지스터(90a)의 온 전류를 더 크게 할 수 있고 전계 효과 이동도도 더 높일 수 있다. 예를 들어, 벌크의 반도체 기판(91)을 사용한 트랜지스터(90a)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
도 15의 (A), (B)에 도시된 트랜지스터(90a)는 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용하여 소자 분리하는 예를 나타내었지만, 본 실시형태에 기재된 반도체 장치는 이에 한정되는 것은 아니다.
반도체 기판(91)으로서는, 예를 들어 실리콘, 저마늄 등으로 이루어진 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등으로 이루어진 반도체 기판 등을 사용하면 좋다. 바람직하게는, 반도체 기판(91)으로서 단결정 실리콘 기판을 사용한다. 또한, 반도체 기판(91)으로서 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등을 사용하여도 좋다.
반도체 기판(91)으로서는 예를 들어 p형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용한다. 단, 반도체 기판(91)으로서 n형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용하여도 좋다. 또는, 반도체 기판(91)이 i형이어도 좋다.
또한, 반도체 기판(91)에 제공되는 저저항 영역(92a) 및 저저항 영역(92b)은 인이나 비소 등의 n형의 도전성을 부여하는 원소, 또는 붕소나 알루미늄 등의 p형의 도전성을 부여하는 원소를 포함하는 것이 바람직하다. 또한, 마찬가지로 저저항 영역(93a) 및 저저항 영역(93b)도 인이나 비소 등의 n형의 도전성을 부여하는 원소, 또는 붕소나 알루미늄 등의 p형의 도전성을 부여하는 원소를 포함하는 것이 바람직하다. 단, 저저항 영역(93a) 및 저저항 영역(93b)은 LDD로서 기능하는 것이 바람직하기 때문에 저저항 영역(93a) 및 저저항 영역(93b)에 포함되는 도전성을 부여하는 원소의 농도는 저저항 영역(92a) 및 저저항 영역(92b)에 포함되는 도전성을 부여하는 원소의 농도보다 낮은 것이 바람직하다. 또한, 저저항 영역(92a) 및 저저항 영역(92b)은 실리사이드 등을 사용하여 형성하여도 좋다.
절연체(94), 절연체(95)는 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종 이상을 포함한 절연체를 사용할 수 있다. 또한, 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여도 좋다. 또한, 절연체(94), 절연체(95)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
도전체(96)로서는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 크로뮴, 나이오븀 등으로부터 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상술한 금속막의 적층 구조로 도전체(96)를 형성하여도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브데넘, 질화 타이타늄을 사용할 수 있다. 금속 질화물막을 형성함으로써 금속막의 밀착성을 향상시킬 수 있으며, 박리를 방지할 수 있다. 또한, 도전체(96)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
절연체(98) 및 절연체(99)로서는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 또한, 절연체(98)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
또한, 절연체(98)로서, 탄화질화 실리콘(silicon carbonitride), 산화탄화 실리콘(silicon oxycarbide) 등을 사용할 수 있다. 또한, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), BSG(Borosilicate Glass) 등을 사용할 수 있다. USG, BPSG 등은, 상압 CVD법을 이용하여 형성하면 좋다. 또한, 예를 들어 HSQ(수소실세스퀴옥산) 등을 도포법을 이용하여 형성하여도 좋다.
단, 절연체(99)는 수소를 가지면 바람직한 경우가 있다. 예를 들어, 절연체(99)로서 수소를 포함하는 질화 실리콘 등을 사용하면 좋다. 절연체(99)가 수소를 가짐으로써, 반도체 기판(91)의 결함 등이 저감되어, 트랜지스터(90a)의 특성을 향상시키는 경우가 있다. 예를 들어, 반도체 기판(91)으로서 실리콘을 갖는 재료를 사용한 경우에는 수소에 의하여 실리콘의 댕글링 본드 등의 결함을 종단시킬 수 있다.
다음으로, 트랜지스터(90a)의 변형예에 대하여 도 15의 (C), (D)를 참조하여 설명한다. 또한, 도 15의 (C), (D)는 도 15의 (A), (B)와 마찬가지로 트랜지스터(90a)의 채널 길이 방향의 단면도와 트랜지스터(90a)의 채널 폭 방향의 단면도이다.
도 15의 (C), (D)에 도시된 트랜지스터(90b)는 반도체 기판(91)에 볼록부가 형성되어 있지 않은 점에서 도 15의 (A), (B)에 도시된 트랜지스터(90a)와 상이하다. 또한, 도 15의 (C), (D)에 도시된 트랜지스터(90b)의 다른 구성에 대해서는 도 15의 (A), (B)에 도시된 트랜지스터(90a)의 구성을 참작할 수 있다.
또한, 트랜지스터(90a) 및 트랜지스터(90b)에서, 도전체(96)의 하면에 접촉되도록 절연체(94)를 제공하였지만, 본 실시형태에 기재된 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 도전체(96)의 하면 및 측면에 접촉되도록 절연체(94)를 제공하는 구성으로 하여도 좋다.
＜반도체 장치의 구성예＞
반도체 기판을 포함하는 소자층(이하 소자층(50)이라고 함) 위에 산화물 반도체를 포함하는 소자층(이하 소자층(30)이라고 함)을 제공하고, 소자층(30) 위에 용량 소자를 포함하는 소자층(이하 소자층(40)이라고 함)을 제공한 반도체 장치의 구성의 일례를 도 16에 도시하였다. 도 16은 트랜지스터(60a) 및 트랜지스터(90a)의 채널 길이 방향 C1-C2에 대응하는 단면도이다. 또한, 도 16에서는 트랜지스터(60a)와 트랜지스터(90a)의 채널 길이 방향이 평행이지만 이에 한정되지 않고 적절히 설정할 수 있다.
소자층(50)은 도 15의 (A)에 도시된 트랜지스터(90a)가 제공된 것이고, 반도체 기판(91), 소자 분리 영역(97), 절연체(98), 절연체(99), 절연체(94), 절연체(95), 도전체(96), 저저항 영역(93a) 및 저저항 영역(93b), 저저항 영역(92a) 및 저저항 영역(92b)에 대해서는 상술한 기재를 참작할 수 있다.
소자층(50)에는 도전체(51a) 및 도전체(52a), 도전체(51b) 및 도전체(52b), 도전체(51c) 및 도전체(52c)의 플러그로서 기능하는 부분이 제공되어 있다. 도전체(51a) 및 도전체(52a)는 도전체(51a)의 하면이 저저항 영역(92a)에 접촉되도록 절연체(98) 및 절연체(99)의 개구 내에 형성되어 있다. 도전체(51b) 및 도전체(52b)는 도전체(51b)의 하면이 도전체(96)에 접촉되도록 절연체(98)의 개구 내에 형성되어 있다. 도전체(51c) 및 도전체(52c)는 도전체(51c)의 하면이 저저항 영역(92b)에 접촉되도록 절연체(98) 및 절연체(99)의 개구 내에 형성되어 있다.
여기서, 도전체(51a)~도전체(51c)는 도 4의 (C), (D)에 도시된 도전체(20a)와 같은 구조로 하면 좋다. 또한, 도전체(52a)~도전체(52c)는 도 4의 (C), (D)에 도시된 도전체(21a)와 같은 구조로 하면 좋다. 단, 이에 한정되지 않고, 예를 들어 싱글 다마신법 등을 이용하여 플러그와 배선을 구별하여 형성하여도 된다.
도 16에 도시된 바와 같이, 도전체(51a)~도전체(51c)와 도전체(52a)~도전체(52c)를 적층 구조로 하는 것이 바람직하다. 도전체(51a)~도전체(51c)로서는 예를 들어 타이타늄, 탄탈럼, 질화 타이타늄, 또는 질화 탄탈럼 등을 단층 또는 적층으로 사용하면 좋다. 질화 탄탈럼 또는 질화 타이타늄 등의 금속 질화물, 특히, 질화 탄탈럼을 도전체(51a)~도전체(51c)에 사용함으로써 소자층(50) 등에 포함되는 수소, 물 등의 불순물이 도전체(51a)~도전체(51c) 내에 확산되어 더 위층으로 이동하는 것을 억제할 수 있다. 이것은 도전체(51a)~도전체(51c)뿐만 아니라 다른 플러그 및 배선으로서 기능하는 도전체도 마찬가지이다. 따라서, 소자층(30)보다 아래층에 위치하는, 도전체(111a)~도전체(111c), 도전체(121a)~도전체(121c)도 마찬가지로 적층 구조로서 아래층으로 질화 탄탈럼 또는 질화 타이타늄 등의 금속 질화물, 특히 질화 탄탈럼을 사용함으로써 위층에 위치하는 소자층(30)에 수소, 물 등의 불순물이 확산되는 것을 방지할 수 있다. 이와 같은 구성으로 함으로써 소자층(30)에 포함되는 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 할 수 있다.
절연체(98) 위에 절연체(102a) 및 절연체(102b)가 제공된다. 절연체(102a) 및 절연체(102b)에 형성된 개구에 도전체(51a) 및 도전체(52a), 도전체(51b) 및 도전체(52b), 도전체(51c) 및 도전체(52c)의 배선 등으로서 기능하는 부분이 매립되도록 제공된다. 예를 들어, 도전체(52a)~도전체(52c)에 구리 등 확산되기 쉬운 금속을 사용하는 경우, 질화 실리콘이나 질화탄화 실리콘 등의 구리가 투과하기 어려운 절연체를 사용함으로써 구리 등의 불순물이 트랜지스터(90a)에 확산되는 것을 방지할 수 있다. 또한, 절연체(102a)는 절연체(98) 등보다 수소 농도가 낮은 절연체를 사용하는 것이 바람직하다. 또한, 절연체(102b)는 절연체(102a)보다 유전율이 낮은 것이 바람직하다. 또한, 도 16에서는 절연체(102a)와 절연체(102b)가 적층되어 제공되었지만, 이에 한정되지 않고 단층의 절연체로 하여도 좋다.
절연체(102b) 위에 절연체(104)가 제공되고, 절연체(104) 위에 절연체(106)가 제공되고, 절연체(106) 위에 절연체(108)가 제공된다. 절연체(102a), 절연체(102b), 절연체(104), 절연체(106), 및 절연체(108)는 절연체(98)에 사용할 수 있는 절연체를 사용하면 좋다. 또한, 절연체(102a), 절연체(102b), 절연체(104), 절연체(106), 및 절연체(108) 중 어느 것은 수소 등의 불순물 및 산소를 차단하는 기능을 갖는 절연체로 하는 것이 바람직하다. 수소 등 불순물 및 산소를 차단하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 질화 실리콘 등을 사용하면 좋다.
또한, 도전체(52a)~도전체(52c)에 구리 등 확산되기 쉬운 금속을 사용하는 경우, 절연체(104)에 질화 실리콘이나 질화탄화 실리콘 등의 구리가 투과하기 어려운 절연체를 사용함으로써 구리 등의 불순물이 소자층(30)에 포함되는 산화물 반도체막에 확산되는 것을 방지할 수 있다.
절연체(104) 및 절연체(106)에는 도전체(111a) 및 도전체(112a), 도전체(111b) 및 도전체(112b), 도전체(111c) 및 도전체(112c)의 플러그로서 기능하는 부분이 제공되어 있다. 또한, 절연체(108)에는 도전체(111a) 및 도전체(112a), 도전체(111b) 및 도전체(112b), 도전체(111c) 및 도전체(112c)의 배선으로서 기능하는 부분이 제공되어 있다. 도전체(111a) 및 도전체(112a)는 도전체(111a)의 하면이 도전체(52a)에 접촉되도록 절연체(104), 절연체(106), 및 절연체(108)의 개구 내에 형성되어 있다. 도전체(111b) 및 도전체(112b)는 도전체(111b)의 하면이 도전체(52b)에 접촉되도록 절연체(104), 절연체(106), 및 절연체(108)의 개구 내에 형성되어 있다. 도전체(111c) 및 도전체(112c)는 도전체(111c)의 하면이 도전체(52c)에 접촉되도록 절연체(104), 절연체(106), 및 절연체(108)의 개구 내에 형성되어 있다.
여기서, 도전체(111a)~도전체(111c)는 도 4의 (C), (D)에 도시된 도전체(20a)와 마찬가지의 구조로 하면 좋다. 또한, 도전체(112a)~도전체(112c)는 도 4의 (C), (D)에 도시된 도전체(21a)와 마찬가지의 구조로 하면 좋다. 단, 이에 한정되지 않고, 예를 들어 싱글 다마신법 등을 이용하여 플러그와 배선을 구별하여 형성하여도 된다.
절연체(108) 위에 절연체(110)가 제공된다. 절연체(110)는 절연체(106)에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(110) 위의 소자층(30)은 도 13의 (A)에 도시된 트랜지스터(60a)가 제공된 것이고, 절연체(61), 절연체(67), 도전체(62a), 도전체(62b), 절연체(65), 절연체(63), 절연체(64), 절연체(66a), 반도체(66b), 절연체(66c), 도전체(68a), 도전체(68b), 절연체(72), 도전체(74), 절연체(79), 절연체(77), 및 절연체(78)에 대해서는 상술한 기재를 참작할 수 있다.
절연체(61) 및 절연체(110)에는 도전체(121a) 및 도전체(122a), 도전체(121b) 및 도전체(122b), 도전체(121c) 및 도전체(122c)의 플러그로서 기능하는 부분이 제공되어 있다. 또한, 절연체(67)에는 도전체(121a) 및 도전체(122a), 도전체(121b) 및 도전체(122b), 도전체(121c) 및 도전체(122c)의 배선으로서 기능하는 부분이 제공되어 있다. 도전체(121a) 및 도전체(122a)는 도전체(121a)의 하면이 도전체(112a)에 접촉되도록 절연체(67), 절연체(61), 및 절연체(110)의 개구 내에 형성되어 있다. 도전체(121b) 및 도전체(122b)는 도전체(121b)의 하면이 도전체(112b)에 접촉되도록 절연체(67), 절연체(61), 및 절연체(110)의 개구 내에 형성되어 있다. 도전체(121c) 및 도전체(122c)는 도전체(121c)의 하면이 도전체(112c)에 접촉되도록 절연체(67), 절연체(61), 및 절연체(110)의 개구 내에 형성되어 있다.
여기서, 도전체(121a)~도전체(121c)는 도 4의 (C), (D)에 도시된 도전체(20a)와 같은 구조로 하면 좋다. 또한, 도전체(122a)~도전체(122c)는 도 4의 (C), (D)에 도시된 도전체(21a)와 같은 구조로 하면 좋다.
또한, 도전체(62a) 및 도전체(62b)가 도전체(121a) 및 도전체(122a), 도전체(121b) 및 도전체(122b), 도전체(121c) 및 도전체(122c)와 같은 층에 형성되어 있다. 또한, 도전체(62a) 및 도전체(62b)와, 도전체(121a) 및 도전체(122a)를 동시에 제작하는 공정에서 자세한 사항을 후술한다.
도 16에 도시된 바와 같이, 반도체 기판(91)과 반도체(66b) 사이는 절연체(61)와 도전체(121a)~도전체(121c)로 분단되어 있다. 도전체(121a)~도전체(121c)는 수소 및 물의 확산을 차단하는 기능을 갖기 때문에 소자층(50) 등에 포함되는 수소 또는 물 등의 불순물이 절연체(61)에 형성되는 비어 홀이나 플러그로서 기능하는 도전체(122a)~도전체(122c)를 통하여 반도체(66b)에 확산되는 것을 방지할 수 있다.
여기서, 도 17에 스크라이브 라인(138) 근방의 C3-C4 단면에 대응하는 단면도를 도시하였다. 도 17에 도시된 바와 같이, 스크라이브 라인(138)과 중첩되는 영역 근방에서 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)에 개구가 형성되고, 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)의 측면을 덮어 절연체(78)가 성막되고, 이 개구에서 절연체(78)와 절연체(61)가 접촉되어 있는 것이 바람직하다.
이와 같은 형상으로 함으로써 절연체(78)와 절연체(61)로, 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)를 측면까지 덮을 수 있다. 절연체(78)와 절연체(61)는 수소 및 물을 차단하는 기능을 갖기 때문에 본 실시형태에 기재된 반도체 장치를 스크라이브하여도 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)의 측면으로부터 수소 또는 물이 침입되어 트랜지스터(60a)에 확산되는 것을 방지할 수 있다.
또한, 상술한 바와 같이, 절연체(78)의 성막에 따라 절연체(77)에 과잉 산소를 공급할 수 있다. 이때, 절연체(78)로 절연체(77)의 측면을 덮음으로써 산소가 절연체(78)의 밖으로 확산되는 것을 방지하고, 절연체(77)를 산소로 채우고 절연체(77)로부터 절연체(66a), 반도체(66b), 절연체(66c)에 산소를 공급할 수 있다. 이 산소에 의하여 절연체(66a), 반도체(66b), 절연체(66c)의 결함이 되는 산소 결손을 저감시킬 수 있다. 이에 의하여, 반도체(66b)를 결함 준위 밀도가 낮으며 안정된 특성을 갖는 산화물 반도체로 할 수 있다.
절연체(78) 위에 절연체(81)가 제공된다. 절연체(81)는 절연체(77)에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(81), 절연체(78), 절연체(77), 절연체(65), 절연체(63), 및 절연체(64)에는 플러그로서 기능하는 도전체(31a) 및 도전체(32a), 도전체(31b) 및 도전체(32b), 도전체(31c) 및 도전체(32c), 도전체(31d) 및 도전체(32d), 도전체(31e) 및 도전체(32e)가 제공되어 있다. 도전체(31a) 및 도전체(32a)는 도전체(31a)의 하면이 도전체(122a)에 접촉되도록 절연체(81), 절연체(78), 절연체(77), 절연체(64), 절연체(63), 및 절연체(65)의 개구 내에 형성되어 있다. 도전체(31b) 및 도전체(32b)는 도전체(31b)의 하면이 도전체(68a)에 접촉되도록 절연체(81), 절연체(78), 및 절연체(77)의 개구 내에 형성되어 있다. 도전체(31c) 및 도전체(32c)는 도전체(31c)의 하면이 도전체(68b)에 접촉되도록 절연체(81), 절연체(78), 및 절연체(77)의 개구 내에 형성되어 있다. 도전체(31d) 및 도전체(32d)는 도전체(31d)의 하면이 도전체(122b)에 접촉되도록 절연체(81), 절연체(78), 절연체(77), 절연체(64), 절연체(63), 및 절연체(65)의 개구 내에 형성되어 있다. 도전체(31e) 및 도전체(32e)는 도전체(31e)의 하면이 도전체(122c)에 접촉되도록 절연체(81), 절연체(78), 절연체(77), 절연체(64), 절연체(63), 및 절연체(65)의 개구 내에 형성되어 있다.
여기서, 도전체(31a)~도전체(31e)는 도 4의 (C), (D)에 도시된 도전체(20a)에 사용할 수 있는 도전체를 사용하면 좋다. 도전체(31a)~도전체(31e)를 이와 같은 구조로 함으로써 절연체(78)에 형성되는 비어 홀을 도전체(31a)~도전체(31e)로 막는 형상으로 할 수 있다. 도전체(31a)~도전체(31e)는 수소 및 물의 확산을 차단하는 기능을 갖기 때문에 절연체(78)에 형성된 비어 홀 및 도전체(32a)~도전체(32e)를 통하여 트랜지스터(60a)에 수소 또는 물 등의 불순물이 확산되는 것을 방지할 수 있다. 또한, 도전체(32a)~도전체(32e)는 도 4의 (C), (D)에 도시된 도전체(21a)에 사용할 수 있는 도전체를 사용하면 좋다.
절연체(81) 위에 도전체(33a), 도전체(33b), 도전체(82), 및 도전체(33e)가 형성되어 있다. 여기서, 도전체(82)는 소자층(40)의 용량 소자(80a)의 전극 중 한쪽이다. 도전체(33a)는 도전체(31a) 및 도전체(32a)의 상면과 접촉되고, 도전체(33b)는 도전체(31b) 및 도전체(32b)의 상면과 접촉되고 도전체(82)는 도전체(31c) 및 도전체(32c) 그리고 도전체(31d) 및 도전체(32d)의 상면과 접촉되고, 도전체(33e)는 도전체(31e) 및 도전체(32e)의 상면과 접촉된다.
여기서, 도전체(33a), 도전체(33b), 및 도전체(33e)는 도전체(82)에 사용할 수 있는 도전체를 사용하면 좋다.
또한, 도 16에 도시된 단면도에서는 도전체(74), 도전체(62b)와 접촉되는 배선 및 플러그가 도시되지 않았지만, 별도 제공할 수 있다.
소자층(40)은 도 14의 (A)에 도시된 용량 소자(80a)가 제공된 것이고, 절연체(81), 도전체(82), 절연체(83), 도전체(84), 및 절연체(85)에 대해서는 상술한 기재를 참작할 수 있다.
소자층(40)에는 플러그로서 기능하는 도전체(41a) 및 도전체(42a), 도전체(41b) 및 도전체(42b), 도전체(41c) 및 도전체(42c), 도전체(41d) 및 도전체(42d)가 제공되어 있다. 도전체(41a) 및 도전체(42a)는 도전체(41a)의 하면이 도전체(33a)에 접촉되도록 절연체(83) 및 절연체(85)의 개구 내에 형성되어 있다. 도전체(41b) 및 도전체(42b)는 도전체(41b)의 하면이 도전체(33b)에 접촉되도록 절연체(83) 및 절연체(85)의 개구 내에 형성되어 있다. 도전체(41c) 및 도전체(42c)는 도전체(41c)의 하면이 도전체(84)에 접촉되도록 절연체(85)의 개구 내에 형성되어 있다. 도전체(41d) 및 도전체(42d)는 도전체(41d)의 하면이 도전체(33e)에 접촉되도록 절연체(83) 및 절연체(85)의 개구 내에 형성되어 있다.
여기서, 도전체(41a)~도전체(41d)는 도 4의 (C), (D)에 도시된 도전체(20a)에 사용할 수 있는 도전체를 사용하면 좋다. 또한, 도전체(42a)~도전체(42d)는 도 4의 (C), (D)에 도시된 도전체(21a)에 사용할 수 있는 도전체를 사용하면 좋다.
배선으로서 기능하는 도전체(43a)~도전체(43d)는 절연체(85) 위에 형성되어 있다. 도전체(43a)는 도전체(41a) 및 도전체(42a)의 상면과 접촉되고, 도전체(43b)는 도전체(41b) 및 도전체(42b)의 상면과 접촉되고, 도전체(43c)는 도전체(41c) 및 도전체(42c)의 상면과 접촉되고, 도전체(43d)는 도전체(41d) 및 도전체(42d)의 상면과 접촉되어 있다.
여기서, 도전체(43a)~도전체(43d)는 도전체(33a), 도전체(33b), 및 도전체(33e)에 사용할 수 있는 도전체를 사용하면 좋다. 또한, 도전체(43a)~도전체(43d)는 소자층(30) 위에 성막되기 때문에 도전체(43a)~도전체(43d)의 성막 후에는 고온의 열 처리를 행할 필요가 없는 경우가 있다. 따라서, 도전체(43a)~도전체(43d)로서 예를 들어, 알루미늄, 구리 등의, 내열성이 낮지만 저저항인 금속 재료를 사용함으로써 배선 저항을 낮게 할 수 있다.
절연체(85) 위에 도전체(43a)~도전체(43d)를 덮어 절연체(134)가 형성된다. 절연체(134)는 절연체(85)에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(134)에는 플러그로서 기능하는 도전체(131) 및 도전체(132)가 제공되어 있다. 도전체(131) 및 도전체(132)는 도전체(131)의 하면이 도전체(43a)에 접촉되도록 절연체(134)의 개구 내에 형성되어 있다.
여기서, 도전체(131)는 도 4의 (C), (D)에 도시된 도전체(20a)에 사용할 수 있는 도전체를 사용하면 좋다. 또한, 도전체(132)는 도 4의 (C), (D)에 도시된 도전체(21a)에 사용할 수 있는 도전체를 사용하면 좋다.
배선으로 기능하는 도전체(133)는 절연체(134) 위에 형성되어 있다. 도전체(133)는 도전체(131) 및 도전체(132)의 상면과 접촉되어 있다. 여기서, 도전체(133)는 도전체(33a), 도전체(33b), 및 도전체(33e)에 사용할 수 있는 도전체를 사용하면 좋다.
절연체(134) 위에, 도전체(133) 위에 개구를 갖도록 절연체(136)가 형성된다. 절연체(136)는 절연체(134)에 사용할 수 있는 절연체를 사용하면 좋다. 또한, 절연체(136)로서 폴리이미드 등의 유기 절연막을 사용하여도 좋다.
또한, 도 16에 도시된 반도체 장치에서는 소자층(30)보다 위층에서는 배선과 플러그를 구별하여 형성하는 구성으로 하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정된 것은 아니다. 예를 들어, 도 18에 도시된 바와 같이, 소자층(30)보다 위층에서도 도 1~도 4를 참조하여 나타낸 방법 등을 이용하여 배선 및 플러그를 일체화하여 형성할 수 있다.
도 18에 도시된 도전체(31a) 및 도전체(32a)는 도 16에 도시된 도전체(31a), 도전체(32a) 및 도전체(33a)에 대응한다. 도 18에 도시된 도전체(31b) 및 도전체(32b)는 도 16에 도시된 도전체(31b), 도전체(32b) 및 도전체(33b)에 대응한다. 도 18에 도시된 도전체(31f) 및 도전체(32f)는 도 16에 도시된 도전체(31c), 도전체(32c), 도전체(31d), 도전체(32d), 및 도전체(82)에 대응한다. 도 18에 도시된 도전체(31e) 및 도전체(32e)는 도 16에 도시된 도전체(31e), 도전체(32e), 및 도전체(33e)에 대응한다.
또한, 도 18에서, 도전체(31a), 도전체(31b), 도전체(31f), 도전체(31e), 도전체(32a), 도전체(32b), 도전체(32f), 및 도전체(32e)의 일부는 절연체(81)에 제공된 개구에 매립되어 있다.
또한, 도 18에 도시된 도전체(41a) 및 도전체(42a)는 도 16에 도시된 도전체(41a), 도전체(42a) 및 도전체(43a)에 대응한다. 도 18에 도시된 도전체(41b) 및 도전체(42b)는 도 16에 도시된 도전체(41b), 도전체(42b), 및 도전체(43b)에 대응한다. 도 18에 도시된 도전체(41c) 및 도전체(42c)는 도 16에 도시된 도전체(41c), 도전체(42c), 및 도전체(43c)에 대응한다. 도 18에 도시된 도전체(41d) 및 도전체(42d)는 도 16에 도시된 도전체(41d), 도전체(42d), 및 도전체(43d)에 대응한다.
또한, 절연체(85)와 절연체(134) 사이에 절연체(135)가 제공되어 있다. 도 18에서, 도전체(41a), 도전체(41b), 도전체(41c), 도전체(41d), 도전체(42a), 도전체(42b), 도전체(42c), 및 도전체(42d)의 일부는 절연체(135)에 제공된 개구에 매립되어 있다. 절연체(135)로서 절연체(134)에 사용할 수 있는 재료를 사용하면 좋다.
다음에 도 16에 도시된 구조를 예로, 배선 및 플러그(도전체(121a) 및 도전체(122a))와 백 게이트(도전체(62a) 및 도전체(62b))를 병행하여 제작하는 방법에 대하여 도 19~도 22에 도시된 단면도를 참조하여 설명한다. 도 19~도 22는 트랜지스터(60a)의 채널 길이 방향 C1-C2와 평행한 C5-C6에 대응하는 단면도를 도시한 것이다. 또한, 도 19~도 22에서는 도 16과 종횡의 비율을 바꿔 과장하여 표현하였다.
개구 내에 도전체(112a) 및 도전체(111a)가 형성된 절연체(108)가 성막되어 있으며, 그 위에 절연체(110a)가 성막되어 있다. 절연체(110a)는 개구 형성 후에 절연체(110)가 된다. 여기서, 절연체(110a)는 도 1에 도시된 절연체(13)에 대응한다.
절연체(110a) 위에 절연체(61a)가 성막되어 있다. 절연체(61a)는 상술한 절연체(61)에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어, 절연체(61a)로서 스퍼터링법을 이용하여 성막한 산화 알루미늄과, 그 위에 ALD법을 이용하여 성막한 산화 알루미늄의 적층 구조를 사용하는 것이 바람직하다. ALD법을 이용하여 성막한 산화 알루미늄을 사용함으로써 핀 홀의 형성을 방지할 수 있기 때문에 절연체(61)의 수소 및 물에 대한 차단 성능을 더 향상시킬 수 있다. 절연체(61a)는 개구 형성 후에 절연체(61)가 된다. 여기서, 절연체(61a)는 도 1에 도시된 절연체(14)에 대응한다.
절연체(61a) 위에 절연체(67a)가 성막되어 있다. 절연체(67a)는 상술한 절연체(67)에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(67a)는 개구 형성 후에 절연체(67)가 된다. 여기서, 절연체(67a)는 도 1에 도시된 절연체(15)에 대응한다.
우선, 상술한 절연체의 적층 구조 위에 하드 마스크(146)의 재료를 성막한다. 여기서, 하드 마스크(146)의 재료는 금속 재료 등의 도전체를 사용하여도 되고, 절연체를 사용하여도 된다. 예를 들어, 타이타늄, 탄탈럼, 텅스텐, 질화 타이타늄, 또는 질화 탄탈럼 등을 사용하면 좋다. 또한, 하드 마스크(146)의 재료의 성막은 단층으로 하여도 좋고, 절연체와 도전체의 적층으로 하여도 좋다. 하드 마스크(146)의 재료의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
다음에, 리소그래피법 등을 사용하여 형성된 레지스트 마스크를 사용하여 하드 마스크(146)의 재료를 에칭하여 개구(147a) 및 개구(149a)를 갖는 하드 마스크(146)를 형성한다(도 19의 (A) 참조). 여기서, 개구(147a) 및 개구(149a)에서, 절연체(67a)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 하드 마스크(146)는 도 1에 도시된 하드 마스크(16)에 대응한다.
여기서, 개구(147a)는 나중의 공정으로 형성하는 개구(147fb), 즉, 배선 패턴을 매립하는 홈에 대응한다. 이에 의하여, 개구(147a)의 상면 형상은 배선 패턴에 대응한 것이 된다. 또한, 개구(147a)는 적어도 일부가 도전체(112a)와 중첩되도록 제공하는 것이 바람직하다.
또한, 개구(149a)는 나중의 공정에서 형성하는 개구(149c), 즉, 백 게이트를 매립하는 홈에 대응한다. 이에 의하여, 개구(149a)의 상면 형상은 백 게이트에 대응한 것이 된다.
하드 마스크(146)를 형성하는 에칭은 드라이 에칭을 사용하는 것이 바람직하다. 이 드라이 에칭에는 예를 들어, C4F6 가스, C4F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스 또는 SiCl4 가스 등을 단독으로, 또는 2개 이상의 가스를 혼합하여 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 드라이 에칭 장치로서는 상술한 장치를 사용할 수 있다.
다음에, 절연체(67a) 및 하드 마스크(146) 위에 개구(147b)를 갖는 레지스트 마스크(148)를 형성한다(도 19의 (B) 참조). 여기서, 레지스트 마스크(148)는 하드 마스크(146)를 덮도록 형성되는 것이 바람직하다. 특히, 하드 마스크(146)에 형성된 개구(149a)를 덮도록 레지스트 마스크(148)가 형성된다. 또한, 레지스트 마스크(148)는 도 1에 도시된 레지스트 마스크(18a)에 대응한다.
또한, 레지스트 마스크(148)용의 레지스트를 도포하기 전에 유기 도포막을 도포함으로써 레지스트 마스크(148)와 절연체(67b)의 밀착성을 향상시킬 수 있다. 또한, 유기 도포막을 사용할 경우, 절연체(67a)의 에칭 전에 유기 도포막을 에칭할 필요가 있다.
여기서, 개구(147b)는 나중의 공정에서 형성하는 개구(147fa), 즉, 비어 홀 또는 콘택트 홀에 대응한다. 그러므로, 개구(147b)의 상면 형상은 비어 홀 또는 콘택트 홀에 대응한 것이 된다. 또한, 비어 홀 또는 콘택트 홀에 대응하는 개구(147b)는 배선 패턴을 매립하는 홈에 대응하는 개구(147a) 내에 형성되는 것이 바람직하다. 이 경우, 개구(147b)의 폭의 최대값이 개구(147a)의 폭의 최소값 이하가 된다. 예를 들어, 도 19의 (B)에 도시된 개구(147b)의 C5-C6 방향의 폭의 크기가 도 19의 (A)에 도시된 개구(147a)의 C5-C6 방향의 폭의 크기 이하가 된다. 이와 같이 함으로써, 비어 홀 또는 콘택트 홀을 배선 패턴의 홈에 대하여 마진을 갖도록 형성할 수 있다.
다음에 레지스트 마스크(148)를 사용하여 절연체(67b)를 에칭하여 개구(147c)를 갖는 절연체(67a)를 형성한다(도 20의 (A) 참조). 여기서, 개구(147c)에서 절연체(61a)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 이 드라이 에칭에는 예를 들어, C4F6 가스, C4F8 가스, CF4 가스, SF6 가스, 또는 CHF3 가스 등을 단독으로, 또는 2개 이상의 가스를 혼합하여 사용할 수 있다. 또는, 상기 가스에 산소 가스, 질소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 드라이 에칭 장치로서는 상술한 장치와 같은 것을 사용할 수 있다. 예를 들어, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 드라이 에칭 장치를 사용하는 것이 바람직하다. 에칭 가스의 선택 등, 드라이 에칭의 조건에 대해서는 절연체(67a)에 사용하는 절연체에 맞춰 적절히 설정하면 좋다.
다음에 레지스트 마스크(148)를 사용하여 절연체(61a)를 에칭하여 개구(147d)를 갖는 절연체(61b)를 형성한다(도 20의 (B) 참조). 여기서, 개구(147d)에서 절연체(110a)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 에칭에는 드라이 에칭을 사용하는 것이 바람직하다. 이 드라이 에칭에는 예를 들어, C4F6 가스, C4F8 가스, CF4 가스, SF6 가스, 또는 CHF3 가스 등을 단독으로, 또는 2개 이상의 가스를 혼합하여 사용할 수 있다. 또는, 상기 가스에 산소 가스, 질소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 드라이 에칭 장치는 상기와 같은 것을 사용할 수 있다. 예를 들어, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 드라이 에칭 장치의 사용이 바람직하다. 에칭 가스의 선택 등, 드라이 에칭의 조건에 대해서는 절연체(61a)에 사용하는 절연체에 맞춰 적절히 설정하면 좋다.
또한, 개구(147d)를 형성할 때, 반드시 절연체(110a)의 상면에서 에칭을 멈출 필요는 없다. 예를 들어, 개구(147d)를 형성하고, 더하여 절연체(110a)의 일부를 에칭하여 개구(147d)와 중첩되는 위치에 오목부를 형성하여도 좋다.
다음에, 레지스트 마스크(148)를 제거한다(도 21의 (A) 참조). 레지스트 마스크(148)의 아래에 유기 도포막을 형성한 경우, 레지스트 마스크(148)와 함께 제거하는 것이 바람직하다. 레지스트 마스크(148)는 애싱 등의 드라이 에칭 처리, 또는 웨트 에칭 처리, 또는 드라이 에칭 처리에 더하여 웨트 에칭 처리, 또는 웨트 에칭 처리에 더하여 드라이 에칭 처리를 수행함으로써 제거할 수 있다.
또한, 도 5의 (B), (C)에 도시된 바와 같이, 레지스트 마스크(148)를 제거한 후, 개구(147c)의 상부의 가장자리를 둘러싸도록 부생성물이 형성될 경우가 있다.
다음에, 하드 마스크(146)를 사용하여 절연체(110a), 절연체(61b) 및 절연체(67b)를 에칭하여 개구(147e) 및 개구(149b)가 형성된 절연체(110), 절연체(61) 및 절연체(67c)를 형성한다(도 21의 (B) 참조). 여기서, 개구(147e)에서, 도전체(112a)의 상면이 노출될 때까지 에칭을 수행한다. 또한, 이때, 하드 마스크(146)의 개구(147a) 및 개구(149a)의 가장자리도 에칭되어 하드 마스크(146a)가 형성될 수 있다. 하드 마스크(146a)에서는 개구(147a)의 가장자리가 테이퍼 형상을 갖고, 또한, 개구(147a)의 가장자리의 상면이 둥그스름한 형상을 갖는다.
또한, 에칭에는 드라이 에칭을 이용하는 것이 바람직하다. 이 드라이 에칭에는 예를 들어, C4F6 가스, C4F8 가스, CF4 가스, SF6 가스, CHF3 가스 등을 단독으로, 또는 2개 이상의 가스를 혼합하여 사용할 수 있다. 또는, 상기 가스에 산소 가스, 질소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 드라이 에칭 장치에는 상기와 같은 것을 사용할 수 있다. 예를 들어, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 드라이 에칭 장치를 사용하는 것이 바람직하다. 에칭 가스의 선택 등, 드라이 에칭의 조건에 대해서는 절연체(61a) 및 절연체(110a)에 사용하는 절연체에 맞춰 적절히 설정하면 좋다.
여기서, 개구(147e)는 하부에 위치하고, 절연체(61b)를 마스크로 하여 형성되는 개구(147ea)와, 상부에 위치하고 하드 마스크(146)를 마스크로 하여 형성되는 개구(147eb)로 구성되어 있다고 볼 수 있다. 개구(147ea)는 나중의 공정에서 비어 홀 또는 콘택 홀 등으로서 기능하고, 개구(147eb)는 나중의 공정에서 배선 패턴을 매립하는 홈으로서 기능한다.
절연체(67c)는 개구(147eb)의 가장자리(개구(147eb)의 내벽이라고도 할 수 있음) 및 개구(149b)의 가장자리가 테이퍼 형상을 갖는 것이 바람직하다.
절연체(110) 및 절연체(61)는 개구(147ea)의 가장자리(개구(147ea)의 내벽이라고 할 수 있음)가 테이퍼 형상을 갖는 것이 바람직하다. 또한, 절연체(61)의 개구(147ea)의 가장가리 상부가 둥그스름한 형상을 갖는 것이 바람직하다. 개구(147ea)를 이와 같은 형상으로 함으로써 나중의 공정으로 수소에 대한 차단성이 높은 도전체(121)를 피복성 좋게 형성할 수 있다.
개구(147ea)를 이와 같은 형상으로 에칭하기 위하여 상기 드라이 에칭에서 절연체(61a)의 에칭 레이트에 대한 절연체(110a)의 에칭 레이트를 지나치게 크게 하지 않는 것이 바람직하다. 예를 들어, 절연체(110a)의 에칭 레이트가 절연체(61a)의 에칭 레이트의 8배 이하, 바람직하게는 6배 이하, 더 바람직하게는 4배 이하로 하면 좋다.
이와 같은 조건으로, 상기 드라이 에칭을 수행함으로써, 개구(147ea)의 가장자리에 테이퍼 형상을 형성할 수 있다. 또한, 도 5의 (B), (C)에 도시된 부생성물이 형성되어 있는 경우에도 부생성물을 제거하여 절연체(61)의 개구(147ea)의 가장자리의 상부가 둥그스름한 형상으로 할 수 있다.
단, 개구(147e) 및 개구(149b)의 형상은 반드시 상기 형상에 한정되는 것은 아니다. 예를 들어, 개구(147ea), 개구(147eb), 및 개구(149b)의 내벽이 절연체(61) 및 도전체(112a)에 대하여 실질적으로 수직으로 형성되어 있는 형상으로 할 수도 있다. 또한, 개구(147eb) 및 개구(149b)가 절연체(67c) 및 절연체(61)에 형성되도록 하여도 좋고, 개구(147eb) 및 개구(149b)가 절연체(67c), 절연체(61) 및 절연체(110)에 형성되도록 하여도 좋다.
다음에, 개구(147e) 및 개구(149b) 내에 도전체(121)를 성막하고, 또한 도전체(121) 위에 개구(147e) 및 개구(149b)를 매립하도록 도전체(122)를 성막한다(도 22의 (A) 참조). 여기서, 도전체(121) 및 도전체(122)는 도 4의 (A)에 도시된 도전체(20) 및 도전체(21)에 대응한다.
여기서, 도전체(121)는 개구(147e) 및 개구(149b)의 내벽 및 저면을 덮도록 피복성 좋게 성막되는 것이 바람직하다. 특히 도전체(121)가 절연체(61)와 개구(147e)의 가장자리에서 접촉하는 것이 바람직하고, 절연체(110) 및 절연체(61)에 형성된 개구를 도전체(121)로 이 개구를 따라 막는 형상이 되는 것이 더 바람직하다. 상술한 바와 같이, 절연체(110) 및 절연체(61)의 개구(147ea)의 가장자리를 테이퍼 형상으로 하여 절연체(61)의 개구(147ea)의 가장자리의 상부를 둥그스름한 형상으로 함으로써 도전체(121)의 피복성을 더 향상시킬 수 있다.
도전체(121)는 도전체(122)보다 수소를 투과시키기 어려운 도전체를 사용하는 것이 바람직하다. 도전체(121)로서는 질화 탄탈럼 또는 질화 타이타늄 등의 금속 질화물, 특히 질화 탄탈럼을 사용하는 것이 바람직하다. 이와 같은 도전체(121)를 제공함으로써 수소, 물 등의 불순물이 도전체(122) 내에 확산되는 것을 억제할 수 있다. 더하여, 도전체(122)에 포함되는 금속 성분의 확산 방지, 도전체(122)의 산화 방지, 도전체(122)의 개구(147e)에 대한 밀착성의 향상 등의 효과를 얻을 수 있다. 또한, 도전체(121)를 적층으로 형성하는 경우, 예를 들어, 타이타늄, 탄탈럼, 질화 타이타늄, 또는 질화 탄탈럼 등을 사용하여도 좋고, 질화 탄탈럼 위에 질화 타이타늄을 성막한 적층 구조로 하는 것이 바람직하다. 또한, 도전체(121)로서 질화 탄탈럼을 성막하는 경우, 성막 후에 RTA 장치에 의한 가열 처리를 수행하여도 좋다.
도전체(121)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 여기서, 도전체(121)의 성막은 피복성이 양호한 방법으로 수행되는 것이 바람직하며, 예를 들어, 콜리메이트 스퍼터법, MCVD법 또는 ALD법 등을 이용하는 것이 바람직하다.
콜리메이트 스퍼터법을 이용함으로써 종횡비가 높은 개구(147ea)의 저면까지 스퍼터 입자가 도달되기 쉬워지기 때문에 개구(147ea)의 저면에도 충분히 성막할 수 있다. 또한, 상술한 바와 같이, 개구(147ea), 개구(147eb), 및 개구(149b)의 내벽을 테이퍼 형상으로 함으로써 개구(147ea), 개구(147eb), 및 개구(149b)의 내벽에도 충분히 성막할 수 있다.
또한, 도전체(121)를 ALD법을 이용하여 성막함으로써 도전체(121)를 양호한 피복성으로 성막하고, 또한, 도전체(121)에 핀 홀 등이 형성되는 것을 억제할 수 있다. 이와 같이 도전체(121)를 성막함으로써, 수소, 물 등의 불순물이 도전체(121)를 통과하여 도전체(122)에 확산되는 것을 더 억제할 수 있다. 예를 들어, ALD법을 이용하여 도전체(121)로서 질화 탄탈럼을 성막할 경우, 펜타키스(다이메틸아미노)탄탈럼(구조식: Ta[N(CH3)2]5)을 프리커서로서 사용할 수 있다.
도전체(122)로서는 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 텅스텐 등을 사용할 수 있다.
도전체(122)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 여기서, 도전체(122)의 성막은 개구(147e)를 매립하도록 수행하기 때문에 CVD법(특히 MCVD법)을 이용하는 것이 바람직하다.
또한, 도전체(121)에 구리의 확산을 억제하는 도전체를 사용하는 경우, 도전체(122)로서 배선 저항이 낮은 구리를 사용할 수 있다. 예를 들어, 도전체(121)로서 ALD법에 의하여 성막한 질화 탄탈럼을 사용하고, 도전체(122)에 구리를 사용하면 좋다. 또한, 이 경우, 나중의 공정에서 형성되는 도전체(122a)의 상면을 덮도록 질화 탄탈럼을 성막하는 것이 바람직하다. 이와 같은 구성으로 함으로써 트랜지스터(60a)의 백 게이트로서 기능하는 도전체(62b)에 구리를 사용하고, 도전체(62a)에 질화 탄탈럼을 사용할 수 있다.
다음에, 도전체(122), 도전체(121), 하드 마스크(146a), 및 절연체(67c)에 연마 처리를 수행하여, 개구(147f)에 매립된 도전체(121a) 및 도전체(122a), 개구(149c)에 매립된 도전체(62a) 및 도전체(62b)를 형성한다(도 22의 (B) 참조). 연마 처리로서는 기계적 연마, 화학적 연마, 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 등을 수행하면 좋다. 예를 들어, CMP 처리를 수행함으로써, 절연체(67c), 도전체(122) 및 도전체(121)의 상부, 그리고, 하드 마스크(146a)를 제거하여 상면이 평탄한 절연체(67), 도전체(122a), 도전체(121a), 도전체(62a), 및 도전체(62b)를 형성할 수 있다.
여기서, 개구(147f)는 하부에 위치하여 비어 홀 또는 콘택트 홀 등으로서 기능하는 개구(147fa)와, 상부에 위치하여 배선 패턴 등을 매립하는 홈으로서 기능하는 개구(147fb)로부터 구성되어 있다고 볼 수 있다. 개구(147fa)는 절연체(110) 및 절연체(61)에 형성되고, 개구(147fb)는 절연체(67)에 형성된다. 도전체(121a) 및 도전체(122a)의 개구(147fa)에 매립되는 부분은 플러그로서 기능하고, 도전체(121a) 및 도전체(122a)의 개구(147fb)에 매립되는 부분은 배선 등으로서 기능한다.
이와 같이 하여, 도 1~도 4에 도시된 방법을 이용하여 플러그 및 배선으로 기능하는 도전체(122a) 및 도전체(121a)를 형성하는 것과 병행하여 트랜지스터(60a)에서 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)를 형성할 수 있다. 이에 의하여 공정을 증가하지 않고, 트랜지스터(60a)의 백 게이트와, 이 백 게이트와 같은 층에 제공되는 배선 및 플러그를 형성할 수 있다. 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)를 제공함으로써, 트랜지스터(60a)의 문턱 전압의 제어를 할 수 있다. 문턱 전압을 제어함으로써, 트랜지스터(60a)의 게이트(도전체(74))에 인가된 전압이 낮을 때, 예를 들어 인가된 전압이 0V 이하일 때, 트랜지스터(60a)가 도통 상태가 되는 것을 방지할 수 있다. 즉, 트랜지스터(60a)를 노멀리 오프의 전기 특성을 갖는 트랜지스터로 할 수 있다.
또한, 본 실시형태에 기재된 배선과 플러그의 형상은 도 22의 (B)에 도시된 형상에 한정되지 않는다. 도 22의 (B)에 도시된 형상과는 다른 배선과 플러그의 대표적인 예를 아래에 나타내었다.
도 23의 (A)에 도시된 배선과 플러그의 형상은 개구(147g)의 형상이 개구(147f)와 다른 점, 및 개구(149d)의 형상이 개구(149c)와 다른 점에서, 도 22의 (B)에 도시된 형상과 상이하다. 여기서, 개구(147ga) 및 개구(147gb)로 이루어진 개구(147g)는 도 6의 (A)에 도시된 개구(17g)와 같은 형상이기 때문에 도 6의 (A)를 참작할 수 있다. 개구(149d)는 절연체(67) 및 절연체(61)의 상부에 형성된다. 따라서, 도 23의 (A)에 도시된 구성에서 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)가 절연체(67) 및 절연체(61)의 상부에 매립되도록 제공된다.
도 23의 (B)에 도시된 배선과 플러그의 형상은 개구(147h)의 형상이 개구(147f)와 다른 점, 및 개구(149e)의 형상이 개구(149c)와 다른 점에서, 도 22의 (B)에 도시된 형상과 상이하다. 여기서, 개구(147ha) 및 개구(147hb)로 이루어진 개구(147h)는 도 6의 (B)에 도시된 개구(17h)와 같은 형상이기 때문에 도 6의 (B)를 참작할 수 있다. 개구(149e)는 절연체(67), 절연체(61) 및 절연체(110)의 상부에 형성된다. 따라서, 도 23의 (B)에 도시된 구성에서 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b)가 절연체(67), 절연체(61), 및 절연체(110)의 상부에 매립되도록 제공된다.
다음에, 도 22에 도시된 트랜지스터(60a)의 백 게이트로서 기능하는 도전체(62a) 및 도전체(62b) 위에 트랜지스터(60a)를 제작하는 방법에 대하여 도 24 및 도 25에 도시된 단면도를 참조하여 설명한다. 도 24의 (A), (C), (E), 도 25의 (A), (C), (E)는 트랜지스터(60a)의 채널 길이 방향 A1-A2에 대응하는 단면도이고, 도 24의 (B), (D), (F), 도 25의 (B), (D), (F)는 트랜지스터(60a)의 채널 폭 방향 A3-A4에 대응하는 단면도이다.
우선, 절연체(67), 도전체(62a), 및 도전체(62b) 위에 절연체(65)를 성막한다. 절연체(65)로서는 상술한 절연체를 사용하면 좋다. 절연체(65)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(65)로서 PECVD법을 이용하여 산화 실리콘 또는 산화질화 실리콘 등을 성막할 수 있다.
다음으로 절연체(65) 위에 절연체(63)를 성막한다. 절연체(63)로서는 상술한 절연체를 사용하면 좋다. 절연체(63)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(63)로서, ALD법을 이용하여 산화 하프늄 또는 산화 알루미늄 등을 성막하면 좋다.
다음에, 절연체(63) 위에 절연체(64)를 성막한다(도 24의 (A), (B) 참조). 절연체(64)로서는 상술한 절연체를 사용하면 좋다. 절연체(64)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(64)로서, PECVD법을 이용하여 산화 실리콘 또는 산화질화 실리콘 등을 성막하면 좋다. 또한, 절연체(65), 절연체(63), 및 절연체(64)의 성막을 대기 중에 노출시키지 않고, ALD법을 이용하여 연속적으로 수행하여도 좋다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써 절연체(65), 절연체(63), 및 절연체(64) 중의 물, 또는 수소를 더 저감시킬 수 있다. 또한, 절연체(64)에 과잉 산소를 갖게 할 수 있는 경우가 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 트랜지스터의 백 게이트가 되는 도전체(62a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼으로부터 수소가 방출되는 것을 억제할 수 있다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 수소나 물 등의 불순물의 제거 등을 할 수 있다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다. RTA 장치에 의한 램프 가열은 노(爐)에 비하여 단시간으로 되기 때문에 생산성을 높이는 데 유효하다.
다음에 절연체(66a)가 되는 절연체(69a)를 성막한다. 절연체(69a)로서는 상술한 절연체(66a)로서 사용할 수 있는 절연체 또는 반도체 등을 사용하면 좋다. 절연체(69a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 또한, 절연체(69a)의 성막은 기판을 가열하면서 수행하는 것이 바람직하다. 기판 가열의 온도 등은 후술하는 가열 처리와 마찬가지로 하면 좋다.
다음에, 반도체(66b)가 되는 반도체(69b)를 성막한다. 반도체(66b)가 되는 반도체로서는 상술한 반도체(66b)로서 사용할 수 있는 반도체를 사용하면 좋다. 반도체(66b)의 성막은, 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 또한, 반도체(66b)의 성막은 기판을 가열하면서 수행하는 것이 바람직하다. 기판 가열의 온도 등은 예를 들어 후술하는 가열 처리와 마찬가지로 하면 좋다. 또한, 절연체(69a)의 성막과, 반도체(66b)가 되는 반도체의 성막을 대기에 노출시키지 않고 연속하여 수행함으로써 막 내 및 계면으로 불순물이 혼입되는 것을 저감시킬 수 있다.
다음에, 절연체(69a) 및 반도체(69b)에 가열 처리를 행하는 것이 바람직하다. 가열 처리를 수행함으로써, 절연체(66a), 반도체(66b)의 수소 농도를 저감시킬 수 있는 경우가 있다. 또한, 절연체(66a) 및 반도체(66b)의 산소 결손을 저감시킬 수 있는 경우가 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 트랜지스터의 백 게이트가 되는 도전체(62a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼으로부터 수소가 방출되는 것을 억제할 수 있다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 절연체(66a) 및 반도체(66b)의 결정성을 높이거나, 수소나 물 등의 불순물의 제거 등을 할 수 있다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다. RTA 장치에 의한 가열 처리는 노(爐)에 비하여 단시간으로 되기 때문에 생산성을 높이는 데 유효하다. 절연체(66a) 및 반도체(66b)로서 후술하는 CAAC-OS를 사용하는 경우, 가열 처리를 행함으로써 피크 강도가 높아지며 반값 전푹이 작게 된다. 즉, 가열 처리에 의하여 CAAC-OS의 결정성이 높게 된다.
이 가열 처리에 의하여, 절연체(64)로부터 절연체(69a) 및 반도체(69b)에 산소를 공급할 수 있다. 절연체(64)에 대하여 가열 처리를 수행함으로써 매우 용이하게 산소를 절연체(66a)가 되는 절연체, 및 반도체(66b)가 되는 반도체에 공급할 수 있다.
여기서 절연체(63)는 산소를 차단하는 배리어막으로서 기능한다. 절연체(63)가 절연체(64) 아래에 제공됨으로써, 절연체(64) 내로 확산된 산소가 절연체(64)보다 아래의 층으로 확산되는 것을 방지할 수 있다.
이와 같이 절연체(66a)가 되는 절연체, 및 반도체(66b)가 되는 반도체에 산소를 공급하고 산소 결손을 저감시킴으로써 결함 준위 밀도가 낮은 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체로 할 수 있다.
다음에 도전체(68a) 및 도전체(68b)가 되는 도전체(68)를 성막한다(도 24의 (C), (D) 참조). 도전체(68)는 상술한 도전체(68a) 및 도전체(68b)로서 사용할 수 있는 도전체를 사용하면 좋다. 도전체(68)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 도전체(68)로서 스퍼터링법을 이용하여 질화 탄탈럼을 성막하고, 그 위에 텅스텐을 성막하면 된다.
다음에 도전체(68) 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하고 절연체(69a), 반도체(69b), 및 도전체(68)를 섬형상으로 가공하여 섬형상의 도전체(68), 반도체(66b) 및 절연체(66a)를 형성한다.
다음에, 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써 절연체(64), 절연체(63), 및 절연체(65), 절연체(66a) 및 반도체(66b) 중의 물, 또는 수소를 더 저감시킬 수 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 트랜지스터의 백 게이트가 되는 도전체(62a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼으로부터 수소가 방출되는 것을 억제할 수 있다. 가열 처리는 불활성 가스 분위기에서 수행하여도 좋다. 또한, 산화성 가스를 포함하는 분위기에서 수행하여도 좋다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다. RTA 장치에 의한 가열 처리는 노(爐)에 비하여 단시간으로 되기 때문에 생산성을 높이는 데 유효하다.
여기까지 수행된 열 처리에 의하여 물, 수소 등의 산화물 반도체에 영향을 미치는 불순물을 산화물 반도체의 성막 전에 저감시킬 수 있다. 또한, 상술한 바와 같이, 절연체(61)에 형성된 비어 홀을 도전체(121a) 등에 의하여 막음으로써, 절연체(61)보다 아래층에 포함되는 수소 등의 불순물이 절연체(61)보다 위층으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체 성막 후에 수행하는 프로세스의 온도를 도전체(121a) 등으로부터 수소가 방출되는 온도 이하로 함으로써, 불순물의 확산으로 인한 영향을 작게 할 수 있다.
절연체(66a) 및 반도체(66b)를 형성하고, 절연체(64)의 표면이 노출되어 있는 단계에서 열 처리를 수행함으로써 절연체(66a) 및 반도체(66b)에 물, 수소가 공급되는 것을 억제하면서, 절연체(64), 절연체(63), 및 절연체(65) 중의 물, 또는 수소를 더 저감시킬 수 있다.
또한, 상술한 절연체(66a) 및 반도체(66b)를 형성할 때, 수소 및 탄소 등의 불순물을 포함하는 에칭 가스 등을 사용하는 경우, 절연체(66a) 및 반도체(66b) 등에 수소 및 탄소 등의 불순물이 들어갈 우려가 있다. 이와 같이, 절연체(66a) 및 반도체(66b)의 형성 후에 더 열 처리를 수행함으로써, 에칭하였을 때 들어간 수소 및 탄소 등의 불순물을 탈리시킬 수 있다.
다음에, 섬형상의 도전체(68) 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하여 도전체(68a) 및 도전체(68b)를 형성한다(도 24의 (E), (F) 참조).
또한, 반도체(66b)의 도전체(68a) 또는 도전체(68b)와 접촉하는 영역에 저저항 영역이 형성될 경우가 있다. 또한, 반도체(66b)는, 도전체(68a)와 도전체(68b) 사이에 도전체(68a) 또는 도전체(68b)와 중첩된 영역보다 두께가 얇은 영역을 갖는 경우가 있다. 이것은, 도전체(68a) 및 도전체(68b)를 형성할 때에, 반도체(66b)의 상면의 일부를 제거함으로써 형성된다.
다음에, 절연체(64), 절연체(66a), 반도체(66b), 도전체(68a), 및 도전체(68b) 위에 절연체(66c)가 되는 절연체(69c)를 성막한다. 절연체(69c)로서는 상술한 절연체(66c) 등으로서 사용할 수 있는 절연체 또는 반도체 등을 사용하면 좋다. 절연체(66c)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 절연체(66c)가 되는 절연체의 성막 전에 반도체(66b) 등의 표면을 에칭하여도 상관없다. 예를 들어, 희가스를 함유하는 플라스마를 이용하여 에칭할 수 있다. 그 후, 대기에 노출시키지 않고, 연속으로 절연체(66c)가 되는 절연체를 성막함으로써, 반도체(66b)와 절연체(66c)의 계면으로 불순물이 혼입되는 것을 저감시킬 수 있다. 막과 막의 계면 등에 존재하는 불순물은, 막 중의 불순물보다도 확산되기 쉬운 경우가 있다. 그러므로, 이 불순물의 혼입을 저감시킴으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
다음에, 절연체(69c) 위에 절연체(72)가 되는 절연체(72a)를 성막한다. 절연체(72a)로서는 상술한 절연체(72)로서 사용할 수 있는 절연체를 사용하면 좋다. 절연체(72a)의 성막은, 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(69c)로서, PECVD법을 이용하여 산화질화 실리콘 등을 성막하면 좋다. 또한, 절연체(69c)의 성막과, 절연체(72a)의 성막을 대기에 노출시키지 않고 연속하여 수행함으로써 막 내 및 계면으로 불순물이 혼입되는 것을 저감시킬 수 있다.
다음에, 절연체(72) 위에 도전체(74)가 되는 도전체를 성막한다. 도전체(74)가 되는 도전체로서는 상술한 도전체(74)로서 사용할 수 있는 도전체를 사용하면 좋다. 도전체(74)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 도전체(74)가 되는 도전체로서 ALD법을 이용하여 질화 타이타늄을 성막하고, 그 위에 스퍼터링법을 이용하여 텅스텐을 성막하면 좋다.
다음에, 도전체(74)가 되는 도전체 위에 레지스트 등을 형성하고 이 레지스트 등을 가공하여 도전체(74)를 형성한다(도 25의 (A), (B) 참조).
다음에, 절연체(72a) 위에 절연체(79)가 되는 절연체를 성막한다. 절연체(79)가 되는 절연체로서는 상술한 절연체(79)로서 사용할 수 있는 절연체를 사용하면 좋다. 절연체(79)가 되는 절연체의 성막은, 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(79)가 되는 절연체로서 ALD법을 이용하여 산화 갈륨 또는 산화 알루미늄 등을 성막하면 좋다.
다음에, 절연체(79)가 되는 절연체 위에 레지스트 등을 형성하고 이 레지스트 등을 가공하여 절연체(79)를 형성한다(도 25의 (C), (D) 참조).
다음에, 절연체(64), 절연체(79), 도전체(68a) 및 도전체(68b) 등 위에 절연체(77)를 성막한다. 절연체(77)로서는 상술한 절연체를 사용하면 좋다. 상술한 바와 같이 절연체(77)는 수소, 물, 질소 산화물 등의 불순물이 적은 것이 바람직하다. 절연체(77)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 예를 들어, 절연체(77)로서, PECVD법을 이용하여 산화질화 실리콘 등을 성막하면 좋다.
다음에, CMP법 등을 이용하여 절연체(77)의 상면의 평탄성을 향상시키는 것이 바람직하다.
여기서, 도 17에 도시된 바와 같이 리소그래피법 등을 이용하여 스크라이브 라인(138)과 중첩되는 영역 근방에서, 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)에 개구를 형성하는 것이 바람직하다.
다음에, 절연체(77) 위에 절연체(78)를 성막한다. 절연체(78)로서는 상술한 절연체를 사용하면 좋다(도 25의 (E), (F) 참조). 절연체(78)의 성막은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 또한, 도 17에 도시된 스크라이브 라인(138) 근방에서는 상기 개구에서, 절연체(67), 절연체(65), 절연체(63), 절연체(64), 및 절연체(77)의 측면을 덮도록 절연체(78)가 성막되고, 이 개구에서 절연체(78)와 절연체(61)가 접촉된다.
절연체(78)의 성막은 플라스마를 사용하여 수행하는 것이 바람직하고, 스퍼터링법을 이용하여 수행하는 것이 더 바람직하고, 산소를 포함하는 분위기 하에서 스퍼터링법을 이용하여 수행하는 것이 더욱 바람직하다.
스퍼터링법으로서, 스퍼터용 전원에 직류 전원을 사용하는 DC(Direct Current) 스퍼터링법, 또한, 펄스적으로 바이어스를 공급하는 펄스 DC 스퍼터법, 스퍼터용 전원에 고주파 전원을 사용하는 RF(Radio Frequency) 스퍼터링법을 이용하여도 좋다. 또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법, 성막 중에 기판에도 전압을 공급하는 바이어스 스퍼터링법, 반응성 가스 분위기로 수행하는 반응성 스퍼터링법 등을 이용하여도 좋다. 또한, 상술한 PESP 또는 VDSP를 이용하여도 좋다. 또한, 스퍼터링의 산소 가스 유량이나 성막 전력은 산소의 첨가량 등에 따라 적절히 결정하면 좋다.
여기서, 절연체(78)로서, 산화 알루미늄 등의 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막을 제공하는 것이 바람직하다. 예를 들어, 절연체(78)로서, 스퍼터링법을 이용하여 산화 알루미늄을 성막하면 좋다. 또한, 그 위에 ALD법을 이용하여 산화 알루미늄을 성막하는 것이 바람직하다. ALD법을 이용하여 성막한 산화 알루미늄을 사용함으로써 핀 홀의 형성을 방지할 수 있기 때문에 절연체(61)의 수소 및 물에 대한 차단 성능을 더 향상시킬 수 있다.
스퍼터링법에 의하여 절연체(78)의 성막을 수행함으로써 성막과 동시에 절연체(77)의 표면(절연체(78) 성막 후는 절연체(77)와 절연체(78)의 계면) 근방에 산소가 첨가된다. 여기서, 산소는 예를 들어 산소 라디칼로서 절연체(77)에 첨가되지만, 산소가 첨가될 때의 상태는 이에 한정되지 않는다. 산소는 산소 원자, 또는 산소 이온 등의 상태로 절연체(77)에 첨가되어도 좋다. 또한, 산소의 첨가에 따라 절연체(77) 내에 산소가 화학량론적 조성을 넘어서 포함되는 경우가 있고, 이때의 산소를 과잉 산소라고 부를 수 있다.
또한, 절연체(78)를 성막할 때 기판 가열을 수행하는 것이 바람직하다. 기판 가열은 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 트랜지스터의 백 게이트가 되는 도전체(62a) 등에 질화 탄탈럼을 사용하는 경우, 상술한 열 처리 온도를 350℃ 이상 410℃ 이하, 바람직하게는 370℃ 이상 400℃ 이하로 하면 좋다. 이와 같은 온도 범위로 열 처리를 수행함으로써 질화 탄탈럼으로부터 수소가 방출되는 것을 억제할 수 있다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써 절연체(64) 및 절연체(77)에 첨가된 산소를 확산시켜, 절연체(66a), 반도체(66b), 절연체(66c)에 공급할 수 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다.
또한, 상기 가열 처리는 반도체(66b)의 성막 후의 가열 처리보다 낮은 온도가 바람직하다. 반도체(66b)의 성막 후의 가열 처리와의 온도 차이는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이에 의하여, 절연체(64) 등으로부터 필요 이상인 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 절연체(78)의 성막 후의 가열 처리는, 동등한 가열 처리를 각 층의 성막 시의 가열에 의하여 겸할 수 있는 경우(예를 들어 절연체(78)의 성막에서 동등한 가열이 수행되는 경우), 수행하지 않아도 되는 경우가 있다.
이 가열 처리에 의하여 절연체(64) 및 절연체(77) 내에 첨가된 산소를 절연체(64) 또는 절연체(72) 내에 확산시킨다. 절연체(78)는 절연체(77)보다 산소를 투과시키기 어려운 절연체이고, 산소를 차단하는 배리어막으로서 기능한다. 이와 같은 절연체(78)가 절연체(77) 위에 형성되어 있기 때문에 절연체(77) 내를 확산되는 산소가 절연체(77)의 위쪽에 확산되지 않고, 절연체(77)를 주로 가로 방향 또는 아래 방향으로 확산된다. 또한, 기판 가열을 수행하면서 절연체(78)를 가열하는 경우, 절연체(64) 및 절연체(77) 내에 첨가와 동시에 산소를 확산시킬 수 있다.
절연체(64) 또는 절연체(77) 내에서 확산되는 산소는 절연체(66a), 절연체(66c), 및 반도체(66b)에 공급된다. 이때, 산소를 차단할 수 있는 기능을 갖는 절연체(63)가 절연체(64)의 아래에 제공되어 있는 것에 의하여 절연체(64) 내에 확산된 산소가 절연체(64)보다 아래층에 확산되는 것을 방지할 수 있다. 또한, 도 17에 도시된 스크라이브 라인(138) 근방에서 절연체(78) 및 절연체(61)에 의하여 절연체(77)의 측면을 덮음으로써 산소가 절연체(78) 밖으로 확산되는 것을 방지하고, 절연체(77)를 산소로 채우고, 절연체(77)로부터 절연체(66a), 반도체(66b), 절연체(66c)에 산소를 공급할 수 있다.
또한, 상기 열 처리 시에, 아래층으로부터 확산되는 수소, 물 등의 불순물을 절연체(61) 및 절연체(61)의 비어 홀에 제공된 도전체(121a) 등으로 차단하여 절연체(77)의 상면 및 측면으로부터 확산되는 수소, 및 물 등의 불순물을 절연체(78)에 의하여 차단할 수 있다. 이에 의하여, 절연체(61) 및 절연체(78)로 감싼 절연체(77), 절연체(66a), 절연체(66c), 및 반도체(66b) 등에서, 수소, 물 등의 불순물의 양을 저감시킬 수 있다. 또한, 수소 등의 불순물은 절연체(77) 등에서 산소와 결합되고 물이 되어 산소의 확산을 방해하는 경우가 있다. 따라서, 절연체(77)에서, 수소, 물 등의 불순물의 양을 저감함으로써 산소의 공급을 촉진시킬 수 있다.
이와 같이 하여, 절연체(66a), 절연체(66c), 및 반도체(66b), 특히 반도체(66b)에서 채널이 형성되는 영역에 물, 수소 등의 불순물의 확산을 억제하여 산소를 효과적으로 공급할 수 있다. 이와 같이 절연체(66a), 절연체(66c), 및 반도체(66b)에 산소를 공급하여 산소 결손을 저감시킴으로써 결함 준위 밀도가 낮은, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 할 수 있다.
또한, 절연체(78) 성막 후의 가열 처리는 절연체(78) 성막 후면 언제 수행하여도 좋다.
이와 같이 하여 트랜지스터(60a)를 형성할 수 있다.
이와 같이 하여, 본 실시형태에 기재된 반도체 장치의 제작 방법을 사용함으로써, 안정된 전기 특성을 가진 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에 기재된 반도체 장치의 제작 방법을 사용함으로써, 비도통 시의 누설 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에 기재된 반도체 장치의 제작 방법을 사용함으로써, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에 기재된 반도체 장치의 제작 방법을 사용함으로써, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에서 설명하는 구성, 방법은, 다른 실시형태에서 기재하는 구성, 방법과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 자세한 사항에 대하여 아래에서 설명한다.
＜산화물 반도체의 구조＞
아래에서는, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 할 수 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고는 할 수 없다. 한편, a-like OS는 등방적이지 않지만, 공동(void라고도 함)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
＜CAAC-OS＞
우선 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 1종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의하여 구조 해석을 수행하면, 도 29의 (A)에 도시된 바와 같이, 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래하는 것이기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크가 나타나지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래한다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 도 29의 (B)와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 29의 (C)와 같이 (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 29의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 같은 시료에 대하여, 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 29의 (E)에 나타내었다. 도 29의 (E)를 보면, 고리 모양의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 29의 (E)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 29의 (E)에서 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 한편, 고분해능 TEM 이미지에서도 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)가 명확하게 확인되지 않는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도가 저하되기 어렵다고 할 수 있다.
도 30의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(일본 전자 주식회사 제조) 등을 이용하여 관찰할 수 있다.
도 30의 (A)로부터, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 하나의 펠릿의 크기는 1nm 이상인 것이나 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 30의 (B) 및 (C)에, 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 30의 (D) 및 (E)는 각각 도 30의 (B) 및 (C)를 화상 처리한 이미지이다. 아래에서는 화상 처리 방법에 대하여 설명한다. 우선, 도 30의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 2.8nm-1~5.0nm-1의 범위를 남기는 마스크 처리를 수행한다. 다음에, 마스크 처리를 수행한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써, 화상 처리한 이미지를 취득한다. 이와 같이 하여 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지로부터 주기 성분을 추출한 이미지이며, 격자 배열을 나타낸다.
도 30의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 도시하였다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 도시된 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형이기 때문에, 펠릿이 육각형인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형에 한정되지 않으며, 정육각형이 아닌 경우가 많다.
도 30의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화된 부분을 점선으로 도시하고, 격자 배열의 방향의 변화를 파선으로 도시하였다. 점선 근방에서도 명확한 결정립계가 확인되지 않는다. 점선 근방의 격자점을 중심으로 주위의 격자점을 이으면, 일그러진 육각형이나 오각형, 또는/및 칠각형 등을 형성할 수 있다. 즉, 격자 배열을 일그러지게 함으로써, 결정립계의 형성을 억제하는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향으로 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, a-b면 방향으로 복수의 펠릿(나노 결정)이 연결되고 일그러짐을 갖는 결정 구조가 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 추출함으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 포함하는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩이 되거나 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상인 산화물 반도체로 할 수 있다. 이러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
＜nc-OS＞
이어서, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어 InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 31의 (A)와 같은 고리 모양의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 31의 (B)에 나타내었다. 도 31의 (B)로부터, 고리 모양의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께 10nm 미만의 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 31의 (C)와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 31의 (D)에 피형성면과 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 도시된 부분 등과 같이, 결정부가 확인되는 영역과, 결정부가 명확하게 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계가 명확하게 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이 nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 단, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
＜a-like OS＞
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 32에 a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 32의 (A)는 전자 조사를 시작할 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 32의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 32의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작부터 세로 방향으로 연장되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동이거나 저밀도 영역인 것으로 추측된다.
a-like OS는 공동을 갖기 때문에 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조인 것을 설명하기 위하여, 전자 조사에 의한 구조의 변화를 나타내었다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층, Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 33은 각 시료의 결정부(22군데~30군데)의 평균 크기를 조사한 예를 나타낸 것이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 33으로부터, a-like OS는 TEM 이미지의 취득 등에 의한 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 33으로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 되면, 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 33으로부터, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 이용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이 a-like OS는 전자 조사에 의하여 결정부의 성장이 확인되는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 확인되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조인 것을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 된다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이와 같이, 산화물 반도체는 여러 가지 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
여기까지, 본 실시형태에 나타내는 구성, 방법은, 다른 실시형태로 나타내는 구성, 방법과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 이용한 반도체 장치의 회로의 일례에 대하여 설명한다.
＜회로＞
아래에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 이용한 반도체 장치의 회로의 일례에 대하여 설명한다.
＜CMOS 인버터＞
도 34의 (A)에 나타내는 회로도는 p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한, 각각의 게이트를 접속한, 이른바 CMOS 인버터의 구성을 나타낸다. 여기서, 도 34의 (A)에 도시된 회로는 트랜지스터(2200)를 도 13에 도시된 트랜지스터(60a) 또는 트랜지스터(60b)를 사용하여 형성할 수 있고, 트랜지스터(2100)를 도 15에 도시된 트랜지스터(90a) 또는 트랜지스터(90b)를 사용하여 형성할 수 있다.
도 34의 (A)에 도시된 반도체 장치는 반도체 기판을 사용하여 p채널형 트랜지스터를 제작하고 그 위쪽에 n채널형 트랜지스터를 제작함으로써 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 높게 할 수 있다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터를 동일한 반도체 기판을 사용하여 제작하는 경우에 비하여 공정을 간략화할 수 있기 때문에 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 높게 할 수 있다. 또한, p채널형 트랜지스터는 LDD(Lightly Doped Drain) 영역, 얕은 트렌치(shallow trench) 구조, 스트레인 엔지니어링(strain engineering) 등의 복잡한 공정을 생략 가능한 경우가 있다. 그러므로, n채널형 트랜지스터를 반도체 기판을 사용하여 제작하는 경우에 비하여 생산성 및 수율을 높일 수 있는 경우가 있다.
＜CMOS 아날로그 스위치＞
또한, 도 34의 (B)에 나타내는 회로도는 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타낸다. 이와 같은 구성으로 함으로써, 소위 CMOS 아날로그 스위치로서 기능시킬 수 있다. 여기서, 도 34의 (B)에 도시된 회로는 트랜지스터(2200)를 도 13에 도시된 트랜지스터(60a) 또는 트랜지스터(60b)를 사용하여 형성할 수 있고, 트랜지스터(2100)를 도 15에 도시된 트랜지스터(90a) 또는 트랜지스터(90b)를 사용하여 형성할 수 있다.
＜기억 장치 1＞
본 발명의 일 형태에 따른 트랜지스터를 사용한, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있으며, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 35에 도시하였다.
도 35의 (A)에 도시된 반도체 장치는, 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는, 상술한 트랜지스터(2100)와 같은 트랜지스터를 사용할 수 있다. 여기서, 트랜지스터(3200)를 상기 소자층(50)으로 구성하고, 트랜지스터(3300)를 상기 소자층(30)으로 구성하고, 용량 소자(3400)를 상기 소자층(40)으로 구성함으로써, 도 35의 (A)에 도시된 회로는 도 16에 도시된 반도체 장치 등으로 형성할 수 있다.
트랜지스터(3300)는 오프 전류가 작은 트랜지스터이면 바람직하다. 트랜지스터(3300)는 예를 들어, 산화물 반도체를 사용한 트랜지스터를 사용할 수 있다. 트랜지스터(3300)의 오프 전류가 작은 것에 의하여, 반도체 장치의 특정한 노드에 기억 내용이 오랫동안 유지될 수 있다. 즉, 리프레시 동작을 할 필요가 없어지거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있게 되기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 35의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트, 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 35의 (A)에 도시된 반도체 장치는, 트랜지스터(3200)의 게이트 전위를 유지할 수 있다는 특성을 갖기 때문에, 이하에서 설명하는 바와 같이, 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 하여, 트랜지스터(3300)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되는 노드(FG)에 공급된다. 즉, 트랜지스터(3200)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 2가지의 상이한 전위 레벨을 부여하는 전하(이하, Low 레벨 전하 및 High 레벨 전하라고 함) 중 어느 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 하여 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류가 작기 때문에, 노드(FG)의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)은 노드(FG)에 유지된 전하량에 따른 전위가 된다. 이 이유는, 트랜지스터(3200)를 n채널형 트랜지스터로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 공급되어 있는 경우의 외견상 문턱 전압(Vth _H)이 트랜지스터(3200)의 게이트에 Low 레벨 전하가 공급되어 있는 경우의 외견상 문턱 전압(Vth_L)보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 "도통 상태"로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이의 전위(V0)로 함으로써, 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에서 노드(FG)에 High 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(＞Vth _H)이 되면, 트랜지스터(3200)는 "도통 상태"가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(＜Vth _L)이 되더라도 트랜지스터(3200)는 "비도통 상태"로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하는 경우, 판독 시에 원하는 메모리 셀의 정보를 판독할 필요가 있다. 예를 들어, 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "비도통 상태"가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선(3005)에 공급함으로써, 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 좋다. 또는, 예를 들어, 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "도통 상태"가 되는 전위, 즉, Vth _L보다 높은 전위를 제 5 배선(3005)에 공급함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 좋다.
또한, 상기에서는, 2종류의 전하를 노드(FG)에 유지하는 예에 대하여 설명하였지만, 본 발명에 따른 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 반도체 장치의 노드(FG)에 3종류 이상의 전하를 유지할 수 있는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 상기 반도체 장치가 다치화되어 기억 용량의 증대를 도모할 수 있다.
＜기억 장치 2＞
도 35의 (B)에 도시된 반도체 장치는 트랜지스터(3200)를 갖지 않는 점에서 도 35의 (A)에 도시된 반도체 장치와 상이하다. 이 경우에도 도 35의 (A)에 도시된 반도체 장치와 같은 동작에 의하여 정보를 기록 및 유지 동작이 가능하다. 여기서, 도 35의 (B)에 도시된 회로는 트랜지스터(3300)를 도 13에 도시된 트랜지스터(60a) 또는 트랜지스터(60b)를 사용하여 형성할 수 있고, 용량 소자(3400)를 도 14에 도시된 용량 소자(80a) 등을 사용하여 형성할 수 있다. 또한, 도 35의 (B)에 도시된 반도체 장치의 아래층에 센스 앰프 등을 제공하는 구성으로 하여도 좋고, 그 경우, 도 15에 도시된 트랜지스터(90a) 또는 트랜지스터(90b)를 사용하여 형성할 수 있다.
도 35의 (B)에 도시된 반도체 장치에서의 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 이 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 상이한 값을 취한다.
예를 들어, 용량 소자(3400)의 한쪽 전극의 전위를 V로, 용량 소자(3400)의 용량을 C로, 제 3 배선(3003)이 갖는 용량 성분을 CB로, 및 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는 (CB×VB0+CV)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(3400)의 한쪽 전극의 전위가 V1과 V0(V1＞V0)의 두 가지 상태를 취하는 것으로 가정하면, 전위(V1)를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+CV1)/(CB+C))는 전위(V0)를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+CV0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 상기 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
상술한 반도체 장치는 산화물 반도체를 사용한, 오프 전류가 작은 트랜지스터를 적용함으로써, 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없어지거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있게 되기 때문에, 소비 전력이 낮은 반도체 장치를 구현할 수 있다. 또한, 전력이 공급되지 않는 경우(단, 전위는 고정되어 있는 것이 바람직하다)에도 오랫동안 기억 내용을 유지할 수 있다.
또한, 이 반도체 장치는 정보의 기록에 높은 전압을 필요로 하지 않기 때문에, 소자가 열화되기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 절연체의 열화 등의 문제가 생기지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는, 종래의 비휘발성 메모리에서 문제가 되고 있는 기록 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라 정보의 기록이 수행되기 때문에, 고속 동작이 가능하다.
＜기억 장치 3＞
도 35의 (A)에 도시된 반도체 장치(기억 장치)의 변형예에 대하여, 도 36에 도시된 회로도를 참조하여 설명한다.
도 36에 도시된 반도체 장치는 트랜지스터(4100)~트랜지스터(4400), 용량 소자(4500), 및 용량 소자(4600)를 갖는다. 여기서, 트랜지스터(4100)에는 상술한 트랜지스터(3200)와 마찬가지의 트랜지스터를 사용할 수 있고, 트랜지스터(4200)~트랜지스터(4400)에는 상술한 트랜지스터(3300)와 마찬가지의 트랜지스터를 사용할 수 있다. 또한, 도 36에 도시된 반도체 장치는, 도 36에는 도시되지 않았지만 매트릭스 형태로 복수로 제공된다. 도 36에 도시된 반도체 장치는 배선(4001), 배선(4003), 및 배선(4005)~배선(4009)에 공급하는 신호 또는 전위에 따라 데이터 전압의 기록 및 판독을 제어할 수 있다. 여기서, 도 36에 도시된 회로는 트랜지스터(4100)를 도 15에 도시된 트랜지스터(90a) 또는 트랜지스터(90b)를 사용하여 형성할 수 있고, 트랜지스터(4200), 트랜지스터(4300) 및 트랜지스터(4400)를 도 13에 도시된 트랜지스터(60a) 또는 트랜지스터(60b)를 사용하여 형성할 수 있고, 용량 소자(4500) 및 용량 소자(4600)를 도 14에 도시된 용량 소자(80a)를 사용하여 형성할 수 있다.
트랜지스터(4100)의 소스 및 드레인 중 한쪽은 배선(4003)에 접속된다. 트랜지스터(4100)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 또한, 도 36에서는, 트랜지스터(4100)의 도전형을 p채널형으로서 도시하였지만, n채널형이어도 좋다.
도 36에 도시된 반도체 장치는 2개의 데이터 유지부를 갖는다. 예를 들어, 제 1 데이터 유지부는 노드(FG1)에 접속되는 트랜지스터(4400)의 소스 및 드레인 중 한쪽, 용량 소자(4600)의 한쪽 전극, 및 트랜지스터(4200)의 소스 및 드레인 중 한쪽 사이에서 전하를 유지한다. 또한, 제 2 데이터 유지부는 노드(FG2)에 접속되는 트랜지스터(4100)의 게이트, 트랜지스터(4200)의 소스 및 드레인 중 다른 쪽, 트랜지스터(4300)의 소스 및 드레인 중 한쪽, 및 용량 소자(4500)의 한쪽 전극 사이에서 전하를 유지한다.
트랜지스터(4300)의 소스 및 드레인 중 다른 쪽은 배선(4003)에 접속된다. 트랜지스터(4400)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 트랜지스터(4400)의 게이트는 배선(4005)에 접속된다. 트랜지스터(4200)의 게이트는 배선(4006)에 접속된다. 트랜지스터(4300)의 게이트는 배선(4007)에 접속된다. 용량 소자(4600)의 다른 쪽 전극은 배선(4008)에 접속된다. 용량 소자(4500)의 다른 쪽 전극은 배선(4009)에 접속된다.
트랜지스터(4200)~트랜지스터(4400)는 데이터 전압의 기록과 전하의 유지를 제어하는 스위치로서의 기능을 갖는다. 또한, 트랜지스터(4200)~트랜지스터(4400)는 비도통 상태에서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 낮은 트랜지스터가 사용되는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서는, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)가 사용되는 것이 바람직하다. OS 트랜지스터는 오프 전류가 낮으며, 실리콘을 갖는 트랜지스터와 중첩하여 제작할 수 있는 등의 이점이 있다. 또한, 도 36에서는, 트랜지스터(4200)~트랜지스터(4400)의 도전형을 n채널형으로서 도시하였지만, p채널형이어도 좋다.
트랜지스터(4200) 및 트랜지스터(4300)와, 트랜지스터(4400)는 산화물 반도체를 사용한 트랜지스터이어도 다른 층에 제공되는 것이 바람직하다. 즉, 도 36에 도시된 반도체 장치는 도 36에 도시된 바와 같이, 트랜지스터(4100)를 갖는 제 1 층(4021)과, 트랜지스터(4200) 및 트랜지스터(4300)를 갖는 제 2 층(4022)과, 트랜지스터(4400)를 갖는 제 3 층(4023)으로 구성되어 있는 것이 바람직하다. 트랜지스터를 갖는 층을 적층하여 제공함으로써, 회로 면적을 축소할 수 있어 반도체 장치의 소형화를 도모할 수 있다.
이어서, 도 36에 도시된 반도체 장치에 대한 정보의 기록 동작에 대하여 설명한다.
먼저, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이하, 기록 동작(1)이라고 함)에 대하여 설명한다. 또한, 이하에서, 노드(FG1)에 접속되는 데이터 유지부에 기록하는 데이터 전압을 VD1로 하고, 트랜지스터(4100)의 문턱 전압을 Vth로 한다.
기록 동작(1)에서는, 배선(4003)을 VD1로 하고, 배선(4001)을 접지 전위로 한 후에, 전기적으로 부유 상태로 한다. 또한, 배선(4005) 및 배선(4006)을 고레벨로 한다. 또한, 배선(4007)~배선(4009)을 저레벨로 한다. 그러면, 전기적으로 부유 상태에 있는 노드(FG2)의 전위가 상승하여 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 배선(4001)의 전위가 상승한다. 또한, 트랜지스터(4400) 및 트랜지스터(4200)가 도통 상태가 된다. 따라서, 배선(4001)의 전위가 상승함에 따라, 노드(FG1) 및 노드(FG2)의 전위가 상승한다. 노드(FG2)의 전위가 상승하여, 트랜지스터(4100)에서 게이트와 소스 사이의 전압(Vgs)이 트랜지스터(4100)의 문턱 전압(Vth)이 되면, 트랜지스터(4100)를 흐르는 전류가 작아진다. 따라서, 배선(4001), 노드(FG1), 및 노드(FG2)의 전위는 상승이 정지되고, VD1보다 Vth만큼 밑도는 "VD1-Vth"로 일정하게 된다.
즉, 배선(4003)에 공급된 VD1은 트랜지스터(4100)에 전류가 흐름으로써 배선(4001)에 공급되어, 노드(FG1) 및 노드(FG2)의 전위가 상승한다. 전위가 상승하여 노드(FG2)의 전위가 "VD1-Vth"가 되면, 트랜지스터(4100)의 Vgs가 Vth가 되기 때문에 전류의 공급이 정지된다.
다음에, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이하, 기록 동작(2)이라고 함)에 대하여 설명한다. 또한, 노드(FG2)에 접속되는 데이터 유지부에 기록하는 데이터 전압을 VD2로 하여 설명한다.
기록 동작(2)에서는, 배선(4001)을 VD2로 하고, 배선(4003)을 접지 전위로 한 후에, 전기적으로 부유 상태로 한다. 또한, 배선(4007)을 고레벨로 한다. 또한, 배선(4005), 배선(4006), 배선(4008), 및 배선(4009)을 저레벨로 한다. 트랜지스터(4300)를 도통 상태로 하여 배선(4003)을 저레벨로 한다. 그러므로, 노드(FG2)의 전위도 저레벨까지 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써 배선(4003)의 전위가 상승한다. 또한, 트랜지스터(4300)가 도통 상태가 된다. 따라서, 배선(4003)의 전위가 상승함에 따라, 노드(FG2)의 전위가 상승한다. 노드(FG2)의 전위가 상승하여, 트랜지스터(4100)에서 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작아진다. 그러므로, 배선(4003) 및 노드(FG2)의 전위의 상승이 정지되고, VD2보다 Vth만큼 밑도는 "VD2-Vth"로 일정하게 된다.
즉, 배선(4001)에 공급된 VD2는 트랜지스터(4100)에 전류가 흐름으로써 배선(4003)에 공급되어, 노드(FG2)의 전위가 상승한다. 전위가 상승하여 노드(FG2)의 전위가 "VD2-Vth"가 되면, 트랜지스터(4100)의 Vgs가 Vth가 되기 때문에, 전류의 공급이 정지된다. 이때, 노드(FG1)의 전위는 트랜지스터(4200) 및 트랜지스터(4400) 모두 비도통 상태이고, 기록 동작(1)에서 기록된 "VD1-Vth"가 유지된다.
도 36에 도시된 반도체 장치에서는, 복수의 데이터 유지부에 데이터 전압을 기록한 후, 배선(4009)을 고레벨로 하여 노드(FG1) 및 노드(FG2)의 전위를 상승시킨다. 그리고, 각 트랜지스터를 비도통 상태로 하여 전하가 이동하지 않도록 함으로써, 기록된 데이터 전압을 유지한다.
상술한 노드(FG1) 및 노드(FG2)에 대한 데이터 전압의 기록 동작에 의하여, 복수의 데이터 유지부에 데이터 전압을 유지시킬 수 있다. 또한, 기록되는 전위로서, "VD1-Vth"나 "VD2-Vth"를 일례로서 설명하였지만, 이들은 다치 데이터에 대응하는 데이터 전압이다. 따라서, 각 데이터 유지부에서 4비트의 데이터를 유지하는 경우, 16레벨의 "VD1-Vth"나 "VD2-Vth"를 취할 수 있다.
이어서, 도 36에 도시된 반도체 장치로부터의 정보의 판독 동작에 대하여 설명한다.
먼저, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이하, 판독 동작(1)이라고 함)에 대하여 설명한다.
판독 동작(1)에서는, 프리차지를 수행한 후에, 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005)~배선(4008)을 저레벨로 한다. 또한, 배선(4009)을 저레벨로 하여, 전기적으로 부유 상태에 있는 노드(FG2)의 전위를 "VD2-Vth"로 한다. 노드(FG2)의 전위가 저하됨으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태에 있는 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하됨에 따라 트랜지스터(4100)의 Vgs가 작아진다. 트랜지스터(4100)의 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작아진다. 즉, 배선(4003)의 전위가 노드(FG2)의 전위 "VD2-Vth"보다 Vth만큼 웃도는 값인 "VD2"가 된다. 이 배선(4003)의 전위는 노드(FG2)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압은 A/D 변환하여, 노드(FG2)에 접속되는 데이터 유지부의 데이터를 취득한다.
즉, 프리차지를 수행한 후의 배선(4003)을 부유 상태로 하여, 배선(4009)의 전위를 고레벨로부터 저레벨로 전환함으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 부유 상태에 있는 배선(4003)의 전위는 저하되어 "VD2"가 된다. 트랜지스터(4100)에서는, 노드(FG2)의 "VD2-Vth" 사이의 Vgs가 Vth가 되기 때문에, 전류의 공급이 정지된다. 그리고, 배선(4003)에는 기록 동작(2)에서 기록된 "VD2"가 판독된다.
노드(FG2)에 접속되는 데이터 유지부의 데이터를 취득하면, 트랜지스터(4300)를 도통 상태로 하여 노드(FG2)의 "VD2-Vth"를 방전시킨다.
이어서, 노드(FG1)에 유지되는 전하를 노드(FG2)에 분배하고, 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압을, 노드(FG2)에 접속되는 데이터 유지부로 옮긴다. 여기서, 배선(4001) 및 배선(4003)을 저레벨로 한다. 배선(4006)을 고레벨로 한다. 또한, 배선(4005) 및 배선(4007)~배선(4009)을 저레벨로 한다. 트랜지스터(4200)가 도통 상태가 됨으로써, 노드(FG1)의 전하가 노드(FG2)와의 사이에서 분배된다.
여기서, 전하가 분배된 후의 전위는 기록된 전위 "VD1-Vth"로부터 저하된다. 그러므로, 용량 소자(4600)의 용량값은 용량 소자(4500)의 용량값보다 크게 하는 것이 바람직하다. 또는, 노드(FG1)에 기록되는 전위 "VD1-Vth"는, 같은 데이터를 나타내는 전위 "VD2-Vth"보다 크게 하는 것이 바람직하다. 이와 같이, 용량값의 비율을 바꾸거나, 기록되는 전위를 미리 크게 함으로써, 전하가 분배된 후에 전위가 저하되는 것을 억제할 수 있다. 전하의 분배에 의한 전위의 변동에 대해서는 후술한다.
다음에, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이하, 판독 동작(2)이라고 함)에 대하여 설명한다.
판독 동작(2)에서는, 프리차지를 수행한 후에, 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005)~배선(4008)을 저레벨로 한다. 또한, 배선(4009)은 프리차지를 수행할 때 고레벨로 하고, 그 후에 저레벨로 한다. 배선(4009)을 저레벨로 함으로써, 전기적으로 부유 상태에 있는 노드(FG2)를 전위 "VD1-Vth"로 한다. 노드(FG2)의 전위가 저하됨으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태에 있는 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하됨에 따라 트랜지스터(4100)의 Vgs가 작아진다. 트랜지스터(4100)의 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작아진다. 즉, 배선(4003)의 전위가 노드(FG2)의 전위 "VD1-Vth"보다 Vth만큼 웃도는 값인 "VD1"이 된다. 이 배선(4003)의 전위는 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압은 A/D 변환하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터를 취득한다. 이상이, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작이다.
즉, 프리차지를 수행한 후의 배선(4003)을 부유 상태로 하여, 배선(4009)의 전위를 고레벨로부터 저레벨로 전환함으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 부유 상태에 있는 배선(4003)의 전위는 저하되어 "VD1"이 된다. 트랜지스터(4100)에서는, 노드(FG2)의 "VD1-Vth" 사이의 Vgs가 Vth가 되기 때문에, 전류의 공급이 정지된다. 그리고, 배선(4003)에는 기록 동작(1)에서 기록된 "VD1"이 판독된다.
상술한 노드(FG1) 및 노드(FG2)로부터의 데이터 전압의 판독 동작에 의하여, 복수의 데이터 유지부로부터 데이터 전압을 판독할 수 있다. 예를 들어, 노드(FG1) 및 노드(FG2)에 각각 4비트(16레벨)의 데이터를 유지함으로써, 총 8비트(256레벨)의 데이터를 유지할 수 있다. 또한, 도 36에서는, 제 1 층(4021)~제 3 층(4023)으로 이루어지는 구성으로 하였지만, 층을 더 형성함으로써, 반도체 장치의 면적을 증대시키지 않아도 기억 용량의 증가를 도모할 수 있다.
또한, 판독되는 전위는, 기록된 데이터 전압보다 Vth만큼 웃도는 전압으로서 판독할 수 있다. 따라서, 기록 동작에서 기록된 "VD1-Vth"나 "VD2-Vth"의 Vth를 상쇄하여 판독하는 구성으로 할 수 있다. 이 결과, 메모리 셀당 기억 용량을 향상시킴과 함께, 판독되는 데이터를 정확한 데이터에 가깝게 할 수 있기 때문에, 데이터의 신뢰성이 뛰어난 것으로 할 수 있다.
＜기억 장치 4＞
도 35의 (C)에 도시된 반도체 장치는 트랜지스터(3500), 제 6 배선(3006)을 갖는 점에서 도 35의 (A)에 도시된 반도체 장치와 상이하다. 이 경우에도 도 35의 (A)에 도시된 반도체 장치와 같은 동작에 의하여 정보를 기록 및 유지 동작이 가능하다. 또한, 트랜지스터(3500)로서는 상술한 트랜지스터(3200)와 같은 트랜지스터를 사용하면 좋다. 여기서, 트랜지스터(3200) 및 트랜지스터(3500)를 상기 소자층(50)으로 구성하고, 트랜지스터(3300)를 상기 소자층(30)으로 구성하고, 용량 소자(3400)를 상기 소자층(40)으로 구성함으로써, 도 35의 (A)에 도시된 회로는 도 10의 (A) 또는 (B)에 도시된 반도체 장치 등으로 형성할 수 있다. 여기서, 도 35의 (C)에 도시된 회로는 트랜지스터(3200) 및 트랜지스터(3500)를 도 15에 도시된 트랜지스터(90a) 또는 트랜지스터(90b)를 사용하여 형성할 수 있고, 트랜지스터(3300)를 도 13에 도시된 트랜지스터(60a) 또는 트랜지스터(60b)를 사용하여 형성할 수 있고, 용량 소자(3400)를 도 14에 도시된 용량 소자(80a)를 사용하여 형성할 수 있다.
제 6 배선(3006)은 트랜지스터(3500)의 게이트와 전기적으로 접속되고, 트랜지스터(3500)의 소스 및 드레인 중 한쪽은 트랜지스터(3200)의 드레인과 전기적으로 접속되고, 트랜지스터(3500)의 소스 및 드레인 중 다른 쪽은 제 3 배선(3003)과 전기적으로 접속된다.
본 실시형태에 기재되는 구성은 다른 실시형태에 제시되는 구성과 적절히 조합되어 사용될 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터를 적용 가능한 회로 구성의 일례에 대하여 도 37~도 40을 참조하여 설명한다.
도 37의 (A)는 인버터의 회로도를 나타낸 것이다. 인버터(800)는 입력 단자(IN)에 공급하는 신호의 논리를 반전한 신호를 출력 단자(OUT)로부터 출력한다. 인버터(800)는 복수의 OS 트랜지스터를 갖는다. 신호(SBG)는 OS 트랜지스터의 전기 특성을 전환할 수 있는 신호이다.
도 37의 (B)에 인버터(800)의 일례를 도시하였다. 인버터(800)는 OS 트랜지스터(810), 및 OS 트랜지스터(820)를 갖는다. 인버터(800)는 n채널형 트랜지스터로 제작할 수 있기 때문에 CMOS(Complementary Metal Oxide Semiconductor)로 인버터(CMOS 인버터)를 제작하는 경우에 비하여 저렴한 비용으로 제작할 수 있다.
또한, OS 트랜지스터를 갖는 인버터(800)는 Si 트랜지스터로 구성되는 CMOS 위에 배치할 수도 있다. 인버터(800)는 CMOS의 회로 구성에 중첩하여 배치할 수 있기 때문에 인버터(800) 추가에 의한 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(810), OS 트랜지스터(820)는 프런트 게이트로서 기능하는 제 1 게이트와, 백 게이트로서 기능하는 제 2 게이트와, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자, 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 갖는다.
OS 트랜지스터(810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(810)의 제 2 게이트는 신호(SBG)를 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 1 단자는 전압(VDD)을 공급하는 배선으로 접속된다. OS 트랜지스터(810)의 제 2 단자는 출력 단자(OUT)에 접속된다.
OS 트랜지스터(820)의 제 1 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 2 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 1 단자는 출력 단자(OUT)에 접속된다. OS 트랜지스터(820)의 제 2 단자는 전압(VSS)을 공급하는 배선에 접속된다.
도 37의 (C)는 인버터(800)의 동작을 설명하기 위한 타이밍 차트이다. 도 37의 (C)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, 신호(SBG)의 신호 파형, 및 OS 트랜지스터(810)(FET(810))의 문턱 전압의 변화에 대하여 나타내고 있다.
신호(SBG)는 OS 트랜지스터(810)의 제 2 게이트에 공급됨으로써 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다.
신호(SBG)는 문턱 전압을 마이너스로 시프트시키기 위한 전압(VBG _A), 문턱 전압을 플러스로 시프트시키기 위한 전압(VBG _B)을 갖는다. 제 2 게이트에 전압(VBG _A)을 공급함으로써 OS 트랜지스터(810)의 문턱 전압을 문턱 전압(VTH _A)으로 마이너스 시프트시킬 수 있다. 또한, 제 2 게이트에 전압(VBG _B)을 공급함으로써 OS 트랜지스터(810)의 문턱 전압을 문턱 전압(VTH_B)으로 플러스 시프트시킬 수 있다.
상술한 설명을 가시화하기 위하여 도 38의 (A)에는 트랜지스터의 전기 특성의 하나인 Vg-Id 커브를 나타내었다.
상술한 OS 트랜지스터(810)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _A)과 같이 크게 함으로써 도 38의 (A) 중의 파선(840)으로 나타내어진 곡선으로 시프트시킬 수 있다. 또한, 상술한 OS 트랜지스터(810)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _B)과 같이 작게 함으로써 도 38의 (A) 중의 실선(841)으로 나타내어진 곡선으로 시프트시킬 수 있다. 도 38의 (A)에 나타낸 바와 같이 OS 트랜지스터(810)는 신호(SBG)를 전압(VBG _A) 또는 전압(VBG _B)으로 전환함으로써 문턱 전압을 플러스로 시프트 또는 마이너스로 시프트시킬 수 있다.
문턱 전압을 문턱 전압(VTH _B)으로 플러스로 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있다. 도 38의 (B)에는 이 상태를 가시화하여 나타내었다. 도 38의 (B)에 나타낸 바와 같이 OS 트랜지스터(810)에 흐르는 전류(IB)를 매우 작게 할 수 있다. 그러므로, 입력 단자(IN)에 공급되는 신호가 고레벨이고 OS 트랜지스터(820)가 온 상태(ON)일 때, 출력 단자(OUT)의 전압을 가파르게 하강시킬 수 있다.
도 38의 (B)에 나타낸 바와 같이, OS 트랜지스터(810)에 전류가 흐르기 어려운 상태로 할 수 있기 때문에 도 37의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(831)을 가파르게 변화시킬 수 있다. 전압(VDD)을 공급하는 배선과 전압(VSS)을 공급하는 배선 사이에 흐르는 관통 전류를 적게 할 수 있기 때문에 저소비 전력으로 동작을 행할 수 있다.
또한, 문턱 전압을 문턱 전압(VTH _A)으로 마이너스 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있다. 도 38의 (C)에는 이 상태를 가시화하여 나타내었다. 도 38의 (C)에 나타낸 바와 같이 이때 흐르는 전류(IA)를 적어도 전류(IB)보다도 크게 할 수 있다. 그러므로, 입력 단자(IN)에 공급되는 신호가 저레벨이고 OS 트랜지스터(820)가 오프 상태(OFF)일 때, 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다.
도 38의 (C)에 나타낸 바와 같이, OS 트랜지스터(810)에 전류가 흐르기 쉬운 상태로 할 수 있기 때문에 도 37의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(832)을 가파른 변화로 할 수 있다.
또한, 신호(SBG)에 의한 OS 트랜지스터(810)의 문턱 전압의 제어는 OS 트랜지스터(820)의 상태가 전환되기 전, 즉, 시각(T1)이나 시각(T2)보다 전에 행하는 것이 바람직하다. 예를 들어, 도 37의 (C)에 도시된 바와 같이 입력 단자(IN)에 공급하는 신호가 고레벨로 전환되는 시각(T1)보다 전에, 문턱 전압(VTH _A)에서 문턱 전압(VTH_B)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다. 또한, 도 37의 (C)에 도시된 바와 같이 입력 단자(IN)에 공급하는 신호가 저레벨로 전환되는 시각(T2)보다 전에, 문턱 전압(VTH _B)에서 문턱 전압(VTH _A)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다.
또한, 도 37의 (C)의 타이밍 차트에서는 입력 단자(IN)에 공급하는 신호에 따라 신호(SBG)를 전환하는 구성을 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압은 플로팅 상태로 한 OS 트랜지스터(810)의 제 2 게이트에 유지시키는 구성으로 하여도 좋다. 이 구성을 구현할 수 있는 회로 구성의 일례에 대하여 도 39의 (A)에 나타내었다.
도 39의 (A)에서는 도 37의 (B)에 나타낸 회로 구성에 더하여 OS 트랜지스터(850)를 갖는다. OS 트랜지스터(850)의 제 1 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다. 또한, OS 트랜지스터(850)의 제 2 단자는 전압(VBG _B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 1 게이트는 신호(SF)를 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 2 게이트는 전압(VBG_B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다.
도 39의 (A)의 동작에 대하여 도 39의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(810)의 문턱 전압을 제어하기 위한 전압은 입력 단자(IN)에 공급하는 신호가 고레벨로 전환되는 시각(T3)보다 전에, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 한다. 신호(SF)를 고레벨로 하여 OS 트랜지스터(850)를 온 상태로 하고, 노드(NBG)에 문턱 전압을 제어하기 위한 전압(VBG _B)을 공급한다.
노드(NBG)의 전압이 전압(VBG _B)이 된 후는 OS 트랜지스터(850)를 오프 상태로 한다. OS 트랜지스터(850)는 오프 전류가 매우 작기 때문에 계속 오프 상태로 함으로써 노드(NBG)를 매우 플로팅 상태에 가까운 상태로 하여 일단 노드(NBG)에 유지시킨 전압(VBG _B)을 유지할 수 있다. 그러므로, OS 트랜지스터(850)의 제 2 게이트에 전압(VBG _B)을 공급하는 동작의 횟수가 감소되기 때문에 전압(VBG _B)의 재기록에 필요한 만큼의 소비 전력을 작게 할 수 있다.
또한, 도 37의 (B) 및 도 39의 (A)의 회로 구성에서는 OS 트랜지스터(810)의 제 2 게이트에 공급하는 전압을 외부로부터의 제어에 의하여 공급하는 구성에 대하여 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압을 입력 단자(IN)에 공급하는 신호에 의거하여 생성하고, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 하여도 좋다. 상기 구성을 구현할 수 있는 회로 구성의 일례에 대하여 도 40의 (A)에 나타내었다.
도 40의 (A)에서는 도 37의 (B)에 나타낸 회로 구성에서, 입력 단자(IN)와 OS 트랜지스터(810)의 제 2 게이트 사이에 CMOS 인버터(860)를 갖는다. CMOS 인버터(860)의 입력 단자는 입력 단자(IN)에 접속된다. CMOS 인버터(860)의 출력 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다.
도 40의 (A)의 동작에 대하여 도 40의 (B)의 타이밍 차트를 참조하여 설명한다. 도 40의 (B)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, CMOS 인버터(860)의 출력 파형(IN_B), 및 OS 트랜지스터(810)(FET(810))의 문턱 전압의 변화에 대하여 나타내고 있다.
입력 단자(IN)에 공급하는 신호의 논리를 반전한 신호인 출력 파형(IN_B)은 OS 트랜지스터(810)의 문턱 전압을 제어하는 신호로 할 수 있다. 따라서, 도 38의 (A)~(C)에서 설명한 바와 같이 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다. 예를 들어, 도 40의 (B)에서의 시각(T4)이 될 때, 입력 단자(IN)에 공급하는 신호가 고레벨이고 OS 트랜지스터(820)는 온 상태가 된다. 이때, 출력 파형(IN_B)은 저레벨이 된다. 그러므로, OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있어 출력 단자(OUT)의 전압을 가파르게 하강시킬 수 있다.
또한, 도 40의 (B)에서의 시각(T5)이 될 때, 입력 단자(IN)에 공급하는 신호가 저레벨이고 OS 트랜지스터(820)는 오프 상태가 된다. 이때, 출력 파형(IN_B)은 고레벨이 된다. 그러므로, OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있어 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다.
상술한 바와 같이, 본 실시형태의 구성에서는 OS 트랜지스터를 갖는 인버터의 백 게이트의 전압을 입력 단자(IN)의 신호의 논리에 따라 전환한다. 상기 구성으로 함으로써 OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자(IN)에 공급하는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자(OUT)의 전압을 가파르게 변화시킬 수 있다. 또한, 전원 전압을 공급하는 배선 사이의 관통 전류를 작게 할 수 있다. 그러므로, 저소비 전력화를 도모할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터를 갖는 복수의 회로를 복수로 갖는 반도체 장치의 일례에 대하여 도 41~도 47을 참조하여 설명한다.
도 41의 (A)는 반도체 장치(900)의 블록도이다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 갖는다.
전원 회로(901)는 기준이 되는 전압(VORG)을 생성하는 회로이다. 전압(VORG)은 단일한 전압이 아니라 복수의 전압이어도 좋다. 전압(VORG)은 반도체 장치(900)의 외부로부터 공급되는 전압(V0)을 바탕으로 생성할 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일한 전원 전압을 바탕으로 전압(VORG)을 생성할 수 있다. 그러므로, 반도체 장치(900)는 외부로부터 전원 전압을 복수로 공급하지 않고 동작할 수 있다.
회로(902), 회로(904), 및 회로(906)는 상이한 전원 전압으로 동작하는 회로이다. 예를 들어 회로(902)의 전원 전압은 전압(VORG)과 전압(VSS)(VORG＞VSS)을 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(904)의 전원 전압은 전압(VPOG)과 전압(VSS)(VPOG＞VORG)을 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(906)의 전원 전압은 전압(VORG)과 전압(VSS)과 전압(VNEG)(VORG＞VSS＞VNEG)을 바탕으로 인가되는 전압이다. 또한, 전압(VSS)을 그라운드 전위(GND)와 등전위로 하면, 전원 회로(901)로 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압(VPOG)을 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VPOG)을 생성할 수 있다. 그러므로, 회로(904)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일한 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(905)는 전압(VNEG)을 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VNEG)을 생성할 수 있다. 그러므로, 회로(906)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일한 전원 전압을 바탕으로 동작할 수 있다.
도 41의 (B)는 전압(VPOG)으로 동작하는 회로(904)의 일례, 도 41의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 일례이다.
도 41의 (B)는 트랜지스터(911)를 나타낸 것이다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어 전압(VPOG) 또는 전압(VSS)을 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에 전압(VPOG), 비도통 상태로 하는 동작 시에 전압(VSS)으로 한다. 전압(VPOG)은 도 41의 (C)에 나타낸 바와 같이 전압(VORG)보다 크다. 그러므로, 트랜지스터(911)는 소스(S)와 드레인(D) 사이를 도통 상태로 하는 동작을 더 확실하게 수행할 수 있다. 결과적으로, 회로(904)를 오동작이 저감된 회로로 할 수 있다.
도 41의 (D)는 전압(VNEG)으로 동작하는 회로(906)의 일례, 도 41의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 일례이다.
도 41의 (D)는 백 게이트를 갖는 트랜지스터(912)를 나타낸 것이다. 트랜지스터(912)의 게이트에 공급하는 신호는 예를 들어 전압(VORG)과 전압(VSS)을 바탕으로 생성된다. 이 신호는 트랜지스터(912)를 도통 상태로 하는 동작 시에 전압(VORG), 비도통 상태로 하는 동작 시에 전압(VSS)을 바탕으로 생성된다. 또한, 트랜지스터(912)의 백 게이트에 공급되는 신호는 전압(VNEG)을 바탕으로 생성된다. 전압(VNEG)은 도 41의 (E)에 나타낸 바와 같이 전압(VSS)(GND)보다 작다. 그러므로, 트랜지스터(912)의 문턱 전압은 플러스로 시프트하도록 제어할 수 있다. 따라서, 트랜지스터(912)를 더 확실하게 비도통 상태로 할 수 있으며, 소스(S)와 드레인(D) 사이에 흐르는 전류를 작게 할 수 있다. 결과적으로, 회로(906)를, 오동작이 저감되고 또한 저소비 전력화가 도모된 회로로 할 수 있다.
또한, 전압(VNEG)은 트랜지스터(912)의 백 게이트에 직접 공급하는 구성으로 하여도 좋다. 또는, 전압(VORG)과 전압(VNEG)을 바탕으로 트랜지스터(912)의 게이트에 공급하는 신호를 생성하고 이 신호를 트랜지스터(912)의 백 게이트에 공급하는 구성으로 하여도 좋다.
또한, 도 42의 (A), (B)에는 도 41의 (D), (E)의 변형예를 나타내었다.
도 42의 (A)에 나타낸 회로도에는 전압 생성 회로(905)와 회로(906) 사이에 제어 회로(921)에 의하여 도통 상태를 제어할 수 있는 트랜지스터(922)를 나타내었다. 트랜지스터(922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(921)가 출력하는 제어 신호(SBG)는 트랜지스터(922)의 도통 상태를 제어하는 신호이다. 또한, 회로(906)가 갖는 트랜지스터(912A), 트랜지스터(912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 42의 (B)의 타이밍 차트에는 제어 신호(SBG)의 전위의 변화를 나타내고, 트랜지스터(912A), 트랜지스터(912B)의 백 게이트의 전위의 상태를 노드(NBG)의 전위의 변화로 나타내었다. 제어 신호(SBG)가 고레벨일 때 트랜지스터(922)가 도통 상태가 되고, 노드(NBG)의 전압이 전압(VNEG)이 된다. 그 후, 제어 신호(SBG)가 저레벨일 때 노드(NBG)가 전기적으로 플로팅이 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 전류가 작다. 그러므로, 노드(NBG)가 전기적으로 플로팅이어도 일단 공급한 전압(VNEG)을 유지할 수 있다.
또한, 도 43의 (A)에는 상술한 전압 생성 회로(903)에 적용 가능한 회로 구성의 일례를 나타내었다. 도 43의 (A)에 나타낸 전압 생성 회로(903)는 다이오드(D1)~다이오드(D5), 용량 소자(C1)~용량 소자(C5), 및 인버터(INV)를 갖는 5단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1)~용량 소자(C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 전압으로 하면 클록 신호(CLK)를 공급함으로써 전압(VORG)의 5배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 다이오드(D1)~다이오드(D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다.
또한, 도 43의 (B)에는 상술한 전압 생성 회로(905)에 적용 가능한 회로 구성의 일례를 나타내었다. 도 43의 (B)에 나타낸 전압 생성 회로(905)는 다이오드(D1)~다이오드(D5), 용량 소자(C1)~용량 소자(C5), 및 인버터(INV)를 갖는 4단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1)~용량 소자(C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 전압으로 하면 클록 신호(CLK)를 공급함으로써 그라운드, 즉, 전압(VSS)에서 전압(VORG)의 4배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다. 또한, 다이오드(D1)~다이오드(D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VNEG)을 얻을 수 있다.
또한, 상술한 전압 생성 회로(903)의 회로 구성은 도 43의 (A)에 나타낸 회로도의 구성에 한정되지 않는다. 전압 생성 회로(903)의 변형예를 도 44의 (A)~(C), 도 45의 (A), (B)에 도시하였다.
도 44의 (A)에 나타낸 전압 생성 회로(903A)는 트랜지스터(M1)~트랜지스터(M10), 용량 소자(C11)~용량 소자(C14), 및 인버터(INV1)를 갖는다. 클록 신호(CLK)는 트랜지스터(M1)~트랜지스터(M10)의 게이트에 직접, 또는 인버터(INV1)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써 전압(VORG)의 4배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다. 도 44의 (A)에 나타낸 전압 생성 회로(903A)는 트랜지스터(M1)~트랜지스터(M10)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C11)~용량 소자(C14)에 유지된 전하의 누출을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한, 도 44의 (B)에 나타낸 전압 생성 회로(903B)는 트랜지스터(M11)~트랜지스터(M14), 용량 소자(C15), 용량 소자(C16), 및 인버터(INV2)를 갖는다. 클록 신호(CLK)는 트랜지스터(M11)~트랜지스터(M14)의 게이트에 직접, 또는 인버터(INV2)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써 전압(VORG)의 2배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 도 44의 (B)에 나타낸 전압 생성 회로(903B)는 트랜지스터(M11)~트랜지스터(M14)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C15), 용량 소자(C16)에 유지된 전하의 누출을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한, 도 44의 (C)에 나타낸 전압 생성 회로(903C)는 인덕터(I11), 트랜지스터(M15), 다이오드(D6), 및 용량 소자(C17)를 갖는다. 트랜지스터(M15)는 제어 신호(EN)에 의하여 도통 상태가 제어된다. 제어 신호(EN)에 의하여 전압(VORG)이 승압된 전압(VPOG)을 얻을 수 있다. 도 44의 (C)에 나타낸 전압 생성 회로(903C)는 인덕터(I11)를 사용하여 전압의 승압을 행하기 때문에 변환 효율이 높은 전압의 승압을 행할 수 있다.
또한, 도 45의 (A)에 도시된 전압 생성 회로(903D)는, 도 43의 (A)에 도시된 전압 생성 회로(903)의 다이오드(D1)~다이오드(D5)를, 다이오드 접속한 트랜지스터(M16)~트랜지스터(M20)로 치환한 구성에 상당한다. 도 45의 (A)에 도시된 전압 생성 회로(903D)는 트랜지스터(M16)~트랜지스터(M20)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어, 용량 소자(C1)~용량 소자(C5)에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한, 도 45의 (B)에 도시된 전압 생성 회로(903E)는, 도 45의 (A)에 도시된 전압 생성 회로(903D)의 트랜지스터(M16)~트랜지스터(M20)를, 백 게이트를 갖는 트랜지스터(M21)~트랜지스터(M25)로 치환한 구성에 상당한다. 도 45의 (B)에 도시된 전압 생성 회로(903E)에서는, 백 게이트에 게이트와 같은 전압을 공급할 수 있기 때문에, 트랜지스터를 흐르는 전류량을 증가시킬 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한, 전압 생성 회로(903)의 변형예는, 도 43의 (B)에 도시된 전압 생성 회로(905)에도 적용할 수 있다. 이 경우의 회로도의 구성을 도 46의 (A)~(C) 및 도 47의 (A), (B)에 도시하였다. 도 46의 (A)에 도시된 전압 생성 회로(905A)는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 3배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다. 또한 도 46의 (B)에 도시된 전압 생성 회로(905B)는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 2배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다.
도 46의 (A)~(C), 도 47의 (A), (B)에 도시된 전압 생성 회로(905A)~전압 생성 회로(905E)는, 도 44의 (A)~(C), 도 45의 (A), (B)에 도시된 전압 생성 회로(903A)~전압 생성 회로(903E)에서 각 배선에 공급되는 전압, 또는 소자의 배치를 변경한 구성에 상당한다. 도 46의 (A)~(C), 도 47의 (A), (B)에 도시된 전압 생성 회로(905A)~전압 생성 회로(905E)에서는 전압(VSS)으로부터 전압(VNEG)으로의 강압을 효율적으로 도모할 수 있다.
여기까지 설명한 바와 같이 본 실시형태의 구성에서는, 반도체 장치가 갖는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치는 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU의 일례에 대하여 설명한다.
＜CPU의 구성＞
도 48은 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다. 아래에 기재되는 CPU의 구성은 예를 들어 도 16에 도시된 반도체 장치 등을 사용하여 형성할 수 있다.
도 48에 도시된 CPU는, 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit: 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖는다. 기판(1190)에는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공되어도 좋다. 물론, 도 48에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 48에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하고 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수를, 예를 들어, 8비트, 16비트, 32비트, 또는 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)를 바탕으로 내부 클럭 신호를 생성하는 내부 클럭 생성부(CLK2)를 구비하며, 내부 클럭 신호(CLK2)를 상기 각종 회로에 공급한다.
도 48에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 48에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되면, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 수행된다. 용량 소자에 의한 데이터의 유지가 선택되면, 용량 소자에 대한 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 49는 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 일례이다. 기억 소자(1200)는 전원 차단으로 인하여 기억 데이터가 휘발되는 회로(1201), 전원이 차단되어도 기억 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등 기타 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)를 하나의 도전형(예를 들어, n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고, 스위치(1204)를 하나의 도전형과 반대의 도전형(예를 들어, p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성한 예를 설명한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 그 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)이 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(m1)로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다.
또한, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써, 용량 소자(1207) 및 용량 소자(1208)를 생략할 수도 있다.
트랜지스터(1209)의 게이트에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 그들 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되며, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때, 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 49에는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 경우의 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 49에는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 경우의 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 이 노드에 입력할 수 있다.
또한, 도 49에서, 기억 소자(1200)에 사용되는 트랜지스터들 중 트랜지스터(1209) 외의 트랜지스터는 산화물 반도체 외의 반도체로 이루어지는 막, 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를, 산화물 반도체에 채널이 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 외에도, 산화물 반도체에 채널이 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 외의 반도체로 이루어지는 층, 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 49에서의 회로(1201)에는, 예를 들어, 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어, 인버터나 클럭드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은, 회로(1202)에 제공된 용량 소자(1208)에 의하여 회로(1201)에 기억된 데이터를 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 매우 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되는 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압의 공급이 재개된 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호에 따라 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)가 결정되고, 회로(1202)로부터 판독할 수 있다. 따라서, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되더라도, 원래의 신호를 정확하게 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 짧은 시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간이어도 전원을 정지할 수 있기 때문에, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF(Radio Frequency) 디바이스에 응용할 수도 있다.
본 실시형태에 기재되는 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 이용한 촬상 장치의 일례에 대하여 설명한다.
＜촬상 장치＞
아래에서는, 본 발명의 일 형태에 따른 촬상 장치에 대하여 설명한다.
도 50의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 평면도이다. 촬상 장치(200)는 화소부(210)와, 화소부(210)를 구동하기 위한 주변 회로(260)와, 주변 회로(270), 주변 회로(280), 및 주변 회로(290)를 갖는다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형태로 배치된 복수의 화소(211)를 갖는다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에서, 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 등의 모두를 가리켜 "주변 회로" 또는 "구동 회로"라고 부르는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출광(P1)을 방사할 수 있다.
또한, 주변 회로는 적어도 논리 회로, 스위치, 버퍼, 증폭 회로, 또는 변환 회로 중 하나를 갖는다. 또한, 주변 회로는, 화소부(210)를 형성하는 기판 위에 형성되어도 좋다. 또한, 주변 회로의 일부 또는 전체에 IC칩 등의 반도체 장치를 사용하여도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 중 어느 하나 이상을 생략하여도 좋다.
또한, 도 50의 (B)에 도시된 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에, 화소(211)를 기울여 배치하여도 좋다. 화소(211)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이로써, 촬상 장치(200)에서의 촬상의 품질을 더 높일 수 있다.
＜화소의 구성예 1＞
촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하고, 각 부화소(212)에 특정한 파장 대역의 광을 투과하는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 구현하기 위한 정보를 취득할 수 있다.
도 51의 (A)는 컬러 화상을 취득하기 위한 화소(211)의 일례를 도시한 평면도이다. 도 51의 (A)에 도시된 화소(211)는 적색(R)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212R)"라고도 함), 녹색(G)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212G)"라고도 함), 및 청색(B)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212B)"라고도 함)를 갖는다. 부화소(212)는, 포토센서로서 기능시킬 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는, 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각이 독립된 배선(253)에 접속되어 있다. 또한, 본 명세서 등에서, 예를 들어, n번째 행의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 배선(248[n]) 및 배선(249[n])이라고 기재하였다. 또한, 예를 들어, m번째 열의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재하였다. 또한, 도 51의 (A)에서, m번째 열의 화소(211)가 갖는 부화소(212R)에 접속되는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속되는 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속되는 배선(253)을 배선(253[m]B)이라고 기재하였다. 부화소(212)는, 상기 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는 인접한 화소(211)들에서, 같은 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)끼리가 스위치를 통하여 전기적으로 접속되는 구성을 갖는다. 도 51의 (B)에 n행(n은 1 이상 p 이하의 정수) m열(m은 1 이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와, 상기 화소(211)에 인접한 n+1행 m열에 배치된 화소(211)가 갖는 부화소(212)의 접속의 예를 도시하였다. 도 51의 (B)에서, n행 m열에 배치된 부화소(212R)와, n+1행 m열에 배치된 부화소(212R)가 스위치(201)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212G)와, n+1행 m열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212B)와, n+1행 m열에 배치된 부화소(212B)가 스위치(203)를 통하여 접속되어 있다.
또한, 부화소(212)에 사용하는 컬러 필터는, 적색(R), 녹색(G), 및 청색(B)에 한정되지 않고, 각각 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3종류의 상이한 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 풀 컬러의 화상을 취득할 수 있다.
또는, 각각 적색(R), 녹색(G), 및 청색(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 황색(Y)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 또는, 각각 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 청색(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 하나의 화소(211)에 4종류의 상이한 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 취득한 화상의 색 재현성을 더 높일 수 있다.
또한, 예를 들어, 도 51의 (A)에서, 적색의 파장 대역의 광을 검출하는 부화소(212), 녹색의 파장 대역의 광을 검출하는 부화소(212), 및 청색의 파장 대역의 광을 검출하는 부화소(212)의 화소수의 비(또는 수광 면적의 비)는 1:1:1이 아니어도 된다. 예를 들어, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열로 하여도 좋다. 또는, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
또한, 화소(211)에 제공하는 부화소(212)는 하나여도 좋지만 2개 이상인 것이 바람직하다. 예를 들어, 같은 파장 대역의 광을 검출하는 부화소(212)를 2개 이상 제공함으로써, 중복성(redundancy)을 높여 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하여 적외광을 투과하는 IR(IR: Infrared) 필터를 사용함으로써, 적외광을 검출하는 촬상 장치(200)를 구현할 수 있다.
또한, ND(ND: Neutral Density) 필터(감광(減光) 필터)를 사용함으로써, 광전 변환 소자(수광 소자)에 대광량의 광이 입사하였을 때 발생되는 출력 포화를 방지할 수 있다. 감광량이 상이한 ND 필터를 조합하여 사용함으로써, 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 외에, 화소(211)에 렌즈를 제공하여도 좋다. 여기서, 도 52의 단면도를 사용하여, 화소(211), 필터(254), 및 렌즈(255)의 배치의 예를 설명한다. 렌즈(255)를 제공함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 52의 (A)에 도시된 바와 같이, 화소(211)에 형성된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광(256)를 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
단, 일점쇄선으로 둘러싸인 영역에 도시된 바와 같이, 화살표로 나타낸 광(256)의 일부가 배선(257)의 일부에 의하여 차광되는 경우가 있다. 따라서, 도 52의 (B)에 도시된 바와 같이, 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 배치함으로써 광전 변환 소자(220)에서 광(256)이 효율적으로 수광되는 구조로 하는 것이 바람직하다. 광전 변환 소자(220) 측으로부터 광(256)을 광전 변환 소자(220)로 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 52에 도시된 광전 변환 소자(220)로서, pn형 접합 또는 pin형 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
또한, 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질에는, 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금 등이 있다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 가시광, 자외광, 및 적외광에 더하여, X선이나 감마선 등 폭넓은 파장 대역에 걸친 광 흡수 계수를 갖는 광전 변환 소자(220)를 구현할 수 있다.
여기서, 촬상 장치(200)가 갖는 하나의 화소(211)는, 도 51에 도시된 부화소(212)에 더하여, 제 1 필터를 갖는 부화소(212)를 가져도 좋다.
＜화소의 구성예 2＞
아래에서는, 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 구성하는 일례에 대하여 설명한다. 각 트랜지스터는 상기 실시형태에 기재된 것과 마찬가지의 트랜지스터를 사용할 수 있다.
도 53은 촬상 장치를 구성하는 소자의 단면도이다. 도 53에 도시된 촬상 장치는 실리콘 기판(300)에 제공된 실리콘을 사용한 트랜지스터(351), 트랜지스터(351) 위에 적층되어 배치된 산화물 반도체를 사용한 트랜지스터(352) 및 트랜지스터(353), 그리고, 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함한다. 각 트랜지스터 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371)과 전기적으로 접속된다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)와 전기적으로 접속된다.
또한, 촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(310)과, 층(310)과 접촉되도록 제공되고 배선(371)을 갖는 층(320)과, 층(320)과 접촉되도록 제공되고 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330)과, 층(330)과 접촉되도록 제공되고 배선(372) 및 배선(373)을 갖는 층(340)을 갖는다.
또한, 도 53의 단면도의 일례는 실리콘 기판(300)에서 트랜지스터(351)가 형성된 면과 반대 면에 포토다이오드(360)의 수광면을 갖는 구성을 도시한 것이다. 이 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 따라서, 개구율이 높은 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 같게 할 수도 있다.
또한, 산화물 반도체를 사용한 트랜지스터만을 사용하여 화소를 구성하는 경우에는, 층(310)을 산화물 반도체를 사용한 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(310)을 생략하여 산화물 반도체를 사용한 트랜지스터만으로 화소를 구성하여도 좋다.
또한, 실리콘 기판(300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(300) 대신에 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 갖는 기판을 사용할 수도 있다.
여기서, 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(310)과, 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330) 사이에는 절연체(380)가 제공된다. 단, 절연체(380)의 위치는 한정되지 않는다. 또한, 절연체(380) 아래에 절연체(379)가 제공되고, 절연체(380) 위에 절연체(381)가 제공된다. 여기서, 절연체(379)는 도 16에 도시된 절연체(110)에 대응하고, 절연체(380)는 도 16에 도시된 절연체(61)에 대응하고, 절연체(381)는 도 16에 도시된 절연체(67)에 대응한다.
절연체(379)~절연체(380)에 제공된 개구에 도전체(390a)~도전체(390e)가 제공되어 있다. 도전체(390a), 도전체(390b), 및 도전체(390e)는 도 16에 도시된 도전체(121a) 및 도전체(122a) 등과 대응하며, 플러그 및 배선으로서 기능한다. 또한, 도전체(390c)는 도 16에 도시된 도전체(62a) 및 도전체(62b)와 대응하며, 트랜지스터(353)의 백 게이트로서 기능한다. 또한, 도전체(390d)는 도 16에 도시된 도전체(62a) 및 도전체(62b)와 대응하며, 트랜지스터(352)의 백 게이트로서 기능한다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단(終端)시켜 트랜지스터(351)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(352) 및 트랜지스터(353) 등의 근방에 제공되는 절연체 내의 수소는, 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 된다. 따라서, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터의 위층에 산화물 반도체를 사용한 트랜지스터를 적층하여 제공하는 경우, 이들 사이에 수소를 차단하는 기능을 갖는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380)보다 아래에 수소를 가둠으로써, 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380)보다 아래층으로부터 절연체(380)보다 위층으로 수소가 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 향상시킬 수 있다. 또한, 도전체(390a), 도전체(390b), 및 도전체(390e)가 형성됨으로써, 절연체(380)에 형성되어 있는 비어 홀을 통하여 위층으로 수소가 확산되는 것도 억제할 수 있기 때문에 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 향상시킬 수 있다.
또한, 도 53의 단면도에서, 층(310)에 제공되는 포토다이오드(360)와 층(330)에 제공되는 트랜지스터를 중첩하도록 형성할 수 있다. 이로써, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 촬상 장치의 일부 또는 전부를 만곡시켜도 좋다. 촬상 장치를 만곡시킴으로써, 상면만곡(像面彎曲)이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 쉽게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈의 수를 줄일 수 있기 때문에, 촬상 장치를 사용한 전자 기기 등의 소형화나 경량화를 구현할 수 있다. 또한, 촬상되는 화상의 품질을 향상시킬 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 이용한 전자 기기에 대하여 설명한다.
＜전자 기기＞
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 또는 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용될 수 있다. 이 외에도 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 게임기(휴대형 게임기를 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오 및 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 54에 도시하였다.
도 54의 (A)에 도시된 휴대형 게임기는 하우징(1901), 표시부(1903), 마이크로폰(1905), 스피커(1906), 조작 키(1907) 등을 갖는다. 또한, 도 54의 (A)에 도시된 휴대형 게임기는 하나의 표시부(1903)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다. 예를 들어, 복수의 표시부를 갖는 구성으로 하여도 좋다. 또한, 표시부(1903)를 조작하기 위한 스타일러스를 부속하여도 좋다.
도 54의 (B)에 도시된 휴대 정보 단말은 제 1 하우징(1911), 제 2 하우징(1912), 제 1 표시부(1913), 제 2 표시부(1914), 접속부(1915), 및 조작 키(1916) 등을 갖는다. 제 1 표시부(1913)는 제 1 하우징(1911)에 제공되어 있고, 제 2 표시부(1914)는 제 2 하우징(1912)에 제공되어 있다. 그리고, 제 1 하우징(1911) 및 제 2 하우징(1912)은 접속부(1915)에 의하여 접속되어 있고, 제 1 하우징(1911)과 제 2 하우징(1912) 사이의 각도는 접속부(1915)에 의하여 변경할 수 있다. 제 1 표시부(1913)에 표시되는 영상을 접속부(1915)에서의 제 1 하우징(1911)과 제 2 하우징(1912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(1913) 및 제 2 표시부(1914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또한, 위치 입력 장치로서의 기능은 포토센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공하는 것에 의해서도 부가할 수 있다.
도 54의 (C)에 도시된 노트북형 퍼스널 컴퓨터는 하우징(1921), 표시부(1922), 키보드(1923), 및 포인팅 디바이스(1924) 등을 갖는다.
도 54의 (D)에 도시된 전기 냉동 냉장고는 하우징(1931), 냉장실용 문(1932), 및 냉동실용 문(1933) 등을 갖는다.
도 54의 (E)에 도시된 비디오 카메라는 제 1 하우징(1941), 제 2 하우징(1942), 표시부(1943), 조작 키(1944), 렌즈(1945), 및 접속부(1946) 등을 갖는다. 조작 키(1944) 및 렌즈(1945)는 제 1 하우징(1941)에 제공되어 있고, 표시부(1943)는 제 2 하우징(1942)에 제공되어 있다. 그리고, 제 1 하우징(1941)과 제 2 하우징(1942)은 접속부(1946)에 의하여 접속되어 있고, 제 1 하우징(1941)과 제 2 하우징(1942) 사이의 각도는 접속부(1946)에 의하여 변경할 수 있다. 표시부(1943)에 표시되는 영상을 접속부(1946)에서의 제 1 하우징(1941)과 제 2 하우징(1942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 54의 (F)에 도시된 자동차는 차체(1951), 차륜(1952), 대시보드(1953), 및 라이트(1954) 등을 갖는다.
또한, 본 실시형태에서 본 발명의 일 형태에 대하여 설명하였다. 단, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 등에서는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정된 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는, 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다. 또한, 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 상술한 실시형태에 기재된 방법을 사용하여 배선과 플러그를 제작하여 주사형 전자 현미경(Scanning Electron Microscope:SEM), 및 주사 투과형 전자 현미경(STEM: Scaning Transmission Electron Microscope)을 사용하여 관찰한 결과에 대하여 설명한다.
본 실시예에서는 텅스텐막, 산화 실리콘막, 산화 알루미늄막, 산화질화 실리콘막의 순서로 적층한 적층막에 에칭 처리를 행하여 개구를 형성하고, 이 개구에 질화 탄탈럼막, 질화 타이타늄막, 텅스텐막의 순서로 적층한 적층막을 매립하여 시료를 제작하였다.
이하, 본 실시형태에서 사용한 시료(1A) 및 시료(1B)의 제작 공정에 대하여 설명한다. 또한, 시료(1A)와 시료(1B)는 질화 탄탈럼막의 성막 방법만이 상이하다. 시료(1A)에서는 스퍼터법을 이용하여 질화 탄탈럼막의 성막을 수행하고, 시료(1B)에서는 콜리메이트 스퍼터법을 이용하여 질화 탄탈럼막의 성막을 수행하였다.
먼저, 실리콘 기판을 준비하고, 실리콘 기판을 HCl 분위기에서 열 처리를 수행하고, 막 두께 100nm가 되도록 열산화 실리콘막을 성막하였다.
다음에, 열산화 실리콘막 위에 스퍼터링법을 이용하여 막 두께 50nm가 되도록 텅스텐막(이하, 도면 중에서 W라고 표기함)을 성막하였다.
다음에, 텅스텐막 위에 PECVD법을 이용하여 막 두께 200nm가 되도록 산화 실리콘막(이하, 도면 중에서 SiOx라고 표기함)을 성막하였다. 산화 실리콘막의 성막은 성막 가스 유량을 TEOS 가스 15sccm, 산소 가스 750sccm로 하여 수행하였다.
다음에, 산화 실리콘 위에 스퍼터링법을 이용하여 막 두께 30nm가 되도록 산화 알루미늄막(이하, 도면 중에서 AlOx라고 표기함)을 성막하였다. 산화 알루미늄막의 성막은 산화 알루미늄 타깃을 사용하여 아르곤 가스 유량 25sccm, 산소 가스 유량 25sccm, RF 전원의 전력 2.5kW, 압력 0.4Pa, 기판 온도 250℃로 하여 수행하였다.
다음에, 산화 알루미늄막 위에 PECVD법을 이용하여 막 두께 100nm가 되도록 산화질화 실리콘막(이하, 도면 중에서 SiON이라고 표기함)을 성막하였다. 산화질화 실리콘막의 성막은 성막 가스 유량을 SiH4 가스 5sccm, N2O 가스 1000sccm로 하여 수행하였다.
다음에, 산화질화 실리콘막 위에 스퍼터링법을 이용하여 막 두께 30nm가 되도록 하드 마스크 재료가 되는 텅스텐막을 성막하였다.
다음에, 하드 마스크 재료가 되는 텅스텐막 위에 유기 도포막을 도포하고, 그 위에 레지스트 재료를 도포하였다. 이 레지스트 재료에 전자 빔을 이용한 리소그래피법을 수행하여 레지스트 마스크를 형성하였다. 이 레지스트 마스크를 사용하여 유기 도포막과 하드 마스크 재료가 되는 텅스텐막에 드라이 에칭을 수행하고, 하드 마스크(이하, 도면 중에서 HM-W라고 표기함)를 형성하였다. 드라이 에칭은 ICP 에칭 장치를 사용하여 수행하고, 에칭 조건은 Cl2 가스 유량 60sccm, CF4 가스 유량 40sccm, 코일형 전극에 인가되는 고주파 전력 2000W, 기판 측의 전극에 인가되는 고주파 전력 50W, 압력 0.67Pa, 처리 시간 20sec로 하였다. 드라이 에칭 후, 애싱을 수행하여 레지스트 마스크 및 유기 도포막을 제거하였다.
다음에, 하드 마스크를 덮도록 산화질화 실리콘막 위에 유기 도포막을 도포하고, 그 위에 레지스트 재료를 도포하였다. 이 레지스트 재료에 전자 빔을 이용한 리소그래피법을 수행하여 레지스트 마스크(이하, 도면 중에서 Resist라고 표기함)를 형성하였다. 이 공정은 상술한 실시형태에서 도 1의 (C), (D)에 기재된 공정에 대응한다.
이 공정의 단면 SEM 이미지(배율 150000배)를 도 55의 (A)에 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 도 55의 (A)에서도 도 1의 (C), (D)와 마찬가지로 하드 마스크의 개구의 내측에 레지스트 마스크의 개구가 형성되어 있다.
다음에, 레지스트 마스크를 사용하여 산화질화 실리콘막에 드라이 에칭을 수행하여 산화질화 실리콘막에 홀 형상의 개구를 형성하였다. 이 공정은 상술한 실시형태에서, 도 2의 (A), (B)에 기재된 공정에 대응한다.
드라이 에칭은 CCP 에칭 장치를 사용하여 제 1 에칭 조건, 제 2 에칭 조건의 순서로 수행하였다. 제 1 에칭 조건은 CF4 가스 유량 100sccm, 상부 전극에 인가되는 고주파 전력 1000W, 하부 전극에 인가되는 고주파 전력 100W, 압력 6.5Pa, 처리 시간 15sec로 하였다. 제 1 에칭 조건을 사용한 에칭에 의하여 유기 도포막을 제거할 수 있다. 제 2 에칭 조건은 C4F6 가스 유량 22sccm, O2 가스 유량 30sccm, Ar 가스 유량 800sccm, 상부 전극에 인가되는 고주파 전력 500W, 하부 전극에 인가되는 고주파 전력 1150W, 압력 3.3Pa, 처리 시간 25sec로 하였다. 제 2 에칭 조건을 사용한 에칭에 의하여 산화질화 실리콘을 제거할 수 있다.
상기 공정의 단면 SEM 이미지(배율 150000배)를 도 55의 (B)에 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 도 55의 (B)에서도 도 2의 (A), (B)와 마찬가지로 산화질화 실리콘막에 개구가 형성되어 있는 모습이 관찰된다.
다음에, 레지스트 마스크를 사용하여, 산화 알루미늄막에 드라이 에칭을 수행하여 산화 알루미늄막에 홀 형상의 개구를 형성하였다. 이 공정은 상술한 실시형태에서 도 2의 (C), (D)에 기재된 공정에 대응한다.
드라이 에칭은 CCP 에칭 장치를 사용하여 제 3 에칭 조건으로 수행하였다. 제 3 에칭 조건은 CHF3 가스 유량 50sccm, Ar 가스 유량 275sccm, 상부 전극에 인가되는 고주파 전력 300W, 하부 전극에 인가되는 고주파 전력 1200W, 압력 2.6Pa, 처리 시간 30sec로 하였다. 제 3 에칭 조건을 사용한 에칭에 의하여 산화 알루미늄막을 제거할 수 있다.
이 공정의 단면 SEM 이미지(배율 150000배)를 도 56의 (A)에 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 도 56의 (A)에서 산화 알루미늄막에 개구가 형성되어 있는 모습이 관찰된다. 또한, 산화 실리콘막의 상부도 에칭되어 있기 때문에 도 5의 (A)에 도시된 상태가 되어 있다.
다음에, 애싱을 수행하여 레지스트 마스크를 제거하였다. 이 공정은 상술한 실시형태에서, 도 3의 (A), (B)에 기재된 공정에 대응한다.
애싱은 CCP 에칭 장치를 사용하여 산소 가스 유량 200sccm, 상부 전극에 인가되는 고주파 전력 500W, 하부 전극에 인가되는 고주파 전력 100W, 압력 2.0Pa, 처리 시간 20sec의 조건으로 수행하였다.
이 공정의 단면 SEM 이미지(배율 150000배)를 도 56의 (B)에 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 도 56의 (B)에 도시된 바와 같이, 산화질화 실리콘막의 개구의 상부의 가장자리를 둘러싸도록 도 5의 (B), (C)에 도시된 바와 같은 부생성물이 형성되어 있는 것이 관찰되었다.
다음에, 하드 마스크를 사용하여 산화질화 실리콘막, 산화 알루미늄막 및 산화 실리콘에 드라이 에칭을 수행하여 이들 적층막에 개구를 형성하였다. 이 공정은 상술한 실시형태에서 도 3의 (C), (D)에 기재된 공정에 대응한다.
드라이 에칭은 CCP 에칭 장치를 사용하여 제 4 에칭 조건으로 수행하였다. 제 4 에칭 조건은 C4F6 가스 유량 22sccm, O2 가스 유량 30sccm, Ar 가스 유량 800sccm, 상부 전극에 인가되는 고주파 전력 500W, 하부 전극에 인가되는 고주파 전력 1150W, 압력 3.3Pa, 처리 시간 25sec로 하였다.
또한, 제 4 에칭 조건으로 드라이 에칭을 수행한 후에 산소 분위기에서 플라스마 처리를 수행하고, 상기 에칭 시에 발생하는 잔류물 등을 제거하였다. 이 플라스마 처리는 CCP 에칭 장치를 사용하여 산소 가스 유량 200sccm, 상부 전극에 인가되는 고주파 전력 500W, 하부 전극에 인가되는 고주파 전력 100W, 압력 2.6Pa, 처리 시간 10sec의 조건으로 수행하였다. 또한, 상기 제 1 에칭 조건을 사용한 드라이 에칭 처리로부터 상기 플라스마 처리까지, 시료(1A) 및 시료(1B)는 대기 분위기에 노출되지 않고 연속적으로 처리를 수행한다.
이 공정의 단면 SEM 이미지(배율 150000배)를 도 57의 (A)에 도시하고, 또한, 조감도의 SEM 이미지(배율 100000배)를 도 57의 (B)에 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 도 57의 (A)에서도 도 3의 (C), (D)와 마찬가지로 개구의 내벽은 테이퍼 형상을 갖고, 도 56의 (B)에서 보인 부생성물은 제거되고, 개구의 가장자리의 상부가 둥그스름한 형상을 갖는다.
또한, 시료(1A) 및 시료(1B)의 제작 공정과 같은 공정으로 적층막을 가공한 시료(1C)와, 제 4 에칭 조건만을 시료(1C)에서 변경한 시료(1D)에 대하여 비교한 결과에 대하여 설명한다. 시료(1C)의 단면 SEM 이미지(배율 150000배)를 도 58의 (A)에, 시료(1D)의 단면 SEM 이미지(배율 150000배)를 도 58의 (B)를 도시하였다. 또한, 단면 SEM 이미지의 촬영은 SU8030(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다.
시료(1D)에서는 제 4 에칭 조건 대신에 제 5 에칭 조건으로 CCP 에칭 장치를 사용하여 드라이 에칭을 수행하였다. 제 5 에칭 조건은 C4F8 가스 유량 12sccm, CF4 가스 유량 56sccm, O2 가스 유량 3sccm, Ar 가스 유량 75sccm, 상부 전극에 인가되는 고주파 전력 800W, 하부 전극에 인가되는 고주파 전력 150W, 압력 10.6Pa, 처리 시간 35sec로 하였다.
여기서, 도 58의 (A)에 도시된 시료(1C)에서는, 비어 홀로서 기능하는 개구의 내벽은 테이퍼 형상을 갖고, 텅스텐막에 대한 경사가 약 77°였다. 또한, 도 58의 (A)에서는 도 56의 (B)에서 보인 부생성물은 제거되고, 개구의 가장자리의 상부가 둥그스름한 형상을 갖는다.
이에 대하여, 도 58의 (B)에 도시된 시료(1D)에서는 비어 홀로서 기능하는 개구의 내벽은 실질적으로 수직으로 가파른 형상을 갖고, 텅스텐막에 대한 경사가 약 88°였다. 도 58의 (B)에서는 도 56의 (B)에서 보인 부생성물은 아직 잔존하고 있다.
여기서, 시료(1C)에 사용한 제 4 에칭 조건으로는 AlOx의 에칭 레이트에 대한 SiOx의 에칭 레이트의 비가 4.3이고, 시료(1D)에 사용한 제 5 에칭 조건으로는 AlOx의 에칭 레이트에 대한 SiOx의 에칭 레이트의 비가 8.3이었다.
따라서, 비어 홀로서 기능하는 개구의 내벽을 테이퍼 형상으로 하고, 개구의 가장자리의 상부에 형성된 부생성물을 제거하기 위해서는 상기 드라이 에칭에서 AlOx의 에칭 레이트에 대한 SiOx의 에칭 레이트를 지나치게 크게 하지 않는 것이 바람직하다고 추측된다. 예를 들어, SiOx의 에칭 레이트가 AlOx의 에칭 레이트의 8배 이하, 바람직하게는 6배 이하, 더 바람직하게는 4배 이하로 하면 좋다고 생각된다.
다음에, 적층막에 형성된 개구 내에 질화 탄탈럼막을 성막하였다. 여기서, 시료(1A)는 스퍼터법을 이용하여 질화 탄탈럼막을 성막하고, 시료(1B)는 콜리메이트 스퍼터법을 이용하여 질화 탄탈럼막을 성막하였다.
시료(1A)에서는 질화 탄탈럼막의 성막은 탄탈럼 타깃을 사용하여 아르곤 가스 유량 50sccm, 질소 가스 유량 10sccm, DC 전원의 전력 1.0kW, 압력 0.6Pa로 하여 수행하였다.
시료(1B)에서는 질화 탄탈럼막의 성막은 탄탈럼 타깃을 사용하여 아르곤 가스 유량 40sccm, 질소 가스 유량 10sccm, DC 전원의 전력 2.0kW, 압력 0.7Pa로 하여 수행하였다. 시료(1B)에서는 타깃과 기판 사이에 콜리메이터를 설치하고 성막을 수행하였다.
다음에, 적층막에 형성된 개구 내에 ALD법을 이용하여 질화 탄탈럼막 위로부터 질화 타이타늄막을 성막하였다. 질화 타이타늄막의 성막은 기판 온도 412℃, 압력 667Pa로서 TiCl4 가스를 0.05초 도입하고, 0.2초 N2로 퍼지(purging)하고, NH3 가스를 0.3초 도입하고, 0.3초 N2로 퍼지하는 공정을 1사이클로 하고, 이 사이클을 반복하였다. 여기서, TiCl4 가스는 유량 50sccm로 도입하고, NH3 가스는 유량 2700sccm로 도입하였다. 또한, 상기 성막 중, TiCl4 가스 측의 가스관으로부터 N2 가스를 유량 4500sccm로 도입하고, NH3 가스 측의 가스관으로부터 N2 가스를 유량 4000sccm로 도입하였다.
다음에, 적층막에 형성된 개구 내를 매립하도록 메탈 CVD법을 이용하여 질화 타이타늄막 위에 텅스텐막을 성막하였다. 이 공정은 상술한 실시형태에서 도 4의 (A), (B)에 기재된 공정에 대응한다. 또한, 본 공정으로 성막한 질화 탄탈럼막 및 질화 타이타늄막은 도 4의 (A)에 도시된 도전체(20)에 대응하고, 텅스텐막은 도전체(21)에 대응한다. 메탈 CVD법에 의한 텅스텐막의 성막은 이하의 3개의 단계에 나눠 수행하였다.
1단계에서는 WF6 가스 유량 160sccm, SiH4 유량 400sccm, Ar 가스 유량 6000sccm, N2 가스 유량 2000sccm, 스테이지 이(裏)측용 Ar 가스 유량 4000sccm, 압력 1000Pa, 기판 온도 390℃로 하고, 3사이클로 3nm 성막하였다.
2단계에서는 WF6 가스 유량 250sccm, H2 가스 유량 4000sccm 및 1700sccm(가스 라인을 2계통으로 나눠 사용), Ar 가스 유량 2000sccm, N2 가스 유량 2000sccm, 스테이지 이측용 Ar 가스 유량 4000sccm, 압력 10666Pa, 기판 온도 390℃로 하고, 15sec로 41nm 성막하였다.
3단계에서는 WF6 가스 유량 250sccm, H2 가스 유량 2200sccm 및 1700sccm(가스 라인을 2계통으로 나눠 사용), Ar 가스 유량 2000sccm, N2 가스 유량 200sccm, 스테이지 이측용 Ar 가스 유량 4000sccm, 압력 10666Pa, 기판 온도 390℃로 하고, 막 두께 250nm가 되도록 성막하였다.
다음에, CMP 처리를 수행하여 산화질화 실리콘막, 질화 탄탈럼막, 질화 타이타늄막, 및 텅스텐막의 상부, 그리고 하드 마스크를 제거하였다. 이 공정은 상술한 실시형태에서 도 4의 (C), (D)에 기재된 공정에 대응한다.
이 공정의 시료(1A)의 단면 STEM 이미지(배율 200000배)를 도 59에 도시하였다. 또한, 시료(1B)의 단면 STEM 이미지(배율 250000배)를 도 60에 도시하였다. 또한, 단면 STEM 이미지의 촬상은 HD2300(히타치 하이테크놀로지즈사 제조)을 사용하여 수행하였다. 또한, 도 59 및 도 60에는 개구 하부의 비어 홀로서 기능하는 부분의 저면과 측면, 및 개구 상부의 배선 패턴의 홈으로서 기능하는 부분의 저면과 측면에서의 질화 탄탈럼의 막 두께를 기재하였다.
도 59 및 도 60에 도시된 바와 같이, 질화 탄탈럼막, 질화 타이타늄막, 및 텅스텐막의 적층막은 개구에 대하여 피복성 좋게 성막되어 있다. 특히, 수소 차단성이 높은 질화 탄탈럼막과, 산화 실리콘막, 산화 알루미늄막, 및 산화질화 실리콘막 사이도 틈없이 성막되어 있는 모습이 관찰된다. 이것은, 상술한 바와 같이, 개구의 내벽이 테이퍼 형상을 갖고, 개구의 가장자리의 상부가 둥그스름한 형상을 갖는 형상인 것이 영향을 미친다고 추측된다.
이와 같이 하여, 수소 및 물에 대한 차단성이 높은 산화 알루미늄막을 관통하도록 플러그를 제공함으로써 산화 알루미늄막에 형성된 비어 홀을 플러그를 구성하는 질화 탄탈럼막으로 막을 수 있다. 이에 의하여, 위층과 아래층을 수소 및 물에 대한 차단성이 높은 산화 알루미늄막과 질화 탄탈럼막에 의하여 분단시킬 수 있기 때문에 아래층에 포함되는 수소 및 물이 플러그 또는 플러그가 형성되는 비어 홀을 통하여 위층으로 확산되는 것을 방지할 수 있다. 따라서, 상기 실시형태와 같이, 반도체 기판 위에 산화물 반도체를 갖는 트랜지스터를 제공한 반도체 장치에서 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 할 수 있기 때문에 안정된 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치로 할 수 있다.
또한, 도 59에 도시된 시료(1A)와, 도 60에 도시된 시료(1B)를 비교하면, 시료(1B)가 개구 하부의 비어 홀로서 기능하는 부분의 저면에서의 질화 탄탈럼의 막 두께가 3배 정도 더 두껍게 되어 있는 것을 알 수 있다. 따라서, 콜리메이트법을 이용함으로써, 종횡비가 높으며, 개구 하부의 비어 홀로서 기능하는 부분에 보다 두꺼운 막 두께로 질화 탄탈럼을 성막할 수 있는 것이 나타내어졌다. 이와 같이, 개구의 바닥부에도 질화 탄탈럼을 두꺼운 막 두께로 성막함으로써 아래층으로부터 위층으로 수소가 확산되는 것을 더 방지할 수 있다.
여기까지, 본 실시예에 기재된 구성은 다른 실시예 또는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에서는 시료(2A)~시료(2R)를 제작하여 TDS 평가 및 시트 저항 평가를 수행하였다.
＜1. 각 시료의 구조＞
우선, 각 시료의 구조에 대하여 도 61을 참조하여 설명한다. 또한, 도 61은 실시예의 시료의 구조를 설명하는 단면도이다.
시료(2A)~시료(2Q)는 도 61의 (A)에 도시된 바와 같이, 기판(6001)과, 기판(6001) 위의 절연체(6002)와, 절연체(6002) 위의 절연체(6003)와, 절연체(6003) 위의 도전체(6004)를 갖는다. 또한, 시료(2R)는 도 61의 (B)에 도시된 바와 같이, 기판(6001)과, 기판(6001) 위의 절연체(6002)와, 절연체(6002) 위의 절연체(6003)를 갖는다.
＜2. 각 시료의 제작 방법＞
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
우선, 기판(6001)으로서 실리콘 웨이퍼를 사용하고, 그 위에 절연체(6002)로서 열 산화막을 형성하였다. 절연체(6002)의 형성은 3volume% HCl를 포함하는 산소 분위기에서 950℃의 온도로 수행하고, 막 두께는 100nm로 하였다.
다음에, 절연체(6002) 위에 절연체(6003)로서 플라스마 CVD법에 의하여 280nm의 산화질화 실리콘막을 형성하였다. 성막 가스는 유량 40sccm의 실레인(CF4), 유량 800sccm의 일산화 이질소(N2O), 유량 300sccm의 암모니아(NH4), 및 유량 900sccm의 수소(H2)를 사용하였다. 또한, 반응실의 압력을 160Pa로 하고, 기판 표도를 325℃, 250W의 고주파(RF) 전력을 인가함으로써 성막하였다.
다음에, 시료(2A)~시료(2Q)에 의하여 스퍼터링법을 이용하여 절연체(6003) 위에 도전체(6004)를 성막하였다. 또한, 시료(2R)는 도전체(6004)를 성막하지 않고, 비교예로서 사용하였다. 도전체(6004)로서 질화 탄탈럼을 아래의 표 1에 나타낸 조건으로 각각 성막하였다. 또한, 모든 성막 조건에서 성막 시의 압력은 0.7Pa로 하고, 타깃과 기판 사이의 거리는 60mm로 하였다.
[표 1]
Figure pat00001
상술한 공정에 의하여 본 실시예의 시료(2A)~시료(2R)를 제작하였다.
＜3. 각 시료의 TDS의 측정 결과＞
도전체(6004)의 성막 전력(DC)을 2.0kW로 하여 제작한 상기 시료(2A)~시료(2C), 도전체(6004)의 성막 전력(DC)을 4.0kW로 하여 제작한 상기 시료(2D)~시료(2F), 및 시료(2R)의 TDS의 측정 결과를 도 62에 나타내었다. 또한, 시료(2A)~시료(2C), 또는 시료(2D)~시료(2F)에서는 성막 시의 가스 유량비가 상이하다. 또한, TDS로서는 50℃~600℃의 온도 범위로 하였다. TDS의 측정 대상으로서는 질량 전하비가 2, 및 18, 즉, 수소 분자(H2) 또는 물분자(H2O)에 상당하는 가스의 방출량을 측정한 결과이다.
도 62로부터, 도전체(6004)를 형성함으로써 아래층으로부터 수소가 방출되는 것을 억제할 수 있는 것을 알았다. 또한, 도전체(6004)의 성막 시에 있어서, 성막 가스에 질소(N2) 가스의 비율이 많을수록 수소에 대한 배리어성이 높은 것을 알았다. 또한, 시료(2C)와 시료(2F)의 결과로부터 성막 가스를 질소(N2) 가스 25sccm, 및 아르곤 가스 25sccm의 혼합 가스로 한 경우, 성막 시의 전력을 높게 함으로써, 수소에 대한 배리어성이 높아지는 것을 알았다.
다음에, 도전체(6004)의 막 두께를 20nm로 하여 제작한 상기 시료(2F)~시료(2J), 도전체(6004)의 막 두께를 40nm로 하여 제작한 상기 시료(2K)~시료(2M), 및 시료(2R)의 TDS의 측정 결과를 도 63에 나타내었다. 또한, 시료(2F)~시료(2J), 또는 시료(2K)~시료(2M)에서는 성막 시의 기판 온도가 상이하다. 또한, TDS로서는 50℃~500℃의 온도 범위로 하였다. TDS의 측정 대상으로서는 질량 전하비가 2, 및 18, 즉, 수소 분자(H2) 또는 물 분자(H2O)에 상당하는 가스의 방출량을 측정한 결과이다.
도 63으로부터, 도전체(6004)를 형성함으로써 아래층으로부터 수소가 방출되는 것을 억제할 수 있는 것을 알았다. 또한, 도전체(6004)를 성막할 때, 성막 시의 기판 온도가 높게 되면 수소에 대한 배리어성도 높아지는 것을 알았다. 특히, TDS 측정 시의 기판 가열 온도가 350℃ 이상 410℃ 이하, 또한, 370℃ 이상 400℃ 이하 정도가 되면 수소의 방출이 시작되는 모습이 보였다. 또한, 도전체(6004)의 막 두께를 두껍게 형성함으로써 수소에 대한 배리어성이 높아지는 것을 알았다.
＜4. 각 시료의 시트 저항의 측정 결과＞
성막 시의 전력(DC)를 2.0kW로 하여 제작한 상기 시료(2A)~시료(2C), 및 성막 시의 전력(DC)을 4.0kW로 하여 제작한 상기 시료(2D)~시료(2F)의 시트 저항값의 측정 결과를 도 64의 (A)에 도시하였다.
도 64의 (A)에 도시된 결과로부터, 도전체(6004)를 성막할 때에 질소(N2) 가스의 비율이 높을수록 고저항화되어 있는 것을 알았다. 또한, 도전체(6004)의 성막 시의 전력(DC)이 낮은 것이 더 고저항화되기 쉬운 것을 알았다.
다음에, 성막 가스를 질소(N2) 가스 25sccm, 및 아르곤 가스 25sccm의 혼합 가스로서 제작한 상기 시료(2F)~시료(2J), 및 성막 가스를 질소(N2) 가스 20sccm, 및 아르곤 가스 30sccm의 혼합 가스로서 제작한 상기 시료(2E), 시료(2N)~시료(2Q)의 시트 저항값의 측정 결과를 도 64의 (B)에 도시하였다. 또한, 시료(2A)~시료(2C), 또는 시료(2D)~시료(2F)에서는 성막 시의 기판 온도가 상이하다.
도 64의 (B)에 나타낸 결과로부터, 도전체(6004)의 성막 시의 기판 온도가 낮을수록 고저항화되어 있는 것을 알았다. 또한, 도전체(6004)를 성막할 때에 질소(N2) 가스의 비율이 높을수록 더 고저항화되기 쉬운 것을 알았다.
여기까지, 본 실시예에 기재된 구성은 다른 실시예 또는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
12: 도전체
13: 절연체
13a: 절연체
13b: 절연체
14: 절연체
14a: 절연체
14b: 절연체
15: 절연체
15a: 절연체
15b: 절연체
15c: 절연체
16: 하드 마스크
16a: 하드 마스크
16b: 하드 마스크 재료
16c: 하드 마스크
16d: 하드 마스크
17a: 개구
17b: 개구
17c: 개구
17d: 개구
17e: 개구
17ea: 개구
17eb: 개구
17f: 개구
17fa: 개구
17fb: 개구
17g: 개구
17ga: 개구
17gb: 개구
17h: 개구
17ha: 개구
17hb: 개구
17i: 개구
17ia: 개구
17ib: 개구
17j: 개구
17ja: 개구
17jb: 개구
17k: 개구
17ka: 개구
17kb: 개구
17m: 개구
17n: 개구
17p: 개구
17q: 개구
17r: 개구
17s: 개구
18a: 레지스트 마스크
18b: 레지스트 마스크
20: 도전체
20a: 도전체
21: 도전체
21a: 도전체
21b: 도전체
22: 부생성물
24: 도전체
26a: 레지스트 마스크
26b: 레지스트
30: 소자층
31a: 도전체
31b: 도전체
31c: 도전체
31d: 도전체
31e: 도전체
31f: 도전체
32a: 도전체
32b: 도전체
32c: 도전체
32d: 도전체
32e: 도전체
32f: 도전체
33a: 도전체
33b: 도전체
33e: 도전체
40: 소자층
41a: 도전체
41b: 도전체
41c: 도전체
41d: 도전체
42a: 도전체
42b: 도전체
42c: 도전체
42d: 도전체
43a: 도전체
43b: 도전체
43c: 도전체
43d: 도전체
50: 소자층
51a: 도전체
51b: 도전체
51c: 도전체
52a: 도전체
52b: 도전체
52c: 도전체
60a: 트랜지스터
60b: 트랜지스터
61: 절연체
61a: 절연체
61b: 절연체
62a: 도전체
62b: 도전체
63: 절연체
64: 절연체
65: 절연체
66a: 절연체
66b: 반도체
66c: 절연체
67: 절연체
67a: 절연체
67ab: 절연체
67b: 절연체
67c: 절연체
68: 도전체
68a: 도전체
68b: 도전체
69a: 절연체
69b: 반도체
69c: 절연체
72: 절연체
72a: 절연체
74: 도전체
76: 절연체
77: 절연체
78: 절연체
79: 절연체
80a: 용량 소자
80b: 용량 소자
80c: 용량 소자
81: 절연체
82: 도전체
83: 절연체
84: 도전체
85: 절연체
86: 절연체
90a: 트랜지스터
90b: 트랜지스터
91: 반도체 기판
92a: 저저항 영역
92b: 저저항 영역
93a: 저저항 영역
93b: 저저항 영역
94: 절연체
95: 절연체
96: 도전체
97: 소자 분리 영역
98: 절연체
99: 절연체
102a: 절연체
102b: 절연체
104: 절연체
106: 절연체
106a: 절연체
106b: 반도체
108: 절연체
110: 절연체
110a: 절연체
111a: 도전체
111b: 도전체
111c: 도전체
112a: 도전체
112b: 도전체
112c: 도전체
121: 도전체
121a: 도전체
121b: 도전체
121c: 도전체
122: 도전체
122a: 도전체
122b: 도전체
122c: 도전체
131: 도전체
132: 도전체
133: 도전체
134: 절연체
135: 절연체
136: 절연체
138: 스크라이브 라인
146: 하드 마스크
146a: 하드 마스크
147a: 개구
147b: 개구
147c: 개구
147d: 개구
147e: 개구
147ea: 개구
147eb: 개구
147f: 개구
147fa: 개구
147fb: 개구
147g: 개구
147ga: 개구
147gb: 개구
147h: 개구
147ha: 개구
147hb: 개구
148: 레지스트 마스크
149: 개구
149a: 개구
149b: 개구
149c: 개구
149d: 개구
149e: 개구
200: 촬상 장치
201: 스위치
202: 스위치
203: 스위치
210: 화소부
211: 화소
212: 부화소
212B: 부화소
212G: 부화소
212R: 부화소
220: 광전 변환 소자
230: 화소 회로
231: 배선
247: 배선
248: 배선
249: 배선
250: 배선
253: 배선
254: 필터
254B: 필터
254G: 필터
254R: 필터
255: 렌즈
256: 광
257: 배선
260: 주변 회로
270: 주변 회로
280: 주변 회로
290: 주변 회로
291: 광원
300: 실리콘 기판
310: 층
320: 층
330: 층
340: 층
351: 트랜지스터
352: 트랜지스터
353: 트랜지스터
360: 포토다이오드
361: 애노드
363: 저저항 영역
370: 플러그
371: 배선
372: 배선
373: 배선
379: 절연체
380: 절연체
381: 절연체
390a: 도전체
390b: 도전체
390c: 도전체
390d: 도전체
390e: 도전체
800: 인버터
810: OS 트랜지스터
820: OS 트랜지스터
831: 신호 파형
832: 신호 파형
840: 파선
841: 실선
850: OS 트랜지스터
860: CMOS 인버터
900: 반도체 장치
901: 전원 회로
902: 회로
903: 전압 생성 회로
903A: 전압 생성 회로
903B: 전압 생성 회로
903C: 전압 생성 회로
903D: 전압 생성 회로
903E: 전압 생성 회로
904: 회로
905: 전압 생성 회로
905A: 전압 생성 회로
905E: 전압 생성 회로
906: 회로
911: 트랜지스터
912: 트랜지스터
912A: 트랜지스터
912B: 트랜지스터
921: 제어 회로
922: 트랜지스터
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
1901: 하우징
1902: 하우징
1903: 표시부
1904: 표시부
1905: 마이크로폰
1906: 스피커
1907: 조작 키
1908: 스타일러스
1911: 하우징
1912: 하우징
1913: 표시부
1914: 표시부
1915: 접속부
1916: 조작 키
1921: 하우징
1922: 표시부
1923: 키보드
1924: 포인팅 디바이스
1931: 하우징
1932: 냉장실용 문
1933: 냉동실용 문
1941: 하우징
1942: 하우징
1943: 표시부
1944: 조작 키
1945: 렌즈
1946: 접속부
1951: 차체
1952: 차륜
1953: 대시 보드
1954: 라이트
2100: 트랜지스터
2200: 트랜지스터
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3006: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
3500: 트랜지스터
4001: 배선
4003: 배선
4005: 배선
4006: 배선
4007: 배선
4008: 배선
4009: 배선
4021: 층
4022: 층
4023: 층
4100: 트랜지스터
4200: 트랜지스터
4300: 트랜지스터
4400: 트랜지스터
4500: 용량 소자
4600: 용량 소자
6001: 기판
6002: 절연체
6003: 절연체
6004: 도전체

Claims (13)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 제 3 절연체를 형성하는 단계;
    상기 제 3 절연체 위에 제 1 개구를 갖는 하드 마스크를 형성하는 단계;
    상기 하드 마스크 위에 제 2 개구를 갖는 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 사용하여 상기 제 3 절연체를 에칭하여 상기 제 3 절연체에 제 3 개구를 형성하는 단계;
    상기 레지스트 마스크를 사용하여 상기 제 2 절연체를 에칭하여 상기 제 2 절연체에 제 4 개구를 형성하는 단계;
    상기 레지스트 마스크를 제거하는 단계;
    상기 하드 마스크를 사용하여 상기 제 1 절연체 내지 상기 제 3 절연체를 에칭하여 상기 제 1 절연체 내지 상기 제 3 절연체에 제 5 개구를 형성하는 단계;
    상기 제 5 개구의 내벽 및 저면(底面)을 덮도록 제 2 도전체를 형성하는 단계;
    상기 제 5 개구를 매립하도록 상기 제 2 도전체 위에 제 3 도전체를 형성하는 단계;
    상기 하드 마스크, 상기 제 2 도전체 및 상기 제 3 도전체에 연마 처리를 수행하여 상기 하드 마스크를 제거하고, 상기 제 2 도전체, 상기 제 3 도전체 및 상기 제 3 절연체의 상면의 높이가 서로 실질적으로 일치하는 단계; 및
    상기 제 2 도전체 및 상기 제 3 도전체 위에 산화물 반도체를 형성하는 단계를 포함하고,
    상기 제 2 절연체는 상기 제 5 개구의 가장자리에서 상기 제 2 도전체와 접촉되고,
    상기 제 2 절연체는 상기 제 1 절연체보다 수소의 투과성이 낮고,
    상기 제 2 도전체는 상기 제 3 도전체보다 수소의 투과성이 낮은, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 개구의 폭의 최대값은 상기 제 1 개구의 폭의 최소값보다 작은, 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전체는 탄탈럼 및 질소를 포함하는, 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 절연체는 알루미늄 및 산소를 포함하는, 반도체 장치의 제조 방법.
  5. 반도체 장치의 제조 방법에 있어서,
    제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 제 3 절연체를 형성하는 단계;
    상기 제 3 절연체 위에 제 1 개구를 갖는 하드 마스크를 형성하는 단계;
    상기 하드 마스크 위에 제 2 개구를 갖는 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 사용하여 상기 제 2 절연체 및 상기 제 3 절연체를 에칭하여 상기 제 2 절연체 및 상기 제 3 절연체에 제 3 개구를 형성하는 단계;
    상기 레지스트 마스크를 제거하는 단계;
    상기 하드 마스크를 사용하여 상기 제 1 절연체 내지 상기 제 3 절연체를 에칭하여 상기 제 1 절연체 내지 상기 제 3 절연체에 제 4 개구를 형성하는 단계;
    상기 제 4 개구의 내벽 및 저면을 덮도록 제 2 도전체를 형성하는 단계;
    상기 제 2 도전체 위에 제 3 도전체를 형성하는 단계; 및
    상기 하드 마스크, 상기 제 2 도전체 및 상기 제 3 도전체에 연마 처리를 수행하여 상기 하드 마스크를 제거하고, 상기 제 2 도전체, 상기 제 3 도전체 및 상기 제 3 절연체의 상면의 높이가 서로 실질적으로 일치하는 단계를 포함하고,
    상기 제 2 절연체는 상기 제 1 절연체보다 수소의 투과성이 낮고,
    상기 제 2 도전체는 상기 제 3 도전체보다 수소의 투과성이 낮은, 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 개구의 폭의 최대값은 상기 제 1 개구의 폭의 최소값보다 작은, 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2 도전체는 탄탈럼 및 질소를 포함하는, 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 2 절연체는 알루미늄 및 산소를 포함하는, 반도체 장치의 제조 방법.
  9. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제 1 절연체;
    상기 제 1 절연체 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 3 절연체;
    상기 제 1 절연체 내지 상기 제 3 절연체에 매립된 플러그; 및
    상기 제 3 절연체 위의 산화물 반도체를 포함하고,
    제 1 트랜지스터가 상기 반도체 기판에 형성되고,
    상기 제 1 트랜지스터는 상기 플러그에 전기적으로 접속되고,
    상기 플러그는 제 1 도전체 및 제 2 도전체를 포함하고,
    상기 제 1 도전체는 상기 제 1 절연체 내지 상기 제 3 절연체에 접촉되고,
    상기 제 2 도전체는 상기 제 1 도전체와 접촉되고,
    제 2 트랜지스터가 상기 산화물 반도체를 포함하도록 제공되고,
    상기 제 2 절연체는 상기 제 1 절연체보다 수소의 투과성이 낮고,
    상기 제 1 도전체는 상기 제 2 도전체보다 수소의 투과성이 낮은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 도전체는 탄탈럼 및 질소를 포함하는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 절연체는 알루미늄 및 산소를 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 산화물 반도체는 인듐, 원소 M, 아연, 및 산소를 포함하고,
    상기 원소 M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf인, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 반도체 기판은 실리콘을 포함하는, 반도체 장치.
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