CN115440657A - 半导体结构的制作方法以及半导体结构 - Google Patents

半导体结构的制作方法以及半导体结构 Download PDF

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Abstract

本申请提供了一种半导体结构的制作方法以及半导体结构。该方法包括：提供基底，基底包括依次层叠的衬底、金属硅化物层以及介电层；在介电层的裸露表面上形成掺杂结构，掺杂结构包括多个掺杂区域掺杂同一种杂质离子且掺杂浓度不同的掺杂区域，并且沿着第一方向多个掺杂区域的掺杂浓度依次增大；去除部分掺杂结构以及部分介电层，露出部分金属硅化物层，形成预备通孔；采用湿法刻蚀去除预备通孔两侧的部分掺杂结构，使得预备通孔的口径增大，形成第一目标通孔。该方法形成的第一目标通孔在掺杂结构处的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。

Description

半导体结构的制作方法以及半导体结构
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
随着芯片集成度的提高和特征尺寸的减小，接触孔的深宽比（Aspect Ratio，简称AR）变得越来越大。这种情况对于薄膜沉积钛/氮化钛衬垫层和粘合层以及金属钨的填充提出了很高的挑战。如果接触孔工艺窗口不够优化，很容易在接触孔填充完成后形成一条细缝（Seam），严重的情况还会造成大的空洞，影响器件性能，甚至造成器件失效。
采用等离子体干法蚀刻形成双角度的通孔以增大顶部开口大小（Top CD），同时确保通孔与周围的栅极有足够的间距（Space）而不造成漏电过大的问题，但是，当关键尺寸继续缩小的时候，通孔顶部开口会越来越小，很容易在钛/氮化钛黏附层和粘合层之后造成悬挂过大的问题，从而导致通孔填孔形成接触孔异常，经过化学机械研磨之后孔洞外露，在后续的制程中容易受到湿法蚀刻化学药液的影响，导致接触孔连接异常，进而影响器件的性能。
因此，亟需一种解决由于芯片尺寸减小，形成接触孔时内部易形成孔洞导致接触孔连接异常的方法。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底包括依次层叠的衬底、金属硅化物层以及介电层；在所述介电层的裸露表面上形成掺杂结构，所述掺杂结构包括多个掺杂区域，多个所述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个所述掺杂区域的掺杂浓度依次增大，所述第一方向为远离所述基底厚度的方向；去除部分所述掺杂结构以及部分所述介电层，使得部分所述金属硅化物层裸露，形成预备通孔；采用湿法刻蚀去除所述预备通孔两侧的部分所述掺杂结构，使得所述预备通孔的口径增大，形成第一目标通孔，所述第一目标通孔在所述掺杂结构中的口径沿着所述第一方向逐渐增大。
进一步地，在所述介电层的裸露表面上形成掺杂结构，包括形成步骤以及掺杂步骤，其中，所述形成步骤包括：在当前形成的结构的裸露表面上形成第一介质层；所述掺杂步骤包括：对所述第一介质层进行离子注入，使得所述杂质离子掺杂进入所述第一介质层，形成一个所述掺杂区域；依次重复所述形成步骤以及所述掺杂步骤至少两次，多次所述掺杂步骤中的所述杂质离子的浓度依次增大，形成多个所述掺杂区域。
进一步地，在所述介电层的裸露表面上形成掺杂结构，包括：在所述介电层的裸露表面上形成第二介质层；对所述第二介质层进行至少两次离子注入，在多次离子注入的情况下，在所述第二介质层中形成沿着所述第一方向所述杂质离子的掺杂浓度依次增大的多个所述掺杂区域。
进一步地，去除部分所述掺杂结构以及部分所述介电层，使得部分所述金属硅化物层裸露，形成预备通孔，包括：在所述掺杂结构的裸露表面上形成硬掩膜层；在所述硬掩膜层的裸露表面上形成图形化的光阻层；通过所述图形化的光阻层，采用干法刻蚀工艺向下刻蚀所述硬掩膜层、所述掺杂结构以及所述介电层，使得部分所述金属硅化物层裸露；去除剩余的所述图形化的光阻层以及剩余的所述硬掩膜层，形成所述预备通孔。
进一步地，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上形成所述金属硅化物层；在所述金属硅化物层的裸露表面上形成所述介电层。
进一步地，在所述衬底的裸露表面上形成所述金属硅化物层之后，在所述金属硅化物层的裸露表面上形成所述介电层之前，所述方法还包括：在所述金属硅化物层的裸露表面上形成刻蚀停止层。
进一步地，形成所述预备通孔，包括：去除部分所述掺杂结构、部分所述介电层以及部分所述刻蚀停止层，使得部分所述金属硅化物层裸露，形成所述预备通孔。
进一步地，在形成第一目标通孔之后，所述方法还包括：对所述第一目标通孔进行平滑处理，形成第二目标通孔。
进一步地，在形成第二目标通孔之后，所述方法还包括：在所述第二目标通孔的内壁以及剩余的所述掺杂结构的裸露表面上形成粘合层；在所述第二目标通孔中以及所述第二目标通孔两侧的所述粘合层的裸露表面上形成导电层；去除部分所述导电层、部分所述粘合层、剩余的所述掺杂结构以及部分所述介电层，使得剩余的所述介电层的远离所述基底的表面裸露，剩余的所述导电层以及剩余的所述粘合层形成接触孔。
进一步地，所述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
进一步地，所述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。
进一步地，所述掺杂结构的厚度范围为300Å~500Å。
进一步地，所述介电层的厚度范围为2500Å~2800Å。
根据本申请的另一方面，提供了一种半导体结构，包括基底、掺杂结构以及第一目标通孔，其中，所述基底包括依次层叠的衬底、金属硅化物层以及介电层；所述掺杂结构位于所述介电层的远离所述衬底的表面上，所述掺杂结构包括多个掺杂区域，多个所述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个所述掺杂区域的掺杂浓度依次增大，所述第一方向为远离所述基底厚度的方向；所述第一目标通孔贯穿所述掺杂结构以及所述介电层至所述金属硅化物层的表面，所述第一目标通孔在所述掺杂结构中的口径沿着所述第一方向逐渐增大。
进一步地，所述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
进一步地，所述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。
进一步地，所述掺杂结构的厚度范围为300Å~500Å。
进一步地，所述介电层的厚度范围为2500Å~2800Å。
应用本申请的技术方案，所述半导体结构的制作方法中，首先，提供基底，所述基底包括依次层叠的衬底、金属硅化物层以及介电层；之后，在所述介电层的裸露表面上形成掺杂结构，所述掺杂结构包括多个掺杂区域，多个所述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个所述掺杂区域的掺杂浓度依次增大，所述第一方向为远离所述基底厚度的方向；之后，去除部分所述掺杂结构以及部分所述介电层，使得部分所述金属硅化物层裸露，形成预备通孔；最后，采用湿法刻蚀去除所述预备通孔两侧的部分所述掺杂结构，使得所述预备通孔的口径增大，形成第一目标通孔，所述第一目标通孔在所述掺杂结构中的口径沿着所述第一方向逐渐增大。该方法形成从下到上掺杂浓度依次增大的掺杂结构，掺杂浓度越高刻蚀速率越快，因此，能够使得第一目标通孔在掺杂结构这一段的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种典型实施例的半导体结构的制作方法的流程图；
图2示出了根据本申请的一种典型实施例的基底的结构示意图；
图3示出了根据本申请的一种实施例的基底的结构示意图；
图4示出了根据本申请的一种实施例的形成掺杂结构后的结构示意图；
图5示出了根据本申请的一种实施例的形成光阻层后的结构示意图；
图6示出了根据本申请的另一种实施例的形成光阻层后的结构示意图；
图7示出了根据本申请的一种实施例的形成图形化的光阻层后的结构示意图；
图8示出了根据本申请的另一种实施例的形成图形化的光阻层后的结构示意图；
图9示出了根据本申请的一种实施例的去除光阻层和掩膜层之前的结构示意图；
图10示出了根据本申请的另一种实施例的去除光阻层和掩膜层之前的结构示意图；
图11示出了根据本申请的一种实施例的形成预备通孔后的结构示意图；
图12示出了根据本申请的另一种实施例的形成预备通孔后的结构示意图；
图13示出了根据本申请的一种实施例的形成第一目标通孔后的结构示意图；
图14示出了根据本申请的另一种实施例的形成第一目标通孔后的结构示意图；
图15示出了根据本申请的一种实施例的形成第二目标通孔后的结构示意图；
图16示出了根据本申请的另一种实施例的形成第二目标通孔后的结构示意图；
图17示出了根据本申请的一种实施例的形成粘合层后的结构示意图；
图18示出了根据本申请的一种实施例的形成导电层后的结构示意图；
图19示出了根据本申请的另一种实施例的形成导电层后的结构示意图；
图20示出了根据本申请的一种实施例的形成接触孔后的结构示意图；
图21示出了根据本申请的另一种实施例的形成接触孔后的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；20、掺杂结构；21、硬掩膜层；22、光阻层；23、图形化的光阻层；30、预备通孔；40、第一目标通孔；50、第二目标通孔；61、粘合层；62、导电层；101、衬底；102、金属硅化物层；103、介电层；104、刻蚀停止层；211、碳层；212、氮氧化硅层；213、氧化物层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。
根据本申请的一种典型实施例，提供了一种半导体结构的制作方法。
图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，如图2所示，提供基底10，上述基底10包括依次层叠的衬底101、金属硅化物层102以及介电层103；
步骤S102，如图4所示，在上述介电层103的裸露表面上形成掺杂结构20，上述掺杂结构20包括多个掺杂区域，多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；
步骤S103，如图11所示，去除部分上述掺杂结构20以及部分上述介电层103，使得部分上述金属硅化物层102裸露，形成预备通孔30；
步骤S104，如图11和图13所示，采用湿法刻蚀去除上述预备通孔30两侧的部分上述掺杂结构20，使得上述预备通孔30的口径增大，形成第一目标通孔40，上述第一目标通孔40在上述掺杂结构20中的口径沿着上述第一方向逐渐增大。
上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的衬底、金属硅化物层以及介电层；之后，在上述介电层的裸露表面上形成掺杂结构，上述掺杂结构包括多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同的掺杂区域，并且沿着第一方向多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；之后，去除部分上述掺杂结构以及部分上述介电层，露出部分上述金属硅化物层，形成预备通孔；最后，采用湿法刻蚀去除上述预备通孔两侧的部分上述掺杂结构，使得上述预备通孔的口径增大，形成第一目标通孔，上述第一目标通孔在上述掺杂结构中的口径沿着上述第一方向逐渐增大。该方法形成从下到上掺杂浓度依次增大的掺杂结构，掺杂浓度越高刻蚀速率越快，因此，能够使得第一目标通孔在掺杂结构这一段的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
实际应用中，上述第一目标通孔在掺杂结构处的开口大，相当于减小了通孔的深宽比，使得形成接触孔时填孔更加容易进行，即使填孔时产生了孔洞，也是很小的，接近细缝，且位置会低于大开口所在的位置，后续工艺中去除掺杂结构时，不会使得细缝露出。
后续工艺中形成完整接触孔去除掺杂结构及其中的导电材料，为了保证掺杂结构完全去除，会去除部分介电层及介电层中的导电材料，为了避免导电材料中的细缝露出，本申请的又一种实施例中，上述介电层的厚度范围为2500Å~2800Å。
为了形成包括多个掺杂区域的掺杂结构，本申请的一种实施例中，在上述介电层的裸露表面上形成掺杂结构，包括形成步骤以及掺杂步骤，其中，上述形成步骤包括：在当前形成的结构的裸露表面上形成第一介质层；上述掺杂步骤包括：对上述第一介质层进行离子注入，使得上述杂质离子掺杂进入上述第一介质层，形成一个上述掺杂区域；依次重复上述形成步骤以及上述掺杂步骤至少两次，多次上述掺杂步骤中的上述杂质离子的浓度依次增大，形成多个上述掺杂区域。
本申请的另一种实施例中，在上述介电层的裸露表面上形成掺杂结构，包括：在上述介电层的裸露表面上形成第二介质层；对上述第二介质层进行至少两次离子注入，在多次离子注入的情况下，在上述第二介质层中形成沿着上述第一方向上述杂质离子的掺杂浓度依次增大的多个上述掺杂区域。先形成一层厚的第二介质层，再进行多次离子注入，形成掺杂结构更加方便快捷。
掺杂杂质离子浓度不同时，蚀刻速率不同，从而可以形成开口大小渐变的第一目标通孔，本申请的又一种实施例中，上述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
本申请的又一种实施例中，上述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。氮化硅、氧化硅以及氮氧化硅可以作为刻蚀介电层形成预备通孔时的粘合层，同时形成第一目标通孔时，采用湿法刻蚀很容易去除。
为了使得第一目标通孔的开口口径变化较大，本申请的再一种实施例中，上述掺杂结构的厚度范围为300Å~500Å。
具体地，可以使用化学气相沉积的方法沉积上述第一介质层以及上述第二介质层。实际应用中，离子注入的能量范围在10KeV~25KeV，注入剂量范围在1.5×1013cm-2~6.0×1013cm-2。
为了方便而快速地形成预备通孔，且能够使得预备通孔的侧壁均匀光滑，从而有利于后续的制备工艺及有利于器件性能的提高，本申请的又一种实施例中，去除部分上述掺杂结构以及部分上述介电层，使得部分上述金属硅化物层裸露，形成预备通孔，包括：如图5所示，在上述掺杂结构20的裸露表面上形成硬掩膜层21；如图7所示，在上述硬掩膜层21的裸露表面上形成图形化的光阻层23；如图9所示，通过上述图形化的光阻层23，采用干法刻蚀工艺向下刻蚀上述硬掩膜层21、上述掺杂结构20以及上述介电层103，使得部分上述金属硅化物层102裸露；如图9和图11所示，去除剩余的上述图形化的光阻层23以及剩余的上述硬掩膜层21，形成上述预备通孔30。
实际应用中，如图5所示，在上述掺杂结构20的裸露表面上形成硬掩膜层21，包括：在上述掺杂结构20的裸露表面上形成碳层211；在上述碳层211的裸露表面上形成氮氧化硅层212；在上述氮氧化硅层212的裸露表面上形成氧化物层213，上述碳层211、上述氮氧化硅层212以及上述氧化物层213形成上述硬掩膜层21。上述碳层、上述氮氧化硅层以及上述氧化物层形成的上述硬掩膜层具有良好的耐刻蚀型且平坦化特性较好，上述氮氧化硅层又称为介电质抗反射层，可以减少光源在其表面的反射现象，从而减轻光刻胶图形变形或尺寸偏差的现象。可以采用化学气相沉积法形成上述氧化物层、上述碳层以及上述氮氧化硅层。
具体地，为了形成平坦而均匀的光阻层，在上述硬掩膜层的裸露表面上形成图形化的光阻层，包括：如图5所示，在上述硬掩膜层21的裸露表面上旋涂光刻胶形成光阻层22；如图5和图7所示，对上述光阻层22进行光刻，形成上述图形化的光阻层23。
本申请的再一种实施例中，提供基底，包括：如图2所示，提供上述衬底101；在上述衬底101的裸露表面上形成上述金属硅化物层102；在上述金属硅化物层102的裸露表面上形成上述介电层103。可以采用化学气相沉积法形成上述介电层，上述介电层可以是氧化硅，根据实际需求，还可以增加化学机械研磨工序等。
为了防止介电层在刻蚀工程中对衬底造成过量的损伤，本申请的另一种实施例中，在上述衬底的裸露表面上形成上述金属硅化物层之后，在上述金属硅化物层的裸露表面上形成上述介电层之前，上述方法还包括：如图3所示，在上述金属硅化物层102的裸露表面上形成刻蚀停止层104。
实际应用中，上述刻蚀停止层的厚度在250Å~400Å，上述刻蚀停止层的材料可以但不限于是氮化硅。
由于刻蚀停止层没有掺杂杂质离子，相对于掺杂结构来说蚀刻率低，相当于增大了蚀刻选择比，第一目标通孔的下部分尺寸收缩，最终形成的接触孔底部尺寸较小，减小接触孔与栅极桥接的风险。本申请的又一种实施例中，形成上述预备通孔，包括：如图12所示，去除部分上述掺杂结构20、部分上述介电层103以及部分上述刻蚀停止层104，使得部分上述金属硅化物层102裸露，形成上述预备通孔30。
具体地，可以通过反应离子刻蚀方法去除上述掺杂结构、部分上述介电层以及部分上述刻蚀停止层。上述掺杂结构的刻蚀可以使用CxFy与O2/N2的混合气体，上述介电层的刻蚀可以使用CxFy与O2的混合气体，在刻蚀过程中，调整O2的量以控制横向蚀刻，调整O2的量可以控制聚合物副产物的形成，O2的量越大，生成的副产物越多，副产物附着在通孔的侧壁则会降低刻蚀速度，此外，可以通入Ar提供一定的物理轰击能力以达到更好的各向异性蚀刻效果。
本申请的再一种实施例中，在形成第一目标通孔之后，上述方法还包括：如图13和图15所示，对上述第一目标通孔40进行平滑处理，形成第二目标通孔50。实际应用中，可以在高真空中通入Ar，通过等离子体溅射的方式对第一目标通孔进行处理，使得上述掺杂结构处的开口处变得圆滑，以利于后续物理气相沉积和填孔工艺的进行。
为了形成接触孔，本申请的另一种实施例中，在形成第二目标通孔之后，上述方法还包括：如图17所示，在上述第二目标通孔50的内壁以及剩余的上述掺杂结构20的裸露表面上形成粘合层61；如图17和图18所示，在上述第二目标通孔50中以及上述第二目标通孔50两侧的上述粘合层61的裸露表面上形成导电层62；如图18和图20所示，去除部分上述导电层62、部分上述粘合层61、剩余的上述掺杂结构20以及部分上述介电层103，使得剩余的上述介电层103的远离上述基底的表面裸露，剩余的上述导电层62以及剩余的上述粘合层61形成接触孔60。
实际应用中，可以向第二目标通孔中直接填充金属来形成接触孔，但是，这样形成的接触孔中，金属和通孔的内壁的粘着力可能较小，为了增强金属的粘着力，在形成金属之前先形成粘合层，上述粘合层可以是Ti/TiN复合层。具体地，通过物理气相沉积在第二目标通孔内沉积Ti，厚度范围在100Å~150Å，通过金属化学气相沉积的方式沉积一层TiN，厚度范围在50Å~95Å。由于物理气相沉积的特性，上述第二目标通孔位于上述掺杂结构中的顶部开口处和底部开口处均会存在悬挂现象，而由于上述第二目标通孔的位于上述掺杂结构中的开口尺寸远大于上述第二目标通孔的位于上述介电层中的开口尺寸，悬挂并不会对后续填孔造成严重影响。
具体地，上述导电层的材料可以是金属钨，可以通过化学气相沉积的方式对第二目标通孔进行填充，金属钨在上述掺杂结构的远离上述衬底的表面上的沉积厚度范围在1500Å~3000Å。可以通过化学机械研磨的方式去除部分上述导电层、上述掺杂结构，研磨完之后再进行一定量的过研磨，也就是去除部分上述介电层以及上述介电层中的上述导电层，以确保掺杂结构被完全除去，上述介电层过研磨量可以控制在150Å~200Å之间。
根据本申请的另一种典型实施例，提供了一种半导体结构，如图13所示，包括基底10、掺杂结构20以及第一目标通孔40，其中，上述基底10包括依次层叠的衬底101、金属硅化物层102以及介电层103；上述掺杂结构20位于上述介电层103的远离上述衬底101的表面上，上述掺杂结构20包括多个掺杂区域，多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；上述第一目标通孔40贯穿上述掺杂结构20以及上述介电层103至上述金属硅化物层102的表面，上述第一目标通孔40在上述掺杂结构20中的口径沿着上述第一方向逐渐增大。
上述半导体结构，包括基底、掺杂结构以及第一目标通孔，其中，上述基底包括依次层叠的衬底、金属硅化物层以及介电层；上述掺杂结构位于上述介电层的远离上述衬底的表面上，上述掺杂结构包括多个掺杂区域，多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；上述第一目标通孔贯穿上述掺杂结构以及上述介电层至上述金属硅化物层的表面，上述第一目标通孔在上述掺杂结构中的口径沿着上述第一方向逐渐增大。该结构的第一目标通孔在掺杂结构这一段的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
掺杂杂质离子浓度不同时，蚀刻速率不同，从而可以形成开口大小渐变的第一目标通孔，本申请的又一种实施例中，上述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
本申请的又一种实施例中，上述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。氮化硅、氧化硅以及氮氧化硅可以作为刻蚀介电层形成预备通孔时的粘合层，同时形成第一目标通孔时，采用湿法刻蚀很容易去除。
为了使得第一目标通孔的开口口径变化较大，本申请的再一种实施例中，上述掺杂结构的厚度范围为300Å~500Å。
后续工艺中形成完整接触孔去除掺杂结构及其中的导电材料，为了保证掺杂结构完全去除，会去除部分介电层及介电层中的导电材料，为了避免导电材料中的细缝露出，本申请的另一种实施例中，上述介电层的厚度范围为2500Å~2800Å。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的技术方案进行详细说明。
实施例
该实施例中的半导体结构的制作方法包括以下过程：
首先，如图3所示，提供基底10，具体包括：提供衬底101，在上述衬底101的裸露表面上形成上述金属硅化物层102；在上述金属硅化物层102的裸露表面上形成刻蚀停止层104；在上述刻蚀停止层104的裸露表面上形成上述介电层103。上述刻蚀停止层的厚度在250Å~400Å，上述介电层的厚度范围为2500Å~2800Å。
之后，如图4所示，在上述介电层103的裸露表面上形成掺杂结构20，上述掺杂结构20包括多个掺杂区域，多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向。具体地，在上述介电层的裸露表面上形成掺杂结构包括两种方式，第一种：包括形成步骤以及掺杂步骤，其中，上述形成步骤包括：在当前形成的结构的裸露表面上形成第一介质层；上述掺杂步骤包括：对上述第一介质层进行离子注入，使得上述杂质离子掺杂进入上述第一介质层，形成一个上述掺杂区域；依次重复上述形成步骤以及上述掺杂步骤至少两次，多次上述掺杂步骤中的上述杂质离子的浓度依次增大，形成多个掺杂区域。第二种：在上述介电层的裸露表面上形成第二介质层；对上述第二介质层进行至少两次离子注入，多次离子注入的情况下，在上述第二介质层中形成沿着上述第一方向上述杂质离子的掺杂浓度依次增大的多个掺杂区域。本领域技术人员可以根据实际需求进行选择。上述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。上述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅，上述掺杂结构的厚度范围为300Å~500Å。可以使用化学气相沉积的方法沉积上述第一介质层以及上述第二介质层。实际应用中，离子注入的能量范围在10KeV~25KeV，注入剂量范围在1.5×1013cm-2~6.0×1013cm-2。
如图6所示，在上述掺杂结构20的裸露表面上形成碳层211；在上述碳层211的裸露表面上形成氮氧化硅层212；在上述氮氧化硅层212的裸露表面上形成氧化物层213，上述碳层211、上述氮氧化硅层212以及上述氧化物层213形成上述硬掩膜层21；如图6所示，在上述硬掩膜层21的裸露表面上旋涂光刻胶形成光阻层22；如图6和图8所示，对上述光阻层22进行光刻，形成上述图形化的光阻层23；如图10所示，通过上述图形化的光阻层23，采用干法刻蚀工艺向下刻蚀上述硬掩膜层21、上述掺杂结构20、上述介电层103以及上述刻蚀停止层104，使得部分上述金属硅化物层102裸露；如图10和图12所示，去除剩余的上述图形化的光阻层23以及剩余的上述硬掩膜层21，形成上述预备通孔30。
如图12和图14所示，采用湿法刻蚀去除上述预备通孔30两侧的部分上述掺杂结构20，使得上述预备通孔30的口径增大，形成第一目标通孔40，上述第一目标通孔40在上述掺杂结构20中的口径沿着上述第一方向逐渐增大。
如图14和图16所示，对上述第一目标通孔40进行平滑处理，形成第二目标通孔50。
如图16和图19所示，在上述第二目标通孔50的内壁以及剩余的上述掺杂结构20的裸露表面上形成粘合层61；在上述第二目标通孔50中以及上述第二目标通孔50两侧的上述粘合层61的裸露表面上形成导电层62；如图19和图21所示，去除部分上述导电层62、部分上述粘合层61、剩余的上述掺杂结构20以及部分上述介电层103，使得剩余的上述介电层103的远离上述基底的表面裸露，剩余的上述导电层62以及剩余的上述粘合层61形成接触孔60。上述粘合层可以是Ti/TiN复合层。具体地，通过物理气相沉积在第二目标通孔内沉积Ti，厚度范围在100Å~150Å，通过金属化学气相沉积的方式沉积一层TiN，厚度范围在50Å~95Å。上述导电层的材料可以是金属钨，可以通过化学气相沉积的方式对第二目标通孔进行填充，金属钨在上述掺杂结构的远离上述衬底的表面上的沉积厚度范围在1500Å~3000Å。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、本申请的上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的衬底、金属硅化物层以及介电层；之后，在上述介电层的裸露表面上形成掺杂结构，上述掺杂结构包括多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同的掺杂区域，并且沿着第一方向多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；之后，去除部分上述掺杂结构以及部分上述介电层，露出部分上述金属硅化物层，形成预备通孔；最后，采用湿法刻蚀去除上述预备通孔两侧的部分上述掺杂结构，使得上述预备通孔的口径增大，形成第一目标通孔，上述第一目标通孔在上述掺杂结构中的口径沿着上述第一方向逐渐增大。该方法形成从下到上掺杂浓度依次增大的掺杂结构，掺杂浓度越高刻蚀速率越快，因此，能够使得第一目标通孔在掺杂结构这一段的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
2）、本申请的上述半导体结构，包括基底、掺杂结构以及第一目标通孔，其中，上述基底包括依次层叠的衬底、金属硅化物层以及介电层；上述掺杂结构位于上述介电层的远离上述衬底的表面上，上述掺杂结构包括多个掺杂区域，多个上述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个上述掺杂区域的掺杂浓度依次增大，上述第一方向为远离上述基底厚度的方向；上述第一目标通孔贯穿上述掺杂结构以及上述介电层至上述金属硅化物层的表面，上述第一目标通孔在上述掺杂结构中的口径沿着上述第一方向逐渐增大。该结构的第一目标通孔在掺杂结构这一段的开口从下到上逐渐增大，使得后续填充第一目标通孔时不易产生孔洞，进而解决现有技术中形成接触孔时内部易形成孔洞导致接触孔连接异常的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (18)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括依次层叠的衬底、金属硅化物层以及介电层；
在所述介电层的裸露表面上形成掺杂结构，所述掺杂结构包括多个掺杂区域，多个所述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个所述掺杂区域的掺杂浓度依次增大，所述第一方向为远离所述基底厚度的方向；
去除部分所述掺杂结构以及部分所述介电层，使得部分所述金属硅化物层裸露，形成预备通孔；
采用湿法刻蚀去除所述预备通孔两侧的部分所述掺杂结构，使得所述预备通孔的口径增大，形成第一目标通孔，所述第一目标通孔在所述掺杂结构中的口径沿着所述第一方向逐渐增大。
2.根据权利要求1所述的方法，其特征在于，在所述介电层的裸露表面上形成掺杂结构，包括：
形成步骤：在当前形成的结构的裸露表面上形成第一介质层；
掺杂步骤：对所述第一介质层进行离子注入，使得所述杂质离子掺杂进入所述第一介质层，形成一个所述掺杂区域；
依次重复所述形成步骤以及所述掺杂步骤至少两次，多次所述掺杂步骤中的所述杂质离子的浓度依次增大，形成多个所述掺杂区域。
3.根据权利要求1所述的方法，其特征在于，在所述介电层的裸露表面上形成掺杂结构，包括：
在所述介电层的裸露表面上形成第二介质层；
对所述第二介质层进行至少两次离子注入，在多次离子注入的情况下，在所述第二介质层中形成沿着所述第一方向所述杂质离子的掺杂浓度依次增大的多个所述掺杂区域。
4.根据权利要求1所述的方法，其特征在于，去除部分所述掺杂结构以及部分所述介电层，使得部分所述金属硅化物层裸露，形成预备通孔，包括：
在所述掺杂结构的裸露表面上形成硬掩膜层；
在所述硬掩膜层的裸露表面上形成图形化的光阻层；
通过所述图形化的光阻层，采用干法刻蚀工艺向下刻蚀所述硬掩膜层、所述掺杂结构以及所述介电层，使得部分所述金属硅化物层裸露；
去除剩余的所述图形化的光阻层以及剩余的所述硬掩膜层，形成所述预备通孔。
5.根据权利要求1所述的方法，其特征在于，提供基底，包括：
提供所述衬底；
在所述衬底的裸露表面上形成所述金属硅化物层；
在所述金属硅化物层的裸露表面上形成所述介电层。
6.根据权利要求5所述的方法，其特征在于，在所述衬底的裸露表面上形成所述金属硅化物层之后，在所述金属硅化物层的裸露表面上形成所述介电层之前，所述方法还包括：
在所述金属硅化物层的裸露表面上形成刻蚀停止层。
7.根据权利要求6所述的方法，其特征在于，形成所述预备通孔，包括：
去除部分所述掺杂结构、部分所述介电层以及部分所述刻蚀停止层，使得部分所述金属硅化物层裸露，形成所述预备通孔。
8.根据权利要求1所述的方法，其特征在于，在形成第一目标通孔之后，所述方法还包括：
对所述第一目标通孔进行平滑处理，形成第二目标通孔。
9.根据权利要求8所述的方法，其特征在于，在形成第二目标通孔之后，所述方法还包括：
在所述第二目标通孔的内壁以及剩余的所述掺杂结构的裸露表面上形成粘合层；
在所述第二目标通孔中以及所述第二目标通孔两侧的所述粘合层的裸露表面上形成导电层；
去除部分所述导电层、部分所述粘合层、剩余的所述掺杂结构以及部分所述介电层，使得剩余的所述介电层的远离所述基底的表面裸露，剩余的所述导电层以及剩余的所述粘合层形成接触孔。
10.根据权利要求1至9中任一项所述的方法，其特征在于，所述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
11.根据权利要求1至9中任一项所述的方法，其特征在于，所述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。
12.根据权利要求1至9中任一项所述的方法，其特征在于，所述掺杂结构的厚度范围为300Å~500Å。
13.根据权利要求1至9中任一项所述的方法，其特征在于，所述介电层的厚度范围为2500Å~2800Å。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括依次层叠的衬底、金属硅化物层以及介电层；
掺杂结构，位于所述介电层的远离所述衬底的表面上，所述掺杂结构包括多个掺杂区域，多个所述掺杂区域掺杂同一种杂质离子且掺杂浓度不同，并且沿着第一方向，多个所述掺杂区域的掺杂浓度依次增大，所述第一方向为远离所述基底厚度的方向；
第一目标通孔，贯穿所述掺杂结构以及所述介电层至所述金属硅化物层的表面，所述第一目标通孔在所述掺杂结构中的口径沿着所述第一方向逐渐增大。
15.根据权利要求14所述的半导体结构，其特征在于，所述杂质离子至少包括以下之一：H+、Si+、F-、C+、O+、B+以及P+。
16.根据权利要求14所述的半导体结构，其特征在于，所述掺杂结构的材料包括以下之一：氮化硅、氧化硅以及氮氧化硅。
17.根据权利要求14所述的半导体结构，其特征在于，所述掺杂结构的厚度范围为300Å~500Å。
18.根据权利要求14所述的半导体结构，其特征在于，所述介电层的厚度范围为2500Å~2800Å。
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