CN116798952A - 半导体器件的制作方法以及半导体器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 128
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 100
- 239000002184 metal Substances 0.000 claims abstract description 100
- 238000002360 preparation method Methods 0.000 claims abstract description 99
- 230000008569 process Effects 0.000 claims abstract description 97
- 238000005530 etching Methods 0.000 claims abstract description 87
- 238000000137 annealing Methods 0.000 claims abstract description 53
- 239000003795 chemical substances by application Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004088 foaming agent Substances 0.000 claims abstract description 4
- 238000001312 dry etching Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 239000003361 porogen Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- XMGQYMWWDOXHJM-UHFFFAOYSA-N limonene Chemical compound CC(=C)C1CCC(C)=CC1 XMGQYMWWDOXHJM-UHFFFAOYSA-N 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- NBBQQQJUOYRZCA-UHFFFAOYSA-N diethoxymethylsilane Chemical compound CCOC([SiH3])OCC NBBQQQJUOYRZCA-UHFFFAOYSA-N 0.000 claims description 7
- 239000011148 porous material Substances 0.000 abstract description 31
- 239000010410 layer Substances 0.000 description 297
- 239000000126 substance Substances 0.000 description 17
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 11
- 238000004140 cleaning Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000012466 permeate Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000003848 UV Light-Curing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 150000001336 alkenes Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- OJCDKHXKHLJDOT-UHFFFAOYSA-N fluoro hypofluorite;silicon Chemical compound [Si].FOF OJCDKHXKHLJDOT-UHFFFAOYSA-N 0.000 description 1
- ZHPNWZCWUUJAJC-UHFFFAOYSA-N fluorosilicon Chemical compound [Si]F ZHPNWZCWUUJAJC-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 125000000396 limonene group Chemical group 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供了一种半导体器件的制作方法以及半导体器件。该方法包括：首先，提供包括层叠的底部金属层、刻蚀停止层以及预备介质层的基底，其中，预备介质层中具有致孔剂；然后，使用刻蚀工艺，去除部分预备介质层以及部分刻蚀停止层，以形成沟槽，沟槽使得部分底部金属层裸露，剩余的预备介质层形成介质层，剩余的刻蚀停止层形成目标停止层；之后，在沟槽中形成金属层，得到预备结构；最后，对预备结构进行退火处理，以去除介质层中的致孔剂。在刻蚀工艺之后再通过退火工艺去除致孔剂，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法、半导体器件以及存储器。
背景技术
在目前的金属互连工艺中的低k（介电常数）电介质膜的形成过程中，主要分为以下两步：第一、沉积包含致孔剂的电介质层；第二、使用UV照射，以去除电介质层中的致孔剂，得到具有孔隙的低k电介质膜。
但是，在形成低k电介质膜后，会通过刻蚀工艺形成沟槽，以在沟槽中填充金属，实现金属互连，由于低k电介质膜中具有孔隙，使得在刻蚀过程中，孔隙直接暴露，并在湿法清洗过程中吸收水汽以及渗透化学物质，从而导致低k电介质膜的介电常数升高，影响低k电介质膜的性能，另外，在干法刻蚀工艺中，会对低k电介质膜造成等离子损坏，从而影响结构的机械和电气完整性，导致低k电介质膜的可靠性较差。
因此，亟需一种方式，在形成低k电介质膜的同时，避免孔隙对化学物质的渗透以及水汽的吸收问题。
发明内容
本申请的主要目的在于提供一种半导体器件的制作方法、半导体器件以及存储器，以解决现有技术中的由于低k介质中的孔隙导致可靠性较差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供基底，所述基底包括层叠的底部金属层、刻蚀停止层以及预备介质层，所述预备介质层中具有致孔剂；使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽，所述沟槽使得部分所述底部金属层裸露，剩余的所述预备介质层形成介质层，剩余的所述刻蚀停止层形成目标停止层；在所述沟槽中形成金属层，得到预备结构；对所述预备结构进行退火处理，以去除所述介质层中的所述致孔剂。
可选地，对所述预备结构进行退火处理，包括：在二乙氧基甲基硅烷气氛中，对所述预备结构进行所述退火处理。
可选地，所述退火处理的退火温度范围为300℃-600℃，所述退火处理的退火时间范围为5min-40min。
可选地，在使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽之前，所述方法还包括：在所述预备介质层的远离所述刻蚀停止层的表面上形成层叠的应力缓冲层以及掩膜层。
可选地，使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽，包括：使用干法刻蚀工艺，去除部分所述掩膜层、部分所述应力缓冲层以及部分所述预备介质层，形成预备沟槽，所述预备沟槽使得部分所述刻蚀停止层裸露；使用干法刻蚀工艺，去除所述预备沟槽底部的部分所述刻蚀停止层，形成所述沟槽；使用湿法清洗工艺处理所述沟槽。
可选地，在所述沟槽中形成金属层，得到预备结构，包括：在所述沟槽的底部以及侧壁表面上形成阻挡层；在剩余的所述沟槽中形成预备金属层；去除部分所述预备金属层，剩余的所述预备金属层形成所述金属层，得到所述预备结构。
可选地，去除部分所述预备金属层，包括：使用CMP（Chemical MechanicalPolishing，化学机械抛光）工艺，去除剩余的所述应力缓冲层、所述掩膜层以及部分所述预备金属层。
可选地，所述金属层的材料包括铜，所述致孔剂包括双戊烯，所述介质层的材料包括低k介质材料。
根据本申请的另一方面，提供了一种半导体器件，所述半导体器件为采用任一种所述的半导体器件的制作方法制作得到的。
根据本申请的又一方面，提供了一种存储器，所述存储器包括所述的半导体器件或者采用任一种所述的方法得到的半导体器件。
应用本申请的技术方案，半导体器件的制作方法中，首先，提供包括层叠的底部金属层、刻蚀停止层以及预备介质层的基底，其中，所述预备介质层中具有致孔剂；然后，使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，以形成沟槽，所述沟槽使得部分所述底部金属层裸露，剩余的所述预备介质层形成介质层，剩余的所述刻蚀停止层形成目标停止层；之后，在所述沟槽中形成金属层，得到预备结构；最后，对预备结构进行退火处理，以去除所述介质层中的致孔剂。相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的所述半导体器件的制作方法，通过提供包括所述底部金属层、所述刻蚀停止层以及所述预备介质层的所述基底，且所述预备介质层中具有所述致孔剂，再通过刻蚀工艺形成所述沟槽，由于所述预备介质层中不存在孔隙，使得在刻蚀的过程中，所述预备介质层不会通过所述孔隙来渗透化学物质以及吸收水汽，再通过在所述沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对所述预备结构进行所述退火处理，以去除所述介质层中的所述致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除所述致孔剂，避免了现有技术中在形成具有所述致孔剂的所述预备介质层后，直接通过UV照射来去除所述致孔剂形成所述孔隙，从而在所述刻蚀工艺中，所述孔隙直接暴露，导致所述预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在所述刻蚀工艺以及形成所述金属层后，使用退火处理去除所述致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护所述介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的半导体器件的制作方法的流程示意图；
图2示出了根据本申请的一种实施例的基底的结构示意图；
图3示出了根据本申请的一种实施例的形成应力缓冲层后得到的结构示意图；
图4示出了根据本申请的一种实施例的形成掩膜层后得到的结构示意图；
图5示出了根据本申请的一种实施例的形成沟槽后得到的结构示意图；
图6示出了根据本申请的一种实施例的形成阻挡层后得到的结构示意图；
图7示出了根据本申请的一种实施例的形成预备金属层后得到的结构示意图；
图8示出了根据本申请的一种实施例的预备结构的结构示意图；
图9示出了根据本申请的一种实施例的通过退火工艺去除致孔剂后得到的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；20、沟槽；30、金属层；40、预备结构；50、应力缓冲层；60、掩膜层；70、阻挡层；80、预备金属层；90、孔隙；101、刻蚀停止层；102、预备介质层；103、致孔剂；104、介质层；105、底部金属层；106、目标停止层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所介绍的，现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，为解决技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的实施例提供了一种半导体器件的制作方法、半导体器件以及存储器。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，如图2所示，提供基底10，基底10包括层叠的底部金属层105、刻蚀停止层101以及预备介质层102，预备介质层102中具有致孔剂103；
具体地，刻蚀停止层为选择比较高的一层，使得在后续刻蚀过程中，不会出现过刻的现象，即保证了不会损坏底部金属层。
另外，预备介质层为包括致孔剂的低K介质层。
步骤S102，如图4至图5所示，使用刻蚀工艺，去除部分预备介质层102以及部分刻蚀停止层101，形成沟槽20，沟槽20使得部分底部金属层105裸露，剩余的预备介质层102形成介质层104，剩余的刻蚀停止层101形成目标停止层106；
具体地，刻蚀工艺主要包括干法刻蚀以及湿法清洗，刻蚀停止层用于在干法刻蚀形成沟槽的过程中，作为停止层，不会损坏刻蚀停止层下方的底部金属层。
步骤S103，如图5至图8所示，在沟槽20中形成金属层30，得到预备结构40；
具体地，通过形成金属，可以实现金属互连。
步骤S104，如图8至图9所示，对预备结构40进行退火处理，以去除介质层104中的致孔剂103。
半导体器件的制作方法中，首先，提供包括层叠的底部金属层、刻蚀停止层以及预备介质层的基底，其中，预备介质层中具有致孔剂；然后，使用刻蚀工艺，去除部分预备介质层以及部分刻蚀停止层，以形成沟槽，沟槽使得部分底部金属层裸露，剩余的预备介质层形成介质层，剩余的刻蚀停止层形成目标停止层；之后，在沟槽中形成金属层，得到预备结构；最后，对预备结构进行退火处理，以去除介质层中的致孔剂。相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的半导体器件的制作方法，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
另外，在刻蚀工艺过程中，由于干法刻蚀主要是通过等离子体轰击材料的表面，以去除部分结构，而等离子体在去除部分结构的同时，也会对低k电介质膜造成等离子损坏，对结构的机械和电气完整性造成问题，从而导致器件的可靠性较差，而本申请的半导体器件的制作过程中，通过在刻蚀工艺以及沉积金属层后进行特定工艺的退火处理，使得可以通过退火处理，对刻蚀工艺中造成的等离子损坏进行修复，保证了半导体器件的可靠性以及性能较好。
具体地，在目前的金属互连工艺中，在形成低k介质的过程中，主要是在形成含有致孔剂的低k电介质膜后，直接通过UV固化处理去除致孔剂，得到多个间隔的孔隙，再进行后续的刻蚀以及金属沉积的过程，即是通过以下步骤形成低k电介质膜：第一、形成含有致孔剂的低k介质层；第二、通过UV照射，实现固化，以去除低k介质层中的致孔剂，得到多个孔隙；第三、通过干法刻蚀形成沟槽；第四、通过湿法清洗来进一步处理沟槽；第五、在沟槽中沉积金属；第六、CMP工艺去除部分金属。由于k介质层中的孔隙在UV处理后会直接暴露出来，导致后续的湿法清洗过程中的化学物质的渗透以及通过孔隙吸收水汽，使得低k介质层的性能受到影响，另外，由于干法刻蚀中的等离子体也会对低k介质层造成等离子损坏，对结构的机械和电气完整性造成问题，进一步导致的低k介质层的性能较差以及可靠性较高，而本申请的半导体器件的制作过程中，一方面，在刻蚀工艺后再通过退火工艺去除致孔剂，即在形成含有致孔剂的预备介质层后，不直接通过去除致孔剂形成孔隙，而是在刻蚀过程中，通过致孔剂密封低k界面中的孔隙，避免了孔隙渗透化学物质以及吸收水汽，保证了低k介质层的性能较好，另外，通过刻蚀工艺后的退火工艺，还可以修复干法刻蚀过程中形成的等离子损伤，保证了半导体器件的性能较好以及可靠性较好。
如图8至图9所示，通过退火工艺去除致孔剂103后，原先致孔剂103的位置变成多个间隔的孔隙90。通过形成多个间隔的孔隙，使得介质层的介电常数较低，且由于孔隙是在刻蚀工艺形成沟槽以及形成金属层之后的退火处理中形成的，保证了在刻蚀工艺形成沟槽的过程中，致孔剂可以密封介质层中的孔隙，避免渗透化学物质和避免孔隙吸收水汽，保证了半导体器件的可靠性较好。
具体实现过程中，步骤S104可以通过以下步骤实现：在二乙氧基甲基硅烷气氛中，对预备结构进行退火处理。通过在二乙氧基甲基硅烷气氛中对预备接收进行退火处理，一方面，保证了可以通过退火处理去除致孔剂以形成孔隙，使得介质层的介电常数较低，另一方面，可以通过退火处理修复前期刻蚀工艺中的干法刻蚀形成的等离子损伤，进一步保证了半导体器件的性能较好以及可靠性较好。
当然，退火处理过程中使用的气体并不限于二乙氧基甲基硅烷，也可以使用其他的含甲基的气体。
为了进一步保证半导体器件的性能较好以及可靠性较好，在一些实施例上，退火处理的退火温度范围为300℃-600℃，退火处理的退火时间范围为5min-40min。通过将退火温度以及退火时间控制在合理的范围内，使得退火处理的效果较好，一方面，保证了可以通过退火处理去除致孔剂以形成孔隙，使得介质层的介电常数较低，另一方面，可以通过退火处理修复前期刻蚀工艺中的干法刻蚀形成的等离子损伤，进一步保证了半导体器件的性能较好以及可靠性较好。
优选地，退火温度可以选择400℃±20℃，退火时间可以选择6 min -8 min。
当然，退火温度以及退火时间可以根据不同的材料以及不同的性能需求来确定。
为了进一步保证半导体器件的可靠性较好，在使用刻蚀工艺，去除部分预备介质层以及部分刻蚀停止层，形成沟槽之前，方法还包括：如图3至图4所示，在预备介质层102的远离刻蚀停止层101的表面上形成层叠的应力缓冲层50以及掩膜层60。通过在预备介质层的远离刻蚀停止层的表面上形成应力缓冲层以及掩膜层，使得可以通过应力缓冲层以及掩膜层保护预备介质层，避免预备介质层在后续工艺中被损坏，进一步保证了半导体器件的可靠性较好。
具体地，由于掩膜层与介质层之间的应力差距较大，为了保证掩膜层的生长质量较好，本申请的形成方法，通过形成一层薄层的应力缓冲层作为缓冲层，以释放掩膜层与介质层之间的应力。优选地，应力缓冲层的材料包括低介电常数的碳化硅以及正硅酸乙酯层，掩膜层为硬掩膜层（Hard Mask，简称HM），硬掩膜层主要用于在光刻工艺中，首先把光刻胶图像转移到硬掩膜层上，然后再通过硬掩膜将最终的图形通过刻蚀转移到介质层上，以在刻蚀工艺中形成沟槽，掩膜层的材料包括金属掩膜或者氧化物掩膜，当然，掩膜层以及应力缓冲层的材料并不限于以上的材料，也可以选择其他具有相同功能的材料。
具体实现过程中，步骤S102可以通过以下步骤实现：使用干法刻蚀工艺，去除部分掩膜层、部分应力缓冲层以及部分预备介质层，形成预备沟槽，预备沟槽使得部分刻蚀停止层裸露；使用干法刻蚀工艺，去除预备沟槽底部的部分刻蚀停止层，形成沟槽；使用湿法清洗工艺处理沟槽。先通过干法刻蚀工艺去除部分掩膜层、部分应力缓冲层以及部分预备介质层，保证了可以较为快速且精确的形成预备沟槽，然后再通过干法刻蚀工艺去除预备沟槽底部的部分刻蚀停止层，使得可以较快且较为准确的形成沟槽，且不会损坏沟槽下方的底部金属层，再通过湿法清洗工艺处理沟槽，以去除沟槽表面残留的化学物质，保证了沟槽的形成速度较快且较准确性较高。
实现过程中，湿法清洗主要通过具有化学物质的溶液来清洗干法工艺后残留在沟槽表面的残留物质，因此，如果在形成具有致孔剂的预备介质层后直接UV固化形成孔隙，孔隙会在湿法清洗的过程中吸收水汽，且具有孔隙的介质层也会渗透化学物质，从而影响器件的介电值上升，绝缘性变差，另外，干法刻蚀主要通过使用等离子体撞击表面来形成预备沟槽，因此，干法刻蚀过程中，等离子体会对介质层造成等离子损伤，而本申请的半导体器件的制作过程，可以同时解决上面两个问题，一方面，在湿法清洗过程中，通过致孔剂密封介质层中的孔隙，避免了孔隙吸收水汽，另一方面，通过退火工艺修复干法刻蚀过程中造成的等离子损伤，进一步保证了半导体器件的性能较好以及可靠性较好。相对来说，干法刻蚀的刻蚀精度较高，湿法清洗的精度较低但是成本较低。
为了进一步保证半导体器件的性能以及可靠性较好，在一些实施例上，步骤S103具体可以通过以下步骤实现：如图6所示，在沟槽20的底部以及侧壁表面上形成阻挡层70；如图6至图7所示，在剩余的沟槽20中形成预备金属层80；如图7至图8所示，去除部分预备金属层80，剩余的预备金属层80形成金属层30，得到预备结构40。通过在沟槽的底部和侧壁表面上形成阻挡层，再在剩余的沟槽中形成预备金属层，使得可以通过阻挡层，来防止预备金属层中的金属扩散至介质层，从而影响介质层的性能，进一步保证了半导体器件的性能较好以及可靠性较好。
实现过程中，金属层的材料包括铜，在金属层的材料为铜的情况下，形成阻挡层以及预备金属层的具体的形成过程包括：首先，阻挡层是通过物理气相沉积（Physical VaporDeposition，简称PVD）形成的，其中，阻挡层的材料包括钽、氮化钽、钛以及氮化钛中的至少一个，且阻挡层的厚度一般为10nm-20nm；然后，在剩余的沟槽中形成预备金属层包括以下过程，通过物理气相沉积在阻挡层上沉积铜种子层，铜种子层的厚度通常为100nm，再在铜种子层上沉积铜层，铜层填满沟槽且应力缓冲层的整个表层，具体地，采用电化学电镀(Electro Chemical Plating，ECP)工艺，在铜种子层上沉积厚度范围为700nm-800nm的铜层。
在一些实施例上，去除部分预备金属层，包括：如图7至8所示，使用CMP工艺，去除剩余的应力缓冲层50、掩膜层60以及部分预备金属层80。通过CMP工艺去除剩余的应力缓冲层、掩膜层以及部分预备金属层，以得到具有金属层的金属互连结构，CMP保证了可以较为快速的去除应力缓冲层、掩膜层以及部分预备金属层，且保证了金属层的表面的粗糙度较低，使得后续可以在金属层的表面上，可以较为容易的形成后续结构，进一步保证了半导体器件的性能较好。
具体地，本申请的半导体器件的制作过程适用于多孔低k电介质膜的侧壁孔保护，主要是通过在形成具有致孔剂的预备介质层后，不进行UV固化，而是在进行后续的干法刻蚀、湿法清洗、金属沉积以及CMP工艺后，再通过在二乙氧基甲基硅烷气氛中，且退火温度范围为300℃-600℃，退火时间范围为5min-40min，来去除致孔剂，以形成孔隙，避免了现有技术中的介质层在刻蚀工艺过程中渗透化学物质，孔隙吸附水汽，导致介电值上升以及绝缘性变差的问题，以及解决了现有技术中介质层在干法刻蚀导致等离子损伤的问题，本申请通过退火工艺来修复干法刻蚀过程中造成的等离子损伤，从而保证了半导体器件的产品良率较好，以及保证了半导体器件的可靠性较好。
具体实现过程中，金属层的材料包括铜，致孔剂包括双戊烯，介质层的材料包括低k介质材料。
具体地，金属层的材料为铜，致孔剂为双戊烯，介质层的材料为低k介质材料，其中，低k介质材料主要为介电常数比二氧化硅低的介质材料，常用的低k介质材料可以为碳掺杂的氧化硅、氮掺杂的碳化硅以及氟硅玻璃中之一，优选地，介质层的材料为碳掺杂的氧化硅。
当然，致孔剂并不限于双戊烯，也可以选择其他可以热分解的烯类，金属层的材料并不限于铜，也可以选择钨或者铝等金属。
该发明中，刻蚀停止层可以为氮化硅，在刻蚀停止层上沉积预备介质层的方式可以为化学气相沉积（Chemical Vapor Deposition，简称CVD）或者物理气相沉积。还可以为现有技术中除了化学气相沉积以及物理气相沉积方式之外的其他可行的方式，此处就不再赘述了。
另外，该发明中，应力缓冲层的具体制作工艺可以为化学气相沉积或者物理气相沉积。还可以为现有技术中除了化学气相沉积以及物理气相沉积方式之外的其他可行的方式。
具体地，阻挡层的材料为钛以及氮化钛中至少之一，掩膜层是通过化学气相沉积法形成的一种无机薄膜材料，其主要成分为氮化钛、氮化硅或者二氧化硅。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的半导体器件的制作方法的实现过程进行详细说明。
本实施例涉及一种具体的半导体器件的制作方法，包括如下步骤：
步骤S1：如图2所示，提供基底10，基底10包括层叠的底部金属层105、刻蚀停止层101以及预备介质层102，预备介质层102中具有致孔剂103；
步骤S2：如图3至图4所示，在预备介质层102的远离刻蚀停止层101的表面上形成层叠的应力缓冲层50以及掩膜层60；
步骤S3：使用干法刻蚀工艺，去除部分掩膜层、部分应力缓冲层以及部分预备介质层，形成预备沟槽，再使用干法刻蚀工艺，去除预备沟槽底部的部分刻蚀停止层，形成沟槽；
步骤S4：使用湿法清洗工艺处理沟槽20，得到如图5所示的结构；
步骤S5：如图6所示，在沟槽20的底部以及侧壁表面上形成阻挡层70，如图6至图7所示，在剩余的沟槽20中形成预备金属层80，如图7至8所示，使用CMP工艺，去除剩余的应力缓冲层50、掩膜层60以及部分预备金属层80，剩余的预备金属层80形成金属层30，得到预备结构40；
步骤S6：在二乙氧基甲基硅烷气氛中，对预备结构进行退火处理，退火处理的退火温度范围为300℃-600℃，退火处理的退火时间范围为5min-40min，以去除介质层104中的致孔剂103，形成多个间隔的孔隙90，得到如图9所示的结构。
根据本申请的实施例，还提供了一种半导体器件，半导体器件为采用任一种的半导体器件的制作方法制作得到的。
半导体器件为采用任一种的半导体器件的制作方法制作得到的，相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的半导体器件，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
具体地，低k电介质材料至少包括碳氧化硅、氟氧化硅以及非晶氟化碳中之一。
另外，在金属互连结构中，由于低k材料具有的低介电系数，因此，可产生较低的电容值，因而被广泛应用，使得通过使用低k介电常数的材料，可以有效地降低金属互连之间的寄生电容，从而提升芯片的稳定性和工作频率。
根据本申请的实施例，还提供了一种存储器，存储器包括的半导体器件或者采用任一种的方法得到的半导体器件。
存储器包括半导体器件或者采用任一种方法得到的半导体器件，相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的存储器，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
当然，本申请的半导体器件主要用于金属互连工艺中的低k介质层的制备。
在本发明的实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请的实施例实现了如下技术效果：
1）、本申请的半导体器件的制作方法中，首先，提供包括层叠的刻蚀停止层以及预备介质层的基底，其中，预备介质层中具有致孔剂；然后，使用刻蚀工艺，去除部分预备介质层，以形成沟槽，沟槽使得部分刻蚀停止层裸露，剩余的预备介质层形成介质层；之后，在沟槽中形成金属层，得到预备结构；最后，对预备结构进行退火处理，以去除介质层中的致孔剂。相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的半导体器件的制作方法，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
2）、本申请的半导体器件为采用任一种的半导体器件的制作方法制作得到的，相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的半导体器件，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
3）、存储器包括半导体器件或者采用任一种方法得到的半导体器件，相比现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，本申请的存储器，通过提供包括底部金属层、刻蚀停止层以及预备介质层的基底，且预备介质层中具有致孔剂，再通过刻蚀工艺形成沟槽，由于预备介质层中不存在孔隙，使得在刻蚀的过程中，预备介质层不会通过孔隙来渗透化学物质以及吸收水汽，再通过在沟槽中形成金属层，得到预备结构，实现了金属互连，最后再通过对预备结构进行退火处理，以去除介质层中的致孔剂，以形成孔隙，得到了低k电介质膜，由于本申请在刻蚀工艺之后再通过退火工艺去除致孔剂，避免了现有技术中在形成具有致孔剂的预备介质层后，直接通过UV照射来去除致孔剂形成孔隙，从而在刻蚀工艺中，孔隙直接暴露，导致预备介质层中的孔隙吸收水汽并渗透化学物质，从而影响器件的性能的问题，而本申请的半导体器件的制作过程中，在刻蚀工艺以及形成金属层后，使用退火处理去除致孔剂，由于刻蚀工艺中致孔剂一直存在，使得刻蚀工艺中致孔剂会保护介质层，解决了现有技术中的由于低k介质中的孔隙导致可靠性较差的问题，保证了半导体器件的性能以及可靠性较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，所述方法包括：
提供基底，所述基底包括层叠的底部金属层、刻蚀停止层以及预备介质层，所述预备介质层中具有致孔剂；
使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽，所述沟槽使得部分所述底部金属层裸露，剩余的所述预备介质层形成介质层，剩余的所述刻蚀停止层形成目标停止层；
在所述沟槽中形成金属层，得到预备结构；
对所述预备结构进行退火处理，以去除所述介质层中的所述致孔剂。
2.根据权利要求1所述的方法，其特征在于，对所述预备结构进行退火处理，包括：
在二乙氧基甲基硅烷气氛中，对所述预备结构进行所述退火处理。
3.根据权利要求1所述的方法，其特征在于，所述退火处理的退火温度范围为300℃-600℃，所述退火处理的退火时间范围为5min-40min。
4.根据权利要求1所述的方法，其特征在于，在使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽之前，所述方法还包括：
在所述预备介质层的远离所述刻蚀停止层的表面上形成层叠的应力缓冲层以及掩膜层。
5.根据权利要求4所述的方法，其特征在于，使用刻蚀工艺，去除部分所述预备介质层以及部分所述刻蚀停止层，形成沟槽，包括：
使用干法刻蚀工艺，去除部分所述掩膜层、部分所述应力缓冲层以及部分所述预备介质层，形成预备沟槽，所述预备沟槽使得部分所述刻蚀停止层裸露；
使用干法刻蚀工艺，去除所述预备沟槽底部的部分所述刻蚀停止层，形成所述沟槽；
使用湿法清洗工艺处理所述沟槽。
6.根据权利要求4所述的方法，其特征在于，在所述沟槽中形成金属层，得到预备结构，包括：
在所述沟槽的底部以及侧壁表面上形成阻挡层；
在剩余的所述沟槽中形成预备金属层；
去除部分所述预备金属层，剩余的所述预备金属层形成所述金属层，得到所述预备结构。
7.根据权利要求6所述的方法，其特征在于，去除部分所述预备金属层，包括：
使用CMP工艺，去除剩余的所述应力缓冲层、所述掩膜层以及部分所述预备金属层。
8.根据权利要求1至7中任一项所述的方法，其特征在于，所述金属层的材料包括铜，所述致孔剂包括双戊烯，所述介质层的材料包括低k介质材料。
9.一种半导体器件，其特征在于，所述半导体器件为采用权利要求1至8中任一项所述的半导体器件的制作方法制作得到的。
10.一种存储器，其特征在于，包括权利要求9所述的半导体器件或者采用权利要求1至8中任一项所述的方法得到的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN116798952B (zh) | 2023-11-14 |
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| PB01 | Publication | ||
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| GR01 | Patent grant |