CN117727626A - 硬遮罩结构以及半导体结构的制备方法 - Google Patents

硬遮罩结构以及半导体结构的制备方法 Download PDF

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Abstract

本公开提供一种硬遮罩结构以及一种半导体结构的制备方法。该硬遮罩结构包括一第一可灰化硬遮罩、一第一介电抗反射涂层以及一第二可灰化硬遮罩。该第一介电抗反射涂层设置在该第一可灰化硬遮罩上。该第二可灰化硬遮罩设置在该第一介电抗反射涂层上。该第一可灰化硬遮罩的一应力为大约‑100MPa至大约100MPa。

Description

硬遮罩结构以及半导体结构的制备方法
技术领域
本申请案主张美国第17/946,355号专利申请案的优先权(即优先权日为“2022年9月16日”)，其内容以全文引用的方式并入本文中。
本公开关于一种硬遮罩结构以及一种半导体结构的制备方法。特别是有关于一种硬遮罩结构以及使用该硬遮罩结构的一种半导体结构的制备方法。
背景技术
硬遮罩结构广泛用于形成半导体结构。在半导体结构中并未期望有图案化特征/线条的摆动(wiggling)，特别是对于缩减到100nm以下(sub-100nm)尺度的半导体结构的特征尺寸。因此，需要解决摆动问题以获得良好的特征/线条图案。
上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种硬遮罩结构。该硬遮罩结构包括一第一可灰化应遮罩、一第一介电抗反射涂层(DARC)以及一第二可灰化硬遮罩。该第一介电抗反射涂层设置在该第一可灰化硬遮罩上。第二可灰化硬遮罩设置在该第一介电抗反射涂层上。该第一可灰化应遮罩的一应力从大约-100MPa到大约100MPa。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括形成一导电层在一基底上；以及形成一硬遮罩结构在该导电层上。形成该硬遮罩结构的步骤包括形成一第一可灰化硬遮罩在该导电层上，该第一可灰化硬遮罩具有一应力，该应力从大约-100MPa到大约100MPa。形成该硬遮罩结构的步骤还包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上。该制备方法还包括根据该硬遮罩结构以移除该导电层的一部分以形成一图案化导电层。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括形成一导电层在一基底上；以及形成一第一可灰化硬遮罩在该导电层上。该制备方法亦包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；以及形成一第二可灰化硬遮罩在该第一介电抗反射涂层上；其中该第一可灰化硬遮罩的一应力从大约-100MPa到大约100Mpa。该制备方法还包括蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩。该制备方法还包括根据该第一可灰化硬遮罩而蚀刻该导电层以形成一图案化导电层。
该硬遮罩结构的该下可灰化硬遮罩邻近待图案化的一目标层且具有一相对低的应力，以便有效降低该下可灰化硬遮罩因自身内应力所引起的变形，因此，无论该下可灰化硬遮罩的模数或密度如何，都可以显著减少该图案化目标层的摆动问题。此外，该图案化导电层可作为位元线。随着减轻或防止位元线的线条弯曲及/或摆动问题，可以使位元线的形状与位置更加准确与精密，增加位元线与相邻接触结构的接触面积，降低电阻，提高信号传输速率，改善电性效能。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
借由参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。
图1是剖视示意图，例示本公开一些实施例的遮罩结构。
图2A是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图2B是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图2C是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图2D是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图2E是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图2F是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图3是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图4是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图5是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图6是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图7是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图8是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图9是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图10是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一阶段。
图11A是流程示意图，例示本公开一些实施例的半导体结构的制备方法。
图11B是流程示意图，例示本公开一些实施例的半导体结构的制备方法。
其中，附图标记说明如下：
1：半导体结构
10：遮罩结构
11A：制备方法
11B：制备方法
110A：可灰化硬遮罩
120A：介电抗反射涂层
121A：抗反射层
123A：抗反射层
130：可灰化硬遮罩
130A：可灰化硬遮罩
140：介电抗反射涂层
140A：介电抗反射涂层
150A：光阻层
20：基底
210：掺杂区
220：绝缘层
230：缓冲层
240：导电接触点
240A：导电部
30：图案化导电层
30A：导电层
310：图案化导电子层
310A：导电子层
320：图案化导电子层
320A：导电子层
410：多孔介电层
410A：多孔介电层
510：牺牲层
510A：牺牲层
P1：图案
P2：图案
S11：步骤
S12：步骤
S13：步骤
S21：步骤
S22：步骤
S23：步骤
S24：步骤
S25：步骤
S26：步骤
T1：厚度
T2：厚度
T3：厚度
T4：厚度
T5：厚度
T6：厚度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1是剖视示意图，例示本公开一些实施例的遮罩结构10。硬遮罩结构10可包括一可灰化硬遮罩110A、一介电抗反射涂层(DARC)120A、一可灰化硬遮罩130A、一介电抗反射涂层(DARC)140A以及一光阻层150A。
可灰化硬遮罩110A(亦称为“第一可灰化硬遮罩”或“下可灰化硬遮罩”)可具有一应力，从大约-100MPa到大约100MPa。在一些实施例中，可灰化硬遮罩110A的应力为大约-50MPa到大约50MPa。在一些实施例中，可灰化硬遮罩110A的应力为大约-30MPa到大约30MPa。在一些实施例中，可灰化硬遮罩110A具有一压应力，压应力小于等于或小于大约-100MPa。在一些实施例中，可灰化硬遮罩110A具有一压应力，压应力小于等于或小于大约-80MPa。在一些实施例中，可灰化硬遮罩110A具有一压应力，压应力小于等于或小于大约-50MPa。在一些实施例中，可灰化硬遮罩110A具有一压应力，压应力小于等于或小于约-30MPa。在一些实施例中，可灰化硬遮罩110A具有一压应力，压应力从大约-100MPa到大约0MPa。在一些实施例中，可灰化硬遮罩110A具有一拉伸应力，拉伸应力小于等于或小于大约100MPa。在一些实施例中，可灰化硬遮罩110A具有一拉伸应力，拉伸应力小于等于或小于大约80MPa。在一些实施例中，可灰化硬遮罩110A具有一拉伸应力，拉伸应力小于等于或小于大约50MPa。在一些实施例中，可灰化硬遮罩110A具有一拉伸应力，拉伸应力小于等于或小于大约30MPa。在一些实施例中，可灰化硬遮罩110A具有一拉伸应力，拉伸应力从大约100MPa到大约0MPa。
在一些实施例中，可灰化硬遮罩110A具有一模数，模数大于大约50GPa。在一些实施例中，可灰化硬遮罩110A具有一模数，模数大于大约80GPa。在一些实施例中，可灰化硬遮罩110A的模数大于大约100GPa。在一些实施例中，可灰化硬遮罩110A的模数大于大约130GPa。在一些实施例中，可灰化硬遮罩110A的模数是从大约80GPa到大约200GPa。在一些实施例中，可灰化硬遮罩110A的模数是从大约100GPa到大约180GPa。
在一些实施例中，可灰化硬遮罩110A具有一密度，密度大于1.5g/cm3。在一些实施例中，可灰化硬遮罩110A具有一密度，密度等于或大于1.7g/cm3。在一些实施例中，可灰化硬遮罩110A的密度等于或大于1.8g/cm3。在一些实施例中，可灰化硬遮罩110A的密度等于或大于1.9g/cm3。
在一些实施例中，可灰化硬遮罩110A的一厚度Tl大于可灰化硬遮罩130A的一厚度T2。在一些实施例中，可灰化硬遮罩110A的厚度T1大于大约60nm。在一些实施例中，可灰化硬遮罩110A的厚度T1等于或大于大约100nm。在一些实施例中，可灰化硬遮罩110A的厚度T1为大约100nm到大约200nm。在一些实施例中，可灰化硬遮罩110A的厚度T1为大约130nm到大约160nm。在一些实施例中，可灰化硬遮罩110A的厚度T1大约为145nm。
在一些实施例中，可灰化硬遮罩110A比可灰化硬遮罩130A更靠近待图案化的一目标层，并且可灰化硬遮罩110A用于将具有一相对小间距的一预定图案转移到目标层。因此，为了实现目标层的一期望的相对大的深宽比以及一期望的相对小的线条宽/线条间距，可灰化硬遮罩110A的厚度T1具有上述范围，可避免可灰化硬遮罩110A在对目标层的蚀刻操作中被完全消耗。
在一些实施例中，可灰化硬遮罩110A包括一碳基材料。在一些实施例中，可灰化硬遮罩110A包括非晶碳。
在一些实施例中，可灰化硬遮罩110A植入有多个碳原子。在一些实施例中，可灰化硬遮罩110A中的一植入剂量浓度为大约1014到大约1016ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度可以是5×1014ion/cm3、1×1015ion/cm3或5×1015ion/cm3。在一些实施例中，当植入剂量浓度小于1014ion/cm3时，在可灰化硬遮罩110A中sp3键结的形成可能不足以提供令人满意的可灰化硬遮罩110A的机械效能。在一些实施例中，当植入剂量浓度大于1016ion/cm3时，可在可灰化硬遮罩110A中形成一过量的sp3键结并不利地增加可灰化硬遮罩110A的压应力。
在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约2×1015到大约8×1015ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约3×1015到大约7×1015ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约4×1015到大约6×1015ion/cm3。在一些实施例中，掺杂能量是从大约5keV到大约100keV。
介电抗反射涂层120A可以设置在可灰化硬遮罩110A上。在一些实施例中，介电抗反射涂层120A直接接触可灰化硬遮罩110A。在一些实施例中，介电抗反射涂层120A包括一无机材料。在一些实施例中，介电抗反射涂层120A包括氮氧化硅。在一些实施例中，介电抗反射涂层120A包括抗反射层121A与123A。
在一些实施例中，抗反射层121A设置在可灰化硬遮罩110A上。在一些实施例中，抗反射层121A直接接触可灰化硬遮罩110A。在一些实施例中，抗反射层121A可以是或包括一氮氧化硅层。在一些实施例中，抗反射层121A可以是或包括一富氧的氮氧化硅层。举例来说，抗反射层121A的硅与氧的一原子比(Si/O)可以小于1。
在一些实施例中，抗反射层123A设置在抗反射层121A上。在一些实施例中，抗反射层123A直接接触抗反射层121A。在一些实施例中，抗反射层123A可以是或包括一氮氧化硅层。在一些实施例中，抗反射层121A与抗反射层123A具有不同的硅氧比(Si/O)。在一些实施例中，抗反射层123A可以是或包括一富硅的氮氧化硅层。举例来说，抗反射层123A的硅与氧的原子比(Si/O)可以大于1。
在一些实施例中，抗反射层123A的一厚度T4小于抗反射层121A的一厚度T3。在一些实施例中，抗反射层121A的厚度T3对抗反射层123A的厚度T4的一比率T3/T4等于或大于大约1.5。在一些实施例中，抗反射层121A的厚度T3对抗反射层123A的厚度T4的一比率T3/T4等于或大于大约1.8。在一些实施例中，抗反射层121A的厚度T3对抗反射层123A的厚度T4的一比率T3/T4等于或大于大约2。在一些实施例中，抗反射层121A的厚度T3是从15nm到大约25nm。在一些实施例中，抗反射层121A的厚度T3大约为20nm。在一些实施例中，抗反射层123A的厚度T4为从5nm到大约15nm。在一些实施例中，抗反射层123A的厚度T4大约为10nm。
在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之和小于可灰化硬遮罩110A的厚度T1。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之和小于可灰化硬遮罩130A的厚度T2。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之和等于或小于大约40nm。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之和等于或小于大约35nm。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之和等于或小于大约30nm。
可灰化硬遮罩130A可以设置在介电抗反射涂层120A上。在一些实施例中，可灰化硬遮罩130A直接接触介电抗反射涂层120A。在一些实施例中，可灰化硬遮罩130A直接接触抗反射层123A。在一些实施例中，可灰化硬遮罩130A的一模数小于、等于或大于可灰化硬遮罩110A的模数。在一些实施例中，可灰化硬遮罩130A的模数为大约50GPa到大约200GPa。在一些实施例中，可灰化硬遮罩130A的模数为大约80GPa到大约130GPa。在一些实施例中，可灰化硬遮罩130A的模数小于大约130GPa。
在一些实施例中，可灰化硬遮罩130A具有一应力，该应力大于可灰化硬遮罩110A的应力。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力大于可灰化硬遮罩110A的压应力。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于大约-200MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于大约-250MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于大约-300MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于约-350MPa。
在一些实施例中，可灰化硬遮罩130A具有一密度，该密度小于、等于或大于可灰化硬遮罩110A的一密度。在一些实施例中，可灰化硬遮罩130A的密度等于或小于大约1.9g/cm3。在一些实施例中，可灰化硬遮罩130A的密度等于或小于大约1.7g/cm3。在一些实施例中，可灰化硬遮罩130A的密度为大约1.5g/cm3到大约1.9g/cm3。在一些实施例中，可灰化硬遮罩130A的密度为从大约1.6g/cm3到大约1.7g/cm3。
在一些实施例中，可灰化硬遮罩130A的厚度T2小于可灰化硬遮罩110A的厚度T1。在一些实施例中，可灰化硬遮罩130A的厚度T2等于或小于大约60nm。在一些实施例中，可灰化硬遮罩110A的厚度T1与可灰化硬遮罩130A的厚度T2的一比率T1/T2等于或大于大约2。
在一些实施例中，可灰化硬遮罩130A用于将一初始图案从一图案化的正型光阻转移到下面的介电抗反射涂层140A，因此可灰化硬遮罩130A的厚度T2可以相对薄。
在一些实施例中，可灰化硬遮罩130A包括一碳基材料。在一些实施例中，可灰化硬遮罩130A包括非晶碳。
在一些实施例中，可灰化硬遮罩130A植入有多个碳原子。在一些实施例中，可灰化硬遮罩130A中的植入剂量浓度为大约1014到大约1016ion/cm3。在一些实施例中，可灰化硬遮罩130A中的植入剂量浓度可以是5×1014ion/cm3、1×1015ion/cm3或5×1015ion/cm3。在一些实施例中，当植入剂量浓度小于1014ion/cm3时，可灰化硬遮罩130A中sp3键结的形成可能不足以提供可灰化硬遮罩130A的令人满意的机械效能(例如模数)。在一些实施例中，当值入剂量浓度大于1016ion/cm3时，可在可灰化硬遮罩130A中形成过量的sp3键结并且不期望地增加可灰化硬遮罩130A的压应力。
介电抗反射涂层140A可以设置在可灰化硬遮罩130A上。在一些实施例中，介电抗反射涂层140A直接接触可灰化硬遮罩130A。在一些实施例中，介电抗反射涂层140A可以是或包括一氮氧化硅层。在一些实施例中，介电抗反射涂层140A可以是或包括一富氧的氮氧化硅层。举例来说，介电抗反射涂层140A的硅与氧原子比(Si/O)可以小于1。
在一些实施例中，介电抗反射涂层140A的一厚度T5小于介电抗反射涂层120A的一厚度。在一些实施例中，介电抗反射涂层140A的厚度T5小于抗反射层121A的厚度T3与抗反射层123A的厚度T4的一总和。在一些实施例中，介电抗反射涂层140A的厚度T5为从20nm到大约30nm。在一些实施例中，介电抗反射涂层140A的厚度T5大约为25nm。
光阻层150A可以设置在可灰化硬遮罩130A上。在一些实施例中，光阻层150A设置在介电抗反射涂层140A上。在一些实施例中，光阻层150A直接接触介电抗反射涂层140A。光阻层150A可以是或包括一聚合物材料。在一些实施例中，光阻层150A是一正型光阻。
在一些实施例中，光阻层150A的一厚度T6可以大于介电抗反射涂层140A的厚度T5。在一些实施例中，光阻层150A的厚度T6可以大于介电抗反射涂层120A的厚度。在一些实施例中，光阻层150A的厚度T6可大于抗反射层121A的厚度T3与抗反射层123A的厚度T4的一总和。在一些实施例中，光阻层150A的厚度T6为从80nm到大约120nm。在一些实施例中，光阻层150A的厚度T6大约为100nm。
在一些实施例中，硬遮罩结构10不含一非晶硅层。在一些实施例中，硬遮罩结构10不含一有机硬遮罩。在一些实施例中，硬遮罩结构10在可灰化硬遮罩110A与光阻层150A之间没有一氮化硅层。在一些实施例中，硬遮罩结构10在可灰化硬遮罩110A与可灰化硬遮罩130A之间没有一氮化硅层。
根据本公开的一些实施例，可灰化硬遮罩110A(或下可灰化硬遮罩)可邻近待图案化的一目标层，因此具有上述相对低应力的可灰化硬遮罩110A可显著减少图案化目标层的摆动问题。在一些实施例中，由于可灰化硬遮罩110A的应力相对较低，可灰化硬遮罩110A变形的内在驱动力较低，因此可有效降低可灰化硬遮罩110A因自身内应力所引起的变形。因此，可灰化硬遮罩110A不需要具有相对高的模数或相对高的密度来承受可能由其内应力所引起的可能变形，因此无论可灰化硬遮罩110A的模数或密度如何，都可以有效地减少图案化目标层的摆动问题。据此，可增加可灰化硬遮罩110A的材料选择，因此增加设计灵活性。
此外，根据本公开的一些实施例，代替并入一个或多个有机硬遮罩层，介电抗反射涂层120A与140A包括一种或多种无机材料，且制作技术可以包含PECVD，因此介电抗反射涂层120A与140A各自具有一相对高的硬度以及一相对小的厚度。因此，介电抗反射涂层120A与140A有利于增加蚀刻选择性同时减小硬遮罩结构10的整体厚度。因此，借由减小硬遮罩结构10的整体厚度，可以进一步减小蚀刻负荷。
此外，根据本公开的一些实施例，包括一富硅的氮氧化硅层的抗反射层123A设置在抗反射层121A上，抗反射层121A包括一富氧的氮氧化硅层并且具有相对厚的厚度T3，用于为介电抗反射涂层120A提供一改善的结构强度。因此，具有一相对高硬度的富硅的氮氧化硅层在具有一相对薄的厚度T4的同时，可以进一步提高蚀刻选择性，提供均匀的蚀刻效果，有利于硬遮罩结构10的整体厚度的减小。此外，富氧氮氧化硅层可以更容易地移除，例如通过HF或稀释的HF，因此富硅的氮氧化硅层可以随着富氧的氮氧化硅层的移除而容易地被移除，这可以简化制造过程。总之，根据本公开的一些实施例，借由上述的抗反射层121A与123A的设置，可以提高介电抗反射涂层120A的结构强度，提高蚀刻选择性，提高蚀刻均匀性，简化制程。
此外，根据本公开的一些实施例，介电抗反射涂层140A可以在用于图案化正型光阻层150A的一微影制程中减少光的反射或折射。因此，可以提高对准精确度，可以更精确地进行图案转移操作，因此可以进一步减小转移图案的线条宽/线条间距。
图2A到图10是剖视示意图，例示本公开一些实施例的半导体结构1(其细节如图10所示)的制备方法的不同阶段。
请参考图2A，例示根据本公开的一些实施例的半导体结构1的制备方法的一个阶段。可以提供一基底20。举例来说，基底20可以由硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓，或任何其他IV-IV族、III-V族或I-VI族半导体材料。
仍请参考图2A，一绝缘层220可以形成在基底20中，并且可以借由绝缘层220界定基底20的多个主动区。可以执行一微影制程而图案化基底20以界定多个主动区的位置。在微影制程之后可以执行蚀刻制程以形成多个沟槽在基底20中。在蚀刻制程之后，例如氧化硅、氮化硅、氮氧化硅、氮氧化硅或掺杂氟化物的硅酸盐的绝缘材料可以借由一沉积制程而用于填充多个沟槽。在沉积制程之后执行一平坦化制程，例如化学机械研磨，可以移除多余的材料并且为后续处理步骤提供一大致平坦的表面并且共形地形成绝缘层220以及多个主动区。
仍请参考图2A，多个掺杂区210可以形成在该等主动区中。掺杂区210的制作技术可以包括使用例如磷、砷或锑的掺杂物的植入制程。掺杂区210可以分别具有一掺杂物浓度，其范围从大约1017ion/cm3到大约1019ion/cm3。掺杂区210可以作为源/漏极区。
仍请参考图2A，一缓冲层230可以形成在基底20上。缓冲层230可以形成为包括氧化硅、氮化硅、氮氧化硅、氮氧化硅、掺氟硅酸盐或类似物的一堆叠层或一单层。
仍请参考图2A，多个导电部240A可以形成在缓冲层230中并且接触基底20的掺杂区210与绝缘层220。多个开口可以形成在缓冲层230中并且延伸到基底20的掺杂区210与绝缘层220的一些部分中。可以执行一微影制程以图案化基底20的缓冲层230与绝缘层220的一些部分以界定该等开口的位置。在微影制程之后可以执行蚀刻制程以在缓冲层230中形成该等开口并且延伸到基底20的掺杂区210与绝缘层220的一些部分中。
仍请参考图2A，多个导电部240A可以分别对应地形成在该等开口中。在本实施例中，例如掺杂多晶硅、金属或金属硅化物的一导电材料可以借由一金属化制程而沉积在开口中。在金属化制程之后，可以进行平坦化制程，例如化学机械研磨，以移除多余的材料，为接下来的制程步骤提供一大致平坦的表面，并共形地形成多个导电部240A。多个导电部240A可以电性连接到一些掺杂区210的中心部分。举例来说，金属可以是铝、铜、钨、钴或其合金。举例来说，金属硅化物可以是镍硅化物、铂硅化物、钛硅化物、钼硅化物、钴硅化物、钽硅化物、钨硅化物或类似物。在一些实施例中，导电部240A可以用作位元线接触点。
仍请参考图2A，一导电层30A可以形成在基底20上。在一些实施例中，可以执行一系列沉积制程以依序地沉积导电子层310A与导电子层320A在缓冲层230与多个导电部240A上。导电子层310A可以形成在缓冲层230与多个导电部240A上。导电子层320A可以形成在导电子层310A上。举例来说，导电子层310A可以包含多晶硅或氮化钛。举例来说，导电子层320A可以包含铜、镍、钴、铝或钨。在一些实施例中，导电部240A位于导电层30A下方。在一些实施例中，导电层30A(例如导电子层310A与320A)是位元线层。在一些实施例中，导电层30A形成在基底20的一阵列区上。
仍请参考图2A，一多孔介电层410A可以形成在导电层30A上。在一些实施例中，多孔介电层410A覆盖导电层30A。在一些实施例中，多孔介电层410可以是或包括一旋涂介电(SOD)氧化物层、一氮化硅层或其组合。
请参考图2B，例示本公开一些实施例的半导体结构1的制备方法的一阶段。一可灰化硬遮罩110A可以形成在导电层30A之上。
在一些实施例中，用于可灰化硬遮罩110A的初始硬遮罩借由例如等离子体增强化学气相沉积(PECVD)制程的一沉积制程而形成在多孔介电层410A上。在一些实施例中，多孔介电层410A暴露于包括CxHy基气体的一前驱物气体，其中x为2-6的整数，y为2-14的整数，例如C2H2、C3H6、C4H10、C6H6、或其组合。在一些实施例中，前驱物气体被例如N2、He、Ar或其组合的一大量气体所稀释。在一些实施例中，初始硬遮罩包括一碳基材料，例如非晶碳。
在一些实施例中，可灰化硬遮罩110A的初始硬遮罩在高于大约550℃的处理温度(例如沉积温度)下形成。在一些实施例中，初始硬遮罩的处理温度为大约560℃到大约700℃。在一些实施例中，初始硬遮罩的处理温度为大约600℃到大约640℃。在一些实施例中，初始硬遮罩的处理温度为大约620℃到大约630℃。
接下来，仍请参考图2B，在高于大约550℃的一植入温度下，用碳原子植入用于可灰化硬遮罩110A的初始遮罩层以形成可灰化硬遮罩110A。在一些实施例中，植入温度为大约560℃到大700℃。在一些实施例中，植入温度为大约600℃到大约640℃。在一些实施例中，植入温度为大约620℃到大约630℃。如果植入温度低于550℃，则植入后的可灰化硬遮罩110A的结晶度较低，借此影响膜层品质，导致无法将应力降低至一预定值(下文详述)。如果植入温度大于700℃，则植入后可灰化硬遮罩110A中可能形成过多的sp3键结，这也会增加应力。
在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约1014到大约1016ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度可以是5×1014ion/cm3、1×1015ion/cm3或5×1015ion/cm3。在一些实施例中，当值入剂量浓度小于1014ion/cm3时，可灰化硬遮罩110A中sp3键结的形成可能不足以提供令人满意的可灰化硬遮罩110A的机械效能。在一些实施例中，当值入剂量浓度大于1016ion/cm3时，可在可灰化硬遮罩110A中形成一过量的sp3键结并增加可灰化硬遮罩110A的压应力。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约2×1015到大约8×1015ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约3×1015到大约7×1015ion/cm3。在一些实施例中，可灰化硬遮罩110A中的植入剂量浓度为大约4×1015到大约6×1015ion/cm3。在一些实施例中，掺杂能量为大约5keV到大约100keV。根据本公开的一些实施例，利用上述植入剂量浓度及/或能量，形成后的可灰化硬遮罩110A的应力可以控制在大约-100MPa到大约100MPa的一范围内。
在一些实施例中，可灰化硬遮罩110A具有大约-100MPa到大约100MPa的一应力。在一些实施例中，可灰化硬遮罩110A的应力为大约-50MPa到大约50MPa。在一些实施例中，可灰化硬遮罩110A的应力为大约-30MPa到大约30MPa。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约-100MPa的一压应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约-80MPa的一压应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约-50MPa的一压应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约-30MPa的一压应力。在一些实施例中，可灰化硬遮罩110A具有大约-100MPa到大约0MPa的一压应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约100MPa的一拉伸应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约80MPa的一拉伸应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约50MPa的一拉伸应力。在一些实施例中，可灰化硬遮罩110A具有小于等于或小于大约30MPa的一拉伸应力。在一些实施例中，可灰化硬遮罩110A具有大约100MPa到大约0MPa的一拉伸应力。
在一些实施例中，可灰化硬遮罩110A具有大于大约50GPa的一模数。在一些实施例中，可灰化硬遮罩110A具有大于大约80GPa的一模数。在一些实施例中，可灰化硬遮罩110A的模数大于大约100GPa。在一些实施例中，可灰化硬遮罩110A的模数大于大约130GPa。在一些实施例中，可灰化硬遮罩110A的模数为大约80GPa到大约200GPa。在一些实施例中，可灰化硬遮罩110A的模数为大约100GPa到大约180GPa。
在一些实施例中，可灰化硬遮罩110A具有大于1.5g/cm3的一密度。在一些实施例中，可灰化硬遮罩110A具有等于或大于大约1.7g/cm3的一密度。在一些实施例中，可灰化硬遮罩110A的密度等于或大于大约1.8g/cm3。在一些实施例中，可灰化硬遮罩110A的密度等于或大于大约1.9g/cm3。
在一些实施例中，可灰化硬遮罩110A的一厚度Tl大于可灰化硬遮罩130A的一厚度T2。在一些实施例中，可灰化硬遮罩110A的厚度T1大于大约60nm。在一些实施例中，可灰化硬遮罩110A的厚度T1等于或大于大约100nm。在一些实施例中，可灰化硬遮罩110A的厚度T1为大约100nm到大约200nm。在一些实施例中，可灰化硬遮罩110A的厚度T1为大约130nm到大约160nm。在一些实施例中，可灰化硬遮罩110A的厚度T1大约为145nm。
请参考图2C，例示本公开一些实施例的半导体结构1的制备方法的一阶段。一介电抗反射涂层120A可以形成在可灰化硬遮罩110A上。在一些实施例中，介电抗反射涂层120A包括抗反射层121A与123A。
在一些实施例中，一抗反射层121A形成在可灰化硬遮罩110A上，并且一抗反射层123A形成在抗反射层121A上。在一些实施例中，抗反射层121A与123A包括一种或多种无机材料。在一些实施例中，抗反射层121A与123A各自包括一氮氧化硅层。在一些实施例中，抗反射层121A与123A具有不同的硅氧比(Si/O)。在一些实施例中，抗反射层121A可以是或包括一富氧的氮氧化硅层。举例来说，抗反射层121A的硅与氧的原子比(Si/O)可以小于1。在一些实施例中，抗反射层123A可以是或包括一富硅的氮氧化硅层。举例来说，抗反射层123A的硅与氧的原子比(Si/O)可以大于1。
在一些实施例中，抗反射层121A和123A各自的制作技术可以包括一沉积制程，例如等离子体增强化学气相沉积(PECVD)制程。在一些实施例中，抗反射层123A的一厚度T4小于抗反射层121A的一厚度T3。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4的比率T3/T4等于或大于大约1.5。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4的比率T3/T4等于或大于大约1.8。在一些实施例中，抗反射层121A的厚度T3与抗反射层123A的厚度T4之比T3/T4等于或大于大约2。在一些实施例中，抗反射层121A的厚度T3是从15nm到大约25nm。在一些实施例中，抗反射层121A的厚度T3大约为20nm。在一些实施例中，抗反射层123A的厚度T4为从5nm到大约15nm。在一些实施例中，抗反射层123A的厚度T4大约为10nm。
请参考图2D，例示本公开一些实施例的半导体结构1的制备方法的一阶段。一可灰化硬遮罩130A可形成在介电抗反射涂层120A上。
在一些实施例中，用于形成可灰化硬遮罩110A的处理温度高于用于形成可灰化硬遮罩130A的处理温度。在一些实施例中，用于形成可灰化硬遮罩110A的一植入温度高于用于形成可灰化硬遮罩130A的一植入温度。
在一些实施例中，用于可灰化硬遮罩130A的一初始硬遮罩借由例如一等离子体增强化学气相沉积(PECVD)制程的沉积制程而形成在介电抗反射涂层120A上。在一些实施例中，介电抗反射涂层120A暴露于包括CxHy基气体的一前驱物气体，其中x是2-6的整数，y是2-14的整数，例如C2H2、C3H6、C4H10、C6H6、或其组合。在一些实施例中，前驱物气体被例如N2、He、Ar或其组合的一大量气体所稀释。在一些实施例中，初始硬遮罩包括一碳基材料，例如非晶碳。
在一些实施例中，可灰化硬遮罩130A的初始硬遮罩在从大约4000℃到大约550℃之间的处理温度(例如沉积温度)下形成。在一些实施例中，初始硬遮罩的处理温度为大约450℃到大约550℃。在一些实施例中，初始硬遮罩的处理温度为大约500℃到大约550℃。在一些实施例中，初始硬遮罩的处理温度为大约530℃到大约550℃。
接下来，仍请参考图2D，在大约400℃到大约550℃的植入温度下，用碳原子植入用于可灰化硬遮罩130A的初始遮罩层以形成可灰化硬遮罩130A。在一些实施例中，植入温度为大约450℃到大约550℃。在一些实施例中，植入温度为大约500℃到大约550℃。在一些实施例中，植入温度为大约530℃到大约550℃。
在一些实施例中，可灰化硬遮罩130A具有一模数，该模数小于、等于或大于可灰化硬遮罩110A的模数。在一些实施例中，可灰化硬遮罩130A的模数为大约50GPa到大约200GPa。在一些实施例中，可灰化硬遮罩130A的模数为大约80GPa到大约130GPa。在一些实施例中，可灰化硬遮罩130A的模数小于大约130GPa。
在一些实施例中，可灰化硬遮罩130A具有一应力，该应力大于可灰化硬遮罩110A的应力。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力大于可灰化硬遮罩110A的压应力。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于大约-200MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压应力等于或大于大约-250MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压硬力等于或大于大约-300MPa。在一些实施例中，可灰化硬遮罩130A具有一压应力，该压硬力等于或大于大约-350MPa。
在一些实施例中，可灰化硬遮罩130A具有一密度，该密度小于、等于或大于可灰化硬遮罩110A的一密度。在一些实施例中，可灰化硬遮罩130A的密度等于或小于大约1.9g/cm3。在一些实施例中，可灰化硬遮罩130A的密度等于或小于大约1.7g/cm3。在一些实施例中，可灰化硬遮罩130A的密度为大约1.5g/cm3到大约1.9g/cm3。在一些实施例中，可灰化硬遮罩130A的密度为大约1.6g/cm3到大约1.7cm3。
在一些实施例中，可灰化硬遮罩130A的厚度T2小于可灰化硬遮罩110A的厚度T1。在一些实施例中，可灰化硬遮罩130A的厚度T2等于或小于大约60nm。在一些实施例中，可灰化硬遮罩110A的厚度T1与可灰化硬遮罩130A的厚度T2的比率T1/T2等于或大于大约2。
表1显示可灰化硬遮罩10A与130A的蚀刻特性的比较。表1显示使用各种蚀刻剂对可灰化硬遮罩110A与130A的蚀刻率。“C-蚀刻剂”表示对碳基材料具有一较高蚀刻率的一蚀刻剂，“N-蚀刻剂”表示对氮化物基材料具有一较高蚀刻率的一蚀刻剂，“W-蚀刻剂”是指对钨基材料具有一较高蚀刻率的一蚀刻剂。
表1
如表1所示，可灰化硬遮罩110A对各种蚀刻剂具有相对慢的蚀刻率，而可灰化硬遮罩130A对各种蚀刻剂具有相对快的蚀刻率。因此，表1中的结果表明可灰化硬遮罩110A不易受各种蚀刻剂的影响，特别是对于基于氮化物的材料(例如，将在下文中说明的多孔介电层410A)以及基于钨的材料(例如，将在下文中说明的导电子层320A)。因此，可灰化硬遮罩110A可以为基于氮化物的材料以及基于钨的材料提供一相对高的蚀刻选择性。
请参考图2E，例示本公开一些实施例的半导体结构1的制备方法的一阶段。一介电抗反射涂层140A可形成在可灰化硬遮罩130A上。
在一些实施例中，介电抗反射涂层140A可以是或包括一富氧的氮氧化硅层。举例来说，介电抗反射涂层140A的硅与氧原子比(Si/O)可以小于1。
在一些实施例中，介电抗反射涂层140A的制作技术可以包括一沉积制程，例如一等离子体增强化学气相沉积(PECVD)制程。在一些实施例中，介电抗反射涂层140A的一厚度T5小于介电抗反射涂层120A的一厚度。在一些实施例中，介电抗反射涂层140A的一厚度T5小于抗反射层121A的厚度T3与抗反射层123A的厚度T4的一总和。在一些实施例中，介电抗反射涂层140A的厚度T5为从20nm到大约30nm。在一些实施例中，介电抗反射涂层140A的厚度T5大约为25nm。
请参考图2F，例示本公开一些实施例的半导体结构1的制备方法的一阶段。一图案化光阻层150可形成在可灰化硬遮罩130A上。
在一些实施例中，光阻层150A形成在介电抗反射涂层140A上，因此图1所示的硬遮罩结构10形成在导电层30A上。光阻层150A可以是或包括一聚合物材料。在一些实施例中，光阻层150A是一正型光阻。光阻层150A的制作技术可以包括涂布，例如一旋涂制程。
在一些实施例中，在光阻层150A上执行一微影制程以形成图案化光阻层150在介电抗反射涂层140A上。在一些实施例中，形成图案化光阻层150的微影制程使用汞灯、氙灯、碳弧灯、氪氟准分子激光、氟化氩准分子激光或氟准分子激光的一辐射源。在一些实施例中，图案化光阻层150具有一图案P1。在一些实施例中，图案化光阻层150的图案P1位于基底20的一阵列区上。
请参考图3，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P1可以转移到介电抗反射涂层140。
在一些实施例中，蚀刻介电抗反射涂层140A以形成具有图案P1的介电抗反射涂层140。在一些实施例中，图案化光阻层150的图案P1转移到介电抗反射涂层140。在一些实施例中，使用图案化的光阻层150作为一遮罩来蚀刻介电抗反射涂层140A。在一些实施例中，借由将介电抗反射涂层140A暴露于一含卤素蚀刻剂，例如Cl2、BCl3、CF4、CHF3、HBr或其组合来蚀刻介电抗反射涂层140A的暴露部分。在一些实施例中，借由将介电抗反射涂层140A暴露于包括CF4与HBr的含卤素蚀刻剂来蚀刻介电抗反射涂层140A的暴露部分。在一些实施例中，介电抗反射涂层140A借由使用CF4与HBr的一等离子体蚀刻操作来进行蚀刻。在一些实施例中，可灰化硬遮罩130A的一部分从介电抗反射涂层140中暴露出来。
请参考图4，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P1可以转移到可灰化硬遮罩130。
在一些实施例中，蚀刻可灰化硬遮罩130A以形成具有图案P1的可灰化硬遮罩130。在一些实施例中，介电抗反射涂层140的图案P1转移到可灰化硬遮罩130。在一些实施例中，使用介电抗反射涂层140作为一遮罩来蚀刻可灰化硬遮罩130A。在一些实施例中，借由将可灰化硬遮罩130A暴露于O2与SO2来蚀刻可灰化硬遮罩130A的暴露部分。在一些实施例中，可灰化硬遮罩130A借由使用O2与SO2的一等离子体蚀刻操作来进行蚀刻。在一些实施例中，介电抗反射涂层120A的一部分从可灰化硬遮罩130中暴露出来。在一些实施例中，抗反射层123A的一部分从可灰化硬遮罩130中暴露出来。
请参考图5，例示本公开一些实施例的半导体结构1的制备方法的一阶段。移除介电抗反射涂层140。
在一些实施例中，可以使用一蚀刻操作来移除介电抗反射涂层140。举例来说，使用稀释的HF的一湿蚀刻操作可用于移除介电抗反射涂层140。
请参考图6，例示本公开一些实施例的半导体结构1的制备方法的一阶段。具有一图案P2(亦称为“一预定图案”)的一牺牲层510A可以设置在导电层30A之上。
在一些实施例中，一牺牲层可以形成在可灰化硬遮罩130的上表面与侧壁上以及在抗反射层123A的暴露部分上。在一些实施例中，可移除可灰化硬遮罩130的一部分，且牺牲层在可灰化硬遮罩130的上表面上以及在抗反射层123A的暴露部分上的该等部分可以随着可灰化硬遮罩130的移除而被移除。结果，可灰化硬遮罩130的侧壁上的部分牺牲层则留在抗反射层123A上。
在一些实施例中，在移除可灰化硬遮罩130之后，牺牲层保留在抗反射层123A上的该等部分形成具有图案P2的牺牲层510A。在一些实施例中，牺牲层510A可以包括氧化硅。
在一些实施例中，图案Pl的一间距大于图案P2的一间距。在一些实施例中，图案P1的一间距与图案P2的一间距之比P1/P2等于或大于大约1.5。在一些实施例中，图案P1的一间距与图案P2的一间距之比P1/P2等于或大于大约2。在一些实施例中，图案P1的一间距大约为图案P2的一间距的两倍。
请参考图7，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P2可以转移到介电抗反射涂层120A。
在一些实施例中，图案P2转移到抗反射层121A与抗反射层123A。在一些实施例中，蚀刻介电抗反射涂层120A以形成具有图案P2的介电抗反射涂层120。在一些实施例中，牺牲层510A的图案P2转移到介电抗反射涂层120。在一些实施例中，使用牺牲层510A作为一遮罩来蚀刻介电抗反射涂层120A。在一些实施例中，借由将介电抗反射涂层120A暴露于一含卤素蚀刻剂，例如Cl2、BCl3、CF4、CHF3、HBr或其组合来蚀刻介电抗反射涂层120A的暴露部分。在一些实施例中，借由将介电抗反射涂层120A暴露于包括CF4与HBr的一含卤素蚀刻剂来蚀刻介电抗反射涂层120A的暴露部分。在一些实施例中，介电抗反射涂层120A借由使用CF4与HBr的一等离子体蚀刻操作来进行蚀刻。在一些实施例中，可灰化硬遮罩110A的一部分从介电抗反射涂层120暴露出来。
在一些实施例中，借由将抗反射层123A暴露于包括CF4与HBr的一含卤素蚀刻剂来蚀刻抗反射层123A的暴露部分，然后，抗反射层121A的一部分从抗反射层123A暴露出来。在一些实施例中，然后借由将抗反射层121A暴露于包括CF4与HBr的一含卤素蚀刻剂来蚀刻抗反射层121A的暴露部分。可以借由相同的蚀刻操作来蚀刻抗反射层121A与123A。在一些实施例中，可灰化硬遮罩110A的一部分从抗反射层121与123暴露出来。
在一些实施例中，在蚀刻抗反射层121A与123A之后，移除牺牲层510A的一些部分以形成牺牲层510。在一些实施例中，移除牺牲层510A的一些部分以暴露可灰化硬遮罩110的剩余部分。
请参考图8，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P2可以转移到可灰化硬遮罩110。
在一些实施例中，蚀刻可灰化硬遮罩110A以形成具有图案P2的可灰化硬遮罩110。在一些实施例中，介电抗反射涂层120的图案P2转移到可灰化硬遮罩110。在一些实施例中，使用介电抗反射涂层120作为一遮罩来蚀刻可灰化硬遮罩110A。在一些实施例中，借由将可灰化硬遮罩110A暴露于O2与SO2来蚀刻可灰化硬遮罩110A的暴露部分。在一些实施例中，可灰化硬遮罩110A借由使用O2与SO2的一等离子体蚀刻操作来蚀刻。在一些实施例中，多孔介电层410A的一部分从可灰化硬遮罩110暴露出来。
在一些实施例中，可灰化硬遮罩130的图案P1的一间距大于可灰化硬遮罩110的图案P2的一间距。在一些实施例中，可灰化硬遮罩130的图案P1的一间距大约是可灰化硬遮罩110的图案P2的一间距的两倍。在一些实施例中，刚形成的可灰化硬遮罩110的图案的深宽比等于或大于大约5。在一些实施例中，刚形成的可灰化硬遮罩110的图案的深宽比等于或大于大约5.3。在一些实施例中，刚形成的可灰化硬遮罩110的图案的深宽比等于或大于大约5.6。
表2显示具有各种应力的可灰化硬遮罩110的图案摆动的实验结果。例子E1的植入剂量浓度为5×1015ion/cm3。
表2
应力(MPa) 摆动(nm)
E1 -50 1.01
C1 150 2.2
C2 -350 3.2
C3 -1000 5.5
如表2所示，具有-50MPa应力的可灰化硬遮罩110具有一减少的摆动。因此，表2中的结果显示可灰化硬遮罩110的应力的特定数值范围对于减少摆动问题是关键的。
表3显示具有各种植入剂量浓度的可灰化硬遮罩110的图案摆动的实验结果。
表3
植入剂量浓度(ion/cm3) 摆动(nm)
E2 4×1015 0.99
E3 5×1015 0.96
E4 6×1015 0.95
如表3所示，植入剂量浓度在大约4×1015到大约6×1015ion/cm3范围内的可灰化硬遮罩110减少了摆动。因此，表3中的结果表明可灰化硬遮罩110的植入剂量浓度的特定数值范围对于减少摆动问题是关键的。
请参考图9，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P2可以转移到多孔介电层410A。
在一些实施例中，从可灰化硬遮罩110移除介电抗反射涂层120。举例来说，使用稀释的HF的一湿蚀刻操作可用于移除介电抗反射涂层120。
在一些实施例中，抗反射层121A包括一富氧的氮氧化硅层，并且抗反射层123A包括一富硅的氮氧化硅层。在一些实施例中，具有一相对高硬度的富硅的氮氧化硅层(即抗反射层123A)可以进一步提高蚀刻选择性并提供一均匀的蚀刻效果。在一些实施例中，可以更容易地移除富氧的氮氧化硅层(意即抗反射层123A)，例如借由HF或稀释的HF，因此，富硅的氮氧化硅层可以随着富氧的氮氧化硅层的移除而容易地移除，借此可以简化制造流程。
在一些实施例中，蚀刻多孔介电层410A以形成具有图案P2的多孔介电层410。在一些实施例中，可灰化硬遮罩110的图案P2转移到多孔介电层410。在一些实施例中，使用可灰化硬遮罩110作为一遮罩来蚀刻多孔介电层410A。在一些实施例中，借由将多孔介电层410A暴露于一合适的蚀刻剂来蚀刻多孔介电层410A的暴露部分。在一些实施例中，多孔介电层410A借由一等离子体蚀刻操作来进行蚀刻。在一些实施例中，导电层30A的一部分从多孔介电层410暴露出来。在一些实施例中，形成后的多孔介电层410的图案的深宽比等于或大于大约5。在一些实施例中，形成后的多孔介电层410的图案的深宽比等于或大于大约5.3。在一些实施例中，形成后的多孔介电层410的图案的深宽比等于或大于大约5.6。
根据本公开的一些实施例，可灰化硬遮罩110A具有一相对大的厚度T1，因此可以实现多孔介电层410的期望的相对大的深宽比以及期望的相对小的线条宽/线条间距，同时可防止可灰化硬遮罩110A在多孔介电层410的蚀刻操作中被完全消耗。
此外，根据本公开的一些实施例，借由上述具有较低应力的可灰化硬遮罩110的设计，可有效降低可灰化硬遮罩110因自身内应力所产生的变形。因此，不管可灰化硬遮罩110的模数或密度如何，都可以有效地减少图案化目标层(例如多孔介电层410)的摆动问题。
请参考图10，例示本公开一些实施例的半导体结构1的制备方法的一阶段。图案P2可转移到图案化导电层30。
在一些实施例中，根据硬遮罩结构(例如可灰化硬遮罩110，其将图案P2转移到多孔介电层410)移除导电层30A的一部分，以形成具有图案P2的图案化导电层30。在一些实施例中，根据多孔介电层410蚀刻导电层30A以形成具有图案P2的图案化导电层30。
在一些实施例中，图案P2转移到图案化导电子层310与图案化导电子层320。在一些实施例中，蚀刻导电层30A以形成具有图案P2(或预定图案)的图案化导电层30。在一些实施例中，多孔介电层410的图案P2转移到图案化导电层30。在一些实施例中，使用多孔介电层410作为一遮罩来蚀刻导电层30A。在一些实施例中，借由将导电层30A暴露于一含卤素蚀刻剂，例如Cl2、BCl3、CF4、CHF3或其组合，来蚀刻导电层30A的暴露部分。在一些实施例中，导电层30A借由一等离子体蚀刻操作来进行蚀刻。在一些实施例中，缓冲层230的一部分从图案化导电层30暴露出来。在一些实施例中，图案化导电层30可以作为位元线。
在一些实施例中，导电子层320A的暴露部分借由使用多孔介电层410作为一遮罩并将导电子层320A暴露于合适的蚀刻剂来进行蚀刻，然后，导电子层310A的一部分从导电子层320A暴露出来。在一些实施例中，然后借由将导电子层310A暴露于一合适的蚀刻剂来蚀刻导电子层310A的暴露部分。可以借由相同的蚀刻操作来蚀刻导电子层310A与320A。在一些实施例中，缓冲层230的一部分从图案化导电子层310与320暴露出来。
在一些实施例中，根据可灰化硬遮罩110蚀刻导电部240A以形成多个导电接触点240。在一些实施例中，借由使用多孔介电层410作为一遮罩并将导电部240A暴露于一合适的蚀刻剂来蚀刻导电部240A。导电部240可以具有锥形形状。在一些实施例中，导电部240可以用作位元线接触点。如此，形成半导体结构1。在一些实施例中，半导体结构1可以是用于形成一半导体元件的一中间结构，例如一存储器元件。
根据本公开的一些实施例，硬遮罩结构10的可灰化硬遮罩110(或下可灰化硬遮罩)具有上述相对较低的压应力，可显著减少图案化导电层30的摆动问题。此外，根据本公开的一些实施例，图案化导电层30可作为位元线。随着位元线的线条弯曲及/或摆动问题得到缓解或防止，位元线的形状与位置可以更加准确与精确，可以增加位元线与相邻接触结构之间的接触面积，降低电阻，提高信号传输速率，提高采用半导体结构1的半导体元件的电性效能。
图11A是流程示意图，例示本公开一些实施例的半导体结构的制备方法11A。
制备方法11A开始于步骤S11，其中一导电层形成在一基底上。
制备方法11A以步骤S12继续，其中一硬遮罩结构形成在该导电层上。步骤S12包括形成一第一可灰化硬遮罩在该导电层上。该第一可灰化硬遮罩具有一应力，该应力从大约-100MPa到大约100MPa。步骤S12还包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上。
方法11A以步骤S13继续，其中根据该硬遮罩结构移除导电层的一部分以形成一图案化导电层。
制备方法11A仅仅是例子，并且不意旨在将本公开限制在权利要求中明确记载的内容之外。可以在制备方法11A的每个步骤之前、期间或之后提供额外步骤，并且对于该制备方法的额外实施例，可以替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法11A可包括图11A中未描绘的其他步骤。在一些实施例中，制备方法11A可以仅包括图11A中描绘的一个或多个步骤。
图11B是流程示意图，例示本公开一些实施例的半导体结构的制备方法11B。
制备方法11B开始于步骤S21，其中一导电层形成在一基底上。
制备方法11B以步骤S22继续，其中一第一可灰化硬遮罩形成在该导电层上。该第一可灰化硬遮罩的一应力可为大约-100MPa到大约100MPa。
制备方法11B以步骤S23继续，其中一第一介电抗反射涂层形成在该第一可灰化硬遮罩上。
制备方法11B以步骤S24继续，其中一第二可灰化硬遮罩形成在该第一介电抗反射涂层上。
制备方法11B步骤S25继续，其中蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩。
制备方法11B以步骤S26继续，其中根据该第一可灰化硬遮罩蚀刻该导电层以形成一图案化的导电层。
制备方法11B仅是例子，并且不意旨在将本公开限制在权利要求中明确记载的内容之外。可以在制备方法11B的每个步骤之前、期间或之后提供额外步骤，并且对于该制备方法的额外实施例，可以替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法11B可包括图11B中未描绘的其他步骤。在一些实施例中，制备方法11B可仅包括图11B中描绘的一个或数个步骤。
本公开的一实施例提供一种硬遮罩结构。该硬遮罩结构包括一第一可灰化应遮罩、一第一介电抗反射涂层以及一第二可灰化硬遮罩。该第一介电抗反射涂层设置在该第一可灰化硬遮罩上。第二可灰化硬遮罩设置在该第一介电抗反射涂层上。该第一可灰化应遮罩的一应力从大约-100MPa到大约100MPa。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括形成一导电层在一基底上；以及形成一硬遮罩结构在该导电层上。形成该硬遮罩结构的步骤包括形成一第一可灰化硬遮罩在该导电层上，该第一可灰化硬遮罩具有一应力，该应力从大约-100MPa到大约100MPa。形成该硬遮罩结构的步骤还包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上。该制备方法还包括根据该硬遮罩结构以移除该导电层的一部分以形成一图案化导电层。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括形成一导电层在一基底上；以及形成一第一可灰化硬遮罩在该导电层上。该制备方法亦包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；以及形成一第二可灰化硬遮罩在该第一介电抗反射涂层上；其中该第一可灰化硬遮罩的一应力从大约-100MPa到大约100Mpa。该制备方法还包括蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩。该制备方法还包括根据该第一可灰化硬遮罩而蚀刻该导电层以形成一图案化导电层。
该硬遮罩结构的该下可灰化硬遮罩邻近待图案化的一目标层且具有一相对低的应力，以便有效降低该下可灰化硬遮罩因自身内应力所引起的变形，因此，无论该下可灰化硬遮罩的模数或密度如何，都可以显著减少该图案化目标层的摆动问题。此外，该图案化导电层可作为位元线。随着减轻或防止位元线的线条弯曲及/或摆动问题，可以使位元线的形状与位置更加准确与精密，增加位元线与相邻接触结构的接触面积，降低电阻，提高信号传输速率，改善电性效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (20)

1.一种硬遮罩结构，包括：
一第一可灰化应遮罩，具有一应力，该应力从大约-100MPa到大约100MPa；
一第一介电抗反射涂层，设置在该第一可灰化硬遮罩上；以及
一第二可灰化硬遮罩，设置在该第一介电抗反射涂层上。
2.如权利要求1所述的硬遮罩结构，其中该第一可灰化硬遮罩的该应力从大约-50MPa到大约50MPa。
3.如权利要求1所述的硬遮罩结构，其中该第二可灰化硬遮罩的一压应力等于或大于大约-200MPa。
4.如权利要求1所述的硬遮罩结构，其中该第一可灰化硬遮罩的一厚度对该第二可灰化硬遮罩的一厚度之比等于或大于大约2。
5.如权利要求1所述的硬遮罩结构，其中该第一可灰化硬遮罩植入多个碳原子，所述多个碳原子具有大约1014到大约1016ion/cm3的一植入剂量浓度。
6.如权利要求5所述的硬遮罩结构，其中该植入剂量浓度从大约2×1015到大约8×1015ion/cm3。
7.如权利要求1所述的硬遮罩结构，其中该第一介电抗反射涂层包括：
一富氧的氮氧化硅层，设置在该第一可灰化硬遮罩上；以及
一富硅的氮氧化硅层，设置在该富氧的氮氧化硅层上。
8.如权利要求7所述的硬遮罩结构，其中该富硅的氮氧化硅层的一厚度小于该富氧的氮氧化硅层的一厚度。
9.如权利要求1所述的硬遮罩结构，还包括：
一第二介电抗反射涂层，设置在该第二可灰化硬遮罩上，其中该第二介电抗反射涂层是一富氧的氮氧化硅层。
10.如权利要求1所述的硬遮罩结构，还包括：
一正型光阻，设置在该第二可灰化硬遮罩上。
11.一种半导体结构的制备方法，包括：
形成一导电层在一基底上；
形成一硬遮罩结构在该导电层上，包括：
形成一第一可灰化硬遮罩在该导电层上，该第一可灰化硬遮罩具有一应力，该应力从大约-100MPa到大约100MPa；以及
形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；以及
根据该硬遮罩结构以移除该导电层的一部分以形成一图案化导电层。
12.如权利要求11所述的半导体结构的制备方法，其中形成该硬遮罩结构还包括：
形成一第二可灰化硬遮罩在该第一介电抗反射涂层上，其中该第一可灰化硬遮罩的一压应力小于该第二可灰化硬遮罩的一压应力。
13.如权利要求12所述的半导体结构的制备方法，其中该第二可灰化硬遮罩的该压应力等于或大于大约-200MPa。
14.如权利要求12所述的半导体结构的制备方法，其中形成该硬遮罩结构还包括：
形成一第二介电抗反射涂层在该第二可灰化硬遮罩上，其中该第二介电抗反射涂层是一富氧的氮氧化硅层；
其中形成该硬遮罩结构还包括：
形成一图案化正型光阻在该第二介电抗反射涂层上。
15.如权利要求12所述的半导体结构的制备方法，其中该第一可灰化硬遮罩的一厚度对该第二可灰化硬遮罩的一厚度之比大于大约2。
16.如权利要求11所述的半导体结构的制备方法，其中形成该第一介电抗反射涂层包括：
形成一富氧的氮氧化硅层在该第一可灰化硬遮罩上；以及
形成一富硅的氮氧化硅层在该富氧的氮氧化硅层上；
其中该富氧的氮氧化硅层的一厚度对该富硅的氮氧化硅层的一厚度之比等于或大于大约1.5。
17.如权利要求11所述的半导体结构的制备方法，其中该第一可灰化硬遮罩植入多个碳原子，所述多个碳原子具有大约1014到大约1016ion/cm3的一植入剂量浓度，且该植入剂量浓度从大约2×1015到大约8×1015ion/cm3。
18.一种半导体结构的制备方法，包括：
形成一导电层在一基底上；
形成一第一可灰化硬遮罩在该导电层上，其中该第一可灰化硬遮罩的一应力从大约-100MPa到大约100MPa；
形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；
形成一第二可灰化硬遮罩在该第一介电抗反射涂层上；
蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩；以及
根据该第一可灰化硬遮罩而蚀刻该导电层以形成一图案化导电层。
19.如权利要求18所述的半导体结构的制备方法，其中该第一可灰化硬遮罩的该应力从大约-50MPa到大约50MPa，且该第二可灰化硬遮罩的一压应力等于或大于大约-200MPa。
20.如权利要求18所述的半导体结构的制备方法，其中形成该第一介电抗反射涂层包括：
形成一富氧的氮氧化硅层在该第一可灰化硬遮罩上；以及
形成一富硅的氮氧化硅层在该富氧的氮氧化硅层上。
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