TW202414595A - 硬遮罩結構以及半導體結構的製備方法 - Google Patents
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Abstract
本揭露提供一種硬遮罩結構以及一種半導體結構的製備方法。該硬遮罩結構包括一第一可灰化硬遮罩、一第一介電抗反射塗層以及一第二可灰化硬遮罩。該第一介電抗反射塗層設置在該第一可灰化硬遮罩上。該第二可灰化硬遮罩設置在該第一介電抗反射塗層上。該第一可灰化硬遮罩的一應力為大約-100MPa至大約100MPa。
Description
本申請案主張美國第17/946,355號專利申請案之優先權（即優先權日為「2022年9月16日」），其內容以全文引用之方式併入本文中。
本揭露關於一種硬遮罩結構以及一種半導體結構的製備方法。特別是有關於一種硬遮罩結構以及使用該硬遮罩結構的一種半導體結構的製備方法。
硬遮罩結構廣泛用於形成半導體結構。在半導體結構中並未期望有圖案化特徵/線條的擺動(wiggling)，特別是對於縮減到100nm以下(sub-100 nm)尺度的半導體結構的特徵尺寸。因此，需要解決擺動問題以獲得良好的特徵/線條圖案。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種硬遮罩結構。該硬遮罩結構包括一第一可灰化應遮罩、一第一介電抗反射塗層(DARC)以及一第二可灰化硬遮罩。該第一介電抗反射塗層設置在該第一可灰化硬遮罩上。第二可灰化硬遮罩設置在該第一介電抗反射塗層上。該第一可灰化應遮罩的一應力從大約-100MPa到大約100MPa。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一導電層在一基底上；以及形成一硬遮罩結構在該導電層上。形成該硬遮罩結構的步驟包括形成一第一可灰化硬遮罩在該導電層上，該第一可灰化硬遮罩具有一應力，該應力從大約-100MPa到大約100MPa。形成該硬遮罩結構的步驟還包括形成一第一介電抗反射塗層在該第一可灰化硬遮罩上。該製備方法還包括根據該硬遮罩結構以移除該導電層的一部分以形成一圖案化導電層。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一導電層在一基底上；以及形成一第一可灰化硬遮罩在該導電層上。該製備方法亦包括形成一第一介電抗反射塗層在該第一可灰化硬遮罩上；以及形成一第二可灰化硬遮罩在該第一介電抗反射塗層上；其中該第一可灰化硬遮罩的一應力從大約-100MPa到大約100Mpa。該製備方法還包括蝕刻該第一可灰化硬遮罩、該第一介電抗反射塗層以及該第二可灰化硬遮罩以將一第一圖案轉移到至少該第一可灰化硬遮罩。該製備方法還包括根據該第一可灰化硬遮罩而蝕刻該導電層以形成一圖案化導電層。
該硬遮罩結構的該下可灰化硬遮罩鄰近待圖案化的一目標層且具有一相對低的應力，以便有效降低該下可灰化硬遮罩因自身內應力所引起的變形，因此，無論該下可灰化硬遮罩的模數或密度如何，都可以顯著減少該圖案化目標層的擺動問題。此外，該圖案化導電層可作為位元線。隨著減輕或防止位元線的線條彎曲及/或擺動問題，可以使位元線的形狀與位置更加準確與精密，增加位元線與相鄰接觸結構的接觸面積，降低電阻，提高訊號傳輸速率，改善電性效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例的遮罩結構10。硬遮罩結構10可包括一可灰化硬遮罩110A、一介電抗反射塗層(DARC)120A、一可灰化硬遮罩130A、一介電抗反射塗層(DARC)140A以及一光阻層150A。
可灰化硬遮罩110A(亦稱為「第一可灰化硬遮罩」或「下可灰化硬遮罩」)可具有一應力，從大約-100MPa到大約100MPa。在一些實施例中，可灰化硬遮罩110A的應力為大約-50MPa到大約50MPa。在一些實施例中，可灰化硬遮罩110A的應力為大約-30MPa到大約30MPa。在一些實施例中，可灰化硬遮罩110A具有一壓應力，壓應力小於等於或小於大約-100MPa。在一些實施例中，可灰化硬遮罩110A具有一壓應力，壓應力小於等於或小於大約-80MPa。在一些實施例中，可灰化硬遮罩110A具有一壓應力，壓應力小於等於或小於大約-50MPa。在一些實施例中，可灰化硬遮罩110A具有一壓應力，壓應力小於等於或小於約-30MPa。在一些實施例中，可灰化硬遮罩110A具有一壓應力，壓應力從大約-100MPa到大約0MPa。在一些實施例中，可灰化硬遮罩110A具有一拉伸應力，拉伸應力小於等於或小於大約100MPa。在一些實施例中，可灰化硬遮罩110A具有一拉伸應力，拉伸應力小於等於或小於大約80MPa。在一些實施例中，可灰化硬遮罩110A具有一拉伸應力，拉伸應力小於等於或小於大約50MPa。在一些實施例中，可灰化硬遮罩110A具有一拉伸應力，拉伸應力小於等於或小於大約30MPa。在一些實施例中，可灰化硬遮罩110A具有一拉伸應力，拉伸應力從大約100MPa到大約0MPa。
在一些實施例中，可灰化硬遮罩110A具有一模數，模數大於大約50GPa。在一些實施例中，可灰化硬遮罩110A具有一模數，模數大於大約80GPa。在一些實施例中，可灰化硬遮罩110A的模數大於大約100GPa。在一些實施例中，可灰化硬遮罩110A的模數大於大約130GPa。在一些實施例中，可灰化硬遮罩110A的模數是從大約80GPa到大約200GPa。在一些實施例中，可灰化硬遮罩110A的模數是從大約100GPa到大約180GPa。
在一些實施例中，可灰化硬遮罩110A具有一密度，密度大於1.5g/cm
3。在一些實施例中，可灰化硬遮罩110A具有一密度，密度等於或大於1.7g/cm
3。在一些實施例中，可灰化硬遮罩110A的密度等於或大於1.8g/cm
3。在一些實施例中，可灰化硬遮罩110A的密度等於或大於1.9g/cm
3。
在一些實施例中，可灰化硬遮罩110A的一厚度Tl大於可灰化硬遮罩130A的一厚度T2。在一些實施例中，可灰化硬遮罩110A的厚度T1大於大約60nm。在一些實施例中，可灰化硬遮罩110A的厚度T1等於或大於大約100nm。在一些實施例中，可灰化硬遮罩110A的厚度T1為大約100nm到大約200nm。在一些實施例中，可灰化硬遮罩110A的厚度T1為大約130nm到大約160nm。在一些實施例中，可灰化硬遮罩110A的厚度T1大約為145nm。
在一些實施例中，可灰化硬遮罩110A比可灰化硬遮罩130A更靠近待圖案化的一目標層，並且可灰化硬遮罩110A用於將具有一相對小間距的一預定圖案轉移到目標層。因此，為了實現目標層的一期望的相對大的深寬比以及一期望的相對小的線條寬/線條間距，可灰化硬遮罩110A的厚度T1具有上述範圍，可避免可灰化硬遮罩110A在對目標層的蝕刻操作中被完全消耗。
在一些實施例中，可灰化硬遮罩110A包括一碳基材料。在一些實施例中，可灰化硬遮罩110A包括非晶碳。
在一些實施例中，可灰化硬遮罩110A植入有多個碳原子。在一些實施例中，可灰化硬遮罩110A中的一植入劑量濃度為大約10
14到大約10
16ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度可以是5×10
14ion/cm
3、1×10
15ion/cm
3或5×10
15ion/cm
3。在一些實施例中，當植入劑量濃度小於10
14ion/cm
3時，在可灰化硬遮罩110A中sp
3鍵結的形成可能不足以提供令人滿意的可灰化硬遮罩110A的機械效能。在一些實施例中，當植入劑量濃度大於10
16ion/cm
3時，可在可灰化硬遮罩110A中形成一過量的sp
3鍵結並不利地增加可灰化硬遮罩110A的壓應力。
在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約2×10
15到大約8×10
15ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約3×10
15到大約7×10
15ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約4×10
15到大約6×10
15ion/cm3。在一些實施例中，摻雜能量是從大約5keV到大約100keV。
介電抗反射塗層120A可以設置在可灰化硬遮罩110A上。在一些實施例中，介電抗反射塗層120A直接接觸可灰化硬遮罩110A。在一些實施例中，介電抗反射塗層120A包括一無機材料。在一些實施例中，介電抗反射塗層120A包括氮氧化矽。在一些實施例中，介電抗反射塗層120A包括抗反射層121A與123A。
在一些實施例中，抗反射層121A設置在可灰化硬遮罩110A上。在一些實施例中，抗反射層121A直接接觸可灰化硬遮罩110A。在一些實施例中，抗反射層121A可以是或包括一氮氧化矽層。在一些實施例中，抗反射層121A可以是或包括一富氧的氮氧化矽層。舉例來說，抗反射層121A的矽與氧的一原子比(Si/O)可以小於1。
在一些實施例中，抗反射層123A設置在抗反射層121A上。在一些實施例中，抗反射層123A直接接觸抗反射層121A。在一些實施例中，抗反射層123A可以是或包括一氮氧化矽層。在一些實施例中，抗反射層121A與抗反射層123A具有不同的矽氧比(Si/O)。在一些實施例中，抗反射層123A可以是或包括一富矽的氮氧化矽層。舉例來說，抗反射層123A的矽與氧的原子比(Si/O)可以大於1。
在一些實施例中，抗反射層123A的一厚度T4小於抗反射層121A的一厚度T3。在一些實施例中，抗反射層121A的厚度T3對抗反射層123A的厚度T4的一比率T3/T4等於或大於大約1.5。在一些實施例中，抗反射層121A的厚度T3對抗反射層123A的厚度T4的一比率T3/T4等於或大於大約1.8。在一些實施例中，抗反射層121A的厚度T3對抗反射層123A的厚度T4的一比率T3/T4等於或大於大約2。在一些實施例中，抗反射層121A的厚度T3是從15nm到大約25nm。在一些實施例中，抗反射層121A的厚度T3大約為20nm。在一些實施例中，抗反射層123A的厚度T4為從5nm到大約15nm。在一些實施例中，抗反射層123A的厚度T4大約為10nm。
在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之和小於可灰化硬遮罩110A的厚度T1。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之和小於可灰化硬遮罩130A的厚度T2。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之和等於或小於大約40nm。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之和等於或小於大約35nm。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之和等於或小於大約30nm。
可灰化硬遮罩130A可以設置在介電抗反射塗層120A上。在一些實施例中，可灰化硬遮罩130A直接接觸介電抗反射塗層120A。在一些實施例中，可灰化硬遮罩130A直接接觸抗反射層123A。在一些實施例中，可灰化硬遮罩130A的一模數小於、等於或大於可灰化硬遮罩110A的模數。在一些實施例中，可灰化硬遮罩130A的模數為大約50GPa到大約200GPa。在一些實施例中，可灰化硬遮罩130A的模數為大約80GPa到大約130GPa。在一些實施例中，可灰化硬遮罩130A的模數小於大約130GPa。
在一些實施例中，可灰化硬遮罩130A具有一應力，該應力大於可灰化硬遮罩110A的應力。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力大於可灰化硬遮罩110A的壓應力。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於大約-200MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於大約-250MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於大約-300MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於約-350MPa。
在一些實施例中，可灰化硬遮罩130A具有一密度，該密度小於、等於或大於可灰化硬遮罩110A的一密度。在一些實施例中，可灰化硬遮罩130A的密度等於或小於大約1.9g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度等於或小於大約1.7g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度為大約1.5g/cm
3到大約1.9g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度為從大約1.6g/cm
3到大約1.7g/cm
3。
在一些實施例中，可灰化硬遮罩130A的厚度T2小於可灰化硬遮罩110A的厚度T1。在一些實施例中，可灰化硬遮罩130A的厚度T2等於或小於大約60nm。在一些實施例中，可灰化硬遮罩110A的厚度T1與可灰化硬遮罩130A的厚度T2的一比率T1/T2等於或大於大約2。
在一些實施例中，可灰化硬遮罩130A用於將一初始圖案從一圖案化的正型光阻轉移到下面的介電抗反射塗層140A，因此可灰化硬遮罩130A的厚度T2可以相對薄。
在一些實施例中，可灰化硬遮罩130A包括一碳基材料。在一些實施例中，可灰化硬遮罩130A包括非晶碳。
在一些實施例中，可灰化硬遮罩130A植入有多個碳原子。在一些實施例中，可灰化硬遮罩130A中的植入劑量濃度為大約10
14到大約10
16ion/cm
3。在一些實施例中，可灰化硬遮罩130A中的植入劑量濃度可以是5×10
14ion/cm
3、1×10
15ion/cm
3或5×10
15ion/cm
3。在一些實施例中，當植入劑量濃度小於10
14ion/cm
3時，可灰化硬遮罩130A中sp
3鍵結的形成可能不足以提供可灰化硬遮罩130A的令人滿意的機械效能(例如模數)。在一些實施例中，當值入劑量濃度大於10
16ion/cm
3時，可在可灰化硬遮罩130A中形成過量的sp
3鍵結並且不期望地增加可灰化硬遮罩130A的壓應力。
介電抗反射塗層140A可以設置在可灰化硬遮罩130A上。在一些實施例中，介電抗反射塗層140A直接接觸可灰化硬遮罩130A。在一些實施例中，介電抗反射塗層140A可以是或包括一氮氧化矽層。在一些實施例中，介電抗反射塗層140A可以是或包括一富氧的氮氧化矽層。舉例來說，介電抗反射塗層140A的矽與氧原子比(Si/O)可以小於1。
在一些實施例中，介電抗反射塗層140A的一厚度T5小於介電抗反射塗層120A的一厚度。在一些實施例中，介電抗反射塗層140A的厚度T5小於抗反射層121A的厚度T3與抗反射層123A的厚度T4的一總和。在一些實施例中，介電抗反射塗層140A的厚度T5為從20nm到大約30nm。在一些實施例中，介電抗反射塗層140A的厚度T5大約為25nm。
光阻層150A可以設置在可灰化硬遮罩130A上。在一些實施例中，光阻層150A設置在介電抗反射塗層140A上。在一些實施例中，光阻層150A直接接觸介電抗反射塗層140A。光阻層150A可以是或包括一聚合物材料。在一些實施例中，光阻層150A是一正型光阻。
在一些實施例中，光阻層150A的一厚度T6可以大於介電抗反射塗層140A的厚度T5。在一些實施例中，光阻層150A的厚度T6可以大於介電抗反射塗層120A的厚度。在一些實施例中，光阻層150A的厚度T6可大於抗反射層121A的厚度T3與抗反射層123A的厚度T4的一總和。在一些實施例中，光阻層150A的厚度T6為從80nm到大約120nm。在一些實施例中，光阻層150A的厚度T6大約為100nm。
在一些實施例中，硬遮罩結構10不含一非晶矽層。在一些實施例中，硬遮罩結構10不含一有機硬遮罩。在一些實施例中，硬遮罩結構10在可灰化硬遮罩110A與光阻層150A之間沒有一氮化矽層。在一些實施例中，硬遮罩結構10在可灰化硬遮罩110A與可灰化硬遮罩130A之間沒有一氮化矽層。
根據本揭露的一些實施例，可灰化硬遮罩110A(或下可灰化硬遮罩)可鄰近待圖案化的一目標層，因此具有上述相對低應力的可灰化硬遮罩110A可顯著減少圖案化目標層的擺動問題。在一些實施例中，由於可灰化硬遮罩110A的應力相對較低，可灰化硬遮罩110A變形的內在驅動力較低，因此可有效降低可灰化硬遮罩110A因自身內應力所引起的變形。因此，可灰化硬遮罩110A不需要具有相對高的模數或相對高的密度來承受可能由其內應力所引起的可能變形，因此無論可灰化硬遮罩110A的模數或密度如何，都可以有效地減少圖案化目標層的擺動問題。據此，可增加可灰化硬遮罩110A的材料選擇，因此增加設計靈活性。
此外，根據本揭露的一些實施例，代替併入一個或多個有機硬遮罩層，介電抗反射塗層120A與140A包括一種或多種無機材料，且製作技術可以包含PECVD，因此介電抗反射塗層120A與140A各自具有一相對高的硬度以及一相對小的厚度。因此，介電抗反射塗層120A與140A有利於增加蝕刻選擇性同時減小硬遮罩結構10的整體厚度。因此，藉由減小硬遮罩結構10的整體厚度，可以進一步減小蝕刻負荷。
此外，根據本揭露的一些實施例，包括一富矽的氮氧化矽層的抗反射層123A設置在抗反射層121A上，抗反射層121A包括一富氧的氮氧化矽層並且具有相對厚的厚度T3，用於為介電抗反射塗層120A提供一改善的結構強度。因此，具有一相對高硬度的富矽的氮氧化矽層在具有一相對薄的厚度T4的同時，可以進一步提高蝕刻選擇性，提供均勻的蝕刻效果，有利於硬遮罩結構10的整體厚度的減小。此外，富氧氮氧化矽層可以更容易地移除，例如通過HF或稀釋的HF，因此富矽的氮氧化矽層可以隨著富氧的氮氧化矽層的移除而容易地被移除，這可以簡化製造過程。總之，根據本揭露的一些實施例，藉由上述的抗反射層121A與123A的設置，可以提高介電抗反射塗層120A的結構強度，提高蝕刻選擇性，提高蝕刻均勻性，簡化製程。
此外，根據本揭露的一些實施例，介電抗反射塗層140A可以在用於圖案化正型光阻層150A的一微影製程中減少光的反射或折射。因此，可以提高對準精確度，可以更精確地進行圖案轉移操作，因此可以進一步減小轉移圖案的線條寬/線條間距。
圖2A到圖10是剖視示意圖，例示本揭露一些實施例的半導體結構1(其細節如圖10所示)的製備方法的不同階段。
請參考圖2A，例示根據本揭露的一些實施例的半導體結構1的製備方法的一個階段。可以提供一基底20。舉例來說，基底20可以由矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵，或任何其他IV-IV族、III-V族或I-VI族半導體材料。
仍請參考圖2A，一絕緣層220可以形成在基底20中，並且可以藉由絕緣層220界定基底20的多個主動區。可以執行一微影製程而圖案化基底20以界定多個主動區的位置。在微影製程之後可以執行蝕刻製程以形成多個溝槽在基底20中。在蝕刻製程之後，例如氧化矽、氮化矽、氮氧化矽、氮氧化矽或摻雜氟化物的矽酸鹽的絕緣材料可以藉由一沉積製程而用於填充多個溝槽。在沉積製程之後執行一平坦化製程，例如化學機械研磨，可以移除多餘的材料並且為後續處理步驟提供一大致平坦的表面並且共形地形成絕緣層220以及多個主動區。
仍請參考圖2A，多個摻雜區210可以形成在該等主動區中。摻雜區210的製作技術可以包括使用例如磷、砷或銻的摻雜物的植入製程。摻雜區210可以分別具有一摻雜物濃度，其範圍從大約10
17ion/cm
3到大約10
19ion/cm
3。摻雜區210可以作為源/汲區。
仍請參考圖2A，一緩衝層230可以形成在基底20上。緩衝層230可以形成為包括氧化矽、氮化矽、氮氧化矽、氮氧化矽、摻氟矽酸鹽或類似物的一堆疊層或一單層。
仍請參考圖2A，多個導電部240A可以形成在緩衝層230中並且接觸基底20的摻雜區210與絕緣層220。多個開口可以形成在緩衝層230中並且延伸到基底20的摻雜區210與絕緣層220的一些部分中。可以執行一微影製程以圖案化基底20的緩衝層230與絕緣層220的一些部分以界定該等開口的位置。在微影製程之後可以執行蝕刻製程以在緩衝層230中形成該等開口並且延伸到基底20的摻雜區210與絕緣層220的一些部分中。
仍請參考圖2A，多個導電部240A可以分別對應地形成在該等開口中。在本實施例中，例如摻雜多晶矽、金屬或金屬矽化物的一導電材料可以藉由一金屬化製程而沉積在開口中。在金屬化製程之後，可以進行平坦化製程，例如化學機械研磨，以移除多餘的材料，為接下來的製程步驟提供一大致平坦的表面，並共形地形成多個導電部240A。多個導電部240A可以電性連接到一些摻雜區210的中心部分。舉例來說，金屬可以是鋁、銅、鎢、鈷或其合金。舉例來說，金屬矽化物可以是鎳矽化物、鉑矽化物、鈦矽化物、鉬矽化物、鈷矽化物、鉭矽化物、鎢矽化物或類似物。在一些實施例中，導電部240A可以用作位元線接觸點。
仍請參考圖2A，一導電層30A可以形成在基底20上。在一些實施例中，可以執行一系列沉積製程以依序地沉積導電子層310A與導電子層320A在緩衝層230與多個導電部240A上。導電子層310A可以形成在緩衝層230與多個導電部240A上。導電子層320A可以形成在導電子層310A上。舉例來說，導電子層310A可以包含多晶矽或氮化鈦。舉例來說，導電子層320A可以包含銅、鎳、鈷、鋁或鎢。在一些實施例中，導電部240A位於導電層30A下方。在一些實施例中，導電層30A(例如導電子層310A與320A)是位元線層。在一些實施例中，導電層30A形成在基底20的一陣列區上。
仍請參考圖2A，一多孔介電層410A可以形成在導電層30A上。在一些實施例中，多孔介電層410A覆蓋導電層30A。在一些實施例中，多孔介電層410可以是或包括一旋塗介電(SOD)氧化物層、一氮化矽層或其組合。
請參考圖2B，例示本揭露一些實施例的半導體結構1的製備方法的一階段。一可灰化硬遮罩110A可以形成在導電層30A之上。
在一些實施例中，用於可灰化硬遮罩110A的初始硬遮罩藉由例如電漿增強化學氣相沉積(PECVD)製程的一沉積製程而形成在多孔介電層410A上。在一些實施例中，多孔介電層410A暴露於包括C
xH
y基氣體的一前驅物氣體，其中x為2-6的整數，y為2-14的整數，例如C
2H
2、C
3H
6、C
4H
10、 C
6H
6、或其組合。在一些實施例中，前驅物氣體被例如N
2、He、Ar或其組合的一大量氣體所稀釋。在一些實施例中，初始硬遮罩包括一碳基材料，例如非晶碳。
在一些實施例中，可灰化硬遮罩110A的初始硬遮罩在高於大約550°C的處理溫度(例如沉積溫度)下形成。在一些實施例中，初始硬遮罩的處理溫度為大約560℃到大約700℃。在一些實施例中，初始硬遮罩的處理溫度為大約600℃到大約640℃。在一些實施例中，初始硬遮罩的處理溫度為大約620℃到大約630℃。
接下來，仍請參考圖2B，在高於大約550°C的一植入溫度下，用碳原子植入用於可灰化硬遮罩110A的初始遮罩層以形成可灰化硬遮罩110A。在一些實施例中，植入溫度為大約560℃到大700℃。在一些實施例中，植入溫度為大約600℃到大約640℃。在一些實施例中，植入溫度為大約620℃到大約630℃。如果植入溫度低於550℃，則植入後的可灰化硬遮罩110A的結晶度較低，藉此影響膜層品質，導致無法將應力降低至一預定值(下文詳述)。如果植入溫度大於700℃，則植入後可灰化硬遮罩110A中可能形成過多的sp
3鍵結，這也會增加應力。
在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約10
14到大約10
16ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度可以是5×10
14ion/cm
3、1×10
15ion/cm
3或5×10
15ion/cm
3。在一些實施例中，當值入劑量濃度小於10
14ion/cm
3時，可灰化硬遮罩110A中sp
3鍵結的形成可能不足以提供令人滿意的可灰化硬遮罩110A的機械效能。在一些實施例中，當值入劑量濃度大於10
16ion/cm
3時，可在可灰化硬遮罩110A中形成一過量的sp
3鍵結並增加可灰化硬遮罩110A的壓應力。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約2×10
15到大約8×10
15ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約3×10
15到大約7×10
15ion/cm
3。在一些實施例中，可灰化硬遮罩110A中的植入劑量濃度為大約4×10
15到大約6×10
15ion/cm
3。在一些實施例中，摻雜能量為大約5keV到大約100keV。根據本揭露的一些實施例，利用上述植入劑量濃度及/或能量，形成後的可灰化硬遮罩110A的應力可以控制在大約-100MPa到大約100MPa的一範圍內。
在一些實施例中，可灰化硬遮罩110A具有大約-100MPa到大約100MPa的一應力。在一些實施例中，可灰化硬遮罩110A的應力為大約-50MPa到大約50MPa。在一些實施例中，可灰化硬遮罩110A的應力為大約-30MPa到大約30MPa。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約-100MPa的一壓應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約-80MPa的一壓應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約-50MPa的一壓應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約-30MPa的一壓應力。在一些實施例中，可灰化硬遮罩110A具有大約-100MPa到大約0MPa的一壓應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約100MPa的一拉伸應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約80MPa的一拉伸應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約50MPa的一拉伸應力。在一些實施例中，可灰化硬遮罩110A具有小於等於或小於大約30MPa的一拉伸應力。在一些實施例中，可灰化硬遮罩110A具有大約100MPa到大約0MPa的一拉伸應力。
在一些實施例中，可灰化硬遮罩110A具有大於大約50GPa的一模數。在一些實施例中，可灰化硬遮罩110A具有大於大約80GPa的一模數。在一些實施例中，可灰化硬遮罩110A的模數大於大約100GPa。在一些實施例中，可灰化硬遮罩110A的模數大於大約130GPa。在一些實施例中，可灰化硬遮罩110A的模數為大約80GPa到大約200GPa。在一些實施例中，可灰化硬遮罩110A的模數為大約100GPa到大約180GPa。
在一些實施例中，可灰化硬遮罩110A具有大於1.5 g/cm
3的一密度。在一些實施例中，可灰化硬遮罩110A具有等於或大於大約1.7 g/cm
3的一密度。在一些實施例中，可灰化硬遮罩110A的密度等於或大於大約1.8 g/cm
3。在一些實施例中，可灰化硬遮罩110A的密度等於或大於大約1.9 g/cm
3。
在一些實施例中，可灰化硬遮罩110A的一厚度Tl大於可灰化硬遮罩130A的一厚度T2。在一些實施例中，可灰化硬遮罩110A的厚度T1大於大約60nm。在一些實施例中，可灰化硬遮罩110A的厚度T1等於或大於大約100nm。在一些實施例中，可灰化硬遮罩110A的厚度T1為大約100nm到大約200nm。在一些實施例中，可灰化硬遮罩110A的厚度T1為大約130nm到大約160nm。在一些實施例中，可灰化硬遮罩110A的厚度T1大約為145nm。
請參考圖2C，例示本揭露一些實施例的半導體結構1的製備方法的一階段。一介電抗反射塗層120A可以形成在可灰化硬遮罩110A上。在一些實施例中，介電抗反射塗層120A包括抗反射層121A與123A。
在一些實施例中，一抗反射層121A形成在可灰化硬遮罩110A上，並且一抗反射層123A形成在抗反射層121A上。在一些實施例中，抗反射層121A與123A包括一種或多種無機材料。在一些實施例中，抗反射層121A與123A各自包括一氮氧化矽層。在一些實施例中，抗反射層121A與123A具有不同的矽氧比(Si/O)。在一些實施例中，抗反射層121A可以是或包括一富氧的氮氧化矽層。舉例來說，抗反射層121A的矽與氧的原子比(Si/O)可以小於1。在一些實施例中，抗反射層123A可以是或包括一富矽的氮氧化矽層。舉例來說，抗反射層123A的矽與氧的原子比(Si/O)可以大於1。
在一些實施例中，抗反射層121A和123A各自的製作技術可以包括一沉積製程，例如電漿增強化學氣相沉積(PECVD)製程。在一些實施例中，抗反射層123A的一厚度T4小於抗反射層121A的一厚度T3。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4的比率T3/T4等於或大於大約1.5。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4的比率T3/T4等於或大於大約1.8。在一些實施例中，抗反射層121A的厚度T3與抗反射層123A的厚度T4之比T3/T4等於或大於大約2。在一些實施例中，抗反射層121A的厚度T3是從15nm到大約25nm。在一些實施例中，抗反射層121A的厚度T3大約為20nm。在一些實施例中，抗反射層123A的厚度T4為從5nm到大約15nm。在一些實施例中，抗反射層123A的厚度T4大約為10nm。
請參考圖2D，例示本揭露一些實施例的半導體結構1的製備方法的一階段。一可灰化硬遮罩130A可形成在介電抗反射塗層120A上。
在一些實施例中，用於形成可灰化硬遮罩110A的處理溫度高於用於形成可灰化硬遮罩130A的處理溫度。在一些實施例中，用於形成可灰化硬遮罩110A的一植入溫度高於用於形成可灰化硬遮罩130A的一植入溫度。
在一些實施例中，用於可灰化硬遮罩130A的一初始硬遮罩藉由例如一電漿增強化學氣相沉積(PECVD)製程的沉積製程而形成在介電抗反射塗層120A上。在一些實施例中，介電抗反射塗層120A暴露於包括C
xH
y基氣體的一前驅物氣體，其中x是2-6的整數，y是2-14的整數，例如C
2H
2、C
3H
6、C
4H
10、C
6H
6、或其組合。在一些實施例中，前驅物氣體被例如N
2、He、Ar或其組合的一大量氣體所稀釋。在一些實施例中，初始硬遮罩包括一碳基材料，例如非晶碳。
在一些實施例中，可灰化硬遮罩130A的初始硬遮罩在從大約4000°C到大約550°C之間的處理溫度(例如沉積溫度)下形成。在一些實施例中，初始硬遮罩的處理溫度為大約450℃到大約550℃。在一些實施例中，初始硬遮罩的處理溫度為大約500℃到大約550℃。在一些實施例中，初始硬遮罩的處理溫度為大約530℃到大約550℃。
接下來，仍請參考圖2D，在大約400°C到大約550°C的植入溫度下，用碳原子植入用於可灰化硬遮罩130A的初始遮罩層以形成可灰化硬遮罩130A。在一些實施例中，植入溫度為大約450℃到大約550℃。在一些實施例中，植入溫度為大約500℃到大約550℃。在一些實施例中，植入溫度為大約530℃到大約550℃。
在一些實施例中，可灰化硬遮罩130A具有一模數，該模數小於、等於或大於可灰化硬遮罩110A的模數。在一些實施例中，可灰化硬遮罩130A的模數為大約50GPa到大約200GPa。在一些實施例中，可灰化硬遮罩130A的模數為大約80GPa到大約130GPa。在一些實施例中，可灰化硬遮罩130A的模數小於大約130GPa。
在一些實施例中，可灰化硬遮罩130A具有一應力，該應力大於可灰化硬遮罩110A的應力。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力大於可灰化硬遮罩110A的壓應力。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於大約-200MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓應力等於或大於大約-250MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓硬力等於或大於大約-300MPa。在一些實施例中，可灰化硬遮罩130A具有一壓應力，該壓硬力等於或大於大約-350MPa。
在一些實施例中，可灰化硬遮罩130A具有一密度，該密度小於、等於或大於可灰化硬遮罩110A的一密度。在一些實施例中，可灰化硬遮罩130A的密度等於或小於大約1.9g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度等於或小於大約1.7g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度為大約1.5g/cm
3到大約1.9g/cm
3。在一些實施例中，可灰化硬遮罩130A的密度為大約1.6g/ cm
3到大約1.7 cm
3。
在一些實施例中，可灰化硬遮罩130A的厚度T2小於可灰化硬遮罩110A的厚度T1。在一些實施例中，可灰化硬遮罩130A的厚度T2等於或小於大約60nm。在一些實施例中，可灰化硬遮罩110A的厚度T1與可灰化硬遮罩130A的厚度T2的比率T1/T2等於或大於大約2。
表1顯示可灰化硬遮罩10A與130A的蝕刻特性的比較。表1顯示使用各種蝕刻劑對可灰化硬遮罩110A與130A的蝕刻率。「C-蝕刻劑」表示對碳基材料具有一較高蝕刻率的一蝕刻劑，「N-蝕刻劑」表示對氮化物基材料具有一較高蝕刻率的一蝕刻劑，「W-蝕刻劑」是指對鎢基材料具有一較高蝕刻率的一蝕刻劑。
表1
| 蝕刻率 (Å/sec) | |||
| C-蝕刻劑 | N-蝕刻劑 | W-蝕刻劑 | |
| 可灰化硬遮罩 110A | 185 | 128 | 21 |
| 可灰化硬遮罩 130A | 240 | 133 | 41 |
如表1所示，可灰化硬遮罩110A對各種蝕刻劑具有相對慢的蝕刻率，而可灰化硬遮罩130A對各種蝕刻劑具有相對快的蝕刻率。因此，表1中的結果表明可灰化硬遮罩110A不易受各種蝕刻劑的影響，特別是對於基於氮化物的材料(例如，將在下文中說明的多孔介電層410A)以及基於鎢的材料(例如，將在下文中說明的導電子層320A)。因此，可灰化硬遮罩110A可以為基於氮化物的材料以及基於鎢的材料提供一相對高的蝕刻選擇性。
請參考圖2E，例示本揭露一些實施例的半導體結構1的製備方法的一階段。一介電抗反射塗層140A可形成在可灰化硬遮罩130A上。
在一些實施例中，介電抗反射塗層140A可以是或包括一富氧的氮氧化矽層。舉例來說，介電抗反射塗層140A的矽與氧原子比(Si/O)可以小於1。
在一些實施例中，介電抗反射塗層140A的製作技術可以包括一沉積製程，例如一電漿增強化學氣相沉積(PECVD)製程。在一些實施例中，介電抗反射塗層140A的一厚度T5小於介電抗反射塗層120A的一厚度。在一些實施例中，介電抗反射塗層140A的一厚度T5小於抗反射層121A的厚度T3與抗反射層123A的厚度T4的一總和。在一些實施例中，介電抗反射塗層140A的厚度T5為從20nm到大約30nm。在一些實施例中，介電抗反射塗層140A的厚度T5大約為25nm。
請參考圖2F，例示本揭露一些實施例的半導體結構1的製備方法的一階段。一圖案化光阻層150可形成在可灰化硬遮罩130A上。
在一些實施例中，光阻層150A形成在介電抗反射塗層140A上，因此圖1所示的硬遮罩結構10形成在導電層30A上。光阻層150A可以是或包括一聚合物材料。在一些實施例中，光阻層150A是一正型光阻。光阻層150A的製作技術可以包括塗佈，例如一旋塗製程。
在一些實施例中，在光阻層150A上執行一微影製程以形成圖案化光阻層150在介電抗反射塗層140A上。在一些實施例中，形成圖案化光阻層150的微影製程使用汞燈、氙燈、碳弧燈、氪氟準分子雷射、氟化氬準分子雷射或氟準分子雷射的一輻射源。在一些實施例中，圖案化光阻層150具有一圖案P1。在一些實施例中，圖案化光阻層150的圖案P1位於基底20的一陣列區上。
請參考圖3，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P1可以轉移到介電抗反射塗層140。
在一些實施例中，蝕刻介電抗反射塗層140A以形成具有圖案P1的介電抗反射塗層140。在一些實施例中，圖案化光阻層150的圖案P1轉移到介電抗反射塗層140。在一些實施例中，使用圖案化的光阻層150作為一遮罩來蝕刻介電抗反射塗層140A。在一些實施例中，藉由將介電抗反射塗層140A暴露於一含鹵素蝕刻劑，例如Cl
2、BCl
3、CF
4、CHF
3、HBr或其組合來蝕刻介電抗反射塗層140A的暴露部分。在一些實施例中，藉由將介電抗反射塗層140A暴露於包括CF
4與HBr的含鹵素蝕刻劑來蝕刻介電抗反射塗層140A的暴露部分。在一些實施例中，介電抗反射塗層140A藉由使用CF
4與HBr的一電漿蝕刻操作來進行蝕刻。在一些實施例中，可灰化硬遮罩130A的一部分從介電抗反射塗層140中暴露出來。
請參考圖4，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P1可以轉移到可灰化硬遮罩130。
在一些實施例中，蝕刻可灰化硬遮罩130A以形成具有圖案P1的可灰化硬遮罩130。在一些實施例中，介電抗反射塗層140的圖案P1轉移到可灰化硬遮罩130。在一些實施例中，使用介電抗反射塗層140作為一遮罩來蝕刻可灰化硬遮罩130A。在一些實施例中，藉由將可灰化硬遮罩130A暴露於O
2與SO
2來蝕刻可灰化硬遮罩130A的暴露部分。在一些實施例中，可灰化硬遮罩130A藉由使用O
2與SO
2的一電漿蝕刻操作來進行蝕刻。在一些實施例中，介電抗反射塗層120A的一部分從可灰化硬遮罩130中暴露出來。在一些實施例中，抗反射層123A的一部分從可灰化硬遮罩130中暴露出來。
請參考圖5，例示本揭露一些實施例的半導體結構1的製備方法的一階段。移除介電抗反射塗層140。
在一些實施例中，可以使用一蝕刻操作來移除介電抗反射塗層140。舉例來說，使用稀釋的HF的一濕蝕刻操作可用於移除介電抗反射塗層140。
請參考圖6，例示本揭露一些實施例的半導體結構1的製備方法的一階段。具有一圖案P2(亦稱為「一預定圖案」)的一犧牲層510A可以設置在導電層30A之上。
在一些實施例中，一犧牲層可以形成在可灰化硬遮罩130的上表面與側壁上以及在抗反射層123A的暴露部分上。在一些實施例中，可移除可灰化硬遮罩130的一部分，且犧牲層在可灰化硬遮罩130的上表面上以及在抗反射層123A的暴露部分上的該等部分可以隨著可灰化硬遮罩130的移除而被移除。結果，可灰化硬遮罩130的側壁上的部分犧牲層則留在抗反射層123A上。
在一些實施例中，在移除可灰化硬遮罩130之後，犧牲層保留在抗反射層123A上的該等部分形成具有圖案P2的犧牲層510A。在一些實施例中，犧牲層510A可以包括氧化矽。
在一些實施例中，圖案Pl的一間距大於圖案P2的一間距。在一些實施例中，圖案P1的一間距與圖案P2的一間距之比P1/P2等於或大於大約1.5。在一些實施例中，圖案P1的一間距與圖案P2的一間距之比P1/P2等於或大於大約2。在一些實施例中，圖案P1的一間距大約為圖案P2的一間距的兩倍。
請參考圖7，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P2可以轉移到介電抗反射塗層120A。
在一些實施例中，圖案P2轉移到抗反射層121A與抗反射層123A。在一些實施例中，蝕刻介電抗反射塗層120A以形成具有圖案P2的介電抗反射塗層120。在一些實施例中，犧牲層510A的圖案P2轉移到介電抗反射塗層120。在一些實施例中，使用犧牲層510A作為一遮罩來蝕刻介電抗反射塗層120A。在一些實施例中，藉由將介電抗反射塗層120A暴露於一含鹵素蝕刻劑，例如Cl
2、BCl
3、CF4、CHF
3、HBr或其組合來蝕刻介電抗反射塗層120A的暴露部分。在一些實施例中，藉由將介電抗反射塗層120A暴露於包括CF
4與HBr的一含鹵素蝕刻劑來蝕刻介電抗反射塗層120A的暴露部分。在一些實施例中，介電抗反射塗層120A藉由使用CF
4與HBr的一電漿蝕刻操作來進行蝕刻。在一些實施例中，可灰化硬遮罩110A的一部分從介電抗反射塗層120暴露出來。
在一些實施例中，藉由將抗反射層123A暴露於包括CF
4與HBr的一含鹵素蝕刻劑來蝕刻抗反射層123A的暴露部分，然後，抗反射層121A的一部分從抗反射層123A暴露出來。在一些實施例中，然後藉由將抗反射層121A暴露於包括CF
4與HBr的一含鹵素蝕刻劑來蝕刻抗反射層121A的暴露部分。可以藉由相同的蝕刻操作來蝕刻抗反射層121A與123A。在一些實施例中，可灰化硬遮罩110A的一部分從抗反射層121與123暴露出來。
在一些實施例中，在蝕刻抗反射層121A與123A之後，移除犧牲層510A的一些部分以形成犧牲層510。在一些實施例中，移除犧牲層510A的一些部分以暴露可灰化硬遮罩110的剩餘部分。
請參考圖8，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P2可以轉移到可灰化硬遮罩110。
在一些實施例中，蝕刻可灰化硬遮罩110A以形成具有圖案P2的可灰化硬遮罩110。在一些實施例中，介電抗反射塗層120的圖案P2轉移到可灰化硬遮罩110。在一些實施例中，使用介電抗反射塗層120作為一遮罩來蝕刻可灰化硬遮罩110A。在一些實施例中，藉由將可灰化硬遮罩110A暴露於O
2與SO
2來蝕刻可灰化硬遮罩110A的暴露部分。在一些實施例中，可灰化硬遮罩110A藉由使用O
2與SO
2的一電漿蝕刻操作來蝕刻。在一些實施例中，多孔介電層410A的一部分從可灰化硬遮罩110暴露出來。
在一些實施例中，可灰化硬遮罩130的圖案P1的一間距大於可灰化硬遮罩110的圖案P2的一間距。在一些實施例中，可灰化硬遮罩130的圖案P1的一間距大約是可灰化硬遮罩110的圖案P2的一間距的兩倍。在一些實施例中，剛形成的可灰化硬遮罩110的圖案的深寬比等於或大於大約5。在一些實施例中，剛形成的可灰化硬遮罩110的圖案的深寬比等於或大於大約5.3。在一些實施例中，剛形成的可灰化硬遮罩110的圖案的深寬比等於或大於大約5.6。
表2顯示具有各種應力的可灰化硬遮罩110的圖案擺動的實驗結果。例子E1的植入劑量濃度為5×10
15ion/cm
3。
表2
| 應力 (MPa) | 擺動 (nm) | |
| E1 | -50 | 1.01 |
| C1 | 150 | 2.2 |
| C2 | -350 | 3.2 |
| C3 | -1000 | 5.5 |
如表2所示，具有-50MPa應力的可灰化硬遮罩110具有一減少的擺動。因此，表2中的結果顯示可灰化硬遮罩110的應力的特定數值範圍對於減少擺動問題是關鍵的。
表3顯示具有各種植入劑量濃度的可灰化硬遮罩110的圖案擺動的實驗結果。
表3
| 植入劑量濃度(ion/cm 3) | 擺動 (nm) | |
| E2 | 4×10 15 | 0.99 |
| E3 | 5×10 15 | 0.96 |
| E4 | 6×10 15 | 0.95 |
如表3所示，植入劑量濃度在大約4×10
15到大約6×10
15ion/cm
3範圍內的可灰化硬遮罩110減少了擺動。因此，表3中的結果表明可灰化硬遮罩110的植入劑量濃度的特定數值範圍對於減少擺動問題是關鍵的。
請參考圖9，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P2可以轉移到多孔介電層410A。
在一些實施例中，從可灰化硬遮罩110移除介電抗反射塗層120。舉例來說，使用稀釋的HF的一濕蝕刻操作可用於移除介電抗反射塗層120。
在一些實施例中，抗反射層121A包括一富氧的氮氧化矽層，並且抗反射層123A包括一富矽的氮氧化矽層。在一些實施例中，具有一相對高硬度的富矽的氮氧化矽層(即抗反射層123A)可以進一步提高蝕刻選擇性並提供一均勻的蝕刻效果。在一些實施例中，可以更容易地移除富氧的氮氧化矽層(意即抗反射層123A)，例如藉由HF或稀釋的HF，因此，富矽的氮氧化矽層可以隨著富氧的氮氧化矽層的移除而容易地移除，藉此可以簡化製造流程。
在一些實施例中，蝕刻多孔介電層410A以形成具有圖案P2的多孔介電層410。在一些實施例中，可灰化硬遮罩110的圖案P2轉移到多孔介電層410。在一些實施例中，使用可灰化硬遮罩110作為一遮罩來蝕刻多孔介電層410A。在一些實施例中，藉由將多孔介電層410A暴露於一合適的蝕刻劑來蝕刻多孔介電層410A的暴露部分。在一些實施例中，多孔介電層410A藉由一電漿蝕刻操作來進行蝕刻。在一些實施例中，導電層30A的一部分從多孔介電層410暴露出來。在一些實施例中，形成後的多孔介電層410的圖案的深寬比等於或大於大約5。在一些實施例中，形成後的多孔介電層410的圖案的深寬比等於或大於大約5.3。在一些實施例中，形成後的多孔介電層410的圖案的深寬比等於或大於大約5.6。
根據本揭露的一些實施例，可灰化硬遮罩110A具有一相對大的厚度T1，因此可以實現多孔介電層410的期望的相對大的深寬比以及期望的相對小的線條寬/線條間距，同時可防止可灰化硬遮罩110A在多孔介電層410的蝕刻操作中被完全消耗。
此外，根據本揭露的一些實施例，藉由上述具有較低應力的可灰化硬遮罩110的設計，可有效降低可灰化硬遮罩110因自身內應力所產生的變形。因此，不管可灰化硬遮罩110的模數或密度如何，都可以有效地減少圖案化目標層(例如多孔介電層410)的擺動問題。
請參考圖10，例示本揭露一些實施例的半導體結構1的製備方法的一階段。圖案P2可轉移到圖案化導電層30。
在一些實施例中，根據硬遮罩結構(例如可灰化硬遮罩110，其將圖案P2轉移到多孔介電層410)移除導電層30A的一部分，以形成具有圖案P2的圖案化導電層30。在一些實施例中，根據多孔介電層410蝕刻導電層30A以形成具有圖案P2的圖案化導電層30。
在一些實施例中，圖案P2轉移到圖案化導電子層310與圖案化導電子層320。在一些實施例中，蝕刻導電層30A以形成具有圖案P2(或預定圖案)的圖案化導電層30。在一些實施例中，多孔介電層410的圖案P2轉移到圖案化導電層30。在一些實施例中，使用多孔介電層410作為一遮罩來蝕刻導電層30A。在一些實施例中，藉由將導電層30A暴露於一含鹵素蝕刻劑，例如Cl
2、BCl
3、CF
4、CHF
3或其組合，來蝕刻導電層30A的暴露部分。在一些實施例中，導電層30A藉由一電漿蝕刻操作來進行蝕刻。在一些實施例中，緩衝層230的一部分從圖案化導電層30暴露出來。在一些實施例中，圖案化導電層30可以作為位元線。
在一些實施例中，導電子層320A的暴露部分藉由使用多孔介電層410作為一遮罩並將導電子層320A暴露於合適的蝕刻劑來進行蝕刻，然後，導電子層310A的一部分從導電子層320A暴露出來。在一些實施例中，然後藉由將導電子層310A暴露於一合適的蝕刻劑來蝕刻導電子層310A的暴露部分。可以藉由相同的蝕刻操作來蝕刻導電子層310A與320A。在一些實施例中，緩衝層230的一部分從圖案化導電子層310與320暴露出來。
在一些實施例中，根據可灰化硬遮罩110蝕刻導電部240A以形成多個導電接觸點240。在一些實施例中，藉由使用多孔介電層410作為一遮罩並將導電部240A暴露於一合適的蝕刻劑來蝕刻導電部240A。導電部240可以具有錐形形狀。 在一些實施例中，導電部240可以用作位元線接觸點。如此，形成半導體結構1。在一些實施例中，半導體結構1可以是用於形成一半導體元件的一中間結構，例如一記憶體元件。
根據本揭露的一些實施例，硬遮罩結構10的可灰化硬遮罩110(或下可灰化硬遮罩)具有上述相對較低的壓應力，可顯著減少圖案化導電層30的擺動問題。此外，根據本揭露的一些實施例，圖案化導電層30可作為位元線。隨著位元線的線條彎曲及/或擺動問題得到緩解或防止，位元線的形狀與位置可以更加準確與精確，可以增加位元線與相鄰接觸結構之間的接觸面積，降低電阻，提高訊號傳輸速率，提高採用半導體結構1的半導體元件的電性效能。
圖11A是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法11A。
製備方法11A開始於步驟S11，其中一導電層形成在一基底上。
製備方法 11A以步驟S12繼續，其中一硬遮罩結構形成在該導電層上。步驟S12包括形成一第一可灰化硬遮罩在該導電層上。該第一可灰化硬遮罩具有一應力，該應力從大約-100MPa到大約100MPa。步驟S12還包括形成一第一介電抗反射塗層在該第一可灰化硬遮罩上。
方法11A以步驟S13繼續，其中根據該硬遮罩結構移除導電層的一部分以形成一圖案化導電層。
製備方法11A僅僅是例子，並且不意旨在將本揭露限制在申請專利範圍中明確記載的內容之外。可以在製備方法11A的每個步驟之前、期間或之後提供額外步驟，並且對於該製備方法的額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法11A可包括圖11A中未描繪的其他步驟。在一些實施例中，製備方法11A可以僅包括圖11A中描繪的一個或多個步驟。
圖11B是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法11B。
製備方法11B開始於步驟S21，其中一導電層形成在一基底上。
製備方法11B以步驟S22繼續，其中一第一可灰化硬遮罩形成在該導電層上。該第一可灰化硬遮罩的一應力可為大約-100MPa到大約100MPa。
製備方法11B以步驟S23繼續，其中一第一介電抗反射塗層形成在該第一可灰化硬遮罩上。
製備方法11B以步驟S24繼續，其中一第二可灰化硬遮罩形成在該第一介電抗反射塗層上。
製備方法11B步驟S25繼續，其中蝕刻該第一可灰化硬遮罩、該第一介電抗反射塗層以及該第二可灰化硬遮罩以將一第一圖案轉移到至少該第一可灰化硬遮罩。
製備方法11B以步驟S26繼續，其中根據該第一可灰化硬遮罩蝕刻該導電層以形成一圖案化的導電層。
製備方法11B僅是例子，並且不意旨在將本揭露限制在申請專利範圍中明確記載的內容之外。可以在製備方法11B的每個步驟之前、期間或之後提供額外步驟，並且對於該製備方法的額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法11B可包括圖11B中未描繪的其他步驟。在一些實施例中，製備方法11B可僅包括圖11B中描繪的一個或數個步驟。
本揭露之一實施例提供一種硬遮罩結構。該硬遮罩結構包括一第一可灰化應遮罩、一第一介電抗反射塗層以及一第二可灰化硬遮罩。該第一介電抗反射塗層設置在該第一可灰化硬遮罩上。第二可灰化硬遮罩設置在該第一介電抗反射塗層上。該第一可灰化應遮罩的一應力從大約-100MPa到大約100MPa。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一導電層在一基底上；以及形成一硬遮罩結構在該導電層上。形成該硬遮罩結構的步驟包括形成一第一可灰化硬遮罩在該導電層上，該第一可灰化硬遮罩具有一應力，該應力從大約-100MPa到大約100MPa。形成該硬遮罩結構的步驟還包括形成一第一介電抗反射塗層在該第一可灰化硬遮罩上。該製備方法還包括根據該硬遮罩結構以移除該導電層的一部分以形成一圖案化導電層。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一導電層在一基底上；以及形成一第一可灰化硬遮罩在該導電層上。該製備方法亦包括形成一第一介電抗反射塗層在該第一可灰化硬遮罩上；以及形成一第二可灰化硬遮罩在該第一介電抗反射塗層上；其中該第一可灰化硬遮罩的一應力從大約-100MPa到大約100Mpa。該製備方法還包括蝕刻該第一可灰化硬遮罩、該第一介電抗反射塗層以及該第二可灰化硬遮罩以將一第一圖案轉移到至少該第一可灰化硬遮罩。該製備方法還包括根據該第一可灰化硬遮罩而蝕刻該導電層以形成一圖案化導電層。
該硬遮罩結構的該下可灰化硬遮罩鄰近待圖案化的一目標層且具有一相對低的應力，以便有效降低該下可灰化硬遮罩因自身內應力所引起的變形，因此，無論該下可灰化硬遮罩的模數或密度如何，都可以顯著減少該圖案化目標層的擺動問題。此外，該圖案化導電層可作為位元線。隨著減輕或防止位元線的線條彎曲及/或擺動問題，可以使位元線的形狀與位置更加準確與精密，增加位元線與相鄰接觸結構的接觸面積，降低電阻，提高訊號傳輸速率，改善電性效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:半導體結構
10:遮罩結構
11A:製備方法
11B:製備方法
110A:可灰化硬遮罩
120A:介電抗反射塗層
121A:抗反射層
123A:抗反射層
130:可灰化硬遮罩
130A:可灰化硬遮罩
140:介電抗反射塗層
140A:介電抗反射塗層
150A:光阻層
20:基底
210:摻雜區
220:絕緣層
230:緩衝層
240:導電接觸點
240A:導電部
30:圖案化導電層
30A:導電層
310:圖案化導電子層
310A:導電子層
320:圖案化導電子層
320A:導電子層
410:多孔介電層
410A:多孔介電層
510:犧牲層
510A:犧牲層
P1:圖案
P2:圖案
S11:步驟
S12:步驟
S13:步驟
S21:步驟
S22:步驟
S23:步驟
S24:步驟
S25:步驟
S26:步驟
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1是剖視示意圖，例示本揭露一些實施例的遮罩結構。
圖2A是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖2B是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖2C是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖2D是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖2E是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖2F是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖3是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖4是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖5是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖6是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖7是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖8是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖9是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖10是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一階段。
圖11A是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法。
圖11B是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法。
10:遮罩結構
110A:可灰化硬遮罩
120A:介電抗反射塗層
121A:抗反射層
123A:抗反射層
130A:可灰化硬遮罩
140A:介電抗反射塗層
150A:光阻層
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
Claims (20)
- 一種硬遮罩結構，包括： 一第一可灰化應遮罩，具有一應力，該應力從大約-100MPa到大約100MPa； 一第一介電抗反射塗層，設置在該第一可灰化硬遮罩上；以及 一第二可灰化硬遮罩，設置在該第一介電抗反射塗層上。
- 如請求項1所述之硬遮罩結構，其中該第一可灰化硬遮罩的該應力從大約-50MPa到大約50MPa。
- 如請求項1所述之硬遮罩結構，其中該第二可灰化硬遮罩的一壓應力等於或大於大約-200MPa。
- 如請求項1所述之硬遮罩結構，其中該第一可灰化硬遮罩的一厚度對該第二可灰化硬遮罩的一厚度之比等於或大於大約2。
- 如請求項1所述之硬遮罩結構，其中該第一可灰化硬遮罩植入多個碳原子，該等碳原子具有大約10 14到大約10 16ion/cm 3的一植入劑量濃度。
- 如請求項5所述之硬遮罩結構，其中該植入劑量濃度從大約2×10 15到大約8×10 15ion/cm 3。
- 如請求項1所述之硬遮罩結構，其中該第一介電抗反射塗層包括： 一富氧的氮氧化矽層，設置在該第一可灰化硬遮罩上；以及 一富矽的氮氧化矽層，設置在該富氧的氮氧化矽層上。
- 如請求項7所述之硬遮罩結構，其中該富矽的氮氧化矽層的一厚度小於該富氧的氮氧化矽層的一厚度。
- 如請求項1所述之硬遮罩結構，還包括： 一第二介電抗反射塗層，設置在該第二可灰化硬遮罩上，其中該第二介電抗反射塗層是一富氧的氮氧化矽層。
- 如請求項1所述之硬遮罩結構，還包括： 一正型光阻，設置在該第二可灰化硬遮罩上。
- 一種半導體結構的製備方法，包括： 形成一導電層在一基底上； 形成一硬遮罩結構在該導電層上，包括： 形成一第一可灰化硬遮罩在該導電層上，該第一可灰化硬遮罩具有一應力，該應力從大約-100MPa到大約100MPa；以及 形成一第一介電抗反射塗層在該第一可灰化硬遮罩上；以及 根據該硬遮罩結構以移除該導電層的一部分以形成一圖案化導電層。
- 如請求項11所述之半導體結構的製備方法，其中形成該硬遮罩結構還包括： 形成一第二可灰化硬遮罩在該第一介電抗反射塗層上，其中該第一可灰化硬遮罩的一壓應力小於該第二可灰化硬遮罩的一壓應力。
- 如請求項12所述之半導體結構的製備方法，其中該第二可灰化硬遮罩的該壓應力等於或大於大約-200MPa。
- 如請求項12所述之半導體結構的製備方法，其中形成該硬遮罩結構還包括： 形成一第二介電抗反射塗層在該第二可灰化硬遮罩上，其中該第二介電抗反射塗層是一富氧的氮氧化矽層； 其中形成該硬遮罩結構還包括： 形成一圖案化正型光阻在該第二介電抗反射塗層上。
- 如請求項12所述之半導體結構的製備方法，其中該第一可灰化硬遮罩的一厚度對該第二可灰化硬遮罩的一厚度之比大於大約2。
- 如請求項11所述之半導體結構的製備方法，其中形成該第一介電抗反射塗層包括： 形成一富氧的氮氧化矽層在該第一可灰化硬遮罩上；以及 形成一富矽的氮氧化矽層在該富氧的氮氧化矽層上； 其中該富氧的氮氧化矽層的一厚度對該富矽的氮氧化矽層的一厚度之比等於或大於大約1.5。
- 如請求項11所述之半導體結構的製備方法，其中該第一可灰化硬遮罩植入多個碳原子，該等碳原子具有大約10 14到大約10 16ion/cm 3的一植入劑量濃度，且該植入劑量濃度從大約2×10 15到大約8×10 15ion/cm 3。
- 一種半導體結構的製備方法，包括： 形成一導電層在一基底上； 形成一第一可灰化硬遮罩在該導電層上，其中該第一可灰化硬遮罩的一應力從大約-100MPa到大約100MPa； 形成一第一介電抗反射塗層在該第一可灰化硬遮罩上； 形成一第二可灰化硬遮罩在該第一介電抗反射塗層上； 蝕刻該第一可灰化硬遮罩、該第一介電抗反射塗層以及該第二可灰化硬遮罩以將一第一圖案轉移到至少該第一可灰化硬遮罩；以及 根據該第一可灰化硬遮罩而蝕刻該導電層以形成一圖案化導電層。
- 如請求項18所述之半導體結構的製備方法，其中該第一可灰化硬遮罩的該應力從大約-50MPa到大約50MPa，且該第二可灰化硬遮罩的一壓應力等於或大於大約-200MPa。
- 如請求項18所述之半導體結構的製備方法，其中形成該第一介電抗反射塗層包括： 形成一富氧的氮氧化矽層在該第一可灰化硬遮罩上；以及 形成一富矽的氮氧化矽層在該富氧的氮氧化矽層上。
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2022
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2023
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- 2023-09-18 US US18/369,321 patent/US20240096625A1/en active Pending
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