TWI840767B - 硬遮罩結構及其應用於半導體結構的製備方法 - Google Patents

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Abstract

本揭露提供一種硬遮罩結構以及該硬遮罩結構用於半導體結構的製備方法。該硬遮罩結構包括一第一可灰化硬遮罩層、一第一抗反射塗層以及一第二可灰化硬遮罩層。該第一抗反射塗層設置在該第一可灰化硬遮罩層上。該第二可灰化硬遮罩層設置在該第一抗反射塗層上。該第一可灰化硬遮罩層的一模數大於該第二可灰化硬遮罩層的一模數。

Description

硬遮罩結構及其應用於半導體結構的製備方法
本申請案主張美國第17/547,564號及第17/547,430號專利申請案之優先權（即優先權日為「2021年12月10日」），其內容以全文引用之方式併入本文中。
本揭露關於一種硬遮罩結構，特別是關於一種硬遮罩結構及其應用於半導體結構的製備方法。
硬遮罩結構被廣泛用於形成半導體結構。半導體結構中的圖案特徵及線的擺動(wiggling)是不希望發生的，特別是對於半導體結構的特徵尺寸縮小到100奈米以下的規模。因此，為了獲得良好的特徵及線條圖案，需要解決擺動的問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個實施例提供一種硬遮罩結構。該硬遮罩結構包括一第一可灰化硬遮罩層、一第一抗反射塗層、以及一第二可灰化硬遮罩層。該第一抗反射塗層設置在該第一可灰化硬遮罩層上。該第二可灰化硬遮罩層設置在該第一抗反射塗層上。該第一可灰化硬遮罩層的一模數大於該第二可灰化硬遮罩層的一模數。
本揭露的另一個實施例提供一種半導體結構的製備方法。該製備方法包括：在一基底上形成一導電層，並在該導電層上形成一第一可灰化硬遮罩層。該製備方法還包括在該第一可灰化硬遮罩層上形成一第一抗反射塗層，並在該第一抗反射塗層上形成一第二可灰化硬遮罩層，其中該第一可灰化硬遮罩層的一模數大於該第二可灰化硬遮罩層的一模數。該製備方法還包括蝕刻該第一可灰化硬遮罩層、該第一抗反射塗層和該第二可灰化硬遮罩層，以將該第一圖案至少轉移到該第一可灰化硬遮罩層。該製備方法還包括根據該第一可灰化硬遮罩層蝕刻該導電層，以形成一圖案化導電層。
本揭露的另一個實施例提供一種半導體結構的製備方法。該製備方法包括在一基底上形成一導電層以及在該導電層上形成一硬遮罩結構。形成該硬遮罩結構的操作包括：在該導電層上形成一第一可灰化硬遮罩層，該第一可灰化硬遮罩層具有大於約130GPa(10 9帕)的一模數(modulus)。形成該硬遮罩結構的操作還包括在該第一可灰化硬遮罩層上形成一第一抗反射塗層。該製備方法還包括根據該硬遮罩結構去除該導電層的一部分，以形成一圖案化導電層。
該硬遮罩結構的底部可灰化硬遮罩層具有相對較高的模數，可以在底下的導電層的蝕刻操作中提供良好的蝕刻選擇性，因此使預定的圖案可以更準確地轉移到有圖案的導電層。此外，具有相對較低的壓縮應力的底部可灰化硬遮罩層還可以減少圖案化導電層的擺動問題。此外，圖案化的導電層可以做為位元線。隨著位元線的彎曲和/或擺動問題得到緩解或防止，位元線的形狀和位置可以更加準確和精確，位元線和相鄰接觸結構之間的接觸面積可以增加，電阻可以減少，訊號傳輸率可以增加，電氣性能可以改善。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的本領域普通技術人員通常會做的。參考符號可以在整個實施例中重複，但這並不一意旨一個實施例的特徵適用於另一個實施例，即使它們共用相同的參考符號。
應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分。可用於描述各種元素、部件、區域、層或部分，但這些元素、部件、區域、層或部分不受這些用語的限制。相反，這些用語僅用來區分一個元素、元件、區域、層或部分與另一個區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。
本文使用的用語僅用於描述特定的實施例，並不打算局限于本發明的概念。正如本文所使用的，單數形式的”一"、"一個”和”該”旨在包括複數形式，除非上下文特別指出。應進一步理解，用語”包括”和”包含”在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。
圖1是示意圖，例示本揭露一些實施例之硬遮罩結構10。硬遮罩結構10包括可灰化硬遮罩層110A和130A、抗反射塗層120A和140A、以及光阻層150A。
可灰化硬遮罩層110A(也被稱為”第一可灰化硬遮罩層”或”底部可灰化硬遮罩層")的一模數(modulus)可以大於約130Gpa(10 9帕)。在一些實施例中，可灰化硬遮罩層110A的該模數大於約150GPa。在一些實施例中，可灰化硬遮罩層110A的該模數大於約160GPa。在一些實施例中，可灰化硬遮罩層110A的該模數為約140GPa至約170GPa。在一些實施例中，可灰化硬遮罩層110A的該模數為約135GPa至約165GPa。
在一些實施例中，可灰化硬遮罩層110A的一壓縮應力為約-120MPa(10 6帕)至約70MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-80MPa至約50MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-70MPa至約20MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-60MPa至約0MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力約為-50MPa。
在一些實施例中，可灰化硬遮罩層110A的一密度大於約1.7g/cm 3(克/釐米 3)。在一些實施例中，可灰化硬遮罩層110A的該密度大於約1.8g/cm 3。在一些實施例中，可灰化硬遮罩層110A的該密度大於約1.9g/cm 3。
在一些實施例中，可灰化硬遮罩層110A的厚度T1大於可灰化硬遮罩層130A的厚度T2。在一些實施例中，可灰化硬遮罩層110A的厚度T1大於約60nm(奈米)。在一些實施例中，可灰化硬遮罩層110A的厚度T1等於或大於約100nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1為約100nm至約200nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1為約130nm至約160nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1約為145nm。
在一些實施例中，可灰化硬遮罩層110A比可灰化硬遮罩層130A更鄰近待圖案化的一目標層，可灰化硬遮罩層110A的作用是將具有一相對較小間距的一預定圖案轉移到該目標層。因此，為了實現該目標層的一理想相對較大的長寬比和一理想相對較小的線寬及線距，可灰化硬遮罩層110A的厚度T1具有上述範圍，因此可防止可灰化硬遮罩層110A在對該目標層的一蝕刻操作中被完全消耗掉。
在一些實施例中，可灰化硬遮罩層110A包括一碳基底料。在一些實施例中，可灰化硬遮罩層110A包括一非晶(amorphous)碳。
在一些實施例中，可灰化硬遮罩層110A被植入一碳原子。在一些實施例中，可灰化硬遮罩層110A中的一植入物劑量濃度為約10 14至約10 16ion/cm 3(離子/釐米 3)。在一些實施例中，可灰化硬遮罩層110A中的該植入劑量濃度可以是5×10 14ion/cm 3、1×10 15ion/cm 3，或5×10 15ion/cm 3。在一些實施例中，當該植入物劑量濃度小於10 14ion/cm 3時，在可灰化硬遮罩層110A中形成的sp3鍵可能無法使可灰化硬遮罩層110A提供足夠的機械性能(如模數)。在一些實施例中，當該植入劑濃度大於10 16ion/cm 3時，在可灰化硬遮罩層110A中可能形成過量的sp3鍵，並增加可灰化硬遮罩層110A的壓縮應力。
抗反射塗層120A可設置在可灰化硬遮罩層110A上。在一些實施例中，抗反射塗層120A直接接觸可灰化硬遮罩層110A。在一些實施例中，抗反射塗層120A包括一無機材料。在一些實施例中，抗反射塗層120A包括一氮氧化矽(silicon oxynitride)。在一些實施例中，抗反射塗層120A包括抗反射層121A和123A。
在一些實施例中，抗反射層121A設置在可灰化硬遮罩層110A上。在一些實施例中，抗反射層121A直接接觸可灰化硬遮罩層110A。在一些實施例中，抗反射層121A可以是或包括一氮氧化矽層。在一些實施例中，抗反射層121A可以是或包括一富氧(oxygen-rich)氮氧化矽層。例如，抗反射層121A的一矽與氧(Si/O)的原子比可以小於1。
在一些實施例中，抗反射層123A設置在抗反射層121A上。在一些實施例中，抗反射層123A直接接觸抗反射層121A。在一些實施例中，抗反射層123A可以是或包括一氮氧化矽層。在一些實施例中，抗反射層121A和抗反射層123A具有不同的矽氧(Si/O)比。在一些實施例中，抗反射層123A可以是或包括一富矽(silicon-rich)氮氧化矽層。例如，抗反射層123A的矽與氧(Si/O)的原子比可以大於1。
在一些實施例中，抗反射層123A的厚度T4小於抗反射層121A的厚度T3。在一些實施例中，抗反射層121A的厚度T3為15nm至約25nm。在一些實施例中，抗反射層121A的厚度T3是約20nm。在一些實施例中，抗反射層123A的厚度T4為5nm至約15nm。在一些實施例中，抗反射層123A的厚度T4是約10nm。
在一些實施例中，抗反射層121A的厚度T3和抗反射層123A的厚度T4之和小於可灰化硬遮罩層110A的厚度T1。在一些實施例中，抗反射層121A的厚度T3和抗反射層123A的厚度T4之和小於可灰化硬遮罩層130A的厚度T2。在一些實施例中，抗反射層121A的厚度T3和抗反射層123A的厚度T4之和等於或小於約40nm。在一些實施例中，抗反射層121A的厚度T3和抗反射層123A的厚度T4之和等於或小於約35nm。在一些實施例中，抗反射層121A的厚度T3和抗反射層123A的厚度T4之和等於或小於約30nm。
可灰化硬遮罩層130A可設置在抗反射塗層120A上。在一些實施例中，可灰化硬遮罩層130A直接接觸抗反射塗層120A。在一些實施例中，可灰化硬遮罩層130A直接接觸抗反射層123A。在一些實施例中，可灰化硬遮罩層130A的一模數小於可灰化硬遮罩層110A的該模數。在一些實施例中，可灰化硬遮罩層130A的該模數小於約130GPa。
在一些實施例中，可灰化硬遮罩層130A的一拉伸應力大於可灰化硬遮罩層110A的一拉伸應力。在一些實施例中，可灰化硬遮罩層130A的拉伸應力為約75GPa至約231GPa。
在一些實施例中，可灰化硬遮罩層130A的一密度比可灰化硬遮罩層110A的一密度小。在一些實施例中，可灰化硬遮罩層130A的該密度等於或小於約1.7g/cm 3。在一些實施例中，可灰化硬遮罩層130A的該密度為約1.5g/cm 3至約1.7g/cm 3。
在一些實施例中，可灰化硬遮罩層130A的厚度T2小於可灰化硬遮罩層110A的厚度T1。在一些實施例中，可灰化硬遮罩層130A的厚度T2等於或小於約60nm。
在一些實施例中，可灰化硬遮罩層130A的作用是將一初始圖案從一圖案化光阻轉移到底下的抗反射塗層140A，因此可灰化硬遮罩層130A的厚度T2可以相對較薄。
在一些實施例中，可灰化硬遮罩層130A包括一碳基底料。在一些實施例中，可灰化硬遮罩層130A包括一非晶碳。
在一些實施例中，可灰化硬遮罩層130A被植入一碳原子。在一些實施例中，可灰化硬遮罩層130A中的一植入劑量濃度為約10 14至約10 16ion/cm 3。在一些實施例中，可灰化硬遮罩層130A中的該植入劑量濃度可以是5×10 14ion/cm 3、1×10 15ion/cm 3、或5×10 15ion/cm 3。在一些實施例中，當該植入物劑量濃度小於10 14ion/cm 3時，在可灰化硬遮罩層130A中形成的sp3鍵可能無法使可灰化硬遮罩層130A提供足夠的機械性能(如模數)。在一些實施例中，當該植入物劑量濃度大於10 16ion/cm 3時，在可灰化硬遮罩層130A中可能會形成過量的sp3鍵，並增加可灰化硬遮罩層130A的壓縮應力。
抗反射塗層140A可設置在可灰化硬遮罩層130A上。在一些實施例中，抗反射塗層140A直接接觸可灰化硬遮罩層130A。在一些實施例中，抗反射塗層140A可以是或包括一氮氧化矽層。在一些實施例中，抗反射塗層140A可以是或包括一富氧氮氧化矽層。例如，抗反射塗層140A的矽與氧(Si/O)的原子比可以小於1。
在一些實施例中，抗反射塗層140A的厚度T5小於抗反射塗層120A的一厚度。在一些實施例中，抗反射塗層140A的厚度T5小於抗反射層121A的厚度T3和抗反射層123A的厚度T4之和。在一些實施例中，抗反射塗層140A的厚度T5為20nm至約30nm。在一些實施例中，抗反射塗層140A的厚度T5是約25nm。
光阻層150A可設置在可灰化硬遮罩層130A上。在一些實施例中，光阻層150A設置在抗反射塗層140A上。在一些實施例中，光阻層150A直接接觸抗反射塗層140A。光阻層150A可以是或包括一種聚合材料。
在一些實施例中，光阻層150A的厚度T6可以大於抗反射塗層140A的厚度T5。在一些實施例中，光阻層150A的厚度T6可以大於抗反射塗層120A的厚度。在一些實施例中，光阻層150A的厚度T6可以大於抗反射層121A的厚度T3和抗反射層123A的厚度T4之和。在一些實施例中，光阻層150A的厚度T6為80nm至約120nm。在一些實施例中，光阻層150A的厚度T6是約100nm。
在一些實施例中，硬遮罩結構10不含一非晶矽層。在一些實施例中，硬遮罩結構10不含一有機硬遮罩層。在一些實施例中，在可灰化硬遮罩層110A和光阻層150A之間，硬遮罩結構10不含一氮化矽層。在一些實施例中，在可灰化硬遮罩層110A和可灰化硬遮罩層130A之間，硬遮罩結構10不含一氮化矽層。
根據本揭露的一些實施例，可灰化硬遮罩層110A(或底部可灰化硬遮罩層)可以與將圖案化的一目標層相鄰，因此具有上述相對高模數的可灰化硬遮罩層110A可以在該目標層的一蝕刻操作中提供良好的蝕刻選擇性，而具有上述相對低壓縮應力的可灰化硬遮罩層110A還可以減少該目標層經圖案化後的擺動問題。
此外，根據本揭露的一些實施例，抗反射塗層120A和140A其包括一種或多種無機材料，並可藉由PECVD形成，而不是加入一個種或多種有機硬遮罩層，因此抗反射塗層120A和140A各自具有一相對高的硬度和一相對小的厚度。因此，抗反射塗層120A和140A有利於提高蝕刻的選擇性，同時減少硬遮罩結構10的整體厚度。因此，隨著硬遮罩結構10整體厚度的減少，還可以減少蝕刻負荷。
此外，根據本揭露的一些實施例，包括一富矽氮氧化矽層的抗反射層123A配置在包括一富氧氮氧化矽層的抗反射層121A上。因此，具有相對較高硬度的該富矽氮氧化矽層還可以提高蝕刻的選擇性並提供一均勻的蝕刻效果。此外，該富氧氮氧化矽層可以更容易地被去除，例如，藉由HF或稀釋的HF，因此，該富矽氮氧化矽層可以很容易地隨著富氧氮氧化矽層的去除而被去除，這可以簡化製造過程。總之，根據本揭露的一些實施例，通過上述抗反射層121A和123A的安排，可以提高蝕刻的選擇性，提高蝕刻的均勻性，並且可以簡化製造流程。
此外，根據本揭露的一些實施例，抗反射塗層140A可以在用於圖案化光阻層150A的一微影製程(photolithography)中減少光的反射或折射。因此，可提高對準度，更可精確地進行圖案轉移操作，因此更可減少轉移圖案的線寬及線距。
圖1A是流程圖，例示本揭露一些實施例之半導體結構的製備方法1A。
製備方法1A從操作S11開始，其中在一基底上形成一導電層。
製備方法1A繼續進行操作S12，其中在該導電層上形成一第一可灰化硬遮罩層。
製備方法1A繼續進行操作S13，在該操作中，在該第一可灰化硬遮罩層上形成一第一抗反射塗層。
製備方法1A繼續進行操作S14，其中在該第一抗反射塗層上形成一第二可灰化硬遮罩層。該第一可灰化硬遮罩層的一模數大於該第二可灰硬遮罩層的一模數。
製備方法1A繼續進行操作S15，在該操作中，對該第一可灰化硬遮罩層、該第一抗反射塗層和該第二可灰化硬遮罩層進行蝕刻，以將一第一圖案轉移到至少該第一可灰化硬遮罩層上。
製備方法1A繼續進行操作S16，其中該導電層根據該第一可灰化硬遮罩層進行蝕刻，以形成一圖案化導電層。
製備方法1A僅僅是一個例子，並不打算將本揭露的內容限制在發明申請專利範圍中明確敘述的範圍之外。可以在製備方法1A的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或移動以用於該方法的額外實施例。在一些實施例中，製備方法1A可以包括圖1A中未描繪的進一步操作。在一些實施例中，製備方法1A可以僅僅包括圖1A中描述的一個或幾個操作。
圖1B是流程圖，例示本揭露一些實施例之半導體結構的製備方法1B。
製備方法1B從操作S21開始，其中在一基底上形成一導電層。
製備方法1B繼續進行操作S22，其中在該導電層上形成一硬遮罩結構。操作S22包括在該導電層上形成一第一可灰化硬遮罩層。該第一可灰化硬遮罩層具有大於約130GPa的一模數。操作S22還包括在該第一可灰化硬遮罩層上形成一第一抗反射塗層。
製備方法1B繼續進行操作S22，在該操作中，該導電層的一部分根據該硬遮罩結構被移除，以形成一圖案化導電層。
製備方法1B僅僅是一個例子，並不打算將本揭露的內容限制在發明申請專利範圍中明確提到的範圍之外。額外的操作可以在製備方法1B的每個操作之前、期間或之後提供，並且所述的一些操作可以被替換、消除或移動，以用於該方法的額外實施例。在一些實施例中，製備方法1B可以包括圖1B中未描繪的進一步操作。在一些實施例中，製備方法1B可以只包括圖1B中描述的一個或幾個操作。
圖2A至圖10是示意圖，例示本揭露一些實施例之半導體結構1(其細節在圖10中顯示)的製備方法的各個階段。
參照圖2A，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。可以提供基底20。基底20的製作技術可以例如是矽、摻雜矽、矽鍺、絕緣體上的矽、藍寶石上的矽、絕緣體上的矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、砷化鎵、磷化銦、磷化鎵銦、或任何其他IV-IV族、III-V族或I-VI族半導體材料。在一些實施例中，基底20包括陣列區域R1和週邊區域R2。
仍然參考圖2A，隔離層220可以在基底20中形成，並且基底20的複數個主動區可以由隔離層220定義。可以執行一微影製程來對基底20進行圖案化，以定義複數個主動區的位置。在該微影製程之後可進行一蝕刻製程，以在基底20中形成複數個溝槽。在該蝕刻製程之後，可藉由一沉積製程使用一絕緣材料，如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)或摻氟矽酸鹽，來填充該複數個溝槽。在該沉積製程之後，可以進行一平面化製理，如一化學機械研磨，以去除多餘的材料，並為後續的製程步驟提供一實質平坦的表面，並共形地形成隔離層220和複數個主動區。
仍然參照圖2A，在該等主動區中可以形成複數個摻雜區210。摻雜區210的製作技術可以藉由使用例如磷、砷或銻等摻雜物的一植入製程。摻雜區210可以分別具有從約1017atoms/cm 3(原子/釐米 3)至約1019atoms/cm 3的一摻雜濃度。摻雜區210可以做為一源極或一汲極區。
仍然參考圖2A，緩衝層230可以形成在基底20上。緩衝層230可以形成為一疊層或一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽等。
仍參考圖2A，複數個導電部分240A可形成在緩衝層230中並與基底20的摻雜區域210和隔離層220接觸。複數個開口可以在緩衝層230中形成，並延伸到基底20的摻雜區域210和隔離層220的一部分。可以執行一微影製程來對緩衝層230和基底20的隔離層220的該部分進行圖案化，以定義該等開口的位置。在該微影製程之後可進行一蝕刻製程，以在緩衝層230中形成該等開口，並延伸到基底20的摻雜區210和隔離層220的該部分。
仍然參照圖2A，複數個導電部分240A可以分別對應地形成在該等開口處。在本實施例中，可藉由一金屬化製程將一導電材料，例如一摻雜的多晶矽、一金屬或一金屬矽化物沉積到該等開口處。在該金屬化製程之後，可以進行一平面化製程，例如一化學機械研磨，以去除多餘的材料，為後續的製程步驟提供一實質平坦的表面，並共形地形成複數個導電部分240A。複數個導電部分240A可以與一些摻雜區域210的一中心部分電性連接。該金屬可以例如是鋁、銅、鎢、鈷，或其合金。該金屬矽化物可以例如是矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢，或類似物。在一些實施例中，導電部分240A可以做為一位元線接觸。
仍參考圖2A，可在基底20上形成導電層30A。在一些實施例中，可以執行一系列的沉積製程，以便在緩衝層230和複數個導電部分240A上依次沉積導電次層310A和導電次層320A。導電次層310A可以形成在緩衝層230和複數個導電部分240A上。導電次層320A可形成在導電次層310A上。導電次層310A的製作技術可以例如是多晶矽或氮化鈦形成。導電次層320A的製作技術可以例如是銅、鎳、鈷、鋁或鎢。在一些實施例中，導電部分240A在導電層30A之下。在一些實施例中，導電層30A(例如，導電次層310A和320A)是一位元線層。在一些實施例中，導電層30A形成在基底20的陣列區域R1上。
仍然參照圖2A，在週邊區域R2上的基底20上可以形成介電質結構80，在導電層30A和介電質結構80上可以形成氮化物層410A。在一些實施例中，氮化物層410A覆蓋陣列區域R1和週邊區域R2。在一些實施例中，氮化物層410可以是或包括一氮化矽層。
參照圖2B，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。可以在導電層30A上形成可灰化硬遮罩層110A。
在一些實施例中，用於可灰化硬遮罩層110A的一初始硬遮罩層是藉由一沉積製程，例如一電漿增強化學氣相沉積(PECVD)製程在氮化物層410A上形成。在一些實施例中，氮化物層410A經曝露於包括C xH y基氣體的一前趨氣體中，其中x是2-6的整數，y是2-14的整數，例如C 2H 2、C 3H 6、C 4H 10、C 6H 6或其組合。在一些實施例中，該前趨氣體由大量氣體，如N 2、He、Ar或其組合稀釋。在一些實施例中，該初始硬遮罩層包括一碳基底料，如一非晶碳。
在一些實施例中，用於可灰化硬遮罩層110A的該初始硬遮罩層是在一製程溫度(例如，沉積溫度)高於約550℃下形成。在一些實施例中，該初始硬遮罩層的該製程溫度為約560℃至約700℃。在一些實施例中，該初始硬遮罩層層的該製程溫度為約600℃至約640℃。在一些實施例中，該初始硬遮罩層層的該製程溫度為約620℃至約630℃。
接下來，仍然參照圖2B，在高於約550℃的一植入溫度下，用一碳原子植入用於可灰化硬遮罩層110A的該初始硬遮罩層，以形成可灰化硬遮罩層110A。在一些實施例中，該植入溫度為約560℃至約700℃。在一些實施例中，該植入溫度為約600℃到約640℃。在一些實施例中，該植入溫度為約620℃至約630℃。如果該植入溫度低於550℃，則植入後的可灰化硬遮罩層110A的結晶度較低，因此影響薄膜品質，導致無法將壓縮應力降低到一預定值(詳情在下文中討論)，並將該模數提高到一預定值(詳情在下文中討論)。如果該植入溫度大於700℃，植入後可能在可灰化硬遮罩層110A中形成過多的sp3鍵，這也會增加壓縮應力。
在一些實施例中，可灰化硬遮罩層110A中的一植入物劑量濃度為約10 14至約10 16ion/cm 3。在一些實施例中，可灰化硬遮罩層110A中的該植入劑量濃度可以是5×10 14ion/cm 3、1×10 15ion/cm 3，或5×10 15ion/cm 3。在一些實施例中，當該植入物劑量濃度小於10 14ion/cm 3時，在可灰化硬遮罩層110A中形成的sp3鍵可能無法使可灰化硬遮罩層110A提供足夠的機械性能(如模數)。在一些實施例中，當該植入劑濃度大於10 16ion/cm 3時，在可灰化硬遮罩層110A中可能會形成過量的sp3鍵，並增加可灰化硬遮罩層110A的壓縮應力。
在一些實施例中，成型的可灰化硬遮罩層110A的一模數大於約130GPa。在一些實施例中，可灰化硬遮罩層110A的該模數大於約150GPa。在一些實施例中，可灰化硬遮罩層110A的該模數大於約160GPa。在一些實施例中，可灰化硬遮罩層110A的該模數為約140GPa至約170GPa。在一些實施例中，可灰化硬遮罩層110A的該模數為約135GPa至約165GPa。
在一些實施例中，可灰化硬遮罩層110A的一壓縮應力為約-120MPa至約70MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-80MPa至約50MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-70MPa至約20MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力為約-60MPa至約0MPa。在一些實施例中，可灰化硬遮罩層110A的該壓縮應力約為-50MPa。
在一些實施例中，可灰化硬遮罩層110A的一密度大於約1.7g/cm 3。在一些實施例中，可灰化硬遮罩層110A的該密度大於約1.8g/cm 3。在一些實施例中，可灰化硬遮罩層110A的該密度大於約1.9g/cm 3。
在一些實施例中，可灰化硬遮罩層110A的厚度T1大於可灰化硬遮罩層130A的厚度T2。在一些實施例中，可灰化硬遮罩層110A的厚度T1大於約60nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1等於或大於約100nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1為約100nm至約200nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1為約130nm到約160nm。在一些實施例中，可灰化硬遮罩層110A的厚度T1約為145nm。
參照圖2C，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。抗反射塗層120A可以形成在可灰化硬遮罩層110A上。在一些實施例中，抗反射塗層120A包括抗反射層121A和123A。
在一些實施例中，抗反射層121A形成在可灰化硬遮罩層110A上，而抗反射層123A則形成在抗反射層121A上。在一些實施例中，抗反射層121A和123A包括一種或多種無機材料。在一些實施例中，抗反射層121A和123A各自包括一氮氧化矽層。在一些實施例中，抗反射層121A和123A具有不同的矽氧(Si/O)比。在一些實施例中，抗反射層121A可以是或包括一富氧氮氧化矽層。例如，抗反射層121A的矽與氧(Si/O)的原子比可以小於1。在一些實施例中，抗反射層123A可以是或包括一富矽氮氧化矽層。例如，抗反射層123A的矽與氧(Si/O)的原子比可以大於1。
在一些實施例中，抗反射層121A和123A各自可以藉由一沉積製程形成，例如，一電漿增強化學氣相沉積(PECVD)製程。在一些實施例中，抗反射層123A的厚度T4小於抗反射層121A的厚度T3。在一些實施例中，抗反射層121A的厚度T3為15nm至約25nm。在一些實施例中，抗反射層121A的厚度T3是約20nm。在一些實施例中，抗反射層123A的厚度T4為5nm至約15nm。在一些實施例中，抗反射層123A的厚度T4是約10nm。
參照圖2D，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。可在抗反射塗層120A上形成可灰化硬遮罩層130A。
在一些實施例中，用於形成可灰化硬遮罩層110A的一製程溫度高於用於形成可灰化硬遮罩層130A的一製程溫度。在一些實施例中，用於形成可灰化硬遮罩層110A的一植入溫度高於用於形成可灰化硬遮罩層130A的一植入溫度。
在一些實施例中，用於可灰化硬遮罩層130A的一初始硬遮罩層是藉由一沉積製程，例如一電漿增強化學氣相沉積(PECVD)製程在抗反射塗層120A上形成。在一些實施例中，抗反射塗層120A經曝露於包括C xH y基氣體的一前趨氣體，其中x是2-6的整數，y是2-14的整數，如C 2H 2、C 3H 6、C 4H 10、C 6H 6或其組合。在一些實施例中，該前趨氣體由大量氣體，如N 2、He、Ar或其組合稀釋。在一些實施例中，該初始硬遮罩層包括一碳基底料，如一非晶碳。
在一些實施例中，用於可灰化硬遮罩層130A的該初始硬遮罩層是在一製程溫度(例如，沉積溫度)約400℃至約550℃下形成。在一些實施例中，該初始硬遮罩層的該製程溫度為約450℃至約550℃。在一些實施例中，該初始硬遮罩層的該製程溫度為約500℃至約550℃。在一些實施例中，該初始硬遮罩層的該製程溫度為約530℃至約550℃。
接下來，仍然參照圖2D，在一植入溫度為約400℃至約550℃的情況下，用一碳原子植入用於可灰化硬遮罩層130A的該初始硬遮罩層，以形成可灰化硬遮罩層130A。在一些實施例中，該植入溫度為約450℃至約550℃。在一些實施例中，該植入溫度為約500℃至約550℃。在一些實施例中，該植入溫度為約530℃至約550℃。
在一些實施例中，成型的可灰化硬遮罩層130A的一模數小於可灰化硬遮罩層110A的該模數。在一些實施例中，可灰化硬遮罩層130A的該模數小於約130Gpa。
在一些實施例中，可灰化硬遮罩層130A的一拉伸應力大於可灰化硬遮罩層110A的一拉伸應力。在一些實施例中，可灰化硬遮罩層130A的該拉伸應力為約75Gpa至約231Gpa。
在一些實施例中，可灰化硬遮罩層130A的一密度比可灰化硬遮罩層110A的一密度小。在一些實施例中，可灰化硬遮罩層130A的該密度等於或小於約1.7g/cm 3。在一些實施例中，可灰化硬遮罩層130A的該密度為約1.5g/cm 3至約1.7g/cm 3。
在一些實施例中，可灰化硬遮罩層130A的厚度T2小於可灰化硬遮罩層110A的厚度T1。在一些實施例中，可灰化硬遮罩層130A的厚度T2等於或小於約60nm。
表1顯示了可灰化硬遮罩層110A和130A的蝕刻特性的比較。表1顯示了使用各種蝕刻劑對可灰化硬遮罩層110A和130A的蝕刻速率。“C-蝕刻劑”表示對一碳基底料具有相對高的蝕刻速率的蝕刻劑，”N-蝕刻劑”表示對一氮基底料具有相對高的蝕刻速率的蝕刻劑，”W-蝕刻劑”表示對一鎢基底料具有相對高的蝕刻速率的蝕刻劑。
表1
   蝕刻速率(埃/秒)
   C-蝕刻劑 N-蝕刻劑 W-蝕刻劑
可灰化硬遮罩層110A 185 128 21
可灰化硬遮罩層130A 240 133 41
如表1所示，可灰化硬遮罩層110A對各種蝕刻劑的蝕刻速率相對較慢，而可灰化硬遮罩層130A對各種蝕刻劑的蝕刻速率相對較快。因此，表1中的結果顯示，可灰化硬遮罩層110A對各種蝕刻劑的影響較小，特別是對氮基底料(例如下文將說明的氮化物層410A)和鎢基底料(例如下文將說明的導電次層320A)。因此，可灰化硬遮罩層110A可以為氮基底料和鎢基底料提供相對高的蝕刻選擇性。
參照圖2E，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。可以在可灰化硬遮罩層130A上形成抗反射塗層140A。
在一些實施例中，抗反射塗層140A可以是或包括一富氧氮氧化矽層。例如，抗反射塗層140A的矽與氧(Si/O)的原子比可以小於1。
在一些實施例中，抗反射塗層140A可以藉由一沉積製程形成，例如，一電漿增強化學氣相沉積(PECVD)製程。在一些實施例中，抗反射塗層140A的厚度T5小於抗反射塗層120A的一厚度。在一些實施例中，抗反射塗層140A的厚度T5小於抗反射層121A的厚度T3和抗反射層123A的厚度T4之和。在一些實施例中，抗反射塗層140A的厚度T5為20nm至約30nm。在一些實施例中，抗反射塗層140A的厚度T5是約25nm。
參照圖2F，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。可以在可灰化硬遮罩層130A上形成圖案化光阻層150。
在一些實施例中，抗反射塗層140A上形成了光阻層150A，因此圖1中所示的硬遮罩結構10是在導電層30A上形成的。光阻層150A可以是或包括一種聚合材料。光阻層150A可以藉由一塗層(coating)形成，例如，一旋塗製程。
在一些實施例中，對光阻層150A進行一微影製程，以在抗反射塗層140A上形成圖案化光阻層150。在一些實施例中，用於形成圖案化光阻層150的該微影製程使用汞蒸氣燈、氙燈、碳弧燈、KrF準分子鐳射光、ArF準分子鐳射光或F 2準分子雷射光的一輻射源。在一些實施例中，圖案化光阻層150具有圖案P1。在一些實施例中，圖案化光阻層150的圖案P1在陣列區域R1上。
參照圖3，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P1可以被轉移到抗反射塗層140。
在一些實施例中，抗反射塗層140A經蝕刻以形成具有圖案P1的抗反射塗層140。在一些實施例中，圖案化光阻層150的圖案P1被轉移到抗反射塗層140上。在一些實施例中，抗反射塗層140A是使用圖案化光阻層150做為一遮罩來進行蝕刻。在一些實施例中，抗反射塗層140A的一曝露部分是藉由將抗反射塗層140A曝露於一含鹵素的蝕刻劑，如Cl 2、BCl 3、CF 4、CHF 3、HBr，或其組合來蝕刻。在一些實施例中，抗反射塗層140A的該曝露部分是藉由將抗反射塗層140A曝露於包括CF 4和HBr的一含鹵素蝕刻劑中而蝕刻。在一些實施例中，抗反射塗層140A是藉由使用CF 4和HBr的一電漿蝕刻操作來蝕刻。在一些實施例中，可灰化硬遮罩層130A的一部分從抗反射塗層140中曝露出來。
參照圖4，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P1可以被轉移到可灰化硬遮罩層130。
在一些實施例中，可灰化硬遮罩層130A經蝕刻以形成具有圖案P1的可灰化硬遮罩層130。在一些實施例中，抗反射塗層140的圖案P1被轉移到可灰化硬遮罩層130上。在一些實施例中，使用抗反射塗層140做為一遮罩，對可灰化硬遮罩層130A進行蝕刻。在一些實施例中，藉由將可灰化硬遮罩層130A曝露於O 2和SO 2中來蝕刻可灰化硬遮罩層130A的一曝露部分。在一些實施例中，藉由使用O 2和SO 2的一電漿蝕刻操作來蝕刻可灰化硬遮罩層130A。在一些實施例中，抗反射塗層120A的一部分從可灰化硬遮罩層130曝露出來。在一些實施例中，抗反射層123A的一部分從可灰化硬遮罩層130中曝露出來。
參照圖5，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。抗反射塗層140被移除。
在一些實施例中，可以使用一蝕刻操作來去除抗反射塗層140。例如，使用稀釋HF的一濕式蝕刻操作可以用來去除抗反射塗層140。
參照圖6，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。具有圖案P2(也被稱為”一預定圖案")的犧牲層510A可設置在導電層30A上。
在一些實施例中，一犧牲層可以形成在可灰化硬遮罩層130的一頂面和一側壁上以及抗反射層123A的該曝露部分上。在一些實施例中，陣列區域R1上的可灰化硬遮罩層130的一部分可以被移除，並且可灰化硬遮罩層130的該頂面和抗反射層123A的該曝露部分上的犧牲層的部分可以隨著可灰化硬遮罩層130的移除而被移除。結果，可灰化硬遮罩層130的該側壁上的犧牲層的部分被留在陣列區域R1上的抗反射層123A上。
在一些實施例中，在可灰化硬遮罩層130被移除後，留在陣列區域R1上的抗反射層123A上的犧牲層的部分形成具有圖案P2的犧牲層510A。在一些實施例中，週邊區域R2上的可灰化硬遮罩層130的一部分仍然保留。犧牲層510A可以包括氧化矽。
在一些實施例中，圖案P1的一間距大於圖案P2的一間距。在一些實施例中，圖案P1的該間距約為圖案P2的該間距的兩倍。
參照圖7，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P2可以被轉移到抗反射塗層120A。
在一些實施例中，圖案P2被轉移到抗反射層121A和抗反射層123A。在一些實施例中，抗反射塗層120A經蝕刻以形成具有圖案P2的抗反射塗層120。在一些實施例中，犧牲層510A的圖案P2被轉移到抗反射塗層120。在一些實施例中，抗反射塗層120A是用犧牲層510A做為一遮罩進行蝕刻。在一些實施例中，抗反射塗層120A的該曝露部分是藉由將抗反射塗層120A曝露於一含鹵素的蝕刻劑，如Cl 2、BCl 3、CF 4、CHF 3、HBr，或其組合來蝕刻。在一些實施例中，抗反射塗層120A的該曝露部分是藉由將抗反射塗層120A曝露於包括CF 4和HBr的一含鹵素蝕刻劑中進行蝕刻。在一些實施例中，抗反射塗層120A是藉由使用CF 4和HBr的一電漿蝕刻操作來蝕刻。在一些實施例中，可灰化硬遮罩層110A的一部分從抗反射塗層120中曝露出來。
在一些實施例中，藉由將抗反射層123A曝露於包括CF 4和HBr的一含鹵素蝕刻劑中來蝕刻抗反射層123A的該曝露部分，然後從抗反射層123A曝露出抗反射層121A的一部分。在一些實施例中，然後藉由將抗反射層121A曝露於包括CF 4和HBr的該含鹵素蝕刻劑中，來蝕刻抗反射層121A的該曝露部分。抗反射層121A和123A可以藉由相同的蝕刻操作進行蝕刻。在一些實施例中，可灰化硬遮罩層110A的一部分從抗反射層121和123曝露出來。
在一些實施例中，在抗反射層121A和123A被蝕刻後，部分的犧牲層510A被移除以形成犧牲層510。在一些實施例中，部分的犧牲層510A被移除，以曝露可灰化硬遮罩層130的一剩餘部分。
參照圖8，例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P2可以被轉移到可灰化硬遮罩層110。
在一些實施例中，對可灰化硬遮罩層110A進行蝕刻以形成具有圖案P2的可灰化硬遮罩層110。在一些實施例中，抗反射塗層120的圖案P2被轉移到可灰化硬遮罩層110。在一些實施例中，使用抗反射塗層120做為一遮罩對可灰化硬遮罩層110A進行蝕刻。在一些實施例中，藉由將可灰化硬遮罩層110A曝露於O 2和SO 2中來蝕刻可灰化硬遮罩層110A的一曝露部分。在一些實施例中，藉由使用O 2和SO 2的一電漿蝕刻操作來蝕刻可灰化硬遮罩層110A。在一些實施例中，氮化物層410A的一部分從可灰化硬遮罩層110曝露出來。
在一些實施例中，可灰化硬遮罩層130的圖案P1的一間距大於可灰化硬遮罩層110的圖案P2的一間距。在一些實施例中，可灰化硬遮罩層130的圖案P1的該間距約為可灰化硬遮罩層110的圖案P2的該間距的兩倍。
在一些實施例中，週邊區域R2上的可灰化硬遮罩層130的該剩餘部分可以被移除。在一些實施例中，可灰化硬遮罩層130的該剩餘部分可以藉由一剝離來去除，例如，使用一O 2電漿。
圖9例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P2可以被轉移到氮化物層410A。
在一些實施例中，抗反射塗層120從可灰化硬遮罩層110中被移除。例如，可以使用稀釋的HF進行一濕式蝕刻操作來去除抗反射塗層120。
在一些實施例中，抗反射層121A包括一富氧氮氧化矽層，而抗反射層123A包括一富矽氮氧化矽層。在一些實施例中，具有相對較高硬度的該富矽氮氧化矽層(即抗反射層123A)還可提高蝕刻的選擇性並提供均勻的蝕刻效果。在一些實施例中，該富氧氮氧化矽層(即抗反射層121A)可以更容易地被去除，例如，透過HF或稀釋的HF，因此，該富矽氮氧化矽層可以很容易地隨著該富氧氮氧化矽層的去除而被去除，這可以簡化製造過程。
在一些實施例中，氮化物層410A被蝕刻以形成具有圖案P2的氮化物層410。在一些實施例中，可灰化硬遮罩層110的圖案P2被轉移到氮化物層410上。在一些實施例中，氮化物層410A是用可灰化硬遮罩層110做為一遮罩進行蝕刻。在一些實施例中，氮化物層410A的一曝露部分藉由將氮化物層410A曝露於一合適的蝕刻劑中進行蝕刻。在一些實施例中，氮化物層410A是藉由一電漿蝕刻操作來蝕刻。在一些實施例中，導電層30A的一部分從氮化物層410中曝露出來。
在一些實施例中，可灰化硬遮罩層110A具有相對大的厚度T1，因此可以實現所需的相對大的長寬比和所需的相對小的氮化物層410的線寬及線距，同時可以防止可灰化硬遮罩層110A在氮化物層410的蝕刻操作中被完全消耗。
圖10例示本揭露一些實施例之半導體結構1的製備方法的一個階段。圖案P2可以被轉移到圖案化的導電層30。
在一些實施例中，導電層30A的一部分根據一硬遮罩結構(例如，可灰化硬遮罩層110，其將圖案P2轉移到氮化物層410)被去除，以形成具有圖案P2的圖案化導電層30。在一些實施例中，導電層30A根據氮化物層410被蝕刻，以形成具有圖案P2的圖案化導電層30。
在一些實施例中，圖案P2被轉移到圖案化導電次層310和圖案化導電次層320。在一些實施例中，導電層30A被蝕刻以形成具有圖案P2(或該預定圖案)的圖案化導電層30。在一些實施例中，氮化物層410的圖案P2被轉移到圖案化導電層30。在一些實施例中，導電層30A是用氮化物層410做為一遮罩進行蝕刻。在一些實施例中，導電層30A的一曝露部分是藉由將導電層30A曝露於一含鹵素的蝕刻劑，例如Cl 2、BCl 3、CF 4、CHF 3或其組合來蝕刻。在一些實施例中，導電層30A是藉由一電漿蝕刻操作來蝕刻。在一些實施例中，緩衝層230的一部分從圖案化導電層30中曝露出來。在一些實施例中，陣列區域R1中的圖案化導電層30可以做為一位元線。
在一些實施例中，導電次層320A的一曝露部分藉由使用氮化物層410做為一遮罩並將導電次層320A曝露於一合適的蝕刻劑中進行蝕刻，然後導電次層310A的一部分從導電次層320A曝露出來。在一些實施例中，然後藉由將導電次層310A曝露於該合適的蝕刻劑中，對導電次層310A的該曝露部分進行蝕刻。導電次層310A和320A可以藉由相同的蝕刻操作進行蝕刻。在一些實施例中，緩衝層230的一部分從圖案化的導電次層310和320曝露出來。
在一些實施例中，導電部分240A根據可灰化硬遮罩層110進行蝕刻，以形成複數個導電觸點240。在一些實施例中，導電部分240A是藉由使用氮化物層410做為一遮罩並將導電部分240A曝露於一合適的蝕刻劑中進行蝕刻。導電部分240可以具有一錐形的形狀。在一些實施例中，陣列區域R1中的導電部分240可做為位元線接觸。如此，形成了半導體結構1。在一些實施例中，半導體結構1可以是用於形成一半導體元件(例如，一記憶體元件)的一中間結構。
根據本揭露的一些實施例，硬遮罩結構10的可灰化硬遮罩層110(或底部可灰化硬遮罩層)具有上述相對較高的模數，可以在氮化物層410和底下的導電層30A的蝕刻操作中提供良好的蝕刻選擇性，因此可以將圖案P2(或該預定圖案)更精確地轉移到圖案化導電層30上。此外，根據本揭露的一些實施例，具有上述相對較低的壓縮應力的可灰化硬遮罩層110A還可以減少圖案化導電層30的擺動問題。此外，根據本揭露的一些實施例，圖案化導電層30可以做為位元線。隨著位元線的彎曲和/或擺動問題得到緩解或防止，位元線的形狀和位置可以更加準確和精確，位元線和相鄰接觸結構之間的接觸面積可以增加，電阻可以減少，訊號傳輸率可以增加，並且包含半導體結構1的半導體元件的電氣性能可以得到改善。
本揭露的一個方面提供了一種硬遮罩結構。該硬遮罩結構包括第一可灰化硬遮罩層、第一抗反射塗層和第二可灰化硬遮罩層。第一抗反射塗層被放置在第一可灰化硬遮罩層上。第二可灰化硬遮罩層被放置在第一抗反射塗層上。第一可灰化硬遮罩層的模數大於第二可灰化硬遮罩層的模數。
本揭露的另一個方面提供了一種製備半導體結構的方法。該方法包括在基底上形成導電層，並在導電層上形成第一可灰化硬遮罩層。該方法還包括在第一可灰化硬遮罩層上形成第一抗反射塗層，並在第一抗反射塗層上形成第二可灰化硬遮罩層，其中第一可灰化硬遮罩層的模數大於第二可灰化硬遮罩層的模數。該方法還包括蝕刻第一可灰化硬遮罩層、第一抗反射塗層和第二可灰化硬遮罩層，以將第一圖案至少轉移到第一可灰化硬遮罩層。該方法還包括根據第一可灰化硬遮罩層蝕刻導電層，以形成有圖案的導電層。
本揭露的另一個方面提供了一種製備半導體結構的方法。該方法包括在基底上形成導電層和在導電層上形成硬遮罩結構。形成硬遮罩結構的操作包括在導電層上形成第一可灰化硬遮罩層，該第一可灰化硬遮罩層具有大於約130GPa的模數。形成硬遮罩結構的操作還包括在第一可灰化硬遮罩層上形成第一抗反射塗層。該方法還包括根據硬遮罩結構去除導電層的一部分，以形成圖案化的導電層。
該硬遮罩結構的底部可灰化硬遮罩層具有相對較高的模數，可以在蝕刻底下的導電層的操作中提供良好的蝕刻選擇性，因此使預定的圖案可以更準確地轉移到有圖案的導電層。此外，具有相對較低的壓縮應力的底部可灰化硬遮罩層還可以減少圖案化導電層的擺動問題。此外，圖案化的導電層可以做為位元線。隨著位元線的彎曲和/或擺動問題得到緩解或防止，位元線的形狀和位置可以更加準確和精確，位元線和相鄰接觸結構之間的接觸面積可以增加，電阻可以減少，訊號傳輸率可以增加，電氣性能可以改善。
雖然已詳述本揭露及其優點，然而應理解可以進行其他變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。
1:半導體結構 1A:製備方法 1B:製備方法 10:硬遮罩結構 20:基底 30:導電層 30A:導電層 80:介電質結構 110:可灰化硬遮罩層 110A:可灰化硬遮罩層 120:抗反射塗層 120A:抗反射塗層 121:抗反射層 121A:抗反射層 123:抗反射層 123A:抗反射層 130:可灰化硬遮罩層 130A:可灰化硬遮罩層 140:抗反射塗層 140A:抗反射塗層 150:圖案化光阻層 150A:光阻層 210:摻雜區 220:隔離層 230:緩衝層 240:導電觸點 240A:導電部分 310:導電次層 310A:導電次層 320:導電次層 320A:導電次層 410:氮化物層 410A:氮化物層 510:犧牲層 510A:犧牲層 P1:圖案 P2:圖案 R1:陣列區域 R2:週邊區域 S11:操作 S12:操作 S13:操作 S14:操作 S15:操作 S16:操作 S21:操作 S22:操作 S23:操作 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是示意圖，例示本揭露一些實施例之硬遮罩結構。 圖1A是流程圖，例示本揭露一些實施例之半導體結構的製備方法。 圖1B是流程圖，例示本揭露一些實施例之半導體結構的製備方法。 圖2A是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖2B是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖2C是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖2D是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖2E是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖2F是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖3是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖4是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖6是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖7是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖8是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖9是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖10是示意圖，例示本揭露一些實施例之半導體結構的製備方法的一個階段。
10:硬遮罩結構
110A:可灰化硬遮罩層
120A:抗反射塗層
121A:抗反射層
123A:抗反射層
130A:可灰化硬遮罩層
140A:抗反射塗層
150A:光阻層
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度

Claims (25)

  1. 一種硬遮罩結構，包括：一第一可灰化硬遮罩層；其中該第一可灰化硬遮罩層的一厚度大於60nm(奈米)；一第一抗反射塗層，設置在該第一可灰化硬遮罩層上；以及一第二可灰化硬遮罩層，設置在該第一抗反射塗層上，其中該第一可灰化硬遮罩層的一模數(modulus)大於該第二可灰化硬遮罩層的一模數；其中該第一抗反射塗層包括：一第一抗反射層，設置在該第一可灰化硬遮罩層上；以及一第二抗反射層，設置在該第一抗反射層上，其中該第一抗反射層和該第二抗反射層具有不同的矽氧(Si/O)比；其中該第一抗反射層的一厚度和該第二抗反射層的一厚度之和等於或小於約40nm(奈米)；其中該第一可灰化硬遮罩層的該厚度大於該第二可灰化硬遮罩層的一厚度。
  2. 如請求項1所述的硬遮罩結構，其中該第一可灰化硬遮罩層的該模數大於約130GPa(109帕)。
  3. 如請求項1所述的硬遮罩結構，其中該第一抗反射層是一富氧(oxygen-rich)氮氧化矽(silicon oxynitride)層，而該第二抗反射層是一富 矽(silicon-rich)氮氧化矽層。
  4. 如請求項3所述的硬遮罩結構，其中該第二抗反射層的一厚度小於該第一抗反射層的一厚度。
  5. 如請求項1所述的硬遮罩結構，還包括：一第二抗反射塗層，設置在該第二可灰化硬遮罩層上。
  6. 如請求項5所述的硬遮罩結構，其中該第二抗反射塗層是一富氧氮氧化矽層。
  7. 如請求項1所述的硬遮罩結構，還包括：一光阻層，設置在該第二可灰化硬遮罩層上。
  8. 如請求項1所述的硬遮罩結構，其中該硬遮罩結構不含一非晶(amorphous)矽層。
  9. 一種半導體結構的製備方法，包括：在一基底上形成一導電層；在該導電層上形成一第一層可灰化硬遮罩層，其中該第一可灰化硬遮罩層的一厚度大於60nm(奈米)；在該第一可灰化硬遮罩層上形成一第一抗反射塗層；其中形成該第一抗反射塗層包括： 在該第一可灰化硬遮罩層上形成一第一抗反射層；以及在該第一抗反射層上形成一第二抗反射層，其中該第一抗反射層和該第二抗反射層由一無機材料組成，具有不同的一矽氧(Si/O)比；其中該第一抗反射層的厚度和該第二抗反射層的一厚度之和等於或小於約40nm(奈米)；在該第一抗反射塗層上形成一第二可灰化硬遮罩層，其中該第一可灰化硬遮罩層的一模數(modulus)大於該第二可灰化硬遮罩層的一模數，且其中該第二可灰化硬遮罩層之一厚度小於該第一可灰化硬遮罩層之該厚度；蝕刻該第一可灰化硬遮罩層、該第一抗反射塗層和該第二可灰化硬遮罩層，以將一第一圖案至少轉移到該第一可灰化硬遮罩層上；以及根據該第一可灰化硬遮罩層蝕刻該導電層，以形成一圖案化導電層。
  10. 如請求項9所述的製備方法，其中蝕刻該第一抗反射塗層包括：使用一含鹵素的蝕刻劑蝕刻該第一抗反射層和該第二抗反射層。
  11. 如請求項9所述的製備方法，其中蝕刻該第二可灰化硬遮罩層包括：將一第二圖案轉移到該第二可灰化硬遮罩層，其中該第二可灰化硬遮罩層的該第二圖案的一間距大於該第一可灰化硬遮罩層的該第一圖案的一間距。
  12. 如請求項11所述的製備方法，還包括： 在該第二可灰化硬遮罩層上形成一第二抗反射塗層，該第二抗反射塗層具有該第二圖案；以及使用該第二抗反射塗層做為一遮罩，蝕刻該第二可灰化硬遮罩層。
  13. 如請求項11所述的製備方法，還包括：在該第二可灰化硬遮罩層上形成一圖案化光阻層，該圖案化光阻層具有該第二圖案；以及使用該圖案化光阻層做為一遮罩，蝕刻該第二抗反射塗層。
  14. 如請求項9所述的製備方法，還包括：在該導電層上形成一氮化物層；以及使用具有該第一圖案的該第一可灰化硬遮罩層做為一遮罩對該氮化物層進行蝕刻。
  15. 如請求項14所述的製備方法，還包括：根據該氮化物層對該導電層進行蝕刻，以形成該圖案化導電層。
  16. 如請求項9所述的製備方法，其中該基底包括該導電層下的複數個導電部分，該製備方法還包括：根據該第一可灰化硬遮罩層蝕刻該等導電部分，以形成複數個導電觸點。
  17. 一種半導體結構的製備方法，包括： 在一基底上形成一導電層；在該導電層上形成一硬遮罩結構，包括：在該導電層上形成一第一可灰化硬遮罩層，該第一可灰化硬遮罩層具有大於約130Gpa(109帕)的一模數(modulus)，且具有大於60nm(奈米)之一厚度；以及在該第一可灰化硬遮罩層上形成一第一抗反射塗層；其中形成該第一抗反射塗層包括：在該第一可灰化硬遮罩層上形成一富氧(oxygen-rich)氮氧化矽(silicon oxynitride)層；以及在該富氧氮氧化矽層上形成一富矽(silicon-rich)氮氧化矽層；其中該富氧氮氧化矽層之一厚度與該富矽氮氧化矽層之一厚度之和等於或小於約40nm(奈米)；以及根據該硬遮罩結構去除該導電層的一部分，以形成一圖案化導電層。
  18. 如請求項17所述的製備方法，其中形成該硬遮罩結構還包括：在該第一抗反射塗層上形成一第二可灰化硬遮罩層，其中該第一可灰化硬遮罩層的一模數大於第二可灰化硬遮罩層的一模數。
  19. 如請求項18所述的製備方法，其中用於形成該第一可灰化硬遮罩層的一製程溫度高於用於形成該第二可灰化硬遮罩層的一製程溫度。
  20. 如請求項18所述的製備方法，其中形成該硬遮罩結構還包括： 在該第二可灰化硬遮罩層上形成一第二抗反射塗層。
  21. 如請求項18所述的製備方法，其中形成該硬遮罩結構還包括：在該第二可灰化硬遮罩層上形成一圖案化光阻層。
  22. 如請求項18所述的製備方法，其中該第一可灰化硬遮罩層的該厚度大於該第二可灰化硬遮罩層的一厚度。
  23. 如請求項17所述的製備方法，其中該富矽氮氧化矽層的該厚度小於該富氧氮氧化矽層的該厚度。
  24. 如請求項17所述的製備方法，其中該硬遮罩結構不含一非晶(amorphous)矽層。
  25. 如請求項17所述的製備方法，其中該第一可灰化硬遮罩層具有從約140Gpa至約170GPa的一模數，並具有從約-80Mpa(106帕)至約50MPa的一壓縮應力。
TW111109649A 2021-12-10 2022-03-16 硬遮罩結構及其應用於半導體結構的製備方法 TWI840767B (zh)

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