TWI264015B - Flexible and area efficient column redundancy for non-volatile memories - Google Patents

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1264015 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於非揮發性記憶體及其操作，更明確地 說，其係與讀取及寫入資料時，用以避免此等記憶體之不 良部分的技術有關。 【先前技術】 本發明的原理可應用於各種類型的非揮發性記憶體，包 括現有的非揮發性記憶體以及預計使用正在開發的新技術 之非揮發性記憶體。然而，將關於一快閃電可抹除及可程 式化唯讀記憶體（electrically-erasable and pr〇grammable read-only mem0IT; EEPR〇M)來說明本發明之實施方案， 其中的儲存元件係浮動閘。 非揮發性記憶體使用若干架構。一種NOR陣列之設計使 其記憶單7L連接在相鄰位元（行）線之間，並使控制閘連接 至字凡（列）線。該等記憶單元包含一浮動閘電晶體（可能 有，也可能沒有一與其形成串聯的選擇電晶體）或藉由一 單一選擇電晶體分隔之二浮動閘電晶體。在下列Sanmsk 公司之美國專利與待審申請案中給出該等陣列及其在儲存 系統中之使用之範例，該等美國專利與待審申請案之全部 内合以引用方式併入本文：專利案號5,〇95,344、 5，172,338、5,602,987、5,663,901、5,430,859、 ' 5’712’180、5,89G，192、6，151，248、6,426,893 與 6,512,263。 種NAND陣列之設計具有若干記憶單元，例如8、16甚 98567.doc 1264015 至32個記憶單元，該等記憶單元以串聯串之形式經由任— 端之選擇電晶體連接在一位元線與一參考電位之間。字元 線以不同的串聯串與記憶單元中的控制閘連接。美國== 申請案第6,522,58G號t給出此料列及其操作的相關範 例，其亦以引用方式併入本文，連同包含於其中之參考文 獻。 ’ -記憶體通常具有缺陷部分’其係由製程引起或在裝置 作過红中產生。有若干技術可以管理此等缺陷，包括錯 誤校正編碼或重新映射記憶體部分，如美國專利第 Μ02，，號之所述，其在上文中以引用方式併、入本文或 如美國專利第5,315,541、5,2〇〇,959及5,428,621號之所 述，其係以引用方式併入本文。例如，在裝運前，通常對 裝置進仃全面測試。該測試可能發現需要消除的記憶體 缺1^刀。在裝運農置前，有關此等缺陷的資訊係儲存於 該裝置上，如儲存於記憶體陣列的一ROM區域或一單獨的 龐中，且在電源開啟時’該資訊可由—控制器讀取，隨 後被使用’以便控制器能夠用記憶體的良好部分替代不良 部分。在讀取或寫人時，控制器隨後需要參考控制器姉 體中的-指示器結構，以便進行重新映射。使用控制器對 此矛王序進订官理的缺點係，控制器與記憶體部分之間需要 交換大量資訊，而且’即使在控制器自身内部，只要在傳 輸資料時，都需要碎嵌扣-_ 1寻 δΛ取心w。此外，對於沒有控制器的 此寺非揮嫩憶體，已有嵌入式之具體實施 。 【發明内容】 98567.doc 1264015 本發明揭示一種非揮發性記 口口 陣列中的不良行。依據本發明:：，：…記憶單元 行來取代已移除的行。此用替代冗餘 該記憶體上執行，因 ：係以外部透通之方式在 制器從外部來f理。，、，、附加該記憶體的主機或控

本毛明長：供—種存取A δϋ . 、擇電路的技術，該等電路係被分 配至一非揮發性儲存 存讀入或欲寫入9望 彳之仃區塊，該技術係用以保 扩例中‘”、4§己憶單元的資料。在-項特定具體實 施例中，該等記情、罩 ^ 〜 係八有一移位暫存器的多狀態記憶 體’其可供應一行選擇作铗 " 並為該陣列的每一行區塊提 供一級。一選通脈衝係 H ^ 心此移位暫存器偏移，使每一時 脈具有一不同的行區塊。隨 — 思後，猎由該選通致動的特定選 擇電路會執行確定的操作。在 社"貝取权式中，被選定的選 擇笔路會經由一輸出線將儲存 仔白勺貝訊轉移至輸出緩衝器， 用以從記憶體電路中輸出。並 卫且，當處於程式化前的資料 載入模式時，被選定的選擇電 _ 兔路θ攸一輸入緩衝器中接收 負料’並將資料放入每一行 勺貝枓鎖存器内。此資料將被 寫入一記憶單元。移位暫存器的每-級會具有-電路，藉 此可溶斷該級，使其離開移位暫存器模式，在此情況下， 該級將不能判定行選擇信號，並會將選通傳遞至後續位元 組之上’而不會等待下一時脈信號。 該等不良行的詳細目錄可保留於該記憶體上。在一項範 例性具體實施例中’當對記憶體進行㈣時m編輯不 良行位址的此詳細目錄，並將其儲存於該記憶體上一指定 98567.doc 1264015 的ROM區塊中。電源開啟時，首先會讀取該r⑽區塊， 並將δ亥列不良打位址載入—位址暫存器内。隨後使用選通 脈衝來掃描移位暫存器。當到達不良行位址時，該移位暫 存器内的行隔離鎖存器將被設定至-「跳躍」狀態。 該記憶體也可包含若干冗餘行，可將其用以取代該等不 ^行。並未將此等行定址為來自記憶體外部的取代行，而 是將該等冗餘行的移位暫存器級連接至正常行的移位暫存 器級’且選通脈衝繼續開啟，用以致動適#數量的替代 行。 在一項範例性具體實施例中，該主陣列係被分成左、右 子陣列’使其尺寸能容納一小頁面尺寸（512個使用者位元 組加少量額外負擔位元組），該等冗餘行係配置於該等二 子陣列中間。即，該等二子陣列將共用該等冗餘行。為對 Μ不良行的取代進行有效管理，實施_雙向移位暫存 器’其中，該選通將從左子陣列中之左侧移動至右側，且 该選通將從右子陣列中之右側移動至左側。 本务明之其他方面、特徵盘傷愛上合 — 竹诫，、彳炎點包括於以下對範例性具 體實施例之說明中，且應結合附圖進行說明。 /、 【實施方式】 為提供特定範例’參考圖⑴，其說明—特定非揮發性 記憶體系統’其中會實施本發明之各方面。圖"系諸如美 國專利第6,522,580號所述的-快閃記憶體系統的方塊圖，、 以亡：引用方式併入本文。包括配置於—矩陣内之複數個 圯fe早兀]V[的記憶單元陣列i係藉由一行控制電路2、一列 98567.doc 1264015 控制電路3、一c源極控制電路4及一 c_p井控制電路5控 制。行控制電路2係連接至記憶單元陣歹"的位元線(bl)， 用於讀取儲存於記憶單元（M)中的資料，以便在一程式操 作過程中決定該等記憶單_)的狀態，ϋ用於控制該等 位兀線㈣的電位位準，以引起程式化或抑制程式化。列 控制電路3係連接至字开飧η ^ ^ _ 子7^.(WL)，以選擇該等字元線（WL) 勺子7L線’進而施加讀取電壓、施加與位元線電位位

^由行控制電路2控制）組合之程式電麼、及施加與一 P形 區域（在圖2b中標示為「井R _，其中該等二：匕 」)之電㈣合之抹 己係在該p形區域上形成。c 源極控制電路4可控制連接 共用源極線（在圖㈣標示為ϋ早疋（Μ)的一或更多 知不馮C源極L」及「C源極R」）。 電物綠。在某些具體實施例 一單;1一車早一？井（並非圖2b中顯示的二井），且可能有 早源極連接（並非隔開的c源極L和c源極R)。 術記憶單元(M)中的資料係藉 並經由—1/0線及—資料輸入 ^路2"貝出 綠 M W 士 询毅衝裔6輸出至外部"〇 線輸憶單Μ的程式資料係經由外部卯 2 ρ貝’輸入’輸出緩衝器6’並被轉移至行控制電路 2。外部1/〇線連接至一控制器2〇。 丁4工制電路 將用:控制快閃記憶體裝置的命令資料輸

2〇連接。命令資料會 L 輪入命令轉移至„ . Jt 知作通知快閃記憶體。將 移至—狀祕，該狀態機可控制行控制電路 98567.doc 1264015 :^出緩衝器6。狀態機8可輸出快閃記 況：料：如：已準備」/「繁忙」或「通過」/「未通過」。 個工制=2G係與或可與主機系統連接，該主機系統可以係 ^腦、數位相機或個人數位助理等。該主機系統係分 ^出^ ^ (例如儲存資料至記憶體陣列1或從記憶體陣列 ^貝取貝料）並提供或接收此資料之主機。控制器會將此等 命令轉換成命令信號，該等命令信號可由命令電路7解釋 並實施。控制器通常也包含緩衝記憶體，用於將使用者資 料寫入記憶體陣列或從記憶體陣列中讀取使用者資料。典 里h己L體系統包括一積體電路晶片21(其包括控制器如） 與-或多個積體電路晶片22,每一晶片22包含一記憶體陣 列〃相關之控制、輸入/輸出及狀態機電路。當然，目前 之趨勢係將系統的記憶體陣列與控制器電路一起整合在一 或多個積體電路晶片上。可能將記憶體系統嵌入主機系 、、先作為主機系統的一部分，或可能在記憶卡中包括記憶 體系統，該記憶卡可以可拆卸方式插入主機系統之配合插 座。此卡可能包括整個記憶體系統，或僅包括控制器與記 fe體陣列，而可能在單獨的卡中提供相關的周邊電路。 麥考圖2a與2b，顯示記憶單元陣列i的一範例結構，美 國專利申請案10/086,495「減少非揮發性記憶體之程式及 讀取干擾的操作技術」（Yan Ll、Jian chenARaul-Adrian Cernea，申請於2002年2/27/〇2,出版於8/28/03,出版編號 為2003016182)中進一步說明此範例結構，其係以引用方 98567.doc -10- 1264015 式併入本文。將一 NAND型快閃EEPROM作為範例說明。 在—特定範例中，將記憶單元（M)分割為1024個區塊。同 時抹除儲存於每一區塊中的資料，區塊係可同時抹除若干 5己憶單元的最小單位。在美國專利申請案「減少非揮發性 忒憶體之程式及讀取干擾的操作技術」的範例性具體實施 例中，更詳細說明將主陣列分成左、右陣列（使其尺寸能 容納一小頁面尺寸（5 12位元組））之劃分及其他方面。該等 位元線也分成左位元線（BLL)及右位元線（BLR)。如下述將 若干冗餘行配置於二子陣列中間。串聯連接十六個記憶單 元（其每一閘電極連接至字元線（WL0至WL15))，以形成一 NAND單元單位。經由一第一選擇電晶體連接該 凡單位的一端至對應的位元線，該第一選擇電晶體的 閘私極係耦合至一第一選擇閘極線（8(51)1^或SGDR)，並經 由一第二選擇電晶體連接該N A N D單元單位之另一端至c源 極，該第二選擇電晶體的閘電極係耦合至一第二選擇問極 線（SGSL或SGSR)。雖然為簡化起見在每一單元單位中包 括十/、個所顯示的浮動閘電晶體’然而可以使用其他數目 之電晶體”例如4、8甚至32個。 如「先前技術」部分所述，在先前技術中，一般藉由控 制器來管理不良行之移除並進行其他缺陷管理。有關記= 體缺陷部分的資訊係通常保存於記憶體22上，如美國專利 第5,602,987號所述一 ROM記憶體中、或陣列】之區段的標 頭或備用部分中，該專利已於上文中以引用方式併入I 文。例如，記憶體22的一ROM部分可保存陣列}之不良行 98567.doc 1264015 的詳細目錄，兮θ々立/么丄 ^目錄係在測試記憶體時被決定並儲存於該 ^中。電源開啟時，控制器20會將該列不良行讀取至一 結構内。在一讀取或寫入程序中，控制器會查閱此 2不為結構，並在來自主機的—邏輯位址對應於—不良行 時替^一取代行的位址，隨後沿該等位址線將取代行的位 址發送至行控制電路2。 先前技術系統可管理位於記憶體晶片自身上的缺陷 订’其使用一二進制解碼方案對不良行之取代進行管理。 f先將來自主機的位址鎖存於一暫存器中，並藉由一 1〇位 疋加法器來增加行位址，用以管理位於〇至54〇位元組的該 寺行:隨後將行位址⑽位元）預先解碼成15至2()線，該等 線會牙過行解碼器區域。從此等15至2〇線中選擇三信號， 用以形成-行選擇。藉由比較一引入的行位址與一列不良 订位址來官理此二進制解碼系統中的不良行。若找到一匹 配位址’則該引入的行位址會被重新分配至另一良好行位 址。若引入的位址與該等不良行位址並不匹配，則引入的 行位址不會改變。該二進制行選擇方案在定位隨意的行位 址時具有高度的彈性。然而，其具有一缺點，即由於需要 多邏輯級來取代缺陷行’故該方案係相對緩慢，且此導致 二進制解碼方案難以比20趾資料輸入或輸出速度更快運 行。 圖3至6顯示其中可應用本發明的一電路架構之範例，且 其係根據美國專利第6,56(),146號改編，該專利係以引用之 式併入本文。圖3a至3c顯不用於向一積體電路之記憶單 98567.doc 1264015 兀301讀取並寫入資料的一電路之範例。該積體電路可為 -記憶體’如-「快閃」晶片，或可為具有一嵌入記憶體 部分的一積體電路，如具有記憶體的一專用積體電路 (application specific integrated 士⑽；asic)或微處理 器。 將讀取-寫入（SA)電路303與記憶單元之一或多個位元線 的行耦合。該等讀取-寫入電路係用以讀取該等記憶單元 之狀態。讀取-寫入電路也可用於將資料寫入或儲存至該 等記憶單元内。該讀取·寫人電路可包括感測放大器電 路，以下將針對圖8之具體實施例對其進一步論述。 該等鎖存器及行選擇電路可㈣若干配置。圖以至^之 具體實施例揭示用於該等記憶單元行之讀取-寫入電路的 不同配置。一配置係一「总丞 从 置货、扁千」結構，每一位元線具有可 直接存取其自身的鎖存ϋ組，用以載人或輸出㈣，以便 將資料轉移至-輸入/輪出線，以回應來自一行選擇電路 的-致動㈣。在其他具體實施例中，—讀取寫入電路 可由二或更多記憶單元之行共用，以下將針對圖8進一步 論述該等具體實施例。 在該等範例性具體實施例中，該㈣存單位具有多種狀 態，每m夠儲存多個f料位元。為將其作為一範例 性具體實關來說明本發明之原理 3〇1係雙位元快閃EEPR0M$产罝_ c之》己匕' 早几 U早凡，以使一字元線所選 擇的大量記憶單元可儲存-使用者及負擔資料之頁面或二 此類資料之頁面中，將其稱為上部及下部頁面。更一般而 98567.doc 1264015 言，容易將該等概念延伸至二進制記憶單元 單元中，該等記憶單元可儲存兩個以上的 狀恕記憶 類似，若按本發明之原理方面將所論述的概^ :。與此 其他形式儲存單元的非揮發性記憶體 ％、至具有 存取並配置該等儲存單元， 將關係到怎樣 -單…資料、在其_::::;=等 在圖3a之範例中’具有二暫時的儲存 鎖 r 306及3°9一個用於「上部」位元，而-個二下 心位元，與每—讀取-寫入電路SA 303關聯並連接。卞 寺暫時的儲存電料“來保存 = 路。在一項特定膏妳古安士 平凡之貝科的任何電 哭· 、★你 μ ’该等暫時的儲存電路係鎖存 也可制其他邏輯_。將每—鎖存ϋ連接至 =入/輸出_)線333與336之—線，用以將資料輸入及 二出至：等鎖存器。並未顯示連接細節。在此項 例中，儘管也可使用單獨的線，但該等鎖存器及線兼且輸 入及輸出功能。 u 2資料輪入程序中，按位元順序、或更通常係按位元組 項/將貢料載入該等資料鎖存器。該等Υ選擇電路，如 346係用以對在一特定WE(寫入致動)時脈處選擇哪—位元 —:行g理。基於每—鎖存器(未在圖3中顯示)的一 信號輸入’ W資料載人―特定的鎖存器。當判特定鎖 存ii’WE信號（活動低或活動高的信號）時，隨即可載入該 鎖存器。例如，闰^ a 圖3c中’ γ選擇電路346會選擇設定於1/〇 匯流排（線333、336、说、340)上的一特定資料，該資料 98567.doc 1264015 隨後被連接5 %、跋n _ 所&擇的貧料鎖存器（306、309、314及 )’ /、係與圖4中類似。 二::輸出程序中，可在-時間内依序從-行暫存器中 二出貝枓。γ選擇電路會選擇位於一特定RE時脈(讀取致 =)處的—位元組。資料將從資料鎖存器轉移至ι/〇匯流 a ，且在该處，資料將被轉移至輸出緩衝器。 二 每輸入/輸出電路303具有四個關聯的資料鎖 子益306、309、314及322，頭兩個分別對應於該等下部及 上部位元’用於程式化’且另兩個分別對應於該等下部及 上部位元，用於讀取。 在:折疊結構’如圖3c(或以下圖8)中，其於相互之頂部 上隹宜夕個輸入/輸出電路，如3〇3&及3_。在此範例 中’該等輸入/輪出電路之一電路屬於一奇數位元線，而 另-電路屬於—偶數位元線。在一每單元二位元的配置 中，每-輪入/輸出電路具有一對應的上部位元及下部位 兀育料鎖存器。如圖3a中，儘管在一變化中，可將單獨的 貪料鎖存器用於程式及讀取，但同一鎖存器可兼用於該讀 取，程式資料。如針對圖7a及7b的更多說明，由於此係— 折豐的結構’故該移位暫存器的選通脈衝會首先沿一方向 行進(如從右向左)’以存取該等位元線之_位元線，且當 其遇到（由反方向定義的）邊界時’該選通會轉向為從左向 右行進，以存取該等位元線之另一位元線。 ^等〗…連接可具有數個選項。在一種情況下，儲存於 見體單TL中的該等二位元在邏輯上屬於同一頁面，並被 98567.doc 1264015 對 k ’使用二1/0線333及336來同時載入該等 φ Γ鎖存器306及_(圖叫可能較方便。在如圖3b ，早獨的資料鎖存器用於程式及讀取的情況下，可將用 於程式的該等資料鎖存器3〇6及309連接至DIN線（來自輸入 緩衝器線中的_ 貝枓），並可將用於讀取的該等資料鎖存器 Μ4及Μ2穿過1/()線連接至輸出緩衝器。 專先NAND木構中常常採用的另—種情況下（如美國專 利申請案㈣編，495號之所述，以上已藉由引用方式併 本文）儲存於每一實體單元中的下部位元資料及上部 4元為料在邏輯上屬於不同的頁面’並會在不同時間寫入 及讀取。因此’可將下部位元資料鎖存器及上部頁面資料 鎖存器連接至同一 I/O線。 圖4顯示一鎖存器之一特定電路實施方案的範例。一輸 入I/O係輪入至鎖存器，如3〇6的資料，且其將被連接至一 輸入線’如333。將行選擇信號（c〇iumn seiect ; CSL)連接至一傳遞電晶體或通閘4〇2，該傳遞電晶體或通 閘可使資料連接至該輸入或與該輸入斷開。信號c s L係由 Y或行選擇電路YSEL供應，Y或行選擇電路YSEL對應於圖 3a至3c之移位暫存器346的一級。此鎖存器電路範例包括 交叉耦合的反相器，用以保存資料，且其亦連接至讀取_ 寫入電路’以便在電路間傳遞資料。也可採用一鎖存器的 其他電路實施方案，如NAND、NOR、XOR、AND與OR閘 極，及其組合。 在此範例中，一讀取致動信號RE及寫入致動信號WE將 98567.doc 16 1264015 係用以控制YSEL的時脈。一選通將沿移位暫存器的該等 YSEL級傳播。在一折疊結構的情況下，當脈衝到達最後 之級時，其會在另一方向傳播回來。當CSL係較高時，資 料鎖存器將被選定。I/O線隨後會從該資料鎖存器中獲得 資料，或將資料放入資料鎖存器。除針對圖3b所述一單一 輸入/輸出（input/output ; I/O)線外，也具有其他可能的實 施方案。 圖4之範例性具體實施例顯示一 NM0S4 ^通道傳遞電晶 體。有許多方法可形成一通閘，並可使用任一此等技術。 例如，可採用一 CMOS通閘，其包括並聯連接的NM〇s& PM0S電晶體。而且，也可採用一高電壓通閘。例如，藉 由在一高電壓NM0S通閘的閘極或控制電極處置放高於 vcc的一高電壓，可致動或開啟該NM〇s通閘（或使其處於 一開啟狀態）。藉由將一 NM〇S通閘的控制電極置放於vss 或接地，可關閉該NM0S通閘或使其處於關閉狀態。 美國專利第6,560,146號更詳細地說明該等資料1/〇線與 資料鎖存器之關係的數種配置，其在上文中以引用方式併 入本文。若該資料鎖存器係「扁平」的（如圖化及扑所 示）’則連接至306、309、314、322的該等線屬於不同的 I/O線。在圖3a之具體實施例中，每一讀取_寫入電路具有 二與其關聯的鎖存器並與其連接，該等鎖存器係用作輸入 及輸出鎖存器。或者，如圖3b ’此等鎖存器之二鎖存器可 用以保存欲寫入記憶單元的資料 _ 干凡日7貝行且一鎖存态係用以保存 伙δ亥δ己憶早元Ί買出的資料。 98567.doc 1264015 經由適當的輸人線將寫人f料輸人該等鎖存器，且隨後 利用適當的讀取'寫入電路將寫入資料寫入該等記情單 元。利用感測放大器讀出來自記憶單元的資料，並將㈣ 存至該等鎖存器内。利用適當的輸出線從鎖存器中輸出續 取育料。未顯示鎖存器與讀取·寫人電路之間的通信線。 “利用輸入線，一次一個從該等鎖存器中輸入資料。此係 藉由使用上述行選擇信號t 儿（olumn select signal ; CSL)來完 成，以便_次-個將與讀取_寫入電路或陣列中的行關聯 的該等鎖存器連接至該篝於λ # m

^ 哀寺輸入線。用於該等鎖存器的CSL "ί吕號係來自該等移位暫存哭脸 于秒]曰存為。將一模式載入該等移位暫存 器（用於主動高邏輯），該模式中除—船外，其餘均為〇(如 〇〇〇1__)。此位元可稱為—選通位元。例如，盘第一 行關聯的移位暫存器具有一個1，且剩餘的移位暫存器位 疋包含〇。此！係連接至用於第一行的該等鎖存器之「致 動」輸入°亥致動」輪入會將-或多個此等鎖存哭連接 至該等I/O 線 333、336、-r 时- ^ 36 338及340。可將資料讀入或寫入 此行。將該移位暫存器之輸入連接至〇,並將移位暫存器 %脈化„亥1會傳播至下一移位暫存器級。將連接至用 於第二：的該等鎖存器之「致動」輸入，該「致動」輸入 會將此等鎖存器連接至該等1/〇線。繼續此操作，直至從 該等鎖存器中讀出或寫的資料。 圖5及6更清楚地顯示鎖存器及移位暫存器之操作。圖$ 中第牙多位暫存盗具有一個i *與此移位暫存哭及行 關聯的資料鎖存器連接至Ι/α線。圖6中，已將該移㈣存 98567.doc -18- 1264015 日守脈化，且下一移位暫存器具有1 ;將與此移位暫存器 及订關聯的資料鎖存器連接至1/〇線。也可為一主動低 載入」4唬设計該電路。隨後，該移位暫存 =致動的料鎖存器的所有G(如⑴則U1)。3用 前述内容已說明所涉及的一般原理，並假定每一感測放 大态具有一（或二）位元線，且每一或二感測放大器具有— 移位暫存益級。然而’可將該概念有效地推廣，使得每一 感測放大$群組具有—移位暫存器級，該位元線群組形成 -行區塊。例如，可能有一或一些與一行區塊關聯的資料 的位7G組布要（例如）8至32輸人線，以代替圖3&至3。所顯示 的—至四輸入線。在遵循圖3a之結構的一特定範例中，每 單BL線將由8位元線組成。感測放大器3〇3將從該等8 位元線之每一線中讀取資料，並向其寫入資料，每一資料 鎖存器306及309會保存8位元之資料，且每一該等上部位 兀及下部位元線333及336將具有8位元寬度。此使得一位 ^組之資料能夠同時進入每一行時脈或從每一行時脈中讀 取。 在一订區塊内的一或更多位元線係不良的情況下，需要 一方法來跳過不良的行區塊。例如，在圖3至6的方案中， 若該行區塊内與移位暫存器9〇〇_2及資料鎖存器綱_2關聯 的-行係不良’則該記憶體需要跳過整個行區塊。在先前 技術中’此通常藉由未定址該不良行並重新分配位址的控 制器來完成，由於未在記憶體22上單獨執行（圖υ，故其係 不容易在不具有控制器的-嵌入環境中完成。相反，依據 98567.doc -19- 1264015 本發明之一方面，圖5之脈衝會穿過移位暫存器900-2，而 無需等待第二時脈脈衝，並且無需選擇鎖存器800-2向I/O 線供應資料。在本發明另一方面中，此程序係完全在記憶 體22上操作。實際上，如從控制器20或主機處看，移位暫 存器900-2、資料鎖存器800-2及與其關聯的行區塊會變得 透通。 圖7 A以更一般之内文揭示本發明的此等及其他方面。在 此圖中，該等移位暫存器係由Y選擇區塊YSEL 900-i及資 料輸入/輸出電路YBLOCK 800-i所取代，YSEL 900-i對應 於圖1之行控制電路，且YBLOCK 800-i組成圖1之資料輸 入/輸出電路6之一部分。圖7A顯示此等元件與其操作中使 用的各種控制信號的關係。 圖7A中，串聯的M+1個Y選擇區塊YSEL0 900-0至 YSELM 900-M會接收一共用時脈信號CLK。穿過一右輸入 RIN及一左輸入LIN將每一 Y選擇區塊900-i的輸出OUT連接 至YSEL區塊的每一側。該等二輸入RIN與LIN之哪一個為 主動係由左至右信號LTR決定：當LTR較高時，LIN係主 動，且每一 Y選擇區塊9004會將脈衝偏移至其右側的相鄰 區塊；當LTR較低時，RIN係主動，且脈衝會行進至左 側。當一 Y選擇區塊從其相鄰區塊接收脈衝時，其會判定 信號CSL，.並在下一時脈週期中將該信號傳遞至其另一相 鄰區塊上。 每一 Y選擇區塊900-i具有一不同的輸入FUSE，其會指 示該行是否係不良並需要跳過。當為一既定Y選擇電路設 98567.doc -20- 1264015 定fuse時，不能判定CSL，且該移位暫存器作為一緩衝器 用以將脈衝傳遞至下一級，以使該脈衝傳遞至下一γ選擇 區塊，而無需等待下一時脈週期。FUSE-U々數值可儲存於 記憶體22的一 ROM部分中，並在電源開啟時讀出，用以將 该等FUSE信號設定至該等γ選擇區塊。在測試記憶體並將 其寫入ROM時，可建立該列不良行。 圖7B顯示一範例，其係怎樣關於記憶體陣列配置ysel 900及YBLOCK 800電路。在圖7B中，再次將記憶體陣列i 分成如圖2B之一左及右部分。由於可獨立讀取並程式化該 左及右部分，故母一側具有獨立一組γ選擇電路9〇〇及輸入 /輸出電路YBLOCK 800,其會使自身的輸入脈衝爪進入4 YSEL區塊（本文中）鏈的第一移位暫存器中。為改善電路的 佈局，可將每一側中的一半YSEL/YBl〇Ck電路置放於陣 列1之上，而另一半置放於其下，如圖7B所示。以下針對 圖1 3a及1 3b說明用以取代缺陷行的冗餘行之陣列中的配 置。在特定情況下，其中轉移至或轉移出記憶體22的資料 的基本單位係位元組，此時將有至少4資料1/〇線（或可能係 4「貧料輸入」線及4「資料輸出」線）與該記憶體頂部上 的YBLOCK電路關聯，並有另一組4資料1/〇線與該記憶體 底部上的YBLOCK電路關聯。在任何既定時間，哪一 YBLOCK會與該等資料I/O線交流係由該等YSEL電路（特別 係CSL)的狀態控制。 將來自每一 Y選擇電路的CSL信號連接至對應一組程式 化、感測、資料儲存、輸入及/或輸出電路，本文中顯示 98567.doc 21 1264015 為 YBLOCK 80(M。在圖 3 至6的具體實施例中，將各 必 位暫存器連接至僅一 έθ ^ w J T將母一移 m重組；取/寫入電路，但 以有很多組讀取/ _ 又σ ，可 皿咖編Γ 特定言之，圖7Α顯示二 LOCK 80〇-城 8〇(Mb 圖8孫同7Λ ^ ，、係與母一YSEL 9004關聯。 圑8係圖7A之貧料齡入/认， 、 輸出電路YBLOCK： 800-i之某歧 凡件的方塊圖，並說明本 ^ ^月的一額外具體實施例，其中 Μη 丁 £塊°其可用於直接在記愔 體日日片上執行確定的功能，+ " 一 並而要€ k體晶片與控制器之 曰1取父的資料轉移，從而可盖 乂 σ f生月b。例如，在連續 式化操作中，使用多個資料 ^ 丁貝什的接收下一頁面資料會很 有用。當-組鎖存器包含被料化的當前資料時，可 二組鎖存器中載入新資料，用於下一程式化操作以重疊程 式化及貧料轉移。當記憶體22内需要從-頁面向另一頁面 拷貝資料時’或當每一記憶單元包含來自二不同邏輯頁面 的資料（如美國專利第6,522,58〇號所述）時，額外的資料鎖 存器具有第二用途。 美國專利申請案10/254,483「高度緊密的非揮發性記憶 體及其方法」（Raul-Adriari Cernea申請於9/24/〇2)中說明一 共用Y區塊内多個感測放大器及資料鎖存器的概念，其係 以引用方式併入本文。此專利申請案亦說明一堆疊匯流排 (與匯流排803類似），利用此匯流排可互連各種元件，並使 資料進入元件與外部I/O線之間進行交換。美國專利申請 案10/254,919(申請於9/24/02)及美國專利申請案 10/665,828(申請於9/17/03)中進一步說明此等及其他元件 98567.doc -22- 1264015 的另外方面，=專利申請案也以引用方式併入本文。 Y區塊800係由多個資料鎖存器8〇2a、8〇几至8〇2〇組成， 亥等貝料鎖存杰可儲存欲藉由感測放大器8〇3a至8〇3n所使 用的貝料，用於1買取或寫入。當輸入信號CSL從關聯YSEL 包路中込出私示為「輸入/輸出及控制」的一中央控制單 兀801日守，，亥中央控制單元係用於控制全域"〇資料線肋5 之存取感測放大器803a至803η中每一感測放大器係與一 或多個位το線（BL)關聯。在某些NAND架構中，通常使二 位元線（奇與偶）與每一感測放大器關聯，並在不同聘刻將 其讀出。在其他NAND架構中，需要同時讀取所有位元 線▲，每一位元線需要一感測放A器。每-感測放大器内也 可旎包含-或多個專用資料鎖存器。事實上，&區塊中會 顯示多個感測放大H，此係指示料至少有—或多個資料 位元組會被此區塊所存取，儘管不要求如此。每一資料鎖 存器的資料寬度通常係與1/〇資料線的數量一樣寬。例 如，右有8條I/O線（或8條輸入線及8條輸出線）橫貫該中央 控制單元，則每一資料鎖存器通常會保存8位元。 在:項具體實施射，《測放大器及中央控制單元謝 可任意且以任何需要的順序存取資料鎖存器。在此情況 下，匯流排804可承載資料及控制資訊。在另一受更多限 制的具體實施例甲，可連續地存取該等資料鎖存器，以使 2料從中央控制單元801偏移至資料鎖存器8〇2a，然後從 貝料鎖存器802a偏移至資料鎖存器8〇2b，如此，直至到達 資料鎖存器8心。在此情況下，控制信號daclk _(以 98567.doc -23- 1264015 下將結合圖12說明）會被發送至每一 施此轉移。 資料鎖存器 ，用以實 在寫入私序中’在C S L控制下，资粗在 刺卜貝枓係接收自I/O資料 線8〇4,資料會從該處供應給該等資料鎖存器之一。若兮 等資料鎖存器係串聯連接，資料將被施加至資料鎖存器: 8隨後被偏移至穿過所有資料鎖存器，到達感測放大 器’並被寫入記憶體。-讀取程序實質上係相反，盆中資 料係從感測放大器中讀取，並被置放人資料鎖存器8〇2η， 並偏移至穿過其他資料暫存器，到達I/〇f料線祕。在一 項替代具體實施例（未顯示）中’該等⑻資料線係由兩組線 組成：輸入線載入資料鎖存器8〇2a，且輸出=身料線受資料 鎖存器802η驅動。 圖9係Υ遥擇區塊9〇〇之一項範例性具體實施例的示意 圖。此特定具體實施例係由一主鎖存器mstr 1〇⑼及一從 屬鎖存器11〇〇形成。將二鎖存器連接至時脈CLK，其會接 收一輸入信號INP及其補數爪乂，並供應一輸出〇υτ及補 數BAR。主鎖存器1000的信號〇ut&bar係分別連接至從 屬鎖存器1100的INP及INV。從屬鎖存器的輸出係圖7A中 區塊900的OUT信號，在圖7A中，該等相反的信號會受到 抑制。 主鎖存器1000的輸入INP係經由開關931連接至左側輸入 LIN及右側輸入rin，該開關亦將主鎖存器的相反輸入INV 分別連接至LIN及RIN、LIB及RIB的反向。當該左至右信 號LTR被判定時，可將LIN連接至INP，並將LIB連接至 98567.doc -24- 1264015 INV ;當該右至左信號RTL(LTR之反向）被判定時，可將 RIN與RIB分別連接至INp及INV。按此方式，當一輸入脈 衝從Y選擇區塊到達緊鄰左側（對於LTR已判定）或緊鄰右側 (對於RTL已判定）時，其會被時脈化穿過主鎖存器及從屬 鎖存器，並被傳遞至下一選擇區塊。 從屬暫存器SLVEllOO的輸出0uτ亦被供應至NAND閘 極910。從而，當輸出〇υτ係較高（且FSB(以下將解釋）亦 較高）’並且在時脈脈衝到達時，NAND輸出會變低，並被 911反轉，用以判定γ選擇區塊的行選擇信號CSl。在此項 特疋具體貫施例中，NAND閘極910亦接收一標示為sr〇的 輸入，用以指示連續讀出模式已致動。在其他具體實施例 中，SRO信號可空缺或由其他控制信號所取代，以致動/停 用CSL信號。雖然並未藉由將clk施加為910的一輸入來直 接時脈化CSL，但由於0UT係一已時脈化的信號，故可藉 由此輸入來間接時脈化CSL。 NAND閘極910的另一輸入係熔斷致動信號FSB，其係用 以關閉一不良行區塊。除非FSE= ^設定為較低，否則將 不能判定行選擇信號。FSE的數值係保存於由反相器923及 924組成的鎖存器中。亦將fse供應至主鎖存器丨000，並將 其相反FSB供應至從屬鎖存器11 〇〇。藉由實質上重疊該時 脈#號並將Y選擇區塊的輸入直接傳遞至輸出，此等信號 可將該等鎖存器轉換成一對未被時脈化的緩衝器。主暫存 器1〇〇〇及從屬暫存器11〇〇可採用許多可能的具體實施例， 圖10及11給出一特定範例。 98567.doc -25- 1264015 FSE的數值係經由信號puRB、SET、I12及I34設定，圖 7A中將此等信號共同指示為fuse。信號II2及134被分別 連接至電晶體929及927，並指示該行區塊是否係不良。在 一行具有四位元線的範例性具體實施例中，112對應於該 行的第一及第二位元線，且134對應於第三及第四位元 線。數值112=134=0指示該行係良好，而若112=：[、或 134-1，則指不其係一不良行。在其他配置中，例如，每 位元線可具有其自身的並聯指示電晶體，或所有四位元 線共用一單一電晶體。電源開啟時，從記憶體ROM中讀取 不良行的數值，並設定112及134的數值。隨後開啟電晶體 921，用以藉由PURB為節點χ充電，此後，將電荷捕獲， 將節點X較為高纟。之後，藉由信號SET的—脈衝開啟 電晶體925。若該行係、良好，則112=13㈣，且節點乂駐留 於高設定FSB=1且FSE=〇 ;若該行係不良，則ιΐ2=ι或 U4=l，且節點χ會被帶到接地設定fsb==〇且FsEy。 該不良行資訊會被儲存於一指定的職區塊中，用以轉 移至更新圖9中的移位暫存鎖存器(或行隔離鎖存哭)。在一 項基於圖9的具體實施例中，將確定的資料模式儲存於該 函記憶體的第κ線中，M」指示—不良行，「〇 # =一良好行。相反的資料將被儲存於—第二字元線中」。: 存或：料及其反向的目的係為了確保所儲存資料 =若—位元線（位於金屬中）係實體斷路、或短路、=且 有另一錯誤，則不能正確讀出不 情況下，⑽捨棄該行。在電源開::及二向。在此 了 將貫施一二讀 98567.doc -26- 1264015 取程序，用以首先從第一 ROM字元線中讀取資料，並將其 與從第二字元線中讀取的資料比較。若該資料係良好資 料，則將其用以設定由圖9中之反相器923及924組成的行 隔離鎖存器。此方法使R0M資料與該等行鎖存器之間能夠 直接一對一對應，便於更直接地更新該等鎖存器。然而， 由於不良行資訊只儲存一次，故在晶片壽命内，資料的完 整性會不夠強固。由於讀取鏈中沒有其他單元會受到讀取 特疋單元的影響，故此方法可用於其中讀取干擾不夠普 遍的NOR結構中，如同其中讀取鏈中所有單元會受到影響 的NAND架構。 在用以將來自指定R0M區塊的不良行資訊更新至圖9中 之移位暫存鎖存器的另一方法中，可將該列不良行儲存於 不止一位置之處。在更容易受到干擾的記憶體系統中，此 方法將更加強固’並可用於具有「平面」結構的記憶體 中，如美國專利6,426,893中所述，其係以引用方式併入本 文。在測試及評估後，可將該等不良行位址儲存於該等指 定的ROM區塊中，將資訊及其反向儲存於同一頁面上。在 此項具體實施例中，也可在其他平面的R〇M區塊中複製該 位址資訊。 例如，若該記憶體晶片具有二平面，且每一平面中具有 左、右子陣列，則可將該等不良行位址儲存於同一 WL上 之ROM區塊中的4頁面内。將資料儲存於同一〜1上，便於 在開啟電源時立即讀出。按此方式，一次將可讀出四份相 同的資料，並將資料進行比較，用以消除不良資料。隨後 98567.doc -27- 1264015 可將行位址資料暫時載入一暫存器。該移位暫存器將觸發 每一行，若該行位址與不良行位址匹配，則SET信號將變 高，以便將圖9之節點X設定為低位。此方法中，僅需下拉 電晶體927及929之一電晶體，且到達剩餘電晶體之閘極的 信號已改變。例如，此處可修改圖9，以便可刪除電晶體 929，且現在電晶體927之閘極的輸入將係信號CSL而非 134 〇 圖10係主鎖存器1000之一項範例性具體實施例的示意 圖。如鎖存器1000之右側所示，分別由CLK及FSE控制的 電晶體1001及1003係被並聯連接於OUT節點與接地之間， PMOS電晶體1005及1007再次分別由CLK及FSE控制，並被 串聯連接於高邏輯數值與OUT節點之間。從而，當信號 FSE=1已判定時，可重疊CLK信號，且不會影響電路之輸 出。採用INP作為輸入，並將BAR作為輸出，可以互補於 右側之方式操作圖10之交叉耦合的左側。當FSE=1，圖10 隨後會退化成一對交叉耦合的NOR閘極，其係配置為以 INP及INV為二輸入信號的一設定-重設鎖存器，且OUT總 是等於INP(因INV始終係INP的補數）。在此情形下，該電 路在功能上係用作一邏輯缓衝器。 圖11係一從屬鎖存器1100之一項範例性具體實施例的示 意圖，其以與圖10之主鎖存器1〇〇〇互補的方式構建該從屬 鎖存器。如圖11之右側所示，當FSE=1時，FSB=0，且 CLK信號被再次重疊，並且不會影響電路之輸出。例如， 當FSB = 0時，無論CLK為何數值，由於電晶體1103係保持 98567.doc -28- 1264015 斷開，且電晶體11 ο 1的影響已從節點γ處切斷，故位於節 點Υ處的位準係由電晶體1102上INV的數值決定。與此類 似，FSB = 0會造成電晶體1104永久開啟，且CLK不再對電 晶體1105產生影響。在此情況下，圖u之電路會退化成一 對父叉耦合的NAND閘極，其係配置為具有輸入INp及INV 的一設定·重設鎖存器，且OUT總是等於INP(因INV始終係 INP的補數）。該電路在功能方面再次變得等同於一緩衝 器。因而，主鎖存器1〇〇〇及從屬鎖存器11〇〇之串聯組合可 將其輸入（LIN或RIN，依據開關931的設定情況而定）直接 提供至Y選擇區塊900之輸出，以便圖8中的下一 γ選擇區 塊接收。 圖12之時序圖顯示圖8至11之範例性具體實施例的操 作。頂線係信號0¾(圖9中之RTL)，其在脈衝傳遞至圖7A 之Y選擇電路900-i右側時會變低，而在脈衝流回左側時會 變鬲。第二線上顯示施加至900-0之輸入LIN的初始脈衝或 選通IN。信號LAST指示何時最後的Y選擇電路（圖7A之右 側的YSELM 900-M或左側的YSEL0)會藉由變低而到達。 DACLK係施加至圖7之Y區塊800-i的信號，用以將資料載入 該等資料鎖存器，或使資料在其間偏移，以便下一次判定 CSL。在一非折疊結構的情況下，該脈衝僅偏移穿過γ選 擇電路一次，且無需信號RTL、LAST A DACLK ；此簡化的 情況係虛線1 20 1之左側區域。 无下的波形CSL0至CSL11顯示來自Y選擇電路的控 制信號CSL。在此特定的範例中，有十二行以及對應的γ 98567.doc -29- 1264015

選擇電路，或圖7A中的Μ二11，以及圖8中的四個資料鎖存 器802a至802η，由每一 Υ選擇電路控制。圖12顯示已經過 初始化、並將該等不良行（此範例中係行2及8)熔斷的電路 之操作。此初始化係由（例如）在電源開啟時從該等記憶體 ROM中讀取該列不良位元線，並（例如）藉由圖9中的信號 112及134將此資訊供應至該等γ選擇電路組成。信號puRB 隨後變低，接著SET變高，以便為圖7A之每一 γ選擇電路 900-i設定圖9之FSE的數值。 在圖12開始時，LTR係較低，因此LIN在γ選擇電路9⑼ 中為活動’且圖9之開關931將LIN連接至INP。脈衝頂到 達圖7A中YSEL0 900-0的LIN，並在下一時脈週期中判定 CSL0，隨後在更下一週期中判定CSL1。由於行2已被熔 斷’脈衝會穿過YSEL2 900-2而不會等待時脈，CSL2駐留 於低位，且在緊隨判定CSL1之時脈的時脈處，可判定 CSL3。CSL4至CSL7跟隨於每一後續週期中，不良行8如 同行2—樣被跳過，且CSL9至CSLUsCSL7之後依序跟 隨。 在一項每一 Y選擇電路僅有單一資料鎖存器的具體實施 例中，該程序將在與虛線對應的此點處完成。對於具有多 個資料鎖存為的具體實施例，該程序會切換至將脈衝發送 回左侧。LTR會變高，以啟動該等γ選擇電路的RIN輸入， 且胃无會變低，以重設Y區塊800-i。當脈衝到達線 (YSELM或YSEL0)終端時，信號EAST會變低，用以將脈衝 保存於終端暫存器中，用於額外的時脈週期，並在 98567.doc -30- 1264015 及LTR改變時更久地判定CSL。（圖7A中並未顯示信號 LAST與終端YSEL區塊的連接。） ~ 該等信號隨後會流回另一方向，於每一週期中依序判定 CSL11至CSL0，並再次跳過行2及8。一旦CSL0到達γ選擇 區塊0，LAST會使其在二週期中保持高位，在此期間， LTR會返回至低位，並會設定該等資料鎖存器，用以接收 新資料。隨後，與之前一樣，繼續該程序，以載入額外的 資料鎖存器，並完成程序。 如從記憶體電路22外部看，已將圖12之行2及8作為不良 行移除，該陣列可有效地具有1〇個良好行，將行3感覺為 (現在已移除的）行2，對於剩餘的行，亦如此。從而，可存 取的「標準」行的數量係此等標準行的實際數量減去已移 除不良打之數量。因而，如再次從記憶體外部看，由於該 等不良行之移除對於控制器及主機係透通的，故—區塊中 可存取的標準行的數量會少於所期待的數量。只要控制器 /主機不需要多於此可存取數量的標準行，則沒有困難存 在；然而，若所需行的數量超過可存取的標準行的數量， 則此等订會在找到所需行的數量之前被用完。因此，依據 本么明之另一方面’可在每一區段中提供一組冗餘行，用 來取代已移除的不良行。 、由於不良行已移除，如從記憶體22外部看，以冗餘行取 代不良灯的程序會再次係一透通程序。在嵌入環境中，此 透通知序對本發明特別有用，在此環境中，圖1之記憶體 係被直接置放至主機内而未使用—控制器加。 98567.doc 1264015 回頭參考圖12，其顯示全部12行區塊之波形，其中已移 除區塊2及8。若此等行所隸屬的記憶體平面具有12或更多 標準行區塊’則不使用冗餘行區塊，且在行區塊2之後， 並再次在行區塊8之後，將在記憶體上使用的該等實體行 從该等邏輯行偏移，定址於該等位址線上。如相反，整個 記憶體平面僅具有10個標準行區塊，則行區塊⑺及丨丨現在 會實體呈現於冗餘行區域中。 圖1 3a及13b係一項範例性具體實施例中冗餘行替代程序 的示意圖。圖13a顯示一記憶體陣列的可能架構，其係由 一左、右平面組成，每一平面的每一字元線上保存528位 元組之資料。圖13b顯示在將資料寫入陣列時，如何進行 行區塊替代程序。基本的假設係，為程式化一字元線上的 所有單元，會將資料寫人每_行區塊中四個單獨的資料鎖 存器（圖8之802a至8G2d)内。例如，若外部控制器在發出寫 入命令前的-日夺間内II由傳輸叫立元組來傳輸一頁面： 528個位元組（512個使用者資料位元組及16個負擔資料仅 元組，如ECC或欲寫人記憶體的其他資訊），則在每 週期中會傳輸-位元組的資料，且為了載入整個頁面了: 位暫存器會對-平面内可利用的行區塊進行四次掃： 意味每-平面係叫528位元組/4頁面)個行區塊組成， 且每-區塊包含32(4次*8位元/位元組)條位元 中，將存取該左半陣列的所有正常 I此寻仃中有 係不良行。由於脈衝m會行進穿過所有數量的行 丁 二不良行區塊會由二冗餘行區塊所 八圖13b中，x指示 98567.doc -32- 1264015 未使用的區塊。脈衝係從左側開始，並會傳播至其到達第 不良行區塊，隨後跳過該區塊。然後，脈衝會繼續穿過 剩餘的正常區段，再次跳過第二不良行區塊。由於仍有兩 行區塊遺漏，故脈衝會繼續開啟，並會拾取冗餘區域中的 二額外行區塊。由於僅需要二冗餘區塊，故會忽略並且不 存取冗餘區域的剩餘部分，如X所示，且程序會以第二傳 遞向左側繼續。一次傳遞的最後脈衝及下一次傳遞的第一 脈衝係同一CSL信號，並由LAST信號保存，用於額外的時 脈信號，而DACLK信號已判定，且RTL數值已改變。該等 不良行區塊會被再次跳過，且程序同樣繼續穿過第三及第 四階層。應注意，每一行區塊可保存來自輸入資料流之廣 泛分開的邏輯位元組的資料。例如，第一行區塊會保存來 自位元組1、264、265及528的資料。 冗餘區域中脈衝可在該處回轉的邊界並非固定邊界，而 由^被取代的區塊的數量決定。此係在圖1 中示意性說 明，其中陣列結構的左、右側共用該等冗餘行，以使取代 私序更有彈性。此係再次在一項具有折疊結構並使用雙向 移位暫存器的範例性具體實施例中顯示。在此範例中，將 每一子陣列構造為可沿每一字元線保存528位元組之資 料。中間置放該等冗餘區塊。該等左、右側將存取需用於 取代其對應數量之不良行的冗餘行的數量。如圖！ 3 a所 示，該左陣列具有二不良行區塊（如再次由χ顯示），並將 因此佔用二冗餘行區塊，脈衝會在其中延伸，用以在傳播 回左側之前存取此等額外的區塊。與此類似，右側顯示一 98567.doc -33 - 1264015 不良區塊，脈衝從右側開始，並將在行進至返回右側前行 進至存取來自冗餘區域的取代區塊。 雖然已結合特定具體實施例說明本發明之各方面，但應 瞭解，應在所附申請專利範圍之範圍内保護本發明。 【圖式簡單說明】 ' 圖1係一說明欲實施本發明各方面之非揮發性記憶體系 統的方塊圖。 圖2a及2b在圖1之NAND型記憶體陣列的電路及組織中說 明本發明之方面。 圖3a至3c顯示具有用於保存欲讀入及寫入記憶體之資料 的鎖存器的積體電路。 圖4顯示一鎖存器的一項實施方案。 圖5顯示藉由在一移位暫存器的第一級中置放一 1來將一 第一資料鎖存器連接至一 I/C)線。 圖6顯示藉由在一移位暫存器的第二級中置放一 1來將一 第二資料鎖存器連接至該1/〇線。 圖7a及7b係該等行選擇電路及其操作中使用的各種控制 信號之一項具體實施例的方塊圖。 圖8係圖7 A之資料輸入/輸出電路的某些元件的方塊圖。 圖9係一γ選擇區塊的一項範例性具體實施例。 圖10係主鎖存器之一項範例性具體實施例的示意圖。 圖11係從屬鎖存器之一項範例性具體實施例的示意圖。 圖12之時序圖顯示圖8至11之範例性具體實施例的操 作0 98567.doc 1264015 圖13a及13b係有關冗餘行替代程序的示意圖。 【主要元件符號說明】 1 記憶單元陣列 2 行控制電路 3 列控制電路 4 c源極控制電路 5 c-p井控制電路 6 資料輸入/輸出緩衝器 7 命令電路 8 狀態機 20 控制器 21 積體電路晶片 22 積體電路晶片 301 記憶單元 303 讀取-寫入電路 303a 讀取-寫入電路 303b 讀取-寫入電路 306 貧料鎖存器 309 資料鎖存器 314 資料鎖存器 322 資料鎖存器 333 輸入/輸出線 336 輸入/輸出線 338 輸入/輸出線 98567.doc -35- 1264015 340 輸入/輸出線 346 Y選擇電路 402 通閘 800 輸入/輸出電路 800-1 、 800-2 、 800-3 資料鎖存器 801 中央控制單元 802a、802b…802η 資料鎖存器 803a... 803η 感測放大器 804 I/O資料線 805 I/O資料線 806 控制信號 900 Y選擇區塊 900-0、900-1...900-M 移位暫存器 910 NAND閘極 911 反相器 921 電晶體 923 反相器 924 反相器 925 電晶體 927 電晶體 929 電晶體 931 開關 1000 主鎖存器 1001 電晶體 98567.doc -36- 1264015 1003 1005 1007 1100 1101 1102 1103 1104 1105 1201 BAR BL BLL BLR CLK CSL DACLK DL FSB FSE FUSE 112 134 IN、INP、INV 電晶體 電晶體 電晶體 從屬鎖存器 電晶體 電晶體 電晶體 電晶體 電晶體 虛線 信號 位元線 左位元線 右位元線 共用時脈信號 行選擇信號 控制信號 資料鎖存器 溶斷致動信號 信號 輸入 信號 信號 輸入信號 98567.doc -37- 1264015 LIB 信號 LIN 左輸入 LTR 左至右信號 MSTR 主鎖存器 OUT 輸出信號 PURB 信號 RE 讀取致動信號 RIB 信號 RIN 右輸入 RTL 右至左信號 SA 言買取-寫入 SET 信號 SGDL 第一選擇閘極線 SGDR 第一選擇閘極線 SGSL 第二選擇閘極線 SGSR 第二選擇閘極線 SLVE 從屬鎖存器 SRO 輸入 WE 寫入致動信號 WL 字元線 YBLOCK 電路 YSEL 行選擇電路 DACLK 信號 LTR 信號 LAST 信號 98567.doc -38-

Claims (1)

1264015 十、申請專利範圍： L 一種非揮發性記憶體，其包括： 一非揮發性儲存單元陣列，复 並形成—或更？列； 〃系配置成複數個位元線 一資料轉移線； 複數個資料轉移電路，每一 的-或更多該等位元線 《可連接至-組個別 別的位元線與該資：Γ移線，用以在該組個 在每一該等 、線之間轉移資料，其中資料係 回岸-個別的:#多電路與該資料轉移線之間轉移，以 口應個別的行選擇信號；以及 複數個行選擇雷1， —時脈化的移^存/、形成具有—時脈輸入的 別的資料轉移電：用一行選擇電路係連接至-個 一行選擇電路具^ 個別的行選擇信號，且每 該熔斷钤入二6⑤斷輸入’其中，當一熔斷信號在 @彳_ 2 判定時，該行選擇電路會將該移位暫存器 π遞至該移位暫存器中的下-級，而不會等待該時 脈：且不會判定其個別的行選擇信號。 2.如請求項i之非揮 電路包括： 4體’其中每-該等資料轉移 或多個暫時的資料儲存單元，其係用以儲存在 \主固別的位70線與該資料轉移線之間轉移的資料。 3· I::!項2之非揮發性記憶體’其中每-該等資料轉移 電路進一步包括： -輪出電路，其可連接至該資料轉移線，以回應個別 98567.doc 1264015 :行選擇信號’其中該組該等暫時的資料儲存單元為複 個，且其中該輸出電路可隨意存取每-該等複數 時的資料儲存單元。 4複數個暫 4· 如請求項3之非揮發性記憶體， 電路進-步包括： …科轉移 複數㈣職大H，其巾該㈣料位元 個，且該等感測放大器的數量係與該個別組中的位元線 ㈣量相同’以及其中每—位元線可經由該等感測放大 -之-對應的感測放大器隨意存取每—該等複數 的資料儲存單元。 5·如請求項2之非揮發性記憶體，其中每—該等資料轉移 電路進一步包括： -輸出電路，其中該組該等暫時的資料儲存單元為複 數個，且其係以一先入、先出之方式與該等暫時的資料 儲存單元之最後一單元連接，該最後一單元係連接至該 輸出電路，且驗對應的位元㈣可連接至該等暫時的 資料儲存單元之第-單元，且其中該輸出電路可連接至 該賁料轉移線，以回應個別的行選擇信號。 6·如請求項5之非揮發性記憶體，其中每一該等資料轉移 電路進一步包括： 複數個感測放大器，其中該組個別的位元線為複數 個且6亥專感測放大為的數量係與該個別組中的位元線 的數量相同，以及其中每一位元線可經由該等感測放大 器之一對應的感測放大器連接至該等暫時的資料儲存單 98567.doc I264015 元之第一單元。 7.如請求項6之非揮發性記憶 Μ妒兩a ，、甲對於母一該等資料 轉私电路，該組令該等暫時 %對廡a, %的貝科儲存單元之數量係該 8 應的位元線中位元線之數量的—倍數。 •如請求項7之轉發性記憶體，其中每_ 儲存單元可館存N位元之資料斬士 軍毛 之數、，_ 暫—資料儲存單元 里入位元線之數量的比例俜 -的—整數。 ’刚’其令N係大於或等於 如π求項2之非揮發性記憶體， 電路進—步包括： …-…料轉移 輪入電路，其中該組該等暫時 。^ 數個mu止 "的貝㈣存早凡為複 路，且該:先入、先出之方式連接至該輸入電 存單元之H ㈣至Μ暫時的資料儲 轉移線 早70，且其巾錢人電路可連接至該資料 轉t線，以回應個別的行選擇信號。 .士/月求項1之非揮發性記憶體，其中每-該等行選摆φ 路包括： f仃璉擇電 主暫存器及-從屬暫存器，其中 定時，可划h 4研L就未判 出。 疋〜仃選擇信號，以回應該從屬暫存器之輪 月长項1 0之非揮發性記憶體，豆一 路包括： ，、丫母3 4仃選擇電 定： = = 屬暫存器’其中當該炼斷信號未列 疋忒仃選擇信號，以回應該從屬暫存器 口口 <輪 98567.doc 1264015 出。 12 13. 14. 15. 16. 女明求項11之非揮發性記憶，苴 -_ ^ ^ "、中為回應一個別行選 擇電路中判定的熔斷信號， w j將母一该等對應的主暫存 益及從屬暫存器轉換成未 、成禾被％脈化的緩衝器或反相器。 σ W求項1之非揮發性記憶體，其進一步包括： ㈣包含不良行資訊的峨記憶體部分，其中該等溶斷 。號係由该不良行資訊決定。 :請求項？之非揮發性記憶體’其中該等熔斷信號係在 電源開啟時由該記憶體決定。 如請求項1之非揮發性記《，其巾連接每-該等移位 暫存器，用以接收_方向控制信號；且其中當該方向控 制信號在該移位暫存器中判定時，可連接每—該等行選 擇電路’用以從其左側鄰近移位暫存器中接收該移位暫 存器輸入；且當該方向控制信號在該移位暫存器中未判 定時，可連接每—該等行選擇電路，用以從其右側鄰近 移位暫存裔中接收該移位暫存器輸入。 一種記憶體系統電路，其包括： 一控制器；以及 -記憶體’其包括連接至該控制器的一或更多可獨立 控制的非揮發性資料儲存區段，其中每—該等儲存區段 包括： 列； 配置成行與列的非揮發性使用者f料儲存單元之陣 包含不良行資訊的記憶體部分；以及 98567.doc 1264015 連接至该陣列及该包含不良行資訊之記憶體部分的行 I擇电路’其中以對该控制器透通的方式基於該不良行 資訊來取代不良行。 W.如吞f承項1亡 … I 〜、，〜/ N -¾ 貝，|、Ί ,啕个 單元係多狀態儲存單元。 18. —種積體電路，其包括： 複數個配置成行與列的非揮發性儲存單元； 複數個麵合至該等儲存單元之行的程式電路； 複數個搞合至該等儲存單元之行的感測放大器； 複，個能夠暫時儲存資料的鎖存電路，其係叙合至該 等私式電路或感測電路或二者； 複數個耗合至該等儲存單元的輸入電路； 複數㈣合至該等儲存單元的輸出電路； —健存不良行資訊的尺⑽記憶體；以及 分=位!存器’其包括複數個_合至該記憶體部 : 位暫存器級’其中每-級具有-時脈輸 路、輸& 感測電路、資料儲存電 輸入及/或輸出電路之任一或 對應於由該^_ 二電路的一致動級， 外。 不良Μ訊和収-不良行的此等級除 19 20. 元係浮動閘、 益的每一級包 .外巧水項18之積體電路，y ^ 快閃、EEPR〇M或EpR〇M記憶軍元 如請求項18之積體電路，其中該移^ 括一主-從屬暫存器。 98567.doc 1264015 21.如請求項18之積體電路，其中該儲存單元之儲存係多狀 態記憶單元。 22·如請求項18之積體電路，其中可將多個鎖存電路之組合 分配用以儲存多個位元的資訊。 23·—種操作積體電路之方法，該方法包括： 提供複數個鎖存器來保存與複數個記憶單元行之一個 別行關聯的資料； 提供具有複數個級的-移位暫存器，其一輸出係輕合 至一個別鎖存器的一致動輸入； ^容斷一或多個該等移位暫存器級； 將一選通位元載入該移位暫存器的第一級，以使對應 的第一鎖存器耦合至一輸入線，以及 時脈化該移位暫存器，以使來自該移位暫存器之第一 級的該選通位元前進至後續級，用以使對應的後續鎖存 益耦合至該輸入線，其中當一級被熔斷時，該選通位元 會前進穿過該㈣級而不會被時脈化，且該炫斷的級不 會將該對應的鎖存器耦合至一輸入線。 24·如睛求項23之方法，其中該等記憶單元係多狀態記憶單 元。 25·如請求項23之方法，該方法進一步包括： 讀取該積體電路上的一記憶體部分，其中該熔斷一或 多個該等移位暫存器之操作係基於該記憶體部分之内 容。 26·如請求項23之方法，該方法進一步包括·· 98567.doc 1264015 當該選通位元到達該移位暫存器之最後一級時，向該 移位暫存器判定一控制信號，其中為回應該控制信號， 該移位暫存器會使該選通從該移位暫存器之最後一級前 進至該等先前的級。 98567.doc 1264015 七、指定代表圖·· (一) 本案指定代表圖為：第（12)圖。 (二) 本代表圖之元件符號簡單說明： 1201 虛線 CSL 行選擇信號 IN 輸入信號 DACLK 信號 LAST 信號 LTR 信號 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 98567.doc