TW459279B - Semiconductor device - Google Patents

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TW459279B
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TW
Taiwan
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chip
semiconductor
wafer
guide pin
mounting
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TW089120630A
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English (en)
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Yoshitaka Horie
Masahide Maeda
Original Assignee
Rohm Co Ltd
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Description

砬-郎智慧財產局員丄"費合忤祍-1 A； 五、發明說明（1 ) 【發明所屬技術領域】 本發明係有關一種用於二極體或電晶體等之面安裝型 半導體裝置。 【習知之技術】 習知所提出的裝置，係用於二極體或電晶體等面安裝 31半V體裝置。第〗6圖至第ι8圖係表示上述半導體裝置 之例。忒半導體裝置s係有例如晶體管之功能。此半導體 裝置s係具備.相當於基極端子的内部導腳 Uads)9】、相畲於集電極端子的内部導腳以及相當於 發射極端子的内部導腳93。 各内部導腳91至93,其各表面係並設於同—平面上。 於内部導腳91的端部形成有偏長方形之晶島（is]and)94。 將丰導體晶片95(亦稱作「顆粒pel]ei」）黏接於晶島料的 上面。利用金線w等對半導體晶片95進行導線連接(wire bonding)，並以電力將其連接於各内部導腳％、们。半導 體明片95、金線W、以及各内部導腳91至93係利用環氧 樹脂等熱硬化性樹脂來進行包封’而形成樹脂包封體97。 將各内邹導腳9丨至93折彎·並按樹脂包封體97之外部， 分別與外部導腳I 1至1 3相連接3 —疋，在丰導體裝置s中，伴隨此動作會從半導體晶 片95產生熱氣，尤其是例如上述半導體裝置s作為功率 電晶體使用之.時’所以為了防止半導體W 95的錯誤動 作必須將丰導體晶片95所產生的煞氣有效率地排放至 澍脂包封體的外部 ---------------------^ ---------- (請先閱讀背面之注音？事項再填寫本頁)
45927 9 A7 _ B7 五、發明說明（2 ) 上述構造之半導體裝置S中，半導體晶片95係搭載 於晶島94。如此，該晶島94可作為排㈣之功能，通過 内部導腳9卜或是通過内部導腳91所連接之樹脂包封體 97 ’來排放熱氣。此時’為了提升排熱效果，必須要讓晶 島94的表面積增大.此外，為提升在半導體晶片％内所 積艎之電子電路的功能，故有增大半導體晶片％的大小之 要求。因此，從此等要求來看，而期望可將晶鳥料的表面 積增大。 在上述構造中，為了增大晶島料的表面積，故必須考 慮到將並設於晶島94之各内部導腳92、93縮小。然而， 晶島94、與各内部導腳92、93均係藉由金線w等來連接， 並配置於同一平面上。如此，在擴大晶島94的表面積時， 會遭受限制。在實際情況中，相對於樹脂包封體97的底面 積，平視面下内部導腳9i的面積比例最多約佔4〇%。因 此，在提升排熱性上，寄望於將上述比率值提昇。 【發明之概述】 因此本發明之目的係在於提供一種半導體裝置來解決 或是改善上述問題。 由本發明之第1局面所提供之半導體裝置，係具備 有：半導體晶片、搭載該半導體晶片之晶片搭載用内部導 腳'按半導體晶片上面以電力連接之晶片連接用内部導 腳、以及包封半導體晶月和各件内料聊且平視面為長矩 形之樹脂包封體；晶片搭載用内部導腳的端部係沿著樹脂 包封體的長邊方向延伸為長矩形或偏長矩形。 (請先閱請背面之注意事項再填寫本頁) 裝-------—訂---------線 經濟^智#|?財彦^員工消費合作社印製 本纸張尺度適用中國國家標準（CNS)A4規格（210 297公釐） 2 311883 ΛΓ ΛΓ 經濟部智慧財"局S工消費合作社印& M 188: 五、發明說明（3 ) 最理想的狀態係以平視面之晶片搭載用内部導腳的面 積，佔樹脂包封體底面積的50%以上為佳。 根據上述構造，將晶片連接用内部導腳連接於晶片搭 載用内部導腳上所搭載之半導體晶片的上面，即所謂之無 導線構造。因此，晶片搭載用内部導腳的端部，係沿著平 視面長矩形之樹脂包封體的長邊方向延伸為長矩形或偏長 矩形。因此’可盡可能地擴大晶片搭載用内部導腳的表面 積來配置。因而’通過面積被擴大之晶片搭載用内部導腳， 或是通過晶 >；搭載用内部導腳所連接之樹脂包封體，可將 從半導體晶片散發之熱氣排放至外部。藉此，可提昇丰導 體裝置的排熱性。又，晶片連接用内部導腳係直接連接於 丰導體晶片上。因此，即使通過晶片連接用内部導腳，亦 可使從半導體晶片發出之熱氣排出於外部。因而，可提昇 半導體裝置的散熱性° 根據本發明之優良實施例’半導體晶片係搭載於沿樹 脂包封體長邊方向延伸之晶片搭載用内部導腳的中間部3 根據此構造，半導體晶片所散發出來的熱氣’係會通 過晶片搭載用内部導腳，以朝樹脂包封體的長邊方向（左右 方向）擴散之方式來傳送。因此’與將半導體晶片搭載於晶 片搭載用内部導腳之偏頗部位的情況相比：可提昇散熱性 的效率。 根據本發明之其他優良實施例' 晶月搭載用内部導腳 之端部以外的宽度.係與端部宽度相等 籍此搆造 '矸愛進步檨41晶Η搭載用内部導腳對外 ...... — ._、·———«"H —-III. _ιι Ι·ι_ , . „ r I, I 左：” ώ A 句㈤.々枝 A」: . . ^ 丨 f f . ΐΐν · -----, —_—------ f請先閱讀背面之注意事項再填寫本頁) A7 經 濟 部 智 -¾ 財 產 局 消 費 合 作 社 印 Μ 459273 五、發明說明（4 部的排熱效果。 根據本發明第2局面所提供之半導體裝置，其特徵係 具備有：第1以及第2半導體晶片、分別搭载各半導體晶 片之第1以及第2晶片搭載用内部導腳、在各半導體晶片 上面以電力分別連接之複數件晶片連接用内部導腳、以及 包封各半導體晶片和各内部導腳且平視面為長矩形之樹脂 包封體；各晶片搭載用内部導腳的端部整體，係形成在平 視面下沿著樹月曰包封體的長邊方向延伸為長矩形或偏長矩 形。 最理想的狀嘘係以晶片搭載用内部導腳的端部整體在 平視面下形成約佔樹脂包封體底面積的50%以上。 根據上述構造，在樹脂包封體内設置複數件半導體晶 片時，搭載各半導體晶片之各晶片搭載用内部導腳的端部 整體，係形成在平視面下沿著樹脂包封體的長邊方向延伸 為長矩形或偏長矩形。亦即，即使於本半導體裝置中，與| 由第:局面所提供之半導體裝置相同，藉由採用無導線構 造來形成上述結構。因此，可使晶片搭載用㈣導腳的端 部整體，形成在平視面下約佔樹脂包封體底面積的50%以 上因而，可將丰導體晶片所發出的熱氣有效地排放至外
部° I 根據本發明之優良實施例，各晶片搭載用内部導腳之| 端部係配置㈣-平面上，藉此，各半導體晶片可並設於 樹脂包封體内。 | 1_如習知之構造，若將半導體晶片配置於同一平面上，|
本紙張尺度_家鮮（CNS)A4祕⑵ο X 297公爱1 --~~I 4 311883 (請先閱讀背面之注意事項再填寫本頁) 裝·-------訂---------線 ^---!/ £-.一-^智慧財^居8二消費合4.^:-·:, Λ： -- Β7 _____ 五、發明說明（5 ) 則在設置複數件半導體晶片時，沿著平面方向會擴大裝置 的大小°但是’如上所述，若採用無導線構造，則不僅可 將各半導體晶片並設於樹脂包封體内，還可遏止裝置朝平 面方向擴大。如此，可實際地縮小裝置本體的大小。 根據本發明之其他優良實施例’晶片連接用内部導腳 之任一端部，係以橫跨第丨以及第2半導體晶片上面之方 式配置°藉此’可使各半導體晶片之兩上面相互連接。 亦上述之構造，若將各晶片搭載用内部導腳的端部配 置於同一平面上’即可並設半導體晶片。而且，由於其上 面亦配置於同一平面上，所以能以橫跨各丰導體晶片上面 的方式配置晶片連接用内部導腳，並使各半導體晶片之兩 上®相互連接=> 亦即，可共用半導體晶片的信號端子，且 可減少半導體裝置的外部端子數、’因此’可謀求削減零件 成本。 根據本發明之其他優良實施例，各半導體晶片係以上 r面相反之方式配置於樹脂包封體内。第丨晶片搭載用内 部導腳係配置於樹脂包封體的下面附近。第2晶片搭載用 内部導腳係配置於樹脂包封體的上面附近3 根據該構造，藉由複數件半導體晶片之上下面相反的 配置方式，可使分別搭載丰導體晶片之晶片搭載用内部導 腳，上F分離地配置於樹脂包封體内：1因此’與將内部導丨 腳偏離來配置於樹脂包封體内之構造相比，更可發散半導 體晶片所敎發出來的熱氣、因而可提...ff f導體晶片之各 晶片搭載用内部導聯的散熱性， …一 —-一··— —— ---------------------------— /：r 'rv:^.A ^ —-------------------------·」 裝 訂---------線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智楚財產局員工消費合作社印製 459279 五、發明說明（6 ) 本發明之其他特徵以及優點’係可參照附圖，並由以 下的詳細說明即可明瞭。 【發明之實施型態】 以下參照附圖來具體說明本發明之實施例。另外， 該圖不之相同或類似的構件係利用相同的參照符號來表 示。 首先，參照第1圖至第3圖來說明。這些圖係表示依 據本發明第1實施例之半導體裝置SI。該半導體裝置 係具備.搭載半導體晶片5之晶片搭載用内部導腳〗，與 在半導體晶片5上面以電力連接之一邊的晶片連接用内部 導腳2以及另一邊的晶片連接用内部導腳3。在丰導體裝 置S1中，例如用於晶體管時，晶片搭載用内部導腳工係 相當於基極端子（或是閘極端子一邊的晶片連接用内部 導腳2係相當於集極端子（或是汲極端子）。而另一邊的晶 片連接用内部導腳3則相當於射極端子（或是源極端子）。 在晶片搭載用内部導腳1的一端形成晶島4以供搭載 半導體晶片5。其次，半導體晶片5以及各内部導腳丨至3， 係用環氧樹脂等熱硬化性樹脂之特定模具來封裝，並形成 平視面長矩形之樹脂包封體7。在樹脂包封體7的外部分 別設置外部導腳11至13以供與各内部導腳1至3相連接。 另外’半導體裝置S1的外形，係與第16圖所示之半導體 裝置相同》 晶片搭載用内部導腳1之另一側係折彎，與在樹脂包 封體7外部所露出之外部導腳n相連接。晶片搭载用内部 .t·-------訂·--------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國囤家標準（CJSiS〉A4規格（21〇 X 297公釐） 6 311883 Λ7 Λ7 "濟部智慧財"局員1々費合".^": 五、發明說明（ 導卿丨以及外部導腳]， 11，係由具有優良熱傳導性的銅所構 成。在晶片搭載用内却 4 #腳1的一端形成之晶島4，為提 昇散熱效果而沿著樹1 . 包封體7的長邊方向延伸為長矩形 或偏長楚形，並形成士 x人表面積。將半導體晶片5搭載於在 樹脂包封體7長邊方— 句所延伸的晶島4的中間部。 各晶片連接用内邱 邵導腳2、3 ’係在其一端分別形成與 各晶片連接用内部導 子腳2、3相對且寬廣的平坦部2a、3a , 而在另一端則分別與
、外#導腳12、1 3相連接a各晶片連接 用内部導腳2、3以只M 及外部導腳12、1 3，係與晶片搭載用 内部導腳1及外部導脑j W 1〗一樣’由具有優良熱傳導性的銅 所構成。 各EB片連接用内却请 4導腳2、j的平坦部2a、3a，以重 疊之方式配置於晶良a ^ .. 島4所搭載之半導體晶片5的上方，並 介著半導體晶片5的μ + J上方和凸塊ό而電力連接。亦即，在 本實施例中，丰導體a u q 曰曰片5與各晶片連接用内部導腳2、3 的連接，不需使用如铟 Α ^ 如t知構造的導線，而形成所謂的無導 線構造=具體來％ , 丰導體晶片5搭載於晶片搭載用内部 導腳I’而丰導體 ，等篮9曰片5的上方則連接各晶片連接用内部 導聯2、3 . ίέ斗 i ’在本實施例中，藉由各内部導腳1至3 從半導體晶片5的上下, ^ ^ ^ J丄F挾住之形成立體構造 4〜热導線構造，可極盡擴大晶片搭載用 m導腳；的表面積來配置晶片搭載用内部導腳卜例如： 1柄如上迷晶島4的形狀.沿著樹脂包封體7的長邊方向 延伸為艮矩形成偏長㈣.保·：可將土視面中的晶片搭 (請先閱讀背面之注意事項再填寫本頁) -丨裝------——訂---------線---------------- 4 5 9 2/9 A7 -----B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 載用内部導腳1的面積設為樹脂包封體7底面積的5〇%以 上（後有詳述如此，通過面積被擴大之晶片搭載用内部 導腳1或是通過與晶片搭載用内部導腳丨相接之樹脂包封 體7，可將從半導體晶片5所散發之熱氣有效地排放至外 部。因而提昇半導體裝置Si的排熱性。 此外’半導體晶片5係搭載於沿伸在樹脂包封體7長 邊方向之晶片搭載用内部導腳1的中間部。如此，從半導 體晶片5所散發之熱氣通過晶片搭載用内部導腳1，俾使 傳達朝樹脂包封體7的長邊方向（左右方向）擴散。因而， 與將半導體晶片5搭載於晶片搭載用内部導腳1之偏頗部 位的情況相比，可提昇散熱性的效率。 再者’各晶片連接用内部導腳2、3係直接連接於半導 體晶片5。如此，即使通過各内部導腳2、3也可將從半導 體晶片5所發出的熱氣排放至外部。因而，與主要依存於 晶片搭載用内部導腳之習知構造相比，可提昇半導體晶片 5中的散熱性。 在此，提出更具體的數值來說明上述實施例中的效 果。詳細地說’透過平視面中的晶 搭載用内部導腳1的 面積與樹脂包封體7的底面積相比來評判排熱性的程度。 另外’以下的說明中’晶片搭載用内部導腳1的面積值為， 將晶島4的面積與連接於晶島4且在半導體裝置si内延 伸之部分（以下稱作「連接導腳14」）的面積相加之值。此 外，以下’由於將晶片搭載用内部導腳1折彎，故連接導 腳14的面積，嚴格說來與實際面積不同，故這裡以未折彎 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 311883 {請先閱讀背面之注意事項再填寫本頁) ---- 訂----- 線 A7 _B7_ 五、發明說明（9 ) 之情形來評判。 第3圖係針對樹脂包封體的底面積來說明平視面中晶 片搭載用内部導腳之面積比例的圖示。根據該圖，樹脂包 封體7的底面積係由樹脂包封體7的深度A X寬B求得。 另一方面，平視面中晶片搭載用内部導腳的面積，係透過 將晶島4的面積與連接導腳14的面積相加求得。亦即，晶 島4的面積係由晶島4的深度Ο寬D來求得。而連接導 腳〗4的面積則由深度E>:寬F來分別求得。 表1係表示各邊長度A至F的具體數值。根據表1， 樹脂包封體7的底面積SA係為4.56mm:。此外，由於連 接導腳14的寬F為0.4mm，所以晶片搭載用内部導腳1 的面積SB係為2.38 mm 2。因此，相對於樹脂包封體7的 底面積SA，晶片搭載用内部導腳1的面積SB的比例SB/ SA 係為 51 .9%。 表1 (請先閱讀背面之注意事項再填寫本頁) -裝 ————訂---------線 經-部智慧財產局員工消費合-杜·1" \ \ 各邊的長度（mm) 面積 一 (mm 2) 比例 (%) X \ A B C D E F SA SB SB/SA 第〗實施例 1 r 0.4 2 38 5 1 .9 第2實施例 1.6 2.85 0.92 5 2.4 5 1 0.225 ].2 4.56 257 56.4 第3實施例 1 ； 2 4 5 2,89|63 4 如此.晶K搭載用肉部導腳1的面賴S B比倒與習釦 經濟部智慧財產局員工消費合作社印製 45927 9 A7 ---_ B7 五、發明說明（丨0 ) 之構造中的面積比例40%相比，約增加〗〇%，由此可明白 排熱性被提升。此外，透過實驗，本實施例的半導體裝置 S1中’藉由長矩狀晶島4’與用？|線連接之晶片搭載用内 部導腳1之習知構造相比，排熱量（排熱能量）約可獲得2 倍’故證明排熱特性可提昇約2倍。 其次，簡單說明關於半導體裝置S1的製造方法。首 先’在鋼製薄板上施以沖壓加工後，藉由施行特定的格式 加工來製造晶月搭載用内部導腳丨。在此情況，晶片搭載 用内部導腳1，其端部具備矩形晶島4。在此狀態中’形成 晶片搭載用内部導腳丨之構造係利用連桿呈複數連接，並 朝特定方向延伸成長尺狀。此外，―邊的晶片連接用㈣ 導腳2以及另一邊的晶片連接用内部導腳3也和晶片搭載 用内部導腳1 一樣，在鋼製薄板上施以沖壓加工後，藉由 施行特定的格式加工來製造。此時，形成在各内部導腳2、 3的端部上備有平坦部2a、3a。 接著，在晶片搭載用内部導腳丨的晶島4上面，例如 使用接著劑連接半導體晶片5。然後，在半導體晶片$的 上面連接一側的晶片連接用内部導腳2以及另一側晶片連 接用内部導腳3。具體來說，在半導體晶片5的上透 過電鑛形成由Ag構成的凸塊6，並使其成長。凸塊6係於 半導體晶片5的上面，在長邊方向端部的對稱位置上形成 2件。之後’ #由溶融銲膏，將—邊的晶片連接用内部導 腳2之平坦部2a連接在凸塊6的—邊。同樣地，藉由溶融 銲膏，將另一邊的晶月連接用内部導腳2的平坦部化連 ..Μ.-----------------線 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用令國國家標準（CNS)A4規格（2〗〇 X 297公楚） 10 311883 Λ7 Λ7 經;"部智慧財產局員:1-"費合!^·11-:·? 五、發明說明（u ) 在凸洗6的另一邊。 將各晶片連接用内部導卿2、3連接在半導體晶片5 後，使用特定的模具將由環氣樹脂等熱硬化性樹脂構成的 半導體晶片5、各内部導腳！至3進行包封，以形成樹脂 包封體7。接著，對露出外部之各外部導腳丨〗至〗3施以 銲劑電鍍，經過去除連桿等不需要部位的工程，可獲得如 第I圖以及第2圖所示之半導體裝置Sl。 第4圖係依據本發明第2實施例之半導體裝置s 2的 内部構造圖。根據該圖’連接於晶島4上之連接導腳14 的寬F，與第1實施例的半導體裝置S i寬度相比，其寬度 較大，而形成晶片搭載用内部導腳1。 亦即’在第2實施例中，根據表丨，連接導腳】4的寬 F-為].2mm，而晶片搭載用内部導腳]的面積SB則為2 57 、因此，相對於樹脂包封體7的底面積SA，晶片搭載 用内部導腳1的面積SB的比例SB/ SA為％‘4%。於是， 與第實施例的半導體裝置S1相比，晶片搭載用内部導 腳I的面積較為增大。 第5圖為依據本發明第3實施例之丰導體裝置的 内部構造圖=根據該圖 '連接導腳.1 4的寬f 〜1 係分別與第 丨實施例以及第2實施例的半導體裝置$丨、S2相七寬产 較大-亦即，連接導腳I 4的寬F ,為Γ和晶島4的寬度相 等，而形成晶片搭載用内部導腳1。 在第：；實施例中根據表1 g島4的寬卜.與晶片搭 载消内部導腳i的寬丨j相同.均係2 4 5mm斤晶κ搭載 -r_： ：/；： . j vh 1¾ g 1¾ ： ： \ ： ia ^ ,. ^ —-------------.... ________ -----i I--------------訂----- ---I (請先閱讀背面之注意事項再填寫本頁) 45927 9 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（u) 用内部導腳i的面積SB則為2.89mm、因此，相對於樹 脂包封體7的底面積SA，晶片搭載用内部導腳i的面積 SB的比例SB/SA為63.4%。於是，與第！實施例以及第2 實施例的半導體裝置SI、S2相比’晶片搭载用内部導腳1 的面積較為增大。如此，若晶島4的寬度和連接導腳Μ 的寬度相等，則可增大上述比例SB/SA，同時更可增大露 出於外部的外部㈣n之料，並可謀求散錢的^升。 此外’藉由將大面積的晶島4、以及各晶片搭载用内 部導腳2、3備置於半導體裝| S3e，以此作為補強部材 來發揮功能。因此，可提升半導體裝置53的彎曲度，例 如，在安裝外部印刷基板時，具有提高機械強度之優點。 苐6圖係依據本發明第4實施例之半導體裝置84的 内部構造圖。根據上述第1至第3實施例之半導體裝置^ 至S3中，各外部導腳„至13係從樹脂包封體7的底面 外緣附近朝外部延伸。因此，若是將晶片搭載用内部導腳 1的晶島4’為了拓展其面積而將其延伸至各晶片搭載用内 部導腳2、3側，則各晶片搭載用内部導腳2、3本體會構 成障礙而難以延伸。 與此相對，根據第4實施例之半導體裝置S4，外部導 腳12、13係從樹脂包封體7側面的上部往外部露出。藉此， 可讓晶片搭載用内部導腳1的晶島4以水平方向在樹脂包 封體7的範圍内延伸。因此，與上述實施例相比，相對於 樹脂包封體7的底面積SA’可提升晶片搭載用内部導腳i 的面積SB的比例。如此，即使對各内部導聊！至3施以 · . 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 12 311883 經濟部智慧財產局員Η消費合作钍印-¾ A? ____B7______ 五、發明說明（13 ) 變形結構，也可提升散熱性。 再者，於第4實施例之半導體裝置S4中，半導體^ 片5係位於樹脂包封體7内上部之構造。因此，在樹月旨包 封體7内的連接導腳】4與上述第3實施例之半導體裝置 S3相比’長度較長。藉此，被折彎的連接導腳14的長户 與第3實施例之半導體裝置S3相比，具有足夠的長度， 且其長度可使晶片搭載用内部導腳j的表面積增大， 、 並可 提升散熱性。 其次’參照第7圖至第9圖加以說明。此等圖，总 ,. 保依 據本發明第5實施例圖式半導體裝置S5。本實施 』< 平導 體裝置S5中’與上述第1至第4實施例之半導體裝置s】 至S4相比’半導體晶片、晶片搭載用内部導 ° 久日日片 連接用内部導腳的數目不同。 本實施例之半導體裝置S5係具備：由二極體構成的 第1丰導體晶片2 1、以及由晶體管構成的第2半導、 租日日片 &第1半導體晶片2]係搭載於第】晶片搭載用内部導腳 24的一端所形成之偏矩形的晶島34上。 另一方面，第2半導體晶片22則搭戴於第2晶片抖載 用内部導腳26的一端所形成之偏矩形的B i j a日島-)6上=晶島 36係沿著樹脂包封體7的長邊方向延伸A , 心叩碭長矩形戏偏長矩 形 各晶島3 4 . j 6係在樹脂？2,封體7内被配置於同一平 如此可使第】以及第〗本導體晶片並設於同...平 :.;3 把 (請先閱讀背面之;i意事項再填寫本頁}
I ' — II 線— 45927 9 A7 ----- B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14 ) 將第1晶片搭載用内部導腳25連接於第1半導體晶片 21的上面。具體來說，在第1晶片搭載用内部導腳25的 一端形成偏矩形的平坦部25a。平坦部25a以重疊之方式 配置於第1半導體晶片21的上方，同時介由第1半導體晶 片21的上面和凸塊而連接電力。 將第2晶片連接用内部導腳27以及第3晶片連接用内 部導腳28連接於第2半導體晶片22的上面。具體來說， 在第2晶片連接用内部導腳27的一端形成偏矩形的平坦部 2 7a °平坦部27a係以重疊之方式配置於第2半導體晶片 22上面約一半的領域。平坦部27a係介由第2半導體晶片 22的上面和凸塊37來連接電力。 此外，第3晶片連接用内部導腳28的一端形成有平坦 邻28a。平坦部28a係以重疊的方式配置於苐2半導體晶 上面中之與上述領域不同之一半的領域。平坦部28a 係”由第2半導體晶片22的上面和凸塊38來連接電力。 接著各半導體晶片21、22以及各内部導腳24至28 係藉由環氧樹脂等封裝，並形成長矩形樹脂包封體7。 將各内部導腳24至28的另一端側折彎，並使其分別 連接於從樹脂包封體7朝外部露出之外部導腳Μ至Μ。 使上述第i晶片搭載用内部導腳Μ以及第r晶片連接用内 部導腳25與從樹脂包封體7的長邊方向一端部sa附近的 兩侧面Sc朝外部露出之外部導腳29、3〇相連接。此外， 將第2晶片搭載用内部導腳26以及第2晶片連接用内部導 」^別與從樹脂包封體7的長邊方向一端部汕附近的 本紙張尺 準(CNS>A4 規辂______ ώ < u Λ J I - s 311883 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂-------I -線 A7 A7 ^濟部智慧財產局員工消費合竹社^". 五、發明說明（15 ) 兩側面Sc朝外部露出之外部導腳I”相連接 腳33係從外部導腳3〇以及外料腳Μ之間的側^導 外部露出。 C朝 另外上述第1晶片搭载用内部導腳24相當於二極 的陽極端子。第1晶K^ 弟 曰片連接用内部導腳25相當於二極體 陰極端子。此外1 2晶片搭載用内部導腳％係相當於雷 晶體f的集極端子。第2晶片連接用内部導腳27係相當於 曰曰體&的基極端子。而第3晶片連接用内部導腳Μ則分別 相當於電晶體的射極端子。 '根據上述半導體裝置S5，係採用無導線構造：將各半 導體晶片21、22分別搭載於各晶島34、36。接著，在各 丰導體晶片2】' 22上面連接各晶片連接用内部導腳25、 27、28〇士卜外，b φ a曰島34係具有足夠的面積以供搭載第1 半導體晶片2 1。 另 方面，晶島3 6之形狀係偏長矩形。因此，兩晶島 34、36係整體在平視面下沿著樹脂包封體7的長邊方向延 伸為長矩形或偏長矩形„更具體地說，兩晶島34、36之整 肢在平視面下’約形成佔樹脂包封體7全部底面積的50% 以上」因此，可謀求將兩晶島34、36之面積擴大，並且不 管是通過各内部導腳24至28，亦或是通過與各内部導腳 ~ 4至〜S相連接之樹脂包封體7 ’均有將由第】以及第2 半導體晶片，22所發出的熱氣排放至外部的效果： k外習知之構造令若將各Λ部導脾配置於同平 一.1._在^置複教件车導體晶片時沿著私面方向會造成 裝--------訂---------線 "'靖先閱讀背面v;i意事項再填寫本頁> A7 B7 459279 五、發明說明（16 ) 半導體裝置s的擴大。但是，如上所示，若採用無導線構 造，則可遏止裝置朝平面方向擴大，並能在樹脂包封體7 内，配置複數件半導體晶片2 1、22。如此，可實際地縮小 半導體裝置S5本體的大小。 第10圖以及第11圖係依據本發明第6實施例之半導 體裝置S6的内部構造圖。本實施例之半導體裝置S6中， 分別具備有由二件電晶體構成的第1以及第2半導體晶片 4 1、42 ’而二件電晶體的射極端子係共用使同一個端子。 第1半導體晶片41係搭載於第1晶片搭載用内部導腳 43的一端所形成之偏矩形的晶島5 1上。晶島5 1係沿著樹 脂包封體7的長邊方向延伸為長矩形或偏長矩形。 另一方面，第2半導體晶片42係搭載於第2晶片搭載 用内部導腳45的一端所形成之偏矩形的晶島52上。晶島 5 2係沿著樹脂包封體7的長邊方向延伸為長矩形或偏長矩 形。 各晶島51、52係在樹脂包封體7内被配置於同一平面 上，而且讓晶島51、52彼此的端部靠近而並設。藉此，可 使第1以及第2半導體晶片41、42並設於同一平面上。 將第1晶片連接用内部導腳44連接於第j半導體晶片 41的上面。具體來說，在第！晶月連接用内部導腳料的 一端形成有偏矩形的平坦部44a。平垣部44a係以重疊之 方式配置於第i半導體晶片41的上方，同時，分別介1由第 1半導體晶片41的上面和凸塊53來連接電力c 將第2晶片連接用内部導腳46連接於第2半導體晶片 ^紙張尺度適用中國國家標準（CNS)A4規格（21〇_x 297公釐） 311883 ------------- --------^---------r {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 16 A7 _B7_ 五、發明說明（17 ) 42的上面。具體來說，在第2晶片連接用内部導腳46的 一端形成有偏矩形的平坦部4 6 a。平坦部4 6 a係以重疊之 方式配置於第2半導體晶片42的上方，同時介由第2半導 體晶片42的上面和ώ塊54來連接電力。 將第3晶片連接用内部導腳47連接於兩半導體晶片 41、42的上面。具體來說，在第3晶片連接用内部導腳47 的一端形成有偏矩形的平坦部4 7 a。平坦部4 7 a係以重疊 之方式配置於各半導體晶片41 '42的上方，並介由凸塊 55、56來連接電力，俾使橫跨在此等與各半導體晶片4 1、 4 2上面。亦即，如上所述，各件晶島5〗、5 2係在樹脂包 封體7内被配置於同一平面上。因此，在第1以及第2半 導體晶片4 1、42亦並設於同一平面上之結果下，使位於其 上面之第3晶片連接用内部導腳4 7可以橫跨兩丰導體晶片 41、42之方式連接。 另外，第1晶片搭載用内部導腳43係相當於一側之電 晶體的集極端子。第1晶片連接用内部導腳44相當於基極 端子。而第2晶片搭載用内部導腳4 5則相當於另一側之晶 體管的集極端子=第2晶片連接用内部導腳46則相當於基 極端子。而第3晶片連接用内部導腳4，係相當於一惻以及 另一惻之電晶體管的射極端子。亦即，在本第6實施例中， 利用苐3晶片連接用内部導腳4 7可使兩電晶體的射極端子 共通化·; 根據上述構造·各晶島Μ2係形成偏長矩形'因此， 兩晶島Μ ^ 2 .之整體在工視面下涂：¾著樹腊包封體"的長 ____ _ ·^ ·|π ..丄·」u-_ a —Η*··ι ^^·<ΤΠΤΙ-----~~ —m 1 I — nf.irahl-· ΙΙΙΙ·_Ι I 11 ill· I · I I .Ί.Ι.ι II 1 "~~ΐ ΐ、沒.:¾ 牢 ώ 蒂阐家嘌弟規格：::卞；5 (請先間讀背面之注意事項再填寫本頁) 丨裝------------訂---------線------- 經濟部智慧財產局員工消費合作社印^ ϋ ·---- -1» — - ------ fn -1--- I ! 45927 9 A7 B7 五、發明說明（,8 ) 邊方向延伸為長矩形或偏長矩形。因而，與上述實施例相 同，可謀求將兩晶島51、52之面積擴大。此外’可將半導 體晶片41、42所發出的熱氣有效地排放至外部。並且，若 採用上述之無導線構造’也可收納例如由口徑約〇 之 半導體晶片所構成之兩件電晶體。 再者’因藉由共用晶體管的射極端子，可減少在半導 體裝置S6外部露出的端子數，所以可削減零件成本。另 外，上述半導體裝置S6中，2件晶體管共用的端子並不受 限於射極端子’集極端子或是基極端子也可適用。 第12圖以及第1 3圖係依據本發明第7實施例之半導 體裝置S7的内部構造圖。本實施例之半導體裝置S7中， 與第6實施例之半導體裝置S6相同，係分別具備由二件 電晶體構成的第1以及第2半導體晶片61、62。第1以及 第2半導體晶片61、62係以上下面相反之方式配置於樹脂 包封體7内。 第1半導體晶片61係搭載於在第1晶片搭載用内部導 腳64的一端所形成且沿著樹脂包封體7的長邊方向延伸為 長矩形或偏長矩形狀之偏矩形的晶島7 1上。晶島7 1係配 置於樹脂包封體7的下面附近》 在第1半導體晶月61上面’將在第1晶片連接用内部 導腳65以及第2晶片連接用内部導腳66 —端分別形成之 平坦部65a、66a，係以重疊之方式配置於半導體晶片61 的上方。平坦部65a、66a係分別介由半導體晶片61的上 面和凸塊73、74來連接電力。 (請先閱讀背面之注意事項再填寫本頁) 裝----I---訂----------綠 緵濟部智慧財產局員x消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規柊（210 X 297公釐） 18 311883 五、發明說明
乃曲，第2半導體晶片62 係搭載於第2晶片搭卖 用Pv腳67 —端所形成 ^ m 硬形晶島72上。坌1 a 拾載用内部導腳67的晶島 第2晶月 面附近。本第7實施财4 脂包封體7的』 72的_* 對於半導體Μ 62之晶島 72的搭載方向，與半導體晶 島 ^ 丄之日日島71的搭巷太心丁 同。亦即，半導舻Sj;；M总 《戰方向不 m 係以晶粒焊接⑷ebGndlng)等方 式連接於晶島7 1的上面。而半導體B # Μ 3曰片62則以晶叙焊接 等方式連接於晶島72的下面。 试 將第3晶片連接用内部導腳68以及第4晶片連接用内 部：腳69以電力連接於第2半導體晶片62的下面。亦即， 在3曰片連接用内部導腳68、69的一端形成平坦部68&、 69“ +坦部68a、69a係以重疊之方式配置於半導體晶尸 6 2 ^7 '下面，並且介由凸塊75、76以電力連接於半導體晶 片62的下面。 各内部導腳64至68係分別連接於露出在樹脂包封體 7外部之外部導腳29至33。第4晶片連接用内部導腳69 像與從外部導腳29以及外部導脚3 1.之間的側面Sc延伸至 外部之外部導腳70相連接。 另外，第丨晶片搭載用内部導腳64係相當於另—件電 晶體的集極端子。第1晶片連接用内部導腳65係相當於基 極端子。第2晶片連接用内部導脚66係相當於射極端子，， 第2晶片搭載用内部導腳67係相當於另一件電晶體的集極 端1 '第J晶片連接用巧部導腳6 8則相當於基極端子而| 第〗4片連接甲内部導卿㈣則相當於射極端子 ,™：^------ --------------------- ....,:s κ ?m.;w 坟 Μ...梦 u} Vlm -1 A7 ^ 459279 _____B7_____ 五、發明說明（20 ) 在此第7實施例之半導體裝置S7中，各半導體晶片 61、62以上下面相反之方式配置於樹脂包封體7内。因此， 各晶島71、72之整體係在平視面下沿著樹脂包封體7的 長邊方向延伸為長矩形或偏長矩形。因而，與上述第6實 施例之半導體裝置S6相同，可謀求將兩晶島7 i、72之面 積擴大’並且可將各丰導體晶片61、62所發出的熱氣有效 地排放至外部。 再者’根據此第7實施例之半導體裝置S7，晶島7 1 係配置於樹脂包封體7的下面附近。而晶島72則配置於 樹脂包封體7的上面附近。因此，各半導體晶片61、62 變成上下分離配置於樹脂包封體7内。因而，與將内部導 腳64至69偏離配置於樹脂包封體7内之構造相比，可提 升半導體晶片61 ' 62之各晶片搭載用内部導腳64、67的 放熱性。 如以上所述’第5至第7實施例之半導體裝置S5至 S7中’藉由利用内部導腳將半導體晶片從上下方向插入之 立體構造，具有良好的放熱性，且具備複數件半導體晶片^ 另外，樹脂包封體7内所設置之半導體晶片數並不限於2 件，也可配置2件以上之數量。此外，為了與半導體晶片 數量相對應，從半導體裝置S5至S7朝外部露出之端子 數’係也可具有2個端子或7個端子。 其次’簡單說明上述第7實施例之半導體裝置S7的 製ie方法。例如第14圖所示，上述半導體裝置S7的製造 過程中’針對朝特定方向延伸之長尺狀且由銅構成的薄板 .f<--------ίτ---------姨 ί請先閲讀背面之江意事項與填寫本 經濟5,'智慧財產局員工消費合作社印製 本紙張尺度剌令國國家 297公釐） 20 311883 /Η 智 財 產 局 費 合 i '發明說明（21 ) 1 %以沖壓加工。之後’藉由施行特定的格式加工形成 =内部導腳…69以及外部導腳2”33原型構成的部 乃D在此情況，各晶片搭載用内部導腳64、67，1 41^ , -*、^0 部 成具儀有矩形晶島71、72 ,另外，圖中82係傳送孔。、 接著，使用接著劑將半導體晶片61、62黏 2 7 1 分曰日島 7一的上面。然後.在半導妒 ^^ #干等體日日片61、62的上面形 例如由Ag構成的凸塊73至76，並使其成長。 之後’係如第】5圖所示’沿著薄板81的長邊方向— 點虛線反折的線u，以反轉轴為中心使薄板si的單二 :轉。藉此’半導體晶片62之凸塊75、？6係連接 連接用内部導腳68、69的各平却以 )合十坦部68a、69a。同樣地， 也將半導體晶片61的*塊73、 4逑接於日日片連接用内部 ^65、66的各平坦部65a、^另夕卜’上述單片 大小係經過事先設定而形成，俾使供㈣W Μ. 導體晶片61、62介由各凸塊π夺、众 甩u至76適切地連接於各平扭 部 65a、66a、68a、69a。 ~~ 其次’使用特定的模JL，敍I从 、 耗由熱固性樹脂對各半導體 晶片6 b 62、以及各内部導腳64 J 主6 9進仃包封，以形成 樹脂包封體7。接著，對露出外邮—λ ^ 路®外部之各外部導腳29至υ、 以及70施以銲劑電鍍，經過 于、連知等不需要部位的程 序·可得到如第1 2圖以及第η 弟13圖所示之半導體裝置S7... 如此 '藉由將薄板81的垔u ^早巧'返折.使半導體晶片 6卜Μ能夠精破地黏接於各内 V ^Sp 6 > - ο 6 · 6 8 6 Q ^ ： 郎 Ma. 3 外 … 丨述方法可適用於. (請先閱讀背面之；ttf意事項再填寫本頁) --裝 -----訂---------線1 ...¾ 經濟部智莛財產局員工消費合作社印製 ”4 592/9 A7 —--— 防____ 五、發明說明（22 ) 述第1至第6實施例之半導體裝置S1至S6。 當然’本發明之範圍並不受限於上述之實施例。例如， 半導體晶片就不限定於上述二極體或電晶體。此外，二極 體的種類可採用開關二極管或肖特基勢壘二極體（sch〇ttky barrier diode)，且並不限定於此者。另外，電晶體也可採 用MOS FET或雙極性電晶體，同樣地亦無任何限定。 【圖式之簡單說明】 苐i圖為依據本發明第1實施例之半導體裝置内部構 造圖。 第2圖為第1圖所示之觀看半導體裝置的π—π方向 内部構造圖。 第3圖為用以對於樹脂包封體的底面積來說明晶片搭 載用内部導腳之面積比例說明圖。 第4圖為依據本發明第2實施例之半導體裝置内部構 造圖。 第5圖為依據本發明第3實施例之半導體裝置内部構 造圖。 第6圖為依據本發明第4實施例之半導體裝置内部構 造圖。 第7圖為依據本發明第5實施例之半導體裝置斜視 圖。 第8圖為第7圖所示之觀看半導體裝置的vm—VIII 方向内部構造圖。 第9圖為第7圖所示之觀看半導體裝置的ϊχ_ιχ方向 Ί ---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規巧72_】0 χ挪公餐） 22 311883 A7 經^部智慧財產局3工.^費合'^:·"^^ ----------------B7____ 五、發明說明（23 ) 剖視圖。 第圖為依據本發明第6實施例之半導體裝置的内部 構造圖。 第圖為第10圖所示之觀看半導體裝置的x〖—XI 方向剖視圖。 第1 2圖為依據本發明第7實施例之半導體裝置的内部 構造圖。 第13圖為第12圖所示之觀看半導體裝置的xm一 ΧΙΙΙ方向剖視囷. 第14圖為第12圖所示之半導體裝置製造方法明示圖。 第]5圖為第1 2圖所示之半導體裝置製造方法明示圖a 第16圖為表示習知之半導體裝置斜視圖。 第17圖為第16圖所示之觀看半導體裝置的χνπ — XVII方向内部構造圖。 第18圖為第16圖所示之觀看半導體裝置的χνιπ-. X V UI方向内部構造圖。 [元件符號說明] ]、2、3、24、25、26、27、28、43、44、内部導腳 45 46、47、64、65、66 ' 67、68、69、 91 ' 92 - 93 平坦部 晶島 丰導體晶片 凸塊 (請先閒讀背面之注意事項再填寫本頁) --裝--------訂i 線丨丨 一a - 3a' 25a、27a、28a、44a、46a.、65a ' 66a > 68a. ' 69a 4 ' 3 4 - 3 6 ' 5 1 5 2 、 7 } η ί . 94 5.-95 '— 3Π8Η- 459279 A7 B7 五、韻^明說明（24 7 6 11 14 21 22 81 82 83 S、 12 ' 13 ' 29 ' 30 ' 31 ' 32 ' 33 ' 70 41 42 61 62 S1 至 S7 外部導腳 連接導腳 第1半導體晶片 第2半導體晶片 薄板 傳送孔 單片 半導體裝置 經濟部智慧財產局員工消費合作社印*1- -----------' ---------訂'---------- 0,--------- (請先閱讀背靣之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 24 31T8R1

Claims (1)

  1. 六、申請專利範圍 i.—種半導趙裝i，其特徵為具備：半導體晶片、搭_ 半導體晶片之晶片搭載用内部導腳、在上述丰導體晶月 上面以電力連接之晶片連接用内部導腳、以及包封上述 丰導體晶片和上述各内部導腳，同時，平視面為長矩形 之樹脂包封體； 而上述晶片搭載用内部導腳的端部m 上 ，述樹脂包封體的長邊方向延伸為長矩形或偏長矩形。 -.如申請專利範圍第】項之半導體裝置 曰u 中’平視面之 上述曰日片搭載用内部導腳的面積， 封體底面積約5嶋上。 ^胃^述_包 3. 如申請專利範圍第w之半導體裝置，其 體晶片係搭載於朝上述樹脂包 ' Γ诚a Η杖恭m 骚的長邊方向延伸之 龙日日片搭載用内部導腳的中間部。 4. 如申請專利範園第丨項之半導體裝置，| 搭載用内部導腳之端部以外 Ί ’上述晶片 之寬度相等。 見度，你形成與上述端部 5 -種半導體裝置，其特徵為具潰：帛 晶片、分別搭載上述各半導體晶片之 卜f 搭載用内部導腳、在上述各 以及第2晶片 i去接.之迠叙W 體日日片上面分別以電； &接之複數件晶片連接用内部導腳' 導體3 乂及包封上述各Jj 導體3日片及上述各内部導腳，同時 之樹脂包封體而 +視面為長矩形乐 …上為晶片搭載用㈣導腳的端部整 面卜士著丄述樹脂包封體的長邊方士蝻] 'ΞΓ^τ-Τ~-____ι 一，延净為長矩形或 ·* .ΛΊ. — ...........---------- - --1- —- „| | , , ϋ 規终 r?Ki，29?公Ί ____. uim ABaD 45927 9 六、申請專利範圍 偏長矩形。 6,如申請專.利範圍第5項之半導體裝置，其中，上述晶片 搭載用内部導腳的端部整體，係在平視面下其面積約佔 上述樹脂包封體底面積的50%以上。 7-如申請專利範圍第5項之半導體裝置，其中，上述各晶 片搭載用内部導腳之端部係配置於同—平面上’藉此， 上述各半導體晶片係並設於上述樹脂包封體内。 8. 如申請專利範圍第5項之半導體裝置，其中’上述晶片 連接用内部導腳之任一端部，係以橫跨第丨以及第2半 導體晶片上面之方式配置，藉此，可使上述各半導體晶 片之兩上面相互連接。 9. 如申請專利範圍第5項之半導體裝置，其中，上述各半 導體晶片係以上下面相反之方式配置於上述樹脂包封 體内； 上述第1晶片搭載用内部導腳的端部，係配置於上 述樹脂包封體的下面附近； 上述第2晶片搭載用内部導腳的端部，係配置於上 述樹脂包封體的上面附近。 I — — — II1IIIIJ^·--- I — — II ^ < I ----- ---> I (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印制农 本紙張尺度適用+國國家標準（CNS〉A4規格<210 χ 297公釐） 26 mm
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
JP4646480B2 (ja) * 2002-02-27 2011-03-09 三洋電機株式会社 半導体回路収納装置
JP2004349347A (ja) 2003-05-20 2004-12-09 Rohm Co Ltd 半導体装置
JP4246598B2 (ja) * 2003-10-22 2009-04-02 三菱電機株式会社 電力用半導体装置
JP4435050B2 (ja) 2005-05-24 2010-03-17 パナソニック株式会社 半導体装置
US8334583B2 (en) * 2005-07-20 2012-12-18 Infineon Technologies Ag Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component
US20070075419A1 (en) * 2005-09-06 2007-04-05 Denso Corporation Semiconductor device having metallic lead and electronic device having lead frame
US7927359B2 (en) * 2005-10-06 2011-04-19 Paradigm Spine, Llc Polyaxial screw
JP4353935B2 (ja) * 2005-11-07 2009-10-28 Ｎｅｃエレクトロニクス株式会社 リードレスパッケージ型半導体装置
US8288200B2 (en) * 2005-11-30 2012-10-16 Diodes Inc. Semiconductor devices with conductive clips
JP2008140936A (ja) * 2006-11-30 2008-06-19 Toshiba Corp プリント基板
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
KR100917600B1 (ko) * 2007-12-12 2009-09-17 한국전자통신연구원 금속-절연체 전이 소자 및 그 패키지 방법
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8866004B1 (en) 2009-06-09 2014-10-21 Amkor Technology, Inc. Frame interconnect for concentrated photovoltaic module
US8841547B1 (en) 2009-10-09 2014-09-23 Amkor Technology, Inc. Concentrated photovoltaic receiver package with built-in connector
US8866002B1 (en) 2009-11-25 2014-10-21 Amkor Technology, Inc. Through wafer via structures for concentrated photovoltaic cells
US9362437B1 (en) 2010-06-14 2016-06-07 Amkor Technology, Inc. Concentrated photovoltaic receiver module with improved optical light guide assembly
US8809677B1 (en) 2010-07-02 2014-08-19 Amkor Technology, Inc. Molded light guide for concentrated photovoltaic receiver module
US8552517B1 (en) 2010-09-14 2013-10-08 Amkor Technology, Inc. Conductive paste and mold for electrical connection of photovoltaic die to substrate
US8502361B1 (en) 2010-12-09 2013-08-06 Amkor Technology, Inc. Concentrated photovoltaic receiver package with stacked internal support features
JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
JP2013222714A (ja) * 2012-04-12 2013-10-28 Denso Corp 半導体装置の製造方法
JP6094592B2 (ja) 2012-10-01 2017-03-15 富士電機株式会社 半導体装置とその製造方法
JP6495322B2 (ja) * 2014-03-31 2019-04-03 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． Ｉｃダイ、超音波プローブ、超音波診断システム及び方法
CN106684152A (zh) * 2017-01-11 2017-05-17 山东天岳晶体材料有限公司 一种散热型场效应管

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1149604A (en) * 1968-03-08 1969-04-23 Standard Telephones Cables Ltd Semiconductor devices
JPS60101958A (ja) * 1983-11-08 1985-06-06 Rohm Co Ltd ダイオ−ド装置の製造方法
FR2647549B1 (fr) 1989-05-23 1993-06-18 Inst Francais Du Petrole Procede et dispositif pour mesurer des qualites d'un fluide polyphasique
JP2512441Y2 (ja) * 1989-07-11 1996-10-02 ローム 株式会社 合成樹脂封止型半導体装置
JPH04134857A (ja) 1990-09-27 1992-05-08 Toshiba Corp 半導体記憶装置
JPH04134857U (ja) * 1991-06-07 1992-12-15 日本電気株式会社 表面実装型半導体装置
JP2941523B2 (ja) * 1991-10-25 1999-08-25 ローム株式会社 半導体装置
JPH06216308A (ja) * 1993-01-14 1994-08-05 Mitsubishi Electric Corp 樹脂封止型半導体装置
US5821611A (en) 1994-11-07 1998-10-13 Rohm Co. Ltd. Semiconductor device and process and leadframe for making the same
JPH08162580A (ja) 1994-11-30 1996-06-21 Rohm Co Ltd 半導体装置
JP3469332B2 (ja) 1994-11-07 2003-11-25 ローム株式会社 半導体装置の構造
JPH08148621A (ja) * 1994-11-24 1996-06-07 Rohm Co Ltd 半導体装置
JPH08186217A (ja) 1994-12-28 1996-07-16 Rohm Co Ltd 半導体装置
JPH08236672A (ja) * 1995-02-28 1996-09-13 Rohm Co Ltd リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法
US5530284A (en) * 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
JP3388056B2 (ja) 1995-03-28 2003-03-17 ローム株式会社 半導体装置
US5814884C1 (en) * 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US6420779B1 (en) * 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same

Also Published As

Publication number Publication date
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