JPH08236672A - リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法 - Google Patents

リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法

Info

Publication number
JPH08236672A
JPH08236672A JP3950795A JP3950795A JPH08236672A JP H08236672 A JPH08236672 A JP H08236672A JP 3950795 A JP3950795 A JP 3950795A JP 3950795 A JP3950795 A JP 3950795A JP H08236672 A JPH08236672 A JP H08236672A
Authority
JP
Japan
Prior art keywords
terminals
islands
lead frame
lead
semiconductor electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3950795A
Other languages
English (en)
Inventor
Tatsuyasu Suzuki
達康 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3950795A priority Critical patent/JPH08236672A/ja
Publication of JPH08236672A publication Critical patent/JPH08236672A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

(57)【要約】 【目的】 同一形状のリードフレームを用いて種々の配
線パターンを網羅することにより、低コストで多種多様
な部品に対応し得るリードフレームを用いて面実装パッ
ケージ半導体電子部品を作製する。 【構成】 都合６本のリード端子１６ａ〜１６ｆを一対
ずつ対向して並列配置し、各対の端子間に共通のアイラ
ンド１８ａ〜１８ｃを一体形成してなるリードフレーム
１１を用い、このリードフレーム上に半導体チップ２０
を実装するに先立って、製造対象となる部品に適合する
ように、アイランド１８ａ〜１８ｃ上の所要部位を打抜
加工によって切断し、切断後、アイランド１８ａ〜１８
ｃやリード端子１６ａ〜１６ｆの要不要部分を取捨選択
して、製造中の部品に適合するリードフレームを作製す
ることにより、チップ搭載部位の設定、リード端子の部
位及び本数に任意性をもたせて、多種多様な配線に対応
可能とする方法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば複数のダイオー
ド素子等により構成される回路部品等の半導体電子部品
のリードフレーム、特に多種多様な半導体素子間配線に
対応し得るリードフレーム、及びそのリードフレームを
用いた面実装パッケージ半導体電子部品の製造方法に関
するものである。
【０００２】
【従来の技術】図８及び図９は従来の６端子型面実装パ
ッケージ半導体電子部品の一例を示し、それぞれの図に
おいて、(Ａ)は素子の配線を、(Ｂ)は実装状態をそれぞ
れ示している。図８(Ａ)に示される第１の６端子電子部
品Ａは、並列接続された一対のダイオードＤ1、Ｄ2のア
ノードを個別に対応するリードＬ1、Ｌ2に接続するとと
もに、各ダイオードＤ1、Ｄ2のカソードを共通のリード
Ｌ3に接続した３端子構造Ｔを一対、点対称に組み合わ
せたものである。
【０００３】この場合、製造に際しては、図８(Ｂ)に示
すように、一端にアイランド１ａが形成されたリード端
子１と、一端に接続用パッド２ａが形成された一対のリ
ード端子２とにより構成される一対の３端子構造Ｔを点
対称に配置したパターンを長さ方向に連続して形成した
リードフレームが使用される。
【０００４】そして、製造工程では、各リード端子１の
アイランド１ａ上に一対のダイオード素子を構成するチ
ップ３をそれぞれダイボンディングするとともに、各チ
ップ３の電極と対応するリード端子２の接続用パッド２
ａ間にワイヤ４を用いてワイヤボンディングを施し、さ
らに図８(Ｂ)の想像線で示すように、これらチップ３と
リード端子１、２との接続部分を絶縁樹脂５により封止
し、最終的に各端子１、２の樹脂モールド部から外方に
突出した部分を曲げ成形するようにしている。
【０００５】一方、図９(Ａ)に示される第２の６端子電
子部品Ｂは、直列接続された３個のダイオードＤａ〜Ｄ
ｃのアノード及びカソードをそれぞれ個別に対応するリ
ードＬａ〜Ｌｃ、Ｌａ’〜Ｌｃ’に接続したものであ
る。この場合、製造に際しては、図９(Ｂ)に示すよう
に、一端にアイランド６ａが形成された３本のリード端
子６と、一端に接続用パッド７ａが形成された３本のリ
ード端子７とを互いに対向する状態で並列配置したパタ
ーンを長さ方向に連続して形成したリードフレームが使
用される。
【０００６】そして、製造工程では、各リード端子６の
アイランド６ａ上にそれぞれダイオード素子チップ８を
ダイボンディングするとともに、各チップ８の電極と対
応するリード端子７の接続用パッド７ａ間にワイヤ９を
用いてワイヤボンディングを施し、さらに図９(Ｂ)の想
像線で示すように、これらチップ８とリード端子６、７
との接続部分を絶縁樹脂１０により封止し、最終的に各
端子６、７の樹脂モールド部から外方に突出した部分を
曲げ成形するようにしている。
【０００７】このように面実装パッケージ半導体電子部
品は、端子数が同数の部品であっても、素子数や素子の
種類、あるいはパッケージ内の配線の態様により、リー
ドパターンが種々相違してくる。このため、従来では種
々のリードパターンが形成されたリードフレームを数種
類準備し、各種製品用に使い分けるようにしている。
【０００８】
【発明が解決しようとする課題】ところで、この種の面
実装パッケージ半導体電子部品は、従来より多種多様な
ものが商品化されており、しかも、将来的にも多様なニ
ーズに対処しなければならないため、これらの要請に対
応した種々のパターンのリードフレームが必要となる。
しかしながら、現状では上記各従来例からも明らかなよ
うに、一つのリードフレームでは配線が不可能な部品を
作製する場合、その部品に適合する新たなフレームを随
時、新規設計する必要が生じ、このため製造に要する時
間及びコスト上の不利があった。
【０００９】また、上記図８や図９に示したようなリー
ドパターンは、従来ではリードフレームを作製するに際
し、予め各リード端子１、２、６、７をそれぞれ独立し
たパターンとして打抜加工により形成したため、リード
フレームの打抜工程が必然的に少量多品種となり、これ
が製造効率の向上を図る際のネックとなっていた。
【００１０】本発明は、上記問題点を解決するためにな
されたもので、同一形状のリードフレームを用いて種々
の配線パターンを網羅することにより、低コストで多種
多様な部品に対応し得るリードフレームおよびそれを用
いた面実装パッケージ半導体電子部品の製造方法を提供
することを目的とするものである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明のリードフレームは、チップ接続用アイランド
数、端子数及び配線パターンがそれぞれ相違する複数の
面実装パッケージ半導体電子部品に共通に使用可能であ
って、前記複数の面実装パッケージ半導体電子部品中の
最多アイランド数及び最多端子数と同数のアイランド数
及び端子数を有し、且つ、各アイランドと対応する端子
間および／または各アイランド間をそれぞれ任意の切断
可能域を挟んで一体に連続形成してなるものとしてい
る。
【００１２】また、上記構成のリードフレームを使用し
た本発明の面実装パッケージ半導体電子部品の製造方法
は、製造工程中において、前記リードフレーム上に半導
体チップを実装するに先立って、製造対象となる面実装
パッケージ半導体電子部品に適合するように、前記リー
ドフレームの所要の切断可能域を打抜加工によって切断
し、切断後、該リードフレームのアイランドおよび／ま
たはリード端子の要不要部分を取捨選択して、前記製造
中の面実装パッケージ半導体電子部品に適合するリード
フレームを作製するものとしている。
【００１３】
【作用】上記構成のリードフレームを用いた製造方法に
よると、製造対象となる面実装パッケージ半導体電子部
品に対応して、リードフレーム中の切断可能域を選択し
て打ち抜くことにより、該部品に適合する単一または複
数部位に半導体チップを搭載するためのアイランドを形
成するのであり、このように半導体チップの搭載部位の
設定に任意性をもたせて、多種多様な配線に対応可能と
なる。また、リード端子を切断することにより、リード
端子の部位及び本数も製造対象となる部品に適合するも
のとすることができる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本実施例方法により作製可能な面実装
パッケージ半導体電子部品の一例を示している。この図
に示す部品は前掲の図８(Ａ)に示した６端子電子部品Ａ
と実質的に同等の構成を有するものであって、並列接続
された一対のダイオードのアノードを個別に対応するリ
ードに接続するとともに、各ダイオードのカソードを共
通のリードに接続した３端子構造を一対、点対称に組み
合わせたものである。なお、具体的構成については、後
述する。
【００１５】図２は本実施例に係るリードフレームを示
している。このリードフレーム１１は図１に示した電子
部品は勿論のこと、３端子〜６端子までの諸種の配線パ
ターンに対応して使用可能なもので、チップ接続用アイ
ランド数、端子数が区々の複数の面実装パッケージ半導
体電子部品中の最多アイランド数及び最多端子数と同数
のアイランド数及び端子数を有している。
【００１６】すなわち、このリードフレーム１１は長尺
に形成されたフレーム本体１２の幅方向両側に一定ピッ
チで多数の矩形状位置決め突起１３、送り孔として機能
する方形状のスプロケットホール１４が形成されている
とともに、各対のスプロケットホール１４間にリードパ
ターン１５が形成されており、打抜加工によって金属薄
板材から成形されるものである。
【００１７】リードパターン１５は両端がフレーム本体
１２とつながる複数本(図では６本)のリード端子１６ａ
〜１６ｆを一対ずつ一体形成した形態で、フレーム本体
１２の長さ方向に並ぶスリット状の打抜孔１７ａ〜１７
ｄを介して配列したものである。また一体形成された各
一対のリード端子１６ａ、１６ｂと１６ｃ、１６ｄと１
６ｅ、１６ｆ間にはそれぞれ、アイランド１８ａ〜１８
ｃが両端子に共通に形成されており、さらにフレーム本
体１２の長さ方向両端のアイランド１８ａ、１８ｃの２
箇所には切断の際の外側部分であることを示す認識用切
欠１９ａ〜１９ｄが必要に応じて形成されている。な
お、本実施例ではこの認識用切欠１９ａ〜１９ｄは切断
可能域に対応する部位に設定されている。
【００１８】次に、図２に示すリードフレーム１１を用
いて図１に示す面実装パッケージ半導体電子部品を製造
する方法について説明する。なお、図示してはいない
が、この部品製造ラインには、リードフレーム１１のア
イランド１８ａ〜１８ｃに設定された切断可能域、具体
的にはフレーム本体１２の長さ方向で互いに対向する認
識用切欠１９ａ、１９ｃ間及び１９ｂ、１９ｄ間に亙る
アイランド上の帯状域を任意に切断可能な打抜機が設置
されているものとする。
【００１９】まず、リードフレーム１１を成形上記部品
製造ライン上に連続供給し、打抜機によって所要の切断
可能域を切断する。この切断工程は後述するチップ２０
のボンディング工程の直前に設定されている。また、該
切断工程におけるリードフレーム１１の切断箇所はコン
ピュータ等により構成される打抜機の制御装置に予め記
憶させることができる。
【００２０】本実施例では、図３の打ち抜き後の状態図
に示すように、リード端子１６ａ、１６ｂと１６ｃ、１
６ｄを認識用切欠１９ｂに沿って切断するとともに、リ
ード端子１６ｅ、１６ｆを認識用切欠１９ｃに沿って切
断することにより、アイランド１８ａからリード端子１
６ａ側にチップ搭載用アイランド部１８ａ1を、該アイ
ランド１８ａからリード端子１６ｂ側に接続用パッド部
１８ａ2をそれぞれ作成し、また、アイランド１８ｂか
らリード端子１６ｃ、１６ｄ側にそれぞれ接続用パッド
部１８ｂ1、１８ｂ2を作成し、さらに、アイランド１８
ｃからリード端子１６ｅ側に接続用パッド部１８ｃ
1を、該アイランド１８ｃからリード端子１６ｆ側にチ
ップ搭載用アイランド部１８ｃ2をそれぞれ作成してい
る。
【００２１】この場合、リードフレーム１１はアイラン
ド１８ａ〜１８ｃの各１箇所を短い線分状に切断するだ
けで済むので、切断後、通常行われているフレームのオ
イル洗浄を行わなくてもよく、その分、製造工程におけ
る時間、コストを節約することができる。
【００２２】以上のようにして、所望のパターンに切断
されたリードフレーム１１上には、図４に示すように、
一対のダイオード素子を構成するチップ２０を２個搭載
する。すなわち、アイランド部１８ａ1及び１８ｃ2上に
はそれぞれ一対のダイオード素子を構成するチップ２０
のカソード電極側を、打抜機の直後に配設されているダ
イボンディング機によってダイボンディングを施す。
【００２３】次いで、アイランド部１８ａ1上のチップ
２０の各アノード電極と、リード端子１６ｂの接続用パ
ッド部１８ａ2、及びリード端子１６ｄの接続用パッド
部１８ｂ2との間にワイヤボンディング機によってワイ
ヤボンディングを施す。同様に、アイランド部１８ｃ2
上のチップ２０の各アノード電極と、リード端子１６ｃ
の接続用パッド部１８ｂ1、及びリード端子１６ｅの接
続用パッド部１８ｃ1との間にワイヤボンディングを施
す。２１はボンディング用ワイヤである。
【００２４】さらにその後、各リード端子１６ａ〜１６
ｆの基部を含むチップ２０との接続部分を絶縁樹脂２２
により封止し、最終的に各端子１６ａ〜１６ｆのフレー
ム本体１２との接続端部を切断したうえで、これらの端
子１６ａ〜１６ｆの樹脂モールド部から外方に突出した
部分を曲げ成形することにより、図１に示す部品を得て
いる。
【００２５】図５及び図６は、上記構成のリードフレー
ム１１の打抜部位を変更して、別仕様の面実装パッケー
ジ半導体電子部品を作製する場合を示し、図５はそのと
きのリードフレームの切断部位を、また、図６は切断後
の状態をそれぞれ示している。これらの図に示す部品は
３端子電子部品であって、一対のダイオードの各電極を
それぞれ個別に対応するリードに接続したものである。
【００２６】製造に際しては、図５に示すように、両側
のアイランド１８ａ、１８ｃをそれぞれ同一線上に存す
る認識用切欠１９ｂ、１９ｄに沿う斜線域ｈ1で切断
し、中央のアイランド１８ｂを認識用切欠１９ａ、１９
ｃを結ぶ直線と一致する斜線域ｈ2で切断し、さらに各
端子１６ａ〜１６ｆのフレーム本体１２との接続端部を
１点鎖線ｘに沿って切断する。
【００２７】そして、図６に示すように、アイランド部
１８ｂ4上にチップ２０がダイボンディングされるリー
ド端子１６ｄと、各々接続用パッド部１８ａ1、１８ｃ3
を有するリード端子１６ａ、１６ｅとの都合３端子のみ
残して、その他のリード端子１６ｂ、１６ｃ、１６ｆを
廃棄することにより、３端子のリードパターンを得てい
る。
【００２８】この場合、チップ２０の共通のカソード電
極をアイランド部１８ｂ4上にダイボンディングすると
ともに、各アノード電極を接続用パッド部１８ａ1、１
８ｃ3にワイヤボンディングし、さらに絶縁樹脂２２に
より接続部分を被覆することにより部品を完成させる。
【００２９】図７はさらに別の仕様の面実装パッケージ
半導体電子部品作製時のリードフレームの切断部位を示
している。この図に示す部品は前掲の図９(Ａ)に示した
６端子電子部品Ｂと実質的に同等の構成を有するもので
あって、直列接続された３個のダイオードのアノード及
びカソードをそれぞれ個別に対応するリードに接続した
ものである。
【００３０】この場合、リードフレーム１１の各アイラ
ンド１８ａ〜１８ｃを全て同一線上に存する認識用切欠
１９ｂ、１９ｄに沿う斜線域ｈ1で切断することによ
り、一端にアイランド部１８ａ1 、１８ｂ1、１８ｃ3が
形成された３本のリード端子１６ａ、１６ｃ、１６ｅ
と、一端に接続用パッド部１８ａ2 、１８ｂ2、１８ｃ4
が形成された３本のリード端子１６ｂ、１６ｄ、１６ｆ
とを互いに対向する状態で並列配置したリードパターン
を得ている。
【００３１】製造に際しては、各アイランド部１８ａ
1 、１８ｂ1、１８ｃ3上にチップ２０を搭載してダイボ
ンディングするとともに、各チップ２０を各々対応する
接続用パッド部１８ａ2 、１８ｂ2、１８ｃ4に接続し、
接続部分を絶縁樹脂で封止した後、各端子１６ａ〜１６
ｆのフレーム本体１２との接続端部を１点鎖線ｘに沿っ
て切断する。
【００３２】このように本実施例方法では、上記構成の
リードフレーム１１のアイランド１８ａ〜１８ｃ上にお
ける打抜部位を適宜変更することにより、チップ２０の
搭載部位の設定に余裕をもたせて、多種の配線に対応す
ることができるとともに、リード端子１６ａ〜１６ｆを
予め切断するようにした場合、３〜６端子の機種展開に
も対応可能となる。
【００３３】
【発明の効果】以上説明したように本発明方法では、チ
ップ接続用アイランド数、端子数及び配線パターンがそ
れぞれ相違する複数の面実装パッケージ半導体電子部品
中の最多アイランド数及び最多端子数と同数のアイラン
ド数及び端子数を有し且つ各アイランドと対応する端子
間および／または各アイランド間をそれぞれ任意の切断
可能域を挟んで一体に連続形成してなるリードフレーム
を使用している。したがって、元になるリードフレーム
が一種類であるため、スタンピング加工の金型も一種類
で足りることになる。
【００３４】また、製造工程中において、リードフレー
ム上に半導体チップを実装するに先立って、製造対象と
なる面実装パッケージ半導体電子部品に適合するよう
に、リードフレームの所要の切断可能域を打抜加工によ
って切断し、切断後、該リードフレームのアイランドお
よび／またはリード端子の要不要部分を取捨選択して、
製造中の面実装パッケージ半導体電子部品に適合するリ
ードフレームを作製するものであるので、半導体チップ
の搭載部位の設定に任意性をもたせて、多種多様な配線
に対応することができる。また、リード端子を切断して
取捨選択して使用することにより、リード端子の部位及
び本数も製造対象となる部品に適合するものとすること
ができる。
【００３５】このように本発明によれば、同一形状のリ
ードフレームを用いて種々の配線パターンを網羅するこ
とにより、低コストで多種多様な部品に対応することが
でき、製造効率及びコストダウンに優れた効果を発揮す
るものとなった。
【図面の簡単な説明】
【図１】 本発明方法が対象とする面実装パッケージ半
導体電子部品の一例を示す断面図。
【図２】 リードフレームを示す要部斜視図。
【図３】 リードフレームの所要の切断域を切断した状
態を示す要部斜視図。
【図４】 リードフレーム上に半導体チップを実装した
状態を示す斜視図。
【図５】 別仕様の面実装パッケージ半導体電子部品作
製時のリードフレームの切断部位を示す要部平面図。
【図６】 その切断後の状態を示す平面図。
【図７】 さらに別の仕様の面実装パッケージ半導体電
子部品作製時のリードフレームの切断部位を示す要部平
面図。
【図８】 従来の面実装パッケージ半導体電子部品の一
例を示す平面図。
【図９】 従来の面実装パッケージ半導体電子部品の他
の例を示す平面図。
【符号の説明】
１１ リードフレーム １５ リードパターン １６ａ〜１６ｆ リード端子 １８ａ〜１８ｃ アイランド ２０ チップ ２２ 絶縁樹脂

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 チップ接続用アイランド数、端子数及び
    配線パターンがそれぞれ相違する複数の面実装パッケー
    ジ半導体電子部品に共通に使用可能なリードフレームで
    あって、前記複数の面実装パッケージ半導体電子部品中
    の最多アイランド数及び最多端子数と同数のアイランド
    数及び端子数を有し、且つ、各アイランドと対応する端
    子間および／または各アイランド間をそれぞれ任意の切
    断可能域を挟んで一体に連続形成してなることを特徴と
    するリードフレーム。
  2. 【請求項２】 チップ接続用アイランド数、端子数及び
    配線パターンがそれぞれ相違する複数の面実装パッケー
    ジ半導体電子部品中の最多アイランド数及び最多端子数
    と同数のアイランド数及び端子数を有し且つ各アイラン
    ドと対応する端子間および／または各アイランド間をそ
    れぞれ任意の切断可能域を挟んで一体に連続形成してな
    るリードフレームを用いた面実装パッケージ半導体電子
    部品の製造工程中において、前記リードフレーム上に半
    導体チップを実装するに先立って、製造対象となる面実
    装パッケージ半導体電子部品に適合するように、前記リ
    ードフレームの所要の切断可能域を打抜加工によって切
    断し、切断後、該リードフレームのアイランドおよび／
    またはリード端子の要不要部分を取捨選択して、前記製
    造中の面実装パッケージ半導体電子部品に適合するリー
    ドフレームを作製することを特徴とする面実装パッケー
    ジ半導体電子部品の製造方法。
JP3950795A 1995-02-28 1995-02-28 リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法 Pending JPH08236672A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3950795A JPH08236672A (ja) 1995-02-28 1995-02-28 リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3950795A JPH08236672A (ja) 1995-02-28 1995-02-28 リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法

Publications (1)

Publication Number Publication Date
JPH08236672A true JPH08236672A (ja) 1996-09-13

Family

ID=12554965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3950795A Pending JPH08236672A (ja) 1995-02-28 1995-02-28 リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法

Country Status (1)

Country Link
JP (1) JPH08236672A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001031704A1 (fr) * 1999-10-28 2001-05-03 Rohm Co., Ltd. Dispositif a semi-conducteurs
JP2009272578A (ja) * 2008-05-12 2009-11-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置の製造方法
EP2178188A2 (en) 2008-10-02 2010-04-21 Hitachi Automotive Systems Ltd. Control device for automobile battery-charging generator

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001031704A1 (fr) * 1999-10-28 2001-05-03 Rohm Co., Ltd. Dispositif a semi-conducteurs
JP2001196518A (ja) * 1999-10-28 2001-07-19 Rohm Co Ltd 半導体装置
US6650004B1 (en) 1999-10-28 2003-11-18 Rohm Co., Ltd. Semiconductor device
JP4651153B2 (ja) * 1999-10-28 2011-03-16 ローム株式会社 半導体装置
JP2009272578A (ja) * 2008-05-12 2009-11-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置の製造方法
EP2178188A2 (en) 2008-10-02 2010-04-21 Hitachi Automotive Systems Ltd. Control device for automobile battery-charging generator
US8310212B2 (en) 2008-10-02 2012-11-13 Hitachi Automotive Systems, Ltd. Control device for automobile battery-charging generator

Similar Documents

Publication Publication Date Title
US4258381A (en) Lead frame for a semiconductor device suitable for mass production
US7102214B1 (en) Pre-molded leadframe
KR19980069861A (ko) 배선부재 및 이를 소유하는 리드 프래임
JP3915992B2 (ja) 面実装型電子部品の製造方法
JP4651153B2 (ja) 半導体装置
US20120181676A1 (en) Power semiconductor device packaging
US20130017652A1 (en) Method of manufacturing a semiconductor device package with a heatsink
US20070096271A1 (en) Substrate frame
JP3877409B2 (ja) 半導体装置の製造方法
EP1856738A1 (en) An integrated circuit device package with an additional contact pad, a lead frame and an electronic device
US6815806B1 (en) Asymmetric partially-etched leads for finer pitch semiconductor chip package
JP3877410B2 (ja) 半導体装置の製造方法
US20120181677A1 (en) Semiconductor device package with two component lead frame
JPH08236672A (ja) リードフレーム及びそれを用いた面実装パッケージ半導体電子部品の製造方法
JP2000196153A (ja) チップ電子部品およびその製造方法
US6624007B2 (en) Method of making leadframe by mechanical processing
JP3877402B2 (ja) 半導体装置の製造方法
JPH11340609A (ja) プリント配線板、および単位配線板の製造方法
JPH11176856A (ja) 半導体装置の製造方法
JPH10270623A (ja) ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
JP2798108B2 (ja) 混成集積回路装置
JP4887346B2 (ja) 半導体装置
JP2001237346A (ja) 半導体素子搭載基板、及び半導体装置の製造方法
JP3766312B2 (ja) 半導体装置及びその製造方法
JP7211267B2 (ja) 半導体パッケージの製造方法