TW201921654A - 用於電荷捕獲結構之孔隙形成 - Google Patents
用於電荷捕獲結構之孔隙形成Info
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Abstract
各種實施例包括具有多個電荷捕獲結構之方法及設備，其中每一電荷捕獲結構包括在一閘極與一阻隔介電質區之間的一介電質屏障，該阻隔介電質區位於該電荷捕獲結構之一電荷捕獲區上。該閘極之至少一部分可藉由一孔隙與其上直接安置有該電荷捕獲結構之一區分隔開。揭示了額外設備、系統及方法。
Description
本發明係關於一種電荷結構，且更特定言之，係關於用於電荷捕獲結構之孔隙形成。
電子工業處於減小組件大小以及電力要求兩者恆定壓力下，且具有改良記憶體裝置之操作的市場驅動需求。一種減小組件大小之方法為以三維(3D)組態製造裝置。舉例而言，記憶體裝置可經配置為豎直地在基板上之記憶體單元的堆疊。此類記憶體單元可實施為電荷捕獲單元。對基於電荷捕獲之記憶體裝置及其操作的改良可由記憶體裝置之設計及處理的發展解決。
一種設備，其包含：一電荷捕獲結構，其安置於一基板上方，該電荷捕獲結構包括可用於傳導一電流之一半導體柱；一電荷捕獲區，其藉由一隧道區與該半導體柱分隔開；一介電質阻隔區，其鄰近該電荷捕獲區；一閘極，其鄰接於該介電質阻隔區，該閘極可用於控制電荷在該電荷捕獲區中之儲存，該閘極的至少一部分藉由至少一孔隙與一相鄰閘極的至少一部分分隔開；及一介電質屏障，其在該介電質阻隔區與該閘極之間。
一種記憶體裝置，其包含：一記憶體單元串，其包括半導體材料之一豎直柱；及多個電荷捕獲結構，其配置於一豎直堆疊中，其中每一電荷捕獲結構豎直地鄰近該豎直堆疊中之該多個電荷捕獲結構中之另一者，每一電荷捕獲結構包括：一隧道區，其鄰近且接觸該豎直柱；一電荷捕獲區，其鄰近且接觸該隧道區；一介電質阻隔區，其鄰近且接觸該電荷捕獲區；一閘極，該閘極之至少一部分藉由至少一孔隙與一相鄰電荷捕獲結構之該閘極的至少一部分分隔開；及一介電質屏障，其在該介電質阻隔區與該閘極之間。
一種方法，其包含：在一基板上方形成一電荷捕獲結構，包括在一材料堆疊中之一開口的一壁上形成一介電質屏障；在該介電質屏障上且接觸該介電質屏障形成一介電質阻隔區；在該介電質阻隔區上且接觸該介電質阻隔區形成一電荷捕獲區；在該電荷捕獲區上且接觸該電荷捕獲區形成一隧道區；在該隧道區上且接觸該隧道區形成一半導體柱，該半導體柱藉由該隧道區與該電荷捕獲區分隔開，該半導體柱可用於傳導一電流；在該介電質屏障上且接觸該介電質屏障形成一閘極，該閘極之至少一部分藉由至少一孔隙與一相鄰閘極之至少一部分分隔開，該閘極藉由該介電質屏障與該介電質阻隔區分隔開，該閘極可用於控制電荷在該電荷捕獲區中的儲存。
一種方法，其包含：形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串中之多個電荷捕獲結構的隧道區、電荷捕獲區、介電質阻隔區及介電質屏障，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中除了該串中之該第一電荷捕獲結構以外，該串中之每一捕獲結構安置於該多個電荷捕獲結構中之另一者上方；及形成接觸該等介電質屏障之材料的多個閘極且自該堆疊移除材料，以使得該多個閘極中之每一閘極之至少一部分藉由一開放區域與該多個閘極中的一豎直相鄰閘極之至少一部分分隔開，從而暴露該等介電質屏障之該材料的部分；及進一步處理該材料堆疊以使得每一開放區域之一部分保留為相鄰電荷捕獲快閃結構之閘極之間的一孔隙。
以下詳細描述係指借助於實例說明展示本發明的各種實施例之隨附圖式。以充足細節描述此等實施例以使得一般熟習此項技術者實踐此等及其他實施例。可利用其他實施例，且可對此等實施例進行結構、邏輯及電學改變。各種實施例未必相互排斥，此係因為一些實施例可與一或多個其他實施例組合以形成新實施例。因此，不應在限制性意義上看待以下詳細描述。
如本文件中所使用術語之「水平」定義為平行於基板之習知平面或表面，例如在晶圓或晶粒下方的平面或表面，不管基板在任何時間點處的實際定向。術語「豎直」指代垂直於如上文所定義之水平的方向。術語「晶圓」及「基板」在本文中通常用於指代積體電路形成於其上之任何結構，且亦指代在積體電路製造之不同階段期間的此類結構。晶圓可包括多個晶粒，積體電路相對於晶粒的各別基板安置在該多個晶粒中。
圖1為一實例電荷捕獲(charge trap；CT)結構101之一實施例的橫截面表示，該電荷捕獲結構可包括於各種電子設備中。此類設備可包括記憶體陣列、記憶體裝置、積體電路或包括用以儲存電荷之一或多個單元的其他設備。CT結構101可包括半導體柱103、電荷捕獲區105、隧道區107、介電質阻隔區109、介電質屏障110及閘極115。閘極115鄰接於介電質阻隔區109以控制電荷在電荷捕獲區105中之儲存。閘極115之至少一部分藉由至少一孔隙120與相鄰閘極之至少一部分分隔開。結構中之孔隙為該結構的不具有固體材料且不具有液體材料的區。孔隙可呈抽空區、氣隙、充氣區或類似構造之形式。結構中或結構之間的氣隙為用空氣填充的間隙或區。本文中，術語氣隙可包括諸如在間隙的形成期間封閉在該間隙中的環境氣體。孔隙可在閘極115之至少一部分與上方直接安置有電荷捕獲結構101之區的至少一部分之間結構化。
在各種實施例中，CT結構101與導電區113之配置可具有不同結構配置。CT結構101可藉由存取電晶體與導電區113分隔開，該存取電晶體可為與CT不同的電晶體結構，該存取電晶體可以可操作方式充當傳輸閘以提供導電區113至CT結構101之操作性耦接。在此類替代性結構中，CT 101之半導體柱103可耦接至存取電晶體且整合於該存取電晶體中，使得半導體柱103與導電區113之耦接藉由存取電晶體之通道獲得。另外，孔隙120亦可用於至少部分地使閘極115與存取電晶體結構分隔開。在其他實施例中，其上直接安置有電荷捕獲結構101之區可為另一電荷捕獲結構，其中孔隙120可用於至少部分地使電荷捕獲結構101之閘極115與該電荷捕獲結構的其上直接安置有電荷捕獲結構101之閘極分隔開。
電荷捕獲結構101可安置於導電區113上方，該導電區位於基板102上。隔離區或其他積體電路結構可使電荷捕獲結構101之組件與導電區113分隔開。替代地，CT結構101可在無間距或耦接區的情況下安置在導電區113上，其中閘極115藉由孔隙120及密封介電質122與導電區113分隔開。如上所指出，CT結構101可安置於導電區113上方，其中閘極115藉由孔隙120及密封介電質122與存取電晶體分隔開，該存取電晶體將CT結構101耦接至導電區113。
密封介電質122為CT結構101之用於在其中整合有CT結構101之電子設備的不同區域的處理期間密封孔隙120之區，其中密封介電質122之部分保持在完整的結構中，繼續以密封孔隙120。孔隙120可容納於以介電質屏障110之至少一部分、導電區113之至少一部分及/或其上直接安置有CT結構101之區的至少一部分、閘極115之至少一部分及密封介電質122之至少一部分為界的區內，其中密封介電質122安置在閘極115之部分上。替代地，密封介電質122可沿閘極115之整個表面安置，其可減小孔隙120的大小。在本文中圖式未按比例繪製。此外，閘極115、半導體柱103及導電區113至設備之其他組件的電連接並未展示以集中於CT結構101，該CT結構101整合於該設備中。
半導體柱103可用於傳導電流，且閘極115可用於控制電荷在電荷儲存區中之儲存。閘極115可為金屬閘極。閘極115可包括金屬與金屬化合物的組合。閘極115為導電性的且可包括但不限於導電氮化鈦及/或鎢。舉例而言，閘極115包括其上安置有鎢區115-2之導電氮化鈦區115-1。閘極115可被稱作控制閘極，且介電質阻隔區109可被稱作控制介電質。
半導體柱103可包括但不限於多晶矽(多晶矽(poly silicon))。半導體柱103之半導體材料可具有比導電區113之多數載流子濃度小的多數載流子濃度，其中導電區113結構化為半導體區。多數載流子濃度中之差值可為基數10之冪的數量級。圖1中所展示之結構101的區可經配置為圍繞中心區104的材料環。中心區104可為介電質。中心區104可為介電材料(諸如但不限於介電氧化物)之區。中心區104中之介電氧化物的一實例可包括氧化矽。
電荷捕獲區105藉由隧道區107與半導體柱103分隔開。電荷捕獲區105可為可儲存來自半導體柱103之電荷的介電材料。電荷捕獲區105可為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區105之其他介電材料可用於捕獲電荷。隧道區107可構造為經改造區以滿足選定準則，諸如但不限於等效氧化物厚度(equivalent oxide thickness；EOT)。EOT量化隧道區107之電學性質，諸如就代表性實體厚度而言介電質之電容。舉例而言，EOT可定義為理論SiO2
層之厚度，忽略漏電流及可靠性考慮因素，該厚度應為具有與給定介電質(穿隧區107)相同的電容密度所需。隧道區可包括氧化物及氮化物。隧道區107可包括一組介電質屏障。圖1中之實例展示隧道區107為三區隧道屏障。三區隧道屏障可經配置為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。替代地，隧道區107可為兩區隧道屏障或一區隧道屏障。此外，隧道區107可具有四個或更多個區，其中材料及厚度的選擇取決於具有給定厚度以作為至電荷捕獲區105之穿隧區來執行的材料的能力。
介電質阻隔區109安置在電荷捕獲區105上且接觸該電荷捕獲區。介電質阻隔區109提供用以阻擋電荷自電荷捕獲區105流動至閘極115的機構。介電質阻隔區109可為氧化物或諸如在隧道區107中使用之其他介電質。閘極115鄰近於介電質阻隔區109而安置，但藉由在介電質阻隔區109與閘極115之間的介電質屏障110與介電質阻隔區109分隔開，其中介電質屏障110之材料與介電質阻隔區109之材料不同。
在介電質阻隔區109與閘極115之間結構化為薄區之介電質屏障110實現增強的穿隧屏障，該增強的穿隧屏障防止電子穿過介電質阻隔區109自閘極115進入電荷捕獲區105之反向穿隧，由此可將操作性抹除飽和限於小的正臨限電壓(Vt
)位準或小的負臨限電壓位準。介電質屏障110在介電質阻隔區109與閘極115之間可具有在約15埃至約50埃之範圍內的厚度。對介電質屏障110之材料的選擇可基於CT結構101的製造。舉例而言，在藉由材料自區域至CT結構101之側面的移除而形成包括孔隙120之CT結構101的一種製程中，介電質屏障110之材料可經選擇以使得介電質屏障110的材料在自CT結構101之側面移除此等材料中所使用的處理化學物質及溫度下阻止移除。介電質屏障110之材料可充當遮罩以防止在此類移除製程中移除介電質阻隔區109。
介電質屏障110可實現為AlOx
區或具有比AlOx
更高之介電常數κ的介電質區。(術語ABx
之使用指示不限於AB化合物之特定化學計量的AB材料。)介電質屏障110可具有低於彼氧化鋁之電子親和力。介電質屏障110可包括以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。可使用之膜的實例包括基於HfO2
及/或ZrO2
之材料，以及與諸如AlOx
、SiO2
、TiO2
、GaOx
、NbOx
及Ta2
O5
之其他材料的混合物。此類材料可能並不受限於特定化學計量。
在各種實施例中，記憶體裝置可結構化為記憶體結構，其中用以儲存電荷之記憶體單元以不同層級配置在3D結構中。舉例而言，記憶體裝置可包括3D NAND堆疊，類似於CT結構101之記憶體單元可配置於該3D NAND堆疊中。NAND陣列架構可經配置為記憶體(例如記憶體單元)之陣列，該記憶體陣列經配置使得該陣列中之記憶體以邏輯列耦接至存取線。存取線可為字線。陣列中之記憶體可在諸如源極線及資料線之共同區之間串聯耦接至一起。資料線可為位元線。
3D NAND堆疊可藉由諸如介電質屏障110之介電質屏障使用所選介電質屏障之材料實施，從而允許處理以3D NAND堆疊配置之CT結構之間的孔隙。在3D NAND堆疊中之CT單元內，每一此類CT單元之閘極可在一種製程中形成，該閘極可耦接至例如字線之存取線或形成為該存取線之部分，在該製程中，具有諸如氮化矽之材料的最初形成之區經移除且由堆疊中之豎直串中的多個CT單元中之導電閘極替代。此類閘極可被稱為替代閘極。
圖2為3D記憶體裝置200之記憶體陣列212之區塊架構及頁面位址映射的一實例之一實施例的示意圖。記憶體裝置200可以3D NAND記憶體裝置200之形式實現。記憶體裝置200可包含電荷儲存裝置201之多個豎直串211。在圖2中所示之Z方向上，電荷儲存裝置之每一串211可包含彼此堆疊之多個儲存裝置201，其中每一電荷儲存裝置201對應於多個階層中之一者。舉例而言，如圖2中所示，三十二個電荷儲存裝置以串的形式彼此堆疊，其中每一電荷儲存裝置201對應於展示為階層0-階層31之三十二個階層中之一者。儲存裝置及在Z方向上之階層的數目不限於三十二。各別串211中之電荷儲存裝置201可共用共同通道區，諸如形成於半導體材料(例如多晶矽)之各別柱中的通道區，電荷儲存裝置之串於該通道區周圍形成。該等柱可為多晶矽、單晶矽或電晶體可製造於其中的其他半導體結構。
在圖2中所示之X方向中，十六個串組可包含共用三十二個存取線CG之八個串。存取線CG中之每一者可耦接(例如電力地或另外以可操作方式連接)對應於該八個串中的對應一者之每一串211中之各別階層的電荷儲存裝置201。當每一電荷儲存裝置包含能夠儲存多位元信息之多階單元時，藉由相同存取線CG耦接(且因此對應於相同階層)之電荷儲存裝置201可邏輯上分組成例如兩個頁面，諸如P0/P32、P1/P33、P2/P34等等。記憶體裝置200可經配置以操作每一電荷儲存裝置作為四層單元。頁面位址映射在相同階層中水平向上計數。
在圖2中所示之Y方向中，八組串可包含耦接至八個資料線(BL)中之對應一者的十六個串。在此實例中關於SGS之結構為一個板294，其將16個柱串連接在一起，且關於CG之結構為一個板293，其將16個柱串連接在一起。SGD由一個柱串分隔開。串、階層、存取線、資料線、每一方向上之串的組及/或頁面的數目可大於或小於圖2中所示之彼等。
豎直串211可包括具有沿每一豎直串配置之多個電荷儲存裝置201的半導體材料的豎直柱。每一電荷儲存裝置201可包括：電荷捕獲區，其藉由隧道區與各別豎直串之豎直柱分隔開；介電質阻隔區，其在電荷捕獲區上；閘極，其鄰接於介電質阻隔區以控制電荷在電荷儲存區中之儲存，該閘極耦接至存取線；及介電質屏障，其在介電質阻隔區與閘極之間，其中閘極之至少部分與相鄰電荷儲存裝置201之閘極的至少部分之間存在孔隙。每一電荷儲存裝置201之閘極可耦接至對應於各別電荷儲存裝置201之記憶體陣列212中之位置的存取線CG (例如與該存取線整合)。電荷儲存裝置201可以類似於圖1之CT結構的方式實現。
電荷儲存裝置201的組件可藉由自多個不同參數選擇性質而實施。電荷儲存裝置201之介電質屏障可包括以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。介電質屏障自介電質阻隔區至電荷儲存裝置201之閘極可具有在約15埃至約50埃之範圍內的厚度。
電荷儲存裝置201之隧道區可實施為三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。電荷儲存裝置201之隧道區可實施為除三個區以外的多區屏障。此多區屏障可經實施使得區的材料及厚度的選擇取決於具有給定厚度以執行至電荷儲存裝置201之電荷捕獲區的穿隧區的材料的能力。電荷儲存裝置201之閘極可實施為金屬閘極或包括金屬及金屬化合物之組合的閘極。串211中之電荷儲存裝置201的通道可實施為多晶矽通道。
圖3為記憶體裝置300之豎直串311中的多個CT結構(例如CT結構301-1、301-2及301-3)之一實施例的橫截面表示。豎直串311可為3D記憶體之記憶體陣列之多個串中的一者。圖2中展示具有多個豎直串之3D記憶體裝置之一實例。具有多個豎直串之其他3D記憶體裝置可用類似於301之CT結構的CT記憶體單元結構化。3D記憶體裝置中之其他豎直串可類似於豎直串311結構化，藉由不同組電連接配置。
豎直串311包括耦接至CT結構301-1、301-2及301-3之一部分的半導體材料的豎直柱303。記憶體裝置300不限於豎直串中之三個CT結構。圖3展示三個CT結構以集中於沿豎直串311或作為該豎直串之部分配置於豎直堆疊306中之CT結構的架構。豎直串311取決於記憶體裝置300的記憶體大小或關於記憶體裝置300之架構的其他因素可包括多於三個CT結構，例如耦接至豎直串311之豎直柱303的8個、16個、32個、64個或其他數目個CT結構。每一CT結構可經配置為一串記憶體單元，其中每一CT結構處於與該串中之另一CT結構不同的豎直層級，每一豎直層級為記憶體裝置之記憶體陣列的一階層。
堆疊306可由底座316支撐。在圖3中，空間展示在堆疊306之底部與底座316之間以指示底座316與堆疊306之間可能存在額外材料及/或積體電路結構。在不同應用中，此類額外積體材料可包括例如源極側選擇電晶體材料。底座316可包括在基板302上之導電區313。取決於記憶體300之架構，導電區313可為源極區。導電區313可包括半導體材料。半導體材料可包括但不限於單晶矽或多晶矽。基板302可為半導體基板或具有半導體材料及絕緣材料之組合的基板。
CT結構301-1沿豎直串311配置為第一電荷捕獲結構，電荷捕獲結構301-2及301-3在豎直堆疊306中配置在該CT結構301-1上方，其中電荷捕獲結構301-2及301-3中之每一者安置於豎直堆疊306的另一CT結構上方。豎直柱103之半導體材料分別配置為用於CT結構301-1、301-2及301-3之通道303-1、303-2及303-3。CT結構301-1、301-2及301-3中之每一者分別包括鄰近且接觸其各別通道303-1、303-2及303-3之隧道區307-1、307-2及307-3。隧道區307-1、307-2及307-3中之每一者可實施為一組屏障。舉例而言，隧道區307-1、307-2及307-3中之每一者可實施為三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。隧道區307-1、307-2及307-3中之每一者可實施為兩區隧道屏障。隧道區307-1、307-2及307-3中之每一者可實施為一區隧道屏障。此外，隧道區307-1、307-2及307-3中之每一者可具有四個或更多個區，其中此等隧道區之材料及厚度的選擇取決於具有給定厚度以作為穿隧區來執行的材料的能力。
CT結構301-1、301-2及301-3中之每一者分別包括鄰近且接觸其各別隧道區307-1、307-2及307-3之電荷捕獲區305-1、305-2及305-3。電荷捕獲區305-1、305-2及305-3中之每一者可為可分別儲存來自通道303-1、303-2及303-3之電荷的介電材料。電荷捕獲區305-1、305-2及305-3可實現為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區305-1、305-2及305-3之其他介電材料可用於捕獲電荷。CT結構301-1、301-2及301-3中之每一者包括分別鄰近及接觸其各別電荷捕獲區305-1、305-2及305-3的介電質阻隔區309-1、309-2及309-3。
CT結構301-1、301-2及301-3中之每一者可分別包括介電質屏障310-1、310-2及310-3以及閘極315-1、315-2及315-3，其中每一介電質屏障310-1、310-2及310-3安置在其各別CT結構301-1、301-2及301-3的介電質阻隔區309-1、309-2及309-3與及閘315-1、315-2及315-3之間。介電質屏障310-1、310-2及310-3中之每一者可使用所選介電質屏障之材料實施，從而允許處理以與串311相關聯之3D堆疊306配置的CT結構301-1、301-2及301-3之間的孔隙。3D堆疊306可實現為3D NAND堆疊306。介電質屏障310-1、310-2及310-3中之每一者可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。
每一介電質屏障310-1、310-2及310-3可延伸至相鄰CT結構之介電質屏障且可相對於其各別CT結構301-1、301-2及301-3之閘極315-1、315-2及315-3及相鄰電荷捕獲結構之閘極配置，從而提供在該電荷捕獲結構與相鄰電荷捕獲結構之間的孔隙。CT結構301-3之介電質屏障310-3可延伸CT結構301-2之介電質屏障310-2且相對於CT結構301-3之閘極315-3及相鄰CT結構301-2之閘極315-2配置以使得孔隙320-3得以提供。CT結構301-2之介電質屏障310-2可延伸CT結構301-1之介電質屏障310-1且相對於CT結構301-2之閘極315-2及相鄰CT結構301-1之閘極315-1配置以使得孔隙320-2得以提供。每一CT結構301-1、301-2及301-3相對於相鄰CT結構在與豎直串311相關聯之堆疊306中豎直向上或豎直向下配置。另外，CT結構301-1之介電質屏障310-1可延伸至其上直接安置有堆疊306之區。其上直接安置有堆疊306之區可為隔離區或另一主動裝置區域，諸如將堆疊306耦接至基板302上之導電區313的存取電晶體。CT結構301-1之介電質屏障310-1可相對於CT結構301-1之閘極315-1及其上直接安置有堆疊306的區配置，使得孔隙320-1得以提供。替代地，串311可藉由閘極315-1與導電區313之間的電隔離結構化，該電隔離至少部分地藉由孔隙320-1提供。
孔隙320-1、320-2及320-3中之每一者可分別由介電質區322-1、322-2及322-3密封。介電質區322-1可位於其上安置有堆疊306之區(替代地導電區313)上，且可延伸至CT 301-1之閘極315-1的至少一部分且位於該至少一部分上。孔隙320-1可容納於以下各者內：延伸至其上直接安置有堆疊306之區(替代地導電區313)之至少一部分的介電質屏障310-1之至少一部分、閘極315-1之至少一部分、閘極315-1之至少一部分上的介電質區322-1之至少一部分、其上直接安置有堆疊306之區(替代地導電區313)的至少一部分，及其上直接安置有堆疊306之區(替代地導電區313)之至少一部分上的介電質區322-1的至少一部分。
介電質區322-2可位於CT結構301-2之閘極315-2上且可延伸至CT 301-1之閘極315-1且位於該閘極315-1上。孔隙320-2可容納於以下各者內：延伸至介電質屏障310-1之介電質屏障310-2之至少一部分、閘極315-2之至少一部分、CT結構301-2之閘極315-2上的介電質區322-2之至少一部分、相鄰CT結構301-1之閘極315-1之至少一部分，及CT結構301-1之閘極315-1之至少一部分上的介電質區322-2之至少一部分。
介電質區322-3可位於CT結構301-3之閘極315-3上且可延伸至CT 301-2之閘極315-2且位於該閘極315-2上。孔隙320-3可容納於以下各者內：延伸至介電質屏障310-2之介電質屏障310-3的至少一部分、閘極315-3之至少一部分、CT結構301-3之閘極315-3的至少一部分上之介電質區322-3的至少一部分、相鄰CT結構301-2之閘極315-2的至少一部分，及CT結構301-2之閘極315-2的至少一部分上之介電質區322-3的至少一部分。
在一些變體中，介電質區322-1、322-2及322-3可沿閘極之表面延伸至在相鄰CT結構之間延伸的介電質屏障，該等介電質區分別位於該等閘極之間，該等相鄰CT結構由各別介電質區322-1、322-2及322-3分隔開。在此類變體中，每一相關聯孔隙容納於介電質屏障、電荷捕獲結構之閘極上的介電質區及相鄰電荷捕獲結構之閘極上的介電質區內。此類孔隙可小於其中密封介電質並不延伸至其相關聯介電質屏障之彼等孔隙。相鄰CT結構之閘極之間的孔隙在相鄰CT結構之間的介電質屏障處在豎直範圍內可為最大。
第一CT結構301-1之隧道區307-1可沿與串311相關聯之半導體材料的豎直柱303延伸且可延伸穿過其他CT結構301-2及301-3作為每一各別CT結構301-2及301-3之隧道區307-2及307-3。第一CT結構301-1之電荷捕獲區305-1可沿與串311相關聯之半導體材料的豎直柱303延伸且可延伸穿過其他CT結構301-2及301-3作為每一各別CT結構301-2及301-3之電荷捕獲區305-2及305-3。第一CT結構301-1之介電質阻隔區309-1可沿與串311相關聯之半導體材料的豎直柱303延伸且可延伸穿過其他CT結構301-2及301-3作為每一各別CT結構301-2及301-3之介電質阻隔區309-2及309-3。
記憶體裝置300之串311的豎直柱303可結構化為摻雜半導體中空通道。中空通道意謂3-D通道之中心中的區可由與該通道之材料不同的材料填充。豎直柱103可包括多晶矽作為包圍介電質304之中空通道。豎直柱103可以可操作方式在導電區313與耦接至豎直柱103之導電資料線之間傳導電流。此類導電資料線可藉由存取電晶體耦接至豎直柱103。在各種3D記憶體架構中，導電區313及耦接至豎直柱103之導電資料線的此類配置可考慮到導電區313為源極區且導電資料線為資料線。電流可受沿串311儲存在CT結構301-1、301-2及301-3中之電荷影響，其中儲存電荷由CT結構301-1、301-2及301-3之閘極315-1、315-2及315-3控制。閘極315-1、315-2及315-3可併入於記憶體裝置300之記憶體陣列的存取線中。存取線可為字線。
在CT結構301-1與其上安置有堆疊306之區(替代地導電區313)之間、CT結構301-2與301-1之間以及CT結構301-3與301-2之間的孔隙320-1、320-2及320-3在記憶體裝置300之記憶體陣列的存取線之間提供孔隙。存取線之間的此等孔隙相對於在3D記憶體裝置之存取線之間使用習知介電材料可減小存取線(閘極)至存取線(閘極)電容。針對可接受電容，使用諸如孔隙320-1、320-2及320-3之孔隙可使得存取線(閘極)至CT單元之間的距離更小，從而對於存取線(閘極)至CT單元允許更大空間，亦即，存取線(閘極)可豎直地更寬，其可降低存取線電阻。
圖4為在傳導區上方形成電荷捕獲結構之一實例方法400之一實施例的特徵的流程圖。在410處，介電質屏障形成於材料堆疊中之開口的壁上。形成介電質屏障可包括形成氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。可使用其他介電質。形成介電質屏障可包括藉由在處理電荷捕獲結構中可耐受溫度及蝕刻化學物質之材料形成介電質屏障以遮罩介電質阻隔區免於在此等製程期間被蝕刻。
在420處，介電質阻隔區形成於介電質屏障上且接觸該介電質屏障。介電質阻隔區之材料與介電質屏障之材料不同。在430處，電荷捕獲區形成於介電質阻隔區上且接觸該介電質阻隔區。形成電荷捕獲區可包括將介電氮化物形成為電荷捕獲區。可使用其他電荷捕獲材料。在440處，隧道區形成於電荷捕獲區上且接觸該電荷捕獲區。隧道區可形成為可提供轉移至電荷捕獲區之轉移的一組區。在450處，半導體柱形成於隧道區上且接觸該隧道區，通道可用於傳導電流。半導體柱藉由隧道區與電荷捕獲區分隔開。
在460處，閘極形成於介電質屏障上且接觸該介電質屏障，該閘極藉由該介電質屏障與介電質阻隔區分隔開。閘極可用於控制電荷在電荷捕獲區中之儲存。形成閘極可包括將鎢形成為閘極。形成閘極可包括在介電質屏障上且接觸該介電質屏障形成氮化鈦區，及在氮化鈦區上形成鎢。在470處，形成閘極可包括經形成藉由孔隙與其上直接安置有電荷捕獲結構之區的至少一部分分隔開的閘極。形成閘極可包括形成藉由至少一孔隙與相鄰閘極的至少一部分分隔開的閘極之一部分。介電質屏障可相對於閘極經配置，使得孔隙在閘極之至少一部分與其上直接安置有電荷捕獲結構之區的至少一部分之間。
類似於或等同於方法400之方法可包括在材料堆疊中形成開口，其中材料堆疊具有交替的犧牲區及隔離介電質。可使用化學物質及製程來移除鄰接於介電質屏障之犧牲區，以在實質上不移除介電質屏障之材料的情況下移除犧牲區。閘極可形成於犧牲區已經移除之區中，且相鄰閘極可形成於犧牲區中之另一者已經移除的區中。來自閘極與相鄰閘極之間的材料可藉由化學物質及製程移除以形成開放區域，從而在實質上不移除介電質屏障之材料的情況下，在實質上不移除閘極之材料的情況下及在實質上不移除相鄰閘極之材料的情況下移除先前形成於相鄰犧牲區之間的隔離介電質。介電質可形成於開放區域之至少一部分中以形成孔隙。
對於在沿基板之一位置上方的單個電荷捕獲結構，其上直接安置有電荷捕獲結構之區可為導電區。對於形成於沿基板之一位置上方的堆疊中之多個電荷捕獲結構，其上直接安置有電荷捕獲結構之區可包括相鄰電荷捕獲結構之閘極，閘極為導電材料。介電質屏障可延伸至其上直接安置有電荷捕獲結構之區的至少一部分，以在閘極之至少一部分與其上直接安置有電荷捕獲結構之區的至少一部分之間形成孔隙，其中介電質屏障使孔隙與介電質阻隔區分隔開。介電質可經形成以密封孔隙。
圖5為形成多個電荷捕獲結構之一實例方法500的一實施例之特徵的流程圖，其中每一電荷捕獲結構藉由孔隙與相鄰電荷捕獲結構分隔開。在510處，材料堆疊經形成具有由材料包圍之開口以形成多個電荷捕獲結構之隧道區、電荷捕獲區、介電質阻隔區及介電質屏障。包括第一電荷捕獲結構之多個電荷捕獲結構由每一捕獲結構形成，在該第一電荷捕獲結構之後，每一捕獲結構安置於多個電荷捕獲結構中之另一者上方。介電質屏障之材料可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。
在520處，形成接觸介電質屏障之材料的多個閘極且移除來自堆疊之材料，使得每一閘極藉由開放區域與多個閘極中之豎直相鄰閘極分隔開，從而暴露介電質屏障之材料的部分。形成接觸介電質屏障之材料的多個閘極且移除材料以使得每一閘極與多個閘極中之豎直相鄰閘極分隔開可包括，在材料堆疊包括鄰接於材料之交替的犧牲區及隔離介電質以形成隧道區、電荷捕獲區、介電質阻隔區及介電質屏障的情況下：使用化學物質及製程移除鄰接於介電質屏障之材料的犧牲區以實質上在不移除介電質屏障之材料的情況下移除犧牲區；在犧牲區經移除之每一區中形成閘極材料；及藉由化學物質及製程移除來自每一閘極之間的材料，以在實質上不移除介電質屏障之材料的情況下及在實質上不移除每一區中之閘極材料的情況下移除先前形成於相鄰犧牲區之間的隔離介電質。在犧牲區經移除之每一區中形成閘極材料可包括形成耦接至記憶體裝置之記憶體陣列中之存取線的閘極材料。
在530處，材料堆疊經進一步處理以使得每一開放區域之一部分為相鄰電荷捕獲結構之閘極之間的孔隙。方法500或類似於方法500之方法可包括在形成孔隙時藉由介電質密封相鄰電荷捕獲結構之閘極之間的開放區域。
在各種實施例中，可使用類似於方法400及/或方法500之方法的變體執行方法，該等方法包括形成具有相關聯孔隙之CT結構。應注意，此等特徵可在多個不同定序步驟中執行且不限於如圖4及圖5中所呈現之次序或特徵。
圖6A至圖6N為說明在電子裝置中形成多個CT結構之一實施例的階段之特徵的橫截面圖。圖6A展示在基板602上之導電區613上方的材料堆疊621。材料堆疊612包括在導電區613上方之交替的隔離介電質618及犧牲區619。交替的隔離介電質618及犧牲區619的數目可取決於在豎直堆疊中形成之CT結構的數目。在3D記憶體裝置中，此數目可取決於記憶體裝置之記憶體陣列中的階層的數目，例如每一階層一對隔離介電質618及犧牲區619。為了易於論述，圖6A中展示了三個隔離介電質618及三個犧牲區619，其可對應於記憶體裝置之記憶體陣列中的三個階層。隔離介電質618可包括但不限於諸如氧化矽之氧化物，且犧牲區619可包括但不限於諸如氮化矽之氮化物。對隔離介電質618及犧牲區619之材料的抉擇可取決於在製造多個CT結構中所使用的溫度及化學物質。
導電區613可為半導體區613。半導體區613可經形成包括多晶矽。在圖6A至圖6N中，空間展示在基板602上之導電區613與自導電區613豎直之最低隔離介電質618之間，以指示在此隔離介電質618與導電區613之間可能存在額外材料及/或積體電路結構。
圖6B展示在已經進行移除製程以形成溝槽614之後的材料堆疊621，CT結構之柱形成於該溝槽中。移除製程可包括遮罩區域且蝕刻溝槽614之位置中的材料堆疊621。溝槽614在材料堆疊621中可被稱為開放柱614。每一開放柱614可變成記憶體裝置之記憶體陣列中的CT結構之單獨的個別串。每一開放柱614可為圓柱形形狀或具有某一其他類似形狀，其豎直地延伸穿過材料堆疊621 (z方向)，但在y方向上在材料堆疊621中延伸相對較短距離。在圖6B中，開放柱614在x方向上沿導電區613配置，其中多個CT結構將在每一開放柱614中在z方向上彼此堆疊。儘管為了易於論述並未展示，但開放柱614可在y方向上形成，其中在y方向上在每一開放柱614中之多個CT結構在z方向上彼此堆疊。參見例如圖2。
圖6C展示與圖6B相關聯之開放柱614中之一者。在6C之後的圖式展示對此開放柱614之處理，其中此類處理在與圖6B之材料堆疊621相關聯之其他類似開放柱上進行。圖6D展示形成於圖6C之開放柱614的壁上之介電質屏障610之材料。形成介電質屏障610之材料可包括沈積以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；及氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。可使用多個沈積製程中的一或多者執行沈積。舉例而言，沈積可使用化學氣相沈積(CVD)、原子層沈積(ALD)或適用於形成3D記憶體裝置之其他製程實施。此等沈積技術在形成與圖6A至圖6N相關聯之多個CT的不同階段處可用於沈積材料。
ALD允許形成區作為該區的子區中之每一者中的多個不同化合物的奈米層合物，其中所形成區之在該奈米區中具有總厚度。術語「奈米層合物」意謂分層堆疊中之兩種或多於兩種材料的超薄層之複合膜。通常，奈米層合物中之每一層具有在奈米範圍內之數量級的厚度。此外，奈米層合物之每一個別材料層可具有低至材料單層或高至5奈米之厚度。介電質屏障610之材料可經形成具有距開放柱614之壁在20埃至50埃之範圍內的厚度。
圖6E展示形成於與開放柱614之壁相對的介電質屏障610之材料的表面上之介電質阻隔區609之材料。介電質阻隔區609之材料可包括氧化矽或其他介電材料。圖6F展示形成於與介電質屏障610之材料表面相對的介電質阻隔區609之材料的表面上之電荷捕獲區605之材料。電荷捕獲區605之材料可包括介電氮化物。舉例而言，電荷捕獲區605之介電氮化物可包括氮化矽。
圖6G展示形成於電荷捕獲區605之材料上之隧道區607的材料。隧道區607之材料可實施為如圖6E中所示的三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。替代地，隧道區607之材料可實施為兩區隧道屏障。又，隧道區607之材料可實施為一區隧道屏障。此外，隧道區607之材料可具有四個或更多個區，其中材料及厚度的選擇取決於具有給定厚度以作為至電荷捕獲區605之穿隧區來執行的材料的能力。隧道區607之材料可包括諸如氧化矽之一或多種介電質或具有比二氧化矽之介電常數大之介電常數的介電質。
圖6H展示形成於隧道區607之材料上的半導體柱603之材料。半導體柱603之材料可形成為摻雜中空通道。摻雜中空通道可經由耦接於導電區613上且接觸該導電區之材料及/或積體電路結構耦接至導電區613。舉例而言，半導體柱603之材料可經沈積以延伸至導電區613且接觸該導電區。導電區613可形成為半導體區613，該半導體區在一定濃度級下具有比半導體柱603之多數載流子濃度高的多數載流子濃度。半導體區613可形成為源極區。
自圖6H中之經處理結構，可執行程序以產生用於完整裝置之CT結構的閘極及孔隙。在由圖6H中展示之半導體柱603、隧道區607、介電質阻隔區609及介電質屏障610以及隔離介電質618及犧牲區619之部分的材料包圍之開放柱614的結構的任一側面上，可穿過隔離介電質618及犧牲區619之組產生豎直狹縫以允許處理鄰近介電質屏障610之材料的隔離介電質618及犧牲區619，從而形成適當閘極及孔隙。參見關於經處理開放柱614之間的狹縫之一實例的圖6L。此類狹縫可能已在製程中較早產生。
圖6I展示在已移除犧牲區619之後的圖6H之結構，其中在移除之後空氣佔據先前犧牲區619。移除犧牲區619可包括相對於隔離區618之材料及介電質屏障610之材料選擇性地蝕刻犧牲區619之材料。選擇性意謂移除犧牲區619之蝕刻劑並不移除隔離區618之材料及介電質屏障610之材料。在犧牲區619之材料為諸如氮化矽之氮化物的情況下，隔離區618之材料為諸如氧化矽之氧化物，且介電質屏障之材料為諸如AlOx
之金屬氧化物，犧牲區619之氮化物可使用熱磷酸蝕刻劑移除。
圖6J展示在將閘極615之材料沈積在為先前犧牲區619之空氣區中之後的圖6I之結構。沈積閘極615之材料的此技術通常被稱作替代閘極沈積。閘極615之材料可包括金屬。此類金屬可包括但不限於鎢。閘極615之材料可包括金屬及非金屬的化合物，其中化合物具有金屬性質。閘極615之材料可包括但不限於導電氮化鈦。閘極615之材料可包括材料的組合。舉例而言，閘極615之材料可包括但不限於導電氮化鈦及鎢。在一些結構中，閘極615之導電氮化鈦可使隔離區618之材料及介電質屏障610之材料與閘極615的鎢分隔開。
閘極615之材料的沈積可在一定溫度下相對於隔離區618之材料及介電質屏障610之材料使用選擇性沈積技術藉由材料進行。關於隔離區618之材料及介電質屏障610之材料選擇性沈積意謂用於沈積之所選材料沈積在所需位置處而實質上不與隔離區618之材料及介電質屏障610之材料相互作用。在界面處可能發生與隔離區618之材料及介電質屏障610之材料的相互作用，但使隔離區618之材料及介電質屏障610之材料實質上如沈積之前那般。對於在記憶體裝置中形成記憶體單元串，形成閘極615之材料可包括隔離耦接至記憶體陣列之存取線或與該存取線整合之閘極615的材料。此等存取線可為字線。
圖6K展示在移除在閘極615之材料之間的隔離區618之材料之後的圖6J之結構。隔離區618之階層的移除係結合對閘極615之材料及介電質屏障610之材料的選擇使用所選化學物質執行。用於選擇的準則可包括相對於閘極615之材料及介電質屏障610之材料選擇性地選擇化學物質，以使得化學物質實質上並不影響閘極615之材料及介電質屏障610之材料。介電質屏障610之材料充當遮罩，其允許移除隔離區618之階層而不移除介電質阻隔區609之材料。移除隔離區618之階層可包括使用氟化氫(HF)、蒸汽蝕刻或介電質屏障610之材料可耐受的其他化學物質，使得介電質阻隔區609之下層材料並不隨著隔離區618之階層的移除而移除。
介電質屏障610之材料(諸如AlOx
或其他高κ材料)待沈積以能夠抵抗犧牲區619之熱磷酸移除(諸如氮化物移除)以及用於隔離區618之移除(諸如氧化物階層移除)之HF或其他化學物質兩者。對於AlOx
以及基於鹵化物之ALD製程，存在高溫ALD製程，該高溫ALD製程可實施AlOx
之沈積以耐受此等化學物質。對於沈積HfOx
及其他高κ材料而言存在鹵化物製程，該鹵化物製程可實施以使得此等沈積膜經受熱磷酸以及HF及其他氧化物蝕刻化學物質。用於形成介電質屏障610之HfOx
及/或其他高κ材料以使得其經受移除製程的其他製程可包括使用標準金屬有機ALD前驅體。用以使介電質屏障610之材料經受移除製程之其他製程可包括在ALD沈積之後使用各種處理。此等其他製程可包括退火(在惰性環境或反應環境中)、電漿處理等。
圖6L關於在x方向上達至形成於開放柱614中之CT的側面之狹縫624展示圖6K之結構。圖6L亦指示具有豎直堆疊中之CT的其他串正藉由圖6K之結構處理。圖6M展示在介電質622經由狹縫624沈積以在相鄰CT之閘極615之間形成孔隙620之後的圖6L之結構。介電質622可在「夾止」密封製程中形成以密封孔隙620。密封製程可使用電漿增強型化學氣相沈積(PECVD)或其他消耗製程實施。在形成密封中，使用並不完全保形之PECVD或其他沈積製程可提供孔隙。在此類情況下，密封膜通常在若干毫托至若干托的亞大氣壓下沈積。此壓力在孔隙經密封住之後保持在孔隙內部。此孔隙可被稱為「氣隙」，但當孔隙經密封時氣體之組成物應為製程之孔隙。
在形成記憶體裝置之記憶體陣列的CT記憶體單元中之此密封製程在耦接至存取線或與該存取線整合之閘極之間形成孔隙620。對於相鄰閘極615之間的每一區，介電質622可為朝向介電質屏障610之材料延伸的相鄰閘極615兩者之所形成表面。在一些實施例中，介電質622可沿相鄰閘極615兩者之表面延伸以接觸介電質屏障610，其可能導致比使用受控制之密封製程(例如藉由密封製程之計時終端)更小的孔隙，使得介電質622並不接觸介電質屏障610。
圖6N說明具有電子設備600中之多個CT的串611之一實施例的橫截面表示，該多個CT由根據圖6A至圖6M中所說明的處理特徵進行處理而產生。電子設備600中之多個CT可類似於或等同於圖3之記憶體裝置300的CT結構化。儘管CT的數目展示為三，但串611可具有串611中之多於或少於三個CT。如本文中之論述中所提及，電子設備可實現為具有CT記憶體單元之多個串的記憶體裝置，其中除了至記憶體裝置之記憶體陣列的電連接及記憶體裝置之記憶體陣列內的位置將不同之外，每一記憶體單元相同或類似。
豎直串611包括沿基板602上之導電區613上方的豎直串611或作為該豎直串之部分耦接至豎直堆疊606中之CT結構601-1、601-2及601-3之部分的半導體材料的豎直柱603。在圖6N中，空間展示在堆疊606之底部與導電區613之間以指示堆疊606之底部與導電區613之間可能存在額外材料及/或積體電路結構。在不同應用中，此類額外積體材料可包括例如源極側選擇電晶體材料。取決於可包括記憶體裝置之電子設備600的架構，導電區613可為源極區。導電區613可包括半導體材料。半導體材料可包括但不限於單晶矽或多晶矽。基板602可為半導體基板或具有半導體材料及絕緣材料之組合的基板。
CT結構601-1沿豎直串611配置為第一電荷捕獲結構，電荷捕獲結構601-2及601-3在豎直堆疊606中配置在該CT結構601-1上方，其中電荷捕獲結構601-2及601-3中之每一者安置於豎直堆疊606中的另一CT結構上方。半導體柱603之半導體材料經配置為分別用於CT結構601-1、601-2及601-3之通道603-1、603-2及603-3。CT結構601-1、601-2及601-3中之每一者分別包括鄰近且接觸其各別通道603-1、603-2及603-3之隧道區607-1、607-2及607-3。隧道區607-1、607-2及607-3中之每一者可實施為屏障組，例如三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。隧道區607-1、607-2及607-3中之每一者可實施為兩區隧道屏障。隧道區607-1、607-2及607-3中之每一者可實施為一區隧道屏障。此外，隧道區607-1、607-2及607-3中之每一者可具有四個或更多個區，其中此等隧道區之材料及厚度的選擇取決於具有給定厚度以作為穿隧區來執行的材料的能力。
CT結構601-1、601-2及601-3中之每一者分別包括鄰近且接觸其各別隧道區607-1、607-2及607-3之電荷捕獲區605-1、605-2及605-3。電荷捕獲區605-1、605-2及605-3中之每一者可為可分別儲存來自通道603-1、603-2及603-3之電荷的介電材料。電荷捕獲區605-1、605-2及605-3可實現為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區605-1、605-2及605-3之其他介電材料可用於捕獲電荷。CT結構601-1、601-2及601-3中之每一者分別包括鄰近且接觸其各別電荷捕獲區605-1、605-2及605-3的介電質阻隔區609-1、609-2及609-3。
CT結構601-1、601-2及601-3中之每一者分別包括介電質屏障610-1、610-2及610-3以及閘極615-1、615-2及615-3，其中每一介電質屏障610-1、610-2及610-3安置在其各別CT結構601-1、601-2及601-3之介電質阻隔區609-1、609-2及609-3與閘極615-1、615-2及615-3之間。介電質屏障610-1、610-2及610-3中之每一者可使用所選介電質屏障之材料實施，從而允許處理以與串611相關聯之3D堆疊606配置的CT結構601-1、601-2及601-3之間的孔隙。3D堆疊606可實現為3D NAND堆疊606。介電質屏障610-1、610-2及610-3中之每一者可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。
每一介電質屏障610-1、610-2及610-3延伸至相鄰CT結構之介電質屏障且相對於其各別CT結構601-1、601-2及601-3之閘極615-1、615-2及615-3以及相鄰電荷捕獲結構之閘極配置，從而在該電荷捕獲結構與相鄰電荷捕獲結構之間提供孔隙。CT結構601-3之介電質屏障610-3延伸至CT結構601-2之介電質屏障610-2且相對於CT結構601-3的閘極615-3及相鄰CT結構601-2之閘極615-2配置以使得孔隙620-3得以提供。CT結構601-2之介電質屏障610-2延伸至CT結構601-1之介電質屏障610-1且相對於CT結構601-2的閘極615-2及相鄰CT結構601-1之閘極615-1配置以使得孔隙620-2得以提供。每一CT結構601-1、601-2及601-3相對於相鄰CT結構在與豎直串611相關聯之堆疊606中豎直向上或豎直向下配置。另外，CT結構601-1之介電質屏障610-1延伸至其上安置有堆疊606之區。該區可為隔離區或另一主動裝置區域，諸如將堆疊606耦接至基板602上之導電區613的存取電晶體。CT結構601-1之介電質屏障610-1相對於結構601-1之閘極615-1及其上安置有堆疊606之區配置以使得孔隙620-1得以提供。替代地，串611可直接在導電區613上結構化，其中閘極615-1與導電區613之間的電隔離至少部分地由孔隙620-1提供。
孔隙620-1、620-2及620-3中之每一者可分別由介電質區622-1、622-2及622-3密封。介電質區622-1位於其上安置有堆疊606之區(替代地導電區613)上且延伸至CT 601-1之閘極615-1且位於該閘極上。孔隙620-1容納於以下各者內：延伸至其上安置有堆疊606之區(替代地導電區613)的介電質屏障610-1、閘極615-1、閘極615-1上之介電質區622-1、其上安置有堆疊606之區(替代地導電區613)，及其上安置有堆疊606之區(替代地導電區613)上的介電質區622-1。
介電質區622-2位於CT結構601-2之閘極615-2上且延伸至CT 601-1之閘極615-1且位於該閘極上。孔隙620-2容納於以下各者內：延伸至介電質屏障610-1之介電質屏障610-2、閘極615-2、CT結構601-2之閘極615-2上的介電質區622-2、相鄰CT結構601-1之閘極615-1，及CT結構601-1之閘極615-1上的介電質區622-2。
介電質區622-3位於CT 601-3之閘極615-3上且延伸至CT結構601-2之閘極615-2且位於該閘極上。孔隙620-3容納於以下各者內：延伸至介電質屏障610-2之介電質屏障610-3、閘極615-3、CT結構601-3之閘極615-3上的介電質區622-3、相鄰CT結構601-2之閘極615-2，及CT結構601-2之閘極615-2上的介電質區622-3。
在一些變體中，介電質區622-1、622-2及622-3可沿閘極之表面延伸至在相鄰CT結構之間延伸的介電質屏障，該等介電質區分別位於該等閘極之間，該等相鄰CT結構由各別介電質區622-1、622-2及622-3分隔開。在此類變體中，每一相關聯孔隙容納於介電質屏障、電荷捕獲結構之閘極上的介電質區及相鄰電荷捕獲結構之閘極上的介電質區內。此類孔隙可小於其中密封介電質並不延伸至其相關聯介電質屏障之彼等孔隙。相鄰CT結構之閘極之間的孔隙在相鄰CT結構之間的介電質屏障處在豎直範圍內可為最大。
如圖6N可見，電子設備600之隧道區607-1、607-2及607-3、電荷捕獲區605-1、605-2及605-3、介電質阻隔區609-1、609-2及609-3可類似於或等同於圖3之記憶體裝置300的隧道區307-1、307-2及307-3、電荷捕獲區305-1、305-2及305-3、介電質阻隔區309-1、309-2及309-3實施。
記憶體裝置600之串611的半導體柱603可結構化為摻雜半導體中空通道。半導體柱603可包括多晶矽作為包圍介電質604之中空通道。半導體柱603可以可操作方式在導電區613與耦接至半導體柱603之導電資料線之間傳導電流。此類導電資料線可藉由存取電晶體耦接至半導體柱603。在各種3D記憶體架構中，導電區613及耦接至半導體柱603之導電資料線的此類配置可考慮到導電區613為源極區及導電資料線。導電資料線可為位元線。電流可受沿串611儲存在CT結構601-1、601-2及601-3中之電荷影響，其中儲存電荷由CT結構601-1、601-2及601-3閘極615-1、615-2及615-3控制。閘極615-1、615-2及615-3可併入於電子設備600之存取線中。存取線可為字線。
如同圖3之記憶體裝置300一樣，在CT結構601-1與其上安置有堆疊606之區(替代地導電區613)之間、CT結構601-2與601-1之間以及CT結構601-3與601-2之間的孔隙620-1、620-2及630-3在電子設備600之存取線之間提供孔隙。此等孔隙相對於在此類存取線之間使用習知介電材料可減小存取線(閘極)至存取線(閘極)電容。針對可接受電容，使用諸如孔隙620-1、620-2及630-3之孔隙可使得存取線(閘極)至CT單元之間的距離更小，從而對於存取線(閘極)至CT單元允許更大空間，亦即，存取線(閘極)可豎直地更寬，其可降低存取線電阻。
使用與本文中教示的形成一或多個CT之方法相關聯的特徵，記憶體裝置可包括多個CT記憶體單元。記憶體裝置可包含：多個豎直串，其中每一豎直串包括半導體材料之豎直柱；及多個電荷捕獲結構，其配置在每一串之豎直堆疊中，其中每一電荷捕獲結構豎直地鄰近該豎直堆疊中之多個電荷捕獲結構中的另一者。每一電荷捕獲結構可包括：隧道區，其鄰近且接觸豎直柱；電荷捕獲區，其鄰近且接觸隧道區；介電質阻隔區，其鄰近且接觸電荷捕獲區；閘極，該閘極藉由孔隙與鄰近電荷捕獲結構之閘極分隔開；及介電質屏障，其在介電質阻隔區與閘極之間。孔隙可容納於介電質屏障、電荷捕獲結構之閘極上的介電質區及相鄰電荷捕獲結構之閘極上的介電質內。
記憶體裝置可包括豎直堆疊中之多個電荷捕獲結構的多個配置。隧道區可沿半導體材料之豎直柱延伸且可延伸穿過其他電荷捕獲結構作為每一電荷捕獲結構之隧道區。電荷捕獲區可沿半導體材料之豎直柱延伸且可延伸穿過其他電荷捕獲結構作為每一電荷捕獲結構之電荷捕獲區。第一電荷捕獲結構之介電質阻隔區可沿半導體材料之豎直柱延伸且可延伸穿過其他電荷捕獲結構作為每一電荷捕獲結構的介電質阻隔區。介電質屏障可沿半導體材料之豎直柱延伸且可延伸穿過其他電荷捕獲結構作為每一電荷捕獲結構之介電質屏障。
記憶體裝置可將多個特徵包括在每一電荷捕獲結構中。介電質屏障可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。豎直柱可結構化為摻雜中空通道。摻雜中空通道可包括包圍介電質之多晶矽。閘極可併入於記憶體裝置之記憶體陣列的存取線中。
圖7說明經配置以提供多個電子組件之晶圓700的一實例之一實施例。可將晶圓700提供為可製造多個晶粒705之晶圓。替代地，可將晶圓700提供為多個晶粒705已經處理以提供電子功能且等待自晶圓700單體化以用於封裝之晶圓。可將晶圓700提供為半導體晶圓、絕緣體上半導體晶圓或用於處理諸如積體電路晶片之電子裝置的其他適當晶圓。可根據與關於圖1至圖6之任何實施例或實施例之組合相關聯的方法製造晶圓700。
使用各種遮罩及處理技術，每一晶粒705可經處理以包括功能電路，以使得將每一晶粒705製造為具有與晶圓700上之另一晶粒相同之功能及經封裝結構的積體電路。替代地，使用各種遮罩及處理技術，各組晶粒705可經處理以包括功能電路，以使得並非將全部晶粒705製造為具有與晶圓700上之另一晶粒相同之功能及經封裝結構的積體電路。具有提供電子能力的積體於其上之電路的經封裝晶粒在本文中稱為積體電路(integrated circuit；IC)。
晶圓700可包含多個晶粒705。多個晶粒中之每一晶粒705可包括電荷捕獲結構。電荷捕獲結構及類似電荷捕獲結構可包括與圖1至圖6相關聯之電荷快閃結構之各種特徵。電荷捕獲結構可包括：半導體柱，其可用於傳導電流；電荷捕獲區，其藉由隧道區與半導體柱分隔開；介電質阻隔區，其在電荷捕獲區上；閘極，其在介電質阻隔區上以控制電荷在電荷捕獲區中之儲存，該閘極藉由孔隙與其上直接安置有電荷捕獲結構之區分隔開；及介電質屏障，其使介電質阻隔區與閘極分隔開。介電質屏障可在具有閘極之配置中，使得該閘極與其上直接安置有電荷捕獲結構之區之間存在孔隙。孔隙可容納於介電質屏障、在閘極上且接觸該閘極之介電質區及其上直接安置有電荷捕獲結構之區內。
每一晶粒705之電荷捕獲結構可為沿多個豎直串中之一豎直串配置於豎直堆疊中的多個電荷捕獲結構中之一者，其中每一捕獲結構豎直地鄰近豎直堆疊中之多個電荷捕獲結構中之另一者。沿各別豎直串之每一電荷捕獲結構可包括：電荷捕獲結構之半導體柱，其為沿豎直串之沿所有電荷捕獲結構之豎直串豎直地配置的半導體材料之一部分；隧道區，其鄰近且接觸半導體柱；電荷捕獲區，其鄰近且接觸隧道區；介電質阻隔區，其鄰近且接觸電荷捕獲區；閘極，其中該閘極藉由孔隙與相鄰電荷捕獲結構之閘極分隔開；及介電質屏障，其在介電質阻隔區與閘極之間。每一電荷捕獲結構之介電質屏障可延伸至相鄰電荷捕獲結構之介電質屏障且可相對於各別電荷捕獲結構之閘極及相鄰電荷捕獲結構之閘極配置，從而在該電荷捕獲結構與相鄰電荷捕獲結構之間提供孔隙。介電質屏障可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。半導體柱可包括包圍介電質之多晶矽。
圖8展示一實例系統800之一實施例的方塊圖，該實例系統包括用CT結構之陣列結構化為記憶體單元的記憶體863。CT結構及記憶體之架構可以類似於或等同於根據本文中論述之各種實施例的結構之方式實現。系統800可包括以可操作方式耦接至記憶體863之控制器862。系統800亦可包括電子設備867及周邊裝置869。控制器862、記憶體863、電子設備867及周邊裝置869中的一或多者可呈一或多個IC之形式。
匯流排866在系統800之各種組件之間/或中提供電導性。在一實施例中，匯流排866可包括位址匯流排、資料匯流排及控制匯流排，各自獨立地經組態。在一替代性實施例中，匯流排866可將共用導電線供用於提供位址、資料或控制中之一或多者，該等共用導電線之用途由控制器862調節。控制器862可呈一或多個處理器之形式。
電子設備867可包括額外記憶體。系統800中之記憶體可經構建為諸如但不限於以下之一或多種類型之記憶體：動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory；SDRAM)、同步圖形隨機存取記憶體(synchronous graphics random access memory；SGRAM)、雙資料速率動態RAM (double data rate dynamic ram；DDR)、雙資料速率SDRAM及基於磁性之記憶體。
周邊裝置869可包括顯示器、成像裝置、列印裝置、無線裝置、額外儲存記憶體及可與控制器862協同操作之控制裝置。在各種實施例中，系統800包括但不限於：光纜系統或裝置、電光系統或裝置、光學系統或裝置、成像系統或裝置及資訊處理系統或裝置，該等資訊處理系統或裝置諸如無線系統或裝置、電信系統或裝置及電腦。
儘管本文中已說明及描述特定實施例，但一般熟習此項技術者將瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。各種實施例使用本文中所描述之實施例的排列及/或組合。應理解，上述描述意欲為說明性但並非限制性的，且本文中所採用的措詞或術語為出於描述之目的。另外，在前述實施方式中，可看到出於精簡本發明之目的在單個實施例中將各種特徵分組在一起。不應將此揭示方法解釋為反映以下意圖：所主張之實施例要求比每一請求項中明確敍述更多的特徵。因此，以下申請專利範圍特此併入實施方式中，其中每一技術方案就其自身而言作為單獨實施例。
101‧‧‧電荷捕獲結構
102‧‧‧基板
103‧‧‧半導體柱
104‧‧‧中心區
105‧‧‧電荷捕獲區
107‧‧‧隧道區
109‧‧‧介電質阻隔區
110‧‧‧介電質屏障
113‧‧‧導電區
115‧‧‧閘極
115-1‧‧‧導電氮化鈦區
115-2‧‧‧鎢區
120‧‧‧孔隙
122‧‧‧密封介電質
200‧‧‧3D記憶體裝置
201‧‧‧電荷儲存裝置
211‧‧‧豎直串
212‧‧‧記憶體陣列
293‧‧‧板
294‧‧‧板
300‧‧‧記憶體裝置
301-1‧‧‧CT結構
301-2‧‧‧CT結構
301-3‧‧‧CT結構
302‧‧‧基板
303‧‧‧豎直柱
303-1‧‧‧通道
303-2‧‧‧通道
303-3‧‧‧通道
305-1‧‧‧電荷捕獲區
305-2‧‧‧電荷捕獲區
305-3‧‧‧電荷捕獲區
306‧‧‧豎直堆疊
307-1‧‧‧隧道區
307-2‧‧‧隧道區
307-3‧‧‧隧道區
309-1‧‧‧介電質阻隔區
309-2‧‧‧介電質阻隔區
309-3‧‧‧介電質阻隔區
310-1‧‧‧介電質屏障
310-2‧‧‧介電質屏障
310-3‧‧‧介電質屏障
311‧‧‧豎直串
313‧‧‧導電區
315-1‧‧‧閘極
315-2‧‧‧閘極
315-3‧‧‧閘極
316‧‧‧底座
320-1‧‧‧孔隙
320-2‧‧‧孔隙
320-3‧‧‧孔隙
322-1‧‧‧介電質區
322-2‧‧‧介電質區
322-3‧‧‧介電質區
400‧‧‧方法
410‧‧‧區塊
420‧‧‧區塊
430‧‧‧區塊
440‧‧‧區塊
450‧‧‧區塊
460‧‧‧區塊
470‧‧‧區塊
500‧‧‧方法
510‧‧‧區塊
520‧‧‧區塊
530‧‧‧區塊
600‧‧‧電子設備
601-1‧‧‧CT結構
601-2‧‧‧CT結構
601-3‧‧‧CT結構
602‧‧‧基板
603‧‧‧半導體柱
603-1‧‧‧通道
603-2‧‧‧通道
603-3‧‧‧通道
604‧‧‧介電質
605‧‧‧電荷捕獲區
605-1‧‧‧電荷捕獲區
605-2‧‧‧電荷捕獲區
605-3‧‧‧電荷捕獲區
606‧‧‧豎直堆疊
607‧‧‧隧道區
607-1‧‧‧隧道區
607-2‧‧‧隧道區
607-3‧‧‧隧道區
609‧‧‧介電質阻隔區
609-1‧‧‧介電質阻隔區
609-2‧‧‧介電質阻隔區
609-3‧‧‧介電質阻隔區
610‧‧‧介電質屏障
610-1‧‧‧介電質屏障
610-2‧‧‧介電質屏障
610-3‧‧‧介電質屏障
613‧‧‧導電區
614‧‧‧溝槽
615‧‧‧閘極
615-1‧‧‧閘極
615-2‧‧‧閘極
615-3‧‧‧閘極
618‧‧‧隔離介電質
619‧‧‧犧牲區
620‧‧‧孔隙
620-1‧‧‧孔隙
620-2‧‧‧孔隙
620-3‧‧‧孔隙
621‧‧‧材料堆疊
622‧‧‧介電質
622-1‧‧‧介電質區
622-2‧‧‧介電質區
622-3‧‧‧介電質區
624‧‧‧狹縫
700‧‧‧晶圓
705‧‧‧晶粒
800‧‧‧系統
862‧‧‧控制器
863‧‧‧記憶體
866‧‧‧匯流排
867‧‧‧電子設備
869‧‧‧周邊裝置
圖1為根據各種實施例之一實例電荷捕獲結構的橫截面表示。
圖2為根據各種實施例之三維記憶體裝置之記憶體陣列的區塊架構及頁面位址映射之一實例的示意圖。
圖3為根據各種實施例之記憶體裝置之豎直串中的多個電荷捕獲結構之一實例的橫截面表示。
圖4為根據各種實施例之在傳導區上方形成電荷捕獲結構之一實例方法的特徵的流程圖。
圖5為根據各種實施例之在堆疊中形成由孔隙分隔開之多個電荷捕獲結構之一實例方法的特徵的流程圖。
圖6A至圖6N為根據各種實施例說明形成電荷捕獲結構之一實例方法之階段的橫截面圖。
圖7說明根據各種實施例之具有多個晶粒之一實例晶圓。
圖8展示根據各種實施例之一實例系統的方塊圖，該實例系統包括用作為記憶體單元之電荷捕獲結構之陣列結構化的記憶體。
Claims (28)
- 一種設備，其包含： 一電荷捕獲結構，其安置於一基板上方，該電荷捕獲結構包括： 一半導體柱，其可用於傳導一電流； 一電荷捕獲區，其藉由一隧道區與該半導體柱分隔開； 一介電質阻隔區，其鄰近該電荷捕獲區； 一閘極，其鄰接於該介電質阻隔區，該閘極可用於控制電荷在該電荷捕獲區中之儲存，該閘極的至少一部分藉由至少一孔隙與一相鄰閘極的至少一部分分隔開；及 一介電質屏障，其在該介電質阻隔區與該閘極之間。
- 如請求項1之設備，其中該孔隙容納於以下各者內：該介電質屏障之至少一部分、該閘極之至少一部分、該相鄰閘極之至少一部分，及該閘極上之一介電質區的至少一部分。
- 如請求項1之設備，其中該介電質屏障在該介電質阻隔區與該閘極之間具有在約15埃至約50埃的範圍內之一厚度。
- 如請求項1之設備，其中該隧道區為一個、兩個或三個介電質區之一配置。
- 如請求項4之設備，其中該電荷捕獲區為一氮化物區，該阻隔介電質區為一氧化物區，該隧道區包括一氧化物及一氮化物，該半導體柱包括多晶矽，且該介電質屏障包括氧化鋁或具有比氧化鋁之介電常數大之一介電常數的一介電質。
- 一種記憶體裝置，其包含： 一記憶體單元串，其包括半導體材料之一豎直柱；及 多個電荷捕獲結構，其配置於一豎直堆疊中，其中每一電荷捕獲結構豎直地鄰近該豎直堆疊中之該多個電荷捕獲結構中之另一者，每一電荷捕獲結構包括： 一隧道區，其鄰近且接觸該豎直柱； 一電荷捕獲區，其鄰近且接觸該隧道區； 一介電質阻隔區，其鄰近且接觸該電荷捕獲區； 一閘極，該閘極之至少一部分藉由至少一孔隙與一相鄰電荷捕獲結構之該閘極的至少一部分分隔開；及 一介電質屏障，其在該介電質阻隔區與該閘極之間。
- 如請求項6之記憶體裝置，其中該孔隙容納於以下各者內：該介電質屏障之至少一部分、該電荷捕獲結構之該閘極的至少一部分上之一介電質區的至少一部分，及亦在該相鄰電荷捕獲結構之該閘極的至少一部分上之該介電質區的至少一部分。
- 如請求項6之記憶體裝置，其中該隧道區沿半導體材料之該豎直柱延伸且延伸通過其他電荷捕獲結構作為該串中之每一電荷捕獲結構的該隧道區。
- 如請求項6之記憶體裝置，其中該電荷捕獲區沿半導體材料之該豎直柱延伸且延伸通過其他電荷捕獲結構作為該串中之每一電荷捕獲結構的該電荷捕獲區。
- 如請求項6之記憶體裝置，其中該介電質阻隔區沿半導體材料之該豎直柱延伸且延伸通過其他電荷捕獲結構作為該串中之每一電荷捕獲結構的該介電質阻隔區。
- 如請求項6之記憶體裝置，其中該介電質屏障包括氧化鋁。
- 如請求項6之記憶體裝置，其中該介電質屏障包括具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項6之記憶體裝置，其中該豎直柱結構化為一摻雜中空通道。
- 如請求項6之記憶體裝置，其中該豎直柱包括包圍一介電材料之多晶矽。
- 如請求項6之記憶體裝置，其中該等閘極併入於該記憶體裝置之一記憶體陣列的存取線中。
- 一種方法，其包含： 在一基板上方形成一電荷捕獲結構，包括： 在一材料堆疊中之一開口的一壁上形成一介電質屏障； 在該介電質屏障上且接觸該介電質屏障形成一介電質阻隔區； 在該介電質阻隔區上且接觸該介電質阻隔區形成一電荷捕獲區； 在該電荷捕獲區上且接觸該電荷捕獲區形成一隧道區； 在該隧道區上且接觸該隧道區形成一半導體柱，該半導體柱藉由該隧道區與該電荷捕獲區分隔開，該半導體柱可用於傳導一電流； 在該介電質屏障上且接觸該介電質屏障形成一閘極，該閘極之至少一部分藉由至少一孔隙與一相鄰閘極之至少一部分分隔開，該閘極藉由該介電質屏障與該介電質阻隔區分隔開，該閘極可用於控制電荷在該電荷捕獲區中之儲存。
- 如請求項16之方法，其中該方法包括： 在該材料堆疊中形成該開口，其中該材料堆疊具有交替的犧牲區及隔離介電質； 使用一化學物質及製程移除鄰接於該介電質屏障之犧牲區，以在實質上不移除該介電質屏障之材料的情況下移除該犧牲區； 在一犧牲區已經移除之一區中形成該閘極，且在該等犧牲區中之另一者已經移除之一區中形成該相鄰閘極； 藉由一化學物質及製程移除來自該閘極與該相鄰閘極之間的材料以形成一開放區域，從而在實質上不移除該介電質屏障之該材料的情況下、在實質上不移除該閘極之材料的情況下及在實質上不移除該相鄰閘極之材料的情況下移除先前形成於相鄰犧牲區之間的該等隔離介電質；及 在該開放區域之至少一部分中形成一介電質以形成該孔隙。
- 如請求項16之方法，其中形成該介電質屏障包括形成鋁。
- 如請求項16之方法，其中形成該介電質屏障包括形成具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項16之方法，其中形成該電荷捕獲區包括形成一介電氮化物作為該電荷捕獲區。
- 如請求項16之方法，其中形成該閘極包括形成鎢作為該閘極之一部分。
- 如請求項21之方法，其中形成該閘極包括在該介電質屏障上且接觸該介電質屏障形成一氮化鈦區且在該氮化鈦區上形成該鎢。
- 一種方法，其包含： 形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串中之多個電荷捕獲結構的隧道區、電荷捕獲區、介電質阻隔區及介電質屏障，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中除了該串中之該第一電荷捕獲結構以外，該串中之每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方；及 形成接觸該等介電質屏障之材料的多個閘極且自該堆疊移除材料，使得該多個閘極中之每一閘極的至少一部分藉由一開放區域與該多個閘極中之一豎直相鄰閘極的至少一部分分隔開，從而暴露該等介電質屏障之該材料的部分；及 進一步處理該材料堆疊以使得每一開放區域之一部分保留為相鄰電荷捕獲快閃結構之閘極之間的一孔隙。
- 如請求項23之方法，其中該介電質屏障之該材料包括氧化鋁。
- 如請求項23之方法，其中該介電質屏障之該材料包括具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項23之方法，其中在該材料堆疊包括鄰接於該材料之交替的犧牲區及隔離介電質以形成隧道區、電荷捕獲區、介電質阻隔區及介電質屏障的情況下，形成接觸該等介電質屏障之材料的多個閘極且移除材料以使得每一閘極與該多個閘極中之一豎直相鄰閘極分隔開包括： 使用一化學物質及製程來移除鄰接於該等介電質屏障之該材料的犧牲區，以在實質上不移除該介電質屏障之材料的情況下移除該犧牲區； 在一犧牲區經移除之每一區中形成閘極材料；及 藉由一化學物質及製程移除來自每一閘極之間的材料，以在實質上不移除該等介電質屏障之該材料的情況下及在實質上不移除每一區中之該閘極材料的情況下移除先前形成於相鄰犧牲區之間的該等隔離介電質。
- 如請求項26之方法，其中在該犧牲區經移除之每一區中形成該閘極材料包括形成耦接至一記憶體裝置之一記憶體陣列中的存取線的該閘極材料。
- 如請求項23之方法，其中該方法包括在形成該孔隙時藉由一介電質密封相鄰電荷捕獲結構之閘極之間的該開放區域。
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