TW201101464A - Stacked semiconductor devices including a master device - Google Patents

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TW201101464A
TW201101464A TW099104742A TW99104742A TW201101464A TW 201101464 A TW201101464 A TW 201101464A TW 099104742 A TW099104742 A TW 099104742A TW 99104742 A TW99104742 A TW 99104742A TW 201101464 A TW201101464 A TW 201101464A
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Jin-Ki Kim
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Mosaid Technologies Inc
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Description

201101464 六、發明說明： 相關申請案的對照 本發明申請案以2〇〇9年2月24日提出之美國臨時專 利申請案第61/154,910號以及2009年4月24日提出之美 國專利申請案第12/4 29,310號主張優先權，並完整引用其 內容。 0 【發明所屬之技術領域】 本發明關係於包含主裝置之堆疊半導體裝置。 ^ 【先前技術】 目前有許多電子裝置納入記憶體系統以儲存資訊。有 些記憶體系統儲存，舉例來說，數位化音頻或視訊資訊以 供個別的媒體播放器播放。其他記憶體系統儲存，舉例來 說’軟體或相關的資訊以執行不同類型的處理功能。同樣 〇 地’有些類型的記憶體系統像是動態隨機存取記憶體（ Dynamic Random Access Memory，DRAM)系統和靜態隨 機存取自己憶體（Static Random Access Memory, SRAM)系 統爲揮發性記憶體系統，當電源關閉時，所儲存的資料不 會被保留下來’而其他類型的記憶體系統像是NAND快閃 記憶體系統和NOR快閃記憶體系統則爲非揮發性記憶體 系統’當電源關閉時，所儲存的資料會被保留下來。 隨著時代不斷演進，消費者會希望晶片的尺寸越小， 記憶體系統的容量越大。傳統上是以製程技術達到縮小晶 -5- 201101464 片尺寸的目的’然而在不遠的將來’這種方法的成本和限 制會越來越明顯。舉例來說’當製程技術縮小到5〇nm以 下，要開發更小幾何形狀的記憶體裝置就越難’特別是對 於快閃記憶體來說’電晶體特性越來越難掌握，加上記憶 保存時間與耐久性等可靠度問題就會浮現。同樣地，縮小 製程尺寸也是龐大的投資。因此’有鑒於製程技術縮小所 帶來的成本和限制，有必要開發新的方式以實現具有更大 容量的記憶體系統。 【發明內容】 本發明的一個目的是提供可適於堆疊的改良半導體裝 置。 根據本發明的一個型態，本發明提供一種包含一堆疊 的系統，該堆疊包括一第一非揮發性記憶體晶片以及一第 二非揮發性記億體晶片。該第二非揮發性記億體晶片缺乏 至少一些非核心電路系統以促進晶片尺寸縮減。複數個在 該第一非揮發性記憶體晶片與該第二非揮發性記憶體晶片 之間延伸的電氣路徑，該些電氣路徑協助該第一非揮發性 記憶體晶片提供該第二非揮發性記憶體晶片所需用於裝置 操作之訊號與電壓。 根據本發明的另一個型態，一種包含製造彼此相容的 第一與第二非揮發性記億體晶片的方法。該第一與第二非 揮發性記億體晶片具有基本上相似的核心晶片區域，但是 只有該第一非揮發性記憶體晶片具有數個額外晶片區域’ -6 - 201101464 位於其中的電路系統係用以提供功能以於該第一與第二非 揮發性記憶體晶片共享利益，而該些額外晶片區域的該電 路系統係被設定以產生與該第一與第二非揮發性記憶體晶 片相關的裝置操作之訊號和電壓。 根據本發明的另一個型態，本發明提供一種方法，包 含堆疊至少二個半導體晶片。其中一個半導體晶片係一主 記億體裝置，而另一半導體晶片係一從記億體裝置。該方 0 法也包括藉由矽穿孔將該些堆疊的半導體晶片連線在一起 ;以及藉由覆晶與凸塊將該些堆疊的半導體晶片連接至一 .封裝印刷電路板。 ‘根據本發明的另一個型態，一種非揮發性記憶體晶片 ，包含：占有該非揮發性記憶體晶片的一整個晶片區域超 過大多數（舉例來說，超過百分之八十）之核心晶片區域 。位於一額外的晶片區域中的電路系統係被設定以接收來 自另一非揮發性記億體晶片的訊號與電壓，該些核心晶片 Q 區域與該額外的晶片區域相較下具有一較爲微型化的製程 技術。 因此，本發明提供一包括一或更多個記憶體裝置之改 良系統。 【實施方式】 儘管「區域（area)」一詞在其他地方代表二維的空 間，然而在此區域（area)和三維空間所用的「地區（ zone )」所代表的意義一致。 201101464 第1圖所示爲一示範NAND快閃晶片平面布置（ N A N D f 1 a s h c h i p f 1 ο 〇 r p 1 a η ) 1 0 0 ’用以說明快閃記憶體裝 置的晶片區域內的主要組件的配置之一個可能分割。在平 面布置100中，二個列解碼器區域（row decoder area) 110、112分別在鄰接的記憶體格陣列區域（memory cell array area) 1 14、1 16，以及1 18、120之間延伸。對於列 解碼器區域1 1 〇、1 1 2來說，其爲放置快閃記憶體裝置的 列解碼器之區域。熟悉此技藝者應可了解，列解碼器是記 億體裝置中用以選擇一讀取或程式操作的頁面之組件。相 形之下，對於一傳統的抹除操作來說，列解碼器係選擇一 區塊而非一頁面。針對記憶體格陣列區域1 1 4、1 1 6、1 1 8 與1 20來說，其爲放置快閃記憶體裝置的記億體格陣列的 區域。熟悉此技藝者應可了解，快閃記憶體裝置的記憶體 格陣列包含許多（舉例來說，數百萬個）快閃記憶體格， 每一個格可儲存一或更多個位元（邏輯M’或’〇’）。 沿著平面布置1〇〇的寬度方向邊緣延伸的爲輸入/輸 出墊區域（input/output pad area) 124、126，而沿著平面 布置100的長度方向邊緣延伸的爲高電壓產生器區域（ high voltage generator area) 130、132，以及週邊電路區 域134。針對輸入/輸出墊區域124、126，快閃記憶體裝 置的輸入/輸出墊係被設置於這些區域。而熟悉此技藝者 應可了解，各種訊號係經由這些襯墊進出記億體晶片。同 樣地，根據至少一個替代範例，可想出一類似所示區域之 輸入/輸出墊區域可沿著最靠近週邊電路區域之（一平面 -8- 201101464 布置的）長度方向邊緣延伸。 針對高電壓產生器區域1 3 0、1 3 2，其爲放置快閃記憶 體裝置的高電壓產生器之區域，高電壓產生器的範例像是 電荷栗（charge pump )。在一些實施例中，「高電壓」 代表比一操作電壓（舉例來說，高於Vcc的電壓）要高的 電壓。同樣地，高電壓產生器在一些範例中整體地產生較 高電壓的範圍。 0 針對週邊電路區域134，其爲放置用於裝置操作的其 他重要電路系統的區域，這些電路系統包括，舉例來說： • 用於位址和資料的輸入和輸出緩衝器； • 用於控制和命令訊號的輸入緩衝器； • 包括命令解碼器的狀態機； • 位址計數器； • 列與行預解碼器；以及 • 狀態暫存器。 〇 同樣地，鄰接週邊電路區域134的是額外電路區域（ additional circuit area) 140、142。在這些區域內可以看 到快閃記憶體裝置的頁面緩衝器和行解碼器。熟悉此技藝 者應可了解，頁面緩衝器和行解碼器是快閃記憶體裝置已 知的功能。舉例來說，輸入資料係於快閃記憶體程式化的 過程中透過行解碼器被依序載入至一頁面緩衝器。 '熟悉此技藝者應可了解，在工作限制與特性規格的範 圍內’非揮發性記憶體的晶片平面布置可根據設計者的選 擇而有不同的變化。例如，第2圖係另一與第1圖所示不 -9 - 201101464 同的NAND快閃晶片平面布置200的方塊圖。在平面布置 200中，有一列解碼器區域202在平面214與220的區域 的二條相對鄰接邊緣之間延伸。比較平面布置200與平面 布置1 〇〇，可發現以下的不同點（非完整的清單）：列解 碼器區域202沿著平面布置200的中心向下延伸，而非具 有二條相隔的列解碼器區域，其中只有單一高電壓產生器 區域230，而輸入/輸出墊區域232與234沿著一鄰接週 邊電路區域237的平面布置邊緣延伸。相對於其他區域， 要注意的是用於頁面緩衝器及行解碼器之額外電路區域 240與2 42係與第1圖同樣地位於區域140與142內。 第3圖爲又另一例示NAND快閃晶片平面布置300的 方塊圖，其與先前所述的平面布置不同。在平面布置3 00 中，用於頁面緩衝與行解碼器的第一電路區域3 1 0係位於 第一平面（平面〇 )的區域中間。同樣用於頁面緩衝與行 解碼器的第二電路區域312係位於第二平面（平面1)的 區域中間。和第2圖的平面布置200相似的地方在於，一 輸入/輸出墊區域320係沿著鄰接週邊電路區域的平面布 置邊緣延伸，同樣地也只有單一高電壓產生器區域340。 有關平面布置300的進一步細節可參考Zeng等人在 ISSCC 2009技術論文選輯第236頁至237頁所發表之「在 34nm CMOS 中的 172mm2 3 2 Gb MLC NAND 快閃記憶體（ A 172mm 32Gb MLC NAND Flash Memory in 34nm CMOS )」一文。 根據至少一些示範實施例，快閃記億體裝置可分爲二 -10- 201101464 種可能的類型：主快閃晶片（master flash chip)與從快 閃晶片（slave flash chip )。主裝置的平面布置在某些程 度上可能類似一傳統的NAND快取記憶體，不過具有一矽 穿孔（Through-silicone via，TSV)區域。有關於此，第 4 圖所示爲根據一範例實施例的NAND快閃晶片平面布置 400之方塊圖。 在所示的平面布置400中，一矽穿孔（TSV )區域 404係被沿著鄰接的格陣列區域（cell array area) 408-411的長度方向邊緣設置（在圖中位於晶片上端，於輸入 /輸出墊區域420的相對側）。同樣地，區域430、432、 434、44 0、44 2、450，以及 452分別與先前所述的區域 130、132、134、140、142、110，以及 1 12 類似（第 1 圖 所示的平面布置1 00 )。根據至少一些實施例，所述的平 面布置400對應一系統的一主記憶體裝置的平面布置，與 一從裝置成對比。 〇 根據某些示範實施例，主裝置包括用以定址從裝置的 一位址解碼器預先列解碼器（pre-row decoder)及預先行 解碼器。以下將會更詳細地描述介於主和從裝置之間的差 異。 接下來參考第5圖，其爲根據一示範實施例之用於從 記憶體裝置的NAND快閃晶片平面布置5 00的方塊圖。示 範從裝置的裝置架構包括一 TSV區域504。訊號介面電路 係位於TSV區域504以及TSV區域404 (第4圖）內。訊 號介面電路例如係用以促進內部資料與控制訊號；讀取、 -11 - 201101464 程式化、與抹除操作用之高電壓訊號；以及VCC和Vss電 源供應訊號之傳送及接收的電路。同樣地，很明顯可看出 TSV區域的命名係因爲其係適於讓TSV穿過，以提供一堆 疊的晶片間的電氣路徑。 仍舊參考第5圖，其他圖示區域爲N AND記憶體格陣 列區域508-5 11，頁面緩衝器與行解碼器區域540與542 ，以及列解碼器區域 5 50與5 52。這些區域包含用於 NAND記憶體核心之核心區域（core area ) 590。在一些範 例中，這些核心區域590的特徵在於相比於TSV區域504 內的特性有更小的尺寸特性（舉例來說，製程技術更爲微 型化）。 第6圖所示爲根據一示範實施例的四個裝置之64Gb 快閃記憶體600，64Gb快閃記憶體600具有一個1 6Gb主 裝置602與三個16Gb從裝置6〇5_6〇7。從方塊圖來看， 主裝置6 02包括一代表輸入/輸出墊、週邊電路系統，以 及高電壓產生器區域的區塊610;不過在從裝置605-607 內因爲缺少類似的區域，以大幅減少晶片尺寸。 在上述的四個裸晶堆疊示範實施例中，只有一個 1 6Gb主裝置和三個16Gb從裝置（也就是四個裝置共 64Gb記憶體容量）。主裝置602定址整個64Gb記憶體空 間，包括主裝置602的16Gb和從裝置605-607的48 Gb。 當然了，在一些替代實施例中可堆疊四個以上的裸晶，而 在另一些替代實施例中可堆疊少於四個裝置。此外，示範 實施例並不會受到示範裝置的記憶體容量限制，而可採用 -12- 201101464 各種合適的記憶體容量。 第7圖與第8圖所示分別爲有關第6圖的64Gb快閃 記憶體600之頂視圖與截面圖。主裝置與三個從裝置係與 TSV連接。TSV的數目不拘（舉例來說，數十個、數百個 或數千個），熟悉此技藝者應可視主和從晶片的堆疊而定 。在第8圖所示的範例中’堆疊了四個快閃裝置，不過堆 疊二個或更多的非揮發性記億體都是可以的。 0 第9圖所示的橫截面圖與第8圖類似，不過額外地顯 示出快閃記憶體6 0 0如何以覆晶和凸塊技術而被納入一封 裝內。在所述的範例中，凸塊球（bumping ball ) 920係位 於主快閃晶片與一封裝印刷電路板（Printed Circuit Board，PCB) 930 之間。封裝球（package ball) 940 在封 裝印刷電路板93 0之下並與其連接。爲了簡化與方便說明 之故，圖中只有二條路徑，每一條均由主快閃記憶體晶片 透過一凸塊球穿過封裝PCB和一封裝球。不過熟悉此技藝 〇 者應可了解一般會有更多的路徑。由於覆晶和凸塊技術對 熟悉此技藝者係屬已知，相關的背景資料可參考網頁「覆 晶組裝 （Flip-Chip Assembly)」一文，其網址在 http://www.siliconfareast.com/flipchipassy.htm ° 以下將參考第10圖的替代實施例，其中在封裝PCB 1 030和主快閃記憶體裝置之間係以打線技術（wire bonding)連接。在第1〇圖中雖然沒有顯示出主快閃記憶 體晶片與封裝P CB 1 03 0之間延伸的接線1 040所形成的路 徑’不過該些路徑同樣延伸穿過封裝PCB 1 03 0和封裝球 -13- 201101464 1 05 0。此外，由於球狀陣列（BGA )封裝技術爲相當成熟 的技術，並且有許多論文探討過，因此熟悉此技藝者應可 了解進一步的特定實施方式，在此不需另行說明。 第11圖爲根據一替代示範實施例之NAND快閃晶片 平面布置 1100。在所示的平面布置 1100中，TSV區域 1104係位於記憶體核心區域1105與週邊電路區域1134之 間。應可了解的是，第1 1圖所示的區域1 1 〇 8 -1 1 1 1、1 1 2 0 、1130、 1132、 1134、 1140、 1142、 1150，以及 1152 係 分別與第4圖的平面布置400的區域408-411、420' 430 、432、 434、 440、 442、 450，以及 452 類似。所以，平 面布置1100和第4圖的平面布置400的主要不同點是在 晶片平面布置中加入了 TSV區域。根據至少一些實施例， 所示的平面布置1100對應系統的主記憶體裝置的平面布 置，與從裝置成對比。額外地，在一些範例中，這些核心 區域1 105的尺寸要比剩餘區域（非核心）來得小。因此 ，舉例來說，製程技術可更爲微型化。 將參考第12圖。第12圖爲根據一替代示範實施例之 用於從記憶體裝置的NAND快閃晶片平面布置1 2〇〇。示 範從裝置的裝置架構包括一沿著平面布置1 200長度方向 邊緣延伸的TSV區域1204，並包括鄰接的頁面緩衝器與 行解碼器區域1240與1242。同樣地’應可了解的是’第 12 圖的區域 1208-1211、 1240' 1242、 1250，以及 1252 係分別與第5圖的平面布置5 0 0的區域5 0 8 - 5 1 1、5 4 〇、 5 42、5 5 0，以及5 5 2類似。所以’平面布置1 2 〇 〇和第5 -14- 201101464 圖的平面布置500的主要不同點是在晶片平面布置中加入 了 TSV區域。 因此，拿第11和第12圖與第4和第5圖比較，可以 看出在平面布置內的TSV區域會改變（任何適合的地點均 可）。例如，在另一替代實施例中，TSV區域係沿著晶片 平面布置的寬度方向邊緣（而非長度方向）延伸。同樣地 ，應可了解的是，TSV區域可僅沿著晶片平面布置的部分 0 長度或寬度方向延伸（而非完全延伸）。在又另一替代示 範實施例中，TSV區域並不靠近任何晶片平面布置邊緣， 並可以，舉例來說，介於晶片平面布置的二個相對邊緣之 間。在又另一替代示範實施例中，T S V區域至少實質上介 於晶片平面布置的核心區域之間。同樣地，在一些示範實 施例中，一個晶片平面布置可有複數個TSV區域。因此， 熟悉此技藝者可將一個或多個TSV區域放置於晶片平面布 置內的任何地方。 〇 應可了解的是根據各種替代的示範實施例之主與從裝 置（包括在第11圖與第12圖中所述的範例）可如同先前 所述的第7圖至第1 0圖的範例一樣予以堆疊並加以封裝 〇 在一些示範實施例中，從記憶體裝置可選擇性地包括 從裝置測試邏輯（從裝置test logic )，用以促進組裝良 率的提升。在此例中，請參考第13圖。圖中的方塊圖與 第5圖的方塊圖類似，但是平面布置13〇〇包括一用於從 裝置測試邏輯的額外區域1 3 1 0，其被設定在測試過程中由 -15- 201101464 主裝置驅動。所註明的區域1310係鄰接TSV區域5 04 _， 不過，該區域也可被設置在各種適當的替代地點，而不需 任何給定的平面布置。 在說明過主晶片和從晶片後，應可了解的是主和從晶 片應適當地彼此相容，使得主晶片中的非核心電路系統可 提供功能讓主和從晶片彼此共享利益。 應可了解的是有些示範實施例可應用在任何適當的非 揮發性記億體積體電路系統中，包括以下特性的晶片，舉 例來說，像是NAND快閃記憶體、電可抹除可程式化唯讀 記憶體（EEPROM) 、NOR快閃記憶體、AND快閃電可抹 除可程式化唯讀記憶體、DiNOR快閃電可抹除可程式化唯 讀記憶體、串列快閃電可抹除可程式化唯讀記憶體（ Serial Flash EEPROM)、唯讀記憶體（ROM)、可抹除可 程式化唯讀記憶體（EPROM )、鐵電隨機存取記憶體（ FRAM )、磁性隨機存取記憶體（MRAM )，以及相變化 隨機存取記憶體（PCRAM)等。 應可了解的是，當在此提到一個元件「連接（ connected)」或「稱接（coupled)」至另一元件，其可 直接地連接或耦接至另一元件，或其中可有中介的元件。 相形之下，如果提到有一元件係「直接連接」或「直接耦 接j至另一元件，則其中沒有中介的元件。其他用來描述 元件之間關係的字詞應可類似的方式解釋（像是「介於」 和「直接介於」，「鄰接」和「直接鄰接」，「延伸通過 」和「完全延伸通過」等）。 -16- 201101464 由於以上說明的實施例均可進行調整和修改，因此， 這些實施例應視爲說明性質而非用以限制本發明。 【圖式簡單說明】 以下將配合所附圖表說明本發明。 第1圖所示爲一示範的NAND快取晶片平面布置之方 塊圖； 0 第2圖所示爲另一示範的N AND快取晶片平面布置之 方塊圖； 第3圖所示爲又另一示範的NAND快取晶片平面布置 之方塊圖； 第4圖所示爲根據一示範實施例之用於一主記憶體裝 置的NAND快取晶片布置之方塊圖； 第5圖所示爲根據一示範實施例之用於一從記憶體裝 置的NAND快取晶片布置之方塊圖； 〇 第6圖所示爲根據一示範實施例之一主記憶體裝置與 三個從記憶體裝置之方塊圖； 第7圖係以圖表方式表示與第6圖的快閃記憶體範例 一致的堆疊範例的頂視圖； 第8圖所示爲第7圖所示的範例堆疊的橫截面圖示； 第9圖係以圖表方式表示和第8圖的範例的橫截面視 圖相似的橫截面圖，但是額外地顯示一包含堆疊裝置的設 備如何可進一步地包括一採用覆晶和凸塊技術的封裝； 第10圖係以圖表方式表示與第8圖的範例之橫截面 -17- 201101464 圖類似之橫截面圖’但是額外地說明一包含堆疊的設備（ 也就是堆疊裝置）更可包括—傳統的球狀陣列（Ball Grid Array，BGA)封裝’適於打線技術； 第1 1圖係根據一替代示範實施例之用於一主記憶體 裝置的NAND快閃晶片平面布置之方塊圖； 第1 2圖係根據一替代示範實施例之用於一從記億體 裝置的NAND快閃晶片平面布置之方塊圖；以及 第1 3圖係根據另一替代示範實施例之用於一從記憶 體裝置的NAND快閃晶片平面布置之方塊圖。 相似或相同的參考標號可用於不同的圖表以表示在圖 中所表不之類似範例特點。同樣地，各種示範實施例在圖 中並非按比例排列。舉例來說，某些圖示元件或組件的大 小可能會有些誇大以方便說明。 【主要元件符號說明】 1 00 : NAND快閃晶片平面布置 1 1 0 :列解碼器區域 1 1 2 :列解碼器區域 1 1 4 :記億體格陣列區域 1 1 6 :記億體格陣列區域 1 1 8 :記億體格陣列區域 1 2 0 ··記憶體格陣列區域 124:輸入/輸出墊區域 126:輸入/輸出墊區域 -18- 201101464 130:高電壓產生器區域 132:高電壓產生器區域 134:週邊電路區域 140:額外電路區域 142 :額外電路區域 200 : NAND快閃晶片平面布置 202 :列解碼器區域 0 2 1 4 :平面 220 :平面 23 0:高電壓產生器區域 232:輸入/輸出墊區域 234:輸入/輸出墊區域 237:週邊電路區域 2 4 0 :額外電路區域 242 :額外電路區域 〇 3 0 0 : N A N D快閃晶片平面布置 3 1 〇 :第一電路區域 3 1 2 :第二電路區域 320:輸入/輸出墊區域 3 40 :高電壓產生器區域 400 : NAND快閃晶片平面布置 4 0 4 :矽穿孔 4 0 8 :格陣列區域 4 0 9 :格陣列區域 -19- 201101464 4 1 0 :格陣列區域 4 1 1 :格陣列區域 42 0:輸入/輸出墊區域 430 :高電壓產生器區域 43 2 :高電壓產生器區域 434 :週邊電路區域 440:額外電路區域 442 :額外電路區域 450 :列解碼器區域 45 2 :列解碼器區域 500: NAND快閃晶片平面布置 504 ： TSV 區域 5 08 : NAND記憶體格陣列區域 5 09 : NAND記憶體格陣列區域 5 1 0 : NAND記憶體格陣列區域 5 1 1 : N AND記憶體格陣列區域 5 40 :頁面緩衝器與行解碼器區域 542 :頁面緩衝器與行解碼器區域 5 50 :列解碼器區域 5 5 2 :列解碼器區域 5 9 0 :核心區域 600 : 64Gb快閃記憶體 602 : 1 6Gb主裝置 605 : 1 6Gb從裝置 -20- 201101464 606 ： 16Gb從裝置 607 ： 16Gb從裝置 610 : 非核心電路系統 920 ： 凸塊球 930 · 封裝印刷電路板 940 ： 封裝球 1030 :封裝印刷電路板 1040 :接線 1050 :封裝球 1100 :NAND快閃晶片平面布置 1104 :T S V區域 1105 :記憶體核心區域 1108 :格陣列區域 1109 :格陣列區域 1110 :格陣列區域 Ο 1111 :格陣列區域 1120 :輸入/輸出墊區域 113 0 :高電壓產生器區域 113 2 :高電壓產生器區域 1134 :週邊電路區域 1140 :額外電路區域 1142 :額外電路區域 1150 :列解碼器區域 1152 :列解碼器區域 -21 - 201101464 1 200 : NAND快閃晶片平面布置 1204 ： TSV 區域 1 208 : NAND記憶體格陣列區域 1 209 : NAND記憶體格陣列區域 1 2 1 0 : NAND記憶體格陣列區域 1 2 1 1 : NAND記憶體格陣列區域 1 240 :頁面緩衝器與行解碼器區域 1 242 :頁面緩衝器與行解碼器區域 1 25 0 :列解碼器區域 1 252 :列解碼器區域 1 3 00 :平面布置 1 3 1 0 :額外區域 -22 -

Claims (1)

  1. 201101464 七、申請專利範圍： 1.—種系統，包含： 一堆疊，包括： 一第一非揮發性記憶體晶片；以及 一第二非揮發性記憶體晶片，該第二非揮發性記 憶體晶片缺乏至少一些非核心電路系統以促進晶片尺寸縮 減；以及 0 複數個在該第一非揮發性記憶體晶片與該第二非揮發 性記憶體晶片之間延伸的電氣路徑，該些電氣路徑協助該 第一非揮發性記憶體晶片提供該第二非揮發性記憶體晶片 用於裝置操作所需之訊號與電壓》 2 ·如申請專利範圍第1項所述之系統，更包含至少一 個額外的非揮發性記憶體晶片，該第一非揮發性記憶體晶 片係一主裝置，而該第二非揮發性記憶體晶片與該些額外 的非揮發性記憶體晶片係從裝置。 〇 3 .如申請專利範圍第1項或第2項所述之系統，其中 該些電氣路徑包含矽穿孔。 4 ·如申請專利範圍第3項所述之系統，更包含一封裝 印刷電路板，該堆疊藉由覆晶與凸塊連接至該封裝印刷電 路板。 5. 如申請專利範圍第1項所述之系統，其中只有該第 —非揮發性記憶體晶片包括一高電壓產生器。 6. 如申請專利範圍第1項或第5項所述之系統，其中 該些電壓包括用於程式化與抹除操作的高電壓。 -23- 201101464 7. 如申請專利範圍第1項、第2項與第5項 所述之系統，其中該第二非揮發性記億體晶片包 測試邏輯，其被設定在測試中由該第一非揮發性 片驅動。 8. 如申請專利範圍第1項、第2項與第5項 所述之系統，其中該第一非揮發性記億體晶片與 揮發性記憶體晶片爲NAND快閃記憶體晶片。 9_一種包含製造彼此相容的第一與第二非揮 體晶片的方法，該第一與第二非揮發性記億體晶 本上相似的核心晶片區域，但是只有該第一非揮 體晶片具有數個額外晶片區域，位於其中的電路 以提供該第一與第二非揮發性記憶體晶片共享利 ，而該些額外晶片區域的該電路系統係被設定以 第一與第二非揮發性記憶體晶片相關的裝置操作 號和電壓。 1 〇 .如申請專利範圍第9項所述之方法，其 心晶片區域與該些額外的晶片區域相較下具有一 化的製程技術。 1 1 ·如申請專利範圍第1 0項所述之方法，其 外的晶片區域包括〜週邊電路區域、〜輸入與輸 、以及至少一個高電壓產生器區域。 1 2 ·如申請專利範圍第9項、第1 〇項與第 一項所述之方法，其中該第一與第二非揮發性記 爲NAND快閃記憶體晶片。 的任一項 括從裝置 記憶體晶 的任一項 該第二非 發性記憶 片具有基 發性記憶 系統係用 益的功能 產生與該 所需之訊 中該些核 較爲微型 中該些額 出墊區域 1 1項的任 憶體晶片 -24- 201101464 1 3 .如申請專利範圍第9項、第1 〇項與第i 1項的任 一項所述之方法，其中該製造包括製造至少一個額外的非 揮發記憶體晶片，該第一非揮發性記憶體晶片係一主裝置 ，而該第二非揮發性記憶體晶片與該些額外的非揮發性記 憶體晶片係從裝置β I4·如申請專利範圍第9項、第10項與第1 1項的任 一項所述之方法’其中該第二非揮發性記憶體晶片包括從 0 裝置測試邏輯’其被設定在測試中由該第一非揮發性記憶 體晶片驅動。 1 5 如申請專利範圍第9項、第1 0項與第1 1項的任 —項所述之方法’其中只有該第一非揮發性記憶體晶片包 括一高電壓產生器。 1 6 · —種方法，包含： 堆暨至少一個半導體晶片，其中一個半導體晶片係一 主記憶體裝置，而另一半導體晶片係一從記憶體裝置； 〇 藉由砍穿孔將該些堆疊的半導體晶片連線在一起；以 及 藉由覆晶與凸塊將該些堆疊的半導體晶片連接至一封 裝印刷電路板。 1 7.如申請專利範圍第i 6項所述之方法，其中該主記 憶體裝置與該從記憶體裝置爲快閃記憶體裝置。 18.如申請專利範圍第16項或第17項所述之方法， 其中該主iH憶體裝置實質上係具有較該從記憶體裝置爲大 的尺寸’以及在連接時，該主記憶體裝置實質上係鄰接該 -25- 201101464 封裝印刷電路板。 1 9 . 一種非揮發性記億體晶片，包含： 占有超過該非揮發性記億體晶片的一整個晶片區域的 百分之八十之核心晶片區域；以及 一額外的晶片區域’位於其中的電路系統係被設定& 接收來自另一非揮發性記憶體晶片的訊號與電壓，該些核 心晶片區域與該額外的晶片區域相較下具有一較爲微型化 的製程技術。 20.如申請專利範圍第1 9項所述之非揮發性記憶體晶 片，其中該額外的晶片區域係一矽穿孔區域。 2 1 .如申請專利範圍第1 9項所述之非揮發性記憶體晶 片，其中該非揮發性記憶體晶片沒有一高電壓產生器。 2 2 .如申請專利範圍第1 9項至第21項的任一項所述 之非揮發性記億體晶片’更包含另一額外的晶片區域’位 於其中的從裝置測試邏輯係被設定在測試時由一不同的裝 置所驅動。 2 3 .如申請專利範圍第2 2項所述之非揮發性記憶體晶 片，其中該另一額外的晶片區域係直接鄰接該額外的晶片 區域。 2 4 .如申請專利範圍第1 9項至第21項的任一項所述 之非揮發性記憶體晶片，其中NAND快閃記憶體晶格係位 於該些核心晶片區域的其中一些之中。 2 5 _如申請專利範圍第1 9項至第2 1項的任一項所述 之非揮發性記億體晶片，其中該些核心晶片區域占有超過 -26- 201101464 該非揮發性記憶體晶片的該整體晶片區域的百分之九十。 2 6 . —種系統，包含： 一堆疊，包括：一第一晶片，該第一晶片的一第一晶 片區域與該第一晶片的一第二晶片區域相較下具有較爲微 型化的製程技術；以及一第二晶片，該第二晶片的一第一 晶片區域與該第二晶片的一第二晶片區域相較下具有較爲 微型化的製程技術，以及該第二晶片的該第二晶片區域相 0 對於該第二晶片的整體晶片區域的百分率係遠小於該第一 晶片的該第二晶片區域相對於該第一晶片的整體晶片區域 的百分率。 27. 如申請專利範圍第26項所述之系統，其中該第一 與第二晶片係記憶體晶片，而至少該第二晶片爲一非揮發 性記憶體晶片。 28. 如申請專利範圍第26項或第27項所述之系統， 更包含複數個於該第一晶片與該第二晶片之間延伸的電氣 Q 路徑，該些電氣路徑協助該第一晶片提供該第二晶片用於 裝置操作所需之訊號與電壓。 29. 如申請專利範圍第28項所述之系統，其中該些電 氣路徑包含矽穿孔。 30. 如申請專利範圍第26項或第27項所述之系統， 其中只有該第一晶片包括一高電壓產生器。 3 1.如申請專利範圍第26項或第27項所述之系統， 更包含一封裝印刷電路板，該堆疊藉由覆晶與凸塊連接至 該封裝印刷電路板。 -27-
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