KR20110121671A - 마스터 디바이스를 포함하는 적층형 반도체 디바이스 - Google Patents

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KR20110121671A
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Abstract

본 발명은, 제 1 비휘발성 메모리 칩, 및 제 2 비휘발성 메모리 칩을 포함하는 스택을 포함하는 시스템을 개시하고, 상기 제 2 비휘발성 메모리 칩은 적어도 몇몇 논-코어 회로들이 결여되어, 상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩 사이에서 복수의 전기적 경로들이 연장하고, 상기 전기적 경로들은 상기 제 1 비휘발성 메모리 칩이 제 2 비휘발성 메모리 칩에 디바이스 동작들을 위해 필요한 신호 및 전압을 제공하도록 용이하게 한다.

Description

마스터 디바이스를 포함하는 적층형 반도체 디바이스{STACKED SEMICONDUCTOR DEVICES INCLUDING A MASTER DEVICE}
관련 출원에 대한 상호-참조
본 출원은, 2009년 2월 24일자로 출원된 미국 가특허 출원 제61/154,910호 및 2009년 4월 24일자로 출원된 미국 특허 출원 제12/429,310호의 우선권의 이점을 주장하고, 그 전체가 본 명세서에 참조로서 통합된다.
오늘날, 수많은 전자 디바이스들이 정보를 저장하기 위해 메모리 시스템들을 포함한다. 몇몇 메모리 시스템들은, 예를 들어, 개별적인 미디어 플레이어에 의한 재생을 위해 디지털화된 오디오 또는 비디오 정보를 저장한다. 다른 메모리 시스템들은, 예를 들어, 소프트웨어 및 관련 정보를 저장하여 상이한 유형들의 프로세싱 기능들을 수행한다. 또한, 예를 들어, 동적 랜덤 액세스 메모리 (DRAM) 시스템 및 정적 랜덤 액세스 메모리 (SRAM) 시스템과 같은 몇몇 유형의 메모리 시스템들은 전력이 오프 (off) 일 때 저장된 데이터가 보존되지 않는 휘발성 메모리 시스템인 반면, 예를 들어, NAND 플래시 메모리 시스템 및 NOR 플래시 메모리 시스템과 같은 다른 유형의 메모리 시스템들은 전력이 오프일 때 저장된 데이터가 보존되는 비휘발성 메모리 시스템이다.
시간이 지남에 따라, 소비자들은 메모리 시스템들이 점점 더 작은 크기의 칩에 의해 제공된 점점 더 큰 성능을 갖게 될 것이라는 기대를 갖는다. 역사적으로, 이러한 목적을 달성하기 위한 능력에서의 중요한 팩터는, 프로세스 기술의 축소였지만; 그러나, 가까운 미래에 이러한 접근방식의 비용 및 한계가 점점 더 부정적으로 되는 것도 사실상 가능하다. 예를 들어, 프로세스 기술이 50 nm 아래로 축소됨에 따라서, 트랜지스터 특징 및 유지성 및 내구성과 같은 신뢰도의 저하로 인해 더 작은 기하학적 형상의 메모리 디바이스, 특히 플래시 메모리를 개발하는 것은 극도로 난제가 된다. 또한, 프로세스 기술의 축소는 거대한 투자이다. 따라서, 프로세스 기술의 축소의 전술한 비용 및 한계의 관점에서, 점점 더 큰 성능의 메모리 시스템을 실현하기 위해 새로운 방식을 연구 및 개발할 필요가 있다.
본 발명의 목적은 적층되도록 구성되는 개선된 반도체 디바이스를 제공하는 것이다.
본 발명의 일 양태에 따르면, 스택을 포함하는 시스템이 제공된다. 이 스택은 제 1 비휘발성 메모리 칩 및 제 2 비휘발성 메모리 칩을 포함한다. 제 2 비휘발성 메모리 칩은 적어도 몇몇 논-코어 (non-core) 회로들이 결여되어, 칩 크기 축소가 용이하게 된다. 복수의 전기적 경로들이 제 1 비휘발성 메모리 칩과 제 2 비휘발성 메모리 칩 사이에서 연장한다. 전기적 경로는, 제 1 비휘발성 메모리 칩이 디바이스 동작에 필요한 신호 및 전압을 제 2 비휘발성 메모리 칩에 제공하는 것을 용이하게 한다.
본 발명의 다른 양태에 따르면, 서로 호환가능한 제 1 및 제 2 비휘발성 메모리 칩들을 제조하는 단계를 포함하는 방법이 제공된다. 실질적으로 유사한 코어 칩 영역들을 갖는 제 1 및 제 2 비휘발성 메모리 칩이 제조되고, 제 1 비휘발성 메모리 칩만이 제 1 및 제 2 비휘발성 메모리 칩 모두의 이점을 공유하기 위한 기능을 제공하는 회로들이 위치된 추가적인 칩 영역을 갖는다. 추가적인 칩 영역의 회로들은 제 1 및 제 2 비휘발성 메모리 칩 모두와 관련된 디바이스 동작들에 필요한 신호 및 전압을 발생시키도록 구성된다.
본 발명의 또 다른 양태에 따르면, 적어도 2 개의 반도체 칩들을 적층하는 단계를 포함하는 방법을 제공한다. 반도체 칩들 중 하나는 마스터 메모리 디바이스이고, 반도체 칩들 중 다른 하나는 슬레이브 메모리 디바이스이다. 또한, 이 방법은, 적층된 반도체 칩들을 스루-실리콘 비아들 (Through-Silicon Vias) 에 의해 함께 배선하는 단계, 및 패키지 인쇄 회로 기판에 적층된 반도체 칩들을 플립 칩 및 범핑에 의해 접속시키는 단계를 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 메모리 칩의 전체 칩 영역의 대부분 (예를 들어, 80% 이상, 또한 90% 이상) 을 차지하는 코어 칩 영역을 포함하는 비휘발성 메모리 칩이 제공된다. 비휘발성 메모리 칩의 추가적인 칩 영역 내에, 다른 비휘발성 메모리 칩으로부터의 신호 및 전압을 수신하도록 구성된 회로들이 위치된다. 코어 칩 영역은, 추가적인 칩 영역과 비교하여, 더욱 소형화된 프로세스 기술을 갖는다.
따라서, 하나 이상의 메모리 디바이스들을 포함하는 개선된 시스템이 제공된다.
이하, 예시에 의해 첨부된 도면에 대한 참조가 이루어질 것이다.
도 1 은 예시적인 NAND 플래시 칩 평면도의 블록도이다.
도 2 는 다른 예시적인 NAND 플래시 칩 평면도의 블록도이다.
도 3 은 또 다른 예시적인 NAND 플래시 칩 평면도의 블록도이다.
도 4 는 예시적인 실시형태에 따른 마스터 메모리 디바이스에 대한 NAND 플래시 칩 평면도의 블록도이다.
도 5 는 예시적인 실시형태에 따른 슬레이브 메모리 디바이스에 대한 NAND 플래시 칩 평면도의 블록도이다.
도 6 은 예시적인 실시형태에 따른 하나의 마스터 메모리 디바이스 및 3 개의 슬레이브 메모리 디바이스를 나타내는 블록도이다.
도 7 은 도 6 에 도시된 플래시 메모리 예시적인 실시형태와 일치하는 스택의 일 예시의 평면도를 도식적인 형태로 나타낸다.
도 8 은 도 7 에 도시된 예시적인 스택의 단면도를 도식적인 형태로 나타낸다.
도 9 는, 도 8 의 예시의 단면도와 유사한 단면도를 도식적인 형태로 나타내지만, 적층형 디바이스들을 포함하는 장치가 플립 칩 및 범핑 기술이 사용된 패키지를 어떻게 더 포함할 수 있는지에 대한 세부사항을 추가적으로 예시한다.
도 10 은, 도 8 의 예시의 단면도와 유사한 단면도를 도식적인 형태로 나타내지만, 스택 (즉, 적층형 디바이스) 를 포함하는 장치가 배선 접합 기술을 위해 구성된 종래의 볼 그리드 어레이 (BGA; Ball Grid Array) 패키지를 어떻게 더 포함할 수 있는지의 세부사항을 추가적으로 예시한다.
도 11 은 대안적인 예시적인 실시형태에 따른 마스터 메모리 디바이스에 대한 NAND 플래시 칩 평면도의 블록도이다.
도 12 는 대안적인 예시적인 실시형태에 따른 슬레이브 메모리 디바이스에 대한 NAND 플래시 칩 평면도의 블록도이다.
도 13 은 다른 대안적인 예시적인 실시형태에 따른 슬레이브 메모리 디바이스에 대한 NAND 플래시 칩 평면도의 블록도이다.
유사한 또는 동일한 참조 부호들이 도면에 예시된 유사한 예시적인 특징들을 나타내기 위해 상이한 도면에 이용될 수도 있다. 또한, 다양한 예시적인 실시형태들이 도면에서 스케일링하도록 도시되지는 않았다. 예를 들어, 특정 예시된 엘리먼트 또는 컴포넌트들의 치수는 예시의 편리함을 위해 확대될 수도 있다.
다른 문맥에서는, 용어 "영역" 이 2 차원적으로 정의된 공간을 의미하는 것으로 이해될 수도 있지만, 3-차원적으로 정의된 공간 (존) 도 본 명세서에서 이용된 것과 같은 용어 "영역" 과 일치하는 것으로 이해될 것이다.
도 1 은 플래시 메모리 디바이스의 칩 영역 내에서 주요 컴포넌트들의 배치의 하나의 가능한 분할을 예시하는 예시적인 NAND 플래시 칩 평면도 (100) 의 블록도이다. 평면도 (100) 에서, 2 개의 로우 디코더 영역 (110 및 112) 은 인접 메모리 셀 어레이 영역 (114 및 116), 및 (118 및 120) 사이에서 각각 연장한다. 로우 디코더 영역 (110 및 112) 에 대해서, 이들은 플래시 메모리 디바이스의 로우 디코더들이 발견될 수 있는 영역 내에 있다. 당업자에 의해 이해될 수 있는 바와 같이, 로우 디코더는 판독 또는 프로그램 동작 둘 중 하나에 대한 페이지를 선택하는 메모리 디바이스의 컴포넌트이다. 대조적으로, 종래의 삭제 동작에 대해, 페이지가 아닌 블록이 로우 디코더에 의해 선택된다. 메모리 셀 어레이 영역 (114, 116, 118 및 120) 에 대해, 이들은 플래시 메모리 디바이스의 메모리 셀 어레이들이 발견될 수 있는 영역 내에 있다. 당업자에 의해 이해될 수 있는 바와 같이, 플래시 메모리 디바이스의 메모리 셀 어레이는 수많은 (예를 들어, 수백 만개) 플래시 메모리 셀들을 포함하고, 이들 각각에는 1 이상의 비트 (로직 "1" 들 또는 "0" 들) 가 저장될 수도 있다.
평면도 (100) 의 가로-방향 에지를 따라서 연장하는 것은, 입/출력 패드 영역 (124 및 126) 이고, 평면도 (100) 의 세로-방향 에지를 따라서 연장하는 것은 고전압 발생기 영역 (130 및 132), 및 주변 회로 영역 (134) 이다. 입/출력 패드 영역 (124 및 126) 에 대해, 이들은 플래시 메모리 디바이스의 입/출력 패드가 발견될 수 있는 영역 내에 있다. 당업자에 의해 이해될 수 있는 바와 같이, 다양한 신호들이 메모리 칩으로 또는 메모리 칩으로부터 이러한 패드들을 통해서 이동한다. 또한, 적어도 하나의 대안적인 예시에 따르면, 예시된 영역과 유사한 입/출력 패드 영역은 주변 회로 영역과 가장 가까운 (평면도의) 세로-방향 에지를 따라서 연장할 수도 있다는 것이 예상된다.
고전압 발생기 영역 (130 및 132) 에 대해, 이들은 예를 들어 충진 범프들과 같은 플래시 메모리 디바이스의 고전압 발생기를 발견하는 영역 내에 있다. 몇몇 예시에서, "고전압" 은 동작 전압보다 높은 전압 (예를 들어, Vcc 보다 높은 전압) 을 의미한다. 또한, 몇몇 예시에서, 고전압 발생기는 더 높은 전압의 범위를 집합적으로 발생시킨다.
주변 회로 영역 (134) 에 대해, 이는, 예를 들어, 이하와 같은 디바이스 동작을 위해 중요한 다른 회로들을 발견하는 영역 내에 있다.
● 어드레스 및 데이터에 대한 입력 및 출력 버퍼들
● 제어 및 커맨드 신호에 대한 입력 버퍼들
● 커맨드 디코더를 포함하는 상태 머신
● 어드레스 카운터
● 로우 및 컬럼 프리-디코더
● 상태 레지스터
또한, 주변 회로 영역 (134) 에 인접하여 추가적인 회로 영역 (140 및 142) 이 있다. 이는, 플래시 메모리 디바이스의 페이지 버퍼 및 컬럼 디코더가 발견될 수 있는 영역 내에 있다. 페이지 버퍼 및 컬럼 디코더는 당업자에게 잘 알려진 기능을 갖는 플래시 메모리 디바이스의 컴포넌트들이다. 예를 들어, 입력 데이터는 플래시 메모리 프로그래밍 도중에 컬럼 디코더를 통해서 페이지 버퍼에 순차적으로 로딩된다.
당업자는, 비휘발성 메모리에 대한 칩 평면도들이, 작업 제약 조건 및 사양 내에서, 설계자의 선택에 의존하여 변화할 것이라는 것을 이해할 것이다. 예를 들어, 도 2 는 도 1 에 도시된 것과는 상이한 다른 예시적인 NAND 플래시 칩 평면도 (200) 의 블록도이다. 평면도 (200) 에서, 평면 (214 및 220) 의 영역의 2 개의 비교적 인접하는 에지들 사이에서 연장하는 로우 디코더 영역 (202) 이 존재한다. 평면도 (100) 와 평면도 (200) 를 비교하여, 이하의 차이 (비포괄적 리스트) 를 발견하고: 로우 디코더 영역 (202) 은 2 개의 이격된 로우 디코더 영역들을 갖기 보다는 평면도 (200) 의 중심을 하향하여 연장하며, 단일의 고전압 발생기 영역 (230) 만이 존재하고, 입/출력 패드 영역 (232 및 234) 은 인접하는 주변 회로 영역 (237) 인 평면도 에지를 따라서 연장한다. 다른 영역들 중 몇몇과 대조적으로, 페이지 버퍼 및 컬럼 디코더를 위한 추가적인 회로 영역 (240 및 242) 은 도 1 에 도시된 영역 (140 및 142) 과 유사하게 위치된다.
도 3 은 앞서 도시되고 설명된 다른 것과는 상이한 또 다른 예시적인 NAND 플래시 칩 평면도 (300) 의 블록도이다. 평면도 (300) 에서, 페이지 버퍼 및 컬럼 디코더에 대한 제 1 회로 영역 (310) 은 제 1 평면 (평면 0) 의 영역들 사이에서 중간에 위치된다. 또한, 페이지 버퍼 및 컬럼 디코더에 대한 제 2 회로 영역 (312) 은 제 2 평면 (평면 1) 의 영역들 사이에서 중간에 위치된다. 도 2 에 도시된 평면도 (200) 와 유사하게, 주변 회로 영역과 인접하는 평면도 에지를 따라서 연장하는 입/출력 패드 영역 (320) 이 제공되고, 또한, 단일의 고전압 발생기 영역 (340) 이 존재한다.
평면도 (300) 에 대한 추가적인 세부사항은, ISSCC 2009 Digest of Technical Papers, 236-237 페이지의 "A 172 ㎟ 32Gb MLC NAND Flash Memory in 34 nm CMOS" 에서 Zeng 등에 의해 제공된다.
적어도 몇몇 예시적인 실시형태에 따르면, 플래시 메모리 디바이스는 2 개의 가능한 유형: 마스터 플래시 칩 및 슬레이브 플래시 칩 중 하나로서 분류된다. 여러 면에서, 마스터 디바이스의 평면도는 종래의 NAND 플래시 메모리 중 하나와 유사하지만 TSV (스루-실리콘 비아) 영역을 포함할 수도 있다. 이에 대해, 도 4 는 예시적인 실시형태에 따른 NAND 플래시 칩 평면도 (400) 의 블록도이다.
예시적인 평면도 (400) 에서, 스루-실리콘 비아 (TSV) 영역 (404) 은 (입력 및 출력 패드 영역 (420) 으로부터 반대측에, 칩의 예시된 상부의) 셀 어레이 영역 (408 - 411) 에 인접하는 세로-방향 에지를 따라서 위치된다. 또한, 영역 (430, 432, 434, 440, 442, 450 및 452) 은 (도 1 에 도시된 평면도 (100)) 에서) 사전에 설명된 영역 (130, 132, 134, 140, 142, 110, 112) 각각에 대한 레이아웃과 유사하다. 적어도 몇몇 예시에 따르면 예시된, 슬레이브 디바이스와는 대조적으로, 평면도 (400) 는 시스템의 마스터 메모리 디바이스의 평면도에 대응한다.
몇몇 예시적인 실시형태에 따르면, 마스터 디바이스는 슬레이브 디바이스들을 어드레싱하기 위한 어드레스 디코더, 프리-로우 디코더 및 프리-컬럼 디코더를 포함한다. 마스터 디바이스와 슬레이브 디바이스 사이의 차이는 본 개시물에 후속으로 제공된 세부사항으로부터 더욱 명백하게 될 것이다.
이하, 도 5 를 참조할 것이다. 도 5 는 예시적인 실시형태에 따른 슬레이브 메모리 디바이스에 대한 NAND 플래시 칩 평면도 (500) 의 블록도이다. 예시된 예시적인 슬레이브 디바이스의 디바이스 아키텍쳐는 TSV 영역 (504) 을 포함한다. 신호 인터페이스 회로들이 TSV 영역 (504) 및 또한 TSV 영역 (404) (도 4) 내에 위치된다. 예를 들어, 신호 인터페이스 회로들은, 내부 데이터 및 제어 신호, 판독, 프로그램 및 삭제 동작들을 위한 고전압 신호, 및 Vcc 및 Vss 전원 공급 신호를 송신 및 수신하는 것을 용이하게 하는 회로들이다. 또한, TSV 영역은 스택 내의 칩들 사이에서 전기적 경로를 제공하기 위해 이들을 통해서 TSV 를 연장하게 하도록 구성되기 때문에, 붙여진 이름이다는 것이 명백하다.
여전히 도 5 를 참조하면, 다른 예시된 영역들은 NAND 메모리 셀 어레이 영역 (508 - 511), 페이지 버퍼 및 컬럼 디코더 영역 (540 및 542), 및 로우 디코더 영역 (550 및 552) 이다. 이러한 영역들은 NAND 메모리 코어에 대한 코어 영역 (590) 을 포함한다. 몇몇 예시에서, 코어 영역 (590) 은 TSV 영역 (504) 내의 피쳐들과 비교하여 더 작은 크기의 피쳐들에 의해 특징화 된다 (예를 들어, 프로세스 기술은 더욱 소형화됨).
도 6 은, 예시적인 실시형태에 따른 4 개의 디바이스, 64 Gb 플래시 메모리 (600) 을 나타내는 블록도이고, 이 64 Gb 플래시 메모리 (600) 는 하나의 16 Gb 마스터 디바이스 (602) 및 3 개의 16 Gb 슬레이브 디바이스들 (605 - 607) 을 갖는다. 블록도로부터, 마스터 디바이스 (602) 는 입력 및 출력 패드, 주변 회로 및 고전압 발생기에 대한 영역을 나타내는 블록 (610) 을 포함하지만; 이와 유사한 영역들이 매우 현저한 칩 크기 저하로 변환하는 슬레이브 디바이스 (605 - 607) 내에서는 결여되어 있다는 것을 알 것이다.
전술된 쿼드 다이 적층형 예시적인 실시형태에 대해, 1 개의 16 Gb 마스터 디바이스 및 3 개의 16 Gb 슬레이브 디바이스 (즉, 모두 4 개의 디바이스들에 대한 전체 64 Gb 메모리 용량) 이 존재한다. 마스터 디바이스 (602) 는 전체 64 Gb 메모리 공간, 마스터 디바이스 (602) 에서 16 Gb 그리고 슬레이브 디바이스 (605-607) 에서 48 Gb 를 어드레싱한다. 물론, 몇몇 대안적인 예시적인 실시형태에서, 4 개 이상의 다이가 적층될 것이고, 다른 대안적인 예시적인 실시형태에서는 4 개 보다 적은 디바이스들이 적층될 수도 있다는 것을 이해할 것이다. 또한, 예시적인 실시형태들이 디바이스의 메모리 용량에 의해 제한된 어떠한 방식이 아닌, 모든 적절한 메모리 용량이 고찰된다.
도 7 및 도 8 은 도 6 과 관련하여 설명된 64 Gb 플래시 메모리 (600) 의 평면도 및 단면도 각각을 도해적으로 도시한다. 마스터 디바이스 및 3 개의 슬레이브 디바이스들이 TSV 와 접속된다. TSV 들의 수는, 당업자가 마스터 및 슬레이브 칩들의 소정의 스택에 적절한 것으로 이해하는 임의의 수 (예를 들어, 수십, 수백 또는 수천개) 일 것이다. 도 8 의 예시적인 예시에서, 4 개의 플래시 디바이스들이 적층되지만, 임의의 2 개 이상의 비휘발성 메모리 디바이스들의 적층이 고찰된다.
도 9 는, 도 8 과 유사한 단면도를 도식적으로 도시하지만, 플래시 메모리 (600) 가 플립 칩 및 범핑 기술이 사용된 패키지에서 어떻게 존재하는지의 세부사항을 추가적으로 예시한다. 예시적인 예시에서, 범핑 볼 (920) 은 마스터 플래시 칩과 패키지 인쇄 회로 기판 (PCB; 930) 사이에 위치된다. 패키지 PCB (930) 아래에 패키지 볼 (940) 이 접속되어 있다. 예시의 간략화 및 편의성을 위해, 마스터 플래시 칩으로부터, 범핑 볼을 통해서, 패키지 PCB 를 통해서 그리고 패키지 볼을 통해서 각각 연장하는 오직 2 개의 경로만이 도시되지만, 수많은 이러한 경로들이 존재할 것이라는 것을 이해할 것이다. 플립 칩 및 범핑 기술은 당업자에게 잘 알려져 있고, 이러한 기술에 관한 배경 세부사항들이 (URL http://www.siliconfareast.com/flipchipassy.htm 에서 현재 공개적으로 입수가능한) "Flip-Chip Assembly" 로 명명된 웹 페이지로부터 획득될 수도 있다.
패키지 PCB (1030) 와 마스터 플래시 디바이스 사이에서 배선 접합이 사용된 대안적인 예를 예시하는 도 10 을 이하 참조한다. 또한, 도 10 에 도시되진 않았지만, 마스터 플래시 칩과 패키지 PCB (1030) 사이에서 연장하는 배선 (1040) 에 의해 형성된 전기적 경로들이 패키지 PCB (1030) 및 패키지 볼 (1050) 을 통해서 연장한다. 또한, BGA 패키지 기술은 수많은 광범위한 서류들의 주제가 되고 있는 매우 잘 알려진 기술이기 때문에, 당업자에게 용이하게 명백해야만 하는 것과 같이, 추가적인 특정 구현 세부사항이 본 명세서에 제공될 필요는 없을 것으로 이해될 것이다.
도 11 은 대안적인 예시적 실시형태에 따른 NAND 플래시 칩 평면도 (1100) 의 블록도이다. 예시된 평면도 (1100) 에서, TSV 영역 (1104) 은 메모리 코어 영역 (1105) 과 주변 회로 영역 (1134) 사이에 위치된다. 또한, 도 11 에 도시된 영역 (1108 - 1111, 1120, 1130, 1132, 1134, 1140, 1142, 1150 및 1152) 은 도 4 의 이전에 설명된 평면도 (400) 에 도시된 영역 (408 - 411, 420, 430, 432, 434, 440, 442, 450 및 452) 각각과 유사하다. 따라서, 평면도 (1100) 와 도 4 의 평면도 (400) 사이의 주요한 차이는 칩 평면도 내에서 TSV 영역의 배치이다. 적어도 몇몇 예시에 따르면, 예시된 평면도 (1100) 는 슬레이브 디바이스와 대조적으로 시스템의 마스터 메모리 디바이스의 평면도에 대응한다. 추가적으로, 코어 영역 (1105) 은, 몇몇 예시에서, 나머지 (논-코어) 영역 내의 피쳐와 비교하여 더 작은 크기의 피쳐들에 의해 특징화된다. 이에 대해, 예를 들어, 프로세스 기술은 더욱 소형화될 수도 있다.
이하, 도 12 를 참조할 것이다. 도 12 는 대안적인 예시적인 실시형태에 따라서 슬레이브 메모리 디바이스에 대한 NAND 플래시 칩 평면도 (1200) 의 블록도이다. 예시된 예시적인 슬레이브 디바이스의 디바이스 아키텍쳐는 평면도 (1200) 의 세로-방향 에지에 따른 TSV 영역 (1204) 및 인접 페이지 버퍼 및 컬럼 디코더 영역 (1240 및 1242) 을 포함한다. 또한, 도 12 에 도시된 영역 (1208 - 1211, 1240, 1242, 1250 및 1252) 이 도 5 의 이전에 설명된 평면도 (500) 에 도시된 영역 (508 - 511, 540, 542, 550 및 552) 각각과 유사하다는 것을 이해할 것이다. 따라서, 평면도 (1200) 와 도 5 의 평면도 (500) 사이의 주요 차이는 칩 평면도 내의 TSV 영역의 배치이다.
따라서, 도 4 및 도 5 와 도 11 및 도 12 의 비교로부터, 칩 평면도 내의 TSV 영역의 배치가 변경될 것이라는 것을 알 것이다 (임의의 적절한 위치가 고찰됨). 예를 들어, 다른 대안적인 예시적인 실시형태에서, TSV 영역은 칩 평면도의 (세로-방향 에지 대신에) 가로-방향 에지를 따라서 연장한다. 또한, TSV 영역이 칩 평면도의 길이 또는 폭의 부분만을 따라서 (전체적으로 따르는 것과 반대로) 연장할 수도 있다. 또 다른 대안적인 예시적인 실시형태에서, TSV 영역은 어떠한 칩 평면 에지들과 인접하지 않고, 예를 들어, 칩 평면도의 2 개의 대향 에지들 사이의 중심에 위치될 수 있다. 또 다른 대안적인 예시적인 실시형태에서, TSV 영역은 칩 평면도의 2 개의 코어 영역들 사이에 적어도 실질적으로 삽입된다. 또한, 몇몇 예시적인 실시형태에서, 하나의 칩 평면도 내에 복수의 TSV 영역들이 있을 수도 있다. 따라서, TSV 영역 또는 영역들이 당업자가 적절한 것으로 이해하는 칩 평면도 내부의 어느 곳에라도 위치될 수도 있다는 것이 고찰된다.
(도 11 및 도 12 에 예시된 예시적인 실시형태들을 포함하는) 다양한 대안적인 예시적인 실시형태들에 따른 마스터 및 슬레이브 디바이스들은 이전에 도시되고 설명된 도 7 내지 도 10 의 예시들과 유사한 방식으로 적층 및 패키징될 수도 있다는 것이 이해될 것이다.
몇몇 예시적인 실시형태에서, 슬레이브 메모리 디바이스는 어셈블리 수율의 강화를 용이하게 하기 위해 슬레이브 디바이스 테스트 로직을 옵션으로 포함할 수도 있다. 이에 대해, 도 13 을 참조한다. 예시된 블록도는 도 5 의 블록도와 유사하지만, 평면도 (1300) 는 테스팅 도중에 마스터 디바이스에 의해 구동되도록 구성된 슬레이브 디바이스 테스트 로직을 위한 추가적인 영역 (1310) 을 포함한다. 예시된 영역 (1310) 은 TSV 영역 (504) 에 인접하지만; 임의의 소정의 칩 평면도 내에서 다양한 적절한 대안적인 위치들 내의 슬레이브 디바이스 테스트 로직에 대한 영역의 배치가 고찰된다.
마스터 칩 및 슬레이브 칩들을 설명하여, 마스터 칩 내의 논-코어 회로들이 마스터 칩 및 슬레이브 칩 모두의 공유 이점에 대한 기능을 제공할 수 있도록, 마스터 칩 및 슬레이브 칩들은 서로 적절하게 호환가능하게 된다는 것은 명백할 것이다.
몇몇 예시적인 실시형태들은, 예를 들어, NAND 플래시, EEPRON, NOR 플래시, EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 시리얼 플래시 EEPROM, ROM, EPROM, FRAM, MRAM 및 PCRAM 으로서 특징화될 수도 있는 것을 포함하는 임의의 적절한 비휘발성 메모리 집적 회로 시스템에 적용될 수 있다는 것이 이해될 것이다.
본 명세서에서 엘리먼트가 다른 엘리먼트에 "접속된" 또는 "커플링된" 으로서 지칭되는 경우, 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나 또는 중개 엘리먼트들이 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 본 명세서에서 엘리먼트가 다른 엘리먼트에 "직접 접속된" 또는 "직접 커플링된" 으로서 지칭되는 경우, 중개 엘리먼트들은 존재하지 않는다. 엘리먼트들 사이의 관계를 설명하는데 이용된 다른 단어들은 유사한 방식 (즉, "사이에" 대 "직접 사이에", "인접하는" 대 "직접 인접하는", "통해서 연장하는" 대 "전체를 통해서 연장하는" 등) 으로 해석되어야만 한다.
설명된 실시형태의 특정한 적응물 및 변형물이 이루어질 수 있다. 따라서, 상기 논의된 실시형태들은 제한적인 것이 아닌 예시적인 것으로 고려된다.

Claims (31)

  1. 제 1 비휘발성 메모리 칩, 및 칩 크기 축소를 용이하게 하기 위해 적어도 몇몇의 논-코어 (non-core) 회로들이 결여된 제 2 비휘발성 메모리 칩을 포함하는 스택; 및
    상기 제 1 비휘발성 메모리 칩과 상기 제 2 비휘발성 메모리 칩 사이에서 연장하고 상기 제 1 비휘발성 메모리 칩이 상기 제 2 비휘발성 메모리 칩에 디바이스 동작들에 필요한 신호 및 전압을 제공하는 것을 용이하게 하는 복수의 전기적 경로들을 포함하는, 시스템.
  2. 제 1 항에 있어서,
    적어도 하나의 추가적인 비휘발성 메모리 칩을 더 포함하고,
    상기 제 1 비휘발성 메모리 칩은 마스터 디바이스이고,
    상기 제 2 비휘발성 메모리 칩 및 상기 추가적인 비휘발성 메모리 칩은 슬레이브 디바이스들인, 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전기적 경로들은 스루-실리콘 비아들 (Through-Silicon Vias) 을 포함하는, 시스템.
  4. 제 3 항에 있어서,
    패키지 인쇄 회로 기판 (package printed circuit board) 을 더 포함하고,
    상기 스택은 플립 칩 및 범핑에 의해 상기 패키지 인쇄 회로 기판에 접속되는, 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 비휘발성 메모리 칩만이 고전압 발생기를 포함하는, 시스템.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 전압은 프로그램 동작 및 소거 동작을 위한 고전압을 포함하는, 시스템.
  7. 제 1 항, 제 2 항 또는 제 5 항에 있어서,
    상기 제 2 비휘발성 메모리 칩은 테스팅 동안 상기 제 1 비휘발성 메모리 칩에 의해 구동되도록 구성된 슬레이브 디바이스 테스트 로직을 포함하는, 시스템.
  8. 제 1 항, 제 2 항 또는 제 5 항에 있어서,
    상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩은 NAND 플래시 메모리 칩들인, 시스템.
  9. 서로 호환가능한 제 1 비휘발성 메모리 칩 및 제 2 비휘발성 메모리 칩을 제조하는 단계를 포함하고, 상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩은 실질적으로 유사한 코어 칩 영역들을 갖지만, 상기 제 1 비휘발성 메모리 칩만이 상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩 모두의 이점을 공유하기 위한 기능을 제공하는 회로들이 위치된 다수의 추가적인 칩 영역들을 갖고, 상기 추가적인 칩 영역들의 상기 회로들은 상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩 모두에 관련된 디바이스 동작들을 위해 필요한 신호 및 전압을 발생시키도록 구성되는, 방법.
  10. 제 9 항에 있어서,
    상기 코어 칩 영역들은 상기 추가적인 칩 영역들과 비교하여 더욱 소형화된 프로세스 기술을 갖는, 방법.
  11. 제 10 항에 있어서,
    상기 추가적인 칩 영역들은 주변 회로 영역, 입력 및 출력 패드 영역, 및 적어도 하나의 고전압 발생기 영역을 포함하는, 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 비휘발성 메모리 칩 및 상기 제 2 비휘발성 메모리 칩은 NAND 플래시 메모리 칩들인, 방법.
  13. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제조하는 단계는, 적어도 하나의 추가적인 비휘발성 메모리 칩의 제조를 포함하고,
    상기 제 1 비휘발성 메모리 칩은 마스터 디바이스이고,
    상기 제 2 비휘발성 메모리 칩 및 상기 추가적인 비휘발성 메모리 칩들은 슬레이브 디바이스들인, 방법.
  14. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 비휘발성 메모리 칩은 테스팅 동안 상기 제 1 비휘발성 메모리 칩에 의해 구동되도록 구성된 슬레이브 디바이스 테스트 로직을 포함하는, 방법.
  15. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 비휘발성 메모리 칩만이 고전압 발생기를 포함하는, 방법.
  16. 적어도 2 개의 반도체 칩들을 적층하는 단계로서, 상기 반도체 칩들 중 하나의 반도체 칩은 마스터 메모리 디바이스이고, 상기 반도체 칩들 중 다른 하나의 반도체 칩은 슬레이브 메모리 디바이스인, 상기 적층하는 단계;
    상기 적층된 반도체 칩들을 스루-실리콘 비아들 (Through-Silicon Vias) 에 의해 함께 배선시키는 단계; 및
    상기 적층된 반도체 칩들을 플립 칩 및 범핑에 의해 패키지 인쇄 회로 기판에 접속시키는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 마스터 메모리 디바이스 및 상기 슬레이브 메모리 디바이스는 플래시 메모리 디바이스들인, 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 마스터 메모리 디바이스는 상기 슬레이브 메모리 디바이스 보다 실질적으로 더 큰 치수이고,
    상기 접속시키는 단계 동안, 상기 마스터 메모리 디바이스는 상기 패키지 인쇄 회로 기판에 실질적으로 인접하여 위치되는, 방법.
  19. 비휘발성 메모리 칩으로서,
    상기 비휘발성 메모리 칩의 전체 칩 영역의 80 % 이상을 차지하는 코어 칩 영역; 및
    다른 비휘발성 메모리 칩으로부터 신호 및 전압을 수신하도록 구성된 회로들이 위치된 추가적인 칩 영역으로서, 상기 코어 칩 영역은 상기 추가적인 칩 영역과 비교하여 더욱 소형화된 프로세스 기술을 갖는, 상기 추가적인 칩 영역을 포함하는, 비휘발성 메모리 칩.
  20. 제 19 항에 있어서,
    상기 추가적인 칩 영역은 스루-실리콘 비아 영역인, 비휘발성 메모리 칩.
  21. 제 19 항에 있어서,
    상기 비휘발성 메모리 칩은 고전압 발생기가 결여된, 비휘발성 메모리 칩.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    테스팅 동안 별개의 디바이스에 의해 구동되도록 구성된 슬레이브 디바이스 테스트 로직이 위치된 다른 추가적인 칩 영역을 더 포함하는, 비휘발성 메모리 칩.
  23. 제 22 항에 있어서,
    상기 다른 추가적인 칩 영역은 상기 추가적인 칩 영역에 직접 인접하여 위치된, 비휘발성 메모리 칩.
  24. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    NAND 플래시 메모리 셀들이 상기 코어 칩 영역 중 일부 내에 위치된, 비휘발성 메모리 칩.
  25. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 코어 칩 영역은 상기 비휘발성 메모리 칩의 전체 칩 영역의 90 % 이상을 차지하는, 비휘발성 메모리 칩.
  26. 제 1 칩 및 제 2 칩을 포함하는 스택을 포함하는 시스템으로서,
    상기 제 1 칩의 제 1 칩 영역은 상기 제 1 칩의 제 2 칩 영역과 비교하여 더욱 소형화된 프로세스 기술을 갖고,
    상기 제 2 칩의 제 1 칩 영역은 상기 제 2 칩의 제 2 칩 영역과 비교하여 더욱 소형화된 프로세스 기술을 가지며, 상기 제 2 칩의 전체 칩 영역의 백분율로서 상기 제 2 칩의 상기 제 2 칩 영역은 상기 제 1 칩의 전체 칩 영역의 백분율로서 상기 제 1 칩의 상기 제 2 칩 영역보다 훨씬 작은, 시스템.
  27. 제 26 항에 있어서,
    상기 제 1 칩 및 상기 제 2 칩은 메모리 칩들이고,
    적어도 상기 제 2 칩은 비휘발성 메모리 칩인, 시스템.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 제 1 칩과 상기 제 2 칩 사이에서 연장하는 복수의 전기적 경로들을 더 포함하고,
    상기 전기적 경로들은 상기 제 1 칩이 디바이스 동작들에 필요한 신호 및 전압을 상기 제 2 칩에 제공하는 것을 용이하게 하는, 시스템.
  29. 제 28 항에 있어서,
    상기 전기적 경로들은 스루-실리콘 비아들을 포함하는, 시스템.
  30. 제 26 항 또는 제 27 항에 있어서,
    상기 제 1 칩만이 고전압 발생기를 포함하는, 시스템.
  31. 제 26 항 또는 제 27 항에 있어서,
    패키지 인쇄 회로 기판을 더 포함하고,
    상기 스택은 플립 칩 및 범핑에 의해 상기 패키지 인쇄 회로 기판에 접속된, 시스템.
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