CN114334942A - 具有接口的半导体器件及半导体器件的接口管理方法 - Google Patents

Abstract

本发明提供一种具有接口的半导体器件及半导体器件的接口管理方法，所述具有接口的半导体器件包括主器件以及多个从器件。主器件包括主接口。从器件一个接一个地在主器件上堆叠成三维堆叠。从器件中的每一者包括从接口及管理电路，主接口及从接口形成用于在主器件与从器件之间传递通信信号的接口。从器件中的当前一个从器件的管理电路驱动从器件中的下一个从器件。在从器件中的所述当前一个从器件处接收的操作命令仅通过接口被传递到从器件中的所述下一个从器件。来自从器件中的所述当前一个从器件的回应通过接口被传递回主器件。

Description

具有接口的半导体器件及半导体器件的接口管理方法

技术领域

本发明涉及半导体器件的制作，且更具体来说涉及一种具有通信接口的三维，(three-dimensional，3D)堆叠中的半导体器件及半导体器件的管理方法。

背景技术

将基于半导体集成电路，例如移动电话、数码相机、个人数字助理(personaldigital assistant，PDA)等的数字电子设备设计成具有更强大的功能，以适应现代数字世界中的各种应用。然而，数字电子设备作为半导体制作中的趋势旨在更小及更轻、具有改善的功能及更高的性能。可将半导体器件封装成三维半导体器件，其中可将几个电路芯片堆叠起来并一体化为更大的集成电路，其中结合件及硅穿孔(through-silicon via，TSV)用于芯片之间的连接。

已经有提出了系统集成芯片(system-on-integrated-chip，SoIC)封装、及晶片对晶片(wafer-on-wafer，WoW)封装以及晶粒对芯片对衬底(chip-on-wafer-on-substrate，CoWoS)封装技术来封装在高度上堆叠的多个芯片。

然而，作为3D堆叠的主芯片与多个从芯片之间的通信仍在开发中，以具有更好的性能、紧凑的结构。此外，需要将两个芯片之间的结合件图案排列成容易连接，以适应多个芯片的3D堆叠。此外，由于多个从芯片被堆叠在主器件之上，因此可以更高效的方式开发如何在初始化阶段中对从芯片进行寻址以及如何管理从器件来识别主芯片所请求的地址。

发明内容

本发明提供一种具有通信接口的三维堆叠中的半导体器件及半导体器件的管理方法。可容易地对从芯片设定地址且可一个从芯片接一个从芯片地识别主芯片所请求的目标地址。将要被驱动的从芯片的总数目也可能会增加。

在实施例中，本发明提供一种具有接口的半导体器件，所述半导体器件包括主器件以及多个从器件。所述主器件包括主接口。从器件一个接一个地在所述主器件上堆叠成三维堆叠。所述从器件中的每一者包括从接口及管理电路，所述主接口及所述从接口形成用于在所述主器件与所述从器件之间传递通信信号的所述接口。所述从器件中的当前一个从器件的所述管理电路驱动所述从器件中的下一个从器件。在所述从器件中的所述当前一个从器件处接收的操作命令仅通过所述接口被传递到所述从器件中的所述下一个从器件。来自所述从器件中的所述当前一个从器件的回应通过所述接口被传递回所述主器件。

在实施例中，本发明提供一种具有接口的半导体器件的管理方法。所述半导体器件包括主器件及一个接一个地在所述主器件上堆叠成三维堆叠的多个从器件。所述管理方法包括：将所述主器件配置成具有主接口；以及将所述从器件中的每一者配置成具有从接口及管理电路。所述主接口及所述从接口形成用于在所述主器件与所述从器件之间传递通信信号的所述接口。所述从器件中的当前一个从器件的所述管理电路驱动所述从器件中的下一个从器件。在所述从器件中的所述当前一个从器件处接收的操作命令仅通过所述接口被传递到所述从器件中的所述下一个从器件。来自所述从器件中的所述当前一个从器件的回应通过所述接口被传递回所述主器件。

附图说明

包括附图以提供对本公开的进一步了解，并且附图并入本说明书中且构成本说明书的一部分。附图示出本公开的示例性实施例，且与说明一起用于阐释本公开的原理。

图1是根据本发明的实施例，示意性地示出3D半导体器件的剖视堆叠结构的附图；

图2是根据本发明的实施例，示意性地示出具有接口的3D半导体器件的剖视堆叠结构的附图；

图3是根据本发明的实施例，示意性地示出具有接口的通信机制(communicationmechanism)的3D半导体器件的透视堆叠结构的附图；

图4是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的通信机制的附图；

图5是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的3D通信机制的附图；

图6是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的电路结构的附图；

图7是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的电路系统结构的附图；

图8是根据本发明的实施例，示意性地示出具有结合件图案的接口的通信机制的附图；

图9A是根据本发明的实施例，示意性地示出在初始化阶段中通过接口对从芯片进行寻址的管理机制的附图；

图9B是根据本发明的实施例，示意性地示出在初始化阶段中通过接口回应主器件的管理机制的附图；

图10A是根据本发明的实施例，示意性地示出在操作阶段中通过接口对从芯片进行寻址的管理机制的附图；

图10B是根据本发明的实施例，示意性地示出在操作阶段中通过接口回应主器件的管理机制的附图。

[符号的说明]

10：3D半导体器件

20、30：衬底

22、32：电路层

24、34：电路芯片

26、36、402：TSV结构

38、400：结合件

40：接口区

100、M：主芯片

102、S0、S1：从芯片

104、104M、104S：结合结构

110：中央处理单元块

112：高速缓存块

120：SRAM块

130：逻辑电路

132：第五触发器块

150、150S、150M、170：结合片

152：结合件

154M、154S、156M、156S：电压结合件

158M、158S：功能结合件

160：箭头

200、Glink-3D：接口

200M：主接口

200S：从接口

202、210：触发器(FF)块

204：触发器单元

204A：先进先出(FIFO)块

206：复用器

208：结合件图案

220：结合件图案

222：触发器块

224：触发器块

224a：使能触发器块

226：从多路复用器

228a、228b：输出控制块

230：电路块

300：命令

404、404’：操作命令

406、406’、407、407’：从设定地址

408、408’：使能信号

410、410’、416、416’：回应数据

412’、414’：回应

414：回应

500：管理电路

500a：比较电路

500b：复用电路

B：背面

clk：时钟

clk_in：时钟

command：命令

CS/RD/WR：命令/读取_数据/写入_数据

rd_data：数据

rx_data：数据

tx_data：数据

tx_en：使能信号

具体实施方式

本发明涉及一种3D半导体器件的接口，其中所述接口也是基于3D封装技术制作的。所述接口可将单个主芯片(例如处理器)与多个从芯片(例如静态随机存取存储器(static random access memory，SRAM)链接起来。

另外，从芯片可包括管理电路，以在初始化阶段中一个从芯片接一个从芯片地对从芯片进行寻址。另外，可将回应传递回主器件。可能不需要将地址信号同时发送到所有从芯片。相反，可一个从芯片接一个从芯片地传递从主芯片发出的地址信号。在不将主芯片的驱动能力限制到所堆叠的从芯片的有限数目的条件下，从芯片的数目可为更多。

为了在3D堆叠中的主芯片与所述多个从芯片之间进行通信，首先提出接口。对从芯片的管理机制可基于所设置的接口。在实施例中，首先阐述本发明的用于传递通信信号的接口。

在本发明中，接口允许主芯片与所述多个从芯片之间进行通信。通信信号可包括来自主芯片的命令及来自所选择的从芯片中的一者的回应信息。所述接口提供可靠的通信。另外，主芯片与从芯片中的每一者之间的信号等待时间可稳定为大约恒定的且可预测的。由于对等待时间的控制，可对应于数据包(也可被称为数据眼)适当地设定有效时钟的触发沿。

以下提供多个实施例来阐述本发明，但是本发明并不仅限于所述实施例。

图1是根据本发明的实施例以剖视图示意性地示出3D半导体器件的结构的附图。参照图1，3D半导体器件10包括多个电路芯片24、34，除了芯片的水平分布之外，所述多个电路芯片24、34还垂直地堆叠起来。因此，形成包括芯片的3D半导体器件。

在实例中，电路芯片24可以被视为主芯片，所述主芯片一般来说包括衬底20及电路层22。几个其它电路芯片34(例如用作从芯片)将堆叠在电路芯片24之上，其中基于封装工艺，在电路芯片24与电路芯片34之间可形成有贯穿孔结构(例如具有结合件的TSV结构26)。电路芯片34包括衬底30及电路层32且还可在对应的位置处包括TSV结构36以电连接到电路芯片24。另外，也可在与TSV结构36对应的最外表面处形成结合件38。

已经在例如以下各种堆叠结构中提出3D封装技术：系统集成芯片(SoIC)封装、晶片对晶片(WoW)封装及晶粒对芯片对衬底(CoWoS)。本发明基于3D封装，但并不限于3D封装的类型。

图2是根据本发明的实施例，示意性地示出具有接口的3D半导体器件的剖视堆叠结构的附图。参照图2，基于3D封装结构，在实施例中，3D半导体器件10还可包括接口区40，其中每一电路芯片24、34中的接口形成在接口区40处。所述接口可将用作主芯片的电路芯片24链接到用作从芯片的电路芯片34中的所有者。电路芯片24与电路芯片34之间的通信可经过接口区40处的接口。

稍后将详细阐述在接口区40内实施的接口的电路。还应注意，在实施例中，在电路芯片中可根据实际需要形成多个接口区40，而不限于单个接口区。

图3是根据本发明的实施例，示意性地示出具有接口的通信机制的3D半导体器件的透视堆叠结构的附图。

参照图3，从接口的操作中的3D堆叠结构来看，在半导体器件中包括主芯片100，例如处理器芯片，作为基础芯片。在主芯片100之上堆叠有多个从芯片102，例如SRAM芯片。主芯片100包括主接口且每一从芯片包括从接口。主接口及从接口形成接口200，接口200也可被称为Glink-3D。主芯片100与从芯片102通过接口200链接，以利用信息/数据/信号进行通信。

在作为实例的操作中，处理器的主芯片100具有用于对存储在SRAM芯片的从芯片102中的数据进行存取的命令。由于所实施的接口，在实例中可将读取等待时间控制为大约恒定的且小的，例如为2ns或5ns。在接口中使用单个时钟来分配到所有从芯片，从主芯片100到每一从芯片102的路径长度为大约相同的且可靠的。可将等待时间调整为可预测的恒定值。

图4是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的通信机制的附图。参照图4，阐述3D封装中通过结合结构104连接的具有主接口200M的主芯片100与具有从接口200S的从芯片102之间的通信机制。如图3中所述，主接口200M及从接口200S形成接口200。在主芯片100内部，在实例中具有高速缓存块112的中央处理单元(centralprocessing unit，CPU)块110形成处理器。处理器连接到主接口200M，以在主接口200M处传送或接收信号，意图与从芯片102进行通信。

在从芯片102内部，它还包括SRAM块120及从接口200S。将SRAM块120连接到从接口200S，以用于与主芯片100进行通信。在通信中，主接口200M与从接口200S通过结合结构104连接。根据封装工艺而定，结合结构104可包括具有混合结合件图案的TSV。连接是双向的。结合件图案一般来说可对应于数据总线。所有信号都是并行传送或接收的。在实例中，时钟速率可为2.5GHz。主芯片100与从芯片102之间通过主接口200M与从接口200S的接口的信号等待时间是可靠的，且以作为实例的一种方式可为大约2ns。

图5是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的3D通信机制的附图。参照图5，基于如前文所述的操作机制，更详细地示出3D结构中的主芯片100及从芯片102作为实例。主芯片100(例如处理器)包括主接口200M，主接口200M包括结合结构104M。实例中的结合结构104M包括结合件图案，结合件图案在实例中由多个结合件组成。因此，根据总线的数据大小而定，结合件被形成为阵列，其中一个结合片150对应于一组二进制数据(例如具有电压结合件、时钟结合件及其他指定结合件的16位数据)。多个结合片150形成主接口200M的整个结合件图案。如上所述，来自处理器的数据与主接口200M进行双向通信。

同样，从芯片102可包括SRAM及从接口200S。SRAM与从接口200S进行通信，且从接口200S通过结合结构104S的连接与主接口200M进行通信，结合结构104S也由以阵列方式被排列成结合件图案的多个结合件组成，所述多个结合件各自由一个正方形单元表示。同样，结合件图案也被分成多个结合片150。在3D封装技术中，主接口200M与从接口200S通过具有匹配的结合件图案的结合结构104M和结合结构104S连接。因此，基于3D封装技术，主接口200M与从接口200S连接为完整的接口，以在主芯片100与从芯片102之间具有通信。如上所述，多个从芯片102堆叠在主芯片100的顶部上，其中主接口200M与从接口200S在垂直方向上连接在一起。

主接口200M及从接口200S的电路阐述如下。图6是根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的电路结构的附图。

参照图6，使用所实施的电路阐述主芯片100的主接口200M及从芯片102的从接口200S。对于主接口200M，它包括触发器(flip-flop，FF)块202，以接收主芯片100的核心电路意图的命令。实例中作为输入的命令可包括数据群集tx_data和/或command，而没有特定限制。触发器块202的数目可根据实际需要为一个单元(FF)或更多单元(FFs)，而此处没有限制。实例中来自主芯片100的命令可包括要传送的command及数据群集。所述命令还可包括选择从标识，所述命令用于选择从芯片102以实行来自主芯片100的命令。

多路复用器206接收触发器块202的输出。根据触发器块202处的输入数据，实例中的多路复用器206是双倍数据速率(DDR)类型。多路复用器206的输出被传送到主接口200M中的结合件图案208的对应的结合件。

如上所述，通过主接口200M及从接口200S将单个时钟clk提供到从芯片102中。触发器块202及多路复用器206在时序上由时钟clk_in控制。在主接口200M中，触发器块202及主多路复用器206形成传送路径，以向从芯片102传送命令。

主接口200M还包括接收路径，以通过具有结合件图案208的对应的结合件部分的从接口200S及主接口200M接收来自从芯片102的回应。先进先出(first-in-first-out，FIFO)块204A接收来自从接口200S的回应。实例中的FIFO块204A包括多个触发器单元204。将FIFO块204A的输出提供到另一触发器块210，且然后将所述输出向内传送到主芯片100的核心。触发器块210在时序上由时钟clk_in控制。FIFO块204A由来自从芯片102的反馈时钟控制，从芯片102具有与来自从芯片102的回应数据对应的使能控制。

在读取操作的实例中，主芯片100的命令由主接口200M的触发器块202接收。所选择的从芯片102对主接口200M的FIFO块204A回应所请求的数据。

在芯片102的从接口200S中，结合件图案220对应于结合件图案208。主芯片100的命令然后由触发器块222接收，触发器块222也控制时钟clk。从接口200S中的触发器块222然后进一步向从芯片102的SRAM内部传送命令，例如rx_data和/或command。在实例中，主芯片100发送命令以从从芯片102的SRAM读取数据。

然后，从芯片102向电路块230中提供从主芯片100所请求的数据群集，在实例中所述数据群集也由到达从芯片102的tx_data指示。电路块230也由时钟clk及使能信号tx_en控制。电路块230包括触发器块224、使能触发器块224a、从多路复用器226及输出控制块228a、228b。

每一从接口200S中用于控制的时钟信号clk还被提供到第三触发器块222、第四触发器块224、从多路复用器226、使能触发器块224a及输出控制块228a。

触发器块224将数据输出到从多路复用器226且然后输出到输出控制块228b。使能触发器块224a接收使能信号tx_en及时钟信号clk且提供控制信号来控制输出控制块228a。然后，将由从芯片102提供的数据通过结合件图案220的结合件部分传送到主芯片100。

为了对时钟信号clk进行适当的时序控制以回应主芯片100，另一输出控制块228b也接收原始时钟clk并由来自使能触发器块224a的使能信号控制。

然后由主接口200M中的FIFO块204A接收从从接口200S输出的数据。对于主接口200M，数据rx_data是从芯片102对命令，例如command，的回应。

在实施例中，存在多个从芯片102堆叠在主芯片100之上。将来自主芯片100的命令发送到从芯片102中的所有者。在这种情况下，主芯片100的命令还包括选择从标识，所述命令用于选择从芯片102以实行来自主芯片100的命令。从接口200S还包括识别选择的从标识码的能力。从接口200S中的每一者具有其自己的标识码。将激活与选择的从标识码匹配的从接口200S中的一者，以在由主命令分配的时隙处回应来自主芯片100的命令。可有效地避免从芯片之间的干扰。

图7是进一步根据本发明的实施例，示意性地示出主芯片与从芯片之间的接口的电路结构的附图。参照图7，进一步阐述实例中从接口200S与SRAM120之间的连接。

在实例中，命令300可包括命令、地址、写入数据及选择从标识。将来自从接口200S的触发器块222的数据rx_data输出到SRAM 120。然而，从接口200S可还包括逻辑电路130及第五触发器块132。逻辑电路130还接收从第三触发器块222输出的命令，例如数据rx_data，以确定命令/读取_数据/写入_数据(command/read_data/write_data，CS/RD/WR)的类型信号且还向第五触发器块132产生初始使能信号，第五触发器块132相应地向使能触发器块224a输出使能信号。SRAM 120接收CS/RD/WR的类型信号以回应来自主芯片100的命令。一旦从芯片102(例如SRAM 120)完成所述命令，便将读取命令的结果(例如数据rd_data)回应到从接口200S作为从接口200S的输入数据tx_data。

如进一步所示，在包括连接到多个从芯片102(例如16个从芯片)的接口的本发明的结构中，写入命令与读取命令可交叠且然后同时执行。除了一些保留位之外，数据总线的大小可具有256位。主结合件图案208及从结合件图案220具有主接口200M及从接口200S中传送数据信号所需的许多结合件，所述许多结合件被分组成多个结合片150S、150M，如接下来在图8中所示。另外，也可包括图8中所示的结合片170以传送用于实际操作的其他控制信号。

由于3D封装技术允许多个芯片堆叠起来，因此其中结合件位于芯片的面表面处。然而，包括TSV结构是为了将面表面处的结合件延伸到芯片的背表面。为了形成堆叠的芯片，作为选择可通过面对面方式或面对背方式在结合件图案处电连接两个芯片。

图8是根据本发明的实施例，示意性地示出具有结合件图案的接口的通信机制的附图。参照图8且还参照图5，主接口200M的主结合件图案208包括多个结合件152。结合件152在实施例中可如图5中所见被分组成多个结合片150，其中属于主接口200M的结合片150也可被称为结合片150M而属于从接口200S的结合片150也可被称为结合片150S。以结合片150M为例进行说明，一个结合片150M包括一组结合件，在实例中所述一组结合件用于传送一组数据信号、电压信号、数据奇偶性信号及控制信号。实例中的数据信号包括16位数据，但不限于此。电压结合件154M、156M可包括系统高电压(例如VDD)及地电压(例如VSS)。具有传送电压信号、数据奇偶性信号及控制信号的恒定功能的结合件可被称为功能结合件158M，所述功能结合件158M包括电压结合件154M、156M且位于一个结合片150M中的中心行处。换句话说，一个结合片150S可包括具有功能结合件158S的结合件的中心行，功能结合件158S包括电压结合件154S、156S。用于传送数据信号的数据结合件152可被分成数据行的两部分，所述两部分在几何位置中相对于中心行对称。细节将在后面进行阐述。

在实施例中，根据接口的操作而定，还可包括结合片170以用于在主芯片100与从芯片102之间的操作中根据需要传送或接收各种控制信号，其中在结合片170中可包括由细箭头指示的时钟信号，以用于进行传送或接收。箭头160表示主接口200M的结合件图案208与从接口200S的结合件图案220处的垂直连接，所述垂直连接用于通过主接口200M中的结合件图案208及从接口200S中的结合件图案220在主芯片100与从芯片102之间进行通信。对于主接口200M，向内的粗箭头表示从主器件(例如处理器)发出的命令。所述命令通过主接口200M的结合件图案208及从接口200S的结合件图案220被垂直地向下传送到从器件。输出的粗箭头表示将命令传送到从器件，例如SRAM。从接口200S然后根据所述命令从从器件接收数据，且然后将数据传送到主接口200M，主接口200M如具有输出方向的粗箭头所示向主器件提供数据。

结合片150M、150S被配置为具有中心行及分成两部分的数据行，所述两部分以对称位置位于中心行的两侧处。结合件的这种配置可允许通过面对面、面对背及背对背的方式容易地将主芯片与所述多个从芯片封装在一起，其中可翻转或不翻转结合件图案208、220的结合件以适应面对面、面对背或背对背的方式。

在前述说明中，接口设置得很好。从芯片102可还包括管理电路，以管理从芯片的地址。可一个从芯片接一个从芯片地设置从芯片的地址。也可检测从芯片的总数目。由于一个从芯片接一个从芯片地传递来自主芯片的操作命令，因此主芯片不需要具有高驱动能力。在实例中，可将主芯片设计成仅传递从芯片的第零级的操作命令。然而，当前从芯片仅驱动下一个从芯片便已足够。因此，可激活一个从芯片接一个从芯片，直到识别出目标从芯片为止。此外，管理命令将停止传递到其余的从芯片。从芯片的数目可更灵活地增加。

图9A是根据本发明的实施例，示意性地示出在初始化阶段中通过接口对从芯片进行寻址的管理机制的附图。参照图9A，从芯片S0、S1可以通过面对面、面对背或背对背的结构堆叠，如正面由F指示且背面由B指示。具有TSV 402的结合件400涉及主/从接口，以如前述说明般将芯片堆叠起来。举例来说从芯片S0、S1的数目是两个，但本发明并不限于从芯片的所述数目。将主芯片M作为实例与从芯片S0、S1进行通信。

在实施例中，从芯片S0、S1中的每一者包括管理电路500。管理电路500还包括比较电路500a。在实施例中，主芯片M可发出操作命令404，在实施例中，操作命令404包括初始化阶段中的从设定地址或实际操作中的从目标地址。操作命令404是通过接口的结合件400传递到也作为从芯片的第零级的从芯片S0。

在操作中，在初始化阶段中，可对所有从芯片S0、S1进行计数且为所有从芯片S0、S1设定所分配的地址。然后，在实际操作中，从芯片S0、S1可根据实际操作命令回应主芯片M所请求的数据，或者仅将命令传递到下一个从芯片，直到到达目标从芯片为止。另外，所述命令将停止将所述命令传递到下一个从芯片。

首先阐述初始化阶段中的管理机制。在初始化阶段期间，主芯片M可通过在初始化阶段中由主芯片M发出从设定地址406的序列来发出操作命令404，其中所述从设定地址406的序列每次递增一。操作命令404的从设定地址406由在实例中处于第零级的从芯片S0的管理电路500接收。如果尚未设定从芯片S0的地址，则从芯片S0取用操作命令404的从设定地址406作为其设定地址。从设定地址406可通过每次递增一而从0开始直到某个数字。也可在初始化阶段结束时发现从芯片的总数目。在实施例中，从设定地址406第一次为“0”且下一次为“1”，增量为1，且然后为“2”、“3”、…等等。如果已设定从芯片S0的设定地址，则从芯片S0可根据使能信号408将地址从设定地址407传递到从芯片S0中的下一个从芯片，这指示S0的地址已被设定。

图9B是根据本发明的实施例，示意性地示出在初始化阶段中通过接口回应主器件的管理机制的附图。参照图9B，在初始化阶段中，主芯片M可能需要对实际堆叠在主芯片M之上的从芯片进行计数。管理电路500还包括多路复用电路500b，以将信号传递回主芯片M。在初始化阶段中，管理电路500可将回应数据410回应到主芯片M，以至少确保从芯片中的当前一个从芯片存在于主芯片M处。根据使能信号408，通过接口的结合件400将多路复用电路500b之后的回应414作为回应数据416传递到主芯片M。

随后预计会出现两种情况。在第一种情况下，可能仍然需要对下一个从芯片S1设定地址。第二种情况是当前从芯片是堆叠的从芯片中的最后一个从芯片，并且将确定从芯片的总数目。

对于第一种情况，在实施例中，主芯片M知道从芯片S1仍然堆叠在从芯片S0之上，且然后发出下一个从设定地址“1”，“1”是从“0”递增一。利用前述说明的机制，为“1”的从设定地址407大于或不等于已被设定为“0”的从芯片S0的地址，且然后比较电路500a仅将为“1”的从设定地址407作为关于从芯片S1的从设定地址406传递到下一个从芯片S1。由于已设定所述地址，因此不设定从芯片S0的地址。每一从芯片S0、S1的比较和回应机制是相同的。

因此，主芯片M接收到来自从芯片S1的回应。在实例中，主芯片M发出内容为“2”的从设定地址406。由于内容为“2”的从设定地址406大于或不等于从芯片S0的为“0”的从设定地址406及从芯片S1的为“1”的从设定地址406，因此从芯片S1中内容为“2”的从设定地址406不设定从芯片S1的地址，而是试图传递到顶部处的结合件400。在实施例中，在从芯片S1之上未堆叠有另外的从芯片。主芯片M将不会接收到回应。然后，作为第二种情况，主芯片M知道实施例中的从芯片S1是最后一个从芯片S1。然后，确定从芯片S0、S1的数目。另外，从芯片S0与从芯片S1的地址是通过递增一来设定。此处，增量不一定是一，且根据实际设计而定可为2、3或其他增量值。

还应注意，分配给从芯片的增量地址仅为实例。根据所采用的检测机制而定，可以采用其他机制来分配从芯片的地址。然而，地址命令是一个从芯片接一个从芯片地传递，而不需要同时将地址命令传递到从芯片中的所有从芯片。换句话说，主芯片不需要发出具有高驱动能力的地址命令以同时到达所有从芯片或最大数目的从芯片。在本发明中，当前从芯片仅驱动下一个从芯片便已足够。然后，从芯片的数目更加灵活，而不限制主芯片的驱动能力。

一旦初始化阶段完成，所有从芯片均已分配有标识(ID)地址且从芯片的总数目也被主芯片M得知。主芯片可同样基于管理电路500到达目标从芯片。图10A是根据本发明的实施例，示意性地示出在操作阶段中通过接口对从芯片设定地址的管理机制的附图。图10B是根据本发明的实施例，示意性地示出在操作阶段中通过接口回应主器件的管理机制的附图。

参照图10A，当主芯片M发出具有从目标地址的操作命令404’以存取目标从芯片S0时，通过结合件400将操作命令404’传递到从芯片S0。管理电路500的比较电路500a再次将操作命令404’的从设定地址406’与从芯片S0被分配到的芯片地址，例如0，进行比较。在实例中，从设定地址406’可为0或1。如果从设定地址406’是0，则管理电路500的比较电路500a识别出从芯片S0将被主芯片M存取，根据使能信号408’的状态，从设定地址406’停止传递到下一个从芯片S1。

参照图10B，在实施例中，管理电路500将激活从芯片S0以回应主芯片M所请求的回应数据410’。多路复用电路500b传递回应数据410’作为回应414’，回应414’通过结合件400作为主芯片M的实际回应数据416’传递回主芯片M。此处，使能信号408’作为来自比较电路500a的结果将控制多路复用电路500b来传递回应数据410’，但不传递先前的回应412’，由于从设定地址406’停止传递到从芯片S1且不产生从设定地址407’来驱动或激活从芯片S1，因此先前的回应412’实际上也是不存在的。在这种情形下，从芯片S1被阻塞。

在从设定地址406’为1的又一情况下，管理电路500确定为1的从设定地址406’大于或不等于从芯片S0的为0的从芯片地址，从芯片S0被视为从芯片中的当前一个从芯片。管理电路500然后仅将从设定地址407’传递到被视为从芯片中的下一个从芯片的下一个从芯片S1。在此阶段中，图10B中的管理电路500的多路复用电路500b被设定为准备好根据使能信号408’传递回应数据412’。

在这种情况下，从芯片S1将识别出对于操作命令404’而言从芯片S1是目标从芯片。管理电路500的多路复用电路500b，根据从芯片S1中的使能信号408’的状态，在多路复用电路500b中，由使能信号408’选择对从芯片S0的回应数据410’，通过多路复用电路500b传递回从芯片S0。从芯片S0中的使能信号408’的状态控制从芯片S0中的多路复用电路500b选择回应数据412’作为主芯片M的回应数据414’。换句话说，多路复用电路500b根据使能信号408’将选择先前从从芯片S1传递的回应数据412’或选择当前在从芯片S0中准备的回应数据410’往回继续朝主芯片M传递。

在这种机制中，从芯片是一个接一个被驱动的，其中所有从芯片都不是一直被激活的。在实施例的这种情况下，将不需要激活目标从芯片后面的从芯片。

根据前述说明，在一次存取操作中，可能不会激活从芯片中的所有从芯片。将从芯片激活直到目标从芯片。可逐芯片地传递信号。信号总线可能不是全局地通过整个从芯片，而是逐一芯片地经过。

对于所属领域中的技术人员来说将显而易见的是，在不背离本公开的范围或精神的条件下，可对所公开的实施例进行各种修改及变化。鉴于前述内容，本公开旨在涵盖所提供的落于以上权利要求及其等效内容的范围内的修改及变化。

Claims (16)

1.一种具有接口的半导体器件，其特征在于，包括：

主器件，包括主接口；以及

多个从器件，一个接一个地在所述主器件上堆叠成三维堆叠，其中所述从器件中的每一者包括从接口及管理电路，所述主接口及所述从接口形成用于在所述主器件与所述从器件之间传递通信信号的所述接口，

其中所述从器件中的当前一个从器件的所述管理电路驱动所述从器件中的下一个从器件，

其中在所述从器件中的所述当前一个从器件处接收的操作命令仅通过所述接口被传递到所述从器件中的所述下一个从器件，

其中来自所述从器件中的所述当前一个从器件的回应通过所述接口被传递回所述主器件。

2.根据权利要求1所述的半导体器件，其特征在于，在初始化阶段期间，由所述主器件发出包括增量序列中的从设定地址的所述操作命令，以对所述从器件中的每一者设定从地址。

3.根据权利要求2所述的半导体器件，其特征在于，

其中在尚未设定所述从器件中的所述当前一个从器件的地址时，所述管理电路设定所述从器件中的所述当前一个从器件的所述从设定地址且通过所述接口向所述主器件发出所述回应，

其中在已设定所述从器件中的所述当前一个从器件的所述地址时，所述从器件中的所述当前一个从器件的所述管理电路将所述从设定地址传递到所述从器件中的所述下一个从器件。

4.根据权利要求3所述的半导体器件，其特征在于，在所述主器件未接收到对来自所述从器件的使所述从设定地址增量的命令的回应时，所述主器件确定堆叠在所述主器件上的所述从器件的数目。

5.根据权利要求3所述的半导体器件，其特征在于，所述管理电路包括比较电路，以将所述从设定地址与被设定为所述从器件中的所述当前一个从器件的所述从地址进行比较，

其中当所述从设定地址不等于所述从器件中的所述当前一个从器件的所述从地址时，所述管理电路将所述从设定地址传递到所述从器件中的所述下一个从器件；

其中所述管理电路将所述从设定地址设定为所述从器件中的所述当前一个从器件的所述从地址。

6.根据权利要求1所述的半导体器件，其特征在于，在操作阶段期间，由所述主器件发出包括从目标地址的所述操作命令到达所述从器件中的目标从器件，且所述管理电路将所述从目标地址与当前所述从器件的从地址进行比较。

7.根据权利要求6所述的半导体器件，其特征在于，

其中当所述从目标地址不等于所述从器件中的所述当前一个从器件的所述从地址时，所述管理电路将所述从目标地址传递到所述从器件中的所述下一个从器件；

其中当所述从目标地址等于所述从器件中的所述当前一个从器件的所述从地址时，所述管理电路停止传递所述从目标地址。

8.根据权利要求7所述的半导体器件，其特征在于，所述管理电路中的每一者包括在控制下的多路复用电路，以传递来自所述从器件中的所述当前一个从器件的回应数据，或者仅传递来自所述从器件中的前一个从器件的回应数据。

9.一种具有接口的半导体器件的管理方法，其特征在于，所述半导体器件包括主器件及一个接一个地在所述主器件上堆叠成三维堆叠的多个从器件，所述管理方法包括：

将所述主器件配置成具有主接口；以及

将所述从器件中的每一者配置成具有从接口及管理电路，所述主接口及所述从接口形成用于在所述主器件与所述从器件之间传递通信信号的所述接口，

其中所述从器件中的当前一个从器件的所述管理电路驱动所述从器件中的下一个从器件，

其中在所述从器件中的所述当前一个从器件处接收的操作命令仅通过所述接口被传递到所述从器件中的所述下一个从器件，

其中来自所述从器件中的所述当前一个从器件的回应通过所述接口被传递回所述主器件。

10.根据权利要求9所述的管理方法，其特征在于，在初始化阶段期间，由所述主器件发出包括增量序列中的从设定地址的所述操作命令，以向所述从器件中的每一者设定从地址。

11.根据权利要求10所述的管理方法，其特征在于，进一步

在尚未设定所述从器件中的所述当前一个从器件的地址时，将所述管理电路配置成设定所述从器件中的所述当前一个从器件的所述从设定地址且通过所述接口向所述主器件发出所述回应，

在已设定所述从器件中的所述当前一个从器件的所述地址时，将所述从器件中的所述当前一个从器件的所述管理电路配置成将所述从设定地址传递到所述从器件中的所述下一个从器件。

12.根据权利要求11所述的管理方法，其特征在于，在所述主器件未接收到对来自所述从器件的使所述从设定地址增量的命令的回应时，所述主器件确定堆叠在所述主器件上的所述从器件的数目。

13.根据权利要求11所述的管理方法，其特征在于，进一步将所述管理电路配置成具有比较电路，以将所述从设定地址与被设定为所述从器件中的所述当前一个从器件的所述从地址进行比较，

其中当所述从设定地址不等于所述从器件中的所述当前一个从器件的所述从地址时，所述管理电路将所述从设定地址传递到所述从器件中的所述下一个从器件；

其中当尚未设定所述从地址时，所述管理电路将所述从设定地址设定为所述从器件中的所述当前一个从器件的所述从地址。

14.根据权利要求9所述的管理方法，其特征在于，在操作阶段期间，由所述主器件发出包括从目标地址的所述操作命令到达所述从器件中的目标从器件，且所述管理电路将所述从目标地址与所述从器件的从地址进行比较。

15.根据权利要求14所述的管理方法，其特征在于，进一步包括:

当所述从目标地址不等于所述从器件中的所述当前一个从器件的所述从地址时，将所述管理电路配置成将所述从目标地址传递到所述从器件中的所述下一个从器件；及

当所述从目标地址等于所述从器件中的所述当前一个从器件的所述从地址时，将所述管理电路配置成停止传递所述从目标地址。

16.根据权利要求15所述的管理方法，其特征在于，所述管理电路中的每一者被配置成包括在控制下的多路复用电路，以传递来自所述从器件中的所述当前一个从器件的回应数据，或者仅传递来自所述从器件中的前一个所述从器件的回应数据。

Images