JPH04107617A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04107617A JPH04107617A JP2225710A JP22571090A JPH04107617A JP H04107617 A JPH04107617 A JP H04107617A JP 2225710 A JP2225710 A JP 2225710A JP 22571090 A JP22571090 A JP 22571090A JP H04107617 A JPH04107617 A JP H04107617A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- power supply
- semiconductor device
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体の電源構成および回路構成に関する。
半導体の技術革新の１つに半導体プロセスの微細化があ
る。微細化は、回路の集積度を上げたり、コストダウン
、消費電力の低減、動作の高速化という利点を有してい
る。しかし、半導体プロセスの微細化が進むにつれ、回
路の動作電圧も下げる必要が生じてきた。縮小化したト
ランジスタに従来と同じ動作電圧を印加するとトランジ
スタ各部の電界が高くなり、破壊するからである。
る。微細化は、回路の集積度を上げたり、コストダウン
、消費電力の低減、動作の高速化という利点を有してい
る。しかし、半導体プロセスの微細化が進むにつれ、回
路の動作電圧も下げる必要が生じてきた。縮小化したト
ランジスタに従来と同じ動作電圧を印加するとトランジ
スタ各部の電界が高くなり、破壊するからである。
コンピュータのように、ＣＰＵ、メモリ、その他の論理
回路などといった多種多様なＩＣ（集積回路）からなる
電気回路では、各ＩＣ間の信号の電圧値を合わせる必要
がある。例えば、＋５Ｖで動作するＣＰＵのバスに＋３
．３ｖで動作するメモリを直接接続すると、確実な信号
の受は渡しができない。そのため、 （Ａ）全てのＩＣ
に対し動作電圧を統一したものを使うか、（Ｂ）動作電
圧の異なるＩＣを混在する場合には電圧レベルシフト回
路が必要となった。（Ａ）全てのＩＣに対し動作電圧を
統一したものを使う場合、ＩＣの選択の幅が少なくなる
。（Ｂ）電圧レベルシフト回路を用いた場合、回路素子
、配線が増大する。 本発明は、このような問題を解決するもので、ＩＣ間の
信号の電圧とＩＣの内部信号処理回路の動作電圧を異な
る電圧値にすることで、ＩＣの最適動作をさせるととも
に、様々な電源電圧値のＩＣと組み合わせて用いること
が可能なＩＣを提供することを目的とする。
回路などといった多種多様なＩＣ（集積回路）からなる
電気回路では、各ＩＣ間の信号の電圧値を合わせる必要
がある。例えば、＋５Ｖで動作するＣＰＵのバスに＋３
．３ｖで動作するメモリを直接接続すると、確実な信号
の受は渡しができない。そのため、 （Ａ）全てのＩＣ
に対し動作電圧を統一したものを使うか、（Ｂ）動作電
圧の異なるＩＣを混在する場合には電圧レベルシフト回
路が必要となった。（Ａ）全てのＩＣに対し動作電圧を
統一したものを使う場合、ＩＣの選択の幅が少なくなる
。（Ｂ）電圧レベルシフト回路を用いた場合、回路素子
、配線が増大する。 本発明は、このような問題を解決するもので、ＩＣ間の
信号の電圧とＩＣの内部信号処理回路の動作電圧を異な
る電圧値にすることで、ＩＣの最適動作をさせるととも
に、様々な電源電圧値のＩＣと組み合わせて用いること
が可能なＩＣを提供することを目的とする。
本発明の半導体装置は、
少なくとも内部信号の処理を行う内部回路と外部との入
出力信号のインターフェースを行う周辺回路を有する半
導体装置において、 内部回路と周辺回路の電源線を分離し、内部回路と周辺
回路間に電圧レベルシフト回路を有することを特徴とす
る。さらに、電源電圧を昇降圧し内部回路用電源を作成
することを特徴とする。
出力信号のインターフェースを行う周辺回路を有する半
導体装置において、 内部回路と周辺回路の電源線を分離し、内部回路と周辺
回路間に電圧レベルシフト回路を有することを特徴とす
る。さらに、電源電圧を昇降圧し内部回路用電源を作成
することを特徴とする。
内部信号の処理を行う内部回路と外部との入出力信号の
インターフェースを行う周辺回路を有する半導体装置に
おいて、 内部回路と周辺回路の電源線を分離し、内部回路と周辺
回路間に電圧レベルシフト回路を有することを特徴とす
る。さらに、電源電圧を昇降圧し内部回路用電源を作成
することで、単一電圧で駆動できかつ内部回路の処理速
度、ＩＣのプロセスに合わせた最適な電源電圧で駆動す
ることが可能となる。
インターフェースを行う周辺回路を有する半導体装置に
おいて、 内部回路と周辺回路の電源線を分離し、内部回路と周辺
回路間に電圧レベルシフト回路を有することを特徴とす
る。さらに、電源電圧を昇降圧し内部回路用電源を作成
することで、単一電圧で駆動できかつ内部回路の処理速
度、ＩＣのプロセスに合わせた最適な電源電圧で駆動す
ることが可能となる。
本発明を実施例にもとづき説明する。
第１図は、本発明の一実施例におけるＩＣのブロック図
である。第１図のＩＣは、内部回路を３■で動作させ、
外部との信号は、５ｖを用いるものである。第１図にお
いて、１．電圧源は、５ｖの電圧を外部よりＩＣに供給
する。２８周辺回路は、外部との信号のやりとりをする
ものである。 ３、内部回路は、信号処理などを行う主要な回路である
。４．降圧回路は、１．電圧源の５ｖから３、内部回路
用の３ｖ電圧を作成する。５．電圧レベルシフト回路は
、２９周辺回路と３．内部回路の間の信号のインターフ
ェースを行う。第１図の２．〜５、が１チツプＩＣであ
る。ここで、３゜内部回路に微細化されたプロセスを用
いることで、見かけ上５ｖ単一電源で動作する工Ｃと同
じでありながら、ＩＣのチップ面積の縮小、低消費電力
化、動作の高速化が実現できる。 第２図は、本発明の他の一実施例におけるＩＣのブロッ
ク図である。第２図のＩＣは、第１図の実施例とは逆に
内部回路を５ｖで動作させ、外部との信号は３ｖを用い
るものである。９．昇圧回路により６．電圧源の３ｖか
ら８．内部回路用の５Ｖ［源を作成する。第２図の実施
例では、見かけ上３ｖ単一電源で動作するＩＣと同じで
ありながら、内部回路に従来の５ｖ動作の回路を用いる
ことができる。 上記の実施例が示すように、本発明のＩＣは、内部回路
の動作電圧値と入出力信号の電圧値の異なるいかなる場
合にも対応できる。説明では、５Ｖと３ｖの場合を例に
とったが、他の電圧値でも同様である。 また、本発明のＩＣは、外部の電源電圧に関係なく内部
回路の動作電圧を決めることができるため、内部回路の
処理速度に応じた最適な動作電圧を供給することが可能
となる。 ここで、ＩＣに供給される電圧を電源電圧、内部回路の
電圧を動作電圧と呼ぶことにする。 第３図にＩＣの動作電圧と処理速度の特性の一例を示す
。処理速度は、主に論理回路の遅延時間によって決定さ
れる。論理回路の遅延時間が短いほど動作クロック周波
数を高めることができ、高速処理が行える。逆に考える
と、許容できる遅延時間ぎりぎりまで動作電圧を低くす
ることができる。一般に動作電圧を低くすると消費電力
も下がる。よって、内部回路の処理速度に応じた最適な
動作電圧を選ぶことで消費電力が低減される。 第４図に本発明をＣＰＵに応用した場合の実施例のブロ
ック図を示す。第４図において、１６゜電圧源によりＣ
ＰＵに５Ｖ単一電圧の電源電圧を供給する。１４．可変
定電圧電源は、１３．ＣＰＵ主回路に動作電圧Ｖｄを供
給する１５．調整手段は、１４．可変定電圧電源の出力
電圧値を調整するものである。１３．ＣＰＵ主回路は信
号処理のすべてを行なう。外部信号とのインターフェー
スは１２．［圧レベルシフト回路をかいし１３゜入出力
ドライバにより行う。 また、動作電圧と動作クロックの最大周波数の関係の例
を第５図に示す。第５図より、ＣＰＵの動作クロックの
周波数を８ＭＨｚで使う場合、動作電圧Ｖｄは４ｖとな
る。動作クロックの周波数を５ＭＨｚとした場合動作電
圧は３ｖ以上であれば良い。よって、このＣＰＵを動作
クロックの周波数５ Ｍ Ｈｚ ／ ８ Ｍ Ｈｚで使
用する場合、１５゜調整手段によりＶｄ＝３Ｖ／４Ｖと
なるよう調整することで消費電力を低減する。 どの程度の消費電力の低減が可能か考えてみる。 ＣＭＯ３慎成の場合、消費電流Ｐの概算式はＰ−αＦｖ
ｄ２ （式１） ただし α：係数 Ｆ：動作クロックの周波数 Ｖｄ；動作電圧 で表すことができる。 従来のＣＰＵは、電源電圧＝動作電圧Ｖｄ＝５Ｖである
。式１より、消費電力Ｐは動作クロックの周波数Ｆに比
例する。 本発明を応用し六ＣＰ Ｕでは、動作クロックの周波数
Ｆと動作電圧Ｖｄの両方が利いてくる。 実際に計算すると となり、本発明の回路では消費電力について大幅な低減
効果があるのがわかる。 さらに、本実施例では、１３．ＣＰＵ主回路の動作電圧
は１４．可変定電圧回路により定電圧化されているため
、１６． 電圧源の電：ａ電圧の使用可能電圧範囲、
電圧変動が大きくなった場合でも、安定したＣＰＵの動
作が可能となる。 本実施例では、ＣＰＵを例としたが、メモリその他の輻
広い種類のＩＣに応用が可能である。
である。第１図のＩＣは、内部回路を３■で動作させ、
外部との信号は、５ｖを用いるものである。第１図にお
いて、１．電圧源は、５ｖの電圧を外部よりＩＣに供給
する。２８周辺回路は、外部との信号のやりとりをする
ものである。 ３、内部回路は、信号処理などを行う主要な回路である
。４．降圧回路は、１．電圧源の５ｖから３、内部回路
用の３ｖ電圧を作成する。５．電圧レベルシフト回路は
、２９周辺回路と３．内部回路の間の信号のインターフ
ェースを行う。第１図の２．〜５、が１チツプＩＣであ
る。ここで、３゜内部回路に微細化されたプロセスを用
いることで、見かけ上５ｖ単一電源で動作する工Ｃと同
じでありながら、ＩＣのチップ面積の縮小、低消費電力
化、動作の高速化が実現できる。 第２図は、本発明の他の一実施例におけるＩＣのブロッ
ク図である。第２図のＩＣは、第１図の実施例とは逆に
内部回路を５ｖで動作させ、外部との信号は３ｖを用い
るものである。９．昇圧回路により６．電圧源の３ｖか
ら８．内部回路用の５Ｖ［源を作成する。第２図の実施
例では、見かけ上３ｖ単一電源で動作するＩＣと同じで
ありながら、内部回路に従来の５ｖ動作の回路を用いる
ことができる。 上記の実施例が示すように、本発明のＩＣは、内部回路
の動作電圧値と入出力信号の電圧値の異なるいかなる場
合にも対応できる。説明では、５Ｖと３ｖの場合を例に
とったが、他の電圧値でも同様である。 また、本発明のＩＣは、外部の電源電圧に関係なく内部
回路の動作電圧を決めることができるため、内部回路の
処理速度に応じた最適な動作電圧を供給することが可能
となる。 ここで、ＩＣに供給される電圧を電源電圧、内部回路の
電圧を動作電圧と呼ぶことにする。 第３図にＩＣの動作電圧と処理速度の特性の一例を示す
。処理速度は、主に論理回路の遅延時間によって決定さ
れる。論理回路の遅延時間が短いほど動作クロック周波
数を高めることができ、高速処理が行える。逆に考える
と、許容できる遅延時間ぎりぎりまで動作電圧を低くす
ることができる。一般に動作電圧を低くすると消費電力
も下がる。よって、内部回路の処理速度に応じた最適な
動作電圧を選ぶことで消費電力が低減される。 第４図に本発明をＣＰＵに応用した場合の実施例のブロ
ック図を示す。第４図において、１６゜電圧源によりＣ
ＰＵに５Ｖ単一電圧の電源電圧を供給する。１４．可変
定電圧電源は、１３．ＣＰＵ主回路に動作電圧Ｖｄを供
給する１５．調整手段は、１４．可変定電圧電源の出力
電圧値を調整するものである。１３．ＣＰＵ主回路は信
号処理のすべてを行なう。外部信号とのインターフェー
スは１２．［圧レベルシフト回路をかいし１３゜入出力
ドライバにより行う。 また、動作電圧と動作クロックの最大周波数の関係の例
を第５図に示す。第５図より、ＣＰＵの動作クロックの
周波数を８ＭＨｚで使う場合、動作電圧Ｖｄは４ｖとな
る。動作クロックの周波数を５ＭＨｚとした場合動作電
圧は３ｖ以上であれば良い。よって、このＣＰＵを動作
クロックの周波数５ Ｍ Ｈｚ ／ ８ Ｍ Ｈｚで使
用する場合、１５゜調整手段によりＶｄ＝３Ｖ／４Ｖと
なるよう調整することで消費電力を低減する。 どの程度の消費電力の低減が可能か考えてみる。 ＣＭＯ３慎成の場合、消費電流Ｐの概算式はＰ−αＦｖ
ｄ２ （式１） ただし α：係数 Ｆ：動作クロックの周波数 Ｖｄ；動作電圧 で表すことができる。 従来のＣＰＵは、電源電圧＝動作電圧Ｖｄ＝５Ｖである
。式１より、消費電力Ｐは動作クロックの周波数Ｆに比
例する。 本発明を応用し六ＣＰ Ｕでは、動作クロックの周波数
Ｆと動作電圧Ｖｄの両方が利いてくる。 実際に計算すると となり、本発明の回路では消費電力について大幅な低減
効果があるのがわかる。 さらに、本実施例では、１３．ＣＰＵ主回路の動作電圧
は１４．可変定電圧回路により定電圧化されているため
、１６． 電圧源の電：ａ電圧の使用可能電圧範囲、
電圧変動が大きくなった場合でも、安定したＣＰＵの動
作が可能となる。 本実施例では、ＣＰＵを例としたが、メモリその他の輻
広い種類のＩＣに応用が可能である。
本発明のＩＣでは、電源電圧と内部回路の動作電圧が異
なるように構成されるため、電源電圧に関係なく、内部
回路のプロセスや動作電圧を最適なものにできる。すな
わち、同一の工Ｃで、様々な電源電圧に対応でき、かつ
消費電力も処理速度に応じて最適に設定できる。また、
内部回路用の電源に定電圧源を用いることにより、ＩＣ
に供給される電源の使用可能電圧範囲を広げたり、電源
変動が大きくても安定した動作が行える。
なるように構成されるため、電源電圧に関係なく、内部
回路のプロセスや動作電圧を最適なものにできる。すな
わち、同一の工Ｃで、様々な電源電圧に対応でき、かつ
消費電力も処理速度に応じて最適に設定できる。また、
内部回路用の電源に定電圧源を用いることにより、ＩＣ
に供給される電源の使用可能電圧範囲を広げたり、電源
変動が大きくても安定した動作が行える。
第１図は、本発明の一実施例における工Ｃのブロック図
である。 第２図は、本発明の他の一実施例におけるＩＣのブロッ
ク図である。 第３図は、ＩＣの動作電圧と処理速度の特性の一例の図
である。 第４図は、本発明をＣＰＵに応用した場合の実施例のブ
ロック図である。 第５図は、ＣＰＵの動作電圧と動作クロックの最大周波
数の関係を示す一例の図である。 電圧源 周辺回路 周辺回路 降圧回路 １２、、、電圧レベルシフト回路 、昇圧回路 、入出力ドライバ ＣＰＵ主回路 、可変定電圧電源 、調整手段 以上 １、６、１６゜ ２、７ ３、８ ５、１ ０゜ 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部（他−名）第 １ 図 １１′カ ４′ト １２ 斤 ８５ 図 第 ２ 図
である。 第２図は、本発明の他の一実施例におけるＩＣのブロッ
ク図である。 第３図は、ＩＣの動作電圧と処理速度の特性の一例の図
である。 第４図は、本発明をＣＰＵに応用した場合の実施例のブ
ロック図である。 第５図は、ＣＰＵの動作電圧と動作クロックの最大周波
数の関係を示す一例の図である。 電圧源 周辺回路 周辺回路 降圧回路 １２、、、電圧レベルシフト回路 、昇圧回路 、入出力ドライバ ＣＰＵ主回路 、可変定電圧電源 、調整手段 以上 １、６、１６゜ ２、７ ３、８ ５、１ ０゜ 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部（他−名）第 １ 図 １１′カ ４′ト １２ 斤 ８５ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 少なくとも内部信号の処理を行う内部回路と外部との入
出力信号のインターフェースを行う周辺回路を有する半
導体装置において、 （１）内部回路と周辺回路の電源線を分離し、内部回路
と周辺回路間に電圧レベルシフト回路を有することを特
徴とする半導体装置。 （２）内部回路と周辺回路の電源を外部端子により供給
することを特徴とする請求項１記載の半導体装置。 （３）昇圧回路を有し、内部回路の電源あるいは周辺回
路の電源のいずれかの電源とすることを特徴とする請求
項１記載の半導体装置。 （４）降圧回路を有し、内部回路の電源あるいは周辺回
路の電源のいずれかの電源とすることを特徴とする特許
請求項１記載の半導体装置。 （５）内部回路と周辺回路の電源電圧が異なるよう構成
されたことを特徴とする請求項１記載の半導体装置。 （６）内部回路の電源電圧が周辺回路の電源電圧より大
きくなるよう構成されることを特徴とする請求項５記載
の半導体装置。 （７）内部回路の電源電圧が周辺回路の電源電圧より小
さくなるよう構成されることを特徴とする請求項５記載
の半導体装置。 （８）周辺回路の電源電圧を一定とし内部回路の電源を
複数の電圧値に設定できる電圧可変電源を用いることを
特徴とする請求項５記載の半導体装置。 （９）内部回路の電源電圧を一定とし周辺回路の電源を
複数の電圧値に設定できる電圧可変電源を用いることを
特徴とする請求項５記載の半導体装置。 （１０）周辺回路に内部回路より微細化したプロセスを
用いることを特徴とする請求項６記載の半導体装置。 （１１）内部回路に周辺回路より微細化したプロセスを
用いることを特徴とした請求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225710A JPH04107617A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225710A JPH04107617A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107617A true JPH04107617A (ja) | 1992-04-09 |
Family
ID=16833594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225710A Pending JPH04107617A (ja) | 1990-08-28 | 1990-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012518859A (ja) * | 2009-02-24 | 2012-08-16 | モサイド・テクノロジーズ・インコーポレーテッド | マスタデバイスを含む積み重ね半導体デバイス |
-
1990
- 1990-08-28 JP JP2225710A patent/JPH04107617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012518859A (ja) * | 2009-02-24 | 2012-08-16 | モサイド・テクノロジーズ・インコーポレーテッド | マスタデバイスを含む積み重ね半導体デバイス |
| US8593847B2 (en) | 2009-02-24 | 2013-11-26 | Mosaid Technologies Incorporated | Stacked semiconductor devices including a master device |
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