TW201030746A

TW201030746A - A bridging device having a configurable virtual page size

Info

Publication number: TW201030746A
Application number: TW098136329A
Authority: TW
Inventors: Hong Beom Pyeon
Original assignee: Mosaid Technologies Inc
Priority date: 2008-11-04
Filing date: 2009-10-27
Publication date: 2010-08-16
Also published as: WO2010051621A8; JP2015111458A; US20100115214A1; WO2010051621A1; US20140019705A1; JP2012507763A; KR20150007292A; KR20110081814A; CN102177553A; EP2351036A4; US9977731B2; WO2010051623A1; EP2351036A1; TW201032053A; US8549209B2

Description

201030746 六、發明說明本申請案根據2008年11月4日所提出美國專利暫時申請案第61/111,013號、2009年6月8日所提出美國專利暫時申請案第61/184,965號及2009年7月24日所提出美國專利暫時申請案第1 2/508,926號請求優先權，在此特倂提其揭露全文以供參考。 • 【發明所屬之技術領域】本發明係關於具有可配置的虛擬頁面大小之橋接裝置° 【先前技術】半導體記憶體裝置在目前可購得之工業及消費電子產品中是重要的組件。例如，電腦、行動電話及其他可攜式電子產品均倚賴某些型式之記憶體來儲存資料。許多記憶 • 體裝置能以商品或分離記憶體裝置購得，且對更高層次之整合以及更高輸入/輸出（I/O)帶寬之需要已導致可與諸如微控制器及其他處理電路之系統整合之埋入式記憶體之發展。大部分消費性電子使用諸如快閃記憶體裝置之非揮發性記憶體裝置來儲存資料。由於此等裝置極適於雖然佔據很小物理空間’卻需要大量非揮發性儲存之種種用途，因此，快閃記憶體裝置之需要持續顯著增加。例如，快卩4記憶體廣泛被發現於消費性裝置，像是數位相機、手機、通 -5- 201030746 用串列匯流排（USB)快閃裝置及可攜式音樂播放器，以儲存此等裝置所用之資料。不幸地，多媒體及SSD要求大量的記憶體，這可能增加其產品之格式參數大小及重量。因此，消費性產品廠商藉由限縮包含於產品之實體記憶體之數量來妥協，以保持其大小及重量可爲消費者所接受。而且，雖然快閃記憶體可具有每單位面積較DRAM或 SRAM更高的密度，其性能卻通常因其較低I/O帶寬而受限，這負面影響其讀取及寫入通量。 @ 爲滿足對記憶體裝置之無所不在應用性質的不斷增加之需要，宜具有高性能記憶體裝置，亦即具有更高I/O帶寬、更高讀取及寫入通量、及操作之彈性增加之裝置。【發明內容】於第一態樣中，提供一種配置用於半導體裝置中記憶庫之頁面大小之方法。該方法包括：辨識待配置之多數記憶庫之至少一記憶庫；發出僅包含對應該至少一記憶庫之〇配置碼之命令；以及響應對應該至少一記憶庫之該配置碼，配置該至少一記憶庫之頁面大小。根據一實施例，該等記憶庫從一最不重要記憶庫至一最重要記憶庫排序’且該辨識步驟包括辨識該至少一記憶庫之最重要記憶庫。於本實施例中，該至少一記憶庫之該最重要記憶庫對應於該記憶庫之該最不重要記億庫。於本實施例中’該發出步驟可包含提供一對應於該最不重要記憶庫之第一配置碼及一對應於該最重要記憶庫之最後配置碼。而且’該發出步驟 -6 - 201030746 可包含提供對應於該最不重要記憶庫與該最重要記憶庫間之插入記憶庫的中間配置碼。替代地，該發出步驟包括依序對應於該記憶庫之排序提供該第一配置碼、該中間配置碼及該最後配置碼。於此替代性實施例中，該第一配置碼在時間上第一個提供，該最後配置碼在時間上最後一個提供。於又一替代性實施例中，該發出步驟包括在該第一配置碼前提供一標 φ 頭，其中該標頭包含後面有一操作碼之總體裝置位址。而且，該發出步驟包括在該標頭始端驅動一選通信號至一第一邏輯位準，並在該最後配置碼末端驅動一選通信號至一第二邏輯位準。於又一替代性實施例中，該配置步驟包括於該半導體裝置中閂鎖該第一配置碼、該中間配置碼及該最後配置碼。該配置步驟可進一步包括分時多工傳送該第一配置碼、該中間配置碼及該最後配置碼時間至一資料匯流排。 Φ 接著，該閂鎖步驟包括於不同時間，閂鎖該第一配置碼、該中間配置碼及該最後配置碼之每一者於該資料匯流排上。替代地，該閂鎖步驟包括以一時鐘信號之上升及下降緣之一同時閂鎖該第一配置碼、該中間配置碼及該最後配置碼之每一者於該資料匯流排上。可於第二邏輯位準接收該選通信號，使得不能於資料匯流排上閂鎖資料。於第二態樣中，提供一種用以閂鎖大小可變之命令中的頁面大小配置碼之電路。該電路包括一資料匯流排及一頁面大小配置器。該資料匯流排於不同期間接收對應該等 201030746 頁面大小配置碼之至少一者之資料。該頁面大小配置器耦接於該資料匯流排，以於不同期間閂鎖資料。該資料可包含對應於一頁面大小配置碼之位元之一部份以及對應於~ 頁面大小配置碼之所有位元。該不同期間對應於時脈周期，且該頁面大小配置器包括多數暫存器，其每一者具有一連接於該資料匯流排之輸入端，用來響應於不同時脈周期收到之脈波信號，閂鎖該資料。根據第二態樣之一實施例，該頁面大小配置器包括一骨牌啓動邏輯，用來響應一時鐘信號之上升及下降緣之一，產生脈波信號。該骨牌啓動邏輯可包含多數閂鎖信號產生器，其等相互串聯，並依序致能，以響應該時鐘信號之上升及下降緣之一，產生該脈波信號。該骨牌啓動邏輯包括一種子信號，其響應一啓動信號，致能該等閂鎖信號產生器之一第一閂鎖信號產生器。該等閂鎖信號產生器之每一者在一對應脈波信號產生後，致能一後續閂鎖信號產生器。【實施方式】一般說來，至少某些實施例係有關合成記憶體裝置，其包含：多數分離記憶體裝置；以及橋接裝置，用以響應具有與記憶體裝置不相容之格式或協定，控制此等分離記憶體裝置。分離記憶體裝置可爲市售離架記憶體裝置或客製化記憶體裝置，其響應本機或本地記憶體控制信號。總體及本地記憶體控制信號包含各具有不同格式之命令及命 201030746 令信號。爲相對於分離記憶體裝置改進合成記憶體裝置之整體取及寫入性能，橋接裝置配置成以大於分離記憶體裝置之最大頻率之頻率接收寫入資料並提供讀取資料。爲說明本實例，寫入操作及程式操作被視爲類似功能，此乃因爲於二情況下，資料被儲存於記憶體之胞元內。然而，合成記憶體裝置內之分離記憶體裝置操作無法足夠快速地對橋接 Φ 裝置即時提供其讀取資料，來使橋接裝置可以其更高料傳輸速率輸出讀取資料。因此，爲補償此種速度失配，橋接裝置包含虛擬頁面緩衝器，以暫時儲存從分離記憶體裝置之頁面緩衝器讀取之至少一部分資料頁面，或將其寫至分離記憶體裝置之頁面緩衝器。根據本文所述技術實施之系統及裝置可適用於具有複數個串聯裝置之記憶體系統。此等裝置例如爲記憶體裝置’像是動態隨機存取記憶體（DRAM)、靜態隨機存取記鲁憶體（SRAM)、DiNOR快閃EEPROM記憶體、串聯快閃 EEPROM記憶體、鐵RAM記憶體、磁RAM記憶體、相變記憶體及其他適當類型之記憶體。以下係有助於對稍後說明之合成記憶體裝置及橋接裝置實施例之較佳瞭解之二不同記憶體裝置及系統的說明。第1A圖係與主機系統12整合之非揮發性記憶體系統1〇之方塊圖。系統10包含與主機系統12通信之記憶體控制器1 4以及複數個非揮發性記憶體裝置“」、^^ 2、1 6 - 3及1 6 - 4。例如非揮發性記憶體裝置1 6 _ 1至丨6 _ 4 -9- 201030746 可爲分離同步快閃記憶體裝置。主機系統包含諸如微控制器、微處理器或電腦系統之處理裝置。第1A圖之系統10 被組成包含一通道18，記憶體裝置16-1至16-4與通道 18並聯。熟於本技人士當知系統10可具有多於或少於四個之與其連接之記憶體裝置。於本圖示實施例中，記憶體裝置16-1至16-4異步且相互並聯。通道18包含一組共用匯流排，其包含連接於其所有對應記憶體裝置之資料及控制線。各記億體裝置藉記憶體 Q 控制器1 4所提供之個別晶片選擇（致能）信號CE 1 #、 CE2#、CE3# 及 CE4#致能或失效。於以下此等實施例中，“#”表示信號係有效低邏輯位準信號（亦即邏輯“ 0” 狀態）。於本方案中，晶片選擇信號之一通常一次選擇以致能非揮發性記憶體裝置16-1至16-4之一對應者。記憶體控制器14負責響應主機系統12之操作，經由通道 18，將命令及資料發至所選記憶體裝置。來自記憶體裝置之讀取資料輸出經由通道18轉送回記憶體控制器14及主 0 機系統12。系統1〇 —般說來包含多點匯流排，其中記憶體裝置16-1至16-4相對於通道18並聯。第1B圖係可用於第1A圖之記憶體系統之分離快閃記憶體裝置16-1至16-4之一的圖式。該快閃記憶體裝置包含若干輸入及輸出埠，此等埠包含例如電源、控制埠及資料埠。該名詞“埠”係指對記憶體裝置16_i至16_4之輸入或輸出端子’其例如包含封裝接腳、封裝軟焊隆起、晶片接合墊及發送器和接收器。電源埠包含用以供應電力 -10- 201030746 至快閃記憶體裝置之所有電路之VCC及VSS。如於本技藝所周知，可提供額外電源埠來僅供應輸入及輸出緩衝器。以下表1提供控制及資料埠、其對應說明、定義及例示性邏輯狀態之例示性列表。須知，不同記憶體裝置可具有不同名稱之控制及資料埠，其等可在功能上相當於表1 所示者，惟遵循專屬於該型記憶體裝置之協定。此等協定可藉既定標準來約束或可針對特定用途客製化。須知封裝〇接腳及球形格柵陣列均係埠之具體例，其用來將封裝裝置之信號及電壓互連至一板。此等埠可包含其他類型的連接，像是例如用於埋入式及系統內封裝（SIP)系統之端子及接觸。 -11 - 201030746 表1 埠說明 R/B# 預備/忙碌：R/B#係開放汲極埠，且輸出信號被用來指出裝置之操作狀態。在程式、抹除及讀取操作期間，R/B# 信號處於忙碌狀態(R/B#=LOW)，並在操作完成後，回到預備狀態(R/b#=high)。 CE# 晶片致能：當在裝置處於預備裝態期間，CE# HIGH 時，裝置進入低電力待命狀態。當裝置處於忙碌狀態 (R/B#= LOW)時，像是在程式或抹除或讀取操作期間，忽略CE#信號，g卩使CE#輸入爲HIGH，仍不進入待命模式。 CLE 命令閂鎖致能(CLE) : CLE輸入信號被用來控制對內部命令暫存器之操作模式命令載入。當CLE HIGH時，於 WE#信號之上升緣，位址資訊被從I/O埠閂鎖入命令暫存器。 ALE 位址閂鎖致能(ALE) : ALE被用來控制對內部位址暫存器之資訊載入。當ALE HIGH時，於WE#信號之上升緣，位址資訊被從I/O埠閂鎖入內部位址暫存器。 WE# 寫入致能：WE#信號被用來控制從I/O埠獲得資料。 RE# 讀取致能·· RE信號控制串聯資料輸出。在RE#之下降緣後•可取得資料° WP# 寫入保護：WP#信號被用來保護裝置以免意外程式化或抹除。當WP#LOW時，重設內部電壓調節器(高電壓產生器）。該信號經常用來於輸入信號無效時，電力 on/off順序期間，保護資料。 i/o[i] I/O埠：用來作爲轉送位址、命令及輸入/輸出至及自裝置之埠。變數η可爲任何非0整數値。 201030746 表1中所有信號一般均稱爲記憶體控制信號，用於第 1B圖所示例示性快閃記億體裝置之操作。須知，最後一個埠I/〇[i]因可接收指示快閃記憶體裝置執行特定操作之命令而被視爲記憶體控制信號。由於上升有效（asserted) 於埠l/0[i]之命令係應用於構成l/0[i]之每一個別信號線之邏輯狀態與在和其他記憶體控制信號，例如WP #相同之方式下運作之各I/〇[i]信號之邏輯狀態的組合。主要不 φ 同點在於I/〇[i]之邏輯狀態之特定組合控制快閃記憶體裝置來執行一功能。經由其I/O埠收到之命令及命令信號包含剩餘之控制埠。熟於本技藝人士瞭解於用以執行特定記憶體操作之命令中提供操作碼（op-codes)。除了晶片致能CE#外，所有其他埠均連結於構成通道18之個別總體線。所有埠均以預定方式控制以執行記憶體操作。這包含在提供位址、命令及I/O資料在I/O埠上時特定信號之信號定時及排序。因此，用以控制第1 B圖之異步快閃記憶 φ 體裝置之記憶體控制信號具有特定格式或協定。第1A圖之非揮發性記憶體裝置之每一者具有一用以接收及提供資料之特定資料介面。於第1A圖之例子中’ 這是一般用於異步快閃記憶體裝置及某些像是規定於 ONFi2.0標準之同步快閃記憶體裝置中的並聯資料介面。咸知並行提供資料之多位元之標準並聯資料介面受害於周知之通信劣化效應，像是例如串音、信號偏置及信號衰減，此等效應在其操作頻率外操作時降低信號品質。爲增加資料通量，具有串聯資料介面之記憶體裝置業 -13- 201030746 已揭75於共同擁有，名稱爲 “Memory with Output Control”之美國專利公告案200701 53576及共同擁有，名稱爲 “ Daisy Chain Cascading Devices” ，以例如 200 MHz之頻率串聯提供資料之美國專利公告案 2 0070 076 5 02。這稱爲串聯資料介面格式。如於此等共同擁有之專利公告案所示，所說明記憶體裝置可用在相互串聯之記憶體裝置之系統中。第2A圖係顯示串聯記憶體系統例之槪念性質之方塊圖。於第2A圖中，串聯環拓樸記憶體系統20包含記憶體控制器22 ’其具有一組輸出埠Sout及一組輸入埠Sin 以及串聯之記億體裝置24-1、24-2、2 4,3及24-4。此等記憶體裝置可例如爲串聯介面快閃記憶體裝置。雖於第 2A圖中未圖示，各記憶體裝置可具有一組輸入埠Sin及一組輸出埠S out。此等輸入及輸出埠組包含諸如具體接腳或連接之一或更多個別輸入/輸出（I/O)埠，其等介接記憶體裝置至其所屬系統。於一例子中，記憶體裝置可爲快閃記憶體裝置。替代地，記憶體裝置裝置可爲DRAM、 SRAM、DiNOR 快閃 EEPROM、串聯快閃 EEPR0M、鐵 RAM、磁RAM、相變RAM及其他適當類型之記憶體裝置，其具有可與特定命令結構共容之I/O介面，以執行命令或傳遞命令及資料至次一記憶體裝置。目前第2A圖之例子包含四個記憶體裝置，不過，替代配置可包含單一記憶體裝置或任何適當數目之記憶體裝置。因此，若記憶體裝置2 4-1因連接於Sout而爲系統20之第一裝置，記憶 201030746 體裝置24-N即因連接於Sin而爲系統20之第N或最後裝置，其中N爲大於〇之整數。24-3與2 4-N間之記憶體裝置24-2、24-3及任何記憶體裝置係介於第一與最後記憶體裝置間之串聯記憶體裝置。於第2A圖之例子中，記憶體裝置24-1至24-N係同步且相互串聯連接記憶體控制器 22 ° 第2B圖係用於第2A圖之記憶體系統中之串聯介面 φ 快閃記憶體裝置（例如24-1至24-N)之圖式。此例示性串聯介面快閃記憶體裝置包含電源埠、控制埠及資料埠。電源埠包含用以供應電力至快閃記憶體裝置之所有電路之 VCC及VSS。如於本技藝所周知，可提供額外電源埠來僅供應輸入及輸出緩衝器。以下表2提供控制及資料埠、其對應說明、定義及例示性邏輯狀態之例示性列表。須知’ 不同記憶體裝置可具有不同名稱之控制及資料埠，其等可在功能上相當於表1所示者，惟遵循專屬於該型記憶體裝 φ 置之協定。此等協定可藉既定標準來約束或可針對特定用途客製化。 -15- 201030746 表2 埠說明 CK/CK# 時脈：CK係系統時脈輸入。CK及CK#爲不同時脈輸入。所有命令、位址、輸入資料及輸出資料均參考於二方向之CK及CK#之交叉緣。 CE# 晶片致能：當CE# LOW時，裝置被致能。一旦裝置開始一程式或抹除操作，晶片致能埠即可解除判定。此外，CE# LOW啓動，而CE# HIGH貝IJ停止內物時脈信號。 RST# 晶片重設：RST#提供裝置之重設。當RST# HIGH時，裝置處於正常操作模式。當RST# LOW時，裝置進入重設模式。 D[j] 資料輸入：（j=l,2,3,4,5,6,7或8)接收命令、位址及輸入資料。若裝置配置成‘1位元鏈接模式(=內定)’，D1即爲唯一有效信號，並於CK/CK#之8交點接收1位元分封。若裝置配置成‘2位元鏈接模式(=內定)’，D1及D2 即爲僅存有效信號，並於CK/CK#之4交點傳輸1位元分封。未使用之輸出埠接地。 Q[j] 資料輸出：（j=l，2,3,4,5,6,7或8)於讀取操作期間傳輸輸出資料。若裝置配置成‘1位元鏈接模式(=內定)’，Q1即爲唯一有效信號，並於CK/CK#之8交點接收1位元分封。若裝置配置成‘2位元鏈接模式(=內定)’，Q1及Q2 即爲僅存有效信號，並於CK/CK#之4交點傳輸1位元分封。未使用之輸出埠爲DNC(不連接）。 CSI 命令選通輸入：當CSI HIGH時，在CK與CK#交點，透過D[j]，閂鎖命令、位址及輸入資料。當CSI LOW 時，裝置忽略來自D[j]之輸入信號。 cso 命令選通輸出：回音信號CSO係源信號CSI之再傳輸型。 DSI 資料選通輸入：當HIGH時，致能Q[j]緩衝器。當DSI LOW時，QH1緩衝器保持先前存取之資料。 DSO 資料選通輸出：回音信號DSO係源信號DSI之再傳輸型。 -16- 201030746 除了信號CSO、DSO及QU]外，表2中之所有信號均爲用於第2B圖之例示性快閃記億體裝置之操作的記憶體控制信號。CSO及DSO係CSI及DSI之重發型，且 Q[j]係用以提供命令及資料之輸出。命令經由其D[j]埠接收且命令信號包含控制埠RST#、CE#、CK、CK#及DSI。於第2A圖所示例示性配置中，除了供至並聯之所有記憶體裝置之CE#及RST#外，所有信號自記憶體控制器22串 φ 聯傳至串聯之各記憶體裝置。因此，第2B圖之串聯介面快閃記憶體裝置接收具有其本身格式或協定之信號，以於其內執行記憶體操作。第2圖之串聯記憶體系統之進一步細節揭示於2008 年2月15日提出，共同擁有，名稱爲“ Clock Mode Determination in a Memory System” 之美國專利公告案 2009003 9927，其說明一種串聯記憶體系統，其中各記憶體裝置接收並聯時脈信號，以及一種串聯記憶體系統，其 # 中各記憶體裝置接收源同步時脈信號，具有一般可購得之第1B圖之異步快閃記憶體裝置及第2B圖之串聯介面快閃記憶體裝置兩者容許記憶體系統製造廠商提供兩型記憶體系統。然而，由於須尋找及購買不同類型之記憶體裝置，因此，這可能爲記憶體系統製造廠商帶來更高成本。熟於本技藝人士瞭解當大量購買時，每一記憶體裝置之價格會減少，因此，大量購買來將記憶體系統之成本降至最低。因此，雖然廠商可提供兩型記憶體系統’卻有一型記憶體裝置因另一者之高市場需求而掉 -17- 201030746 出市場需求外之虞。這可能使其購買而得到無法使用之記憶體裝置之供應。如於第1B及2B圖所示’異步及串聯介面快閃記憶體之功能埠指定或定義大致彼此不同，並因此彼此不相容。用來控制分離記憶體裝置之數組信號之功能埠定義及順序或時序稱爲協定或格式。因此，異步及串聯介面快閃記憶體響應不同記憶體控制信號格式操作。這意謂第2 B 圖之串聯介面快閃記憶體無法用於多點記憶體系統，且對 ◎ 應地’第1 B圖之異步快閃記憶體裝置無法用於串聯環拓樸記憶體系統。雖然第2A及2B圖所示串聯介面快閃記憶體較第1A 及1 B圖之異步快閃記憶體裝置更宜用於其改進性能，記憶體系統製造廠商卻可能不想處理異步快閃記億體裝置之供應。而且，由於其到處用於產業中，因此，異步快閃記憶體裝置相對於諸如第2A圖之串聯介面快閃記憶體之替代快閃記憶體裝置購買起來較便宜。目前，記憶體系統製 @ 造廠商對以最小成本利用串聯互接裝置之性能優點並無解決方案。至少本文所說明之某些例示性實施例提供高性能合成記憶體裝置，其於多晶片封裝（MCP)或系統內封裝（SIP)中以高速介面晶片或橋接裝置與分離記億體裝置結合。橋接裝置提供I/O介面，該I/O介面與其整合入之系統介接’ 接收遵循總體格式之總體記憶體控制信號’並將命令轉換成遵循可與分離記億體裝置相容之本機或本地格式之本地 -18- 201030746 記憶體控制信號。藉此’橋接裝置容許再使用諸如NAND 快閃記憶體裝置之分離記憶體裝置，同時提供橋接裝置之 I/O介面所賦與之性能優點。橋接裝置可實施成與封裝中之分離記憶體裝置整合之分離邏輯晶片。於本例子中，總體格式係可與第2A及2B圖之串聯介面快閃記憶體相容之串聯資料格式，且本地格式係可與第1 A及2 B圖之異步快閃記憶體裝置相容之並聯資料格〇式。然而，由於依用於合成記憶體裝置之分離記憶體裝置之類型及用於其內之合成記憶體裝置之記憶體系統類型而定，可使用任一對記憶體控制信號格式，因此，本發明之實施例不限於不限於以上例示性格式。例如，記憶體系統之總體格式可遵循開放NAND快閃介面（〇NFi)標準，且本地格式可遵循異步快閃記憶體裝置記憶體控制信號格式。例如’於特定〇 N F i標準上係Ο N F i 2.0規格。替代地，總體格式可遵循遵循異步快閃記憶體裝置記憶體控制信號格 β 式，且本地格式可遵循ONFi 2.0規格格式。第3A圖係根據本發明，合成記憶體裝置之方塊圖。如第3A圖所示，合成記憶體裝置100包含連接於四個分離記億體裝置104之橋接裝置1〇2。分離記憶體裝置104 之每一者可爲例如包含8Gb記憶體容量之異步快閃記憶體裝置’不過’可使用任何容量之分離記憶體裝置來替代 8 Gb裝置。而且，合成記憶體裝置丨00不限於四個分離記憶體裝置。當橋接裝置102被設計來調節合成記億體裝置 100中分離記憶體裝置之最大數目時，可包含任何數目之 -19- 201030746 分離記憶體裝置。合成記憶體裝置100具有：輸入埠GLBCMD_IN，用以接收總體命令；以及輸出埠GLBCMD_OUT，用以傳遞所接收總體命令及讀取資料。第3B圖係顯示根據本實施例，總體命令之配置之示意圖。總體命令110包含具有特定格式之總體記億體控制信號（GMCS) 1 1 2以及位址標頭 (AH) 1 1 4。此等總體記憶體控制信號1 1 2提供記憶體命令及諸如用於第2B圖之串聯介面快閃記憶體裝置之記憶體 Q 控制信號之命令信號。位址標頭114包含用於系統位準及合成記憶體裝置位準之定址資訊。此額外定址資訊包含總體裝置位址（GDA)l 16 :用來選擇合成記憶體裝置，以執行記憶體命令中的操作碼；以及本地裝置位址 (LDA)l 18，用來於所選合成記憶體裝置內選擇特定分離裝置以執行操作碼。簡言之，總體命令包含對應於一格式之所有記憶體控制信號，又包含定址資訊，其可用來選擇或控制合成記憶體裝置或其內之分離記憶體裝置。 © 須知，橋接裝置1 02不執行操作碼或存取具有列及位址資訊之任何記億體位置。橋接裝置1 02使用總體裝置位址1 1 6來判定其是否被選擇來轉換所接收總體記憶體控制信號112。若選擇，橋接裝置102即使用本地裝置位址 1 1 8來判定經轉換之總體記憶體控制信號1 1 2被送至哪些分離記憶體裝置。爲與所有四個分離記憶體裝置1〇4通信，橋接裝置102包含四組本地I/O埠（未圖示），如稍後所討論，其每一者連接於對應分離記憶體裝置。各組本 -20- 201030746 地I/O埠包含分離記憶體裝置適當操作所需所有信號，並藉此發揮本地裝置介面之功能。藉任一分離記憶體裝置104自合成記憶體裝置100或自先前之合成記憶體裝置提供讀取資料。特別是，橋接裝置102可連接於記憶體系統之記憶體控制器，或串聯互接之系統中另一合成記憶體裝置之另一橋接裝置。輸入培 GLBCMD — IN及輸出埠GLBCMD — OUT可爲封裝接腳、其他實體導體或任何其他電路，用以發送/接收總體命令信號及讀取資料至及自合成記憶體裝置100，且特別是至及自橋接裝置102。因此，橋接裝置102具有接至輸入埠 GLBCMD — IN及輸出埠GLBCMD — OUT之對應連接，而可與諸如第2A圖所示記憶體控制器22之外部控制器，或自系統中其他合成記憶體裝置，與橋接裝置通信。如於第7 圖之例示性例子所示，很多合成記憶體裝置可相互串聯。第4圖係根據一實施例，對應第3A圖所示橋接裝置 Φ 1〇2之橋接裝置200之方塊圖。橋接裝置200具有橋接裝置輸入/輸出介面2 02、記憶體裝置介面2 04及格式轉換器 206。格式轉換器206包含：命令格式轉換器208，用來將包含第一格式之總體命令及總體命令之總體記憶體控制信號轉換成第二格式；以及資料格式轉換器210，用來於第一格式與第二格式間轉換資料。命令格式轉換器208又包含狀態機器（未圖示），用以根據第二格式，響應第一格式之總體記憶體控制信號，控制諸如第3A圖之分離記憶體裝置104之分離記憶體裝置。 •21 - 201030746 橋接裝置輸入/輸出介面202與例如像是記憶體控制器或其他合成記憶體裝置之外部裝置通信。橋接裝置方塊圖之输入/輸出介面202以例如像是串聯命令格式之總體格式從記憶體控制器或其他合成記憶體裝置接收總體命令。進一步參考第3B圖’橋接裝置輸入/輸出介面2〇2處理總體命令1 1 〇之總體裝置位址n 6以判定總體命令1 1 〇是否被定址至對應合成記憶體裝置，並處理總體命令110 之本地裝置位址118以判定對應合成記憶體裝置之哪些分錄離記憶體裝置接收已轉換之命令，其包含操作碼、任選列和行位址以及任選寫入資料。若總體命令被定址至連接於橋接裝置200之分離記憶體裝置，格式轉換器206中之命令格式轉換器208即將提供操作碼、命令信號及任—列位址資訊之總體記憶體控制信號1 1 2從總體格式轉換成本地格式’並將其送至記憶體裝置介面204。若寫入資料例如以串聯資料格式提供至橋接裝置輸入/輸出介面202，橋接裝置輸入/輸出介面202即包含用來以並聯格式提供資料 © 位元之串聯-並聯轉換電路。爲讀取操作，橋接裝置輸入 /輸出介面2 02包含並聯-串聯轉換電路，用來以串聯格式提供資料位元，供透過GLBCMD_OUT輸出埠輸出。假設總體格式及本地格式已知，因此，特別設計命令格式轉換器20 8之邏輯，以執行可與分離記憶體裝置1〇4 相容之信號之邏輯轉換。須知，命令格式轉換器2 08可包含控制邏輯，其至少大致類似記憶體系統之記憶體控制器者，用來藉具有本機格式之記億體控制信號，控制分離記 -22- 201030746 憶體裝置。例如，若分離記憶體裝置係諸如記憶體裝置 16-1至16-4之異步記憶體裝置’命令格式轉換器2〇8即可包含第1A圖之記憶體控制器14之相同控制邏輯。這意謂命令格式轉換器208中的控制邏輯將本地格式之記憶體控制信號之時序及順序提供至分離記憶體裝置。若總體命令對應於資料寫入操作，格式轉換器206中之資料格式轉換器2 1 0即將資料從總體格式轉換成本地格 Φ 式’並將其送至記憶體裝置介面204。讀取或寫入資料之位元無需邏輯轉換，因此，資料格式轉換器210確保第一資料格式與第二資料格式間之適當映射。格式轉換器206 發揮資料緩衝器之功能，其儲存自分離記憶體裝置讀取之資料，並寫入從橋接裝置輸入/輸出介面2 02收到之資料。因此，可調節總體格式與本地格式間的資料寬度失配。而且，分離記憶體裝置與橋接裝置200以及橋接裝置 200與其他合成記憶體裝置間之不同資料傳輸速率因資料 ^ 格式轉換器210之緩衝功能而調節。記憶體裝置介面2 04接著將轉換成本地命令格式之命令轉遞或傳送至藉第3B圖之總體命令110之本地裝置位址118選擇之分離記憶體裝置。於本實施例中，轉換之命令經由命令路徑2 1 2提供。於一實施例中，命令路徑2 1 2 包含連接於合成記憶體裝置之各分離記憶體裝置與記憶體裝置介面204間之i組專用本地I/O埠LCCMD-k或通道。變數i係對應合成記憶體裝置中分離記憶體裝置之數目之整數。例如各LCCMD-k包含第1B圖及表1所示所 -23- 201030746 有埠。以下係進一步參考第3A圖之合成記憶體裝置100所作橋接裝置200之操作例之說明。爲讀取操作，接收諸如總體讀取命令之總體命令，其經由輸入埠GLBCMD_IN到達橋接裝置輸入/輸出介面202。該總體讀取命令包含總體記憶體控制信號，其對從連接於橋接裝置200之分離記憶體裝置1 04讀出之資料提供總體格式之操作碼以及列和行資訊。一旦橋接裝置輸入/輸出介面202判定已經藉由比較總體裝置位址116與合成記憶體裝置1〇〇之預定位址，爲總體讀取命令作選擇，命令格式轉換器208即將總體讀取命令轉換成可與待執行讀取資料命令之分離記憶體裝置 1 04相容之本地格式。如稍後將說明，合成記憶體裝置可具有指定位址。總體讀取命令之本地裝置位址118被轉遞至記憶體裝置介面2〇4，且轉換之讀取資料命令被提供至藉本地裝置位址118，經由命令路徑212之對應組本地 I/O埠定址之分離記憶體裝置。稱爲讀取資料之資料自所選分離記憶體裝置104讀取，並經由本地格式中記憶體裝置介面204之相同本地 I/O埠提供至資料格式轉換器210。資料格式轉換器210 接著將自本地格式讀取之資料轉換成總體格式，並透過橋接裝置介面202之輸出埠GLBCMD_〇UT，提供自所選分離記憶體裝置1 04讀取之資料至記憶體控制器。橋接裝置介面202內部切換電路，用以將自資料格式轉換器210讀取之資料或輸入埠 GLBCMD_IN 耦接至輸出埠 201030746 GLBCMD_OUT。第5圖係根據本實施例實施之記憶體系統，其具有複數個成環拓樸與記憶體控制器串聯之合成記憶體裝置。於本實施例中，圖示合成記憶體裝置之每一者具有第3A圖所示建構，其可具有第4圖之橋接裝置200。第5圖之記憶體系統3 00類似於第2 A圖之串聯記憶體系統20。記憶體系統300包含記憶體控制器302及合成記憶體裝置 φ 3 04- 1至3〇4-j ’其中j係整數◊個別合成記憶體裝置304-1至3〇4-j與記憶體控制器3 02串聯互接。類似於第2A 圖之系統20，合成記憶體裝置304- 1因連接於記憶體控制器302之輸出埠Sout而爲記憶體系統300之第一合成記憶體裝置，而記憶體裝置3 04-n則因連接於記憶體控制器302之輸入埠Sin而爲記憶體系統300之第一合成記億體裝置。合成記憶體裝置3 04-2至3 04-7係介於其間串聯連接於第一與最後合成記憶體裝置間之記憶體裝置。輸出 φ 埠Sout提供總體格式之總體命令。輸入埠Sin接收總體格式之讀取資料，以及在其透過所有合成記憶體裝置傳輸時接收總體命令。第5圖所示合成記億體裝置之每一者類似於第3A圖所示合成記憶體裝置100。合成記憶體裝置之每一者具有橋接裝置102及四個分離記憶體裝置104。如前述，合成記憶體裝置之每一者之各橋接裝置102連接於個別分離記憶體裝置104、記憶體控制器3 02及/或串聯拓樸或串聯互接配置中前一或後續合成記憶體裝置。各合成記憶體裝置 25- 201030746 3 04- 1至304-j之功能與前述第3A及4圖所說明實施例相同。於記憶體系統300中，各合成記憶體裝置指定唯一總體裝置位址。該唯一總體裝置位址可儲存於橋接裝置102 之裝置位址暫存器中，更具體而言，於第4圖所示橋接裝置方塊圖之輸入/輸出介面2 02之暫存器中。在記憶體系統3 00之上電相期間，可使用如共同擁有，名稱爲 “ Apparatus and Method for Producing Identifiers Regardless of Mixed Device Type in a Serial Interconnection”之美國專利公告案 200801 92649所說明之裝置位址指定方案，自動指定位址。而且，各合成記憶體裝置可包含分離裝置暫存器，用以儲存有關各合成記憶體裝置304中分離記憶體裝置數目。因此，於操作之相同上電相期間，記億體控制器可詢問各分離裝置暫存器，並記錄各合成記憶體裝置內分離記憶體裝置之數目。因此，記憶體控制器可選擇性將記憶體系統300之各合成記憶體裝置304中個別分離記憶體裝置1〇4定址。以下係使用選擇合成記憶體裝置3 04-3來執行記憶體操作之例子，對記憶體系統3 00之操作之說明。於本例子中，記憶體系統3 00係類似於第2圖所示系統之串聯記憶體系統，分離記憶體裝置1〇4之每一者假設爲異步NAN D 快閃記憶體裝置。因此，合成記憶體裝置304-1至3 04-j 之每一者中的橋接裝置102被設計來接收記憶體控制器 302以總體格式發出之總體命令’並將其轉換成可與 201030746 NAND快閃記憶體裝置相容之本地格式。進一步假設記憶體系統已經上電，且業已指定用於各合成記憶體裝置之位址。記憶體控制器302從其Sout埠發出總體命令，其包含對應於合成記憶體裝置3 04-3之總體裝置位址1 16。第 —合成記憶體裝置304-1接收總體命令，且其橋接裝置 1 02比較其指定總體裝置位址與總體命令中者。由於總體 φ 裝置位址失配，因此，用於合成記憶體裝置之橋接裝置 102忽略總體命令，並將總體命令傳至合成記憶體裝置 3 04-2之输入埠。相同動作發生於合成記憶體裝置304-2，此乃因爲其指定總體裝置位址與總體命令中者失配。因此，總體命令被傳至合成記憶體裝置304-3。合成記憶體裝置304-3之橋接裝置102判定其指定總體裝置位址與總體命令中者之失配。因此，合成記憶體裝置3 04-3之橋接裝置102將本地記憶體控制信號轉換成可與N AND快閃記憶體裝置相容之本地格式。接著，橋接裝置102對本地裝置位址1 18所選NAND快閃記憶體裝置發送包含於總體命令之轉換命令。所選N AND快閃記憶體裝置接著執行對應其所接收本地記憶體控制信號之操作。當合成記憶體裝置304·3之橋接裝置1〇2轉換總體命令時，其將總體命令傳至次—合成記憶體裝置。剩下的合成記憶體裝置忽略總體命令’其最後在記憶體控制器3 02 之Sin埠被接收到。若總體命令對應讀取操作，合成記憶體裝置304-3之所選NAND快閃記億體裝置即以本地格式 -27- 201030746 提供讀取資料至其對應橋接裝置102°橋接裝置102接著將讀取資料轉換成總體格式’並透過其輸出埠傳至次一合成記憶體裝置。所有剩下之合成記憶體裝置之橋接裝置 102將讀取資料傳至記憶體控制器302之Sin埠。熟於本技藝人士當知’可發出其他總體命令以執行NAND快閃記憶體裝置中的不同操作’所有總體命令藉所選合成記憶體裝置之橋接裝置1〇2轉換。於本實施例中，總體命令被傳至記憶體系統3 00中之翁所有合成記憶體裝置。根據替代實施例’橋接裝置1 包含額外邏輯，以禁止總體命令傳至記憶體系統300中之其他合成記憶體裝置。更具體而言’一旦所選合成記憶體裝置判定總體裝置被定址於其上，其對應橋接裝置1〇2即驅動其輸出埠至空値，例如像是VSS或VDD之固定電壓位準。剩下之未選合成記憶體裝置因未執行總體命令而保存切換電力。此一用於串聯記億體系統之省電方案之細節說明於共同擁有，名稱爲 “Apparatus and Method for ^ Producing Identifiers Regardless of Mixed Device Type in a Serial Interconnection 之美國專利公告案 20080201588 ° 前面所說明之第5圖之實施例顯示一種記憶體系統，其中各合成記憶體裝置304-1至304-N內具有諸如異步 NAND快閃記憶體裝置之同型分離記憶體裝置。由於所有合成記憶體裝置均相同，因此，其稱爲同質記憶體系統。於替代實施例中，異質記憶體系統可行，其中不同合成記 -28- 201030746 憶體裝置具有不同型之分離記億體裝置。例如，某些合成記憶體裝置包含異質記憶體系統，而其他則包含異步 NAND快問記憶體裝置。在此一替代實施例中，所有合成記憶體裝置遵循相同總體格式，然而，於內部，各合成記憶體裝置之橋接裝置2〇〇設計成將總體格式記憶體控制信號轉換成對應NOR快閃記憶體裝置或NAND快閃記憶體裝置之本地格式記億體控制信號。 φ 於又另外實施例中’單一合成記憶體裝置可具有不同類型的分離記憶體裝置。例如，單一合成記憶體裝置可包含二異步NAND快閃記憶體裝置及二NOR快閃記憶體裝置。該“混合”或“異種”合成記憶體裝置可遵循稍早所說明之相同總體格式，惟在內部，其橋接裝置可方案來將總體格式記憶體控制信號轉換成對應於NAND快閃記憶體裝置及NOR快閃記憶體裝置之本地格式記憶體控制信號。此一橋接裝置可包含一用於N AND快閃記憶體裝置及 • NOR快閃記憶體裝置之每一者之專用格式轉換器，此等裝置可藉前面所說明在總體命令中提供之位址資訊來選擇。如就第3B圖所說明，位址標頭114包含在系統位準及合成記憶體裝置位準下使用之定址資訊。此額外之定址資訊包含：總體裝置位址（GDA)l 16，用以選擇合成記憶體裝置來執行記憶體命令中的操作碼；以及本地裝置位址 (LDA)l 18，用來於所選合成記憶體裝置內選擇特定分離裝置以執行操作碼。橋接裝置可具有一選擇器，其使用 LD A 118來決定總體命令應選路至二格式轉換器中的哪一 -29- 201030746

前面所說明之合成記憶體裝置之實施例顯示響應一格式之記憶體控制信號之分離記憶體裝置可如何使用具有第二及不同格式之總體記憶體控制信號來控制。根據一替代實施例，橋接裝置200可方案成接收具有一格式之總體記憶體控制信號，以對分離記憶體裝置提供具有相同格式之本地記憶體控制信號。換言之，此一合成記憶體裝置配置來接收記憶體控制信號，此等信號用來控制分離記億體裝置。此一配置容許多數分離記憶體裝置獨立於合成記憶體裝置之其他分離記憶體裝置外，各發揮記憶庫之功能°因此，各分離記憶體裝置可自橋接裝置200接收其命令’並執行大致相互平行之操作。這亦稱爲並行操作。因此’橋接裝置2 00之方案簡化，因爲無需命令轉換電路。前面所說明之實施例說明合成記憶體裝置中之分離記億體裝置可如何響應不同命令格式。這透過橋接裝置達成，該橋接裝置將所接收總體命令轉換成可與分離記憶體裝置共容之本機命令格式。例如，串聯命令格式可轉換成異步NAND快閃記憶體裝置。由於任一對命令格式可相互轉換，因此，實施例不限於此二格式。無論使用哪種格式，根據至少某些例示性實施例實施之合成記億體裝置之優點在於每一者均可以一頻率操作以提供明顯高於其內分離記憶體裝置者之資料通量。例如使用第3A圖所示合成記憶體裝置，若各分離記憶體裝® 1 04係傳統異步NAND快閃記憶體裝置’其最大之每一接 201030746 腳之資料傳輸速率約爲40 Mbps。然而，與一時脈同步接收至少一資料流之橋接裝置102可配置成以166 MHz頻率操作，結果產生最小之每一接腳之資料傳輸速率約爲 3 3 3 Mbps(每秒百萬位元）。依用來製造橋接裝置1〇2之加工技術而定，操作頻率可爲200 MHz或更高以甚至實現更高的每一接腳之資料傳輸速率。因此，於使用第5圖之記億體系統300來儲存資料之較大系統中，可獲得高速操 φ 作。應用例係使用記憶體系統3 00來作爲計算系統中的大量儲存媒體，或需要高性能及大儲存容量之其他用途。雖然分離記憶體裝置與橋接裝置間的資料傳輸速率失配可能很大，目前所顯示之橋接裝置102實施例卻補償任何位準的失配。根據許多例示性實施例，在從對應合成記憶體裝置100讀取之操作期間，橋接裝置102預先取得並儲存預定量之從所選分離記憶體裝置104讀取之資料。以容許分離記憶體裝置104之最大資料傳輸速率，將讀取資 • 料轉送至橋接裝置1〇2。一旦預定量之讀取資料儲存於橋接裝置1 02中，其即可不受限制，以最大資料傳輸速率輸出。就對合成記憶體裝置100之程式或寫入操作而言，橋接裝置102以其最大資料傳輸速率接收程式資料並將其儲存。接著’橋接裝置102以容許分離記憶體裝置104之最大資料傳輸速率，將儲存於所選分離記憶體裝置1 04之資料程式化。可將容許自分離記憶體裝置讀取資料及程式化該資料之最大資料傳輸速率標準化或勾勒於其文件技術規格中。 -31 - 201030746 第4圖槪略描繪橋接裝置200之功能方塊，而第6圖則顯示根據一例示性實施例實施之橋接裝置200之更詳細方塊圖。橋接裝置4 00包含四個主要功能方塊，其對應第 4圖所示橋接裝置200者。其係橋接裝置輸入/輸出介面 402、記憶體裝置介面404、命令格式轉換器406及資料格式轉換器408。此等方塊具有分別對應第4圖之方塊 202、204、2 08及210之功能。第6圖之實施例適用於合成記憶體裝置包含傳統NAND快閃記憶體裝置之例子，且 q 合成記憶體裝置本身配置成具有對應第2B圖之串聯介面快閃記憶體裝置之串聯介面。以下係方塊402、404、406 及408之詳細說明。橋接裝置輸入/輸出介面402接收具有一格式之總體記憶體控制信號，並將所接收總體記憶體控制信號及從分離裝置記憶體讀取之資料送至後續合成記憶體裝置。於本實施例中，此等總體記憶體控制信號與說明於表2之第 2B圖中之辨識記憶體控制信號相同。相對於使用本實施 @ 例之第4圖，總體命令GLBCMD_IN包含總體記憶體控制信號 CSI、 DSI及 D[j]，且傳送之總體命令 GLBCMD_OUT包含總體記憶體控制信號CSI、DSI及D[j] 之對應型，分別稱爲CSO' DSO及Q[j]。上述總體記憶體控制信號CSI、DSI及D[j]被視爲總體命令，因爲其等須使橋接裝置4〇〇能執行操作。橋接裝置輸入/輸出介面402具有用以接收表2中先前槪述之信號之輸入及輸出埠。此方塊包含周知之輸入緩 -32- 201030746 衝器電路、輸出緩衝器電路、驅動器、用以控制輸入及輸出緩衝器電路之控制邏輯以及所需控制信號至命令格式轉換器406之路由以及不同型資料至及自資料格式轉換器 4〇8之路由。此等類型之資料例如包含，惟不限於位址資料、讀取資料程式或寫入資料及配置資料。於輸入埠D[j] 收到及於輸出埠Q [j ]提供之資料可委單資料傳輸速率 (SDR)或雙資料傳輸速率（DDR)。熟於本技藝人士當知 φ SDR資料被閂鎖於時脈信號之各上升或下降緣上，而 DDR資料則被閂鎖於時脈信號之上升及下降緣兩者上。因此，輸入及輸出緩衝器包含適當之SDR或DDR閂鎖電路。須知，橋接裝置輸入/輸出介面402包含控制信號流通路徑’其將接收控制信號CSI及DSI之輸入璋耦接於提供對應信號CSO及DSO之對應輸出璋。同樣地，資料信號流通路徑將接收輸入資料流D[j]之輸入埠耦接於提供輸出資料流Q[j]之對應輸出埠。輸出資料流可爲於D[j]收到 # 之輸入資料流或自連接於橋接裝置400之分離裝置記憶體提供之讀取資料。於本實施例中，橋接裝置400與記憶系統中其他橋接裝置並聯之不同時脈CK及CK#。任選地，不同時脈CK 及CK#係源同步時脈信號，其自諸如第5圖之記憶體控制器3 02之記億體控制器提供，並經由其個別橋接裝置自一合成記憶體裝置串聯傳送至另一裝置。在此一配置中，橋接裝置400包含時脈流通路徑，將在輸入埠收到之不同時脈CK及CK#耦接至對應輸出埠（未圖示）。在此倂提共 -33- 201030746 同擁有，名稱爲 “CLOCK MODE DETERMINATION IN A MEMORY SYSTEM”之美國專利公告案2009003 9927，其揭示用來使串聯記憶體裝置能藉平行或源同步時脈操作之電路。因此，美國專利公告案20090039927所教示之技術亦可應用於橋接裝置400。記憶體裝置介面404提供本地記憶體控制信號，其遵循可與分離裝置記憶體相容之本機或本地格式。此格式可異於總體記憶體控制信號之格式。於本實施例中，記憶體裝置介面404具有數組本地記憶體控制信號，用以控制對應數目之傳統NAND快閃記憶體裝置，其中各組本地記憶體控制信號包含表1中先前槪述之信號。於本例中’且參考第4圖，各組本地記憶體控制信號提供本地命令信號 LCCMD至合成記憶體裝置中對應NAND快閃記憶體裝置。因此，若於合成記憶體裝置中有k個NAND快閃記憶體裝置，即有k組本地命令信號LCCMD或通道。於第6 圖中，二整組本地記憶體控制信號標以 LCCMD-1及 LCCMD-2，且最後一整組本地記憶體控制信號被簡單顯示爲輸出埠LCCMD-k。此等本地命令按適當順序、邏輯狀態以及可與NAND快閃記憶體裝置相容之時序提供’使其執行編碼於本地命令中之操作。記憶體裝置介面404具有用以提供表1中先前槪述之本地命令信號之輸出埠，以及用以提供寫入資料及接收讀取資料之雙向資料埠I/〇[i]。雖未圖示於第6圖，記憶體裝置介面404從各NAND快閃記憶體裝置收到預備/忙碌 201030746 信號R/B #。邏輯及操作碼轉換器塊組4 1 4使用此狀態信號判定何時對應NAND快閃記憶體裝置之程式、抹除及讀取操作之任一者完成。此方塊包含周知之輸入緩衝器電路、輸出緩衝器電路、驅動器、用以控制輸入及輸出緩衝器電路之控制邏輯以及至及自資料格式轉換器408之路由。此等類型之資料例如包含，惟不限於位址資料、讀取資料程式或寫入資料及配置資料。 ❹ 命令格式轉換器406包含至少一操作碼暫存器410、總體裝置位址（GDA)暫存器412及邏輯及操作碼轉換器塊組414。資料格式轉換器408包含記憶體416、用於記憶體416之時序控制電路418、位址暫存器42 0、VPS配置器電路422、資料輸入路徑電路424及資料輸出路徑電路 426。首先詳細說明命令格式轉換器406。命令格式轉換器406接收對應於總體命令之總體記憶體控制信號，並進行二主要功能。爲首係操作碼轉換功 • 能，其將總體命令之操作碼解碼，並提供本地命令中的本地記憶體控制信號，其表示與總體命令所指定者相同之操作。此操作碼轉換功能藉內部轉換邏輯（未圖示）執行《例如，若總體命令係對自特定位址讀取資料之請求，所產生之轉換本地記憶體控制信號即對應自所選NAND快閃記億體裝置讀取之操作。第二主要功能係橋接裝置控制功能，其響應總體命令，產生用以控制橋接裝置40 0之其他電路之內部控制信號。該橋接裝置控制功能藉內部狀態機器 (未圖示）提供，該機器被預先程式化以響應所有有效總體 -35- 201030746 命令。 GDA暫存器412儲存稱爲總體裝置位址之預定及指定之合成記憶體裝置。此總體裝置位址允許記憶體控制器選擇記憶體系統中複數合成記億體裝置之一合成記憶體裝置，以處理其發出之總體命令。換言之，僅在選出合成記億體裝置時執行上述二主要功能。如第3B圖於前面討論，總體命令110包含總體裝置位址欄116，用以選擇合成記憶體裝置來響應總體記憶體控制信號（GMCS) 1 12。於本例中，經由輸入埠D[j]接收總體命令作爲一或更多串聯位元流，其中總體裝置位址係橋接裝置400所接收總體命令110之第一部分。邏輯及操作碼轉換器塊組414中之比較電路（未圖示）比較總體命令110之總體裝置位址欄 1 16與儲存於（GDA)暫存器412中的指定總體裝置位址。若在儲存於GD A暫存器412中的指定總體裝置位址與總體命令110之總體裝置位址欄116間出現失配，邏輯及操作碼轉換器塊組414即忽略橋接裝置輸入/輸出介面 402所接收後續總體記憶體控制信號。另外，邏輯及操作碼轉換器塊組414閂鎖操作碼暫存器410中總體命令110 之操作碼。一旦閂鎖，該操作碼即解碼以執行橋接裝置控制功能。例如，閂鎖之操作碼藉邏輯及操作碼轉換器塊組 414中的解碼電路解碼，其接著控制橋接裝置輸入/輸出介面40 2中的路由電路，以將總體命令110之後續位元導至橋接裝置400中的其他暫存器。這有必要，因爲，依待執行之操作而定，總體命令110可包含不同型之資料。換言 201030746 之，邏輯及操作碼轉換器塊組414根據經解碼之操作碼，在位元到達橋接裝置輸入/輸出介面402之前，知悉總體命令之結構。例如，讀取操作包含閂鎖於個別暫存器之方塊、列及行位址資訊。另一方面，抹除操作無需列及行位址，僅需要塊位址。因此，對應操作碼於特定型之位址資料到達橋接裝置輸入/輸出介面402時指示邏輯及操作碼轉換器塊組414，使其等可選路至個別暫存器。 φ 一旦總體命令1 1 〇之所有資料已被閂鎖，轉換電路即產生本地記憶體控制信號，其有會被用來於NAND快閃記憶體裝置中執行相同操作之所需邏輯狀態、順序及時序。用於須在NAND快閃記憶體裝置中存取特定位址之操作，邏輯及操作碼轉換器塊組414將儲存於位址暫存器420之位址資料轉換而透過I/O [i]埠發出作爲本地命令之一部分。如稍後將討論，位址可於NAND快閃記憶體裝置之頁面緩衝器存取虛擬位址空間，其可依用途改變大小。該虛 Φ 擬位址空間與記憶體4 1 6中的虛擬位址空間有關。因此，邏輯及操作碼轉換器塊組414包含可配邏輯電路，其用來根據儲存於VPS配置器422中的配置資料，將位址轉換成可與NAND快閃記憶體裝置相容者。邏輯及操作碼轉換器塊組414使用總體命令110之本地裝置位址（LDA) 118 來接收所產生之本地記憶體控制信號。因此，藉所產生記憶體控制信號，響應總體命令110，驅動LCCMD-1至 LCCMD-k之任一組。於本實施例中’記憶體416係雙埠記憶體，其中各埠 -37- 201030746 具有資料輸入培及資料輸出埠。埠A具有資料輸入増 DIN — A，而資料輸出埠B則具有資料輸入埠DIN_B及資料輸出埠D〇UT_B。埠A被用來轉送資料於記憶體4〗6與其稱接之分離sB憶體裝置間。另一方面，淳b被用來轉送資料於記億體416與橋接裝置輸入/輸出介面4〇2之D[j] 及Q[j]淳間。於本實施例中’埠A以稱爲記憶體時脈頻率之第一頻率操作，而埠B以稱爲系統時脈頻率之第二頻率操作。記億體時脈頻率對應NAND快閃記憶體裝置之資料傳輸速度，而系統時脈頻率則對應橋接裝置輸入/輸出介面402之資料傳輸速度。待程式化至NAND快閃記憶體裝置之資料經由記憶體416之DOUT_A讀出，並提供至邏輯及操作碼轉換器塊組414，其產生可與分離記憶體裝置相容之本地記憶體控制信號。自分離記憶體裝置收到之讀取資料在邏輯及操作碼轉換器塊組4 1 4之控制下，經由 DIN_ A直接寫至記憶體416。稍後說明如何使用填B之細節。邏輯及操作碼轉換器塊組414包含控制邏輯，其用來與記憶體時脈頻率同步，控制應用時序、位址之解碼、資料感測及透過諸埠DOUT_A及DIN_A之資料輸出及輸入。於任一情況下，總體命令指示邏輯及操作碼轉換器塊組 414經由一組本地記憶體控制信號（LCCMD-1至 LCCMD-k)選擇待執行讀取及寫入操作之分離記憶體裝置。總體命令110之本地裝置位址（LDA)ll8場被邏輯及操作碼轉換器塊組4 1 4用來判定哪些NAND快閃記憶體裝 201030746 置待接收所產生本地記憶體控制信號。因此，藉所產生記億體控制信號，響應總體命令11 〇，驅動任一組本地記憶體控制信號LCCMD-1至LCCMD-k。總體命令進一步指示邏輯及操作碼轉換器塊組414執行橋接裝置功能，其用以控制橋接裝置400內補償操作之任一必要電路。例如，在本地記億體控制信號產生前，將於D[j]接收之資料載入或寫入記億體4 1 6之寫入操作期間，控制資料輸入路徑電 ❿ 路424 。所閂鎖操作碼可致能操作碼轉換功能，其用以產生本地命令中的本地記憶體控制信號。可能有無需任何NAND 快閃記憶體操作之有效操作碼，並因此受限於橋接裝置 4 00之控制操作。當要求對NAND快閃記億體之讀取或寫入操作時，邏輯及操作碼轉換器塊組414控制記憶體時序控制電路418，其接手根據儲存於位址暫存器420之位址從記憶體416中之位置控制讀取或寫入資料之時序。 Φ 資料格式轉換器408暫時儲存從橋接裝置輸入/輸出介面402所接收之待程式化入NAND快閃記憶體裝置之資料’並暫時儲存從NAND快閃記憶體裝置所接收之待從橋接裝置輸入/輸出介面402輸出之資料。記憶體416在功能上被顯示爲單一塊組，其可邏輯地或實體地分成子部，像是庫、平面或陣列，其中每一庫、平面或陣列匹配 NAND快閃記憶體裝置。更具體而言，每一庫、平面或陣列專用來從頁面緩衝器接收讀取資料或提供寫入資料至一 NAND快閃記憶體裝置之頁面緩衝器。記憶體416可爲任 -39- 201030746 何揮發性記憶體，例如像是SRAM。由於不同型之記憶體可能具有不同時序及其他協定要件，因此，提供記憶體時序控制電路418來根據記憶體416之設計規格確保記憶體 4 1 6之適當操作。例如，藉時序控制電路4 1 8控制應用時序、位址之解碼、資料感測及資料輸出和輸入。可包含列及行位址之位址可從位址暫存器420提供，而寫入資料則經由資料輸入路徑電路424提供，讀取資料經由資料輸出路徑電路426輸出。如稍後所說明，位址暫存器420接收之位址於記憶體4 1 6中存取虛擬位址空間，並因此藉記憶體時序控制電路418內的邏輯電路轉換成對應實體位址。該邏輯電路可配置來根據儲存於VPS配置器422之暫存器之配置資料調整轉換，因爲，虛擬位址空間可調整大小。該特點之進一步細節稍後討論。資料輸入路徑電路424從輸入埠D[j]接收輸入資料，並因爲資料於一或更多串聯位元流中接收，因此，包含有切換邏輯來將位元選路或指定至各種暫存器，像是操作碼暫存器410及位址暫存器420。一旦操作碼業已解碼用於所選合成記憶體裝置，諸如資料暫存器之其他暫存器或其他類型暫存器即亦可接收輸入資料之位元。一旦指定至個別暫存器’資料格式轉換器即將以串聯格式收到之資料轉換成並聯格式。在時序控制電路4 1 8之控制下，閂鎖於資料暫存器之寫入資料被寫入記憶體416以暫時儲存，稍後輸出至NAND快閃記憶體裝置，使用如邏輯及操作碼轉換器塊組414所決定之適當命令格式來程式化。 201030746 在記憶體416從一組本地記憶體控制信號之I/0[i] 埠’自NAND快閃記憶體裝置收到讀取資料之後，該讀取資料自記憶體416，經由DOUT_B讀出，並經由資料輸出路徑電路426提供至輸出璋Q [j]。資料輸出路徑電路426 包含並聯至串聯轉換電路（未圖示），其用來將資料位元指定至一或更多串聯輸出位元流，以從輸出埠Q[j]輸出。須知，資料輸入路徑電路424包含資料流通路徑428，其 • 用來將從D[j]輸入埠收到之輸入資料直接提供到資料輸出路徑電路42 6，於輸出埠Q [j]輸出。如此，不管嵌入之總體裝置位址欄是否匹配儲存於GDA暫存器412之總體裝置位址，於D[j]輸入埠收到之所有總體命令被傳至輸出埠Q U ]。於第5圖所示串聯記憶體系統之實施例中，資料流通路徑42 8確保每一合成記憶體裝置304收到記憶體控制器3 02所發出之總體命令。而且，一合成記憶體裝置 3 04所提供之任何讀取資料均可透過任何介於其間之合成 # 記憶體裝置傳至記憶體控制器3 02。用來轉送資料於記憶體416與埠Q [j]與D[j]間之所有上述電路均與系統之時脈頻率同步操作。特別是，時序控制電路4 1 8包含控制邏輯’其用來控制應用之定時、位址之解碼、資料感測以及和系統之時脈頻率同步’分別經由埠DOUT_B及DIN_B所作資料輸出及輸入。時序控制電路4 1 8之控制邏輯類似以記憶體之時脈頻率控制記憶體 416之操作之邏輯及操作碼轉換器塊組414內的控制邏輯。 -41 - 201030746 以下在說明VPS配置器422之前，全面討論於橋接裝置400之讀取及寫入期間如何使用記憶體4〗6。如前述，橋接裝置輸入/輸出介面402可以較高頻率或資料傳輸速率，在既定期間內提供或接收較利用合成記憶體裝置中之任一分離記憶體裝置可行者更多的資料。藉資料格式轉換器408’記憶體416暫時儲存經由介面402及404之一，以一時脈頻率接收之資料，俾所儲存資料可不同頻率’經由介面4〇2及404之另一者提供。記憶體416足夠修大來儲存預定量的資料以確保i)更高速度介面維持其恆定資料輸出速率或ii)更高速度介面維持其恆定資料輸入速率。使用分離記憶體裝置係NAND快閃記憶體裝置之例子’熟於本技藝人士瞭解NAND快閃記憶體裝置具有用以儲存一頁讀取資料或寫入資料之頁面緩衝器，其中頁面周知爲儲存於單一邏輯字線所啓動之記憶體胞元之資料。例如’依記憶體陣列建構而定，頁面緩衝器在大小上可爲 @ 2K、4K或8K位元組。在一列啓動之讀取操作期間，對應列記憶體胞元之一頁資料被存取、感測並儲存於頁面暫存器中。這稱爲核心讀取時間Tr。若NAND快閃記憶體裝置例如具有i = 8位元之I/O寬度，頁面暫存器之內容即 —次8位元，以其最大速率輸出至橋接裝置400。然後橋接裝置40 0將資料寫至記憶體41 6。一旦頁面暫存器之內容儲存於記憶體416，儲存於記憶體416之頁面緩衝器資料之全部或部分即可以較高資料傳輸速率，經由資料輸出 -42- 201030746 路徑電路426輸出至資料輸出埠Q [j]。於寫入操作中，以介面402之最大資料傳輸速率將自輸入埠D[j]收到之資料寫入記憶體416。接著，自記憶體416讀出資料之全部或部分一次8位元’以較NAND快閃記憶體裝置慢之資料傳輸速率提供至所選NAND快閃記憶體裝置。NAND快閃記憶體裝置儲存該資料於其頁面暫存器中，並接著執行內部程式操作以將頁面緩衝器中的資料頁面程式化成所選 φ 列。這稱爲核心程式時間Tpgm，其可包含程式驗證步驟’確認記憶體胞元之正確程式化狀態，以及任何必要的後續程式反覆，將先前程式反覆未適當程式化之任何位元再程式化。第7圖係合成記憶體裝置500之方塊圖，其顯示四個 NAND快閃記憶體裝置之頁面緩衝器與橋接裝置之記憶體間之關係。合成記憶體裝置500類似於第3A圖所示合成記憶體裝置1 00，並包含第7圖之例示性實施例中之四個 Φ NAND快閃記憶體裝置502以及橋接裝置504。橋接裝置係如圖示爲第6圖之橋接裝置400之簡化型，其中僅顯示記憶體506。橋接裝置400之其他組件於第7圖中省略，惟須知，爲確保橋接裝置504之操作，須有此等組件。如稍後討論，記憶體5 06被邏輯地組成對應四個NAND快閃記憶體裝置502之每一者之頁面緩衝器的群組。各NAND快閃記憶體裝置502具有組成二平面508及 5 10，分別標以“平面0 ”及“平面1 ”之記憶體陣列。雖未圖示，列電路驅動水平穿過平面508及510之每一者延 -43 - 201030746 12位 5 7 _ 之器伸衝延緩者面一頁每之之路10 電 5 測及感 8 ο 及 5 取面存平行過含穿包直可垂且於，接線連字 4 之 5 伸及元線。此等電路之目的及功能對熟於本技藝人士係周知。爲任何讀取或寫入操作，越過二平面5 08及510驅動一邏輯字線，這意謂一列位址於二平面508及510中驅動相同實體字線。於讀取操作中，儲存在連接於所選邏輯字線之記憶體胞元中的資料被感測到並儲存於頁面緩衝器5 1 2及 514中。同樣地，寫入資料被儲存於頁面緩衝器512及 514中，以程式化至連接於所選邏輯字線之記億體胞元。將橋接裝置504之記憶體506分成邏輯或實體子記憶體516，其每一者具有至少與頁面緩衝器512或514相同之儲存容量。邏輯子記憶體可爲實體記憶體塊組中的分配位址空間，而實體子記憶體則係具有固定位址空間之明確形成之記憶體。子記憶體516組成標以BankO至Bank3 之記憶庫5 1 8，其中記憶庫5 1 8之子記憶體5 1 6僅與 NAND快閃記憶體裝置5 02之頁面緩衝器相聯。換言之，記憶庫5 1 8之子記憶體5 1 6專用於一N AND快閃記憶體裝置502之個別頁面緩衝器512或514。於讀取操作期間，將頁面緩衝器512或514中的讀取資料轉送至對應記憶庫 5 1 8之子記憶體5 1 6。於程式操作期間，將記憶庫5 1 8之子記憶體5 1 6中的寫入資料轉送至對應NAND快閃記憶體裝置502之頁面緩衝器512及514。須知，NAND快閃記憶體裝置5 〇2可具有單一平面或二個以上之平面，其各具有對應頁面緩衝器。因此，記憶體506對應地組成具有專 201030746 用於各頁面緩衝器之子記憶體。本第7圖之例子具有N AND快閃記憶體裝置502，其有總共8KB頁面緩衝器空間，配置成爲二個別4KB頁面緩衝器。各個別4KB頁面緩衝器耦接於例如像是平面508 或平面510之個別平面之位元線。熟於本技藝人士瞭解頁面緩衝器之大小隨著N AND快閃記憶體裝置之整體容量增加漸增，因此，未來NAND快閃裝置可能具有甚至更大頁 • 面緩衝器。更大頁面緩衝器容許更快速之整體讀取及程式操作，此乃因爲NAND快閃記憶體裝置之核心讀取及程式時間大致恆定，並獨立於熟於本技藝人士周知之頁面緩衝器大小之外。相較於一半大小之頁面緩衝器，較大頁面緩衝器可在需要另一核心讀取操作來存取儲存於記憶體陣列之不同列之另一頁面資料之前，達到較恆定之兩倍讀取資料之突發讀取。同樣地，可在需要另一寫入頁面資料來載入頁面緩衝器之前，對記憶體陣列程式化兩倍的寫入資 • 料。因此，更大頁面緩衝器適於多媒體用途，其中音樂或視訊資料可能在大小上爲若干頁。於第7圖之合成記憶體裝置500中，總核心讀取時間包含稍早稱爲Tr之NAND快閃記憶體裝置核心讀取時間’加上轉送時間Ttr。轉送時間Ttr係NAND快閃記憶體裝置輸出或讀出頁面緩衝器512及514之內容俾其等可寫至一記憶庫518之對應子記憶體516所需之時間。總核心程式時間包含程式轉送時間Ttp加上稍早稱爲Tpgm之 NAND快閃記憶體裝置核心程式時間。程式轉送時間Ttp -45- 201030746 係橋接裝置5 08輸出或讀出一記憶庫518之子記憶體516 之內容俾其等可在程式操作之前載入N AND快閃記憶體裝置5 02之對應頁面緩衝器512或514所需之時間。用於多媒體用途，資料可越過不同N AND快閃記憶體裝置儲存，並同時操作來掩蔽一N AND快閃記憶體裝置之核心操作，而對應於另一 NAND快閃記憶體裝置502之資料則藉橋接裝置5 04輸出。例如，於資料自一記憶庫518突發讀出期間，可能已進行核心讀取操作，以使另一記憶庫5 1 8之子記憶體5 16載有來自另~ N AND快閃記憶體裝置502之資料。有許多用途，其中檔案大小小於NAND快閃記億體裝置頁面緩衝器之全頁面大小。此等檔案包含一般用於個人電腦桌上用途之本文檔案或其他類似型式之資料檔案。使用者通常複製此種檔案於通用串列匯流排（USB)非揮發性儲存驅動器，其一般使用NAND快閃記憶體。另一出現之用途係固態驅動器（SSD)，其可取代磁式硬碟驅動器 (HDD)，惟使用NAND快閃記憶體或其他非揮發性記憶體來儲存資料。合成記憶體裝置之讀取及程式順序與前述相同，惟有以下不同點。該例子假設所欲資料小於全頁面大小，並與其他資料儲存於頁面中。爲讀取操作，在所有頁面緩衝器資料已從所選NAND快閃記億體裝置502之頁面緩衝器5 1 2及5 1 4轉送至對應子記憶體5 1 6之後’使用行位址來界定儲存於記憶庫5 1 8之子記憶體5 1 6之所欲資料之第一及最後位元位置。接著’從橋接裝置5 〇4之子記憶 201030746 體5 1 6僅讀出資料之第一、最後及其間位元。於此情況下，轉送時間Ttr可能因其極有助於合成記憶體裝置之總核心讀取時間而無法爲某些用途所接受。此等用途包含SSD，其中讀取操作應儘快進行。雖然N AND 快閃記憶體裝置之核心讀取時間Tr對任何頁面緩衝器大小保持恆定，轉送整體內容至子記憶體516之轉送時間 Ttr卻直接依頁面緩衝器大小而定。 φ 根據本實施例，合成記憶體裝置之轉送時間Ttr可藉由配置記憶庫518之子記憶體516，使其具有稱爲虛擬頁面大小之最大虛擬頁面大小，減至最小，該虛擬頁面大小小於合成記億體裝置內NAND快閃記憶體裝置之頁面緩衝器之最大實體大小。根據對特定記憶庫5 1 8之頁面大小配置，橋接裝置5 04發出讀取命令，其中僅儲存於頁面緩衝器之對應虛擬頁面大小之資料段被轉送至對應子記憶體 516。頁面緩衝器之該段稱爲頁面段。 Φ 第8A至8C圖顯示根據本實施例，對應一組虛擬頁面大小之資料如何從諸如快閃記憶體裝置之分離記億體裝置讀取，如何從合成記憶體裝置讀出。第8A至8C圖顯示合成記憶體裝置600，其具有一完整顯示之第一 NAND 快閃記憶體裝置602、第二NAND快閃記憶體裝置604之一部分以及橋接裝置606之一部分。本例之NAND快閃記憶體裝置具有單一平面608，其具有連接於單一頁面緩衝器610之位元線。橋接裝置6 06之圖示部分包含第一子記憶體612、第二子記憶體614及橋接裝置輸入/輸出介面 -47- 201030746 616。第一子記憶體612對應與第一NAND快閃記憶體裝置602相聯之第一記憶庫，而第二子記憶體614則對應與第二NAND快閃記憶體裝置604相關聯之第二記憶庫。爲解釋本例子中的讀取操作，假設從第一 N AND快閃記憶體裝置602存取資料，且第一記憶庫（第一子記憶體61 2)配置成小於頁面緩衝器610之最大實體大小。從第8A圖開始，假設橋接裝置606收到指示存取儲存於第一 NAND快閃記憶體裝置602之資料的讀取操作的總體記憶體控制信號，並編瑪且提供適當本地記憶體控制信號至第一 NAND快閃記憶體裝置602。響應對應讀取命令之本地記憶體控制信號，第一 NAND快閃記憶體裝置 602啓動本地記憶體控制信號中的位址資訊所選列或字線 618。進至第8B圖，當字線618被啓動或驅動至有效電壓位準，以存取和其連接之記憶體胞元之儲存資料時，頁面緩衝器6 1 0之感測電路感測產生於連接至各存取記憶體胞元之位元線之電流或電壓。如此，存取記憶體胞元之資料狀態儲存於頁面緩衝器610中。於第8C圖中，NAND 快閃記憶體裝置602將儲存於頁面緩衝器6 1 0之位元位置特定範圍內之資料輸出至橋接裝置6 06，特別是第一子記憶體612。以對NAND快閃記憶體裝置602最大之速度或資料傳輸速率執行該資料輸出程序。於本例示性NAND快閃記憶體裝置602中，一旦 NAND快閃記憶體裝置602通常藉預備/忙碌信號，對橋接裝置606報告或信號通知自所選列6 1 8讀取之資料業已 201030746 儲存於頁面緩衝器610，即藉橋接裝置6 06提供包含對應該位元位置特定範圍之行位址之突發讀取命令。此等行位址根據用於第一子記憶體612之已配置虛擬頁面大小決定。接著，透過合成記憶體裝置600之輸出資料埠，經由橋接裝置輸入/輸出介面616，以更高速度或資料傳輸速率，將儲存於第一子記憶體612之資料輸出。因此，可知，藉由爲小於頁面緩衝器610之最大實體〇大小之第一子記憶體612設定虛擬頁面大小，僅資料之對應大小頁面段從頁面緩衝器6 1 0輸出至第一子記憶體 612。該頁面段包含位元位置之特定範圍，其每一者可藉行位址定址。如稍後將說明，頁面段可定址。因此，相對於頁面緩衝器610之所有資料被轉送至第一子記憶體612 之情況，供NAND快閃記憶體裝置602自頁面緩衝器6 1 0 輸出該資料之頁面段之轉送時間Ttr可大幅減少。上述例子說明轉送時間Ttr如何減至最小。設定虛擬 • 頁面大小成小於頁面緩衝器610之最大實體大小在寫入操作期間提供相同性能優點。於寫入操作中，第8A至8C 圖中所示順序有效逆反。例如，寫入資料被橋接裝置輸入 /輸出介面616接收到，並寫至諸如第一子記憶體612之子記憶體。該寫入資料具有匹配預設虛擬頁面大小之大小，其接著被轉送至頁面緩衝器610。自橋接裝置606轉送此寫入資料至頁面緩衝器6 1 0所需時間係轉送時間 Ttr’其依寫入資料之大小及NAND快閃記憶體裝置602 之操作頻率而定。寫入資料被儲存於頁面緩衝器610中稱 -49- 201030746 爲頁面段之特定位元位置，且透過啓動所選列6 1 8及對位元線施加程式化所需電壓，響應儲存於頁面緩衝器610中的寫入資料，啓動N AND快閃記憶體裝置6 02之核心程式操作。因此，藉由縮短寫入操作期間之轉送時間Ttr，減少記憶體系統之整體寫入時間。根據本實施例，橋接裝置606之第一子記憶體612可動態地配置成具有任一虛擬頁面大小。一旦配置第一子記憶體6 1 2之虛擬頁面大小，對應NAND快閃記憶體裝置之 0 頁面緩衝器610即邏輯地分成對應於所配置虛擬頁面大小之等大小頁面段。第9A至9D圖係根據所配置虛擬頁面大小，具有不同大小頁面段之NAND快閃記憶體裝置頁面緩衝器之示意圖。須知，頁面段代表頁面緩衝器650中的虛擬位址垒間。於第9A至9D圖之本實施例中，NAND 快閃頁面緩衝器及橋接裝置之子記憶體兩者具有4k實體大小。於第9A圖中，虛擬頁面大小（VPS)設成最大或全 4k大小，俾僅有一個頁面段652。於第9B圖中，VPS設 Θ 成2k，形成兩個2k頁面段654。於第9C圖中，VPS設成 lk，形成四個lk頁面段656。於第9D圖中，VPS設成 5 12(B)位元組，形成八個大小512B之頁面段。熟於本技藝人士當知，即使更小之VP S及對應頁面段仍可行，且頁面段之總數依NAND快閃頁面緩衝器650之最大大小而定。如先前對本實施例之討論，在NAND快閃記憶體裝置之頁面緩衝器650業已載有用於讀取操作之資料後，僅輸 -50- 201030746 出頁面緩衝器6 50之頁面段至橋接裝置。所欲資料可儲存於頁面緩衝器650之一特定頁面段。因此，各頁面段可藉於對橋接裝置提供之總體命令中的虛擬頁面位址來定址。例如，可使用二位址位元來選擇第9C圖中四個頁面段 656之一。一旦選擇，所欲資料即不會在頁面緩衝器650 之所選頁面段中佔據所有位元位置。如此，通常於突發讀取操作中，使用虛擬行位址來選擇待讀出讀取資料之所選 φ 頁面段內之第一位元位置。以下表3摘錄根據第9A至9D 圖所示頁面段例之定址方案例。表3 虛擬頁面大小配置 #頁面段用以將頁面段定址之位元(VPA) 用以將各頁面段之位元位置定址之位元(VCA) 4096B 1 N/A 12 2048B 2 1 11 1 024B 4 2 10 5 1 2B 8 3 9

舉例說明表3所示定址方案範例，惟熟於此技藝人士當知，可依NAND快閃記憶體裝置之頁面緩衝器之大小使用不同定址方案。如於表3所示，各定址方案包含用以將二或更多頁面段定址之第一位元數以及用以將所選頁面段之行定址第二位元數。第一位元數稱爲虛擬頁面位址 (VPA)，而第二位元數則稱爲虛擬行位址（VCA)。虛擬頁面位址及虛擬行位址簡單地統稱爲虛擬位址。於本實施例 -51 - 201030746 中，各子記憶體之VPS配置或子記憶體之記憶庫對記憶體控制器或主機系統係已知，此等記憶體控制器或主機系統請求讀取資料，並對合成記憶體裝置提供寫入資料。因此，藉一用以存取特定N AND快閃記憶體裝置於其中之對應定址方案，於總體命令中，對合成記憶體裝置提供用以從NAND快閃記憶體裝置之頁面緩衝器讀取頁面段之虛擬位址。包含表3所示者之可行定址方案將頁面緩衝器之虛擬或邏輯位址空間定址。雖已說明此邏輯位址空間爲第 Q 9A至9D圖之頁面緩衝器65 0中頁面段之位元位置，惟實際頁面緩衝器以真實實體位址定址。由於虛擬位址可遵循若干不同定址方案之一，因此，第6圖之邏輯及操作碼轉換器塊組414中之轉換電路及時序控制電路418中之位址解碼電路可配置以確保產生適當之對應實體位址，以在NAND快閃記憶體裝置之頁面緩衝器及子記憶體二者中存取資料。此乃因爲統計設定之轉換邏輯係爲固定位址範圍設計，並輸入“固定線路程式（hard- ❹ wired)”以接收特定位址位元。由於定址方案直接與所選虛擬頁面大小有關，因此，使用VPS配置碼來動態設定位址轉換電路，其將虛擬位址轉譯或轉換成實體位址。熟於本技藝人士當知，可調邏輯功能及解碼電路業於本技藝中業已周知。根據本實施例，虛擬位址主要用來從待讀出之NAND 快閃頁面緩衝器之所選頁面段選擇資料。爲讀取操作，該虛擬位址被閂鎖，俾對頁面緩衝器以及和該讀取操作有關 -52- 201030746 之頁面緩衝器之記憶庫之對應子記憶體的存取根據該虛擬位址來進行。這簡化對合成記憶體裝置之控制，此乃因爲僅對讀取操作提供一組位址資訊。參考第6圖，邏輯及操作碼轉換器塊組414使用VPS配置碼來將虛擬位址轉換成用於NAND快閃記憶體裝置之對應位址信號。相同虛擬位址藉時序控制電路418內以VPS配置碼來配置之轉換邏輯轉譯，以產生子記憶體之寫入位址，來自頁面緩衝器 φ 之資料被儲存於該子記憶體內。相同轉換邏輯或相似轉換邏輯將虛擬位址轉換成讀取位址，以讀出從先前寫入操作儲存之資料，該資料從合成記憶體裝置輸出。參考第7圖，記憶體5 06之各記憶庫518可獨立配置以具有其本身之虛擬頁面大小。爲配置橋接裝置之記憶庫 518，對合成記憶體裝置提供總體虛擬頁面大小配置命令。這可在包含合成記憶體裝置之系統上電後提供。參考第6圖之橋接裝置400，VPS配置命令於D[j]輸入埠被接 • 收到，且其包含用於至少一子記憶庫之VPS配置碼、操作碼及總體裝置位址GDA。如先前所討論，使用GDA來選擇特定合成記憶體裝置，其操作或執行命令。藉邏輯及操作碼轉換器塊組414內之邏輯來將操作碼解碼，並藉橋接裝置400內之控制電路來將隨後收到之虛擬頁面大小配置資料選路至VPS配置器422內之對應虛擬頁面暫存器。第10圖係顯示根據本實施例，VPS配置命令層次之示意說明圖。從第10圖之右側開始，VPS配置命令700 -53- 201030746 之結構包含前面說明之GDA欄702、操作碼欄704以及本例中之四個 VPS資料欄706、708、710及712。GDA 欄702及操作碼欄7〇4可稱爲標頭，其領先包含至四個資料欄706、708、710及712之資料酬載。參考第7圖，四個VP S資料欄之位置對應記憶體5 06之特定記憶庫5 1 8。在適用於第7圖之記憶體506之第10圖之本例中，VPS 資料欄706對應於Bank 0，VPS資料欄708對應於Bank 1， VPS資料欄710對應於Bank 2,以及VPS資料欄712對應 Q 於記憶庫Bank 3。所提供VPS配置命令700之由右至左之排序代表其等提供給橋接裝置504之排序。VPS配置命令700之VPS資料欄之數目直接與記憶體506之記憶庫 5 1 8之數目成比例。例如，若記憶體506方案設計成包含 8個記憶庫518，VPS配置命令700即可包含最多8個對應VPS資料欄。根據本實施例，記憶體5 06之記億庫5 1 8從一最不重要記憶庫至一最重要記憶庫排序。因此，於第7圖之例子 ❹ 中’記憶庫B ank 0係最不重要記憶庫，而記憶庫B ank 3 則係最重要記憶庫。如稍後將說明，VP S配置命令700具有按Bank 0至Bank 3之排序的VPS資料欄結構，以簡化用來配置記憶庫518之電路及邏輯。如此，鄰近操作碼欄之第一 VPS資料欄70 6係最不重要VPS資料欄，而VPS 資料欄712則係最重要VPS資料欄。藉由此一排序方案’ VPS配置命令700可依待配置之最重要記憶庫518動態決定大小。更具體而言，僅對應於待配置之最重要記憶 -54- 201030746 庫518之VPS資料欄及所有較不重要記憶庫包含於VPS 配置命令700中。這更詳細顯示於第11A及11B圖中。第11A及11B圖係顯示第1〇圖之VPS配置命令700 如何根據待配置之最重要記憶庫518設置之例子之時序圖。二時序圖顯示對信號CSI及D[j]之信號追蹤，此二信號已在前面說明於表2中。例如使用第7圖之記億體 5〇6’假設於第11A圖中待配置記憶庫Bank 3。GDA欄 φ 702被橋接裝置504最先接收到，且假設GDA欄702中之位址匹配本橋接裝置5 04之儲存裝置位址。接著，於操作碼欄704中係十六進位碼FCh，其對應虛擬頁面大小配置命令。由於待配置之最重要記憶庫係記憶庫Bank 3，因此’提供所有四個VPS資料欄至橋接裝置504並閂鎖於其內。於本實施例中，用於Bank 0、Bank 1及Bank 2 之VPS資料欄包含VPS配置碼VPSO、VPS1、VPS2及 VP S3，然而，其爲先前業已閂鎖，俾其VPS配置保持不 ® 變之相同資料。換言之’藉前述VPS配置碼重寫對應暫存器。於替代實施例中，用於Bank 0、Bank 1及Bank 2 之VPS資料欄包含空値，將此空値解碼，以禁止重寫操作’並保持用於此等記憶庫之先前閂鎖之VPS配置碼不變。於第11A圖之例子之延伸中，可藉由包含新的VPS 配置碼於其個別VPS資料欄，將Bank 0、Bank 1及Bank 2之一或更多者與Bank 3 —起配置。因此，當最重要記憶庫5 1 8待配置時，可任選配置剩下之較不重要記憶庫。第圖顯示VPS配置命令700爲最大之例子。第 -55- 201030746 11B圖顯示VPS配置命令縮短之例子。於第11B圖中，假設Bank 1待配置。由於待配置之最重要記憶庫係Bank 1，因此，省略用於Bank 2及Bank 3之VPS資料欄。包含用於Bank 0之VPS資料欄，其如前述可包含新的VPS. 配置碼、先前閂鎖之VPS配置碼或空値。於第11A及 11B圖二圖中，驅動CSI選通信號至VSS以信號通知橋接裝置無出現在D[j]輸入埠之進一步命令資訊有效。如於第11A及11B圖中所示，CSI選通信號之高邏輯位準期間對應VPS配置命令之大小，且更具體而言，閂鎖VPS配置命令之所有位元所需時脈周期之數目。藉VPS配置命令700之前述結構，相對於隨意爲待配置之記憶庫提供VPS配置碼之VPS命令結構，簡化最初顯示於第6圖之用於VPS配置器422之邏輯及閂鎖電路。於第11A及11B圖之二例子中，負責對合成記憶體裝置發出命令及用來從合成記憶體裝置接收讀取資料之記憶體控制器或其他控制電路設定VPS配置命令700。記憶體控制器首先辨識待配置之最重要記憶庫，接著發出具有資料酬載之命令，該資料酬載限於包含：第一VPS配置碼，對應於最不重要記憶庫；以及最後VPS配置碼，對應於所辨識待配置之最重要記憶庫。第一VPS配置碼與最後VPS配置碼間的其他VPS配置碼稱爲中間VPS配置碼。第12A圖係根據本實施例，VPS配置器422之示意 201030746 電路圖。VPS配置器422包含用來儲存對應VPS配置命令700之VPS配置碼之骨牌閂鎖電路。更具體而言，VPS 配置器422包含暫存器800、802、804及806’以及依時脈信號CLK之順序，用以致能暫存器8 00、802、804及 8 06之每一者之骨牌驅動邏輯808。於目前所示實施例中，暫存器800代表一暫存器群，其中該群之每一暫存器專用來接收、儲存並提供一位元之VPS配置碼VPS0。暫 ❿ 存器802、804及806以類似方式配置。因此，各暫存器在大小上可爲任何數目之位元，以匹配 VPS配置碼之大小。本例包含四個暫存器800、802、804及806，然而，可包含任何數目之暫存器來匹配第7圖之記憶體506之記憶庫518數目。骨牌驅動邏輯8 08包含一種子信號產生器 810以及相互串連配置之四個閂鎖信號產生器812、814、 816 及 818° 於本例子中，暫存器800、802、804及806以周知之 # D型正反器電路顯示。暫存器8 00、802' 804及806之每一者具有：D輸入，用以接收VPS配置碼：Q輸出，用以提供閂鎖之VP S配置碼；以及時脈輸入，用以致能在其 D輸入收到之VPS配置碼之接收及閂鎖。於本實施例中，第10圖之提供於VPS配置命令700之VPS資料欄中之VPS配置碼被分時多路傳輸至連接於暫存器800、 802、8〇4及806之所有D輸入之共用匯流排。該共用匯流排係VPS資料匯流排VPS_DB。於本實施例之一實施例子中’對應於一VPS配置碼之所有資料位元均在各時脈 -57- 201030746 周期中上升有效（asserted)於VPS_DB。因此，於本圖示實施例中，在四個連續時脈周期中，四個不同VPS配置碼上升有效（asserted)於VPS—DB。因此’於適當時刻，藉骨牌驅動邏輯808啓動各暫存器800、8 02、8 04及806以閂鎖出現於VPS_DB之資料。如此，暫存器800、8 02、804 及8 06分別輸出經閂鎖之VPS配置碼LVPS0 ' LVPS1、 LVPS2 及 LVPS3。骨牌驅動邏輯8 08在電路啓動後，響應時脈信號之每一主動緣，產生時脈CKO、CK1、CK2及CK3。在各時脈周期中VPS配置碼上升有效（asserted)於VPS_DB之上述實施例中，於各時脈周期一次產生時脈CKO、CK1、CK2 及CK3。骨牌驅動邏輯808藉響應脈動控制信號STRT產生開始信號之種子信號產生器810啓動。閂鎖信號產生器 812、814、816及818之每一者具有資料輸入埠D、時脈輸入埠CK、重設埠R及輸出埠Q1及Q2。以下係閂鎖信號產生器812、814' 816及818之任一者之操作之說明。於資料輸入埠D，高邏輯位準（亦即邏輯“ 1 ”狀態）被閂鎖於時脈輸入埠CK收到之時脈信號的上升緣，結果，自輸出津Q1產生筒邏輯位準脈波。高邏輯位準脈波之歷時夠長而使對應暫存器800、802、804及806能閂鎖出現於其D 輸入埠之資料。輸出埠Q2響應於資料輸入埠D之高邏輯位準信號’提供高邏輯位準信號，作爲對次一閂鎖信號產生器之致能信號。此等致能信號分別從閂鎖信號產生器 812、814及8 16標以ENO、EN1及EN2。最後一個閂鎖 201030746 信號產生器818無須從其Q2輸出提供致能信號，此乃因爲無其他閂鎖信號產生器於鏈中致能。於第12A圖之實施例中，藉反相器 820反轉重設信號 RST以產生 RST_b，其被提供至所有閂鎖信號產生器812、814、816 及818。當RST處於高邏輯位準時，所有閂鎖信號產生器 812、814、816及818之輸出埠Q1及Q2降至低邏輯位準。 φ 以下參考第1 2B圖之順序圖說明虛擬頁面大小配置器電路422之操作。假設橋接裝置收到諸如第1〇圖之VPS 配置命令700之VPS配置命令，且VPS配置碼VPS0、 VPS1、VPS2及VPS3以第11A圖所示格式依序供至橋接裝置。第12B圖顯示對信號CLK、STRT、RST、VLD、 CKO、CK1、CK2' CK3、ENO、EN1 及 EN2 之信號追蹤。始於時脈周期0，使STRT達到高邏輯位準，這造成種子信號產生器810驅動VLD至高邏輯位準。隨著VLD處於 φ 高邏輯位準，閂鎖信號產生器812於時脈周期1之上升緣驅動CK0至高邏輯位準。於第1上升緣後之CLK之下降緣，CK0被驅動回到低邏輯位準。於CK0之高邏輯位準脈動期間，以時脈控制暫存器8 00以閂鎖VPS0，於時脈周期1期間，該VPS0上升有效（asserted)於VPS_DB。就在CK0被驅動回到低邏輯位準之後，致能信號ΕΝ0被閂鎖信號產生器812驅動至高邏輯位準。如此，於本實施例中，CK0具有大致對應於CLK之高邏輯位準期間之脈波期間。由於在時脈周期1中 CLK處於低邏輯位準，因 -59- 201030746 此，當ΕΝ0處於高邏輯位準時，後續閂鎖信號產生器8 1 2 保持不作用。然而，在時脈周期2開始時，閂鎖信號產生器8 14於CLK之上升緣閂鎖EN0之高邏輯位準，以驅動 CK1至高邏輯位準。對應暫存器802接著閂鎖於時脈周期 2期間已上升有效（asserted)於VPS_DB之VPS1。最後， CK1被驅動回到低邏輯位準，隨後EN1被驅動至高邏輯位準。如由第1 2圖可知，就像於前面分別對時脈周期3 及4中之閂鎖信號產生器8 1 2及8 1 4所說明及圖示，閂鎖信號產生器816及818以相同方式反應。在時脈周期5開始時，脈波驅動RST至高邏輯位準，以結束操作。響應 RST脈波，所有閂鎖信號產生器重設及驅動其輸出至諸如低邏輯位準之空値。簡言之，一旦爲STRT信號所啓動，各閂鎖信號產生器即於各時脈周期中提供時脈，同時致能次一閂鎖信號產生器而用於後續時脈周期。當重設信號RST處於不作用之低邏輯位準時，時脈之串聯產生持續進行。因此，各暫存器被依續致能以閂鎖在對應時脈周期期間上升有效 (asserted)於VPS_DB上之VPS配置碼。於本實施例之該特定例子中，可藉邏輯及操作碼轉換器塊組414，響應於 VPS配置命令中提供之VPS配置操作碼’提供STRT信號。由於選通信號CSI之歷時與於VPS配置命令之大小直接有關，因此，可在一例示性實施例中使用CSI之下降緣觸發結束操作之RST脈波之產生。參考第11A圖，如果VPS配置命令以用於配置記憶庫Bank 2之VPS2結 201030746 束，CSI即在VPS2之最後位元被閂鎖後，降低無效（de-asserted)或被驅動至低邏輯位準。熟於本技藝人士可實施簡單邏輯，響應CSI之下降緣，產生RST脈波。第12A圖所示種子信號產生器及閂鎖信號產生器業已在功能上說明其響應輸入信號提供具有時序特徵之信號。時序關係已藉第12B圖所示順序圖顯示。熟於本技藝人士當知可發展多種邏輯電路來響應圖示之輸入信號產生此等信號。第13圖係第12A圖之可行種子信號產生器 8 10之示意電路圖例，而第14圖則係第12A圖之可行閂鎖信號產生器（812、814、816或818)之示意電路圖例。第13圖之種子信號尺產生器810包含周知之D型正反器850，其具有D輸入、時脈輸入、重設輸入及Q輸出。爲產生種子信號VLD，連結D輸入於VDD，該VDD 響應供至時脈輸入之STRT閂鎖。因此，響應STRT高邏輯位準脈波，VLD被驅動至VDD之高邏輯位準。當RST φ 被脈波驅動至高邏輯位準時，重設電路，並將VLD驅動至VSS低邏輯位準。第14圖係第12A圖所示一閂鎖產生器電路之示意電路圖例。閂鎖產生器電路860包含二D型正反器暫存器 862及864、NAND邏輯閘866及OR邏輯閘868。第12A 圖所示閂鎖產生器電路之輸入及輸出稱爲輸入及輸出埠。正反器暫存器862具有：D輸入，連接於D輸入埠；時脈輸入，連接於CK輸入埠；重設輸入，經由OR閘868連接於R輸入埠；以及Q輸出，連接於Q1輸出埠。因此， -61 - 201030746 正反器暫存器862閂鎖出現於D輸入埠上的高邏輯位準信號，並響應出現於CK輸入埠之信號之上升緣，將其Q 輸出驅動至高邏輯位準。NAND邏輯閘8 66具有：反相輸出，連接於CK輸入埠；以及非反相輸出，連接於正反器暫存器862之Q輸出。將NAND邏輯閘866之輸出提供至正反器暫存器864。於本配置中，NAND邏輯閘866偵測Q 1處於高邏輯位準以及CK處於低邏輯位準之狀況。於此狀況下，將NAND邏輯閘866之輸出驅動至低邏輯位準。正反器暫存器864具有：D輸出，連接於VDD電源，其對應於高邏輯位準；反相時脈輸入，連接於NAND 邏輯閘8 06之輸出；重設輸入，連接於R輸入埠；以及Q 輸出，連接於Q2輸出埠。當NAND邏輯閘866偵出Q1 處於高邏輯位準，而CK處於低邏輯位準時，正反器暫存器8 64閂鎖Q2於高邏輯位準。如前述，Q2致能其可連接之次一下游閂鎖信號產生器。OR邏輯閘868具有：反相輸入’連接於正反器暫存器864之Q輸出；非反相輸入’連接於R輸入埠；以及輸出，連接於正反器暫存器 8 62之重設輸入。當Q2被正反器暫存器8 64驅動至高邏輯位準時，或當R輸入埠處於高邏輯位準時，OR邏輯閘 868之輸出被驅動至低邏輯位準。OR邏輯閘868形成自正反器暫存器8 64至正反器暫存器8 62之反饋路徑，其中當輸出埠Q2處於高邏輯位準時，重設正反器暫存器 862 〇 201030746 簡言之，當D輸入埠處於高邏輯位準時，響應於CK 輸入埠收到之高邏輯位準信號，將Q1驅動至高邏輯位準。當於CK輸入埠收到之信號降至低邏輯位準時，將 Q1從高邏輯位準驅動至低邏輯位準。而且，正反器暫存器864就所有後續時脈周期維持輸出埠Q2於高邏輯位準，直到其重設爲止。在維持輸出埠Q2於高邏輯位準下，保持正反器暫存器862於重設狀態，藉此，解除CK φ 輸入埠之閂鎖，並於出現在CK輸入埠上之次一上升緣驅動Q1。目前所說明之例子假設各VPS配置碼之所有資料位元均同時被上升有效（asserted)於VPS_DB。這意謂橋接裝置配置成同時或於一時脈周期中接收所有VPS配置碼資料位元。例如，若各VP S配置碼爲8位元大小，橋接裝置輸入/輸出介面402即可具有8 D[j]埠（其中j = 8)。於替代實施例中，若橋接裝置輸入/輸出介面402具有4 D[j] ❿ 埠，即在二時脈周期中收到所有8位元VPS配置碼，此乃因爲每一時脈周期提供4位元。因此，於每一時脈周期閂鎖對應一 VPS配置碼之資料部分，其中該部依用來接收資料之D[j]埠之數目而定。在此一配置中，第12A圖之電路簡單地按比例配置，使暫存器800閂鎖第一時脈周期之第一 4位元，暫存器8 02閂鎖第二時脈周期之最後4 位元。因此，額外閂鎖信號產生器被添加於骨牌驅動邏輯 808，且暫存器被重配置來接收適當的時脈。因此，依用途要件而定，可使用 VPS配置碼大小與橋接裝置輸入/輸 -63- 201030746 出介面之任何組合。第12A圖之VPS配置器電路422係用來快速閂鎖 VPS配置命令中之 VPS配置碼之簡單電路。參考第7 圖，由於記憶庫5 1 8從一最不重要記憶庫至一最重要記憶庫排序，最重要記憶庫及其對應NAND快閃記憶體裝置可被指定爲其VPS配置改變最不頻繁者。接著，最不重要記憶庫及其對應NAND快閃記憶體裝置可被指定爲其VPS 配置改變最頻繁者，以利用VPS配置命令結構。若最不重要記億庫之 VPS配置改變頻繁，命令即藉由僅包含對應VPS配置碼VPSO之第一VPS資料欄最小化。藉由具有頻繁發出之最小化VPS配置命令，可因各合成記憶體裝置接收及處理命令之時間較少而改進整體效能。以下係根據本實施例，用以在具有至少一合成記憶體裝置之記憶體系統中，配置合成記憶體裝置之記憶庫之虛擬頁面大小之方法之槪要。此一記憶體系統可具有前面第 5圖所示記憶體系統配置，其中各合成記億體裝置具有第 © 6圖所示橋接裝置400。該方法顯示於第15圖之流程圖中，其始於步驟900，使記憶體控制器於橋接裝置400中辨識諸記憶庫之至少一記憶庫，以配置一特定虛擬頁面大小。如前述，記憶庫可從一最不重要記憶庫至一最重要記憶庫排序。記憶體控制器可處理來自主機系統之請求，在該主機系統內，記憶體系統被用來確立虛擬頁面大小。替代地，記憶體控制器可依主機系統可儲存於記憶體系統內之資料類型，隨後自動運算。一旦辨識出待配置之一記憶 -64- 201030746 庫或諸記憶庫並指定其等之虛擬頁面大小，記憶體控制器即於步驟902發出VPS配置命令，其具有一標頭及僅包含對應待配置記憶庫之VPS配置碼之資料酬載。於本實施例中，在VPS配置命令之資料酬載中僅包含有即將配置之對應從一最不重要記憶庫至一最重要記憶庫之 VPS 配置碼。於本實施例中，按重要性漸增排序，相對於此等 VPS配置碼之對應記憶庫將其發出。 φ 於目前說明之系統中，對CSI選通信號提供VPS配置命令。於標頭始端將CSI選通信號驅動至高邏輯位準，並於資料酬載末端將其驅動至低邏輯位準，其爲最重要 VPS配置碼之最後一個位元或多數位元。步驟902之結果舉例顯示於第11A或UB圖中。由於VPS配置命令之標頭包含GDA欄，因此，本命令被發至所選合成記億體裝置。若第一合成記憶體裝置之指定裝置位址匹配VPS配置命令之GDA欄中的位址，第一合成記憶體裝置即經由 φ 其橋接裝置決定。於失配情況下，橋接裝置忽略操作碼，且VPS配置命令藉合成記憶體裝置轉送至系統中的後續合成記憶體裝置。最後，所選合成記憶體裝置具有匹配 GDA欄中之位址的裝置位址。響應匹配位址，橋接裝置於步驟904將操作碼解碼，並閂鎖VPS配置碼。一旦閂鎖，即配置記憶庫之虛擬頁面大小。於本實施例中，VPS 配置碼之閂鎖在CSI降至不作用之低邏輯位準時結束。因此，VPS配置碼無須包含指出資料酬載中之VPS配置碼數目之任何進一步資訊。由於記憶庫之邏輯排序預定，因 -65- 201030746 此，對VPS配置碼提供相同邏輯排序。因此，配置命令無須包含指出哪一 VPS配置碼應與哪一記憶庫匹配之任何資訊。由於資料酬載之大小依待配置之最重要記憶庫而定，因此，可能有較不重要之記憶庫，其中記憶庫虛擬頁面大小保持不變。然而，由於VPS配置命令包含對應待配置之從一最不重要記憶庫至一最重要記憶庫之所有VPS配置碼，因此，發出對應不變記憶庫之前虛擬頁面大小的 Q VPS配置碼。因此，前VPS配置碼以相同VPS配置碼重寫，且不改變用於對應記憶庫之虛擬頁面大小。目前說明之實施例顯示可如何配置橋接裝置中用於記憶庫之虛擬頁面大小。前面說明之電路、命令格式及方法可用在具有可配置來符合應用要件之虛擬或邏輯大小。於前面說明中，爲解釋，說明多數細節以提供對本發明實施例之全面瞭解。然而，對熟於此技藝人士而言，顯然，爲實施本發明，此等具體細節並不必要。於其他例子 @ 中，周知之電構造及電路以方塊圖顯示，俾不致於模糊本發明。須知，當提到一元件“連接”或“耦接”於另一元件時，其可直接連接或耦接於另一元件或有中介元件。相對地，當本文提到一元件“直接連接”或“直接耦接”於另一元件時，無中介元件。用來說明元件間之關係之其他文字應以相同方式解釋（例如“之間”對“直接於…之間”，“相鄰”對“直接相鄰”等）。 -66 - 201030746 上述實施例可進行某些改作或修改。因此，上述實施例被視爲說明性而非限制性° 【圖式簡單說明】現在舉例參考附圖：第1 A圖係一揮發性記憶體系統例之方塊圖；第1B圖係用於第1A圖之記憶體系統例中之分離快 φ 閃記憶體裝置之圖式；第2A圖係一串聯記億體系統例之方塊圖；第2B圖係用於第2A圖之記憶體系統例中之分離串聯介面快閃記憶體裝置之圖式；第3A圖係根據一實施例，具有四個分離記憶體裝置及一橋接裝置之合成記憶體裝置之方塊圖；第3 B圖係根據本實施例，總體命令之說明圖；第4圖係根據一實施例，一橋接裝置之方塊圖； Φ 第5圖係根據一實施例，在串聯互連記憶體系統中具有多數個連接於控制器之合成記憶體裝置之記憶體系統之方塊圖；第6圖係根據本實施例，對高速串聯介面橋接裝置之 NAND之方塊圖；第7圖係顯示根據本實施例，第6圖之橋接裝置對 N AND快閃記憶體裝置之記憶體映射之方塊圖；第8A、8B及8C圖顯示使用第6圖之橋接裝置，自一 NAND快閃記憶體裝置讀取之操作例之方塊圖； -67- 201030746 第9A、9B、9C及9D圖顯示用於第6圖之橋接裝置之各記憶庫之虛擬頁面配置例；第10圖係根據本實施例，VPS配置命令之說明圖；第1 1 A及1 1 B圖係根據本實施例，動態大小配置命令之時序圖；第12A圖係根據本實施例，第6圖之VPS配置器之實施例；第12B圖係顯示第12A圖之VPS配置器之操作之順序圖；第13圖係第12A圖之種子信號產生器之電路圖；第14圖係根據本實施例，第12A圖之閂鎖產生器電路圖之電路圖；以及第15圖係根據本實施例，用以於橋接裝置中配置記憶體之虛擬頁面大小之方法的流程圖。【主要元件符號說明】 1 〇 :非揮發性記憶體系統 12 :主機系統 14,22 :記憶體控制器 1 6-1，16-2,16-3, 16-4 :非揮發性記憶體裝置 18 :通道 2〇:串聯環式拓樸記憶體系統 24-1,24-2,24-3,24-Ν:記憶體裝置 1〇〇 :合成記憶體裝置 -68- 201030746 102 :橋接裝置 104 :分離記憶體裝置 1 1 〇 :總體命令 1 1 2 :總體記憶體控制信號 1 1 4 :位址標頭 1 16 :總體裝置位址（GDA) 1 1 8 :本地裝置位址（LDA) 瘳 2 0 0 ·橋接裝置 2 02:橋接裝置輸入/輸出介面 204 :記憶體裝置介面 206 :格式轉換器 208:命令格式轉換器 2 1 0 :資料格式轉換器 2 1 2 :命令路徑 3 00 :記憶體系統 • 3 〇2 :記憶體控制器 3 04- 1至304-j :合成記憶體裝置 4 0 0 ·橋接裝置 402 :橋接裝置輸入/輸出介面 404 :記憶體裝置介面 406 :命令格式轉換器 408 :資料格式轉換器 4 1 0 :操作碼暫存器 412:總體裝置位址（GDA)暫存器 -69- 201030746 414:邏輯及操作碼轉換器塊組 4 1 6 :記憶體 4 1 8 :時序控制電路 420 :位址暫存器 422:虛擬頁面大小（VPS)配置器電路 424:資料輸入路徑電路 426:資料輸出路徑電路 4 2 8 :資料流通路徑 ^ 5 00 :合成記憶體裝置 5 02 : NAND快閃記憶體裝置 504 :橋接裝置 5 06 :記憶體 5 0 8,5 1 0 ：平面 512,514:頁面緩衝器 5 1 6 :次記憶體 5 1 8 :記憶庫、 ❿ 600 :合成記憶體裝置 ' · 602 :第一 NAND快閃記憶體裝置 6 04 :第二NAND快閃記憶體裝置 606 :橋接裝置之一部份 608 :單一平面 610:單一頁面緩衝器 6 1 2 :第一次記憶體 6 1 4 :第二次記憶體 -70- 201030746 616:橋接裝置輸入/輸出介面 6 1 8 :字線 6 5 0 :頁面緩衝器 6 5 2 :頁面段 6 5 4 :頁面段 6 5 6 :頁面段 700 : VPS配置命令 ❿ 702 : GDA 欄 704 :操作碼欄 706,708,7 1 0,7 1 2 ： VPS 資料欄 800,802,804,806 :暫存器 808 :骨牌啓動邏輯 810:種子信號產生器 812,814,816,818:閂鎖信號產生器 820 :反相器 φ 860 :閂鎖信號產生器 862,8 64 : D型正反器暫存器 8 66 : NAND邏輯閘 8 6 8 : O R邏輯閘 -71 -

Claims

201030746 七、申請專利範团 1· 一種配置用於半導體裝置中記憶庫之頁面大小之方法，包括：辨識待配置之多數記憶庫之至少一記憶庫；發出僅包含對應該至少一記憶庫之配置碼之命令；以及響應對應該至少一記憶庫之該配置碼，配置該至少一記憶庫之頁面大小。 2. 如申請專利範圍第1項之方法，其中，該等記憶庫從一最不重要記憶庫至一最重要記憶庫排序，且該辨識步驟包括辨識該至少一記憶庫之最重要記憶庫。 3. 如申請專利範圍第2項之方法，其中，該至少一記憶庫之該最重要記憶庫對應於該記憶庫之該最不重要記憶庫。 4·如申請專利範圍第2項之方法，其中，該發出步驟包括提供一對應於該最不重要記憶庫之第一配置碼及一對應於該最重要記憶庫之最後配置碼。 5. 如申請專利範圍第4項之方法，其中，該發出步驟包括提供封應於該最不重要記憶庫與該最重要記憶庫間之插入記憶庫的中間配置碼。 6. 如申請專利範圍第4項之方法，其中，該發出步驟包括對應於該記憶庫之排序依序提供該第一配置碼、該中間配置碼及該最後配置碼。 7. 如申請專利範圍桌6項之方法，其中，該第—配置 -72- 201030746 碼在時間上第一個提供，該最後配置碼在時間上最後一個提供。 8. 如申請專利範圍第6項之方法，其中，該發出步驟包括在該第一配置碼前提供一標頭。 9. 如申請專利範圍第8項之方法，其中，該提供標頭之步驟包括在一操作碼前提供一總體裝置位址。 10. 如申請專利範圍第9項之方法，其中，該發出步 φ 驟包括在該標頭始端驅動一選通信號至一第一邏輯位準，並在該最後配置碼末端驅動一選通信號至一第二邏輯位準。 1 1 .如申請專利範圍第7項之方法，其中’該配置步驟包括於該半導體裝置中閂鎖該第—配置碼、該中間配置碼及該最後配置碼。 12. 如申請專利範圍第11項之方法’其中’該配置步驟進一步包括分時多工傳送該第一配置碼'該中間配置碼 φ 及該最後配置碼時間至一資料匯流排。 13. 如申請專利範圍第12項之方法’其中’該閂鎖步驟包括於不同時間’閂鎖該第一配置碼、該中間配置碼及該最後配置碼之每一者於該資料匯流排上。 14. 如申請專利範圍第12項之方法’其中’該閂鎖步驟包括以一時鐘信號之上升及下降緣之一’同時問鎖該第 —配置碼、該中間配置碼及該最後配置碼之每一者於該資料匯流排上。 1 5 .如申請專利範圍第1 4項之方法’其中’該閂鎖步 -73- 201030746 驟包括接收一第一邏輯位準之選通信號，致使可閂鎖該第一配置碼、該中間配置碼及該最後配置碼。 16. 如申請專利範圍第15項之方法，其中，該閂鎖步驟包括接收一第二邏輯位準之選通信號，致使無法閂鎖資料於該資料匯流排上之資料。 17. —種用以閂鎖大小可變之命令中的頁面大小配置碼之電路，包括：一資料匯流排，用來於不同期間接收對應該等頁面大小配置碼之至少一者之資料；一頁面大小配置器，耦接於該資料匯流排，以於不同期間閂鎖該資料。 1 8 ·如申請專利範圍第1 7項之電路，其中，該資料包含If應於一頁面大小配置碼之位元之一部份。 1 9 .如申請專利範圍第1 7項之電路，其中，該資料對應於與一頁面大小配置碼相對應之所有位元。 20. 如申請專利範圍第17項之電路，其中，該不同期間對應於時脈周期。 21. 如申請專利範圍第20項之電路，其中，該頁面大小配置器包括多數暫存器，其每一者具有一連接於該資料匯流排之輸入端，用來響應於不同時脈周期收到之脈波信號，閂鎖該資料。 22. 如申請專利範圍第20項之電路，其中，該頁面大小配置器包括一骨牌啓動邏輯，用來響應一時鐘信號之上升及下降緣之一，產生該脈波信號。 -74- 201030746 23 ·如申請專利範圍第21項之電路輯包括多數閂鎖信號產生器，彼等 @’以響應該時鐘信號之上升及下降波信號。 24 ·如申請專利範圍第2 3項之電路動邏輯包括一種子信號產生器，其響應該等閂鎖信號產生器之一第一閂鎖信號 φ 25·如申請專利範圍第24項之電路信號產生器之每一者在一對應脈波信號續閂鎖信號產生器。，其中，該骨牌啓目互串聯，並依序 I之一，產生該脈，其中，該骨牌啓啓動信號，致能生器。其中，該等閂鎖生後，致能一後 -75-