TW201032053A - A bridging device having a virtual page buffer - Google Patents

A bridging device having a virtual page buffer Download PDF

Info

Publication number
TW201032053A
TW201032053A TW098136490A TW98136490A TW201032053A TW 201032053 A TW201032053 A TW 201032053A TW 098136490 A TW098136490 A TW 098136490A TW 98136490 A TW98136490 A TW 98136490A TW 201032053 A TW201032053 A TW 201032053A
Authority
TW
Taiwan
Prior art keywords
data
memory
memory device
page
read
Prior art date
Application number
TW098136490A
Other languages
English (en)
Inventor
Peter B Gillingham
Hong Beom Pyeon
Jin-Ki Kim
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CA2009/001451 external-priority patent/WO2010043032A1/en
Application filed by Mosaid Technologies Inc filed Critical Mosaid Technologies Inc
Publication of TW201032053A publication Critical patent/TW201032053A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

201032053 六、發明說明： 【發明所屬之技術領域】 本發明係關於具有虛擬頁面緩衝器之橋接裝置。 【先前技術】 半導體記憶體裝置是現有工業及消費電子產品中之重 要組件。例如’電腦、行動電話、以及其他可攜式電子產 Φ 品都依賴某些形式的記憶體，用以儲存資料。許多記憶體 裝置係以商品或分立式記憶體裝置之形式供應，但是也有 對較商集積度的需求’且較商的輸入/輸出（I n p u t / Ο u t p u t :簡稱I/O)頻寬已導致可與諸如微控制器及其他處理電 路等的系統整合之嵌入式記憶體的開發。 大部分的消費電子產品將諸如快閃記憶體裝置等的非 揮發性裝置用來儲存資料。對快閃記憶體裝置的需求持續 顯著地成長，這是因爲這些裝置極適於需要大量的非揮發 Φ 性儲存裝置且該儲存裝置佔用較小的實體面積之各種應用 。例如，諸如數位相機、細胞式電話、通用序列匯流排（ Universal Serial Bus;簡稱USB)快閃碟、以及可攜式音 樂播放器等的各種消費電子裝置廣泛地採用了快閃記憶體
•T ，以便儲存這些裝置所使用的資料。此外，快閃記憶體裝 " 置也被用來作爲硬碟機（Hard Disk Drive ;簡稱HDD ) 替代品的固態硬碟（Solid State Drive ;簡稱SSD )。最 好是在外型規格（form factor)尺寸及重量上將這些可攜 式裝置最小化。但是很不幸，媒體及SSD應用需要大量 201032053 的記憶體，因而可能增加這些產品的外型規格尺寸及重量 。因此，消費電子產品製造商以限制產品中包含的實體記 憶體的數量之方式妥協，以便使產品的尺寸及重量可爲消 費者接受。此外，雖然快閃記憶體可能有比動態隨機存取 記憶體（DRAM )或靜態機存取記憶體高的單位元面積密 度，但是快閃記憶體通常因其較低的I/O頻寬而使其性能 受到限制，因而對其讀取及寫入速度有不利的影響。 爲了滿足對記憶體裝置應用的愈來愈高之需求，且符 合記憶體裝置應用的普遍存在之本質，目前需要有高性能 的記憶體裝置，亦即，具有較高的I/O頻寬、較高的讀取 及寫入速度、以及較大的操作彈性之裝置。 【發明內容】 在第一觀點中，提供了一種橋接裝置。該橋接裝置包 含一虛擬頁面緩衝器、一橋接裝置介面、以及一記憶體装 置介面。該虛擬頁面緩衝器儲存資料。該橋接裝置介面回 應一全域命令而在第一資料速率下於一外部裝置與該虛擬 頁面緩衝器之間傳輸資料。該記憶體裝置介面回應一本地 命令而在第二資料速率下於一記憶體裝置與該虛擬頁面緩 衝器之間傳輸資料。根據本發明之一實施例，該記憶體裝 置包含一有一固定最大大小之頁面緩衝器，且該虛擬頁面 緩衝器之組態可被設定成具有與該頁面緩衝器的該固定最 大大小相同之一大小。該虛擬頁面緩衝器之組態可被設定 成有對應於該頁面緩衝器的頁面區段（page segment)之 201032053 一大小，因而該記億體裝置介面在該記憶體裝置與該虛擬 頁面緩衝器之間傳輸對應於該頁面區段之資料。 在該實施例中，該全域命令包含用來選擇該頁面緩衝 . 器的該頁面區段之一虛擬頁面位址，其中該頁面區段是 2n個頁面區段中之一頁面區段，且該虛擬頁面位址是一 η 位元位址，其中η是至少爲1之一整數。該全域命令可進 一步包含用來選擇該頁面區段的一位元之一虛擬行位址。 φ 該橋接裝置可進一步包含一轉換電路，用以將該虛擬頁面 位址轉換爲對應於該頁面區段之一實體位址，其中該轉換 電路產生本地命令，用來以與該記憶體裝置相容的格式包 含該實體位址。 在本觀點之一替代實施例中，該記憶體裝置是一第一 記憶體裝置，該虛擬頁面緩衝器是一第一虛擬頁面緩衝器 ，且該記憶體介面被耦合到一第二記憶體裝置，以便在該 第二記憶體裝置與一第二虛擬頁面緩衝器之間傳輸資料。 • 在該替代實施例中，該橋接裝置進一步包含一虛擬頁面大 小組態設定電路，用以回應一虛擬頁面大小組態設定命令 而設定該第一虛擬頁面緩衝器及該第二虛擬頁面緩衝器之 大小。該虛擬頁面大小組態設定命令包含一運算碼欄位、 存放了對應於該第一虛擬頁面緩衝器的一第一組態碼之一 " 接續的第一虛擬頁面大小資料欄位、以及存放了對應於該 第二虛擬頁面緩衝器的一第二組態碼之一接續的第二虛擬 頁面大小資料欄位。 在本觀點之其他實施例中，該第一資料速率大於該第 201032053 二資料速率，且該橋接裝置進一步包含一些資料路徑電路 ’用以在該第一資料速率下於該橋接裝置介面與該虛擬頁 面緩衝器之間傳輸資料。該等資料路徑電路可包含：一資 料輸入路徑電路，用以將在該橋接裝置介面上接收到的寫 入資料傳輸到該虛擬頁面緩衝器，以便儲存在該虛擬頁面 緩衝器；以及一資料輸出路徑電路，用以將該虛擬頁面緩 衝器中儲存的讀取資料傳輸到該橋接裝置介面。該虛擬頁 面緩衝器包含一記憶體，該記憶體具有一第一輸入埠、一 第一輸出埠、一第二輸入埠'以及一第二輸出埠。該第一 輸入埠自該資料輸入路徑電路接收該寫入資料。該第一輸 出埠將該讀取資料提供給該資料輸出路徑電路。該第二輸 入埠自該記憶體裝置介面接收該讀取資料。該第二輸出埠 提供該記憶體中儲存的該寫入資料。該橋接裝置可進一步 包含一轉換電路，用以自該記憶體之該第二輸出埠接收該 寫入資料，並產生該本地命令，以便將該寫入資料傳輸到 該記憶體裝置。在本觀點之一進一步的實施例中，該記憶 體裝置介面是非同步的，且該橋接裝置介面是接收一時脈 信號之一同步介面。在另一實施例中，該記憶體裝置介面 以一平行格式提供該本地命令，且該橋接裝置介面以一序 列格式接收該全域命令。 在一第二觀點中，提供了一種橋接裝置，該橋接裝置 具有一記憶體裝置介面、一虛擬頁面緩衝器、以及一橋接 裝置介面。該記憶體裝置介面在一第一資料速率下接收讀 取資料。該虛擬頁面緩衝器儲存該記憶體裝置介面接收的 -8 - 201032053 該讀取資料。該橋接裝置介面在一第二資料速率下輸出該 記憶體裝置介面中儲存的該讀取資料。 在一第三觀點中，提供了一種橋接裝置，該橋接裝置 . 據具有一橋接裝置輸入/輸出介面、一虛擬頁面緩衝器、 以及一記憶體裝置介面。該橋接裝置輸入/輸出介面在一
W 第一資料速率下接收寫入資料。該虛擬頁面緩衝器儲存該 橋接裝置介面接收的該寫入資料。該記憶體裝置介面在一 Φ 第二資料速率下輸出該虛擬頁面緩衝器中儲存的該寫入資 料。 在一第四觀點中，提供了一種以橋接裝置自分立式記 憶體裝置存取讀取資料之方法。該方法包含下列步驟：將 對應於該讀取資料之一讀取位址提供給該分立式記憶體裝 置；自該分立式記憶體裝置接收該讀取資料；將該讀取資 料儲存在該橋接裝置之一虛擬頁面緩衝器；以及輸出該虛 擬頁面緩衝器中儲存的該讀取資料。根據本觀點之一實施 • 例，該提供步驟包含下列步驟：接收具有該讀取位址之一 全域頁面讀取命令；以及接收該全域頁面讀取命令包含.下 列步驟：當該讀取位址對應於一新的實體頁面時，發出一 本地頁面讀取命令。或者，接收該全域頁面讀取命令包含 k 下列步驟：當該讀取位址對應於一先前被存取的的實體頁 '面時，將一本地叢訊資料讀取命令發出到該分立式記憶體 裝置。在該實施例中，該發出步驟包含下列步驟：該分立 式記憶體裝置回應該本地頁面讀取命令而執行一核心讀取 操作，以便自該新的實體頁面存取該讀取資料；以及接收 -9 - 201032053 該讀取資料包含下列步驟：在經過用來讀取該分立式記憶 體裝置的該新的實體頁面的一核心讀取時間之後，將一本 地叢訊資料讀取命令發出到該分立式記憶體裝置。 在本觀點之另一實施例中，該讀取位址包含對應於該 m
分立式記憶體裝置的一實體頁面的一頁面區段之一虛擬頁 面位址，其中該頁面區段是2n個頁面區段中之一頁面區 J 段，且該虛擬頁面位址是用來選擇該頁面區段之一η位元 位址，其中η是至少爲1之一整數》該讀取位址可包含用 來選擇該頁面區段的一位元之一虛擬行位址，且提供該讀 取位址之該步驟包含下列步驟：將該虛擬頁面位址及該虛 擬行位址轉換爲對應於該頁面區段之一實體位址。 在一第五觀點中，提供了 一種以橋接裝置將資料寫到 分立式記憶體裝置之方法。該方法包含下列步驟：接收一 全域頁面程式化命令；將寫入資料儲存到該橋接裝置之一 虛擬頁面緩衝器；將該虛擬頁面緩衝器中儲存的該寫入資 料傳輸到一分立式記憶體裝置；以及將一本地程式化命令 Θ 發出到該分立式記億體裝置。 【實施方式】 一般而言，至少某些實施例係有關一種在至少一其他 裝置與一記憶體裝置之間傳輸資料之橋接裝置。更具體而 言，該橋接裝置包含：用來選擇資料之一虛擬頁面緩衝器 、用來在一第一資料速率下於該至少一其他裝置與該虛擬 頁面緩衝器之間傳輸資料之一橋接裝置輸入/輸出介面、 -10- 201032053 以及用來在一第二資料速率下於該記憶體裝置與該虛擬頁 面緩衝器之間傳輸資料之一記憶體裝置介面。在該第一資 料速率與該第二資料速率是互不相同的實施例中，該虛擬 . 頁面緩衝器之使用可讓該記憶體裝置及該至少一其他裝置 都在其各別的資料速率下操作。
W 其他實施例係有關一種複合式記憶體裝置，該複合式 記憶體裝置包含：諸如分立式記憶體裝置等的記憶體裝置 Φ :以及一橋接裝置，用以回應具有與該等記億體裝置不相 容的格式或協定之全域記憶體控制信號，而控制該等分立 式記憶體裝置。該等分立式記憶體裝置可以是回應原生或 本地記憶體控制信號之可自市場購得的現成記憶體裝置或 客製化記憶體裝置。該全域及本地記憶體控制信號包含分 別有不同的格式之命令及命令信號。自至少一其他裝置接 收該等全域記憶體控制信號，或將該等全域記憶體控制信 號提供給該至少一其他裝置，其中該至少一其他裝置可包 • 括另一橋接裝置、或諸如一記憶體控制器等的一主機裝置 0 爲了相對於分立式記憶體裝置而提高複合式記憶體裝 置之整體讀取及寫入性能，該橋接裝置之組態被設定成： k 在高於分立式記憶體裝置的最高額定頻率之一頻率下接收 '寫入資料且提供讀取資料。爲了便於說明本發明之實施例 ，將寫入操作及程式化操作視爲類似的功能’這是因爲資 料在這兩種情形中都被儲存在記憶體的記憶單元中。然而 ，複合式記憶體裝置內之分立式記憶體裝置無法快速地即 -11 - 201032053 時將其讀取資料提供給該橋接裝置，因而該橋接裝置無法 在其較商的資料速率下輸出該讀取資料。因此，爲了補償 此種速度的不匹配，該橋接裝置包含虛擬頁面緩衝器，用 以暫時地儲存自一分立式記憶體裝置的頁面緩衝器讀取的 一頁面的資料之至少一部分，或暫時地儲存教要被寫到— 分立式記憶體裝置的頁面緩衝器的一頁面的資料之至少一 部分。 可將根據本發明所述的技術之系統及裝置應用於具有 複數個串連的裝置之一記憶體系統。該等裝置是諸如動態 隨機存取記憶體（Dynamic Random Access Memory ;簡稱 DRAM )、靜態機存取記憶體（Static Random Access Memory ;簡稱SRAM )、"反及"快閃記憶體、"反或" 快閃記億體、序列電氣可抹除可程式唯讀記憶體（ EEPROM )、鐵電隨機存取記憶體、磁性隨機存取記憶體 、相變隨機存取記憶體、以及任何其他適當類型之記憶體 等的記憶體裝置。 下文中將說明兩種不同的記憶體裝置及系統，以便有 助於對將於稍後述及的複合式記憶體裝置及橋接裝置實施 例有更佳的瞭解。 第1A圖是與一主機系統12整合的一非揮發性記憶 體系統10之一方塊圖。系統1〇包含與主機系統12通訊 的一記億體控制器1 4、以及複數個非揮發性記憶體裝置 16-1、16-2、16-3、及16-4。例如，非揮發性記億體裝置 1 6-1 - 1 6-4可以是分立式非同步快閃記憶體裝置。主機系 -12- 201032053 統12包括諸如一微控制器、一微處理器、或一電腦系統 等的一處理裝置。第1A圖所示之系統10被組織成包含 一通道18，且記憶體裝置16-1 - 16-4被並聯到通道18。 . 熟悉此項技術者應可瞭解：系統1〇可具有與其連接之大 於或小於四個的記憶體裝置。在所示之本例于中，記憶體 裝置16-1 - 16-4是非同步的，且係相互並聯。 通道18包含一組共用匯流排，該組匯流排包含被連 φ 接到所有對應的記憶體裝置之資料及控制線。記憶體控制 器14提供的各別晶片選擇（啓用）信號CE1#、CE2#、 CE3#、及CE4#啓用或停用每一記憶體裝置。在本例子及 下文的例子中，"#"表示該信號是一現用之低邏輯位準信 號（亦即，邏輯 "〇"狀態）。在該體系中，通常一次選 擇該等晶片選擇信號中之一晶片選擇信號，以便啓用非揮 發性記憶體裝置16-1 - 16-4中之一對應的非揮發性記憶 體裝置。記憶體控制器14負責回應主機系統12之操作而 將命令及資料經由通道18發出到一被選擇的記憶體裝置 。該等記憶體裝置輸出之讀取資料係經由通道1 8而被傳 輸回到記憶體控制器14及主機系統12。系統10通常包 含一多點傳輸（multi-drop )匯流排，其中記億體裝置 16-1 - 16-4被並聯到通道18。 '第1B圖示出可被用於第1A圖所示記憶體系統的分 立式快閃記憶體裝置16-1 - 16-4中之一分立式快閃記憶 體裝置。該快閃記憶體裝置包含數個輸入及輸出埠，該等 埠包括諸如電源埠、控制埠、及資料埠。術語“埠，，意 -13- 201032053 指記憶體裝置的一般性輸入或輸出端點，其中包括諸如封 裝接腳、封裝銲料凸塊（bump )、以及晶片接合墊。電 源埠包括用來供電給該快閃記憶體裝置的所有電路之 VCC及VSS。如此項技術中習知的，可提供只供應到輸入 及輸出緩衝器之額外的電源埠。下表1提供了控制及資料 埠、該等埠之對應的描述、定義、及例示邏輯狀態之一例 示列表。請注意，不同的記憶體裝置可能有以不同方式命 名的控制及資料埠，這些控制及資料埠在功能上等同於表 1所示的那些控制及資料埠，但是遵循該類型的記憶體裝 置專用之協定。一制定的標準可管制這些協定，或者可針 對特定的應用而客製化這些協定。請注意，封裝接腳及銲 球柵陣列是被用來將一被封裝的裝置的電壓或信號連接到 一基板之璋的實體例子。該等阜可包括諸如用於嵌入式及 系統級封裝（System-In-Package;簡稱SIP)的端點及接 點等的其他類型之連接結構。 -14 - 201032053 表1 埠 描 述 R/B# 準備好/忙碌中：該R/B#是開汲極埠，且輸出信號 被用來指示裝置之操作條件。該R/B#信號在程式 化、抹除、及讀取操作期間係處於忙碌中狀態（ R/B# =低位準），且在完成了該操作之後將回到準 備好狀態（R/B# =高位準）。 CE# 晶片啓用：在裝置處於準備好狀態期間，當CE# 進入高位準時，該裝置進入一低功率待命模式。 當裝置處於忙碌中狀態（R/B# =低位準）時，諸如 在程式化、抹除、或讀取操作期間，將不理會該 CE#信號，且縱然CE#進入高位準，且將不會進入 待命模式。 CLE 命令鎖存啓用：該CLE輸入信號被用來控制將操 作模式命令載入內部命令暫存器。當CLE處於高 位準時，於WE#信號的上升緣時，該命令被自I/O 埠鎖存到該命令暫存器。 ALE 位址鎖存啓用（ALE ):該ALE信號被用來控制 將位元址資訊載入內部位址暫存器。當ALE處於 高位準時，於WE#信號的上升緣時，位址資訊被 自I/O埠鎖存到該位址暫存器。 WE# 寫入啓用：該WE#信號被用來控制自I/O埠取得 資料。 RE# 讀取啓用：該RE#信號控制序列資料輸出。在 RE#信號的下降緣之後可取得資料。 WP# 寫入保護：該WP#信號被用來保護裝置不會被意 外地程式化或抹除。當WP#處於低位準時，內部 電壓調整器（高電壓產生器）被重定。在開啓/關 閉電源期間，當輸入信號是無效的時，該信號通 常被用來保護資料。 i/o[i] I/O埠：被用來作爲將位址、命令、及輸入/輸出 資料傳輸進出裝置之一埠。變數η可以是任何非 零的整數値。 -15- 201032053 表1中示出的所有信號通常被稱爲第1B圖所示的該 例示快閃記憶體裝置的操作之記億體控制信號。請注意， 最後的埠l/0[i]被視爲一記憶體控制信號，這是因爲該埠 I/O [i]可接收用來指示該快閃記憶體裝置執行特定操作之 命令。因爲在埠Ι/〇[Π上被觸發的命令是被施力Π到構成 I/〇[i]的每一個別信號線的邏輯狀態之組合，所以l/0[i] 的每一信號之邏輯狀態係以與其他記憶體控制信號中之一 記憶體控制信號（例如，WP #)相同之方式發生作用。 l/0[i]的一特定組合控制該快閃記憶體裝置執行一功能。 係經由命令的I/O埠接收該等命令，且該等命令信號包含 其餘的控制埠。熟悉此項技術者應可瞭解：係在命令中提 供運算碼，以便執行特定的記憶體操作。除了晶片啓用 CE#及或有的R/B#之外，所有其他的埠都被耦合到構成通 道1 8之各別的全域線。係以一種用來執行記憶體操作的 預定方式控制所有的埠。當在I/O埠上提供位址、命令、 及I/O資料時，該控制方式包括信號之時序以及特定控制 信號之順序。因此，用來控制第1 B圖所示非同步快閃記 憶體裝置之記億體控制信號具有一特定的格式或協定。 第1A圖所示之每一非揮發性記憶體裝置具有用來接 收及提供資料之一特定資料介面。在第1A圖所示之例子 中，該資料介面是一種諸如〇NFi2.0標準中指定的那些資 料介面等的通常用於非同步快閃記憶體裝置以及某些同步 快閃記憶體裝置之平行資料介面。已知平行地提供多個資 料位元之標準平行資料介面會發生諸如負載效應等的習知 -16- 201032053 之通訊品質下降效應，因而當更多的裝置被連接到共用匯 流排時，將使信號品質降低，且將漸進地限制額定工作頻 率〇 . 爲了提高資料傳輸率（data throughput)，共同擁有 的美國專利公告 20070153576 “Memory with Output %
Control” 以及共同擁有的美國專利公告 20070076502 “Daisy Chain Cascading Devices” 中已揭示了 一種具有序 φ 列資料介面之記憶體裝置，其中該記憶體裝置係在諸如 200 MHz等的一頻率下序列地且同步地接收及提供資料。 此種方式被稱爲序列資料介面格式。如這些共同擁有的專 利公告所示，可將所述之記憶體裝置用於由相互串連的一 些記憶體裝置構成之系統。 第2A圖是一序列記憶體系統的槪念本質之一方塊圖 。在第2A圖中，序列環狀拓撲記憶體系統20包含一有 一組輸出埠Sout及一組輸入埠Sin之記憶體控制器22、 Φ 以及被串連之記億體裝置24-1、24-2、24-3、及24-N。 該等記憶體裝置可以是諸如序列介面快閃記憶體裝置。雖 然第2A圖中並未標示，但是每一記憶體裝置具有一組輸 入埠Sin及一組輸出埠Sout。這些組的輸入及輸出埠包括 一或多個諸如實體接腳或連接結構等的個別的輸入/輸出 ^ ( I/O )埠，用以將該記憶體裝置介接到其係爲一部分的 該系統。在一例子中，該等記憶體裝置可以是"反及"快 閃記憶體裝置。或者，該等記憶體裝置可以是動態隨機存 取記憶體、靜態機存取記憶體、”反或"快閃記憶體、序 -17- 201032053 列電氣可抹除可程式唯讀記憶體、鐵電隨機存取記憶體、 磁性隨機存取記憶體、相變隨機存取記億體、或具有與特 定的命令結構相容且用來執行命令或將命令及資料傳送到 次一記憶體裝置的介面之任何其他適當類型之記憶體 _ 等的記憶體裝置。第2A圖所示之該現有例子包含四個記 m 憶體裝置，但是替代的組態可包含單一的記憶體裝置、或 任何適當數目的記憶體裝置。因此’如果記憶體裝置24_ 1因其被連接到Sout而爲系統20之第一裝置’則記憶體 _ 裝置24-N將因其被連接到Sin而爲第N個或最後的裝置 ，其中N是大於零的一整數。記憶體裝置24_2、24-3、 以及記憶體裝置24_3與24-N之間的任何記憶體裝置是該 第一與最後的記憶體裝置間之被串連的中間記憶體裝置。 在第2A圖所示之例子中，記憶體裝置24-1至24·Ν是同 步的，且係相互串連且與記億體控制器22串連。 第2Β圖示出可被用於第2Α圖所示的記憶體系統之 序列介面快閃記憶體裝置（例如，24-1至24-Ν) °該例示 φ 序列介面快閃記憶體裝置包含一些電源埠、一些控制填、 以及一些資料埠。該等電源埠包含用來供電給該快閃記憶 體裝置的所有電路之VCC及VSS。如此項技術中習知的 ，可提供只供應到輸入及輸出緩衝器之額外的電源埠。下 表2提供了控制及資料埠、該等埠之對應的描述、定義、 、 及例示邏輯狀態之一例示列表。請注意’不同的記憶體裝 置可能有以不同方式命名的控制及資料埠’這些控制及資 料埠在功能上等同於表2所示的那些控制及資料埠’但是 -18- 201032053 遵循該類型的記憶體裝置專用之協定。一制定的標準可管 制這些協定，或者可針對特定的應用而客製化這些協定。 表2 埠 描 述 CKJ CK# 時脈：CK是系統時脈輸入。CK及CK#是差動時脈輸入。所有的命令、 位址、輸入資料、及輸出資料都被參照到CK及CK#的雙向交叉波緣。 CE# 晶片啓用：當CE#是低位準時，裝置被啓用。一旦該裝置開始一程式化 或抹除操作之後，可停止觸發該晶片啓用埠。此外，CE#之低位準將啓 動內部時脈信號，且CE#之高位準將停止啓動內部時脈信號。 RST# 晶片重定：RST#將一重定提供給該裝置。當RST#是高位準時，該裝置 係處於正常操作模式。當RST#是低位準時，該裝置將進入重定模式。 D[j] 資料輸入：（j=l,2,3,4,5,6,7或8)接收命令、位址、及輸入資料。如果 該裝置之組態被設定在“1位元元鏈路模式（=系統預設模式）”，則D1 是唯一的有效信號，且在CK/CK#的8次交叉時接收一位元組的封包。 如果該裝置之組態被設定在“2位元元鏈路模式”，則D1及D2是唯有的 有效信號，且在CK/CK#的4次交叉時接收一位元組的封包。如果該裝 置之組態被設定在“4位元元鏈路模式”，則Dl、D2、D3、及D4是唯 有的有效信號，且在CK/CK#的2次交叉時接收一位元組的封包。未被 使用的輸入埠被接地。如果該裝置之組態被設定在“8位元元鏈路模式” ，則所有的D[j]都是有效信號，且在CK/CK#的單一交叉時接收一位元 組的封包。 Q[j] 資料輸出：（j=l，2,3,4,5,6,7或8)在讀取操作期間傳輸輸出資料。如果 該裝置之組態被設定在“1位元元鏈路模式（=系統預設模式）”，則Q1 是唯一的有效信號，且在CK/CK#的8次交叉時傳輸一位元組的封包。 如果如果該裝置之組態被設定在“2位元元鏈路模式”，則Q1及Q2是唯 有的有效信號，且在CK/CK#的4次交叉時傳輸一位元組的封包。如果 該裝置之組態被設定在“4位元元鏈路模式”，則Ql、Q2、Q3、及Q4 是唯有的有效信號，且在CK/CK#的2次交叉時傳輸一位元組的封包。 未被使用的輸入埠不被連接（Do Not Connect ;簡稱DNC)。如果該裝 置之組態被設定在“8位元元鏈路模式”，則所有的Q[j]都是有效信號， 且在CK/CK#的單一交叉時傳輸一位元組的封包。 CSI 命令選通脈衝信號輸入：當CSI是高位準時，在CK及CK#的交叉時鎖 存通過D[j]的命令、位址、及輸入資料。當CSI是低位準時，該裝置不 理會來自D[j]的輸入信號。 cso 命令選通脈衝信號輸出：回波信號（echo signal) CSO是輸入信號CSI 的被重新傳輸之版本。 DSI 資料選通脈衝信號輸入：當DSI是高位準時，啓用Q[j]緩衝器上之資料 輸出。當DSI是低位準時，該Q[j]緩衝器輸出D[j]輸入的被重新傳輸之 版本。 DSO 資料選通脈衝信號輸出：回波信號DS0是輸入信號DSI的被重新傳輸之 版本。 -19 - 201032053 除了信號CSO、DSO、及Q[j]之外，表2所示之所有 信號都是第2B圖所示之該例示快閃記憶體裝置的操作之 記憶體控制信號。CSO及DSO是CSI及DSI的被重新傳 輸之版本，且Q[j]是用來提供命令及資料之輸出。係經由 其D[j]埠而接收命令，且該等命令信號包含該等控制埠 RST#、CE#、CK、CK#、CSI、及 DSI。在第 2A 圖所示之 例示組態中，除了被平行地提供給所有記憶體裝置的CK 、CK#、CE#、及RST#之外，所有的信號係序列地自記憶 體控制器22傳送到被串連的每一記憶體裝置。第2B圖所 示之該序列介面快閃記憶體裝置因而接收有其本身的格式 或協定之記億體控制信號，以便在該記憶體裝置中執行記 憶體操作。 於2008年2月15日提出申請的共同擁有的專利公告 2009003 9927 “Clock Mode Determination in a Memory System”揭示了第2圖所示的串連記憶體系統之進一步細 節，該專利公告說明瞭一種每一記憶體裝置接收一平行的 時脈信號之序列記憶體系統、以及一種每一記憶體裝置接 收一來源同步時脈信號之序列記憶體系統。 同時具有第1 B圖所示之常見的非同步快閃記憶體裝 置以及第2B圖所示之序列介面快閃記憶體裝置時，可讓 記憶體系統製造商提供兩種類型的記憶體系統。然而，此 種方式可能會使記憶體系統製造商負擔較高的成本，這是 因爲必須對兩種不同類型的記憶體裝置進行供應商尋找及 -20- 201032053 採購。熟悉此項技術者應可瞭解：在大量採購時，記憶體 裝置的單價將降低，因而爲了將記億體系統的成本最低化 而大量採購。因此’當一製造商可提供兩種類型的記憶體 . 系統時，該製造商將冒著由於市場上對某一類型的記憶體 裝置有高需求而使另一類型的記億體裝置缺乏市場需求之 風險。因而可能使這些製造商採購了無法被使用的記憶體 裝置。 φ 如第1 B圖及第2B圖所示，非同步與序列介面快閃 記憶體裝置的各功能埠指定或定義是實質上互不相同的， 且因而是互不相容的。用來控制分立式記億體裝置的一些 組的信號之功能埠定義、以及順序或時序被稱爲協定或格 式。因此，該等非同步及序列快閃記憶體裝置係回應不同 的記憶體控制信號格式而操作。此即意指：第2B圖所示 之序列介面快閃記憶體裝置可能無法被用於多點傳輸記憶 體系統，且相應地，第1 B圖所示之非同步快閃記憶體裝 ® 置可能無法被用於串聯環狀拓樸記憶體系統。 雖然第2A圖及第2B圖所示之序列介面快閃記憶體 裝置因其比第1A及1B圖所示之非同步快閃記憶體裝置 有更佳的效能而受歡迎，但是記憶體系統製造商可能不希 望捨棄其對非同步快閃記憶體裝置的供應。此外，由於非 同步快閃記憶體裝置被普遍用於產業，所以非同步快閃記 憶體裝置的採購成本比諸如第2A圖所示的序列介面快閃 記憶體裝置等的替代快閃記憶體裝置低。目前，記憶體系 統製造商並沒有在最低的間接成本下利用串連裝置的效能 -21 - 201032053 優勢之解決方案。 本發明所述之至少一實施例提供了一種在多晶片封裝 (Multi-Chip Package ;簡稱 MCP )或系統級封裝（ System In Package;簡稱SIP)中具有與分立式記憶體裝 置配合的高速介面晶片或橋接裝置之高效能複合式記憶體 裝置。該橋接裝置將一I/O介面提供給該橋接裝置被整合 在內之系統，且接收遵循一全域格式之全域記憶體控制信 號，並且將命令轉換遵循與該等分立式記憶體裝置相容的 一原生或本地格式之本地記憶體控制信號。全域或本地格 式包括遵循一特定的信令（signaling )協定、相對的順序 及（或）時序之信號。該橋接裝置因而可再利用諸如"反 及"快閃記憶體裝置等的分立式記憶體裝置，且同時提供 了該橋接裝置的I/O介面所具有之效能優勢。可以被整合 到封裝中之分立式記憶體裝置晶粒的分立式邏輯晶粒之形 式形成該橋接裝置。或者，可以被接合到一印刷電路板且 在電氣上被連接到被封裝分立式記憶體裝置的一分立式被 封裝裝置之形式形成該橋接裝置。 在本發明之例子中，該全域格式是一種與第2A及2B 圖所示的序列快閃記憶體裝置相容之序列資料格式，且本 地格式是一種與第1A及1B圖所示的非同步快閃記憶體 裝置相容之平行資料格式。然而，本發明之實施例不限於 上述例示之格式，這是因爲可根據該複合式記憶體裝置中 使用的分立式記憶體裝置之類型以及使用該複合式記憶體 裝置的記憶體系統之類型而使用任何對的記憶體控制信號 -22- 201032053 格式。例如，該記憶體系統之全域格式可遵循開放式 N AND 快閃記億體介面（OpenN AND Flash Interface ;簡稱 ONFi )標準，且該本地格式可遵循非同步快閃記憶體裝 . 置記憶體控制信號格式。例如，一特定的ONFi標準是 ONFi2.0規格。或者，該全域格式及該本地格式都可遵循 諸如ONFi2.0規格格式或非同步快閃記憶體裝置記憶體控 制信號格式等的相同之標準。此種方式提供了較低的負載 φ 以及每一通道能夠支援較多個記憶體之效益。一般而言， ONFi規格是一種多點傳輸同步協定，其中係以與一時脈 同步之方式將資料及命令經由與該規格相符的記憶體裝置 之輸入/輸出埠而提供給該記憶體裝置。換言之，與ONFi 規格相符之記憶體裝置可具有與設有平行雙向輸入/輸出 埠的非同步NAND快閃記憶體裝置間之某些相似性，但是 一個重要的差異在於ONFi規格相符之裝置接收時脈信號 〇 Φ 第3A圖是根據本發明的一實施例的一複合式記憶體 裝置之一方塊圖。如第3A圖所示，複合式記憶體裝置 1〇〇包含被連接到四個分立式記億體裝置104之一橋接裝 置102。每一分立式記憶體裝置104可以是具有諸如8 Gb 記憶體容量之非同步快閃記憶體裝置，但是可替代地使用 > 任何介面或容量之分立式快閃記億體裝置。此外，複合式 記憶體裝置100不限於具有四個分立式記憶體裝置。當橋 接裝置102被設計成可適應複合式記憶體裝置1〇〇中之最 大數目的分立式記憶體裝置時，可包含任何數目之分立式 -23- 201032053 記憶體裝置。例如’可使用所示之橋接裝置102將2個分 立式記憶體裝置連接到4個本地裝置介面中之每一本 地裝置介面，而支援8個分立式記憶體裝置104。或者， 可配合被連接到每一本地裝置介面之單一分立式記憶體裝 匱104，而使用具有8個本地裝置介面之一橋接裝置102 〇 複合式記億體裝置100具有用來接收全域命令及寫入 資料之一輸入埠glbcmd_in、以及用來傳輸被接收的全 域命令及讀取資料之一輸出埠GLBCMD_OUT。第3B圖是 根據本發明的一實施例的一全域命令的階層之一示意圖。 全域命令110包含有一特定格式之全域記憶體控制信號（
Global Memory Control Signal;簡稱 GMCS) 112、以及 一位址標頭（Address Header;簡稱 AH) 114。這些全域 記憶體控制信號1 1 2提供了一記憶體命令及命令信號’例 如，提供了第2B圖所示的序列介面快閃記憶體裝置之記 億體控制信號。位元址標頭114包含系統層級及複合式記 憶體裝置層級上使用的定址資訊。該額外的定址資訊包含 :—全域裝置位址（Global Device Address;簡稱 GDA) 116，用以選擇將執行該記憶體命令中之運算碼的一複合 式記憶體裝置、以及一本地裝置位址（Local Device Address ;簡稱LD A ) 118，用以選擇該被選擇的複合式記 憶體裝置內將執行該運算碼之一特定的分立式裝置。槪括 而言，全域命令使用對應於一種格式之所有的記憶體控制 信號、以及可能是選擇或控制複合式記憶體裝置或複合式 -24- 201032053 記憶體裝置內的分立式記憶體裝置所需的進一步之定址資 訊。 請注意，橋接裝置1 02不執行該運算碼，也不利用列 . 及行位址資訊存取任何記憶位置。橋接裝置102將全域裝 置位址116用來決定該橋接裝置是否被選擇來轉換所接收 的全域記憶體控制信號1 1 2。如果被選擇，則橋接裝置 102將本地裝置位址118用來決定要將被轉換的全域記憶 φ 體控制信號112傳送到哪一分立式記憶體裝置。如將於下 文中說明的，爲了與所有四個分立式記憶體裝置104通訊 ，橋接裝置102包含四組本地裝置介面，每一本地裝置介 面被連接到一對應的分立式記憶體裝置。每一組本地裝置 介面包含使該分立式記憶體裝置正確地操作所需的所有信 號，且因而以作爲一本地裝置介面之方式工作。 複合式記憶體裝置1〇〇或前一複合式記憶體裝置中之 任一分立式記憶體裝置104提供讀取資料。橋接裝置1〇2 φ 尤其可被連接到一記憶體系統之一記憶體控制器、或由一 些串連裝置構成的一系統中之另一複合式記億體裝置之另 一橋接裝置。該輸入埠 glbcmd_in 及输出埠 GLBCMD_OUT可以是封裝接腳、其他實體導體、或用來 對複合式記憶體裝置100(尤其是對橋接裝置102)進行 全域命令信號及讀取資料的傳輸/接收之任何其他的電路 。橋接裝置102因而有通到輸入埠GLB CM D_IN及輸出埠 GLBCMD_OUT之對應的連接結構，以便能夠進行與諸如 第2A圖所示記憶體控制器22等的外部裝置或與該系統 -25- 201032053 中之其他複合式記憶體裝置的橋接裝置間之通訊。如將於 第6圖的實施例所示的，許多複合式記憶體裝置可被相互 串連。 第4圖是對應於第3A圖所示橋接裝置1〇2的根據一 實施例的一橋接裝置2 00之一方塊圖。橋接裝置200具有 一橋接裝置輸入/輸出介面2 02、一記憶體裝置介面2 04、 以及一格式轉換器206。格式轉換器206包含：一命令格 式轉換器208，用以將第一格式的其中包括全域命令及全 域命令信號之全域記憶體控制信號轉換爲第二格式；以及 一資料格式轉換器210，用以在該第一格式與該第二格式 之間轉換資料。例如，該第一格式可以是一平行資料格式 ，而該第二格式是一序列資料格式，或反之亦然。如將於 下文中說明的，資料格式轉換器210包含被稱爲虛擬頁面 緩衝器之一記憶體，該虛擬頁面緩衝器被用來儲存讀取及 寫入資料。命令格式轉換器208進一步包含一狀態機（圖 中未示出），用以回應該第一格式的該等全域記憶體控制 信號，而根據該第二格式控制諸如第3A圖所示分立式記 億體裝置1〇4等的分立式記憶體裝置。 橋接裝置輸入/輸出介面202與諸如一記億體控制器 等的外部裝置通訊，或與另一複合式記憶體裝置通訊。橋 接裝置輸入/輸出介面202自一記憶體控制器或另一複合 式記憶體裝置接收諸如一序列命令格式等的全域格式之全 域命令。請另外再參閱第3B圖，輸入/輸出介面202中之 邏輯處理全域命令11〇的全域裝置位址116，以便決定全 201032053 域命令110是否被定址到對應的複合式記憶體裝置，且處 理全域命令110中之本地裝置位址118，以便決定該對應 的複合式記憶體裝置中之哪一分立式記憶體裝置將要接收 . 其中包括一運算碼以及或有的列及行位址之該被轉換的命 令、以及或有的寫入資料。如果該全域命令被定址到被連 接到橋接裝置200之一分立式記憶體裝置，則格式轉換器 2 06中之命令格式轉換器208將提供了該運算碼及命令信 φ 號以及任何列及行位址資訊之全域記憶體控制信號1 1 2自 該全域格式轉換爲該本地格式，並將被轉換的全域記憶體 控制信號1 1 2轉送到記億體裝置介面204。如果諸如序列 資料格式之寫入資料被提供給橋接裝置輸入/輸出介面202 ，則橋接裝置輸入/輸出介面202包含序列至平行轉換電 路，用以提供平行格式之資料位元。對於讀取操作而言， 橋接裝置輸入/輸出介面2 02包含平行至序列轉換電路， 用以提供序列格式的資料位元，以便經由該 ❹ GLBCMD — OUT輸出埠而輸出。 假定該全域格式及該本地格式是已知的，因而命令格 式轉換器208中之邏輯被特別設計成執行將與分立式記憶 體裝置1〇4相容的信號之邏輯轉換。請注意，命令格式 轉換器208可包含至少實質上類似於記憶體系統的記憶體 控制器的控制邏輯之控制邏輯，該控制邏輯被用來以具有 原生格式的記憶體控制信號控制該等分立式記憶體裝置。 例如，如果該等分立式記憶體裝置是諸如記憶體裝置16-1 - 16-4等的非同步記憶體裝置，則命令格式轉換器208 -27- 201032053 可包含第1A圖所示記億體控制器14的相同之控制邏輯 。此即意指：命令格式轉換器208中之該控制邏輯在與該 等分立式記憶體裝置相容的本地格式下提供了該等記憶體 控制信號之時序及順序。 如果該全域命令對應於資料寫入操作，則格式轉換器 206中之資料格式轉換器210將資料自該全域格式轉換爲 該本地格式，並將該被轉換的資料轉送到記憶體裝置介面 2 04。讀取或寫入資料位元無須邏輯轉換，因而資料格式 轉換器210保證該第一資料格式與該第二資料格式間之資 料位元位置的正確對映。例如，如果該本地格式使用8位 元寬度的資料I/O，則資料格式轉換器2 1 0每次將8個資 料位元提供給記憶體裝置介面204。該全域資料格式可以 是序列的，因而係以一或多個位元流提供該資料。或者， 該全域資料格式可以是具有相同的資料I/O寬度或較大的 資料I/O寬度之另一平行資料格式。格式轉換器206以資 料緩衝器之形式工作’以便儲存來自該等分立式記憶體裝 置之讀取資料、或自橋接裝置輸入/輸出介面202接收的 寫入資料。因此，可調解該全域格式與該本地格式間之資 料寬度不匹配。此外，由於資料格式轉換器210之緩衝功 能而調解了該等分立式記憶體裝置與橋接裝置2 00間之以 及橋接裝置200與其他複合式記憶體裝置間之不同的資料 傳輸速率。 記憶體裝置介面204然後將該本地命令格式的該被 轉換之命令轉送到或傳送到被第3Β圖所示全域命令110 201032053 中之本地裝置位址118選擇的分立式記憶體裝置。在本實 施例中，係經由一命令路徑212提供該被轉換的命令。在 —實施例中，命令路徑212包含被連接於該複合式記憶體 . 裝置中之每一分立式記憶體裝置與記憶體裝置介面204之 間的i組專用本地I/O埠LCCMD-k或通道。該變數i是 對應於該複合式記憶體裝置中之分立式記憶體裝置的數目 之一整數。例如，每一LCCMD-k通道包含第1B圖及表1 φ 所示之所有的埠。 下文中將進一步參照第3A圖所示之複合式記憶體裝 置1〇〇而說明橋接裝置200之例示操作。對於讀取操作而 言，係經由輸入埠GLBCMD_IN而接收到達橋接裝置輸入 /輸出介面202的諸如一全域讀取命令等的一全域命令。 該全域讀取命令針對將要自被連接到橋接裝置200的一分 立式記憶體裝置104讀出的資料而包含了用來以該全域格 式提供一運算碼以及列及行資訊之全域記憶體控制信號。 一旦橋接裝置輸入/输出介面202將全域裝置位址116與 複合式記憶體裝置1〇〇的一預定位址比較而決定其已被選 擇用於該全域讀取命令之後，命令格式轉換器208將該全 域讀取命令轉換爲與將要執行該讀取資料命令分立式記憶 體裝置104相容之本地格式。如將於下文中說明的，該複 合式記憶體裝置可具有一被指定的位址。將該全域讀取命 令之本地裝置位址1 18轉送到記憶體裝置介面204，且將 該被轉換的讀取資料命令經由命令路徑212的一對應組之 本地I/O埠而提供給被該本地裝置位址定址之分立式記憶 -29 - 201032053 體裝置。然後，該被選擇的分立式記憶體裝置執行一內部 讀取操作，且於橋接裝置200要求時’在該等本地I/O埠 上提供讀取資料。該讀取資料被暫時地儲存在橋接裝置 200內，以供經由全域輸入/輸出介面2〇2進行之最終擷取 。命令格式轉換器20 8的前文所述之行動是對如何可自一 分立式記憶體裝置1 04讀取資料之一簡化說明。請注意， 命令格式轉換器208可包含一狀態機，用以回應單一全域 命令而發出與分立式記憶體裝置104的命令協定相容之多 個本地格式信號或命令。在某些實施例中，分立式記憶體 裝置104可回應一本地命令，而自動地使命令格式轉換器 208發出另一本地命令。 自被選擇的分立式記憶體裝置104讀取被稱爲讀取資 料之資料，且以該本地格式將該讀取資料經由記憶體裝置 介面204的該等相同本地I/O埠而提供給資料格式轉換器 21〇。資料格式轉換器210然後將該讀取資料自該本地格 式轉換爲該全域格式，並經由橋接裝置介面2 02之輸出埠 GLBCMD_OUT將來自被選擇的分立式記憶體裝置1 04之 該讀取資料提供給該記憶體控制器。橋接裝置介面202包 含內部切換電路，用以將來自資料格式轉換器210或輸入 埠GLBCMD_IN的讀取資料耦合到輸出埠GLBCMD_OUT 。當橋接裝置介面202接收寫入資料而寫到一被選擇的分 立式記憶體裝置104時’將顛倒該程序。如將於下文中說 明的，資料格式轉換器210包含被稱爲虛擬頁面緩衝器之 記憶體，用以暫時地儲存該讀取資料及寫入資料。 -30- 201032053 下文中將槪述橋接裝置200的讀取及寫入資料傳輸功 能。該虛擬頁面緩衝器儲存資料，橋接裝置介面202在一 第一資料速率下於一外部裝置與該虛擬頁面緩衝器之間傳 • 輸資料’且記憶體裝置介面204在一第二資料速率下於一 . 分立式記憶體裝置與該虛擬頁面緩衝器之間傳輸資料。更 具體地對一讀取操作而言，記憶體裝置介面204在一第一 資料速率下接收讀取資料，該讀取資料隨即被該虛擬頁面 φ 緩衝器接收及儲存。然後在可能不同於該第一資料速率的 一第二資料速率下，經由橋接裝置介面202而輸出該虛擬 頁面緩衝器中之該被儲存的讀取資料。更具體地對一寫入 操作而言，橋接裝置介面202在一第一資料速率下接收寫 入資料，該虛擬頁面緩衝器儲存被橋接裝置介面202接收 的該寫入資料，且記憶體裝置介面2〇4在一第二資料速率 下輸出該虛擬頁面緩衝器中儲存的該寫入資料。 第5圖不出根據本發明的一實施例而具有在一環狀拓 〇 撲中與一記憶體控制器串連的複數個複合式記憶體裝置之 一記憶體系統。在本例子中，每一所示之複合式記憶體裝 置具有第3A圖所示之架構，而該架構可具有第4圖所示 之橋接裝置2 00。第5圖所示之記憶體系統300類似於第 2A圖所示之序列記億體系統20。記憶體系統300包含一 ‘ 記憶體控制器302以及複合式記憶體裝置304—丨至3044 ，其中j是一整數。個別的複合式記憶體裝置3 044至 3 04-j被串連到記憶體控制器302。與第2A圖所示之系統 20類似，複合式記憶體裝置304- 1是記憶體系統3〇〇之 201032053 第一複合式記憶體裝置，這是因爲複合式記憶體裝置 3 04- 1被連接到記憶體控制器3 02之輸出埠Sout，且記憶 體裝置304-11是最後的裝置，這是因爲記憶體裝置3〇4-n 被連接到記憶體控制器302之輸入埠Sin。複合式記憶體 裝置304-2至3 04-7則是被連接於該第一與最後的複合式 記憶體裝置之間的中間串連記憶體裝置。記憶體控制器 3 02之該Sout埠提供了一全域命令、以及一全域格式的 寫入資料。記憶體控制器302之該Sin埠接收該全域格式 之讀取資料、以及傳播通過該等所有的複合式記憶體裝置 之該全域命令。 第5圖所示之每一複合式記憶體裝置類似於第3A圖 所示之複合式記憶體裝置100。每一複合式記憶體裝置具 有一橋接裝置102以及四個分立式記憶體裝置104。如前 文所述，每一複合式記憶體裝置中之每一橋接裝置102被 連接到各別的分立式記憶體裝置1 04，且被連接到諸如序 列環狀拓撲或串連組態中之記憶體控制器302及（或）前 一或後續的複合式記憶體裝置等的一外部裝置。每一複合 式記憶體裝置304- 1至304-j之功能與前文中參照第3A 及4圖的實施例所述之功能相同。 在記憶體系統300中，每一複合式記憶體裝置被指定 了一唯一的全域裝置位址。該唯一的全域裝置位址可被儲 存在橋接裝置102的一裝置位址暫存器，尤其係被儲存在 第4圖所示橋接裝置方塊圖的輸入/輸出介面202之一暫 存器中。如共同擁有的美國專利公告 2007/023 39 1 7 201032053 “APPARATUS AND METHOD FOR ESTABLISHING DEVICE IDENTIFIERS FOR SERIALLY INTERCONNECTED DEVICES” 所述，可在記憶體系統300的電力開啓（power up)階段 . 中將一裝置位址指定機制用來自動地指定該位址。此外， 每一複合式記憶體裝置304可包含一分立式裝置暫存器， 用以儲存與每一複合式記憶體裝置304中之分立式記憶體 裝置的數目有關之資訊。因此，在相同的電力開啓階段中 φ ，該記憶體控制器可查詢每一分立式裝置暫存器，且將分 立式記憶體裝置之數目記錄在每一複合式記憶體裝置內。 因此，該記憶體控制器可選擇性地定址到記憶體系統300 的每一複合式記憶體裝置304中之個別的分立式記憶體裝 置 104。 下文中將使用複合式記憶體裝置3〇4-3將被選擇執行 一記億體操作之一例子而說明記憶體系統300之操作。在 本例子中，記憶體系統300是與第2圖所示的系統類似之 一串連記憶體系統，且假定分立式記憶體裝置104中之每 一分立式記憶體裝置是一非同步N AND快閃記憶體裝置。 因此，複合式記憶體裝置304-1至3 04-j中之每一複合式 記憶體裝置的橋接裝置102被設計成：接收記憶體控制器 3 02發出的一全域格式之全域命令，並將這些全域命令轉 換爲與該等NAND快閃記憶體裝置相容之一本地格式。進 一步假定：該記憶體系統之電力已被開啓，且已指定了每 一複合式記憶體裝置之位址。 記憶體控制器302自其Sout璋發出一全域命令，該 -33- 201032053 全域命令包含對應於複合式記憶體裝置3 04-3之一全域裝 置位址116。第一複合式記憶體裝置304-1接收該全域命 令，且其橋接裝置1〇2將被指定給該第—複合式記憶體裝 置之全域裝置位址與該全域命令中之全域裝置位址比較。 因爲該等全域裝置位址不匹配，所以該複合式記憶體裝置 之橋接裝置102不理會該全域命令，且將該全域命令傳送 到複合式記憶體裝置3〇4-2之輸入埠。在複合式記憶體裝 置3 04-2中進行相同的行動，這是因爲被指定給該複合式 記憶體裝置之全域裝置位址與該全域命令中之全域裝置位 址不匹配。因此，該全域命令被傳送到複合式記憶體裝置 304-3 。 複合式記億體裝置304-3之橋接裝置102決定被指定 給該複合式記憶體裝置之全域裝置位址與該全域命令中之 全域裝置位址匹配。因此，複合式記憶體裝置304-3之橋 接裝置102繼續將本地記憶體控制信號轉換爲與該等 NAND快閃記億體裝置相容的本地格式。該橋接裝置然後 將該被轉換的命令傳送到該全域命令中包含之該本地裝置 位址Π8所選擇的NAND快閃記憶體裝置。該被選擇的 NAND快閃記憶體裝置然後執行對應於其所接收的該等本 地記億體控制信號之操作。 當複合式記憶體裝置3 04-3之橋接裝置1〇2正在轉換 該全域命令時，該橋接裝置102將該全域命令傳送到次一 複合式記憶體裝置。其餘的複合式記憶體裝置都不理會該 全域命令’而最後在記憶體控制器302的Sin埠上接收到 201032053 該全域命令。如果該全域命令對應於一頁面讀取操作，則 複合式記憶體裝置304-3的被選擇之NAND快閃記憶體裝 置以該本地格式將頁面讀取資料提供給其對應的橋接裝置 . 102，以便暫時地儲存在橋接裝置102內。當接收到一全 域叢訊（burst)讀取命令時，橋接裝置102隨即將讀取 資料轉換爲該全域格式，並經由其輸出埠將該讀取資料傳 送到次一複合式記憶體裝置。所有其餘的複合式記憶體裝 φ 置之橋接裝置1 02將該讀取資料傳送到記憶體控制器302 之Sin埠。熟悉此項技術者應可了解：可發出其他的全域 命令，以便在該等NAND快閃記憶體裝置中執行不同的操 作，且被選擇的複合式記億體裝置1〇〇之橋接裝置1〇2將 轉換所有該等其他的全域命令。 在本實施例中，該全域命令被傳播到記憶體系統300 中之所有的複合式記憶體裝置。根據一替代實施例，橋接 裝置1 02包含用來禁止該全域命令被傳播到記憶體系統 φ 300中之更遠的複合式記憶體裝置之額外的邏輯。更具體 而言，一旦被選擇的複合式記憶體裝置決定該全域裝置位 址定址到該複合式記憶體裝置時，其對應的橋接裝置1〇2 將其輸出埠驅動到諸如一固定的電壓位準VSS或VDD等 的一空値（null value)。或者，可傳輸該全域命令的第 一字組或前幾個字組，且截斷該全域命令的其餘字組。因 此，其餘未被選擇的複合式記憶體裝置將節省切換電力， 這是因爲該等未被選擇的複合式記憶體裝置將不會執行該 全域命令。共同擁有的共同擁有的美國專利公告 -35- 201032053 20080201588 “Apparatus and Method for Producing Identifiers Regardless of Mixed Device Type in a Serial Interconnection”中說明了串連記憶體系統的此種省電機 制之細節，本發明引用該美國專利公告之全部內容以供參 照。 前文中述及的第5圖所示之實施例例示了一種每一複 合式記憶體裝置3〇4_1至304-N中設有諸如非同步NAND 快閃記憶體裝置等的相同類型的分立式記憶體裝置之記憶 體系統。此種記憶體系統被稱爲同質記憶體系統，這是因 爲所有的複合式記憶體裝置都是相同的。在替代實施例中 ，不同的複合式記憶體裝置有不同類型的分立式記憶體裝 置之異質記憶體系統是可能的。例如，某些複合式記憶體 裝置包含非同步NAND快閃記憶體裝置，而其他的複合式 記憶體裝置可能包含NOR快閃記憶體裝置。在該替代實 施例中’所有的複合式記憶體裝置遵循相同的全域格式， 但是每一複合式記憶體裝置在其內部有其被設計成將該全 域格式的記憶體控制信號轉換爲對應於NOR快閃記憶體 裝置或NAND快閃記憶體裝置的本地格式記憶體控制信號 之橋接裝置200。 在其他實施例中’單一的複合式記憶體裝置可具有不 同類型的分1式sS憶體裝置。例如，單一'的複合式記憶體 裝置可包含兩個非同步NAND快閃記憶體裝置以及兩個 N〇R快閃記憶體裝置。該“混合式，，或“異質，，複合式記 憶體裝置可遵循前文所述之相同全域格式，但是該異質複 201032053 合式記憶體裝置在其內部之橋接裝置可被設計成將該全域 格式的記憶體控制信號轉換爲對應於NAND快閃記憶體裝 置或NOR快閃記憶體裝置之本地格式的記憶體控制信號 〇 該橋接裝置可包含N AND快閃記憶體裝置及NOR快 閃記憶體裝置中之每一快閃記憶體裝置的一專用的格式轉 換器，且可由前文所述之該全域命令中提供的位址資訊選 φ 擇專用的格式轉換器。如前文中參照第3B圖所述，位址 標頭 1 1 4包含系統層級及複合式記憶體裝置層級上使用 之定址資訊。該額外的定址資訊包含：用來選擇要執行記 憶體命令中之一運算碼的一複合式記憶體裝置之一全域裝 置位址（GD A ) 116、以及用來選擇要執行該運算碼該被 選擇的複合式記憶體裝置中的一特定分立式裝置之一本地 裝置位址（LD A ) 118。該橋接裝置可具有一選擇器，該 選擇器可將LD A 118用來決定應將該全域命令傳送到該 • 等兩個格式轉換器中之哪一格式轉換器。 前文所述之複合式記憶體裝置的實施例示出如何可將 具有第二種不同格式的全域記憶體控制信號用來控制係回 應第一種格式的記憶體控制信號之分立式記憶體裝置。根 據一替代實施例，可將橋接裝置200設計成：接收具有一 種格式的全域記憶體控制信號，以便將具有相同格式的本 地記憶體控制信號提供給分立式記憶體裝置。換言之，該 複合式記憶體裝置之組態被設定成接收被用來控制分立式 記憶體裝置之記憶體控制信號。此種組態可讓多個分立式 -37- 201032053 記億體裝置分別被用來作爲以獨立於該複合式記憶體裝置 中之其他分立式記憶體裝置之方式操作之記憶體區（ memory bank)。因此，每一分立式記億體裝置可自橋接 裝置2 00接收其命令，且繼續以實質上相互平行之方式執 行各操作。此種方式也被稱爲同時操作。因而簡化了橋接 裝置2 00之設計，這是因爲不需要任何命令轉換電路。 前文所述之實施例例示了 一複合式記憶體裝置中之各 分立式記憶體裝置如何可回應一不同的命令格式。係經由 將被接收的全域格式轉換爲與分立式記憶體裝置相容的原 生命令格式之橋接裝置而達到上述之目的。例如，可將一 序列同步命令格式轉換爲一非同步N AND快閃記億體格式 。該等實施例不限於這兩種格式，這是因爲任何對的命令 格式都可被相互轉換。 不論所使用的格式爲何，根據至少某些實施例的該複 合式記憶體裝置之一優點在於：可在能夠提供顯著高於每 一複合式記憶體裝置內的分立式記憶體裝置的資料傳輸率 之一資料傳輸率之一頻率下操作該複合式記憶體裝置。使 用諸如第3A圖所示之複合式記憶體裝置時，如果每一分 立式記憶體裝置1〇4是一傳統的非同步N AND快閃記憶體 裝置，則該分立式記憶體裝置的每一接腳之最高資料速率 是大約40 Mbps (每秒40百萬位元）。然而，可將與一 時脈同步之方式接收至少一資料流之橋接裝置102的組態 設定成在166 MHz之頻率下工作，因而得到每一接腳至 少爲3 3 3 Mbps之資料速率。視被用來製造橋接裝置1〇2 201032053 之製程技術而定，該工作頻率可以是200 MHz或更高， 以便實現甚至更高的每一接腳之資料速率。因此，在將第 5圖所示之記憶體系統300用來儲存資料之一較大系統中 - ，可得到高速的操作。一種例示應用是將記憶體系統3 00 _ 用來作爲需要有高效能及大儲存容量的運算系統或其他應 用中之大量儲存媒體。 雖然分立式記億體裝置與橋接裝置間之資料速率不匹 φ 配可能是顯著的，但是所示之橋接裝置102的實施例補償 了任何程度的不匹配。根據一些實施例，橋接裝置102在 —頁面讀取操作期間自對應的複合式記憶體裝置100之一 被選擇的分立式記憶體裝置104預先提取一預定量的頁面 讀取資料，並將該頁面讀取資料儲存到被實施爲諸如記憶 體之一虛擬頁面緩衝器。係在分立式記憶體裝置104之最 大資料速率下將該頁面讀取資料傳輸到橋接裝置102。一 旦該預定量的頁面讀取資料被儲存在橋接裝置1〇2之後， • 即可在其最大資料速率下沒有限速地輸出該頁面讀取資料 。對於複合式記憶體裝置100之頁面程式化或寫入操作而 言，橋接裝置102在其最大資料速率下接收頁面程式化資 料，並將該頁面程式化資料儲存在該虛擬頁面緩衝器。橋 接裝置102然後在被選擇的分立式記億體裝置104之最大 資料速率下將該被儲存的程式化資料傳輸到該分立式記憶 體裝置104。可在該分立式記憶體裝置的技術規格文件中 標準化或槪述自該分立式記憶體裝置讀取資料或將資料程 式化到該分立式記憶體裝置之最大資料速率。 -39- 201032053 第6圖是根據一實施例的一複合式記憶體裝置5〇〇之 一方塊圖’圖中示出四個NAND快閃記憶體裝置的頁面緩 衝器與一橋接裝置的虛擬頁面緩衝器間之關係。雖然該例 子示出四個NAND快閃記憶體裝置，但是可使用任何數目 之NAND快閃記憶體裝置。複合式記憶體裝置5〇〇類似於 第3A圖所不之複合式記憶體裝置1〇〇，且包含第6圖所 示實施例中之四個NAND快閃記憶體裝置502、以及—橋 接裝置504。係將橋接裝置504示爲一被簡化的第4圖所 示之橋接裝置200，其中只示出資料格式轉換器21〇之記 億體。第6圖中省略了橋接裝置200之其他組件，以便簡 化該示意圖。如將於下文中說明的，記憶體506在邏輯上 被組織成對應於該等四個NAND快閃記億體裝置5〇2中之 每一 NAND快閃記憶體裝置的頁面緩衝器之—些群組。 每一 NAND快閃記憶體裝置502具有被組織爲分別被 標示爲“記憶體面0 ”及“記憶體面1 ”的兩個記憶體面5 0 8 及5 1 0之一記憶體陣列◊雖然圖中未示出，但是一些列電 路驅動經由記億體面508及510中之每一記憶體面而水平 地延伸之一些字線，且可包含行存取及感測電路之頁面緩 衝器512及514被連接到經由記憶體面508及510中之每 一記憶體面而垂直地延伸之一些位元線。這些電路之用途 及功能是熟悉此項技術者習知的。在任何讀取或寫入操作 中，跨越記憶體面5 0 8及510而驅動一邏輯字線，此即意 指：一列位址驅動記憶體面508及510中之相同的實體字 線。在一讀取操作中，感測被連接到該被選擇的邏輯字線 -40- 201032053 的記憶單元中儲存之資料’並將該資料儲存在頁面緩衝器 512及514中。同樣地，將寫入資料儲存在頁面緩衝器 5 1 2及5 1 4中，以便將該寫入資料程式化到被連接到該被 選擇的邏輯字線之記憶單元。 橋接裝置5 04之虛擬頁面緩衝器記憶體506被分成一 些邏輯或實體子記憶體516，每一子記憶體具有與一頁面 緩衝器512或514的儲存容量相同之儲存容量。在一替代 赢 實施例中，爲了節省橋接裝置504上之晶粒面積，虛擬頁 面緩衝器記憶體506可能只有每一 NAND快閃記憶體裝置 5 02上的頁面緩衝器512及514的總和容量之一部分的容 量。邏輯子記憶體可以是一實體記憶體區塊中之一被分配 的位址空間，而實體子記憶體則是具有一固定的位址空間 之一確實形成之記憶體。該等子記憶體516被分組成一些 被標示爲Bank 0至Bank 3之一些記憶體區518，其中一記 憶體區5 1 8之該等子記憶體5 1 6只與一 NAND快閃記憶體 φ 裝置502的該等頁面緩衝器相關聯。換言之，一記憶體區 518之各子記憶體516被專用於一 N AND快閃記憶體裝置 5 02之各別頁面緩衝器512及514。在一讀取操作期間， 頁面緩衝器512及514中之讀取資料被傳輸到對應的記憶 體區518之各子記憶體516。在一程式化操作期間，—記 憶體區518的各子記憶體516中儲存的寫入資料被傳輸到 一對應的NAND快閃記憶體裝置5〇2之頁面緩衝器512及 514。請注意，NAND快閃記憶體裝置502可具有一單一 記憶體面或兩個以上的記憶體面，且每一記憶體面具有對 -41 - 201032053 應的頁面緩衝器。因此，記憶體506將被相應地組織成具 有被連接到每一頁面緩衝器之子記憶體。 第6圖所示之該例子設有一些具有總共8 KB的頁面 緩衝器空間之NAND快閃記憶體裝置5 02，其中該8 KB 的頁面緩衝器空間被組織爲兩個獨立的4KB頁面緩衝器 。每一獨立的4KB頁面緩衝器被耦合到諸如記憶體面508 或記憶體面510等的一各別記憶體面之位元線。熟悉此項 技術者應可了解：當NAND快閃記憶體裝置的整體容量增 加時，頁面緩衝器之大小已逐漸地增加，因而未來的 NAND快閃記憶體裝置可能有甚至更大的頁面緩衝器。較 大的頁面緩衝器可容許較快速的整體讀取及程式操作，這 是因爲如熟悉此項技術者所習知的：NAND快閃記憶體裝 置之核心讀取及程式時間是實質上固定的，且與頁面緩衝 器之大小無關。與具有一半大小的頁面緩衝器比較時，較 大的頁面緩衝器在需要用來擷取被儲存在記憶體陣列的一 不同列的另一頁面的資料之另一核心讀取操作之前，能夠 較在較恆定的速度下叢訊式讀取兩倍的讀取資料。同樣地 ，在需要將另一頁面的寫入資料載入頁面緩衝器之前，可 在相同的時間中將兩倍的寫入資料程式化到記憶體陣列。 因此，較大的頁面緩衝器適用於音樂或視訊資料的大小可 能有數個頁面之多媒體應用。 在第6圖所示之複合式記憶體裝置500中，總核心頁 面讀取時間包含被稱爲Tr之NAND快閃記憶體裝置核心 頁面讀取時間加上一傳輸時間Ttr。該傳輸時間Ttr是該 201032053 NAND快閃記憶體裝置輸出或讀出頁面緩衝器5 1 2及5 1 4 的內容而使該等內容可被寫到記憶體區518之對應的子記 憶體5 1 6所需之時間。總核心頁面程式化時間包含一程式 . 化傳輸時間Ttp加上該NAND快閃記憶體裝置之核心頁面 程式化時間Tprog。一般而言，在相同的資料量下，Ttp 與Ttr是相同的，這是因爲橋接裝置5 04與NAND快閃記 憶體裝置502間之匯流排雙向是在相同的速度下操作。該 φ 程式化傳輸時間Ttp是橋接裝置504輸出或讀出一記憶體 區518的子記憶體516之內容而使該等內容在一程式化操 作之前可被載入一 NAND快閃記憶體裝置5〇2的對應的頁 面緩衝器512及514所需之時間。對於多媒體應用而言， 可將資料儲存在不同的NAND快閃記憶體裝置，且同時操 作該等不同的NAND快閃記憶體裝置，以便橋接裝置504 正在輸出對應於另一 NAND快閃記憶體裝置5〇2的資料時 ，遮蔽一 N AND快閃記憶體裝置之核心操作。例如，在自 馨一記憶體區518以叢訊方式讀出資料時，—核心頁面讀取 操作可能已在進行，以便將來自另一N AND快閃記憶體裝 置5 02之資料載入另一記憶體區518之子記憶體516。 可能有檔案大小係小於一 NAND快閃記憶體裝置頁面 緩衝器的一整頁面大小之應用。這些檔案包括通常被用於 個人電腦桌面應用程式（desktop application)之文字槍 及其他類似類型的資料檔案。使用者通常將這些檔案複製 到通常使用N AND快閃記憶體之通用序列匯流排（u S B ) 非揮發性儲存碟。另一新興的應用是固態硬碟（SSD)， -43- 201032053 此種SSD可取代硬碟機（HDD )，但是將NAND快閃記 憶體或其他的非揮發性記憶體用來儲存資料。除了下文所 述之差異，複合式記憶體裝置的讀取及程式化序列係與前 文所述者相同。本例子假定··所需的資料係小於一整頁面 大小，且係連同其他的資料而被儲存在一頁面中。對於一 讀取操作而言，在所有的頁面緩衝器資料已自一被選擇的 NAND快閃記憶體裝置502之頁面緩衝器512及514被傳 輸到一對應的子記憶體5 1 6之後，一行位址被用來界定記 憶體區518的子記憶體516中儲存的所需資料之第一及最 後位元的位置。然後，只自橋接裝置504之子記憶體5 16 讀出第一、最後、及中間的資料位元。 這些情況中之傳輸時間Ttr可能因其顯著地影響到該 複合式記憶體裝置的總核心讀取時間而無法被某些應用所 接受。這些應用包括應儘快地執行讀取操作之SSD。雖然 NAND快閃記憶體裝置之核心讀取時間Tr對任何頁面緩 衝器大小都保持不變時，但是將整個內容傳輸到子記憶體 5 1 6之傳輸時間Ttr係直接取決於頁面緩衝器大小。 根據本發明之一實施例，可將記憶體區5 1 8的子記憶 體5 1 6之組態設定成具有被稱爲虛擬頁面大小且係小於該 複合式記憶體裝置的一 N AND快閃記憶體裝置的頁面緩衝 器的最大實體大小之一有效頁面大小，而將該複合式記憶 體裝置之傳輸時間Ttr最小化。根據一特定記憶體區5 1 8 之該虛擬頁面大小組態，橋接裝置504發出頁面讀取命令 ，其中只有對應於頁面緩衝器中儲存的虛擬頁面大小的一 -44- 201032053 區段之資料被傳輸到對應的子記憶體5 1 6。頁面緩衝器的 該區段被稱爲頁面區段。 第7A圖之流程圖以及第7B至7D圖示出根據本發明 . 的一實施例而如何自諸如一快閃記憶體裝置等的一分立式 記憶體裝置讀取對應於一被設定的虛擬頁面大小之資料。 第7B至7D圖示出一複合式記憶體裝置700，該複合式記 憶體裝置7 00具有一被完整示出的第一 N AND快閃記憶體 φ 裝置702、一第二NAND快閃記憶體裝置704的一部分、 以及橋接裝置7 06的一部分。該例子之該等NAND快閃記 憶體裝置具有一單一記憶體面708，該記憶體面708具有 被連接到一單一頁面緩衝器710之一些位元線。橋接裝置 7〇6之該所示部分包含一第一子記憶體712、一第二子記 憶體714、以及一橋接裝置輸入/輸出介面716。第一子記 憶體712對應於與第一 NAND快閃記憶體裝置702相關 聯的一第一記憶體區，而第二子記憶體714對應於與第二 • NAND快閃記憶體裝置704相關聯的一第二記憶體區。爲 了解說本例子中之一讀取操作，假定：將要存取第一 NAND快閃記憶體裝置702的資料，且已將第一記憶體區 (第一子記憶體7 1 2 )的虛擬頁面大小設定成小於頁面緩 衝器710之最大實體大小。在本例子之說明中，第一及第 二子記憶體712及714被稱爲虛擬頁面緩衝器。 下文中將參照第7B至7D圖而說明第7A圖所示之方 法。在第7A圖所示之方法中，假定：將選擇複合式記憶 體裝置的一分立式記憶體裝置，以便自該分立式記憶體裝 -45- 201032053 置讀取資料。進一步假定已將該被選擇的分立式記憶體裝 置之組態設定成具有一特定的虛擬頁面大小組態。該方法 開始於步驟600，此時該橋接裝置接收一全域頁面讀取命 令，以便自該被選擇的分立式記億體裝置之一實體頁面（ Physical Page;簡稱PP)讀取一特定虛擬頁面（Virtual Page;簡稱VP)之資料。在第7B圖中，假定：橋接裝置 706已接收對應於該全域頁面讀取命令之全域記憶體控制 信號，以便存取第~ N AND快閃記憶體裝置702中儲存的 資料。在步驟602中，如果該現行的讀取操作被導向不同 於對被定址的記憶體區的先前全域頁面讀取命令之一新實 體頁面，則本方法繼續進入步驟604。在本例子中假定該 現行的讀取操作被導向一新實體頁面。在步驟604中，該 橋接裝置清除其虛擬頁面緩衝器712，該清除步驟可包含 下列步驟：將該等虛擬頁面緩衝器的所有狀態設定爲邏輯 “1”或“〇”位準，或者只須將該虛擬頁面緩衝器之各區段 標示爲“空的”。該橋接裝置然後將一本地頁面讀取命令編 碼且提供給NAND快閃記憶體裝置702。NAND快閃記憶 體裝置702在PP = A上接收該本地頁面讀取命令，並開始 內部核心讀取操作。NAND快閃記憶體裝置7〇2回應對應 於該本地頁面讀取命令之本地記憶體控制信號，而啓動被 該等本地記憶體控制信號中之位址資訊選擇的一列或字線 718 ° 在步驟606中，此時該橋接裝置等候NAND快閃記憶 體裝置702將PP = A上之資料載入其頁面緩衝器的指定內 201032053 部核心讀取時間Tr。現在將參照第7C圖而說明Nand快 閃記億體裝置702在Tr期間之活動。當字線718被啓動 或被驅動到可存取被連接到該字線的各記憶單元的儲存資 料之—有效電壓位準時，頁面緩衝器710內之感測電路感 測到被連接到每一被存取的記憶單元的位元線上之電流或 電壓。因此’將該等被存取的記憶單元之資料狀態儲存在 頁面緩衝器710。繼續進入步驟608，一旦經過了該核心 φ 讀取時間Tr2後’該橋接裝置將一本地叢訊資料讀取命 令發出到NAND快閃記憶體裝置7〇2。如前文所述，可回 應該本地叢訊資料讀取命令而將頁面緩衝器710之整個內 容提供給橋接裝置706。根據本發明之實施例，當設定了 小於實體頁面大小之虛擬頁面大小時，將頁面緩衝器710 的一區段之內容提供給橋接裝置706。在本例子中，假定 已在橋接裝置7 06中設定了一虛擬頁面大小。因此，在步 驟610中’該分立式記憶體裝置將對應於VP = X的—行位 Φ 址範圔中儲存的資料輸出到該橋接裝置，而該橋接裝置將 該資料儲存到其虛擬頁面緩衝器712。如第7D圖所示， NAND快閃記憶體裝置702回應該本地叢訊資料讀取命令 ’而將對應於頁面緩衝器710的一特定位元位置範圍內儲 存的一虛擬頁面VP = X之一頁面區段的資料輸出到橋接裝 置706之虛擬頁面緩衝器712。係在高達NAND快閃記憶 體裝置702的最大額定速度或資料速率下執行該資料輸出 程序。 在步驟610中，該橋接裝置也設定一 READY旗標， -47 - 201032053 以便向該主機系統或記憶體控制器指示：現在可讀出該等 虛擬頁面緩衝器中儲存的資料。回到步驟602，如果該現 行的讀取操作被導向與先前讀取操作相同之實體頁面（亦 即’ PP = A ) ’則本方法調到步驟608，此時該橋接裝置將 一叢訊資料讀取命令發出到該分立式記憶體裝置。於回應 時’該分立式記憶體裝置如第7E圖所示而輸出VP = Y。 在該後續的讀取操作中，不需要任何分立式記憶體裝置核 心讀取操作，這是因爲該分立式記憶體裝置的頁面緩衝器 業已儲存了其中包括對應於VP = X及VP = Y的資料之 PP = A的整個資料內容。在此種情形中，該分立式記憶體 裝置只須輸出對應於VP = Y的一行位址範圍中儲存的頁面 區段資料，且該頁面區段資料於步驟610中被接收且儲存 在該橋接裝置之虛擬頁面緩衝器。該記憶體控制器可回應 該被設定的READY旗標，而發出一全域叢訊資料讀取命 令’以便輸出該虛擬頁面緩衝器中儲存的資料。該第二頁 面讀取操作的頁面讀取時間將是較短的，這是因爲無需任 何核心讀取時間Tr，只需要傳輸時間Ttr。 在前文所述之該讀取方法實施例中，可循序地進行對 來自PP = A的VP = X及VP = Y之讀取。尤其係針對自該複 合式記憶體裝置讀出VP = X而執行步驟600至610，且繼 續針對讀取VP=Y而執行只涉及步驟600、602、608、及 61〇之另一讀取操作。根據第7A圖所示的該讀取方法之 一替代實施例，可在該第一叢訊資料讀取命令之前先發出 對VP = Y之該第二頁面讀取命令。在此種方式下，可在自 201032053 該橋接裝置輸出對應於VP = X的資料時，同時進行該分立 式記憶體裝置與該橋接晶片間之對應於νρ = γ的資料之傳 輸。 . 在所述之本例子中，一旦NAND快閃記憶體裝置702 經由一準備好/忙碌中信號而將來自被選擇的列7 1 8之讀 取資料已被儲存在頁面緩衝器710之訊息回報或通知橋接 裝置706之後，橋接裝置706自動地提供其中包括對應於 φ 該特定位元位置範圍的行位址之一叢訊讀取命令。係根據 虛擬頁面緩衝器712的被設定之虛擬頁面大小而決定該等 行位址。然後回應一全域叢訊資料讀取命令，而最好是在 一較高的速度或資料速率下經由複合式記憶體裝置700之 輸出資料埠以及橋接裝置輸入/輸出介面716而輸出虛擬 頁面緩衝器712中儲存的資料。 因此，可得知：藉由將第一子記憶體712的虛擬頁面 大小設定成小於頁面緩衝器710的最大實體大小，即可只 # 將頁面緩衝器710的一對應大小的頁面區段之資料輸出到 第一子記憶體712。該頁面區段包含該特定的位元位置範 圍，且可由一行位址定址到該等位元位置中之每一位元位 置。如將於下文中說明的，該頁面區段是可定址的。因此 ’與將頁面緩衝器710的所有資料傳輸到第一子記憶體 7 1 2之情況相比時，可顯著地減少nAND快閃記憶體裝置 7 02自頁面緩衝器710輸出該頁面區段的資料之傳輸時間 Ttr 〇 上述的例子示出如何可將傳輸時間Ttr最小化。在寫 -49- 201032053 入操作期間，若將虛擬頁面大小設定成小於頁面緩衝器 7 1 0的最大實體大小，則亦可提供相同的效能優勢。 現在將說明根據本發明的一實施例而將資料寫到一複 合式記憶體裝置之方法。一般而言，第7B至7E圖所示 之該序列將被有效地顛倒。在第8圖所示之方法中，假定 :選擇了該複合式記億體裝置之一特定的分立式記憶體裝 置，以便將資料寫到該分立式記億體裝置。進一步假定已 將該分立式記憶體裝置之組態設定成具有一特定的虛擬頁 面大小組態。最後也假定：先前已由針對一第一虛擬頁面 的一全域叢訊資料載入開始命令以及或有接續的針對第二 及後續虛擬頁面之一或多個全域叢訊資料載入命令將一或 多個虛擬頁面中之資料載入了橋接裝置706之虛擬頁面緩 衝器712。、以此種方式被存取的該一或多個虛擬頁面將被 標示爲“被寫入”。該程式化方法開始於步驟800，此時該 橋接裝置接收一全域頁面程式化命令。在該例子中，資料 將被寫到PP = A，且該資料對應於VP = X及VP = Y。在本例 子中，該寫入資料具有與被預設的虛擬頁面大小匹配之一 大小。 在步驟8 02中，該橋接裝置將一叢訊資料載入開始命 令發出到分立式記憶體裝置，然後將VP = X傳輸到該分立 式記億體裝置。將該寫入資料自橋接裝置706傳輸到頁面 緩衝器710所需之時間是傳輸時間Ttr，該傳輸時間Ttr 係取決於該寫入資料之大小、以及NAND快閃記憶體裝置 702之操作速度。在時間Ttr之後，該寫入資料被儲存在 201032053 頁面緩衝器710的被稱爲一頁面區段之一些特定位元位置 內。之後在步驟8〇4，如果要寫入對應於PP = A的另一虛 擬頁面之資料，則本方法繼續進入步驟8 06，此時該橋接 • 裝置將另一叢訊資料載入命令發出到該分立式記憶體裝置 _ 。該命令將對應於諸如VP = Y等的另一虛擬頁面之資料傳 輸到該分立式記憶體裝置。在步驟806之後，本方法返回 步驟8 04。 Φ 如果PP = A中沒有要被程式化之另外的虛擬頁面，則 本方法繼續進入步驟8 08，此時該橋接裝置將一程式命令 發出到該分立式記憶體裝置。因而開始了該分立式記憶體 裝置內之核心程式化操作，以便將諸如 VP = X及（或） VP = Y至PP = A等的資料程式化到該分立式記憶體裝置。 係回應頁面緩衝器710中儲存的該寫入資料，經由啓動一 被選擇的列7 1 8以及將必要的程式化電壓施加到各位元線 ’而開始NAND快閃記憶體裝置702之該核心程式化操作 • °亦可執行作爲該核心程式化操作的一部分之程式化驗證 操作，以便保證已正確地程式化了該資料。總核心程式化 時間被稱爲Tprog。然後在步驟810中，該橋接裝置等候 核心程式化時間Tprog終止，然後設定READY旗標，用 以向該記憶體控制器指示：已完成了將VP = X及VP = Y程 式化操到PP = A之程式化操作。因此，藉由縮短寫入操作 期間之傳輸時間Ttr，而減少了該記憶體系統之總寫入時 間。 根據本發明之實施例，可將橋接裝置706的第一子記 -51 - 201032053 憶體712之組態動態地設定成具有任一預設的虛擬頁面大 小。一旦設定了子記憶體7 1 2的虛擬頁面大小之後’然後 將對應的NAND快閃記憶體裝置之頁面緩衝器710在邏輯 上再分成一些對應於該被設定的虛擬頁面大小的相等大小 之頁面區段。第9A至9D圖是根據被設定的虛擬頁面大 小而具有不同大小的頁面區段的一 N AND快閃記憶體裝置 頁面緩衝器950之示意圖。請注意，該等頁面區段代表頁 面緩衝器950中之一虛擬位址空間。在第9A至9D圖所 示之該等例子中，該NAND快閃記憶體頁面緩衝器、以及 該橋接裝置之子記憶體都有最大4K之實體大小。在第9A 圖中，該虛擬頁面大小（virtual Page size;簡稱 vps) 被設定爲最大或全4K大小’因而只有一個頁面區段952 。在第9Β圖中，VPS被設定爲2Κ，因而得到兩個2Κ頁 面區段954。在第9C圖中，VPS被設定爲1Κ，因而得到 四個1Κ頁面區段956。在第9D圖中，VPS被設定爲512 位元組，因而得到八個大小分別爲5 1 2位元組之頁面區段 958。熟悉此項技術者應可了解：甚至大小更小的VPS及 對應的頁面區段也是可能的，且頁面區段之總數係取決於 NAND快閃記億體裝置頁面緩衝器950之最大的大小。在 替代實施例中，該等NAND快閃記憶體裝置亦可具有與每 一實體頁面相關聯且可不再被細分爲該等虛擬頁面之一備 用區域。這些區域可被只保留給系統使用，且使用者無法 存取該等區域。 如前文中對該等實施例之說明，在針對讀取操作而將 -52- 201032053 資料載入該NAND快閃記憶體裝置的頁面緩衝器950之後 ’只將頁面緩衝器9 5 0之頁面區段輸出到該橋接裝置。可 將所需的資料儲存在頁面緩衝器950的一特定頁面區段。 . 因此，可以該橋接裝置的全域命令中提供之一虛擬頁面位 址定址到每一頁面區段。例如，兩個位址位元被用來選擇 第9C圖所示的四個頁面區段956中之一頁面區段956。 —旦被選擇之後，所需的資料可能不佔用頁面緩衝器95 0 φ 的該被選擇的頁面區段中之所有位元位置。因此，在一全 域叢訊讀取操作中，一虛擬行位址通常被用來選擇將要讀 出資料的該被選擇的頁面區段內之第一位元位置。下表3 槪述根據第9A至9D圖所示之該等例示頁面區段之一些 例示定址體系。 表 3 虛擬頁面 大小組態 頁面區段 之數目 定址到頁面區段 之位元（VPA) 定址到每一頁面區段中之 位元位置之位元（VCA) 4096B 1 <frrr 無 12 2048B 2 1 11 1024B 4 2 10 512B 8 3 9
表3中係以舉例方式示出一些例示的定址體系，但是 熟悉此項技術者應可了解：可根據N AND快閃記憶體裝置 的頁面緩衝器之大小而使用不同的定址體系。如表3所示 ，每一定址體系包含用來定址到兩個或更多個頁面區段的 第一數目之位元、以及用來定址到該被選擇的頁面區段中 -53- 201032053 的一行的第二數目之位元。該第一數目之位元被稱爲虛擬 頁面位址（Virtual Page Address;簡稱VPA)，且該第二 數目之位元被稱爲虛擬行位址（Virtual Column Address ;簡稱VCA)。該虛擬頁面位址及該虛擬行位址全體地 被稱爲虛擬位址。 在本發明之實施例中，向複合式記憶體裝置要求讀取 資料且將寫入資料提供給複合式記憶體裝置之該記憶體控 制器或其他主機系統知道該橋接裝置的每一子記憶體或子 記憶體的每一記憶體區之VPS組態。因此，在用來存取 複合式記憶體裝置中之一特定NAND快閃記憶體裝置的一 對應之定址體系下，於對該複合式記憶體裝置的全域命令 中提供的用來讀取該N AND快閃記憶體裝置的頁面緩衝器 之一對應的頁面區段之一虛擬位址。因此，該全域命令中 提供的該虛擬位址被映射到該NAND快閃記憶體裝置可使 用的實體位址，因而可將一頁面區段的資料載入到該 NAND快閃記億體裝置之頁面緩衝器或，自該頁面緩衝器 讀出一頁面區段的資料。 第10圖是該橋接裝置之組態被設定成要回應的一例 示命令組之一表。如第1 0圖左方行標題“操作”所示， 可執行諸如前文中參照第7A圖及第8圖的流程圖中所述 之頁面讀取、叢訊資料讀取、叢訊資料載入、以及頁面程 式化操作等的許多不同的操作。該“操作”行的右方各 行示出每一對應的操作中包含的資料之類型。對於所有的 操作而言，該橋接裝置接收的第一位元組是一裝置位址 -54- 201032053 DA，且接續的第二位元組是對應於該操作之十六進位的 運算碼。後續的位元組是列位址（Row Address;簡稱RA )、行位址（Column Address ;簡稱C A ) '讀取或寫入 . 資料、以及虛擬頁面位址（VPA)資訊。第1 1圖是第1〇 圖所示之該等命令中可提供的命令、裝置位址的列位址及 行位址、運算碼、讀取位址、以及行位址的位元之一例示 詳細映射之一表。在該例子中，區塊位址（Block Address φ :簡稱BA)位元是運算碼位元組的一部分，且連同該命 令的列位址或行位址部分而提供了虛擬頁面位址（VP A ) 位元。在本發明之實施例中，用於其中包含一橋接裝置及 多個NAND快閃記憶體裝置的複合式裝置之第1 0圖所示 之該命令組相同於具有一高速序列介面的一單片式NAND 快閃記憶體裝置所需的命令組。此種方式可使複合式及單 片式裝置易於共存於相同的系統內。 要注意的是寫入裝置組態暫存器命令，其中一組態暫 存器被寫入，以便設定讀取及寫入虛擬頁面大小。如果該 橋接裝置包含四個虛擬頁面緩衝器，且每一虛擬頁面緩衝 器與一分立式記憶體裝置匹配，則可將每一虛擬頁面緩衝 器之組態獨立地設定成具有一不同的虛擬頁面大小。此種 方式可讓使用者針對任何對應的NAND快閃記憶體裝置而 設定虛擬頁面大小。第12圖是對應於不同的虛擬頁面大 小的該組態暫存器的例示位元狀態之一表。在本發明之實 施例中，讀取及寫入操作之虛擬頁面大小可以是相同的或 不同的。藉由將所需的位元組合合倂到一單一位元組，該 -55- 201032053 位元組即足以設定對應於一 NAND快閃記憶體裝置的讀取 及寫入操作之虛擬頁面大小。這些位元被稱爲VPS組態 碼。如果讀取及寫入操作之虛擬頁面大小是相同的，則四 位元的VPS組態碼即已足夠。因爲已選擇將四個位元用 來設定虛擬頁面大小，所以1 6個虛擬頁面大小之組態是 可能的。因此，該4位元碼可適應大於42 2 4B之進一步的 虛擬頁面大小。 雖然第4圖大致示出了橋接裝置200之各功能方塊， 但是第13圖示出根據一實施例的橋接裝置200之更詳細 的方塊圖。橋接裝置1〇〇〇包含對應於第4圖的橋接裝置 2 00所示的四個主要功能方塊之四個主要功能方塊。這些 功能方塊是橋接裝置輸入/輸出介面1〇〇2、記憶體裝置介 面1 004、命令格式轉換器1 006、以及資料格式轉換器 1 008。這些方塊分別具有對應於第4圖所示之方塊202、 2 04、208、及210之功能。第13圖所示之實施例適用於 複合式記億體裝置包含傳統的N AND快閃記憶體裝置之例 子，且該複合式記憶體裝置本身之組態被設定成具有對應 於第2B圖所示的序列介面快閃記憶體裝置之一序列介面 。下文將詳細說明方塊10 02、10 04、1006、及1008。 橋接裝置輸入/輸出介面1〇〇2接收具有一格式之全域 記憶體控制信號，並將被接收的全域記憶體控制信號以及 來自分立式記憶體裝置之讀取資料傳送到後續的複合式記 憶體裝置。在本例子中，這些全域記憶體控制信號相同於 表2所述的第2B圖所示之該等被識別的記憶體控制信號 -56- 201032053 。參照使用本例子之第4圖，全域命令glbcmd_in包含 全域記億體控制信號CSI、DSI、及D[j]，且被傳送的全 域命令GLBCMD_OUT包含分別被稱爲CSO、DSO、及 • Q[j]的該等全域記憶體控制信號CSI、DSI、及D[j]之回 波信號。這些記憶體控制信號提供了諸如第1 〇圖所示的 那些全域命令之全域命令。前文所述之該等全域記億體控 制信號CSI、DSI、及D[j]被視爲全域命令，這是因爲該 φ 等全域記憶體控制信號是使橋接裝置1 〇〇〇能夠執行操作 所必要的。
橋接裝置輸入/輸出介面1002具有用來接收上表2中 示出的信號之輸入及輸出埠。該方塊包含：習知的輸入緩 衝電路；輸出緩衝電路；驅動器；以及控制邏輯，用以控 制該等輸入及輸出緩衝電路，並將必須的控制信號傳送到 命令格式轉換器1006，且將不同類型的資料傳送進出資 料格式轉換器1 008。這些類型的資料包括（但不限於） φ 諸如位址資料、讀取資料、程式化或寫入資料、以及組態 資料。在輸入埠D[j]上接收的且在輸出埠Q[j]上提供的資 料可以是單倍資料速率（Single Data Rate;簡稱SDR) 或雙倍資料速率（Double Data Rate ;簡稱DDR)格式。 熟悉此項技術者應可了解：係在時脈的每一上升緣或下降 緣上鎖存SDR資料，而係在時脈的上升緣及下降緣上鎖 存DDR資料。因此，該等輸入及輸出緩衝器包含適當的 SDR或DDR鎖存電路。請注意，橋接裝置輸入/輸出介面 1002包含一控制信號流通路徑，用以將接收控制信號CSI -57- 201032053 及DSI之輸入埠耦合到提供回波信號CS0及DSO之對應 的輸出埠。同樣地，一資料信號流通路徑將接收輸入資料 流D [j ]之輸入埠耦合到提供輸出資料流q [j ]之對應的輸出 埠。該等輸出資料流可以是在D [j ]上接收的該等輸入資料 流、或自被連接到橋接裝置1 000的一分立式記憶體裝置 提供之讀取資料。 在本例子中’橋接裝置1 000以平行於記億體系統中 的其他橋接裝置之方式接收差動時脈CK及CK#。差動時 脈CK及CK#也可以是自諸如第5圖所示記憶體控制器 302等的記憶體控制器提供且經由各別的橋接裝置自—複 合式記憶體裝置序列地傳送到另一複合式記憶體裝置之來 源同步時脈信號。在該組態中，橋接裝置1 00 0包含一時 脈流通路徑，用以將在輸入埠上接收的差動時脈CK及 CK#耦合到對應的輸出埠（圖中未示出）。共同擁有的美 國專利申請案公告 20090039927 “CLOCK MODE DETERMINATION IN A MEMORY SYSTEM” 揭示 了使串 連記憶體裝置能夠在平行或來源同步時脈下操作之電路， 本發明引用該專利申請案以供參照。因此，可將美國專利 申請案公告2009003 9927所揭示之該等技術同樣地應用於 橋接裝置1000。 記憶體裝置介面1004提供遵循與該等分立式記憶體 裝置相容的原生或本地格式之本地記憶體控制信號。該格 式可不同於該等全域記憶體控制信號之格式。在本例子中 ’記憶體裝置介面1004具有一些組的本地記憶體控制信 201032053 號，用以控制對應數目之傳統的NAND快閃記憶體裝置’ 其中每一組的本地記憶體控制信號包含上表1中示出之該 等信號。在該例子中，請參閱第4圖，每一組的本地記憶 . 體控制信號將一本地命令LCCMD提供給該複合式記憶體 裝置中之一對應的NAND快閃記憶體裝置。因此，如果該 複合式記憶體裝置中有k個NAND快閃記億體裝置，則有 k組的本地命令LCCMD或通道。在第13圖中，兩個整組 φ 之本地記憶體控制信號被標示爲LCCMD-1及LCCMD-2， 且最後的整組之本地記億體控制信號只被示爲一輸出埠 LCCMD-k。這些本地記億體控制信號具有與該等NAND 快閃記憶體裝置相容之正確的順序、邏輯狀態、及時序， 因而該等本地記憶體控制信號將執行在該本地命令中被編 碼的操作。 記憶體裝置介面1004具有用來提供上表1中示出的 該等本地記憶體控制信號之一些輸出埠、以及用來提供寫 φ 入資料並接收讀取資料之一些雙向資料埠I/〇[i]。雖然第 13圖中未示出，但是記憶體裝置介面1〇〇4自每一NAND 快閃記憶體裝置接收一準備好/忙碌中信號R/B#。邏輯及 運算碼轉換器方塊1014將該狀態信號用來決定何時完成 了對應的NAND快閃記憶體裝置的程式、抹除、及讀取操 作中之任一操作。該方塊包含：習知的輸入緩衝電路；輸 出緩衝電路；驅動器；以及控制邏輯，用以控制該等輸入 及輸出緩衝電路，並將不同類型的資料傳送進出資料格式 轉換器1008。這些類型的資料包括（但不限於）諸如位 -59- 201032053 址資料、讀取資料、程式化或寫入資料、以及組態資料。 命令格式轉換器1006包含至少一運算碼暫存器1010 、一全域裝置位址（GDA)暫存器1012、以及一運算碼 轉換器方塊1014。資料格式轉換器1008包含一記憶體 1016、用於記憶體1016之一時序控制電路1018、一位址 暫存器1 020、一虛擬頁面大小（VPS )組態設定電路 1 022、資料輸入路徑電路1024、以及資料輸出路徑電路 1 026。首先將詳細說明命令格式轉換器1006。記憶體 1016被用來作爲前文所述之虛擬頁面緩衝器。 命令格式轉換器1 006接收對應於一全域命令之全域 記憶體控制信號，並執行兩種主要功能。第一種主要功能 是運算碼轉換功能，用以將該全域命令之運算碼解碼，並 在用來代表該全域命令指定的相同操作之一本地命令中提 供本地記憶體控制信號。係由內部轉換邏輯（圖中未示出 )執行該運算碼轉換功能。例如，如果該全域命令是自一 特定位址位置讀取資料之一要求，則所產生之被轉換的本 地記憶體控制信號將對應於對一被選擇的N AND快閃記憶 體裝置之一讀取操作。第二種主要功能是一橋接裝置控制 功能，用以回應該全域命令而產生用來控制橋接裝置 1000的其他電路之內部控制信號。被預先程式化成回應 所有的有效全域命令之一內部狀態機（圖中未示出）提供 該橋接裝置控制功能。此種轉換邏輯及狀態機邏輯是熟悉 此項技術者所習知的。 GDA暫存器1012儲存被稱爲全域裝置位址之預定及 201032053 被指定之複合式記憶體裝置位址。該全域裝置位址可讓記 憶體控制器選擇記憶體系統中的複數個複合式記憶體裝置 中之一複合式記憶體裝置，以便執行該記憶體控制器發出 . 之全域命令。換言之，只有在複合式記憶體裝置被選擇時 ，該複合式記憶體裝置才執行上述的兩種主要功能。如前 文中參照第3B圖所述的，全域命令110包含一全域裝置 位址116，用以回應全域記憶體控制信號（GMCS) 112而 φ 選擇一複合式記憶體裝置。在本例子中，係經由資料輸入 埠D[j]而以一或多個序列位元流之方式接收該全域命令， 其中該全域裝置位址是橋接裝置1000所接收的全域命令 110之第一部分。邏輯及運算碼轉換器方塊1014中之比 較電路（圖中未示出）將全域命令110的全域裝置位址欄 位116中之全域裝置位址與GDA暫存器1012中儲存的被 指定之全域裝置位址比較。 如果GDA暫存器1012中儲存的全域裝置位址與全域 Φ 命令110的全域裝置位址欄位116不匹配，則邏輯及運算 碼轉換器方塊1014不理會橋接裝置輸入/輸出介面1002 接收的後續全域記憶體控制信號。否則，邏輯及運算碼轉 換器方塊1014將全域命令110中之運算碼鎖存在運算碼 暫存器1010中。一旦被鎖存之後，即將該運算碼解碼， 因而執行該橋接裝置控制功能。例如，邏輯及運算碼轉換 器方塊1014內之解碼電路將該被鎖存的運算碼解碼，邏 輯及運算碼轉換器方塊1014然後控制橋接裝置輸入/輸出 介面1 002內之傳送電路，以便將全域命令110之後續位 -61 - 201032053 元導向橋接裝置1000中之其他暫存器。上述步驟是必要 的，這是因爲全域命令110可能根據將要被執行的操作而 包含不同類型的資料。換言之，邏輯及運算碼轉換器方塊 1014將根據該被解碼的運算碼而知道該全域命令的結構 ，然後該等位元才到達橋接裝置輸入/輸出介面1 002。例 如，讀取操作包含被鎖存在各別的暫存器之區塊、列、及 行位址資訊。另一方面，抹除操作不需要列及行位址，只 需要區塊位址。因此，對應的運算碼向邏輯及運算碼轉換 器方塊1014指示特定類型的位址資料將到達橋接裝置輸 入/輸出介面1 002之時間，因而該等位址資料將被傳送到 其各別的暫存器。 一旦全域命令110之所有的資料都被鎖存之後，轉換 電路隨即產生本地記憶體控制信號，該等本地記憶體控制 信號具有將被用來執行該NAND快閃記憶體裝置中之至少 一操作以便完成該全域命令指定的操作之必要的邏輯狀態 、順序、及時序。邏輯及運算碼轉換器方塊1〇〗4針對存 取該NAND快閃記憶體裝置中之特定實體位址位置的任何 操作而轉換位址暫存器1 020中儲存的位址資料，以便經 由該等I/〇[i]埠而發出，作爲該本地命令之一部分。如將 於下文中說明的，該全域命令中提供的某些位址資訊是對 應於該NAND快閃記憶體裝置的頁面緩衝器中之實體位址 空間或頁面區段之虛擬頁面位址，其中該頁面區段之組態 可被設定成具有等於或小於該頁面緩衝器的最大實體大小 之一大小。因此，邏輯及運算碼轉換器方塊1014包含可 201032053 設定組態之邏輯電路，用以根據VPS組態設定電路1022 的各暫存器中儲存的組態資料而將該全域命令中提供的這 些虛擬位址轉換爲與該N AND快閃記億體裝置相容的位址 . 。記憶體1〇16提供將要被程式化到該NAND快閃記憶體 裝置之資料。邏輯及運算碼轉換器方塊1014將全域命令 110的本地裝置位址（LD A ) 118欄位用來決定哪一 NAND快閃記憶體裝置將要接收該等被產生的本地記憶體 φ 控制信號。因此’係回應一全域命令110，而以該等被產 生的記憶體控制信號控制驅動LCCMD-1至LCCMD-k中 之任何一'組。 在本實施例中，記憶體1 Ο 1 6是一個雙埠記憶體，其 中每一卑具有一資料輸入填及一資料輸出淳。璋A具有 資料輸入埠DIN_A及資料輸出埠d〇UT_A，而埠B具有 資料輸入埠DIN_B及資料輸出埠d〇UT_B。埠A被用來 在記憶體1016與該埠被耦合到的分立式記憶體裝置之間 ## 傳輸資料。另一方面，埠B被用來在記憶體1016與橋接 裝置輸入/輸出介面1 002的D[j]及Q[j]埠之間傳輸資料 。在本實施例中，係在被稱爲記憶體時脈頻率的第一頻率 下操作埠A ’而係在被稱爲系統時脈頻率的第二頻率下操 作埠B。該記憶體時脈頻率對應於該NAND快閃記憶體裝 置之速度或資料速率，而該系統時脈頻率對應於橋接裝置 輸入/輸出介面1002之速度或資料速率。經由記憶體1016 之DOUT_A而讀出將要被程式化到該NAND快閃記憶體 裝置的資料’並將該資料提供給邏輯及運算碼轉換器方塊 -63- 201032053
1014’邏輯及運算碼轉換器方塊i〇i4然後產生與分立式 記憶體裝置相容的本地記憶體控制信號。自一分立式記憶 體裝置接收的讀取資料係在邏輯及運算碼轉換器方塊 1014的控制下經由DIN_A而被直接寫到記憶體1〇16。後 文中將說明如何使用埠B之細節。邏輯及運算碼轉換器方 塊1014包含用來控制位址的施加及解碼 '資料感測、以 及分別經由埠DOUT_A及DIN_A的資料輸出及輸入之時 序之控制邏輯。如果該等分立式記憶體裝置係在與一時脈 同步之方式下操作，則將由邏輯及運算碼轉換器方塊 1 〇 1 4提供該時脈。否則，該等分立式記億體裝置係以非 同步之方式操作，其中將狀態或旗標信號提供給該橋接裝 置，以便告知其已準備好進行次一操作。
在任一種情況中，該全域命令都指示邏輯及運算碼轉 換器方塊1 〇 1 4選擇將要經由一組本地記憶體控制信號（ LCCMD-1至LCCMD-k )而執行讀取或寫入操作之一分立 式記憶體裝置。邏輯及運算碼轉換器方塊1014將全域命 令110之本地裝置位址（LDA) 118欄位用來決定哪一 NAND快閃記憶體裝置將接收該等被產生的本地記憶體控 制信號。因此，係回應一全域命令110，而以該等被產生 的記憶體控制信號驅動LCCMD-1至LCCMD-k中之任何 一組。該全域命令進一步指示邏輯及運算碼轉換器方塊 1014執行該橋接裝置控制功能，以便控制橋接裝置1000 內用來補充該操作之任何必要的電路。例如，在寫入操作 期間，控制資料輸入路徑電路1024，以便在產生該等本 -64- 201032053 地記億體控制信號之前’先將在D[j]上接收的資料載入或 寫入記憶體1 〇 1 6。 該被鎖存之運算碼可啓用該運算碼轉換功能，以便產 . 生一本地命令中之本地記憶體控制信號。可能有一些無須 任何NAND快閃記憶體裝置操作之有效運算碼，且該等運 算碼因而被限制爲控制橋接裝置1 〇〇〇之操作。當要求對 該等NAND快閃記憶體裝置之一讀取或寫入操作時，邏輯 φ 及運算碼轉換器方塊1014控制記憶體時序及控制電路 1018，該記憶體時序及控制電路1018又根據位址暫存器 1020中儲存的位址而控制對記億體1016中之一位置的資 料寫入或讀取之時序。下文中將進一步說明這些電路之細 節。 資料格式轉換器1 008暫時地儲存自橋接裝置輸入/輸 出介面1 002接收且將要被程式化到該等NAND快閃記憶 體裝置之寫入資料，且暫時地儲存自該等NAND快閃記億 ® 體裝置接收而將要自橋接裝置輸入/輸出介面1002輸出之 讀取資料。該讀取資料及寫入資料被儲存在記憶體1016 中。記憶體1016在功能上被示出爲一單一方塊，但是亦 可在邏輯上或實體上將記憶體1016分爲一些諸如記億體 區 '記憶體面、或陣列等的分區，其中每一記憶體區、記 憶體面、或陣列係與一 NAND快閃記憶體裝置匹配。更具 體而言’每—記憶體區、記憶體面、或陣列被專用於自一 NAND快閃記憶體裝置的一頁面緩衝器接收讀取資料或將 寫入資料提供給該頁面緩衝器。記憶體1〇16可以是諸如 -65- 201032053 SRAM等的任何記憶體。因爲不同類型的記憶體可能有不 同的時序及其他協定要求，所以提供了時序控制電路 1 0 1 8 ’以便根據記憶體1 〇 1 6的設計規格而保證記憶體 1 Ο 1 6之正確操作。例如，時序控制電路丨〇〗8控制位址的 施加及解碼、資料感測、以及資料輸出及輸入之時序。可 自位址暫存器1020提供可包括列及行位址之位址，而係 經由資料輸入路徑電路1 024提供寫入資料，且係經由資 料輸出路徑電路1 02 6輸出讀取資料。 自位址暫存器1 020接收的位址被用來存取記憶體 1016中對應於該NAND快閃記憶體裝置的頁面緩衝器中 儲存的資料的虛擬位址空間之一實體位址空間。因此，時 序控制電路1018內之邏輯電路將任何虛擬頁面位址轉換 爲對應的實體位址。該邏輯電路之組態可被設定成根據 VPS組態設定電路1022的各暫存器中儲存的組態資料而 調整轉換，這是因爲虛擬位址空間的大小是可被設定的。 因此，在一實施例中，可提供一對應的虛擬頁面位址，然 後將該虛擬頁面位址轉換爲或映射爲記憶體1016中之對 應的實體位址，而自橋接裝置1〇〇〇輸出記憶體1016中儲 存的與該一或多個虛擬頁面對應之正確資料。 因爲虛擬位址可遵循前文所述之數種不同的定址體系 中之一種定址體系，所以可設定邏輯及運算碼轉換器 1014中之轉換電路以及時序控制電路1〇18中之位址解碼 電路的組態，以便保證針對存取該NAND快閃記憶體裝置 的頁面緩衝器以及記憶體1〇16中之資料而產生了正確的 -66- 201032053 對應之實體位址。因爲定址體系與被選擇的虛擬頁面大小 直接相關，所以VPS組態碼被用來設定將虛擬位址轉譯 、轉換、或映射爲對應的實體位址之位址轉換電路之組態 . 。熟悉此項技術者應可了解：可調整的邏輯功能及解碼電 路是此項技術中習知的。例如，虛擬頁面位址可具有被映 射到NAND快閃記憶體裝置頁面緩衝器的特定實體行位址 之一第一行。然後，任何虛擬行位址可被映射爲該特定實 φ 體行位址之進一步的偏移量。 根據一實施例，虛擬位址被用來選擇將要被讀出的 NAND快閃記憶體裝置頁面緩衝器的被選擇的頁面區段之 資料。對於讀取操作而言，該虛擬位址被鎖存，因而對該 頁面緩衝器以及與該讀取操作有關的對應的記憶體區之存 取係根據該虛擬位址。此種方式簡化了對複合式記億體裝 置之控制’這是因爲針對讀取操作而只提供一組位址資訊 。例如，邏輯及運算碼轉換器方塊1014將該VPS組態碼 φ 用來將虛擬頁面位址轉換爲NAND快閃記憶體裝置之對應 的位址信號。被時序控制電路1018內之該VPS組態碼設 定組態之轉換邏輯轉譯該相同之虛擬位址，以便產生該頁 面緩衝器的資料將要被儲存在其內的子記憶體之寫入位址 。相同的轉換邏輯或類似的轉換邏輯將該虛擬位址轉換爲 一讀取位址，以便讀出先前的寫入操作所儲存的資料，且 最終自該複合式記憶體裝置輸出該資料。 資料輸入路徑電路1 024自輸入埠D[j]接收輸入資料 ，且因爲係在一或多個序列位元流中接收該資料，所以包 -67- 201032053 含了用來將該等位元傳送到或分送到諸如運算碼暫存器 1010及位址暫存器1 020等的各暫存器之切換邏輯。一旦 已針對被選擇的複合式記憶體裝置而將該運算碼解碼之後 ，諸如資料暫存器或他類型的暫存器等的其他暫存器（圖 中未示出）也可接收輸入資料的位元。一旦被分送到其各 別的暫存器之後，資料格式轉換電路（圖中未示出）將在 一序列格式下接收的該資料轉換爲一平行格式。在時序控 制電路1018的控制下，將該等資料暫存器中被鎖存的寫 入資料寫到記憶體1016，以供暫時地儲存，且隨後使用 邏輯及運算碼轉換器方塊1014決定的適當命令格式將該 寫入資料輸出到一 NAND快閃記憶體裝置，以便程式化。 在記億體1016在一組本地記憶體控制信號的控制下 自該等l/0[i]埠接收到一 NAND快閃記憶體裝置的讀取資 料之後’經由 DOUT_B自記憶體1016讀出該讀取資料， 並將該讀取資料經由資料輸出路徑電路1026而提供給輸 出埠Q[j]。資料輸出路徑電路1026包含平行至序列轉換 電路（圖中未示出），用以將該等資料位元分送到將自輸 出埠Q[j]輸出的一或多個序列輸出位元流。請注意，資料 輸入路徑電路1 024包含一資料流經路徑1 028，用以將自 不同的D[j]輸入埠接收的輸入資料直接提供給資料輸出路 徑電路1026’以便在輸出埠Q[j]上輸出。因此，不論被 嵌入的全域裝置位址欄位匹配或不匹配GDA暫存器1012 中儲存的全域裝置位址，在D[j]輸入埠上接收的所有全域 命令都被傳送到Q[j]輸出埠。在第5圖所示之串連記憶體 201032053 系統中’資料流經路徑1 028保證每一複合式記憶體裝置 304都接收到記億體控制器302發出的全域命令。此外， 一複合式記憶體裝置304提供的任何讀取資料可經由任何 . 中間複合式記憶體裝置而被傳送到記憶體控制器302。 係以與系統時脈頻率同步之方式操作被用來在記憶體 1016與埠Q[j]及D[j]之間傳輸資料的所有上述電路。時 序控制電路1018尤其包含用來以與系統時脈頻率同步之 φ 方式控制位址的施加及解碼 '資料感測、以及分別經由埠 DOUT_B及DIN_B的資料輸出及輸入之時序之控制邏輯 。在某些實施例中，該系統時脈頻率可對應於橋接裝置輸 入/輸出介面1002接收的頻率CK及CK#。 下文是使用一分立式記憶體裝置是一具有用來儲存一 頁面的讀取資料或寫入資料的一頁面緩衝器的NAND快閃 記憶體裝置之一例子之橋接裝置1000的操作摘要，其中 習知一頁面是被儲存在由單一邏輯字線啓動的記憶單元中 # 之資料。例如’視記憶體陣列架構而定，該頁面緩衝器之 大小可以是2 K、4 K、或8 K位元組。在一列被啓動的一 頁面讀取操作期間’對應於該列的記憶單元之一頁面的資 料被存取、感測、且儲存在該頁面緩衝器。如果該NAND 快閃記億體裝置具有諸如i = 8位元之I/O寬度，則整個該 頁面緩衝器或該頁面緩衝器的一部分之內容係在其最大速 率下以一次8位元之方式輸出到橋接裝置1000。橋接裝 置1 〇〇〇然後將該資料寫到記憶體1 〇 1 6。一旦該資料被儲 存在記憶體1016之後，在較高的資料速率下，經由資料 -69- 201032053 輸出路徑電路1 026將對應於被傳輸到記憶體ι〇16的該頁 面緩衝器的內容之資料輸出到資料輸出埠Q[j]。可根據第 7A圖所示之方法而執行該讀取操作。 在一寫入操作中’係在介面1002的最大資料速率下 ，將自輸入埠D[j]接收的資料寫到記憶體1016。然後， 該資料的全部或一部分被自記憶體1016讀出，且在 NAND快閃記憶體裝置的原生之較慢資料速率下以一次8 位元之方式被提供給一被選擇的N AND快閃記憶體裝置。 該NAND快閃記憶體裝置將該資料儲存在其頁面緩衝器， 且隨即執行內部程式化操作，以便將該頁面緩衝器中之該 資料程式化到一被選擇的列。可執行一程式化驗證演算法 ，以便確認該等記憶單元的正確之被程式化狀態，然後接 續任何必要的後續程式化重複步驟，以便重新程式化先前 程式化重複步驟中並未被正確程式化之位元。可根據第8 圖所示之方法而執行該寫入操作。 雖然本發明揭示之實施例示出用來序列地接收及提供 資料之橋接晶片輸入/輸出介面1 002，但是替代之組態可 具有在類似於非同步NAND快閃記憶體裝置使用的在相同 時間傳輸至少一位元組的資料的格式之一平行格式下接收 及提供資料之介面1002。 如前文所述，對應於一分立式記憶體裝置的橋接裝置 之虛擬頁面緩衝器是可設定組態的。請參閱第13圖，根 據本發明的一實施例，記憶體5 06的每一記憶體區518之 組態可被獨立地設定成有其本身的虛擬頁面大小。爲了設 -70- 201032053 定該橋接裝置的記憶體區518之組態’將一全域虛擬頁面 大小設定命令提供給複合$記憶、胃# ® °可&其中包含該 複合式記憶體裝置之系統電力開啓之後’提供該命令。請 參閱第13圖所示之橋接裝置1 000 ’係在D[j]輸入埠上接 收該VPS組態設定命令’且該VPS組態設定命令包含用 於至少一子記億體區之VPS組態碼、一運算碼、以及一 全域裝置位址GDA。如前文所述’該GDA被用來選擇對 φ 該命令起作用或執行該命令之特定複合式記憶體裝置。邏 輯及運算碼轉換器方塊1014內之邏輯將該運算碼解碼’ 且橋接裝置1000內之控制電路將後續被接收的虛擬頁面 大小組態資料傳送到VPS組態設定電路1〇22內之對應的 各虛擬頁面暫存器。 第1 4圖是根據本發明的實施例的一 VP S組態設定命 令的階層之示意圖。自第14圖之右方開始，VPS組態設 定命令1100包含前文所述之全域裝置位址欄位1102、一 φ 運算碼欄位1104、以及本例子中之四個VPS資料欄位 1106、1108、1100、及1112。全域裝置位址欄位1102及 運算碼欄位1104可被稱爲標頭，係在包含多達四個VPS 資料欄位1106、1108、1100、及1112的資料酬載之前。 請參閱第13圖，該等四個VPS資料欄位之位置對應於記 憶體506的一特定記憶體區518。在應用於第13圖所示 記憶體506的第14圖所示之本例子中，VPS資料欄位 1 1〇6對應於BankO，VPS資料欄位1 108對應於Bankl， VPS資料欄位i丨10對應於Bank2，且VPS資料欄位1 1 12 -71 - 201032053 對應於Bank3。每一 VPS資料欄位包含用來代表—對應的 虛擬頁面緩衝器的大小之一組態碼。所示的VP S組態設 定命令1 1 00的該等欄位之由右到左之順序代表該等欄位 被提供給橋接裝置504之順序。係隨著記億體506的記憶 體區518之數目而直接增減VPS組態設定命令11〇〇的 VPS資料欄位之數目。例如，如果記億體506被設計成包 含八個記憶體區518，則VPS組態設定命令1100可包含 最多有八個對應的VPS資料欄位。 根據本發明的一實施例，記憶體506的該等記憶體區 518之順序是自一最低有效記憶體區至一最高有效記憶體 區。因此，在第13圖所不之例子中，BankO是最低有效 記憶體區，而Bank3是最高有效記憶體區。如將於下文中 說明的，VPS組態設定命令 1100具有遵循 BankO至 Bank3的順序之VPS資料欄位結構，以便簡化用來設定記 億體區518的組態之電路及邏輯。因此，鄰接該運算碼欄 位的第一 VPS資料欄位1 106是最低有效VPS資料欄位， 而VPS資料欄位1112是最高有效VPS資料欄位。使用該 排序體系時，可根據將要被設定組態的最高有效記億體區 518，而動態地設定VPS組態設定命令1100之大小。更 具體而言，只有對應於將被設定組態的最高有效記憶體區 5 1 8以及所有較低有效記憶體區之該等VPS資料欄位將被 包含在VPS組態設定命令1100中。 根據本發明的實施例，不論將要設定多少記憶體區之 組態，VPS組態設定命令1 1 〇〇都維持相同的結構。因此 201032053 ，任何資料欄位可具有一有效組態碼、或用來指示無須改 變對應的虛擬頁面大小之一空碼。或者，如果無須改變對 應的虛擬頁面大小，則可提供對應於現行虛擬頁面大小之 . 相同碼。 總結而言，本發明已說明了一種包含分立式記憶體裝 置以及用來控制該等分立式記憶體裝置的一橋接裝置之複 合式記憶體裝置。該橋接裝置具有對應於每一分立式記憶 φ 體裝置之一虛擬頁面緩衝器，用以儲存來自該分立式記憶 體裝置之讀取資料、或來自一外部裝置之寫入資料。該虛 擬頁面緩衝器之組態可被設定成具有多達一分立式記憶體 裝置的頁面緩衝器的最大實體大小之一大小。該頁面緩衝 器在邏輯上被分成頁面區段，其中每一頁面區段之大小對 應於該被設定組態之虛擬頁面緩衝器大小。藉由將讀取或 讀取資料儲存在該虛擬頁面緩衝器中，該分立式記億體裝 置及該外部裝置可在不同的資料速率下操作而提供或接收 Φ 資料，以便將這兩個裝置的效能最大化。 本發明所示之實施例示出了如何將虛擬頁面用於被連 接到至少一分立式記憶體裝置之一橋接裝置、以及如何設 定該橋接裝置中之各記憶體區的虛擬頁面大小。可將前文 所述之電路、命令格式、及方法用於設有一具有之組態可 被設定成適合應用要求的虛擬或邏輯大小之記憶體的任何 半導體裝置。 在前文之說明中，爲了便於解說，述及了許多細節， 以便提供對本發明的實施例之徹底了解。然而，熟悉此項 -73- 201032053 技術者應可了解：這些特定細節不是實施本發明所必要的 。在其他的情形中，係以方塊圖之形式示出一些習知的電 氣結構及電路，以便不會模糊了本發明。 我們應可了解：當在本說明書中提到一元件“被連接 到”或“被耦合到”另一元件時，該元件可能被直接連 接到或耦合到該另一元件，或者可能存在有一些中間的元 件。對比之下，當在本說明書中提到一元件“被直接連接 到”或“被直接耦合到”另一元件時，將不存在任何中 間的元件。應以類似之方式詮釋用來敘述各元件間之關係 的其他辭彙（亦即，“在...之間”相對於“直接在...之 間”、“鄰接”相對於“直接鄰接”等的辭彙）。 可作出對所述該等實施例的某些改作及修改。因此， 該等前文所述之實施例將被視爲例示性而非限制性。 【圖式簡單說明】 已參照下列各附圖而已舉例方式說明了本發明： 第1A圖是一例示非揮發性記憶體系統之一方塊圖； 第1B圖示出被用於第1A圖所示之例示記憶體系統 之一分立式快閃記憶體裝置； 第2A圖是一例示序列記憶體系統之一方塊圖； 第2B圖示出被用於第2A圖所示的例示記憶體系統 之一分立式序列介面快閃記憶體裝置； 第3A圖是根據一實施例而具有四個分立式記憶體裝 置及一橋接裝置的一複合式記憶體裝置之一方塊圖； -74- 201032053 第3B圖是根據一實施例的一全域命令之—示意圖； 第4圖是根據一實施例的一橋接裝置之—方塊圖； 第5圖是根據一實施例而具有在一串連記憶獲系統中 . 被連接到一控制器的一些複合式記憶體裝置的一記憶體系 統之方塊圖； 第6圖是根據一實施例將該橋接裝置映射到NAND快 閃記憶體裝置的記憶體之一方塊圖； φ 第7A圖是根據一實施例而使用一橋接裝置自—分立 式記憶體裝置讀取資料的一方法之一流程圖； 第7B、7C、7D及7E圖示出使用一橋接裝置自一 N AND快閃記憶體裝置進行之一例示讀取操作； 第8圖是根據一實施例而使用一橋接裝置於一分立式 記憶體裝置中程式化資料的一方法之一流程圖； 第9A、9B、9C及9D圖不出一橋接裝置的每一記憶 體區之例示虛擬頁面組態； φ 第10圖是根據一實施例的橋接裝置的例示命令之一 表； 第11圖是第10圖所示之該等命令的運算碼及定址位 元之一例示映射； 第12圖是根據一實施例的例示VPS組態碼之一表： 第13圖是根據一實施例的一N AND至一高速序列介 面橋接裝置之一方塊圖；以及 第14圖是根據—實施例的一 VPS組態設定命令的之 一示意圖。 -75- 201032053 【主要元件符號說明】 1 〇:非揮發性記憶體系統 1 2 :主機系統 14,302 :記憶體控制器 1 6-1 - 1 6-4,24-1 - 24-N :記憶體裝置 18 :通道 20 :序列記憶體系統 22 :記憶體控制器 1 00,500,700,304- 1 - 304-j :複合式記億體裝置 1 02,200,504,706,1 000 ：橋接裝置 104:分立式記憶體裝置 1 1 0 :全域命令 1 1 2 :全域記憶體控制信號 1 1 4 :位址標頭 1 1 6 :全域裝置位址 1 1 8 :本地裝置位址 202,71 6,1 002:橋接裝置輸入/輸出介面 204,1004 :記憶體裝置介面 206 :格式轉換器 208,1 006 :命令格式轉換器 2 1 0,1 008 :資料格式轉換器 2 1 2 :命令路徑 3 0 0 :記憶體系統 -76- 201032053 502,702,704:"反及"快閃記憶體裝置 506，1016 :記憶體 508,5 1 0,708 :記憶體面 . 5 1 8 :記憶體區 512,514,710,950:頁面緩衝器 516,712,714 :子記憶體 7 1 8 :字線 φ 952,954,956,958 :頁面區段 1010:運算碼暫存器 1012:全域裝置位址暫存器 1014:邏輯及運算碼轉換器 1 0 1 8 :時序控制電路 1 020 :位址暫存器 1 022 :虛擬頁面大小組態設定電路 1 024 :資料輸入路徑電路 φ 1 026 :資料輸出路徑電路 1 028 :資料流經路徑 1 1 〇〇 :虛擬頁面大小組態設定命令 1102 :全域裝置位址欄位 1104 :運算碼欄位 1106,1108,1110,1112:虛擬頁面大小資料欄位 -77-

Claims (1)

  1. 201032053 七、申請專利範面： i —種橋接裝置，包含： 一虛擬頁面緩衝器，用以儲存資料； 一橋接裝置介面，用以回應一全域命令而在第一資料 速率下於一外部裝置與該虛擬頁面緩衝器之間傳輸資料； 以及 一記憶體裝置介面，用以回應一本地命令而在第二資 料速率下於一記憶體裝置與該虛擬頁面緩衝器之間傳輸資 料。 2. 如申請專利範圍第1項之橋接裝置，其中該記憶 體裝置包含一有一固定最大大小之頁面緩衝器。 3. 如申請專利範圍第2項之橋接裝置，其中該虛擬 頁面緩衝器之組態可被設定成具有與該頁面緩衝器的該固 定最大大小相同之大小。 4·如申請專利範圍第2項之橋接裝置，其中該虛擬 頁面緩衝器之組態係設定成有對應於該頁面緩衝器的一頁 面區段之大小。 5 .如申請專利範圍第4項之橋接裝置，其中該記憶 體裝置介面在該記憶體裝置與該虛擬頁面緩衝器之間傳輸 對應於該頁面區段之資料。 6. 如申請專利範圍第4項之橋接裝置，其中該全域 命令包含用來選擇該頁面緩衝器的該頁面區段之一虛擬頁 面位址。 7. 如申請專利範圍第6項之橋接裝置，其中該頁面 -78- 201032053 區段是2n個頁面區段中之一個頁面區段，且該虛擬頁面 位址是一η位元位址，其中η是至少爲1之整數。 8.如申請專利範圍第6項之橋接裝置，其中該全域 . 命令包含用來選擇該頁面區段的一位元之一虛擬行位址。 9-如申請專利範圍第6項之橋接裝置，進一步包含 一轉換電路，用以將該虛擬頁面位址轉換爲對應於該頁面 區段之一實體位址。 φ 10.如申請專利範圍第9項之橋接裝置，其中該轉換 電路產生該本地命令，用來使與該記憶體裝置相容的格式 包含該實體位址。 11.如申請專利範圍第3項之橋接裝置，其中該記憶 體裝置是一第一記憶體裝置，該虛擬頁面緩衝器是一第一 虛擬頁面緩衝器，且該記憶體介面被耦合到一第二記憶體 裝置，以便在該第二記億體裝置與一第二虛擬頁面緩衝器 之間傳輸資料。 φ 12.如申請專利範圍第11項之橋接裝置，進一步包 含一虛擬頁面大小組態設定電路，用以回應一虛擬頁面大 小組態設定命令而設定該第一虛擬頁面緩衝器及該第二虛 擬頁面緩衝器之大小。 13.如申請專利範圍第12項之橋接裝置，其中該虛 擬頁面大小組態設定命令包含一運算碼欄位其後續爲包含 了對應於該第一虛擬頁面緩衝器的一第一組態碼之第一虛 擬頁面大小資料欄位以及包含了對應於該第二虛擬頁面緩 衝器的一第二組態碼之第二虛擬頁面大小資料欄位。 • 79 - 201032053 14·如申請專利範圍第1項之橋接裝置，其中該第一 資料速率大於該第二資料速率。 15. 如申請專利範圍第1項之橋接裝置，進一步包含 資料路徑電路’用以在該第一資料速率下於該橋接裝置介 面與該虛擬頁面緩衝器之間傳輸資料。 16. 如申請專利範圍第15項之橋接裝置，其中該等 資料路徑電路包含：一資料輸入路徑電路，用以將在該橋 接裝置介面上接收的寫入資料傳輸到該虛擬頁面緩衝器， 以便儲存在該虛擬頁面緩衝器中；以及一資料輸出路徑電 路，用以將該虛擬頁面緩衝器中儲存的讀取資料傳輸到該 橋接裝置介面。 17. 如申請專利範圍第16項之橋接裝置，其中該虛 擬頁面緩衝器包含一記憶體，該記憶體具有：一第一輸入 埠’用以自該資料輸入路徑電路接收該寫入資料：一第一 輸出埠，用以將該讀取資料提供給該資料輸出路徑電路； —第二輸入埠，用以自該記憶體裝置介面接收該讀取資料 ;以及一第二輸出埠，用以提供該記憶體中儲存的該寫入 資料。 18. 如申請專利範圍第17項之橋接裝置，進一步包 含—轉換電路，用以自該記憶體之該第二輸出埠接收該寫 入資料，並產生該本地命令，以便將該寫入資料傳輸到該 記憶體裝置。 19. 如申請專利範圍第1項之橋接裝置’其中該記憶 體裝置介面是非同步的，且該橋接裝置介面是接收一時脈 -80- 201032053 信號之一同步介面。 20·如申請專利範圍第1項之橋接裝置，其中該記憶 體裝置介面以一平行格式提供該本地命令，且該橋接裝置 - 介面以一序列格式接收該全域命令。 21·—種橋接裝置，包含： 一記憶體裝置介面，用以在第一資料速率下接收讀取 資料； φ —虛擬頁面緩衝器，用以儲存該記憶體裝置介面接收 的該讀取資料；以及 一橋接裝置介面，用以在第二資料速率下輸出該記憶 體裝置介面中儲存的該讀取資料。 22.—種橋接裝置，包含： 一橋接裝置輸入/輸出介面，用以在第一資料速率下 接收寫入資料； 一虛擬頁面緩衝器，用以儲存該橋接裝置介面接收的 φ 該寫入資料；以及 一記億體裝置介面，用以在第二資料速率下輸出該虛 擬頁面緩衝器中儲存的該寫入資料。 23· —種以橋接裝置自分立式記憶體裝置存取讀取資 料之方法，包含下列步驟： 將對應於該讀取資料之一讀取位址提供給該分立式記 憶體裝置； 自該分立式記憶體裝置接收該讀取資料； 將該讀取資料儲存在該橋接裝置之一虛擬頁面緩衝器 -81 - 201032053 中；以及 輸出該虛擬頁面緩衝器中儲存的該讀取資料。 24. 如申請專利範圍第23項之方法，其中該提供步 驟包含：接收具有該讀取位址之一全域頁面讀取命令。 25. 如申請專利範圍第24項之方法，其中接收該全 域頁面讀取命令包含：當該讀取位址對應於一新的實體頁 面時，發出一本地頁面讀取命令。 26. 如申請專利範圍第25項之方法，其中該發出步 驟包含··該分立式記憶體裝置回應該本地頁面讀取命令而 執行一核心讀取操作，以便自該新的實體頁面存取該讀取 資料。 27. 如申請專利範圍第26項之方法，其中接收該讀 取資料包含：在經過用來讀取該分立式記憶體裝置的該新 的實體頁面的一核心讀取時間之後，將一本地叢訊資料讀 取命令發出到該分立式記憶體裝置。 28. 如申請專利範圍第24項之方法，其中接收該全 域頁面讀取命令包含：當該讀取位址對應於一先前被存取 的實體頁面時，將一本地叢訊資料讀取命令發出到該分立 式記憶體裝置。 29. 如申請專利範圍第23項之方法，其中該讀取位 址包含對應於該分立式記憶體裝置的一實體頁面的一頁面 區段之一虛擬頁面位址。 3〇·如申請專利範圍第29項之方法，其中該頁面區 段是2"個頁面區段中之一個頁面區段，且該虛擬頁面位 -82- 201032053 址是用來選擇該頁面區段之一η位元位址，其中η是至少 爲1之整數。 31. 如申請專利範圍第30項之方法，其中該讀取位 ^ 址包含用來選擇該頁面區段的一位元之一虛擬行位址。 32. 如申請專利範圍第31項之方法，其中提供該讀 取位址包含：將該虛擬頁面位址及該虛擬行位址轉換爲對 應於該頁面區段之一實體位址。 φ 33. —種以橋接裝置將資料寫到分立式記億體裝置之 方法，包含下列步驟： 接收一全域頁面程式化命令； 將寫入資料儲存到該橋接裝置之一虛擬頁面緩衝器； 將該虛擬頁面緩衝器中儲存的該寫入資料傳輸到一分 立式記憶體裝置；以及 將一本地程式化命令發出到該分立式記憶體裝置。 -83-
TW098136490A 2008-11-04 2009-10-28 A bridging device having a virtual page buffer TW201032053A (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11101308P 2008-11-04 2008-11-04
US18496509P 2009-06-08 2009-06-08
US12/508,926 US8549209B2 (en) 2008-11-04 2009-07-24 Bridging device having a configurable virtual page size
PCT/CA2009/001451 WO2010043032A1 (en) 2008-10-14 2009-10-14 A composite memory having a bridging device for connecting discrete memory devices to a system

Publications (1)

Publication Number Publication Date
TW201032053A true TW201032053A (en) 2010-09-01

Family

ID=42132892

Family Applications (2)

Application Number Title Priority Date Filing Date
TW098136329A TW201030746A (en) 2008-11-04 2009-10-27 A bridging device having a configurable virtual page size
TW098136490A TW201032053A (en) 2008-11-04 2009-10-28 A bridging device having a virtual page buffer

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW098136329A TW201030746A (en) 2008-11-04 2009-10-27 A bridging device having a configurable virtual page size

Country Status (7)

Country Link
US (2) US8549209B2 (zh)
EP (1) EP2351036A4 (zh)
JP (2) JP2012507763A (zh)
KR (2) KR20110081814A (zh)
CN (1) CN102177553A (zh)
TW (2) TW201030746A (zh)
WO (2) WO2010051623A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009097681A1 (en) * 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US8472199B2 (en) 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
CN102385556B (zh) * 2011-11-08 2014-11-26 聚辰半导体(上海)有限公司 串行非易失性存储器及解除存储器写保护的方法
US9396771B2 (en) 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
US9423961B2 (en) 2014-09-08 2016-08-23 Apple Inc. Method to enhance programming performance in multilevel NVM devices
CN105575425A (zh) * 2014-10-09 2016-05-11 宏碁股份有限公司 存储器晶片、其资料读取方法以及资料储存系统
US10566040B2 (en) 2016-07-29 2020-02-18 Micron Technology, Inc. Variable page size architecture
CN106844244B (zh) * 2017-01-16 2021-05-18 联想(北京)有限公司 一种实现固态硬盘数据交互的装置和方法
TWI653630B (zh) * 2018-05-14 2019-03-11 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器及電子裝置
CN109378024B (zh) * 2018-11-21 2023-09-05 灿芯半导体(上海)股份有限公司 一种多模式的onfi接口写通道发送电路
KR20210091404A (ko) 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
JP7413108B2 (ja) 2020-03-23 2024-01-15 キオクシア株式会社 半導体装置
JP2022049552A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置および方法
JP2022049553A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置および方法
JP2024510356A (ja) * 2022-02-24 2024-03-07 チャンシン メモリー テクノロジーズ インコーポレイテッド 記憶回路、データ伝送回路及びメモリ

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979733A (en) 1975-05-09 1976-09-07 Bell Telephone Laboratories, Incorporated Digital data communications system packet switch
US4174536A (en) 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
US4613953A (en) 1983-04-22 1986-09-23 Ncr Corporation Paging register for memory devices
JPS62152050A (ja) 1985-12-26 1987-07-07 Nec Corp 半導体メモリ
JPS63113624A (ja) 1986-10-30 1988-05-18 Tokyo Electric Co Ltd 電子秤のプリンタインタ−フエ−ス
JPH0374740A (ja) * 1989-08-16 1991-03-29 Nec Corp 計算機システムのページサイズ可変方式
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5204669A (en) 1990-08-30 1993-04-20 Datacard Corporation Automatic station identification where function modules automatically initialize
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
JP3088180B2 (ja) 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
US5404460A (en) 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
DE4429433C1 (de) 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5636342A (en) 1995-02-17 1997-06-03 Dell Usa, L.P. Systems and method for assigning unique addresses to agents on a system management bus
US5737748A (en) 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5729683A (en) 1995-05-18 1998-03-17 Compaq Computer Corporation Programming memory devices through the parallel port of a computer system
EP0752644A3 (en) * 1995-07-07 2001-08-22 Sun Microsystems, Inc. Memory management unit incorporating prefetch control
JP3576647B2 (ja) 1995-08-11 2004-10-13 株式会社東芝 コンピュータシステム
US5742840A (en) 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
JPH0981505A (ja) 1995-09-08 1997-03-28 Toshiba Corp コンピュータシステム
JPH0991197A (ja) 1995-09-22 1997-04-04 Sharp Corp データ転送制御装置
KR100211760B1 (ko) 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
US6567904B1 (en) 1995-12-29 2003-05-20 Intel Corporation Method and apparatus for automatically detecting whether a memory unit location is unpopulated or populated with synchronous or asynchronous memory devices
KR0170723B1 (ko) 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5828899A (en) 1996-01-04 1998-10-27 Compaq Computer Corporation System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port
US5802603A (en) * 1996-02-09 1998-09-01 Intel Corporation Method and apparatus for asymmetric/symmetric DRAM detection
US5777488A (en) 1996-04-19 1998-07-07 Seeq Technology, Inc. Integrated circuit I/O node useable for configuration input at reset and normal output at other times
US5991854A (en) * 1996-07-01 1999-11-23 Sun Microsystems, Inc. Circuit and method for address translation, using update and flush control circuits
JPH10116179A (ja) 1996-10-11 1998-05-06 Nec Corp ビット数制御方法
US5953538A (en) 1996-11-12 1999-09-14 Digital Equipment Corporation Method and apparatus providing DMA transfers between devices coupled to different host bus bridges
US5941974A (en) 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
JPH10177797A (ja) * 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
KR100243335B1 (ko) 1996-12-31 2000-02-01 김영환 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치
US5862154A (en) 1997-01-03 1999-01-19 Micron Technology, Inc. Variable bit width cache memory architecture
US5900021A (en) 1997-04-04 1999-05-04 United Memories, Inc. Pad input select circuit for use with bond options
KR100240873B1 (ko) 1997-08-26 2000-01-15 윤종용 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치
US5920899A (en) 1997-09-02 1999-07-06 Acorn Networks, Inc. Asynchronous pipeline whose stages generate output request before latching data
US6052327A (en) 1997-10-14 2000-04-18 Altera Corporation Dual-port programmable logic device variable depth and width memory array
US5974500A (en) 1997-11-14 1999-10-26 Atmel Corporation Memory device having programmable access protection and method of operating the same
US5982309A (en) 1998-01-09 1999-11-09 Iowa State University Research Foundation, Inc. Parallel-to-serial CMOS data converter with a selectable bit width mode D flip-flop M matrix
US6002638A (en) 1998-01-20 1999-12-14 Microchip Technology Incorporated Memory device having a switchable clock output and method therefor
US6453365B1 (en) 1998-02-11 2002-09-17 Globespanvirata, Inc. Direct memory access controller having decode circuit for compact instruction format
US6144576A (en) 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
JP3308912B2 (ja) 1998-09-08 2002-07-29 エヌイーシーマイクロシステム株式会社 Ｆｉｆｏメモリ装置とその制御方法
US6212591B1 (en) 1999-04-02 2001-04-03 Cradle Technologies Configurable I/O circuitry defining virtual ports
JP4270707B2 (ja) * 1999-04-09 2009-06-03 株式会社東芝 ダイナミック型半導体記憶装置
JP2000315186A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US7130958B2 (en) 2003-12-02 2006-10-31 Super Talent Electronics, Inc. Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes
US6792003B1 (en) 1999-08-12 2004-09-14 Nortel Networks Limited Method and apparatus for transporting and aligning data across multiple serial data streams
US6285585B1 (en) * 1999-10-19 2001-09-04 Advaned Micro Devices, Inc. Output switching implementation for a flash memory device
US6680904B1 (en) 1999-12-27 2004-01-20 Orckit Communications Ltd. Bi-directional chaining of network access ports
US7363422B2 (en) 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US20050160218A1 (en) 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US8171204B2 (en) 2000-01-06 2012-05-01 Super Talent Electronics, Inc. Intelligent solid-state non-volatile memory device (NVMD) system with multi-level caching of multiple channels
US6816933B1 (en) 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6317350B1 (en) 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
JP2002007201A (ja) 2000-06-21 2002-01-11 Nec Corp メモリシステム、メモリインターフェース及びメモリチップ
EP1310963B1 (en) * 2000-06-29 2006-12-27 Fujitsu Limited Semiconductor memory device
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6665742B2 (en) 2001-01-31 2003-12-16 Advanced Micro Devices, Inc. System for reconfiguring a first device and/or a second device to use a maximum compatible communication parameters based on transmitting a communication to the first and second devices of a point-to-point link
US6549997B2 (en) * 2001-03-16 2003-04-15 Fujitsu Limited Dynamic variable page size translation of addresses
US20020161941A1 (en) 2001-04-30 2002-10-31 Sony Corporation And Electronics, Inc System and method for efficiently performing a data transfer operation
US20020169935A1 (en) * 2001-05-10 2002-11-14 Krick Robert F. System of and method for memory arbitration using multiple queues
US6996644B2 (en) 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
DE10130785C2 (de) 2001-06-26 2003-04-30 Infineon Technologies Ag Speicherbaustein und Vorrichtung zum Testen eines Speicherbausteins
US6928501B2 (en) 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6807106B2 (en) 2001-12-14 2004-10-19 Sandisk Corporation Hybrid density memory card
US6763426B1 (en) 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
US7061490B2 (en) 2001-12-31 2006-06-13 Polynarythink, Llc Multi-variate data and related presentation and analysis
TW541806B (en) 2002-04-12 2003-07-11 Via Tech Inc Serial/parallel data converter and the conversion method
JP2003338200A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体集積回路装置
US6766411B2 (en) 2002-06-12 2004-07-20 Teradyne, Inc. Circuit for looping serial bit streams from parallel memory
US7062601B2 (en) 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US6919736B1 (en) 2002-07-12 2005-07-19 Lattice Semiconductor Corporation Field programmable gate array having embedded memory with configurable depth and width
KR20050027118A (ko) 2002-07-22 2005-03-17 가부시끼가이샤 르네사스 테크놀로지 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템
EP1424635B1 (en) 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
JP4310100B2 (ja) * 2002-11-29 2009-08-05 Ｏｋｉセミコンダクタ株式会社 フィールドメモリ
US7093076B2 (en) 2002-12-12 2006-08-15 Samsung Electronics, Co., Ltd. Memory system having two-way ring topology and memory device and memory module for ring-topology memory system
KR100493884B1 (ko) 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
US7308524B2 (en) 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US7103691B2 (en) 2003-03-04 2006-09-05 Hewlett-Packard Development Company, L.P. Method, system and device for a processor to access devices of different speeds using a standard memory bus
JP3984206B2 (ja) 2003-09-02 2007-10-03 株式会社東芝 マイクロプロセッサー及び映像音声システム
US7177170B2 (en) 2003-09-17 2007-02-13 Micron Technology, Inc. Apparatus and method for selectively configuring a memory device using a bi-stable relay
US7061267B2 (en) 2003-10-17 2006-06-13 Lsi Logic Corporation Page boundary detector
US7287115B2 (en) 2003-10-30 2007-10-23 Kabushiki Kaisha Toshiba Multi-chip package type memory system
US7031221B2 (en) 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
KR100606242B1 (ko) * 2004-01-30 2006-07-31 삼성전자주식회사 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치
JP3773941B2 (ja) * 2004-03-01 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7475174B2 (en) 2004-03-17 2009-01-06 Super Talent Electronics, Inc. Flash / phase-change memory in multi-ring topology using serial-link packet interface
WO2006004166A1 (en) 2004-07-02 2006-01-12 Ssd Company Limited Data processing unit and compatible processor
US8375146B2 (en) 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
US7418572B2 (en) * 2004-08-18 2008-08-26 International Business Machines Corporation Pretranslating input/output buffers in environments with multiple page sizes
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
WO2006036811A2 (en) 2004-09-22 2006-04-06 Xyratex Technnology Limited System and method for configuring memory devices for use in a network
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US6950325B1 (en) 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
US7599975B1 (en) 2005-03-04 2009-10-06 Nvidia Corporation Decompression of compressed 16 bit data
US20060248305A1 (en) 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7793037B2 (en) * 2005-05-31 2010-09-07 Intel Corporation Partial page scheme for memory technologies
US20070022242A1 (en) 2005-07-20 2007-01-25 Phison Electronics Corp. [structure of access of nand flash memory]
DE602005021344D1 (de) 2005-07-28 2010-07-01 St Microelectronics Srl Konfigurierung eines Multibit-Flashspeichers
US8171192B2 (en) * 2005-09-20 2012-05-01 Qualcomm Incorporated Hardware-assisted device configuration detection
CN1767050A (zh) * 2005-09-23 2006-05-03 北京中星微电子有限公司 可编程的存储装置和方法
KR101260632B1 (ko) 2005-09-30 2013-05-03 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US8375189B2 (en) 2005-12-30 2013-02-12 Intel Corporation Configuring levels of program/erase protection in flash devices
US20070263425A1 (en) 2006-02-08 2007-11-15 Qimonda Ag Memory arrangement
US8069328B2 (en) 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8364861B2 (en) 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
KR100685638B1 (ko) 2006-03-31 2007-02-22 주식회사 하이닉스반도체 랜덤 프로그램 기능을 가지는 듀얼 플레인 타입 플래시메모리 장치 및 그 프로그램 동작 방법
JP5002201B2 (ja) * 2006-06-30 2012-08-15 株式会社東芝 メモリシステム
JP4969934B2 (ja) 2006-07-19 2012-07-04 株式会社東芝 半導体装置
JP4709090B2 (ja) * 2006-07-26 2011-06-22 キヤノン株式会社 画像処理装置及び画像処理装置の制御方法及びプログラム
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
EP2487794A3 (en) 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US8700818B2 (en) 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
JP2008097663A (ja) * 2006-10-06 2008-04-24 Sony Corp 半導体記憶装置
US7493456B2 (en) * 2006-10-13 2009-02-17 International Business Machines Corporation Memory queue with supplemental locations for consecutive addresses
US7817470B2 (en) 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7853727B2 (en) 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
JP2008146255A (ja) * 2006-12-07 2008-06-26 Sony Corp 記憶装置およびコンピュータシステム、並びに記憶装置のデータ処理方法
US7657724B1 (en) * 2006-12-13 2010-02-02 Intel Corporation Addressing device resources in variable page size environments
US8984249B2 (en) 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
JP2008158991A (ja) * 2006-12-26 2008-07-10 Ricoh Co Ltd Ｎａｎｄ型フラッシュメモリの制御システム
JP2008159198A (ja) 2006-12-26 2008-07-10 Nec Electronics Corp 誤り訂正装置及び記録再生装置
US8010710B2 (en) 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
KR101494065B1 (ko) 2007-02-16 2015-02-23 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US20080235440A1 (en) 2007-03-22 2008-09-25 Le Trung V Memory device
CN100527083C (zh) * 2007-03-23 2009-08-12 威盛电子股份有限公司 一种存储器管理方法
US8108648B2 (en) * 2007-06-25 2012-01-31 Sonics, Inc. Various methods and apparatus for address tiling
US7779214B2 (en) * 2007-07-18 2010-08-17 Qnx Software Systems Gmbh & Co. Kg Processing system having a supported page size information register
US7688652B2 (en) 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US20090063786A1 (en) 2007-08-29 2009-03-05 Hakjune Oh Daisy-chain memory configuration and usage
US7889578B2 (en) 2007-10-17 2011-02-15 Mosaid Technologies Incorporated Single-strobe operation of memory devices
WO2009062280A1 (en) 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8060705B2 (en) 2007-12-14 2011-11-15 Qimonda Ag Method and apparatus for using a variable page length in a memory
WO2009097681A1 (en) * 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US20090327535A1 (en) * 2008-06-30 2009-12-31 Liu Tz-Yi Adjustable read latency for memory device in page-mode access
US20100005214A1 (en) 2008-07-01 2010-01-07 International Business Machines Corporation Enhancing bus efficiency in a memory system
US8134852B2 (en) 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8516221B2 (en) * 2008-10-31 2013-08-20 Hewlett-Packard Development Company, L.P. On-the fly TLB coalescing
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
JP5086972B2 (ja) * 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法

Also Published As

Publication number Publication date
WO2010051621A8 (en) 2010-07-29
JP2015111458A (ja) 2015-06-18
US20100115214A1 (en) 2010-05-06
WO2010051621A1 (en) 2010-05-14
TW201030746A (en) 2010-08-16
US20140019705A1 (en) 2014-01-16
JP2012507763A (ja) 2012-03-29
KR20150007292A (ko) 2015-01-20
KR20110081814A (ko) 2011-07-14
CN102177553A (zh) 2011-09-07
EP2351036A4 (en) 2012-05-30
US9977731B2 (en) 2018-05-22
WO2010051623A1 (en) 2010-05-14
EP2351036A1 (en) 2011-08-03
US8549209B2 (en) 2013-10-01

Similar Documents

Publication Publication Date Title
TW201032053A (en) A bridging device having a virtual page buffer
US20100115172A1 (en) Bridge device having a virtual page buffer
US10725956B2 (en) Memory device for a hierarchical memory architecture
US9471484B2 (en) Flash memory controller having dual mode pin-out
TWI446356B (zh) 具有輸出控制之記憶體及其系統
KR20140142373A (ko) 이산 메모리 장치를 시스템에 연결하는 브리징 장치를 갖는 복합 메모리
US20140122777A1 (en) Flash memory controller having multi mode pin-out
US20110153974A1 (en) System and method of operating memory devices of mixed type
WO2014153640A1 (en) Asynchronous bridge chip
JP2021125228A (ja) 不揮発性メモリにおける構成可能な書込みコマンド遅延