JP2012507763A - 構成可能な仮想ページサイズを有するブリッジデバイス - Google Patents
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Abstract
Description
本出願は、開示の全体が参照により本明細書に明示的に組み込まれている、2008年11月4日に出願した米国仮特許出願第61/111,013号、2009年6月8日に出願した米国仮特許出願第61/184,965号、および2009年7月24日に出願した米国特許出願第12/508,926号の優先権の利益を主張するものである。
12 ホストシステム
14 メモリコントローラ
16-1、16-2、16-3、および16-4 不揮発性メモリデバイス
18 チャネル
20 リング型トポロジーのシリアルメモリシステム
22 メモリコントローラ
24-1、24-2、24-3、および24-N メモリデバイス
100 複合メモリデバイス
102 ブリッジデバイス
104 ディスクリートメモリデバイス
110 グローバルコマンド
112 グローバルメモリ制御信号(GMCS)
114 アドレスヘッダ(AH)
116 グローバルデバイスアドレス(GDA)
118 ローカルデバイスアドレス(LDA)
200 ブリッジデバイス
202 ブリッジデバイス入力/出力インターフェイス
204 メモリデバイスインターフェイス
206 フォーマットコンバータ
208 コマンドフォーマットコンバータ
210 データフォーマットコンバータ
212 コマンド経路
300 メモリシステム
302 メモリコントローラ
304-1から304-j 複合メモリデバイス
400 ブリッジデバイス
402 ブリッジデバイス入力/出力インターフェイス
404 メモリデバイスインターフェイス
406 コマンドフォーマットコンバータ
408 データフォーマットコンバータ
410 opコードレジスタ
412 グローバルデバイスアドレス(GDA)レジスタ
414 論理およびopコードコンバータブロック
416 メモリ
418 タイミング制御回路
420 アドレスレジスタ
422 仮想ページサイズ(VPS)コンフィギュレータ回路
424 データ入力経路回路
426 データ出力経路回路
428 データフロースルー経路
500 複合メモリデバイス
502 NANDフラッシュメモリデバイス
504 ブリッジデバイス
506 メモリ
508、510 プレーン
512および514 ページバッファ
516 論理的または物理的部分メモリ
518 メモリバンク
600 複合メモリデバイス
602 第1のNANDフラッシュメモリデバイス
604 第2のNANDフラッシュメモリデバイス
606 ブリッジデバイス
608 単一プレーン
610 単一ページバッファ
612 第1の部分メモリ
614 第2の部分メモリ
616 ブリッジデバイス入力/出力インターフェイス
618 行またはワードライン
650 NANDフラッシュメモリデバイスのページバッファ
652 ページセグメント
654 2Kページセグメント
656 1Kページセグメント
700 VPSコンフィギュレーションコマンド
702 GDAフィールド
704 opコードフィールド
706、708、710、および712 VPSデータフィールド
800、802、804、および806 レジスタ
808 ドミノアクティブ化論理回路
810 シード信号発生器
812、814、816、および818 ラッチ信号発生器
820 インバータ
860 ラッチ信号発生器
862および864 D型フリップフロップレジスタ
866 NAND論理ゲート
868 OR論理ゲート
Claims (25)
- 半導体デバイスにおけるメモリバンクのページサイズを構成するための方法であって、
構成される前記メモリバンクのうちの少なくとも1つのメモリバンクを識別するステップと、
前記少なくとも1つのメモリバンクに対応するコンフィギュレーションコードのみを含むコマンドを発行するステップと、
前記少なくとも1つのメモリバンクに対応する前記コンフィギュレーションコードに応答して前記少なくとも1つのメモリバンクの前記ページサイズを構成するステップとを含む方法。 - 前記メモリバンクは、最下位のメモリバンクから最上位のメモリバンクへと順序付けられ、識別する前記ステップは、前記少なくとも1つのメモリバンクのうちの前記最高位のメモリバンクを識別するステップを含む請求項1に記載の方法。
- 前記少なくとも1つのメモリバンクの前記最高位のメモリバンクは、前記メモリバンクのうちの前記最下位のメモリバンクに対応する請求項2に記載の方法。
- 発行するステップは、前記最下位のメモリバンクに対応する最初のコンフィギュレーションコードと前記最高位のメモリバンクに対応する最後のコンフィギュレーションコードとを供給するステップを含む請求項2に記載の方法。
- 発行するステップは、前記最下位のメモリバンクと前記最高位のメモリバンクとの間の介在するメモリバンクに対応する中間のコンフィギュレーションコードを供給するステップを含む請求項4に記載の方法。
- 発行するステップは、前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードを前記メモリバンクの順序付けに対応する順序で供給するステップを含む請求項4に記載の方法。
- 前記最初のコンフィギュレーションコードは、時間的に最初に供給され、前記最後のコンフィギュレーションコードは、時間的に最後に供給される請求項6に記載の方法。
- 発行するステップは、前記最初のコンフィギュレーションコードの前にヘッダを付与するステップをさらに含む請求項6に記載の方法。
- 前記ヘッダを付与するステップは、グローバルデバイスアドレスとその後に続くopコードを付与するステップを含む請求項8に記載の方法。
- 発行するステップは、前記ヘッダの先頭においてストローブ信号を第1の論理レベルに駆動し、前記最後のコンフィギュレーションコードの終わりにおいて前記ストローブ信号を第2の論理レベルに駆動するステップを含む請求項9に記載の方法。
- 構成するステップは、前記半導体デバイスにおいて前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードをラッチするステップを含む請求項7に記載の方法。
- 構成するステップは、前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードをデータバス上に時分割多重化するステップをさらに含む請求項11に記載の方法。
- ラッチするステップは、前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードのそれぞれを異なる時点で前記データバス上にラッチするステップを含む請求項12に記載の方法。
- ラッチするステップは、前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードのそれぞれを、クロック信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方と同期して前記データバス上にラッチするステップを含む請求項12に記載の方法。
- ラッチするステップは、第1の論理レベルでストローブ信号を受け取って、前記最初のコンフィギュレーションコード、前記中間のコンフィギュレーションコード、および前記最後のコンフィギュレーションコードのラッチをイネーブルするステップを含む請求項14に記載の方法。
- ラッチするステップは、第2の論理レベルで前記ストローブ信号を受け取って、前記データバス上でのデータのラッチをディセーブルするステップを含む請求項15に記載の方法。
- 可変サイズのコマンドでページサイズコンフィギュレーションコードをラッチするための回路であって、
異なる期間に前記ページサイズコンフィギュレーションコードのうちの少なくとも1つに対応するデータを受け取るためのデータバスと、
前記異なる期間に前記データをラッチするために前記データバスに結合されるページサイズコンフィギュレータとを備える回路。 - 前記データは、1つのページサイズコンフィギュレーションコードに対応するビットの一部を含む請求項17に記載の回路。
- 前記データは、1つのページサイズコンフィギュレーションコードに対応するすべてのビットに対応する請求項17に記載の回路。
- 前記異なる期間は、複数のクロックサイクルに対応する請求項17に記載の回路。
- 前記ページサイズコンフィギュレータは、異なるクロックサイクルで受信されたパルス信号に応答して前記データをラッチするために前記データバスに接続された入力をそれぞれ有するレジスタを備える請求項20に記載の回路。
- 前記ページサイズコンフィギュレータは、クロック信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に応答して前記パルス信号を生成するためにドミノアクティブ化論理回路を備える請求項20に記載の回路。
- ドミノアクティブ化論理回路は、
互いに直列に接続され、前記クロック信号の前記立ち上がりエッジおよび前記立ち下りエッジのうちの一方に応答して前記パルス信号を生成するために順次イネーブルされるラッチ信号発生器を備える請求項21に記載の回路。 - 前記ドミノアクティブ化論理回路は、起動信号に応答して前記ラッチ信号発生器のうちの第1のラッチ信号発生器をイネーブルするためのシード信号発生器を備える請求項23に記載の回路。
- 前記ラッチ信号発生器のそれぞれは、対応するパルス信号が生成された後に、後続のラッチ信号発生器をイネーブルする請求項24に記載の回路。
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