TW200921801A - Methods for manufacturing thin film transistor and display device - Google Patents

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Hidekazu Miyairi
Shinya Sasagawa
Akihiro Ishizuka
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Description

200921801 九、發明說明 【發明所屬之技術領域】 本發明係關於一種薄膜電晶體的製筠 發明還關於具有該薄膜電晶體的半導體§ 並且作爲半導體裝置，特別可以舉出顯污 裝置’可以舉出液晶顯示裝置及EL顯示 【先前技術】 近年來，由形成在具有絕緣表面的3 基板）上的半導體薄膜（厚度爲數nm〜 構成的薄膜電晶體引人注目。薄膜電晶售 ic (積體電路）及電光裝置那樣的電子裝 加快開發作爲以液晶顯示裝置等爲代表甶 開關元件的薄膜電晶體。 在液晶顯示裝置等圖像顯示裝置中， 主要採用使用非晶半導體膜或多晶半導 體。 使用非晶半導體膜的薄膜電晶體的運 電流驅動能力低。因此，當以使用非晶斗 晶體形成保護電路時，爲了充分防止靜· 成尺寸大的電晶體，存在阻礙窄邊框化的 有如下問題：由於形成尺寸大的電晶體 極的掃描線和電連接到源極電極或汲極電 的寄生電容增大，而導致耗電量的增大 丨方法。此外，本 ;置的製造方法， :裝置。作爲顯示 裝置。 :板（例如，玻璃 數百nm左右） 廣泛地應用於如 :置。尤其，正在 圖像顯示裝置的 作爲開關兀件， 體膜的薄膜電晶 移率低。即，其 導體膜的薄膜電 破壞，不得不形 問題。此外，還 電連接到閘極電 極的信號線之間 -5- 200921801 使用多晶半導體膜的薄膜電晶體與使用非晶半導體膜 的薄膜電晶體相比，其遷移率高出2個數量級以上’可以 在同一基板上形成液晶顯示裝置的像素部和其周邊的驅動 電路。然而，使用多晶半導體膜的薄膜電晶體與使用非晶 半導體膜的薄膜電晶體相比’由於半導體膜的晶化及雜質 的引入（摻雜）而製程變得複雜。因此，存在成品率低且 成本高的問題。 作爲多晶半導體膜的形成方法，已知如下技術：藉由 光學系統將脈衝振盪的準分子雷射光束加工爲線狀，在使 線狀雷射光束對非晶半導體膜一邊掃描一邊照射來實現晶 化。 此外，作爲圖像顯示裝置的開關元件，除了使用非晶 半導體膜的薄膜電晶體或使用多晶半導體膜的薄膜電晶體 以外，還已知使用微晶半導體膜的薄膜電晶體（例如，參 照專利文獻1〜4 )。 作爲使用微晶半導體膜的薄膜電晶體的製造方法，已 知如下技術：在閘極絕緣膜上形成非晶矽膜，在該非晶矽 膜上形成金屬膜，對該金屬膜照射二極體雷射，將非晶矽 膜改性爲微晶较膜。根據該製造方法，形成在非晶较膜上 的金屬膜只起到將二極體雷射的光能轉換爲熱能的作用， 在後續製程中被去掉。即，僅藉由來自金屬膜的傳導加熱 來加熱非晶矽膜，利用該熱量來形成微晶矽膜的方法（例 如，參照非專利文獻1)。 [專利文獻1]日本專利特開平第4-242724號公報 200921801 [專利文獻2 ]日本專利特開第2 0 0 5 - 4 9 8 3 2號公報 [專利文獻3 ]美國專利第4 4 0 9 1 3 4號 [專利文獻4]美國專利第5 59 1 987號 [非專利文獻 1] Toshiaki Arai 等、SID 07 DIGEST、 2007 、 1370-1373 頁 【發明內容】 本發明的目的在於提供一種截止電流小且電特性良好 的薄膜電晶體的製造方法。 本發明是一種具有背通道部的薄膜電晶體的製造方 法，其要點在於，進行用於去掉在形成該背通道部之後去 掉了的抗蝕掩模的殘渣等的蝕刻處理。 本發明之一是一種薄膜電晶體的製造方法，其中，藉 由利用抗蝕掩模進行蝕刻來在所述薄膜電晶體中形成背通 道部，去掉所述抗蝕掩模，蝕刻所述背通道部的一部分。 將本發明特別應用於反交錯型薄膜電晶體即可。這是 因爲如下緣故：在很多情況下，在反交錯型薄膜電晶體 中’在背通道部產生抗蝕掩模的殘渣。因此，本發明之一 是一種薄膜電晶體的製造方法，其特徵在於，在蝕刻成爲 通道形成區的部分或者與通道形成區重疊的部分的雜質半 # IS層之後’對該被蝕刻部分在半導體層露出的狀態下進 行乾Μ刻°即’本發明的特徵之一在於：在形成背通道之 後，去掉抗蝕掩模，然後進一步進行蝕刻。 200921801 在上述構成的本發明中，例如將非晶半導體層使用於 半導體層即可。如果使用微晶半導體層，則更理想。這是 因爲如下緣故：由微晶半導體層形成的薄膜電晶體有導通 電流提高的趨勢。然而，存在微晶半導體層的晶粒的表面 容易被氧化的問題。因此，在很多情況下，在通道形成區 的晶粒的表面上形成氧化層。該氧化層成爲載流子的遷移 的障礙，存在導致薄膜電晶體的電特性惡化（例如，遷移 率的降低）。 於是，在使用微晶半導體層作爲半導體層的情況下， 較佳的設置緩衝層來覆蓋微晶半導體層。緩衝層由非晶半 導體形成。微晶半導體層和使用於緩衝層的非晶半導體層 較佳的由相同材料形成。即，使用微晶半導體層作爲半導 體層時的本發明的製造方法如下。 本發明之一是一種薄膜電晶體的製造方法，其特徵在 於，藉由利用抗蝕掩模進行鈾刻來在所述薄膜電晶體中形 成背通道部’去掉所述抗蝕掩模，蝕刻所述背通道部的一 部分。 本發明之一是一種薄膜電晶體的製造方法，其特徵在 於，在閘極電極層上形成閘極絕緣層、半導體層以及雜質 半導體層，在所述雜質半導體層上選擇性地形成第一抗蝕 掩模，蝕刻所述半導體層以及雜質半導體層來形成至少一 部分與所述閘極電極層重疊的島狀半導體層，去掉所述第 一抗蝕掩模，在所述閘極絕緣層以及所述島狀半導體層上 形成導電層，在所述導電層上選擇性地形成第二抗蝕掩 -8- 200921801 模’餓刻所述導電層來形成源極電極及汲極電極層，藉由 在留下所述第二抗蝕掩模的狀態下鈾刻所述島狀半導體層 的所述雜質半導體層，從而使所述半導體層的一部分露出 而形成背通道部，去掉所述第二抗蝕掩模，以所述源極電 極及汲極電極層爲掩模蝕刻所述背通道部的表層部。將該 方法作爲第一製造方法。 本發明之一是一種薄膜電晶體的製造方法，其特徵在 於’在閘極電極層上形成閘極絕緣層、半導體層以及雜質 半導體層’在所述雜質半導體層上選擇性地形成第一抗蝕 掩模’飽刻所述半導體層以及雜質半導體層來形成至少一 部分與所述閘極電極層重疊的島狀半導體層，去掉所述第 一抗蝕掩模’在所述閘極絕緣層以及所述島狀半導體層上 形成導電層，在所述導電層上選擇性地形成第二抗蝕掩 模’触刻所述導電層來形成源極電極及汲極電極層，去掉 所述第二抗蝕掩模，藉由以所述源極電極及汲極電極層爲 掩模軸刻所述島狀半導體層的所述雜質半導體層，從而使 所述半導體層的一部分露出而形成背通道部，蝕刻所述背 通道部的表層部。 本發明之一是一種薄膜電晶體的製造方法，其特徵在 於’在閘極電極層上形成閘極絕緣層、半導體層、雜質半 導體層以及導電層，在所述導電層上選擇性地形成具有凹 部的第一抗蝕掩模，藉由蝕刻所述半導體層、所述雜質半 導體層以及所述導電層，在形成島狀半導體層以及該半導 體層上的導電層的同時，使所述第一抗蝕掩模的凹部到達 -9- 200921801 所述導電層來形成第二抗蝕掩模，藉由触刻所述導電層來 形成源極電極及汲極電極層，藉由蝕刻所述島狀半導體層 的所述雜質半導體層，從而使所述半導體層的一部分露出 而形成背通道部，去掉所述第二抗鈾掩模，藉由以所述源 極電極及汲極電極層爲掩模鈾刻所述背通道部的表層部。 本發明之一是一種薄膜電晶體的製造方法，其特徵在 於，在閘極電極層上形成閘極絕緣層、半導體層、雜質半 導體層以及導電層，在所述導電層上選擇性地形成具有凹 部的第一抗蝕掩模，藉由蝕刻所述半導體層、所述雜質半 導體層以及所述導電層，在形成島狀半導體層以及該半導 體層上的導電層的同時，使所述第一抗蝕掩模的凹部到達 所述導電層來形成第二抗蝕掩模，藉由蝕刻所述導電層來 形成源極電極及汲極電極層，去掉所述第二抗蝕掩模，藉 由蝕刻所述島狀半導體層的所述雜質半導體層，從而使所 述半導體層的一部分露出而形成背通道部，以所述源極電 極及汲極電極層爲掩模蝕刻所述背通道部的表層部。 在上述構成的本發明中，較佳的以無偏向的方式蝕刻 所述背通道部的一部分。這是爲了降低對於背通道部的損 傷。 在上述構成的本發明中，較佳的藉由與形成所述背通 道部時使用的氣體相同種類的氣體來蝕刻所述背通道部。 如果藉由與形成所述背通道部時使用的氣體相同種類的氣 體來蝕刻（稍微蝕刻）所述表層部，則可以提高生產能 力。作爲這裏使用的氣體，例如可以舉出氯氣。 -10- 200921801 在上述構成的本發明中，較佳的藉由脈衝放電來蝕刻 所述背通道部。這是爲了進一步降低對於背通道部的損 傷。 在上述構成的本發明中，較佳的是，所述半導體層由 微晶半導體層和非晶半導體層的疊層構成’所述非晶半導 體層設置於所述半導體層的接觸所述雜質半導體層的一 側。藉由將本發明應用於這種結構的薄膜電晶體，可以進 一步降低截止電流。 藉由上述構成的本發明的製造方法而製造的薄膜電晶 體所具有的源極電極及汲極電極層形成與其連接的像素電 極層，該像素電極層由具有透光性的導電性材料形成。 作爲藉由上述第一製造方法製成的薄膜電晶體，半導 體層由微晶半導體層及非晶半導體層構成的薄膜電晶體 中，具有閘極電極層、覆蓋閘極電極層地設置的閘極絕緣 層、設置在閘極絕緣層上的半導體層、由接觸半導體層上 的一部分地設置的第一部分及接觸所述第一部分地設置的 第二部分構成的源區及汲區、接觸所述源區及汲區上地設 置的所述源極電極及汲極電極，與所述源區及汲區重疊的 所述非晶半導體層比與通道形成區重疊的所述非晶半導體 層厚，所述源區及汲區的第一部分的側面與所述源極電極 及汲極電極大致位於同一平面上，所述源區及汲區的第二 部分的側面與所述非晶半導體層的側面大致位於同一平面 上。 藉由採用上述結構，即在微晶半導體層上設置緩衝層 -11 - 200921801 的反交錯結構，導通電流主要流過通道形成區中的與閘極 絕緣層的介面附近（距介面數十nm以下的區域），而截 止電流主要流過通道形成區的遠離閘極絕緣層的一側的表 層（以下’稱爲背通道部）。因爲微晶半導體的遷移率 商’所以可以提筒導通電流’因爲作爲緩衝層的包含氫的 非晶半導體層相當於薄膜電晶體的背通道部，具有高電 阻，所以可以降低截止電流。因此，藉由在接觸閘極絕緣 層的一側形成微晶半導體層，在背通道部形成非晶半導體 層，在去掉抗蝕掩模之後蝕刻該背通道部，可以製造導通 電流高且截止電流低的薄膜電晶體。 此外，較佳的在微晶半導體層和源區及汲區之間也具 有緩衝層。緩衝層防止微晶半導體層的氧化，發揮高電阻 區域的作用。因爲在微晶半導體層和源區及汲區之間具有 設置有凹部的緩衝層，所以可以製造遷移率高、漏電流小 且絕緣耐壓高的薄膜電晶體。藉由降低薄膜電晶體的源區 及汲區之間的漏電流，可以降低截止電流。 在本發明中，設置緩衝層的情況下，在蝕刻雜質區之 後的抗蝕膜的剝離及洗滌之後，在與通道形成區重疊的區 域的緩衝層露出的狀態下進行乾蝕刻。此外，藉由設置緩 衝層，可以防止微晶半導體層的氧化’可以防止薄膜電晶 體的電特性的退化。 如上所述，藉由設置緩衝層，可以採用生產性高的通 道蝕刻型的製造方法。 還有’在本說明書中，對於層疊膜的各層’有時不對 -12 - 200921801 膜和層特別地區別使用。 還有，在本說明書中，將如下的層稱爲LPSAS層： 在形成藉由成膜而取得的微晶半導體層之後，對微晶半導 體層照射雷射光束，使其進行結晶生長而取得的層。 藉由本發明，可以製造截止電流小的薄膜電晶體。藉 由降低截止電流，可以製造開關特性良好的薄膜電晶體。 即，可以低成本且成品率好地製造電特性良好且可靠 性高的薄膜電晶體。此外，對於藉由應用本發明而製成的 薄膜電晶體，在同一基板上，元件之間的電特性的偏差 小。 此外，可以製造汲極電壓的變化所導致的汲極電流的 變化小的薄膜電晶體。 此外，當薄膜電晶體的通道長度小時，也可以降低 Vg -1 d曲線的上升時的截止電流。 因爲應用本發明的薄膜電晶體的S値小且開關特性良 好，所以藉由將該薄膜電晶體應用於顯示裝置，可以提高 顯示裝置的對比度，可以降低耗電量。此外，因爲元件之 間的電特性的偏差小’所以可以製成顯示偏差小的顯示裝 置。 還有’ s値是指源極電極和汲極電極之間的電流（亞 臨界値電流）增加一個數量級所需的閘極電壓，s値越 小，亞臨界値電流相對於閘極電壓的斜率越大，開關特性 就越好。 因此’藉由將應用本發明的薄膜電晶體應用於顯示裝 -13- 200921801 置，可以提高顯示裝置的圖像品質。 【實施方式】 下面’參照附圖說明本發明的實施例模式。但是，本 發明不局限於以下的說明。這是因爲只要是本技術領域的 普通技術人員就可以很容易地理解，在不脫離本發明的宗 旨及其範圍的情況下其方式和詳細內容可以作各種改變。 因此’本發明不應該被解釋爲僅限定在以下所示的實施例 模式及實施例所記載的內容。還有，當使用附圖說明本發 明的構成時，表示相同部分的符號在不同附圖之間也通 用。此外，當表示同樣部分時，有時採用相同的方格圖而 不特別標記符號。 實施例模式1 在本實施例模式中，參照附圖說明本發明的薄膜電晶 體的製造方法以及藉由該方法製成的薄膜電晶體。 圖1表不應用本發明的薄膜電晶體的俯視圖及截面圖 的一例。圖1所示的薄膜電晶體在基板1 0 〇上具有閘極電 極層1 〇 2 ’在閘極電極層1 〇 2上具有閘極絕緣層1 〇 4，在 閘極絕緣層104上具有半導體層1〇6，在半導體層106上 具有緩衝層1 0 8，在緩衝層1 〇 8上的一部分具有源區及汲 區1 1 0 ’在源區及汲區1 1 0上具有源極電極及汲極電極層 112，在源極電極及汲極電極層112上具有絕緣層114。 各層進行圖案形成而取得所希望的形狀。絕緣層1 1 4發揮 -14- 200921801 保護層的作用。 還有’作爲本實施例模式的半導體層1 06，可以具體 地舉出微晶半導體層、或者藉由對成膜後的微晶半導體層 進行雷射處理（以下也稱爲“ LP ” ）而取得的結晶性半導 體層’但是不局限於此，半導體層1 0 6也可以沒有結晶 性。或者’半導體層丨06也可以是以多晶半導體層爲代表 的結晶性半導體層。 圖1所示的薄膜電晶體中的接觸緩衝層1 08上的一部 分地設置的源區及汲區110由接觸源極電極及汲極電極層 1 1 2的第一部分和接觸緩衝層〗〇 8的第二部分構成。與該 源區及汲區110重疊的緩衝層108被設置得比與通道形成 區重疊的緩衝層1 0 8厚。再者，如圖1所示，源區及汲區 1 1 〇的第一部分的（內側的）側面與源極電極及汲極電極 層1 1 2的（內側的）側面大致位於同一平面上，第二部分 的側面與緩衝層1 0 8的側面大致位於同一平面上。第一部 分的側面和第二部分的側面有時不位於同一平面上。 還有’圖1所示的薄膜電晶體是在液晶顯示裝置（液 晶顯示面板）中被設置爲矩陣狀的像素電晶體。薄膜電晶 體的源極電極連接到源極配線，而汲極電極藉由設置在絕 緣層1 1 4中的開口部1 1 6連接到像素電極層1 1 8。 還有，源極電極和汲極電極之一被至少形成爲圍繞源 極電極和汲極電極之另一個的形狀（U字形、日本片假名” “ 3 "字型或者馬蹄形）。藉由將薄膜電晶體形成爲U字形 (曰本片假名” “ 3 ”字型或者馬蹄形），可以擴大該薄膜電 -15- 200921801 晶體的通道寬度，可以確保足夠的導通電流。此外 降低電特性的偏差。再者，可提高可靠性。然而， 不局限於此，薄膜電晶體也可以不是U字形（日本少 “ η 字型或者馬蹄形）。 接著，參照附圖而說明圖1所示的薄膜電晶體 方法。還有，具有微晶半導體的η型薄膜電晶體的 的遷移率高於具有微晶半導體的ρ型薄膜電晶體。 如果使形成在同一基板上的所有薄膜電晶體的極性 可以控制製程數，是較佳的。因此，這裏將說明η 電晶體的製造方法。 首先，在基板100上形成閘極電極層102。基 可以使用鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鋁矽 璃等藉由熔化法或浮法製造的無鹼玻璃基板、陶瓷 還可以使用具有本製程的處理溫度以上的耐熱性的 板等。此外’可以使用在不銹鋼合金等金屬基板的 設置絕緣層而得的基板。即，作爲基板1 0 0，使用 緣表面的基板。在基板1 0 0是玻璃母板的情況下， —代（例如，320mmx400mm) 〜第十代（存 295 0mmx3400mm )的基板即可。 閘極電極層1 02可以使用鈦、鉬、鉻、鉬、鎢 銅、銨或銃等金屬材料或以這些爲主要成分的合金 形成。在使用鋁的情況下，如果使用添加鉬而合 Al-Ta合金’則小丘得到抑制，所以是較佳的。此 果使用添加钕而合金化的A1 - N d合金，則不僅小丘 ，可以 本發明 t假名” 的製造 載流子 此外， 一致， 型薄膜 板100 酸鹽玻 基板， 塑膠基 表面上 具有絕 採用第 ;!1 如， 、鋁、 材料來 金化的 外’如 得到抑 -16- 200921801 制，而且可以形成電阻低的配線，所以是更佳的。此外， 還可以使用以摻雜磷等雜質元素的多晶矽爲代表的半導體 層或AgPdCu合金。此外’可以以單層形成或者以疊層形 成。例如，較佳的採用在銘層上層疊鉬層的兩層的疊層結 構、在銅層上層疊銷層的兩層結構、或者在銅層上層疊氮 化鈦層或氮化鉬層的兩層結構。藉由在電阻低的層上層疊 發揮阻擋層的作用的金屬層，可以降低電阻，且防止從金 屬層擴散到半導體層的金屬元素的擴散。或者，也可以採 用由氮化鈦層和鉬層構成的兩層的疊層結構，或者層疊厚 度爲5 0 n m的鎢層、厚度爲5 0 0 n m的鋁和矽的合金層以及 厚度爲3 0 n m的氮化鈦層的三層的疊層結構。此外，當採 用三層的疊層結構時’可以使用氮化鎢代替第一導電層的 鎢’也可以使用鋁和鈦的合金層代替第二導電層的鋁和矽 的合金層，也可以使用鈦層代替第三導電層的氮化鈦層。 例如，如果在Al-Nd合金層上層疊形成鉬層，則可以形成 耐熱性良好且電阻低的導電層。 閘極電極層1 0 2可以藉由利用濺射法或真空蒸鍍法在 基板100上形成導電層’利用光微影法或噴墨法在該導電 層上形成掩模’並使用該掩模蝕刻導電層來形成。另外， 也可以藉由利用噴墨法將銀、金或銅等的導電性奈米糊料 吐出至基板上’進行焙燒來形成。另外，作爲提高閘極電 極層1 0 2和基板1 0 0的密合性並防止構成閘極電極層1 〇 2 的材料擴散到基底的阻擋金屬，可以將上述金屬材料的氮 化物層設置在基板1 00和閘極電極層1 〇2之間。在此，在 -17- 200921801 基板100上形成導電層，藉由使用光微影掩模形成的抗蝕 掩模進行來形成閘極電極層1 02。 另外，因爲在閘極電極層1 02上在以後的製程中形成 半導體層以及源極配線（信號線），所以較佳的將其側面 加工爲斜坡形狀，以便防止在具有高度差的部分發生的配 線斷裂。此外，可以藉由該製程同時也形成閘極配線（掃 描線）。再者，可以也形成像素部具有的電容線。還有， 掃描線是指選擇像素的配線。 接著，覆蓋閘極電極層1 02地形成閘極絕緣層1 04， 在該閘極絕緣層上依次形成微晶半導體層、非晶半導體層 以及雜質半導體層。還有，較佳的至少連續形成閘極絕緣 層、微晶半導體層以及非晶半導體層。更佳的，連續形成 至雜質半導體層。藉由至少在不接觸於大氣的情況下連續 形成閘極絕緣層、微晶半導體層以及非晶半導體層，可以 在不受到大氣成分或漂浮在大氣中的雜質元素的污染的情 況下形成疊層膜的各層的介面。所以，可以降低薄膜電晶 體的電特性的偏差，可以成品率好地製造可靠性高的薄膜 電晶體。 閘極絕緣層1 04可以利用CVD法或濺射法等以氧化 矽、氮化矽、氧氮化矽或氮氧化矽形成。此外，閘極絕緣 層104既可以以單層形成，又可以層疊這些來形成。作爲 閘極絕緣層1 〇4，較佳的從基板側依次層疊氮化矽層或氮 氧化矽層、氧化矽層或氧氮化矽層來形成。這是因爲如下 緣故：當基板1 〇〇包括雜質元素時，氮化矽層及氮氧化矽 -18- 200921801 層防止這些進入半導體層1〇6的效果高，特別在半導 1 06是微晶半導體層的情況下’氧化矽層及氧氮化矽層 微晶半導體層的介面特性良好。或者，作爲閘極絕緣 1 04，也可以從基板側依次層疊氧化矽層或氧氮化矽層 氮化矽層或氮氧化矽層、氧化矽層或氧氮化矽層來形成 此外，作爲閘極絕緣層1 04，也可以利用單層的氧化 層、氮化矽層、氧氮化矽層、或者氮氧化矽層來形成。 者，較佳的藉由頻率爲1GHz的微波電漿CVD法來形 閘極絕緣層1 04。藉由微波電漿CVD法形成的氧氮化 層及氮氧化矽層因爲膜質細緻，所以絕緣耐壓高，可以 高薄膜電晶體的可靠性。 閘極絕緣層〗〇 4較佳的在氮氧化矽層上層疊形成氧 化砂層而構成兩層結構。閘極絕緣層1 0 4以達到5 0 n m 上、較佳的爲50nm〜400nm、更佳的爲150nm〜300nm 條件形成。如果使用氮氧化砂層，可以防止基板1 0 0中 含的鹼金屬等混入半導體層106。此外，藉由使用氧氮 矽層’可以防止將鋁用於閘極電極層1 〇 2時有可能發生 小丘，還可以防止閘極電極層1 〇 2的氧化。 另外，氧氮化矽是指具有如下組成的物質：氧的含 比氮多，氧的含量在55〜65原子％的濃度範圍內，氮 含量在1〜20原子％的濃度範圍內，矽的含量在25〜 原子％的濃度範圍內，氫的含量在〇 _ 1〜1 〇原子％的濃 範圍內。此外’氮氧化矽是指具有如下組成的物質：氮 含量比氧多’氧的含量在15〜30原子％的濃度範圍內 層 與 層 、 〇 矽 再 成 矽 提 氮 以 的 所 化 的 量 的 35 度 的 -19- 200921801 氮的含量在2 0〜3 5原子％的濃度範圍內，矽 〜3 5原子％的濃度範圍內，氫的含量在1 5〜 濃度範圍內。 在半導體層106是藉由對微晶半導體層i 而形成的層的情況下，較佳的是，在形成閘極 之後、形成微晶半導體層之前，在閘極絕緣層 用來提高微晶半導體層的密合性並防止雷射處 氧化的層。作爲這種用來防止氧化的層，例如 氮化矽層夾住氧氮化矽層的疊層結構的層。 1 06是藉由對微晶半導體層進行LP處理而形 況下，藉由該處理，可以提高形成在其上的半 的密合性，防止LP時的氧化。 半導體層1 06發揮薄膜電晶體的通道形成 在半導體層1 06是微晶半導體層的情況下，形 質和結晶結構（包括單晶、多晶）的中間結構 料的微晶半導體層。再者，藉由對其進行LP 提高電特性。 在此，微晶半導體是具有在自由能方面上 三狀態的半導體，較好是具有短程有序及晶格 半導體，較好是可以使其粒徑爲數nm〜20nm 於非晶半導體中。在作爲微晶半導體的代表例 中，其拉曼光譜偏移到比表示單晶矽的5 2 0.6 數側。即，微晶矽的拉曼光譜的峰値位於 5 2 0.6 c m_ 1的範圍內。此外，較佳的使其至少令 的含量在2 5 2 5原子％的 |行LP處理 :絕緣層1 0 4 104上形成 理所導致的 可以舉出由 在半導體層 成的層的情 導體層106 區的作用。 成包括非晶 的半導體材 處理，可以 很穩定的第 應變的晶質 並分散存在 子的微晶石夕 c ηΤ 1低的波 4 8 1cm'1 ~ Ϊ含1原子％ -20- 200921801 或更多的氫或鹵素，以便封閉懸空鍵。關於這種微晶半導 體層的記述例如在專利文獻3中公開。 另外，藉由使用拉曼光譜的峰値的半値寬度，可以算 出包括在微晶半導體層中的晶粒的粒徑。然而，可以認爲 實際上包括在微晶半導體層中的晶粒不是球形。 還有，作爲使用於本發明的微晶半導體層的較佳的方 式，可以舉出LPS AS層，該LPS AS層藉由在閘極絕緣層 上堆積而形成半非晶矽（Semi-Amorphous Silicon，以下 也稱爲“ S AS ” ）層，並且從該層的表面側照射雷射來形 成。以下，將說明該LPSAS層。 上述雷射可以作用到非晶矽層和閘極絕緣層的介面。 由此，以位於非晶矽層的表面側的結晶爲核，從該表面向 閘極絕緣層的介面進行結晶生長，形成大體上柱形的結 晶。利用LP處理的結晶生長不是擴大結晶粒徑，而是改 善在層的厚度方向上的結晶性。 在上述LP處理中，可以藉由聚焦爲矩形長條狀（成 形爲線狀雷射光束），利用一次雷射光束掃描處理在例如 73 0mmx920mm的玻璃基板上的非晶矽層來進行。在此情 況下，較好是將使線狀雷射光束彼此重疊的比例（重疊 率）設定爲〇%〜98%、較佳的爲85%〜95%來進行。由 此，每一塊基板的處理時間被縮短，可以提高生產率。但 是，雷射光束的形狀不局限於線狀，也可以爲面狀。此 外，在本LP處理中對玻璃基板的尺寸沒有限制，可以使 用各種尺寸的基板。藉由進行LP處理，微晶半導體層和 -21 - 200921801 閘極絕緣層的介面附近的區域的結晶性得到改善’起到提 高具有底閘結構的薄膜電晶體的電特性的效果° 如果採用上述的生長，不會形成發生在現有的低溫多 晶矽的表面的凹凸（稱爲壟紋的凸狀體），：LP處理後的 矽表面保持高平滑性。還有，即使是低溫多晶矽’在閘極 電極存在於半導體層的正下方的情況下，大多數情況下也 不會在該半導體層形成壟紋。 如本實施例模式所示，藉由使雷射直接作用於成膜後 的非晶矽層而得到的結晶性的矽層在其生長機理及形成的 層的性質上不同於現有的直接堆積而成的微晶矽層 '或者 利用傳導加熱而改性了的微晶矽層（非專利文獻1所示的 技術）。然而，本發明不局限於此。即，即使是具有非專 利文獻1等所示的微晶矽的薄膜電晶體，也可以應用本發 明。 此外，微晶半導體層中的載流子的遷移率大致爲 lcm2/V · sec〜20cm2/V · sec以下，是使用非晶半導體的 薄膜電晶體的遷移率的大約2倍〜2 0倍。因此，與由非 晶半導體形成的薄膜電晶體相比，在由微晶半導體層形成 的薄膜電晶體中’表示電流一電壓特性的曲線的上升部分 的傾斜陡峭’其中，橫軸是閘極電壓，而縱軸是汲極電 流。在此’閘極電壓是指相對於源極電極的電位的閘極電 極的電位差’而汲極電流是指流過源極電極及汲極電極之 間的電流。因此，將微晶半導體層使用於通道形成區的薄 膜電晶體的導通電流高’作爲開關元件的回應性優越，可 -22- 200921801 以進行高速工作。如果使用通道形成區由微晶半導體 成的薄膜電晶體作爲顯示裝置的開關元件，則可以縮 道形成區的面積，即薄膜電晶體的面積。此外，也可 驅動電路的一部分或全部一體形成在與像素部相同的 上，來形成系統化面板（system-on-panel)。 微晶半導體層可以藉由頻率爲數十MHz〜數百 的高頻率電漿CVD法、或頻率爲1GHz以上的微波 CVD法在基板上直接形成。代表性的是，可以使用 釋SiH4或Si2H6等氫化矽而使用。另外，除了使用氫 及氫之外，還可以使用選自氨、氬、氪、氖中的一種 種稀有氣體元素進行稀釋來形成。當進行稀釋時，將 流量比設定爲氫化矽的5倍〜2 0 0倍、較佳的爲5 0 150倍、更佳的爲100倍左右。還有，也可以 SiH2Cl2、SiHCl3、SiCl4、SiF4 等代替氫化矽。此外 由頻率爲1GHz以上的微波電漿法形成的層的電子 高，作爲原料氣體的氫化矽容易離解。因此，與利用 爲數十MHz〜數百MHz的高頻電漿法的情況相比， 製造微晶半導體層，可以提高成膜速度，可以提高 率。 另外，因爲微晶半導體層在不添加以價電子控制 的的雜質元素時顯示弱η型的導電性，所以可以在成 同時或成膜之後將賦予ρ型的雜質元素添加到發揮薄 晶體的通道形成區的作用的微晶半導體層中，控制臨 電壓Vth。作爲賦予ρ型的雜質元素，代表性的有硼 層形 小通 以將 基板 MHz 電漿 氫稀 化矽 或多 氫的 倍〜 使用 ，藉 密度 頻率 容易 生產 爲目 膜的 膜電 界値 ，較 -23- 200921801 好是藉由以lppm〜lOOOppm、較佳的爲Ippm〜lOOppm的 比例將B2H6、BF3等雜質氣體混入氫化矽來形成。並且’ 較好是將微晶半導體層中的硼的濃度設定爲例如1 X 1 014 原子/ cm3〜6xl〇16原子/ cm 3。 另外，較佳的將微晶半導體層的氧濃度設定爲1 x 1 0 19 原子/cm3以下、較佳的爲5xl()18原子/Cm3以下’而將氮 及碳的濃度設定爲5χ1〇18原子/Cm以下、較佳的爲1X i 〇ι 8原子/cm3以下。藉由降低有可能混入到微晶半導體 層的氧、氮及碳的濃度’可以防止微晶半導體層的通道形 成區成爲η型半導體。此外’如果這些元素的濃度在元件 之間不同，則臨界値電壓V t h產生偏差。因此’藉由盡可 能降低它們的濃度’可以減少設置在基板上的兀件的的臨 界値電壓Vth的偏差。 在半導體層1 06是微晶半導體層的情況下’以2nm〜 60nm、較佳的爲】0nm〜30nm的厚度形成。藉由將微晶半 導體層的厚度設定爲2nm〜60nm’可以取得全耗盡型薄 膜電晶體。此外，因爲微晶半導體層的成膜速度慢到非晶 半導體層的成膜速度的1 /1 〇〜1 /1 0 0，所以較佳的以較小 的厚度形成，提高生產效率。 還有，藉由在半導體層106的表面上形成非晶半導體 層或者包含氫、氮或鹵素的非晶半導體層，可以防止半導 體層1 06中所含的晶粒的表面的自然氧化。 然而，微晶半導體層以及LPS AS層還存在截止電流 高的問題。 -24 - 200921801 於是，較佳的覆蓋半導體層1 06地形成緩衝層1 08。 在設置緩衝層1 08的情況下，即使在半導體層1 06的表面 上不形成用來防止晶粒的自然氧化的層，也可以防止晶半立 表面的自然氧化。 緩衝層108可以藉由使用與半導體層106相同的材料 形成非晶半導體層，進行蝕刻而形成圖案來形成。在非晶 半導體層由矽形成的情況下，可以藉由Sih、Si2H6等氫 化矽用電漿CVD法來形成。此外，可以藉由利用選自 氯、氬、氪及氖中的一種或多種稀有氣體元素稀釋上述氫 化矽而使用，來形成非晶半導體層。如果使用氫化矽的流 量的1倍〜20倍、較佳的爲1倍〜1 0倍、更佳的爲1倍 〜5倍的流量的氫，則可以形成包含氫的非晶半導體層。 此外，藉由使用上述氫化矽與氮或氨的混合氣體，也可以 形成包含氮的非晶半導體層。此外，如果在上述氫化矽中 使用包含氟、氯、溴或碘的氣體（F2 ' Cl2、Br2 ' 12、 HF、HC1、HBr、HI等），則可以形成包含氟、氯、溴或 碘的非晶半導體層。還有，可以使用 SiH2Cl2、SiHCl3、 SiCl4、SiF4等代替氫化矽。還有，將該非晶半導體層的 厚度設定爲 l〇〇nm〜500nm、較佳的爲 150nm〜400nm、 更佳的爲200nm〜300nm。 此外，緩衝層1 0 8也可以是藉由將非晶半導體用作靶 材在氫或稀有氣體中進行濺射而形成的非晶半導體層。此 時，如果使氣氛中包含氨、氮或一氧化二氮，則可以形成 包含氮的非晶半導體層。另外，藉由使氣氛中包含含有 -25- 200921801
氟、氯、溴或碘的氣體（F2、Cl2、Br2、I2、HF HBr、HI等），可以形成包含氟、氯、溴或碘的封 體層。 此外，作爲緩衝層108，可以在半導體層1〇6 上利用電漿C V D法或濺射法形成非晶半導體層之 用氫電漿、氮電漿 '或鹵素電漿對非晶半導體層的 行處理’使非晶半導體層的表面氫化、氮化、或鹵 者’也可以利用氦電漿、氖電漿、氬電漿、氪電槳 晶半導體層的表面進行電漿處理。 雖然緩衝層1 0 8由非晶半導體層形成，但是該 導體層較佳的不包含晶粒。因此，在利用頻率 MHz〜數百MHz的高頻電漿CVD法、或微波電槳 來形成的情況下’以形成不包含晶粒的非晶半導體 件進行成膜。 另外’形成緩衝層1 08時，需要注意使其不包 硼等賦予一種導電型的雜質元素。尤其，較好是使 制臨界値電壓而添加到半導體層1 0 6的硼、或者源 區1 1 0中所含的磷不混入緩衝層1 〇8。例如，在半 1 06包含硼且緩衝層1 〇8包含磷的情況下，在半 1 〇6和緩衝層1 08之間形成PN結。此外，在緩衝 包含硼且源區及汲區1 1 0包含磷的情況下，在緩揮：： 和源區及汲區1 1 0之間形成PN接面。或者，由於 1 0 8中同時混入棚和憐，產生複合中心，導致漏電 生。藉由緩衝層1 08不包含這些雜質元素，可以降 、HC1、 =晶半導 的表面 後’利 表面進 化。或 等對非 非晶半 爲數十 CVD法 層的條 含磷或 爲了控 區及汲 導體層 導體層 :層 10 8 f 層 108 緩衝層 流的產 低漏電 -26- 200921801 流。此外，藉由在源區及汲區1 1 0和半導體層1 06之間具 有不包含磷、硼等雜質元素的緩衝層108，可以防止雜質 元素侵入成爲通道形成區的半導體層106以及源區及汲區 110° 此外，緩衝層1 0 8較好是由包含氫、氮或鹵素的非晶 半導體形成。非晶半導體的能隙大於微晶半導體（非晶半 導體的能隙爲1.6eV〜1.8eV，而微晶半導體的能隙爲 l.leV〜1.5eV。），電阻高，遷移率低（微晶半導體的 1 /5〜I /1 0 )。因此，較佳的是，在形成的薄膜電晶體 中’形成在源區及汲區1 1 〇和半導體層1 0 6之間的緩衝層 1 08發揮高電阻區的作用，半導體層1 06發揮通道形成區 的作用。由此’可以降低薄膜電晶體的截止電流。當將這 種薄膜電晶體用作液晶顯示裝置的開關元件時，可以提高 液晶顯不裝置的對比度。 如果半導體層1 06被氧化，則該薄膜電晶體的遷移率 降低’亞臨界値增大’所以薄膜電晶體的電特性惡化。藉 由覆蓋半導體層106的表面地形成緩衝層108，可以防止 微晶半導體層1 08具有的晶粒（特別是表面）的氧化，並 且可以減少薄膜電晶體的電特性的惡化。如果緩衝層！ 〇 8 的凹部包含（與半導體層106的通道形成區重疊的部分） 氫及氟中的任一方或雙方，則可以有效地防止氧穿過緩衝 層108 ’進一步提高防止半導體層ι〇6的氧化的效果。 源區及汲區11 0可以藉由形成雜質半導體層，之後對 該雜質半導體層進行蝕刻來形成。在形成η型薄膜電晶體 -27- 200921801 的情況下’代表性的是添加磷作爲雜質元素即可，可以對 氨化砂添加PH3等包含賦予η型的雜質元素的氣體來形 成。此外’在形成ρ型薄膜電晶體的情況下，代表性的是 添加硼作爲雜質元素即可’可以對氫化矽添加Β 2 Η 6等包 含賦予ρ型的雜質元素的氣體。源區及汲區丨丨〇可以由微 晶半導體或非晶半導體形成。源區及汲區1 1 〇以2nm〜 60nm的厚度形成。即’較好是將其厚度設定爲與半導體 層1 0 6相同程度的厚度。如果使源區及汲區丨〗〇較薄，則 可以提高生產效率。 在本發明中’如上所述，較佳的從閘極絕緣層連續形 成至雜質半導體層。在此，參照圖5說明能夠連續形成這 些層的微波電漿CVD裝置。圖5是表示微波電漿CVD裝 置的俯視截面的模式圖，呈在中央所示的共通室210的周 圍具備裝載室200、卸載室205以及第一反應室201〜第 四反應室204的結構。在共通室2 1 0和每個室之間具備閘 閥212〜217，以防止在每個室內進行的處理互相干擾。 基板220裝載在裝載室200、卸載室205的盒218以及盒 219，由共通室210的傳送單元211傳送到第一反應室 201〜第四反應室204。在該裝置中，可以將反應室分配 給每個堆積膜種類，可以在不使它們接觸大氣的情況下連 續形成多個不同種類的層。 在第一反應室201〜第四反應室204的各室中，分別 層疊形成閘極絕緣層至雜質半導體層。在此情況下，藉由 轉換原料氣體，可以連續地層疊多個不同種類的層來形 -28- 200921801 成。在此情況下，在形成閘極絕緣層之後，將矽 矽引入到反應室內’使殘留氧及氫化矽起反應， 排出到反應室的外部，從而可以降低反應室內的 度。其結果是，可以降低半導體層106中所含的 此外，可以防止半導體層1 06中所含的晶粒的氧 或者，在第一反應室201及第三反應室203 緣層、微晶半導體層以及非晶半導體層，而在第 202及第四反應室204中形成源區及汲區1 10。 源區及汲區1 1 〇單獨地形成，可以防止殘留在反 賦予一種導電型的雜質元素混入到其他層中。 藉由使用如圖5所示連接有多個反應室的 CVD裝置，可以從閘極絕緣層連續形成至雜 層，因此可以提高批量生產性（生產性）。此外 個反應室進行維護、清洗，也可以利用其他反應 成膜處理，可以提高成膜的節奏。另外，因爲可 漂浮在大氣中的有可能成爲污染源的雜質元素污 下形成各個疊層介面，所以可以減少薄膜電晶體 的偏差。 此外，可以在第一反應室20 1中形成絕緣層 反應室202中形成微晶半導體層及非晶半導體層 反應室203中形成源區及汲區1 10。另外，微晶 的成膜速度慢，所以也可以使用多個反應室來形 導體層。例如，也可以在第一反應室201中形成 層’在第二反應室202及第三反應室203中形成 院等氫化 將反應物 殘留氧濃 氧濃度。 化。 中形成絕 二反應室 藉由只將 應室中的 微波電漿 質半導體 ，即使某 室來進行 以在不被 染的狀態 的電特性 ，在第二 ，在第三 半導體層 成微晶半 聞極絕緣 微晶半導 -29- 200921801 體層，在第四反應室204中形成非晶半導體層，在第五反 應室（未圖示）中形成雜質半導體層。如此，藉由使用多 個反應室同時形成微晶半導體層，可以提高當製造薄膜電 晶體時的生產效率。此時，較佳的以進行成膜的種類的膜 塗覆各反應室的內壁。 藉由使用圖5所示的結構的微波電漿CVD裝置，可 以在各反應室中形成其組成類似的多種層或一種層，且可 以在不暴露於大氣的狀態下連續成膜。因此，可以在介面 不被已形成的層的殘留物及飄浮在大氣中的雜質元素污染 的狀態下形成疊層膜。 還有，雖然在圖5所示的微波電漿CVD裝置中獨立 地設置有裝載室及卸裝室，但是也可以將它們合倂，設置 一個裝載/卸裝室。此外，也可以在微波電漿CVD裝置中 設置預備室。藉由在預備室中對基板進行預熱，可以在各 反應室中縮短到成膜爲止的加熱時間，可以提高生產效 率。 下面，將具體地說明成膜處理。成膜處理根據其目的 而選擇從氣體供應部供應的氣體來進行。 在此，示出閘極絕緣層1 04以兩層結構層疊形成的情 況。例舉以如下方法爲一例：作爲閘極絕緣層104，形成 氧氮化矽層，在該氧氮化矽層上形成氮氧化矽層。 首先，利用氟自由基對微波電漿CVD裝置的反應室 的處理容器內部進行清洗。還有，氟自由基的引入藉由將 氟化碳、氟化氮或氟引入到設置在反應室外側的電漿發生 -30- 200921801 器中，進行離解，將氟自由基引入到 由引入氟自由基，可以清洗反應室內 在利用氟自由基進行清洗之後， 到反應室的內部，使反應室內的殘留 以降低殘留氟的濃度。由此，可以減 的內壁形成的保護層的氟的混入量， 厚度。 接著，在反應室的處理容器的內 氮化矽層作爲保護層。在此，將處理 IPa〜200Pa、較佳的爲IPa〜l〇〇pa 氪等稀有氣體的任何一種以上的氣骨 體。再者，除了上述稀有氣體以外， 的使用氦氣作爲電漿點燃用氣體，更 合氣體。 氦的電離能高達24.5eV，但由於 定狀態，因此在放電中可以以約4eV 放電開始電壓低，且容易維持放電。 持所產生的電漿，且可以節省電力。 此外，也可以再引入氧氣作爲電 將氧氣與稀有氣體一起引入到處理容 電漿的點燃。 接著，使微波產生裝置的電源導 輸出設爲500W〜6000W、較佳的爲 生電漿。接著，將原料氣體經過氣菅 反應室中來進行。藉 〇 藉由將大量的氫引入 氟和氫反應，從而可 少對於後面在反應室 並可以減少保護層的 壁等的表面上堆積氧 容器內的壓力設定爲 ，引入氣、氬、氙、 豊作爲電漿點燃用氣 還引入氫。特別較佳 佳的使用氮和氫的混 在約20eV存在準穩 進行離子化。由此， 因此，可以均勻地維 漿點燃用氣體。藉由 器中，可以容易進行 通，微波產生裝置的 4000W〜6000W，產 I管引入到處理容器 -31 - 200921801 內。具體而言，藉由引入矽烷、一氧化二氮以及氨作爲原 料氣體，在處理容器的內壁、氣體管、電介質板以及支承 台的表面上形成氮氧化矽層作爲保護層。還有，也可以引 入氮作爲原料氣體來代替氨。以保護層的厚度達到500〜 2 0 0 0 n m的條件形成。 接著，在停止原料氣體的供應，降低處理容器內的壓 力，使微波產生裝置的電源截止之後，將基板設置在處理 容器內的支承臺上。 接著，藉由與上述保護層相同的製程，在基板上堆積 氧氮化砂層作爲閘極絕緣層1 0 4。 在將氧氮化矽層堆積至所希望的厚度之後，停止原料 氣體的供應，降低處理容器內的壓力’使微波產生裝置的 電源截止。 接著，將處理容器內的壓力設定爲IPa〜2 00Pa、較 佳的爲IPa〜l〇〇Pa’作爲電漿點燃用氣體’引入氦、 氬、氙、氪等的稀有氣體的任何一種以上與作爲原料氣體 的一氧化二氮、稀有氣體以及矽烷。接著，使微波產生裝 置的電源導通，微波產生裝置的輸出設爲 5〇OW〜 6000W、較佳的爲4000W〜6000W’產生電漿。接著’將 原料氣體經過氣體管引入到處理容器內’在基板的氮氧化 矽層上形成氧氮化矽層。接著’停止原料氣體的供應’降 低處理容器內的壓力’使微波產生裝置的電源截止’結束 成膜製程。 藉由上述製程，藉由反應室內壁的保護層採用氮氧化 -32- 200921801 矽層並在基板上連續形成氮氧化矽層和氧氮化矽層’可以 減少混入到上層側的氧氮化砂層中的雜質元素。如果採用 利用能夠產生微波的電源裝置的微波電漿CVD法形成這 些層，則電漿密度提高而形成細緻的層。由此’可以形成 絕緣耐壓高的膜。如果將該膜用作薄膜電晶體的閘極絕緣 層，則可以減少該薄膜電晶體的臨界値電壓的偏差。此 外，可以減少在BT ( Bias Temperature ;偏溫）試驗中發 生的故障的數量，成品率提高。另外，對於靜電的耐性提 高，從而可以製造即使被施加高電壓也不容易破壞的薄膜 電晶體。此外，可以製造經時破壞少的薄膜電晶體。此 外，可以製造熱載流子損傷少的電晶體。 此外，在閘極絕緣層1 04是藉由微波電漿CVD法形 成的氧氮化矽層的單層的情況下，採用上述保護層的形成 方法及氧氮化矽層的形成方法。特別是，如果將相對於矽 院的一氧化二氮的流量比設定爲1 〇 〇倍〜3 0 0倍、較佳的 爲1 50倍〜25 0倍，可以形成絕緣耐壓高的氧氮化矽層。 接著’將說明連續形成藉由微波電漿CVD法形成的 微晶半導體層和發揮緩衝層的作用的非晶半導體層的處理 方法。首先’與上述絕緣層的形成同樣，進行反應室內的 清洗。接著’在處理容器內堆積矽層作爲保護層。作爲矽 層，較好是以約0.2/zm〜0.4;/m的厚度形成非晶半導體 層。在此’將處理谷；gf內的壓力設定爲ipa〜2〇〇Pa、較 佳的爲！Pa〜l〇〇pa，引入氦、氩、氙、氪等稀有氣體的 任何一種以上作爲電漿點燃用氣體。此外，也可以與稀有 -33- 200921801 氣體一起引入氫。 接著’使微波產生裝置的電源導通，將微波產生裝置 的輸出設爲500W〜6000W、較佳的爲4000W〜6000W， 產生電漿。接著，將原料氣體經過氣體管引入到處理容器 內。具體而言’藉由引入氫化矽氣體以及氫氣作爲原料氣 體’在處理容器的內壁、氣體管、電介質板以及支承台的 表面上形成微晶矽層作爲保護層。此外，可以藉由利用選 自氦、氬、氪、氖中的一種或多種稀有氣體元素稀釋氫化 矽氣體以及氫氣來形成微晶半導體層。在此，將相對於氫 化矽的氫的流量比設定爲5倍〜2 0 0倍、較佳的爲5 0倍 〜1 5 〇倍、更佳的爲1 〇〇倍左右。另外，將此時的保護層 的厚度設定爲500nm〜2000nm。還有，也可以在使微波 產生裝置的電源導通之前，在處理容器內，除了上述稀有 氣體之外，還可以引入氫化矽氣體以及氫氣。 此外，可以使用選自氦、氬、氪、氖中的一種或多種 稀有氣體元素稀釋氫化矽氣體來形成作爲保護層的非晶半 導體層。 接著，在停止原料氣體的供應，降低處理容器內的壓 力，並使微波產生裝置的電源截止之後，將基板設置在處 理容器內的支承臺上。 接著，較好是對於如上所述地形成在基板上的閘極絕 緣層1 04的表面進行氫電漿處理。藉由在形成微晶半導體 層之前進行氫電漿處理，可以減少閘極絕緣層1 04和半導 體層1 0 6的介面上的晶格應變，可以提高閘極絕緣層1 〇 4 -34- 200921801 和半導體層106的介面特性’可以提高要形成的薄膜電晶 體的電特性。 此外，在上述氫電漿處理中，藉由對形成在處理容器 內的作爲保護層的非晶砂層也進行氫電漿處理，保護層被 蝕刻而在閘極絕緣層1 0 4的表面上堆積微量的砍。該微量 的矽成爲結晶生長的核，堆積微晶半導體層。其結果是， 可以減少在閘極絕緣層1 0 4和半導體層1 0 6的介面的晶格 應變，可以提高閘極絕緣層1 0 4和半導體層丨〇 6之間的介 面特性。由此，可以提高要形成的薄膜電晶體的電特性。 接著，與上述保護層的形成同樣，在基板上堆積微晶 半導體材料。將微晶半導體層的厚度設定爲2nm〜 50nm、較佳的爲l〇nm〜30nm。還有，作爲微晶半導體， 使用微晶矽。 還有’對微晶矽層來說，從該層的下方向上方進行結 晶生長，形成針狀結晶。這是因爲以擴大結晶面的方式進 行結晶生長的緣故。然而，即使在如此進行結晶生長的情 況下，微晶矽層的成膜速度也是非晶矽層的成膜速度的1 %〜1 0 %左右。因此，爲了提高生產效率，較佳的將微晶 矽層較薄地形成。 在微晶矽層堆積至所希望的厚度之後，停止原料氣體 的供應，降低處理容器內的壓力，使微波產生裝置的電源 截止，結束形成微晶矽層的製程。 接著，從表面側對微晶矽層照射雷射。 在本發明的微晶矽層的形成中，在閘極絕緣層上堆積 -35- 200921801 微晶矽層之後，從微晶矽層的表面側照射雷射。 上述雷射可以作用到微晶矽層和閘極絕緣層的介面。 由此，以存在於微晶矽層的表面側的結晶爲核，從該表面 向閘極絕緣層的介面進行結晶生長，生長大體上柱形的結 晶。可以說，利用LP處理的結晶生長不是擴大結晶粒 徑，而是改善層的厚度方向上的結晶性。 在上述LP處理中，藉由聚焦爲矩形長條狀（成形爲 線狀雷射光束），可以利用一次雷射光束掃描處理在例如 7 3 0 m m X 9 2 0 m m的玻璃基板上的微晶砂層。在此情況下’ 較好是將線狀雷射光束重疊的比例（重疊率）設定爲0 % 〜98%、較佳的爲85%〜95%來進行。藉由如此進行掃 描，每一塊基板的處理時間被縮短，可以提高生產性。但 是，雷射光束的形狀不局限於線狀，當採用面狀雷射光束 時，也可以同樣地進行處理。此外’在本LP處理中對玻 璃基板的尺寸沒有限制，而可以使用各種尺寸的基板。藉 由進行LP處理，微晶矽層和閘極絕緣層的介面附近的區 域的結晶性得到改善，特別可以提高具有底閘結構的電晶 體的電特性。 如果採用這種生長，不會形成發生在現有的低溫多晶 矽的表面的凹凸（稱爲壟紋的凸狀體）’LP處理後的矽 表面保持高平滑性。 因此，藉由使雷射光束直接作用於成膜後的非晶矽層 而得到的LPSAS層在其生長機理及形成的層的性質上顯 然不同於現有的只堆積的微晶矽層以及在堆積後利用傳導 -36- 200921801 加熱而改性了的微晶矽層（參照非專利文獻1 )。但是， 這不過是本發明的一種方式，如上所述，也可以是不進行 LP處理而形成的微晶半導體層。 在形成LPSAS層之後，利用電漿CVD法以280t：〜 400 °C的溫度形成非晶半導體層。藉由在LPS AS層上堆積 包含氫的非晶半導體層，可以將氫擴散到LPSAS層而封 閉懸空鍵。 接著，降低處理容器內的壓力並調整原料氣體的流 量。具體而言，將氫氣的流量比微晶半導體層的成膜條件 大幅度地降低。代表性的是，引入氫化矽的流量的1倍〜 2 0 0倍、較佳的爲1倍〜1 0 0倍、更佳的爲1倍〜5 0倍的 流量的氫氣體。或者，也可以不將氫氣引入到處理容器內 而引入氫化矽氣體。像這樣，藉由降低相對於氫化矽的氫 的流量，可以提高作爲緩衝層形成的非晶半導體層的成膜 速度。或者，利用選自氮、氬、氪、氖中的一種或多種稀 有氣體元素稀釋氫化矽氣體。接著，藉由使微波產生裝置 的電源導通，微波產生裝置的輸出設爲5 00W〜6000 W、 較佳的爲4000W〜6000W來產生電漿，從而可以形成非晶 半導體層。由於非晶半導體的成膜速度比微晶半導體高， 因此可以將處理容器內的壓力設定得較低。此時的非晶半 導體層的厚度較好是設定爲l〇〇nm〜400nm。 在將非晶半導體層堆積至所希望的厚度之後，停止原 料氣體的供應，降低處理容器內的壓力，使微波產生裝置 的電源截止，結束形成非晶半導體層的製程。 -37- 200921801 還有，也可以在點燃電槳的狀態下形成半導體層1 06 和成爲緩衝層1〇8的非晶半導體層。具體而言，逐漸減少 相對於氫化矽的氫的流量比而層疊形成半導體層1 〇 6以及 成爲緩衝層108的非晶半導體層。藉由這種方法，可以不 使雜質堆積在半導體層106和緩衝層108的介面而形成應 變少的介面，可以提高後面形成的薄膜電晶體的電特性。 還有，在使用頻率爲1 GHz以上的微波電漿CVD裝 置產生的電漿的電子密度高，由原料氣體產生大量自由基 而供應給基板’所以基板的表面上的自由基反應被促進， 可以提高微晶半導體的成膜速度。再者，由多個微波產生 裝置以及多個電介質板構成的微波電漿CVD裝置可以穩 定地產生大面積的電漿。由此，即使在使用大面積基板的 情況下’也可以形成其性質上具有高均勻性的層，同時可 以提高批量生產性（生產性）。 此外，藉由在相同的處理容器內連續形成微晶半導體 層以及非晶半導體層，可以形成應變少的介面，並且可以 降低有可能混入介面的大氣成分，所以是較佳的。 還有’在這些絕緣層及半導體層的各個形成製程中， 當在反應室的內壁形成有5 00nm〜2000nm的保護層時， 可以省略上述清洗處理及保護層的形成處理。 接著’在雜質半導體層上形成抗蝕掩模1 2 1 (參照圖 2 A )。抗蝕掩模1 2 1藉由光微影法或噴墨法形成。 接著’利用抗蝕掩模1 2 1蝕刻微晶半導體層' 非晶半 導體層以及雜質半導體層。藉由該處理，將半導體層 -38- 200921801 106、緩衝層108以及源區及汲區110根據每個元件分離 (參照圖2B )。然後，去掉抗蝕掩模121。 還有，在該蝕刻處理中，較佳的以使層疊有微晶半導 體層、非晶半導體層以及雜質半導體層的層的側面具有斜 坡形狀的方式進行蝕刻。斜坡角設定爲3 0°〜9 0°、較佳的 爲 40。〜80。。 另外’藉由使側面具有斜坡形狀，也可以提高在後面 的製程中形成在它們之上的層（例如，配線層）的覆蓋 性。因此’可以防止在具有高度差的地方發生的配線破裂 等。 還有’斜坡角是指圖6所不的角度Θ。在圖6中，在 基板222上形成有側面具有斜坡形狀的層224。層224的 斜坡角是0。 接著’在雜質半導體層以及閘極絕緣層104上形成導 電層（參照圖2 C )。 這裏形成的導電層可以藉由鋁、銅、鈦、鈸、銃、 鉬、鉻、鉅或鎢等以單層或層疊形成。或者，也可以使用 添加有防止小丘的元素的鋁合金（可以用於閘極電極層 1 0 2的A1 - N d合金等）來形成。也可以使用添加有賦予一 種導電型的雜質兀素的結晶矽。也可以採用如下疊層結 構：利用欽、鉬 '鉬、鎢或這些元素的氮化物形成與添加 有賦予一種導電型的雜質元素的結晶矽接觸的一側的層， 在其上形成鋁或鋁合金。再者’也可以採用如下疊層結 構：利用駄、鉬、鉬、鎢或這些元素的氮化物夾住鋁或鋁 -39- 200921801 合金的上面以及下面。例如，作爲導電層，較佳的採用利 用鉬層夾住銘層的三層的疊層結構。 導電層藉由濺射法或真空蒸鍍法等形成。此外，導電 層也可以藉由絲網印刷法或噴墨法等吐出銀、金或銅等的 導電性奈米糊料並進行焙燒來形成。 接著’在該導電層上形成抗蝕掩模122 (參照圖 3 A )。抗蝕掩模1 2 2與抗蝕掩模i 2 1同樣地利用光微影 法或噴墨法形成。在此，也可以進行利用〇2電漿的灰化 處理，以調節抗蝕掩模的尺寸。 接著’利用抗蝕掩模122蝕刻導電層，來對導電層進 行圖案形成（參照圖3B)。圖案形成了的導電層發揮源 極電極及汲極電極的作用。蝕刻較佳的利用濕蝕刻。藉由 濕蝕刻，這些導電層的側面被選擇性地蝕刻。其結果是， 導電層後退，而形成源極電極及汲極電極層112。該階段 中的源極電極及汲極電極層1 1 2的側面與雜質半導體層的 側面不一致，而在源極電極及汲極電極層1 1 2的側面的外 側形成雜質半導體層的側面。該發揮源極電極及汲極電極 的作用的源極電極及汲極電極層1 1 2也構成信號線。 接著，在形成有抗蝕掩模1 22的狀態下’蝕刻雜質半 導體層以及非晶半導體層來形成背通道部（參照圖 3C )。還有，非晶半導體層被蝕刻並保留一部分，半導體 層1 06的表面由非晶半導體層覆蓋。藉由蝕刻非晶半導體 層，形成緩衝層108。 緩衝層1 0 8在形成源區及汲區時一部分被蝕刻而具有 -40- 200921801 凹部，但是較佳的使與凹部重疊的緩衝層1 0 8的一部分爲 殘存的厚度。鈾刻而殘存的部分（與凹部重疊的部分）的 蝕刻後的厚度較佳的爲蝕刻前的厚度的一半左右。還有， 在此，蝕刻前的厚度爲lOOnm〜500nm、較佳的爲150nm 〜400nm、更佳的爲 200nm〜3 00nm。還有，與源區及汲 區110重疊的部分的緩衝層108在形成源區及汲區11〇的 製程中不被飩刻，所以該部分的厚度爲lOOnm〜500nm、 較佳的爲 150nm〜400nm、更佳的爲 200nm〜300nm。如 上所述，藉由使成爲緩衝層1 0 8的非晶半導體層足夠厚， 可以穩定性地形成半導體層1 06。如此，緩衝層1 〇8也發 揮半導體層1 06的止蝕層的作用。 接著，去掉抗鈾掩模122 (參照圖4A )。 如上所述，藉由在由微晶半導體層形成的薄膜電晶體 中設置緩衝層1 08，可以防止蝕刻渣滓混入半導體層 1 06。但是，在很多情況下，在源區及汲區之間的緩衝層 1 08上附著或者堆積有在鈾刻製程中產生的副產物、抗蝕 掩模的殘渣、以及可能成爲用於去掉抗蝕掩模1 22的裝置 內的污染源的物質等，由於藉由它們的導通而在很多元件 中截止電流增高，結果在同一基板上的元件之間的電特性 產生偏差。尤其，如果將包含硫的剝離液用於抗鈾掩模的 剝離，則該傾向顯著。 因此，爲了解決上述問題，進行乾蝕刻。藉由乾蝕 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻條件， 使用不對露出的非晶半導體層造成損傷，且對於該非晶半 -41 - 200921801 導體層的蝕刻速度低的條件。即，使用對露出的非晶半導 體層的表面幾乎不造成損傷，且非晶半導體層的厚度不減 少的條件即可。在此，作爲蝕刻氣體，使用形成背通道時 使用的氣體（例如，氯氣）即可。触刻較佳的使用電感耦 合型電漿方式，作爲條件的一例，將氣體的流量比設定爲 3〇Sccm，將反應室內的壓力設定爲〇.67Pa，將下部電極的 溫度設定爲-1 〇 °C，將反應室側壁的溫度設定爲約8 0 °C， 對線圏型電極施加2000W的RF ( 13.56MHz)電力來產生 電漿，對基板側不投入電力（即，無偏壓的0W )，進行 三十秒鐘的蝕刻即可。藉由進行這種蝕刻，例如去掉包含 在剝離液中的硫等。 此外，這裏對蝕刻方法沒有特別的限制，除了電感耦 合型電漿（ICP : Inductively Coupled Plasma )方式以 外，還可以使用電容耦合型電漿（CCP : Capacitively Coupled Plasma )方式、電子迴旋共振電漿（ECR : Electron Cyclotron Resonance)方式、反應性離子鈾刻 (RIE : Reactive Ion Etching)方式等。 還有，在此的乾蝕刻較佳的藉由不連續的放電（脈衝 放電）進行，而不是藉由連續的放電進行。更佳的是，藉 由重複脈衝放電進行。藉由利用脈衝放電而進行乾蝕刻， 可以降低發生在作爲被蝕刻面的背通道部的充電損傷。藉 由降低背通道部中的充電損傷’可以降低發生在源極電極 及汲極電極之間的漏電流。因此’藉由使用脈衝放電，可 以進一步降低截止電流’所以開關特性提高’而可以進一 -42- 200921801 步提高本發明的效果。 藉由如上所述進行鈾刻，可以去掉存在於源區及汲區 之間的緩衝層1 0 8上的殘渣等。此外，藉由該製程，不與 源極電極及汲極電極層1 1 2重疊的區域的雜質半導體層也 稍微被鈾刻。在上述蝕刻條件下，在很多情況下，雜質半 導體層被飽刻例如〇nm〜5nm左右。因此，對應用本發明 的薄膜電晶體來說，源區及汲區110的上部（第一部分） 的（內側的）側面與源極電極及汲極電極層11 2大致位於 同一平面上，源區及汲區1 1 0的下部（第二部分）的（內 側的）側面與緩衝層的側面大致位於同一平面上（參照圖 4B )。藉由進行這種蝕刻，雜質半導體層有時成爲近似階 梯狀的形狀。 此外，如上所述，源極電極及汲極電極層1 1 2的側面 與源區及汲區1 1 〇的側面不一致，所以源極電極和汲極電 極之間的距離變得足夠大。因此，可以減少漏電流，防止 短路。此外，因爲呈源極電極及汲極電極層1 1 2的側面與 源區及汲區1 1 0的側面不一致的形狀，所以在源極電極及 汲極電極層1 1 2的側面以及源區及汲區1 1 0的側面不容易 發生電場的集中。再者，通過具有作爲高電阻區的緩衝層 1 0 8，使閘極絕緣層1 0 2和源極電極及汲極電極層1 1 2之 間的距離變得足夠大。由此，可以抑制寄生電容的產生， 減少漏電流。因此，可以製造可靠性高、截止電流小、絕 緣耐壓高的薄膜電晶體。 透過上述製程’可以形成本發明的通道蝕刻型薄膜電 -43- 200921801 晶體。 接著，覆蓋源極電極及汲極電極層1 1 2、源區及汲區 110、半導體層106以及閘極絕緣層104地形成絕緣層 1 1 4 (參照圖4C )。絕緣層1 1 4可以與閘極絕緣層1 04同 樣地形成。另外，絕緣層1 1 4較佳的是細緻的氮化矽層， 以防止飄浮在大氣中的有機物、金屬以及水蒸氣等有可能 成爲污染源的雜質的侵入。此外，緩衝層1 0 8中的碳、 氮、氧的濃度較佳的設定爲lxlO19原子/cm3以下、更佳 的爲5xl0ls原子/ cm3以下。 還有’因爲圖1所示的薄膜電晶體發揮像素電晶體的 作用’所以源極電極及汲極電極中的一方連接到像素電 極。在圖1所示的薄膜電晶體中，源極電極及汲極電極中 的一方藉由設置在絕緣層1 1 4中的開口部1 1 6連接到像素 電極層1 1 8。 作爲像素電極11 8，可以使用包含氧化鎢的銦氧化 物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、 包含氧化欽的銦錫氧化物、銦錫氧化物（以下記爲 ITO )、銦鋅氧化物、添加有氧化矽的銦錫氧化物等具有 透光性的導電性材料。 此外’作爲像素電極層〗丨8，可以使用包含導電性高 分子（也稱爲導電性聚合體）的導電性組成物形成。使用 導電性組成物而形成的像素電極層〗丨8較佳的薄層電阻爲 1 0000 Ω /cm2以下’且波長爲55〇nm時的透光率爲7〇%以 上。另外’包含在導電性組成物中的導電性高分子的電阻 -44 - 200921801 率較佳的爲〇· 1 Ω ‘cm以下。 另外’作爲導電性高分子，可以使用所謂的α電子共 軛類導電性咼分子。例如，可以舉出聚苯胺或其衍生物、 聚Rtt略或其衍生物、聚噻吩或其衍生物、或者由上述物質 的兩種以上的共聚物等。 像素電極層118與源極電極及汲極電極層n2等同 樣’在整個表面上形成導電層之後使用抗蝕掩模等進行蝕 刻，來進行圖案形成即可。 還有’雖然在上述說明中，對閘極電極和掃描線以同 一個製程形成且源極電極及汲極電極和信號線以同一個製 程形成的情況進行了說明’但是本發明不局限於此。電極 和連接到該電極的配線也可以以不同製程形成。 以上’如本實施例模式所說明，藉由應用本發明，可 以製造源極電極和汲極電極之間的漏電流小且絕緣耐壓高 的薄膜電晶體。如上製成的薄膜電晶體可以實現良好的電 特性。此外，即使在大面積基板上製造的情況下，也可以 降低在同一基板上的元件之間的偏差。 此外，如上所說明，本實施例模式的薄膜電晶體可以 形成開關特性高的薄膜電晶體。由此，藉由使用該薄膜電 晶體作爲像素電晶體，可以製造對比度高的顯示裝置。 實施例模式2 在本實施例模式中’參照附圖說明與實施例模式1不 同的本發明的薄膜電晶體的製造方法。具體地說，將說明 -45- 200921801 如下方式：形成背通道時，不使用抗蝕掩模，而以源極電 極及汲極電極層爲掩模來形成背通道。 參照圖7以及圖8說明本發明的薄膜電晶體的製造方 法的一種方式。 首先’進行到蝕刻成爲源極電極及汲極電極的導電層 的製程（參照圖7A )。還有，圖7所示的狀態與圖3 A所 示的狀態同樣。藉由該製程，形成源極電極和汲極電極。 導電層的蝕刻使用抗蝕掩模1 26。 接著’去掉抗蝕掩模1 26 (參照圖7B )。然後，以源 極電極及汲極電極爲掩模蝕刻雜質半導體層及緩衝層的一 部分’分離源區和汲區。藉由該製程，形成源區及汲區， 並且形成背通道部（參照圖7 C )。 在上述製造方法中，也與實施例模式1同樣，在很多 情況下，在源區及汲區之間的緩衝層上附著或者堆積有在 蝕刻製程中產生的副產物、抗蝕掩模的殘渣、以及可能成 爲用於去掉抗蝕掩模的裝置內的污染源的物質等，由於藉 由它們的導通而在很多元件中截止電流增高，進而在同一 基板上的元件之間的電特性產生偏差。尤其，如果將包含 硫的剝離液用於抗蝕掩模的剝離，則該傾向顯著。 因此，爲了解決上述問題，進行乾蝕刻。藉由乾蝕 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻條件， 使用不對露出的非晶半導體層造成損傷，且對於該非晶半 導體層的蝕刻速度低的條件。即，使用對露出的非晶半導 體層的表面幾乎不造成損傷，且非晶半導體層的厚度不減 -46- 200921801 少的條件即可。在此，作爲蝕刻氣體，使用形成背 使用的氣體（例如，氯氣）即可。蝕刻較佳的使用 合型電漿方式，作爲條件的一例，將氣體的流量比 3〇SCCm，將反應室內的壓力設定爲〇.67Pa’將下部 溫度設定爲-1 0°C，將反應室側壁的溫度設定爲約 對線圈型電極施加2000W的RF( 13.56MHz)電力 電漿，對基板側不投入電力（即，無偏壓的) 三十秒鐘的蝕刻即可。藉由進行這種蝕刻，例如去 在剝離液中的硫等。 此外，這裏對蝕刻方法沒有特別的限制，除了 合型電槳（ICP )方式以外，還可以使用電容耦合 (CCP )方式、電子迴旋共振電漿（ECR)方式、 離子蝕刻（RIE )方式等。 還有，在此的乾蝕刻較佳的是藉由間斷的放電 更佳的是藉由脈衝放電進行，而不是藉由連續的 行。藉由脈衝放電進行乾蝕刻，可以降低發生在作 刻表面的背通道部的充電損傷。藉由降低背通道部 電損傷，可以降低發生在源極電極及汲極電極之間 流。因此，藉由使用脈衝放電，可以進一步降低 流，所以開關特性提高，而可以進一步提高本發 果。 藉由如上所述進行蝕刻’可以去掉存在於源區 之間的緩衝層1 0 8上的殘渣等。然而，如實施例模 說明，因爲在不與源極電極及汲極電極層重疊的區 通道時 電感耦 設定爲 電極的 8 0°C， 來產生 ，進行 掉包含 電感耦 型電漿 反應性 進行， 放電進 爲被蝕 中的充 的漏電 截止電 明的效 及汲區 式1所 域沒有 -47- 200921801 雜質半導體層，所以在該触刻製程中，雜質半導體層不被 蝕刻（參照圖8 A )。如上所述，可以製造薄膜電晶體。 接著，覆蓋上述製成的薄膜電晶體地形成絕緣層（參 照圖8 B )。該絕緣層與實施例模式1的絕緣層1〗4同樣 地形成即可。 還有，爲了將該薄膜電晶體用作像素電晶體，使源極 電極及汲極電極中的一方連接到像素電極即可。 接著，將說明與上述製造方法不同的製造方法的一 例。 首先，與圖3 A同樣，在形成有抗蝕掩模的狀態下進 行蝕刻，以使導電層形成所希望的圖案。在此’與實施例 模式1不同，利用乾蝕刻。藉由對導電層進行乾蝕刻’如 圖9A所示，取得以導電層不從抗蝕掩模後退的方式進行 了圖案形成的狀態。這裏的触刻使用抗餓掩模1 3 1。 接著，對該導電層進行濕蝕刻。藉由該製程’導電層 的側面後退’而形成源極電極及汲極電極（參照圖 9B )。 接著，蝕刻雜質半導體層及緩衝層的一部分，來分離 源區和汲區。藉由該製程’形成源區及汲區’並且形成背 通道部（參照圖9 C )。 接著，去掉抗蝕掩模1 3 1 (參照圖1 〇 A )。 在上述製造方法中，也與其他製造方法同樣’在很多 情況下，在源區及汲區之間的緩衝層上附著或者堆積有在 鈾刻製程中產生的副產物、抗蝕掩模的殘澄、以及可能成 -48- 200921801 爲用於去掉抗蝕掩模的裝置內的污染源的物質等，由於藉 由它們的導通而在很多元件中截止電流增高’進而在同一 基板上的元件之間的電特性產生偏差。尤其’如果將包含 硫的剝離液用於抗鈾掩模的剝離’則該傾向顯著。 因此，爲了解決上述問題’進行乾蝕刻。藉由乾蝕 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻條件’ 使用不對露出的非晶半導體層造成損傷’且對於該非晶半 導體層的鈾刻速度低的條件。即，使用對露出的非晶半導 體層的表面幾乎不造成損傷，且非晶半導體層的厚度不減 少的條件即可。在此’作爲蝕刻氣體，使用形成背通道時 使用的氣體（例如，氯氣）即可。飩刻較佳的使用電感耦 合型電漿方式，作爲條件的一例’將氣體的流量比設定爲 3 0SCCH1，將反應室內的壓力設定爲0.67Pa，將下部電極的 溫度設定爲-l〇°C，將反應室側壁的溫度設定爲約80°C， 對線圈型電極施加2 0 0 0 W的RF ( 1 3 . 5 6 Μ Η z )電力來產生 電漿，對基板側不投入電力（即，無偏壓的〇w )，進行 三十秒鐘的蝕刻即可。藉由進行這種蝕刻’例如去掉包含 在剝離液中的硫等。 此外，這裏也對鈾刻方法沒有特別的限制，除了電感 耦合型電漿（ICP )方式以外，還可以使用電容耦合型電 漿（CCP )方式、電子迴旋共振電漿（ECR )方式、反應 性離子蝕刻（RIE )方式等。 還有，在此的乾蝕刻較佳的是藉由間斷的放電進行， 更佳的是藉由脈衝放電進行，而不是藉由連續的放電進 -49- 200921801 行。藉由脈衝放電進行乾蝕刻，可以降低發生在作爲被蝕 刻表面的背通道部的充電損傷。藉由降低背通道部中的充 電損傷，可以降低發生在源極電極及汲極電極之間的漏電 流。因此，藉由使用脈衝放電，可以進一步降低截止電 流，所以開關特性提局’而可以進一步提高本發明的效 果。 藉由如上所述進行蝕刻，可以去掉存在於源區及汲區 之間的緩衝層上的蝕刻殘渣等。此外，藉由該製程，不與 源極電極及汲極電極層112重疊的區域的雜質半導體層也 稍微被蝕刻。在上述蝕刻條件下，雜質半導體層被蝕刻例 如Onrn〜5 nm左右。因此，對應用上述製造方法的薄膜電 晶體來說’源區及汲區的上部（第一部分）的（內側的） 側面與源極電極及汲極電極層大致位於同一平面上，源區 及汲區的下部（第二部分）的（內側的）側面與緩衝層的 側面大致位於同一平面上（參照圖1 0 B )。藉由進行這種 蝕刻’雜質半導體層有時形成近似階梯狀的形狀。如此， 可以製造薄膜電晶體。 接著’覆蓋該薄膜電晶體地形成絕緣層（參照圖 10C)。該絕緣層與實施例模式i的絕緣層n4同樣地形 成即可。 還有’爲了將該薄膜電晶體用作像素電晶體，使源極 電極及汲極電極中的一方連接到像素電極即可。 如上所述’本發明不局限於實施例模式1所說明的方 法’而可以應用於薄膜電晶體的各種各樣的製造方法。 -50- 200921801 實施例模式3 在本實施例模式中’參照附圖說明與實施例模式丨及 2不同的本發明的薄膜電晶體的製造方法。具體丨也，μ夺說 明利用多灰度掩模的製造方法。 首先’取得與實施例模式1所說明的製造方法等同樣 地形成到導電層的疊層體。並且’在該疊層體上形成在所 希望的地方具有凹部的抗蝕掩模136(參照圖11Α)。這 種抗蝕掩模可以使用多灰度掩模來形成。作爲多灰度掩 模，可以舉出灰色調掩模或者半色調掩模，從已知的多灰 度掩模選擇即可。 接著，使用該抗蝕掩模1 3 6蝕刻微晶半導體層、非晶 半導體層以及雜質半導體層。藉由該處理，可以根據每個 元件分離半導體層、緩衝層以及雜質半導體層。蝕刻可以 利用乾蝕刻或者濕蝕刻。然後，藉由進行利用氧電漿的灰 化處理等，使抗蝕掩模的凹部到達抗蝕掩模正下方的導電 層，來形成抗蝕掩模1 3 7 (參照圖1 1 Β )。 接著，利用該抗蝕掩模1 3 7蝕刻導電層，來對導電層 進行圖案形成（參照圖11C)。圖案形成了的導電層構成 源極電極或汲極電極。這裏，蝕刻利用濕蝕刻。藉由該製 程，取得與圖3 Β同樣的狀態。 接著，蝕刻雜質半導體層及緩衝層的一部分，來分離 源區和汲區。藉由該製程，形成源區及汲區，並且形成背 通道部（參照圖12Α )。 -51 - 200921801 接著，去掉抗蝕掩模137 (參照圖12B )。 在上述製造方法中，也與其他製造方法同樣，在很多 情況下，在源區及汲區之間的緩衝層上附著或者堆積有在 蝕刻製程中產生的副產物、抗蝕掩模的殘渣、以及可能成 爲用於去掉抗蝕掩模的裝置內的污染源的物質等，由於藉 由它們的導通而在很多元件中截止電流增高，進而在同一 基板上的元件之間的電特性產生偏差。尤其，如果將包含 硫的剝離液用於抗蝕掩模的剝離，則該傾向顯著。 因此，爲了解決上述問題，進行乾蝕刻。藉由乾蝕 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻條件， 使用不對露出的非晶半導體層造成損傷，且對於該非晶半 導體層的蝕刻速度低的條件。即，使用對露出的非晶半導 體層的表面幾乎不造成損傷，且非晶半導體層的厚度不減 少的條件即可。在此，作爲蝕刻氣體，使用形成背通道時 使用的氣體（例如，氯氣）即可。蝕刻較佳的使用電感耦 合型電漿方式，作爲條件的一例，將氣體的流量比設定爲 3〇SCCin，將反應室內的壓力設定爲〇.67Pa，將下部電極的 溫度設定爲-1 〇 t，將反應室側壁的溫度設定爲約8 0 °C， 對線圏型電極施加2000 W的RF ( 13.56MHz )電力來產生 電漿，對基板側不投入電力（即，無偏壓的)，進行 三十秒鐘的蝕刻即可。藉由進行這種蝕刻，例如去掉包含 在剝離液中的硫等。 此外，這裏也對飩刻方法沒有特別的限制，除了電感 耦合型電漿（ICP )方式以外，還可以使用電容耦合型電 -52- 200921801 漿（CCP)方式、電子迴旋共振電漿（ECR)方式、反應 性離子鈾刻（RIE )方式等。 還有，在此的乾蝕刻較佳的是藉由間斷的放電進行， 更佳的是藉由脈衝放電進行，而不是藉由連續的放電進 行。藉由脈衝放電進行乾蝕刻，可以降低發生在作爲被蝕 刻表面的背通道部的充電損傷。藉由降低背通道部中的充 電損傷，可以降低發生在源極電極及汲極電極之間的漏電 流。因此，藉由使用脈衝放電，可以進一步降低截止電 流，所以開關特性提高’而可以進一步提高本發明的效 果。 藉由如上所述進行蝕刻，可以去掉存在於源區及汲區 之間的緩衝層上的蝕刻殘渣等。此外，藉由該製程，不與 源極電極及汲極電極層重疊的區域的雜質半導體層也稍微 被蝕刻。在上述蝕刻條件下，雜質半導體層被蝕刻例如 Onm〜5nm左右。因此’對應用上述製造方法的薄膜電晶 體來說，源區及汲區的上部（第一部分）的（內側的）側 面與源極電極及汲極電極層大致位於同一平面上，源區及 汲區的下部（第二部分）的（內側的）側面與緩衝層的側 面大致位於同一平面上（參照圖12C)。藉由進行這種鈾 刻，雜質半導體層有時形成近似階梯狀的形狀。如此，可 以製造薄膜電晶體。 還有，雖然未圖示’但是此後可以與上述其他製造方 法同樣，覆蓋薄膜電晶體地形成絕緣層。在該絕緣層中形 成開口部，藉由該開口部使源極電極及汲極電極中的一方 -53- 200921801 連接到像素電極，則可以製造像素電晶體。 還有，即使在利用多灰度掩模的情況下，與參照圖7 說明的製造方法同樣，也可以以源極電極及汲極電極爲掩 模蝕刻雜質半導體層及緩衝層的一部分，來分離源區及汲 區。在此情況下，首先利用抗蝕掩模蝕刻導電層，來形成 源極電極及汲極電極（參照圖1 3 A )。 接著，將源極電極及汲極電極用作掩模蝕刻雜質半導 體層及緩衝層的一部分，來分離源區和汲區。藉由該製 程，形成源區及汲區，並且形成背通道部（參照圖 1 3B )。 然而，在上述製造方法中，也與其他製造方法同樣， 在很多情況下，在源區及汲區之間的緩衝層上附著或者堆 積有在鈾刻製程中產生的副產物、抗蝕掩模的殘渣、以及 可能成爲用於去掉抗蝕掩模的裝置內的污染源的物質等， 由於藉由它們的導通而在很多元件中截止電流增高，進而 在同一基板上的元件之間的電特性產生偏差。尤其，如果 將包含硫的剝離液用於抗蝕掩模的剝離，則該傾向顯著。 因此，爲了解決上述問題，進行乾飩刻。藉由乾蝕 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻條件， 使用對露出的非晶半導體層不造成損傷，且對於該非晶半 導體層的蝕刻速度低的條件。即，使用對露出的非晶半導 體層的表面幾乎不造成損傷，且非晶半導體層的厚度不減 少的條件即可。在此，作爲蝕刻氣體，使用形成背通道時 使用的氣體（例如，氯氣）即可。蝕刻較佳的使用電感耦 -54- 200921801 合型電漿方式，作爲條件的一例，將氣體的流量比設定爲 3〇SCCm，將反應室內的壓力設定爲〇.67Pa，將下部電極的 溫度設定爲-1 〇 °C，將反應室側壁的溫度設定爲約8 0 °C， 對線圈型電極施加2000W的RF( 13.56MHz)電力來產生 電漿，對基板側不投入電力（即，無偏壓的0W )，進行 三十秒鐘的蝕刻即可。藉由進行這種蝕刻，例如去掉包含 在剝離液中的硫等。 此外，這裏也對蝕刻方法沒有特別的限制，除了電感 耦合型電漿（ICP )方式以外，還可以使用電容耦合型電 漿（CCP)方式、電子迴旋共振電槳（ECR)方式、反應 性離子蝕刻（RIE)方式等。 還有，在此的乾蝕刻較佳的是藉由間斷的放電進行， 更佳的是藉由脈衝放電進行，而不是藉由連續的放電進 行。藉由脈衝放電而進行乾蝕刻，可以降低發生在被蝕刻 表面的背通道部的充電損傷。藉由降低背通道部中的充電 損傷，可以降低發生在源極電極及汲極電極之間的漏電 流。因此，藉由使用脈衝放電，可以進一步降低截止電 流，所以開關特性提高，而可以進一步提高本發明的效 果。 藉由如上所述進行蝕刻，可以去掉存在於源區及汲區 之間的緩衝層上的殘渣等。此外，藉由該製程，不與源極 電極及汲極電極層重疊的區域的雜質半導體層也稍微被蝕 刻。在上述蝕刻條件下’雜質半導體層被蝕刻例如0 n m〜 5nm左右。因此’對應用上述製造方法的薄膜電晶體來 -55- 200921801 說，源區及汲區的上部（第一部分）的（內側的）側面與 源極電極及汲極電極層大致位於同一平面上，源區及汲區 的下部（第二部分）的（內側的）側面與緩衝層的側面大 致位於同一平面上（參照圖1 3 C )。藉由進行這種触刻， 雜質半導體層有時形成近似階梯狀的形狀。 還有’與圖1同樣’圖14表示像素電晶體。與圖1 所示的像素電晶體不同’圖1 4所示的像素電晶體在源極 電極及汲極電極層下具有半導體層（微晶半導體層等）、 緩衝層（非晶半導體層）以及雜質半導體層。 如本實施例模式所說明，在應用利用多灰度掩模的製 造方法的情況下，如圖1 4所示，成爲在源極電極及汲極 電極層下具有半導體層（微晶半導體層等）、緩衝層（非 晶半導體層）以及雜質半導體層的結構。還有，在應用在 實施例模式2中參照圖7以及圖8說明的製造方法的情況 下，也是同樣。 如上所述，即使在利用多灰度掩模的情況下，也可以 應用本發明。藉由利用多灰度掩模，可以削減製程數，藉 由應用本發明，可以成品率好地製造電特性良好且可靠性 高的薄膜電晶體。此外，製造的薄膜電晶體的電特性的偏 差。因此，將本發明應用於利用多灰度掩模的薄膜電晶體 的製造方法是非常有效的。 此外，以下也說明利用多灰度掩模的另一個製造方 法。 在如上所述利用多灰度掩模的情況下，可以利用三個 -56 - 200921801 光微影掩模從閘極電極的形成進行到像素電極的形成。然 而，即使不利用多灰度掩模，也可以利用三個光微影掩模 從閘極電極的形成進行到像素電極的形成。以下，說明不 利用多灰度掩模而利用三個光微影掩模從閘極電極的形成 進行到像素電極的形成的薄膜電晶體的製造方法。 首先，與圖ha同樣，形成層疊到導電層的疊層 體。並且，在該疊層體上形成抗蝕掩模（參照圖17A)。 還有，閘極電極層的形成利用一個光微影掩模。 接著，利用該抗蝕掩模蝕刻導電層、半導體層（微晶 半導體層等）、非晶半導體層以及雜質半導體層，根據每 個元件而分離。蝕刻可以利用乾蝕刻或者濕蝕刻（參照圖 1 7B )。 接著，在根據每個元件而分離了的導電層上形成像素 電極層（參照圖17C)，在該像素電極層上形成抗蝕掩模 (參照圖1 8 A )。在此，像素電極層代表性地由氧化銦錫 (ITO )形成。利用該抗蝕掩模進行用來對像素電極層進 行圖案形成的蝕刻，並蝕刻雜質半導體層及緩衝層的一部 分，來分離源區和汲區。藉由該製程，形成源區及汲區， 並且形成背通道部（參照圖1 8B )。然後，去掉抗蝕掩模 (參照圖1 8 C )。 然而，在該製造方法中，也與其他製造方法同樣，在 很多情況下，在源區及汲區之間的緩衝層上附著或者堆積 有在蝕刻製程中產生的副產物、抗蝕掩模的殘渣、以及可 能成爲用於去掉抗蝕掩模的裝置內的污染源的物質等，由 -57- 200921801 於藉由它們的導通而在很多元件中截止電流增高， 同一基板上的元件之間的電特性產生偏差。尤其， 包含硫的剝離液用於抗蝕掩模的剝離，則該傾向顯 因此，爲了解決上述問題，進行乾蝕刻。藉 刻，可以使源區和汲區之間可靠地絕緣。作爲蝕刻 使用對露出的非晶半導體層不造成損傷，且對於該 導體層的蝕刻速度低的條件。即，使用對露出的非 體層的表面幾乎不造成損傷，且非晶半導體層的厚 少的條件即可。在此，作爲蝕刻氣體，使用形成背 使用的氣體（例如，氯氣）即可。蝕刻較佳的使用 合型電漿方式，作爲條件的一例，將氣體的流量比 3 0 seem，將反應室內的壓力設定爲0.6 7Pa，將下部 溫度設定爲-1 〇 °C，將反應室側壁的溫度設定爲約 對線圈型電極施加2000W的RF( 13.56MHz)電力 電漿，對基板側不投入電力（即’無偏壓的) 三十秒鐘的蝕刻即可。藉由進行這種蝕刻’例如去 在剝離液中的硫等。 此外，這裏也對蝕刻方法沒有特別的限制，除 耦合型電漿（ICP )方式以外，還可以使用電容耦 漿（CCP)方式、電子迴旋共振電漿（ECR)方式 性離子蝕刻（RIE )方式等。 還有，在此的乾蝕刻較佳的是藉由間斷的放電 更佳的是藉由脈衝放電進行’而不是藉由連續的 行。藉由脈衝放電而進行乾鈾刻’可以降低發生在 進而在 如果將 著。 由乾蝕 條件， 非晶半 晶半導 度不減 通道時 電感耦 設定爲 電極的 8 0°C， 來產生 ，進行 掉包含 了電感 合型電 、反應 進行， 放電進 被蝕刻 -58- 200921801 表面的背通道部的充電損傷。藉由降低背通道部中的充電 損傷，可以降低發生在源極電極及汲極電極之間的漏電 流。因此，藉由使用脈衝放電，可以進一步降低截止電 流，所以開關特性提高，而可以進一步提高本發明的效 果。 藉由如上所述進行蝕刻，可以去掉存在於源區及汲區 之間的緩衝層上的殘渣等。此外，藉由該製程，不與源極 電極及汲極電極層重疊的區域的雜質半導體層也稍微被飩 刻。在上述蝕刻條件下，雜質半導體層被蝕刻例如〇nm〜 5nm左右。因此’對應用上述製造方法的薄膜電晶體來 說’源區及汲區的上部（第一部分）的（內側的）側面與 源極電極及汲極電極層大致位於同一平面上，源區及汲區 的下部（第二部分）的（內側的）側面與緩衝層的側面大 致位於同一平面上（參照圖1 3 C )。藉由進行這種蝕刻， 雜質半導體層有時形成近似階梯狀的形狀。 如上所說明’本發明可以應用於各種各樣的方式的製 造方法。 實施例模式4 本發明不局限於實施例模式丨〜3所說明的具有微晶 半導體層等的薄膜電晶體’也可以應用於只具有非晶半導 體層（只具有實施例模式丨所示的緩衝層）的反交錯型薄 膜電晶體。 即使在將本發明應用於只利用非晶半導體作爲半導體 • 59 - 200921801 層的反交錯型薄膜電晶體的情況下，製造方法也與實施例 模式1〜實施例模式3同樣。但是，該薄膜電晶體不具有 如實施例模式1等中的半導體層106那樣的層。 圖1 5表示在藉由應用本發明與圖1同樣地製造的情 況下的只利用非晶半導體層作爲半導體層的反交錯型薄膜 電晶體。此外，圖1 6表示與圖1 4同樣利用多灰度掩模製 造的情況下的只利用非晶半導體作爲半導體層的反交錯型 薄膜電晶體。如此，即使在將本發明應用於只利用非晶半 導體層作爲半導體層的反交錯型薄膜電晶體的製造的情況 下，也可以低成本且成品率好地製造電特性良好且可靠性 高的薄膜電晶體。此外，可以減少在同一基板上的元件之 間的電特性的偏差。 實施例模式5 在本實施例模式中，將說明應用如上述實施例模式所 說明地製造的薄膜電晶體的液晶顯示裝置。 首先，將說明 VA (垂直取向）方式的液晶顯示裝 置。VA方式是不施加電壓時液晶分子的長軸相對於面板 表面垂直的方式。在本實施例模式中，尤其設法將像素分 割爲幾個區域（亞像素），使分子分別倒向不同的方向。 這種方式稱爲多域化或多域設計。在下面的說明中，將說 明採用多域設計的液晶顯示裝置。 圖20是形成有像素電極的基板側的俯視圖，而圖1 9 示出圖20中的切斷線A-B的截面圖。此外，圖2 1是形 -60- 200921801 成對置電極的基板側的俯視圖。 圖19示出將基板3 00和對置基板的基板30 1 注入了液晶的情況。在基板3 00上具有薄膜電晶體 連接到薄膜電晶體328的源極電極或汲極電極層的 極324以及保持電容部33 0。對置電極340設置 301 上。 在基板3 0 1中形成間隔物3 42的位置具有 332、第一彩色層334、第二彩色層、第三彩色層3 置電極340。藉由採用在形成間隔物342的位置層 彩色層的結構，使用來控制液晶的取向的突起3 44 和形成間隔物342的位置的高度不同。在像素電極 具有取向膜 348，與對置電極 340接觸地設置： 3 46。液晶層3 5 0設置在取向膜3 46以及取向膜 間。 在圖1 9中，間隔物342使用支柱間隔物（柱 物），但是本發明不局限於此，也可以使用珠狀 (球狀間隔物）。此外，間隔物342也可以設置 300具有的像素電極324上。 在基板3 00上具有薄膜電晶體328、連接到薄 體3 2 8的像素電極3 2 4以及保持電容部3 3 0。像 324和配線318在貫穿絕緣層3 20以及絕緣層322 部3 2 3中連接。絕緣層3 2 0覆蓋薄膜電晶體3 2 8 3 1 8以及保持電容部3 3 0地設置。絕緣層3 2 2覆蓋 3 2 0地設置。薄膜電晶體3 2 8可以應用在上述實施 重疊並 328、 像素電 在基板 遮光層 38、對 疊形成 的高度 324上 取向膜 3 4 8之 狀間隔 間隔物 在基板 膜電晶 素電極 的開口 、配線 絕緣層 例模式 -61 - 200921801 (例如實施例模式1 )中說明的製造方法來製造。此外， 保持電容部3 3 0由以與薄膜電晶體3 2 8的閘極電極及掃描 線相同的製程同樣地形成的導電層、以與薄膜電晶體3 2 8 的源極電極及信號線相同的製程同樣地形成的導電層、以 及夾在它們之間的薄膜電晶體3 2 8的閘極絕緣層構成。 液晶元件藉由使具有取向膜3 4 8的像素電極3 2 4、具 有取向膜3 4 6的對置電極3 4 0以及夾在它們之間的液晶層 350重疊設置而構成。 圖2 0表示基板3 0 0側的俯視圖。像素電極3 2 4藉由 使用與實施例模式1中的像素電極層1 1 8同樣的材料來設 置。像素電極3 24具有狹縫325。狹縫3 25用於液晶的取 向的控制。 圖2 0所示的薄膜電晶體3 2 9可以與薄膜電晶體3 2 8 同樣地形成。此外，連接到薄膜電晶體3 2 9的像素電極 326可以藉由與像素電極324同樣的材料及方法來形成。 此外，保持電容部3 3 1可以與保持電容部3 3 0同樣地形 成。 薄膜電晶體328及薄膜電晶體329的源極或汲極與配 線3 1 6連接。該液晶面板的一個像素由像素電極3 2 4和像 素電極326構成。像素電極324和像素電極326構成亞像 素。 圖2 1表示基板3 0 1側的俯視圖。在遮光層3 3 2的上 方設置有對置電極340。對置電極340較佳的使用與像素 電極3 2 4同樣的材料形成。與對置電極3 4 〇接觸地設置有 -62 - 200921801 控制液晶的取向的突起3 44。此外，在與遮光層3 3 2 的規定位置設置有間隔物3 4 2。還有，在圖21中，只 遮光層332、間隔物342以及突起344進行陰影處理。 圖22示出前面說明了的像素結構的等效電路圖。 膜電晶體3 2 8和薄膜電晶體329的閘極都連接到發揮掃 線的作用的配線3 0 2，它們的源極及汲極中的一方連接 配線316，源極及汲極中的另一方藉由保持電容部330 保持電容部33 1連接到配線304及配線3 05。在圖 中，如果使發揮電容線的作用的配線3 0 4的電位和同樣 揮電容線的作用的配線3 05的電位不同，則可以使液晶 件3 5 1和液晶元件3 5 2的工作不同。即，藉由分別控制 線3 04和配線3 05的電位，可以擴大視角。 如果對設置有狹縫3 25的像素電極324施加電壓（ 像素電極3 2 4的電位和對置電極3 4 0的電位不同），則 狹縫3 2 5的近旁產生電場的變形，而產生傾斜電場。如 將該狹縫32 5和基板301側的突起344交替配置，則可 有效地產生傾斜電場，控制液晶的取向，使液晶取向的 向根據位置而不同。即，可以多域化而擴大液晶面板的 角。 接著，對於與上述不同的方式的VA方式液晶顯示 置，參照圖2 3〜圖2 6進行說明。 圖24是形成像素電極的基板側的俯視圖，而圖23 出對應於圖24中的切斷線c_D的截面結構。此外，圖 是形成對置電極的基板側的俯視圖。在下面的說明中， 疊 對 m 描 到 或 22 發 元 配 使 在 果 以 方 視 裝 示 25 參 -63- 200921801 照這些附圖進行說明。 在圖23〜26所示的液晶顯示裝置的像素中，一個像 素具有多個像素電極，各像素電極上連接有薄膜電晶體。 即’是採用多域設計的像素。各薄膜電晶體以不同的閘極 信號驅動。即，可以獨立控制施加到各個像素電極的信號 (參照圖26)。 像素電極424在開口部423中藉由配線4 1 8連接到薄 膜電晶體428。此外，像素電極426在開口部427中藉由 配線4 1 9連接到薄膜電晶體429。連接到薄膜電晶體428 的閘極電極的發揮掃描線的作用的配線402和連接到薄膜 電晶體429的閘極電極的發揮掃描線的作用的配線403彼 此分離，使得可以提供不同的閘極信號。另一方面，薄膜 電晶體428和薄膜電晶體42 9共同使用配線4 1 6作爲信號 線。薄膜電晶體428和薄膜電晶體429可以適當地使用應 用上述實施例模式的製造方法的薄膜電晶體。 還有，薄膜電晶體428連接有保持電容部43 0。薄膜 電晶體429連接有保持電容部431。保持電容部430由配 線409、配線41 8、夾在它們之間的絕緣層406構成。保 持電容部43 1由配線40 9 '配線419、夾在它們之間的絕 緣層406構成。絕緣層406發揮薄膜電晶體42 8和薄膜電 晶體4 2 9的閘極絕緣層的作用。 還有，開口部423及開口部427以貫穿覆蓋薄膜電晶 體42 8及薄膜電晶體429地設置的絕緣層420及絕緣層 422的方式設置。 -64 - 200921801 還有，配線4〇9發揮電容線的作用，保持爲一定電 (共同電位）。 像素電極424和像素電極426的形狀不同（參照 24 )，由狹縫425分離。具體地，以圍繞v字型像素 極4 2 4的外側的方式設置有像素電極4 2 6。藉由薄膜電 體428及薄膜電晶體429使施加到像素電極424和像素 極4 2 6的電壓的時序不同’可以控制液晶的取向。圖 示出該像素結構的等效電路圖。藉由將不同的閘極信號 供到配線402和配線403 ’可以使薄膜電晶體428和薄 電晶體4 2 9的工作時序不同。 在相對於基板400的基板401上設置有遮光層432 彩色層436、對置電極440。此外，在彩色層436和對 電極4 4 0之間設置平坦化層4 3 7，以防止液晶的取向 序。圖2 5示出對置基板側的俯視圖。對置電極4 4 0在 同的像素之間共同使用，設置有狹縫4 4 1。藉由將該狹 441和像素電極424及像素電極426側的狹縫425交替 置，可以有效地產生傾斜電場，控制液晶的取向。藉此 可以藉由第一液晶元件45 1和第二液晶元件452使液晶 向的方向不同，可以擴大視角。 藉由使具有取向層 448的像素電極 424、液晶 450、以及具有取向層446的對置電極440相互重疊， 置第一液晶元件45 1。此外，藉由使具有取向層448的 素電極426、液晶層450、以及具有取向層446的對置 極440相互重疊，設置第二液晶元件452。從而，在圖 位 圖 電 晶 電 26 提 膜 置 >ffi r 1111； J l \N 不 縫 配 取 層 設 像 電 -65- 23 200921801 〜26所示的像素結構中，形成在一個像素中設置 液晶元件45 1和第二液晶元件452的多域結構。 另外，本發明也可以應用於水平電場方式的液 裝置。水平電場方式是藉由對於液晶盒內的液晶分 平方向上施加電場驅動液晶元件來表現灰度的方式 採用水平電場方式，可以將視角擴大至約180。。在 下參照圖2 7及圖2 8說明應用本發明的水平電場方 晶顯示裝置。 圖27示出使設有薄膜電晶體5 28和與薄膜 5 2 8連接的像素電極5 24的基板500以及作爲對置 基板5 0 1重疊並注入了液晶的狀態。基板5 〇〗具有 5 3 2、彩色層5 3 6以及平坦化層5 3 7。基板5 0 0具 電極’但基板501不具有對置電極。在基板500 5 0 1之間藉由注入的液晶而設置有液晶層5 5 〇。還 板500具有取向膜548，基板501具有取向膜546 膜546及取向膜548接觸液晶層5 50地設置。 基板500具有對置電極5〇7、連接到對置電極 發揮電容線的作用的配線5 04以及薄膜電晶體528 電晶體5 2 8可以適當地使用應用上述實施例模式（ 施例模式1 )的製造方法的薄膜電晶體。對置電極 以使用與實施例模式1所示的像素電極層丨丨8同 料。此外，對置電極5 07劃分爲與像素形狀大體相 狀而設置。還有’在對置電極507及配線504上具 絕緣層5 06。第一絕緣層5〇6設置在發揮薄膜電晶 有第一 晶顯示 子在水 。如果 此，以 式的液 電晶體 基板的 遮光層 有像素 和基板 有’基 ，取向 5 07的 。薄膜 例如實 507可 樣的材 同的形 有第一 體528 -66 - 200921801 的閘極電極的作用的配線502上，發揮薄膜電晶 閘極絕緣層的作用。 在第一絕緣層5 06上形成薄膜電晶體528的 及汲極電極、與它們連接的配線5 1 6以及配線5 5 1 6是在液晶顯示裝置中輸入視頻信號的信號 5 1 6是在一個方向上延伸的配線，同時連接到薄 5 2 8的源區及汲區中的一方，也發揮薄膜電晶體 極電極或汲極電極的作用。配線5 1 8連接到源極 極電極中的另一方，連接到像素電極5 2 4。 在配線5 1 6及配線5 1 8上設置有第二絕緣層 外，在第二絕緣層520上設置有像素電極524， 極524在設置在第二絕緣層520中的開口部523 配線5 1 8。像素電極524使用與實施例模式1所 電極層1 1 8同樣的材料形成。 如上所述，在基板5 00上設置有薄膜電晶體 接到薄膜電晶體52 8的像素電極5 24。還有，保 成在對置電極5〇7和像素電極524之間。 圖28是表示像素電極的結構的平面圖。在 524中設置有狹縫525。藉由利用狹縫52 5，可 晶的取向。在此情況下，電場在對置電極507和 524之間產生。在對置電極5 07和像素電極524 第一絕緣層506，第一絕緣層506的厚度大約爲 2 0 Onm '與厚度大約爲2# m〜10// m的液晶層 薄，所以在與基板5 0 0平行的方向上（水平方向 體5 2 8的 源極電極 1 8。配線 線。配線 膜電晶體 528的源 電極及汲 5 20 ° jit 該像素電 中連接到 示的像素 5 2 8、連 持電容形 像素電極 以控制液 像素電極 之間具有 ;5 0 n m 〜 相比足夠 )產生電 -67- 200921801 場。藉由該電場，可以改變液晶的取向。利用該在與基板 大體平行的方向上的電場，使液晶分子水平旋轉。在此情 況下，因爲液晶分子在任何狀態下都水平，所以幾乎沒有 觀察角度所引起的對比度等的變化，可以實現廣視角。此 外，因爲對置電極5 07及像素電極524都是具有透光性的 電極，所以可以提高開口率。 接著，參照圖2 9及3 0說明具有與上述不同的方式的 水平電場方式的液晶顯不裝置。 圖29和圖3 0表示水平電場方式的液晶顯示裝置的像 素結構的一例。圖3 0是俯視圖，而圖2 9示出對應於沿著 圖3 0所示的切斷線G-Η的截面結構。 圖29示出使具有薄膜電晶體628及連接到薄膜電晶 體628的像素電極624的基板600和與基板600相對的基 板6 0 1重疊並注入了液晶的狀態。在基板6 0 1上設置有遮 光層632、彩色層636以及平坦化層637等。基板6〇〇具 有像素電極，而基板601不具有像素電極。在基板600和 基板601之間藉由注入的液晶而設置有液晶層650。還 有，基板600具有取向膜648，基板601具有取向膜 646，取向膜646及取向膜648接觸液晶層650地設置。 基板6 0 0具有保持爲共同電位的配線6 0 9及應用上述 實施例模式（例如實施例模式1 )的製造方法的薄膜電晶 體6 2 8。配線6 0 9可以與薄膜電晶體6 2 8的掃描線6 〇 2同 時以相同的製程形成。此外，由與配線609相同的層構成 的對置電極（共同電極）劃分爲與像素形狀大體相同的形 -68- 200921801 狀而設置。 在第一絕緣層6 0 6上設置有連接到薄膜電晶 源極電極及汲極電極中的一方的配線6 1 6、配線 有，第一絕緣層6 0 6發揮薄膜電晶體6 2 8的閘極 作用。配線6 1 6是在液晶顯示裝置中輸入視頻信 線是在一個方向上延伸的配線’同時連接到薄 6 2 8具有的源區及汲區中的一方，配線6 1 6也構 極及汲極電極中的一方。配線6 1 8是連接到源極 極電極中的另一方，連接到像素電極6 2 4的配線 薄膜電晶體62 8可以適當地使用應用上述實施例 造方法的薄膜電晶體。 在配線6 1 6及配線6 1 8上設置第二絕緣層 外，在第二絕緣層620上設置像素電極624，該 624在形成在第二絕緣層620中的開口部623中 線6 1 8。像素電極624使用與實施例模式1所說 電極層1 1 8同樣的材料來形成。另外，如圖3 0 素電極624以配線609和與配線609同時形成的 之間產生水平電場的方式設置。此外，像素電極 狀部分和與配線609同時形成的對置電極（共同 替地設置。 如果在像素電極624的電位和配線609的電 生電位差，則在與基板大體平行的方向上產生電 藉由該電場來控制液晶的取向。藉由利用該電場 子水平旋轉，可以控制液晶的取向。此時，因爲 體62 8的 618。還 絕緣膜的 號的信號 膜電晶體 成源極電 電極及汲 。還有， 模式的製 620 ° 此 像素電極 連接到配 明的像素 所示，像 梳形電極 6 2 4的梳 電極）交 位之間產 場，可以 使液晶分 液晶分子 -69- 200921801 的長軸在任意狀態下都與基板大體平行，所以幾乎沒有觀 察角度所引起的對比度等的變化。因此，可以實現廣視 角。 如上所述，在基板600上設置薄膜電晶體62 8以及與 薄膜電晶體62 8連接的像素電極624。保持電容藉由設置 配線6 0 9、電容電極6 1 5以及夾在它們之間的第一絕緣層 6〇6而形成。在與配線616等相同的層設置的電容電極 615和像素電極624在開口部623中連接。 還有，本發明也可以應用於TN方式的液晶顯示裝 置。接著，以下參照圖31及圖32說明應用本發明的TN 型的液晶顯示裝置的形態。 圖31和圖32示出TN方式的液晶顯示裝置的像素結 構。圖3 2是俯視圖，而圖3 1示出對應於圖3 2所示的切 斷線I - J的截面結構。在下面的說明中，參照圖3 1及圖 3 2進行說明。 在基板7 0 0上，像素電極7 2 4藉由開口部7 2 3利用配 線7 1 8與薄膜電晶體7 2 8連接。發揮信號線的作用的配線 7 16與薄膜電晶體72 8連接。配線7〇2發揮掃描線的作 用。作爲薄膜電晶體72 8，可以適當地使用應用上述實施 例模式（例如實施例模式1 )的製造方法的薄膜電晶體。 像素電極724藉由使用與實施例模式1的像素電極層 1 1 8同樣的材料來形成。 與基板7 00對置的基板701具有遮光層73 2、彩色層 736以及對置電極740。此外，在彩色層7；36和對置電極 -70- 200921801 7 4 0之間具有平坦化層7 3 7，以防止液晶的取向無 晶層75 0設置在像素電極724和對置電極740之 有，在液晶層75 0和像素電極724之間具有取向膜 並且在液晶層75 0和對置電極740之間具有取向膜 藉由使像素電極724、液晶層75 0以及對置電 重疊，形成液晶元件。 此外，也可以在基板700上設置成爲濾色片 層、或者遮光層（黑矩陣）。此外，將偏光板貼 7 00的與設置有薄膜電晶體等的面相反的面（背面 偏光板貼到基板701的與設置有對置電極740等的 的面（背面）。 對置電極740可以適當地使用與像素電極724 材料。藉由使像素電極724、液晶層7 50以及對 7 4 0重疊，形成液晶元件。 保持電容由配線704、配線7 1 5以及夾在它們 絕緣膜720構成。 還有，在前面說明時參照的圖中，閘極電極和 以相同的層形成，所以標記相同的符號。同樣地， 電極或汲極電極和信號線標記相同的符號。 藉由上述製程，可以製造液晶顯示裝置。本實 式的液晶顯示裝置具有的薄膜電晶體應用上述實施 所說明的製造方法而製成。因此，薄膜電晶體的截 少且電特性的可靠性高，所以可以使本實施例模式 的液晶顯示裝置的對比度和辨識性高。 序。液 間。還 ;748， 746 ° 極 740 的彩色 到基板 )，將 面相反 同樣的 置電極 之間的 掃描線 對源極 施例模 例模式 止電流 所說明 -71 - 200921801 實施例模式6 本發明不但可以應用於液晶顯示裝置，而且可以應用 於發光裝置。在本實施例模式中，參照圖3 3和圖3 4來說 明發光裝置的製程。作爲發光裝置，使用利用電致發光的 發光元件。利用電致發光的發光元件根據其發光材料是有 機化η物^是無機化合物來進行區分，一般來說，前者被 稱爲有機E L元件’而後者被稱爲無機E L元件。 在有機E L元件中，藉由對發光元件施加電壓，載流 子（電子及電洞）從一對電極分別注入到包含發光性的有 機化合物的層中’流過電流。而且，藉由這些載流子（電 子及電洞）複合’發光性的有機化合物形成激發態，該載 流子從激發態回到基態時發光。這種發光元件根據其機理 而被稱爲電流激發型發光元件。 根據其元件結構，無機EL元件被分爲分散型無機EL 元件和薄膜型無機EL元件。分散型無機EL元件具有將 發光材料的粒子分散在粘合劑中而得的發光層，發光機理 是利用施主能級和受主能級的施主一受主複合型發光。薄 膜型無機EL·元件具有由電介質層夾住發光層並由一對電 極夾住其的結構，發光機理是利用金屬離子的內層電子躍 遷的定域型發光。 還有’在此’使用有機EL元件作爲發光元件來說 明。此外’使用應用上述實施例模式所說明的製造方法的 薄膜電晶體作爲控制發光元件的驅動的薄膜電晶體來進行 -72- 200921801 說明。 首先，如圖33A所示，在基板800 體801及薄膜電晶體8 02。在圖33 A中 801及薄膜電晶體802上具有發揮保護層 803，在絕緣層803上具有絕緣層8〇4。； 了使上表面平坦化而設置的。絕緣層8 0 3 氧化砂、氮化砂、氧氮化砂等來形成。絕 使用丙烯酸類、聚醯亞胺或聚醯胺等有機 來形成。 在絕緣層804上具有導電層805。導 素電極的作用。當像素的薄膜電晶體是 時’較佳的形成陰極作爲像素電極，而當 體時，較佳的形成陽極。當形成陰極作爲 用功函數小的材料，例如Ca、Al、CaF、 即可。 接著，如圖33B所示，在導電層805 及絕緣層8 0 4上形成間隔壁8 0 6。間隔| 部’在該開口部中露出導電層8 0 5。間隔: 樹脂層、無機絕緣層或有機聚矽氧烷來形 是’藉由使用感光性的材料形成間隔壁 8 0 5上的間隔壁8 0 6進行曝光來形成開口 口部的側壁成爲具有連續曲率的傾斜面。 接著’形成發光層8 0 7，使其在間隔丨 中與導電層8〇5接觸。發光層807既可以 上形成薄膜電晶 ，在薄膜電晶體 的作用的絕緣層 絕緣層8 04是爲 較好是使用例如 緣層804較好是 樹脂或者矽氧烷 電層8 0 5發揮像 η型薄膜電晶體 是Ρ型薄膜電晶 像素電極時，使 M g A g ' A1 L i 等 的側面（端部） I 806具有開口 壁8 06使用有機 成。特別較佳的 8 06，對導電層 部，從而使該開 塗8 06的開口部 由單層構成，又 -73- 200921801 可以由多層的疊層構成。 接著，覆盖發光層807地形成導電層8〇8。導電層 8 0 8被稱爲共同電極。由形成陰極的材料形成導電層8 〇 5 的情況下，由形成陽極的材料形成導電層8 〇 8。導電層 8 0 8可以藉由使用作爲實施例模式1中的像素電極層u 8 列舉的具有透光性的導電性材料的透光性導電層來形成。 作爲導電層808 ’也可以使用氮化鈦層或者鈦層。在圖 33B中’使用氧化銦錫（ITO)作爲導電層808。藉由在 間隔壁806的開口部中導電層805、發光層807和導電層 8 0 8重疊’從而形成發光元件8 0 9。此後，較佳的在間隔 壁806以及導電層808上形成保護層810，以防止氧、 氫、水分或二氧化氮等侵入發光元件8 0 9。作爲保護層 8 1 0，可以使用氮化矽層、氮氧化矽層以及d L C層等。 更佳的是’完成到圖3 3 B之後，利用氣密性高且汲氣 少的保護薄膜（層壓薄膜、紫外線固化樹脂薄膜等）或者 覆蓋材料進一步進行封裝（封入），以防止暴露於外界空 氣。 接著，參照圖3 4說明發光元件的結構。在此，以驅 動用電晶體是η型薄膜電晶體的情況爲例，說明像素的截 面結構。 對發光元件來說，爲了取出發射的光，其陽極及陰極 中的至少一方是透明即可。並且，在基板上形成薄膜電晶 體以及發光元件，有如下結構的發光元件：從與基板相反 的一側的表面取出發射的光的頂部發射結構；從基板側的 -74- 200921801 表面取出發射的光的底部發射結構；以及同 及與基板相反一側的表面取出發射的光的雙 在本發明中，可以應用於上述發射結構中的 圖3 4 A示出頂部發射結構的發光元件 驅動用電晶體821是η型薄膜電晶體且從發 射的光穿透陽極8 2 5側的情況下的像素的 34Α中，發光元件8U的陰極823和驅動用 連接，在陰極823上依次層疊有發光層 8 2 5。陰極 8 2 3由功函數小且反射光的導電 Ca、Al、CaF、MgAg、AlLi 等）形成即可 層8 24既可以由單層構成，又可以由多層的 由多層構成的情況下，例如，在陰極823上 注入層、電子傳輸層、發光層、電洞傳輸層 層來形成。還有，無需設置所有這些層。陽 光的具有透光性的導電性材料形成，例如可 化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物 的銦氧化物、包含氧化鈦的銦錫氧化物 (I T 0 )、銦鋅氧化物或者添加有氧化砂的 具有透光性的導電層。 由陰極823和陽極825夾住發光層824 發光元件8 22。在圖34A所示的像素的情況 件8 22發射的光如空心箭頭所示在陽極825 圖3 4 B表示底部發射結構的發光元件。 電晶體83 1是η型薄膜電晶體且從發光元件 時從基板一側 丨面發射結構。 任一個。 。圖34Α是在 光元件822發 截面圖。在圖 電晶體8 2 1電 824以及陽極 性材料（例如 。並且，發光 疊層構成。在 依次層疊電子 或者電洞注入 極825由透過 以使用包含氧 、包含氧化鈦 、銦錫氧化物 姻錫氧化物等 的區域相當於 下，從發光元 側射出。 它是在驅動用 822發射的光 -75- 200921801 在陰極8 3 3側射出的情況下的像素的截面圖。在圖 中，在電連接到驅動用電晶體8 3 1的透光性的導電層 上形成有發光元件822的陰極8 3 3，在陰極8 3 3上依 疊有發光層834及陽極835。還有，在陽極835具有 性的情況下，較好是覆蓋陽極8 3 5地形成有用來反射 蔽光的遮光層836。陰極833與圖34A的情況同樣， 功函數小的材料形成的導電層即可，可以使用已知材 可。但是，將其厚度設定爲透過光的程度（較佳的爲 〜30nm左右）。例如，可以使用具有20nm的厚度 作爲陰極833。並且，發光層834與圖34A同樣既可 單層構成，又可以由多層的疊層構成。陽極835無需 光，但是也可以與圖34A同樣地利用透光性的導電 料來形成。並且，作爲遮光層8 3 6，例如可以使用反 的金屬層等，但是不局限於此。例如，也可以使用添 黑色顏料的樹脂等。 由陰極8 3 3和陽極8 3 5夾住發光層8 3 4的區域相 發光元件822。在圖34B所示的像素的情況下，從發 件822發射的光如空心箭頭所示在陰極8 3 3側射出。 圖3 4C表示雙面發射結構的發光元件。在圖 中，在電連接到驅動用電晶體8 4 1且具有透光性的導 847上形成有發光元件822的陰極843，在陰極843 次層疊有發光層844及陽極845。陰極843與圖34A 況同樣，是功函數小的導電層即可，可以使用已知材 但是，將其厚度設定爲透過光的程度。例如，可以使 34B 837 次層 透光 或遮 是由 料即 5 nm 的鋁 以由 透過 性材 射光 加有 當於 光元 34C 電層 上依 的情 料。 用以 -76- 200921801 約2 0nm的厚度形成的鋁層作爲陰極8 43。並且，發光層 844與圖34A同樣既可以由單層構成，又可以由多層的疊 層構成。陽極8 4 5可以與圖3 4 A同樣地利用透光性的導 電性材料來形成。 陰極843、發光層844和陽極845彼此重疊的部分相 當於發光元件822。在圖34C所示的像素的情況下，從發 光元件8 2 2發射的光如空心箭頭所示同時在陽極8 4 5側和 陰極8 43側射出。 還有’雖然在此說明了使用有機EL元件作爲發光元 件的情況，但是也可以使用無機EL元件作爲發光元件。 還有’雖然在本實施例模式中示出了控制發光元件的 驅動的薄膜電晶體（驅動用電晶體）和發光元件直接連接 的實例，但是也可以在驅動用電晶體和發光元件之間連接 有電流控制用電晶體。 還有，本實施例模式所說明的發光裝置不局限於圖 3 4所示的結構，可以根據本發明的技術思想進行各種變 形。 藉由上述製程，可以製造發光裝置。本實施例模式的 發光裝置具有的薄膜電晶體使用應用上述實施例模式的製 造方法的薄膜電晶體。因此’薄膜電晶體的截止電流少且 電特性的可靠性高，所以可以提高本實施例模式所說明的 發光裝置的對比度和辨識性。 實施例模式7 -77- 200921801 下面，參照附圖說明安裝在實施例模式5所說明 示裝置或實施例模式6所說明的發光裝置中的顯示面 發光面板的一種形態。 在本發明的液晶顯示裝置或發光裝置中，較佳的 接到像素部的信號線驅動電路及掃描線驅動電路設置 外的基板（例如，半導體基板或者S0I基板等）上 接。然而，也可以不另行設置而在與像素電路形成在 基板上。 還有’對於另行形成的基板的連接方法沒有特別 制’可以使用已知的COG方法、引線鍵合方法、或 方法等。此外’只要可以實現電連接，對於連接位置 特別的限制。另外’也可以另行形成控制器、C p U、 憶體等並連接到像素電路。 圖35示出本發明的顯示裝置的方塊圖。圖35所 顯示裝置包括具有多個具備顯示元件的像素的像 850、選擇各像素的掃描線驅動電路852、控制對被 的像素的視頻信號的輸入的信號線驅動電路8 5 3。 還有，本發明的顯示裝置不局限於圖35所示 態。即，在本發明中使用的信號線驅動電路不局限於 有移位暫存器和類比開關的形成。除了移位暫存器和 開關以外，還可以具有緩衝記憶體、位準轉移器、源 隨器等其他電路。此外，不一定要設置移位暫存器及 開關’例如可以具有如解碼電路的能夠選擇信號線的 電路代替移位暫存器，也可以具有閂鎖電路等代替類 的顯 板或 將連 在另 並連 同一 的限 TAB 沒有 及記 示的 素部 選擇 的形 只具 類比 極跟 類比 其他 比開 -78- 200921801 關。 圖3 5所示的信號線驅動電路8 5 3具有移位 8 5 4以及類比開關8 5 5。向移位暫存器8 54中輸入 號（CLK )和起始脈衝信號（SP )。當輸入時 (CLK )和起始脈衝信號（SP )時，在移位暫存器 產生時序信號，輸入到類比開關8 5 5。 此外，對類比開關8 5 5供應視頻信號。類比開 根據被輸入的時序信號對視頻信號進行取樣，然後 後級的信號線。 圖3 5所示的掃描線驅動電路8 5 2具有移位 8 5 6以及緩衝記憶體8 5 7。此外，也可以具有位 器。在掃描線驅動電路8 5 2中，對移位暫存器8 5 6 鐘信號（CLK )及起始脈衝信號（SP )，從而產生 號。產生的選擇信號在緩衝記億體8 57中被緩衝放 被供應給對應的掃描線。一線中的所有像素電晶體 連接到一條掃描線。並且，由於當工作時需要使一 素的電晶體同時導通，因此緩衝記憶體85 7採用能 大電流的結構。 在全彩色的顯示裝置中，在將對應於R (紅 (綠）、B (藍）的視頻信號依次進行取樣並供應 的信號線的情況下，用來連接移位暫存器8 54和類 85 5的端子數相當於用來連接類比開關8 5 5和像素 的信號線的端子數的1 / 3左右。因此，藉由將類 8 5 5與像素部8 5 0形成在同一基板上，與將類比開 暫存器 時鐘信 鐘信號 8 54中 關85 5 供應給 暫存器 準轉移 輸入時 選擇信 大，並 的閘極 線的像 夠流過 )、G 給對應 比開關 部850 比開關 關855 -79- 200921801 形成在與像素部8 5 0不同的基板上的情況相比，可以控制 用來連接另行形成的基板的端子數’抑制連接缺陷的發生 幾率 '可以提局成品率。 此外，雖然圖3 5的掃描線驅動電路8 5 2具有移位暫 存器8 5 6以及緩衝記憶體8 5 7，但是本發明不局限於此， 也可以只利用移位暫存器8 5 6構成掃描線驅動電路8 5 2。 還有，圖3 5所示的結構只表示本發明的顯示裝置的 一種形態，信號線驅動電路和掃描線驅動電路的結構不局 限於此。 接著，參照圖3 6和圖3 7說明相當於本發明的液晶顯 示裝置的一種形態的液晶顯示面板及發光面板的外觀。圖 3 6 Α示出如下面板的俯視圖：利用密封材料9 0 5將形成在 第一基板9 0 1上的具有微晶半導體層的電晶體9 1 0及液晶 兀件913密封在與第二基板906之間。圖36B相當於圖 36A的K-L的截面圖。圖37示出發光裝置的情況。還 有，在圖37中，只對不同於圖36的部分標記符號。 以包住形成在第一基板9 0 1上的像素部9 〇 2和掃描線 驅動電路904的方式設置有密封材料9〇5。此外，在像素 部902及掃描線驅動電路904上設置有第二基板9〇6。因 此，使用第一基板901、密封材料905以及第二基板906 將像素部902及掃描線驅動電路904與液晶層9〇8或塡充 材料93 1 —起密封。另外，在第一基板9〇丨上的與被密封 材料905包住的區域不同的區域中安裝有信號線驅動電路 9 〇 3。此外，信號線驅動電路9 0 3是在另行準備的基板上 -80- 200921801 利用具有多晶半導體層的電晶體而設置的。還有，雖然在 本實施例模式中說明將使用具有多晶半導體層的薄膜電晶 體的信號線驅動電路903貼到第一基板90 1的情況，但是 也可以以使用單晶半導體的電晶體形成信號線驅動電路並 貼合。圖3 6 B例示信號線驅動電路9 0 3中所含的由多晶半 導體層形成的電晶體909。 設置在第一基板901上的像素部902具有多個電晶 體，圖3 6 B例示像素部9 0 2中所含的電晶體9 1 0。此外， 掃描線驅動電路904也具有多個電晶體，圖36B例示信號 線驅動電路9 0 3中所含的電晶體9 0 9。還有，雖然在本實 施例模式中，說明在發光裝置中電晶體910是驅動用電晶 體的情況，但是電晶體9 1 0既可以是電流控制用電晶體， 又可以是擦除用電晶體。電晶體9 1 0相當於使用微晶半導 體層的電晶體。 此外，液晶元件9 1 3所具有的像素電極9 1 2藉由配線 9 1 8電連接到電晶體9 1 0。再者，配線9 1 8與引導配線 9 1 4電連接。而且，液晶元件9 1 3的對置電極9 1 7設置在 第二基板906上。像素電極9 1 2、對置電極9 1 7以及液晶 層908重疊的部分相當於液晶元件9 1 3。 此外，發光元件9 3 0所具有的像素電極藉由配線電連 接到電晶體9 1 0的源極電極或汲極電極。而且，在本實施 例模式中，發光元件930的共同電極和具有透光性的導電 性材料層電連接。還有，發光元件9 3 0的結構不局限於本 實施例模式所示的結構。可以根據從發光元件9 3 0取出的 -81 - 200921801 光的方向、電晶體9 1 0的極性等，適當地改變發光元件 9 3 0的結構。 還有，作爲第一基板901以及第二基板906的材料， 可以使用玻璃、金屬（代表性的是不銃鋼）、陶瓷或者塑 膠等。作爲塑膠，可以使用 FRP (玻璃纖維強化塑膠） 板、PVF (聚氟乙烯）薄膜、聚酯薄膜或丙烯酸類樹脂薄 膜等。此外，也可以使用具有使用PVF薄膜、聚酯薄膜 夾住鋁箔的結構的薄片。 另外，間隔物9 1 1是珠狀間隔物，爲控制像素電極 9 1 2和對置電極9 1 7之間的距離（盒間隙）而設置。還 有，也可以使用藉由選擇性地蝕刻絕緣層來獲得的間隔物 (支柱間隔物）。 此外，供應到另行形成的信號線驅動電路903、掃描 線驅動電路9 04以及像素部902的各種信號（電位）從 FPC907 (撓性印刷電路）藉由引導配線914以及引導配 線9 1 5供給。 在本實施例模式中，連接端子9 1 6由與液晶元件9 1 3 所具有的像素電極9 1 2相同的導電層形成。此外’引導配 線914以及引導配線915由與配線918相同的導電層形 成。 連接端子916和FPC907所具有的端子藉由各向異性 導電層9 1 9電連接。 還有，雖然未圖示，但是本實施例模式所示的 '液晶顯 示裝置具有取向膜以及偏光板，還可以具有濾色片 '遮光 -82- 200921801 層等。 此外，供應到另行形成的信號線驅動電路903、 線驅動電路9 04以及像素部902的各種信號（電位 FPC907藉由引導配線914以及引導配線915供給。 在本實施例模式中，連接端子9 1 6由與發光元科 所具有的像素電極相同的導電層而設置。但是，不局 此。 還有，作爲位於在自發光元件930的光的取出方 的基板的第二基板必須是透光性的基板。在此情況下 用由玻璃板、塑膠板、聚酯薄膜或丙烯酸類薄膜等具 光性的材料構成的基板。 此外，作爲塡充材料93 1，可以使用氮、氬等惰 體或者使用紫外線固化樹脂或熱固化樹脂等，還可以 PVC (聚氯乙烯）、丙烯酸類、聚醯亞胺、環氧樹脂 機矽樹脂、PVB (聚乙烯醇縮丁醛）、或者EVA (乙 醋酸乙烯酯）等。在此，例如使用氮即可。 此外，可以在發光元件的出射面上適當地設置 板、圓偏光板（包括橢圓偏光板）、波片（λ/4波片 波片）或者濾色片等光學薄膜。此外，也可以在偏光 圓偏光板上設置防反射止層。 本實施例模式可以與其他實施例模式所記載的結 合而實施。 實施例模式8 掃描 )從 930 限於 向上 ，使 有透 性氣 使用 、有 嫌— 偏光 、λ/2 板或 構組 -83- 200921801 如上述實施例模式所說明，透過本發明可以製造主動 矩陣型顯示模組。還有，將安裝至FPC的顯示面板稱爲 顯示模組。即’可以將本發明應用於將它們安裝到顯示部 中的所有電子設備。作爲電子設備，可以舉出攝像機、數 位相機等影像拍攝裝置，頭戴式顯示器（護目鏡型顯示 器）’汽車導航系統，投影機，汽車音響，個人電腦，移 動資訊終端（移動電腦、行動電話、或電子書等）等。圖 3 8示出它們的一例。 圖38A爲電視裝置。如圖38A所示，可以將顯示模 組嵌入框體中來完成電視裝置。由顯示模組形成主畫面 95 3 ’作爲其他附屬設備，具備揚聲器部95 9、操作開關 等。 如圖38A所示，將利用顯示元件的顯示用面板952 嵌入框體95 1中，可以由接收器95 5接收以普通的電視廣 播爲代表的信號，也可以藉由數據機9 5 4連接到採用有線 或無線方式的通信網路，進行單向或雙向的資訊通信。電 視裝置的操作可以使用嵌入框體中的開關或遙控操作機 95 6來進行，也可以在該遙控操作機95 6中設置有顯示輸 出資訊的顯不部957。 另外，在電視裝置中，除了主畫面9 5 3之外，還可以 使用第二顯、示用®板形成爵j ®面95 8而W力卩顯示頻^ '音 量等的結構。在該結構中，可以使用視角優良的液晶顯示 面板形成主畫面9 5 3，使用能夠以低耗電量來顯示的液晶 顯示面板形成副畫面95 8 °另外’當利用液晶顯示面板形 -84- 200921801 成副畫面時，藉由使其能夠閃動顯示，而可以實現低耗電 量化。另外，也可以副畫面採用發光裝置來減少耗電量。 圖3 9爲表示可以應用於圖3 8 A所示的電視裝置的電 視裝置結構的方塊圖。在顯不面板中形成有像素部9 7 1。 如其他實施例模式所說明地使信號線驅動電路9 7 2和掃描 線電路973連接即可。 作爲其他外部電路的結構，在視頻信號的輸入側，具 有放大由調諧器9 74接收的信號中的視頻信號的視頻信號 放大電路9 7 5，將從視頻信號放大電路9 7 5輸出的信號轉 換爲與紅、綠、藍各種顏色對應的色信號的視頻信號處理 電路9 7 6，以及將該視頻信號轉換爲驅動器I c的輸入規 格的控制電路977等。控制電路977將信號分別輸出到掃 描線側和信號線側。在進行數位驅動的情況下，也可以具 有如下結構’即在信號線側設置信號分割電路9 7 8，將輸 入數位信號分割成m個來供應。 由調諧器974接收的信號中的音頻信號被傳送到音頻 信號放大電路979’經過音頻信號處理電路98〇從揚聲器 9 8 3輸出。控制電路9 8 1從輸入部9 8 2接收接收台（接收 頻率）、音量的控制資訊’將信號傳送到調諧器9 7 4、音 頻信號處理電路980。 錯由將本發明應用於上述所說明的電視裝置，可以獲 得對比度高’顯示偏差少，耗電量低的電視裝置。 當然，本發明不局限於電視裝置，可以應用於以個人 電腦的監視器爲代表的各種各樣的用途，諸如火車站、機 -85- 200921801 場等的資訊顯示板或者街頭上的廣告顯示板等大面積的顯 示媒體。藉由將本發明應用於這些，可以獲得對比度高， 顯示偏差少’耗電量低的顯示裝置。 圖3 8 B不出行動電話的—例。該行動電話由框體 961、顯示部962、操作部963等構成。藉由將本發明應 用於顯示部9 6 2 ’可以獲得對比度高’顯示偏差少，耗電 量低的顯示裝置。 此外’圖38C示出可檇式電腦的一例。該可檇式電腦 由框體966、顯不部967等構成。藉由將本發明應用於顯 示部967 ’可以獲得對比度高，顯示偏差少，耗電量低的 顯示裝置。 實施例1 在本實施例中’對將實施例模式1所說明的乾蝕刻應 用於反交錯型薄膜電晶體的製造方法的情況和不應用的情 況進行比較。在此進行的乾蝕刻在如下狀態下進行：在對 成爲通道形成區的部分或與通道形成區重疊的部分中的雜 質區域進行蝕刻之後，使半導體層露出於該被蝕刻部分。 圖40示出薄膜電晶體的Vg-Id曲線。圖40A示出不 應用本發明而製造的薄膜電晶體的Vg-Id曲線，而圖40B 示出應用本發明而進行上述乾蝕刻來製造的薄膜電晶體的 Vg-Id曲線。此外，汲極電壓（相對於源極電位的汲極電 位）是1 V及1 4 V。可以知道：應用本發明而製造的薄膜 電晶體的截止電流小’且電特性偏差小。 -86- 200921801 此外，在圖40B中，汲極電壓是】乂時和汲極電壓是 1 4 V時的V g -1 d曲線不乖離，汲極電壓產生的汲極電流的 變化小。即，即使汲極電壓產生偏差，也可以減少汲極電 流的偏差不均勻。 如上所述，藉由應用本發明，可以製造截止電流低， 電特性良好’且電特性的偏差小的薄膜電晶體。 【圖式簡單說明】 在附圖中： 圖1是說明應用本發明的薄膜電晶體的結構的一例的 圖； 圖2是說明本發明的薄膜電晶體的製造方法的一例的 圖； 圖3是說明本發明的薄膜電晶體的製造方法的一例的 圖； 圖4是說明本發明的薄膜電晶體的製造方法的一例的 圖； 圖5是用於本發明的薄膜電晶體的製造的電漿C V D 裝置的俯視圖； 圖6是定義在本說明書中的斜坡角的圖； 圖7是說明本發明的薄膜電晶體的製造方法的一例的 圖， 圖8是說明本發明的薄膜電晶體的製造方法的一例的 圖； -87- 200921801 圖9是說明本發明的薄膜電晶體的製造方法的一例的 圖； 圖1 〇是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 1是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 2是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 3是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 4是說明應用本發明的薄膜電晶體的結構的一例 的圖； 圖1 5是說明應用本發明的薄膜電晶體的結構的一例 的圖； 圖1 6是說明應用本發明的薄膜電晶體的結構的一例 的圖； 圖1 7是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 8是說明本發明的薄膜電晶體的製造方法的一例 的圖； 圖1 9是說明可以應用本發明的液晶顯示裝置的圖； 圖2 0是說明可以應用本發明的液晶顯示裝置的圖； 圖2 1是說明可以應用本發明的液晶顯示裝置的圖； 圖22是說明可以應用本發明的液晶顯示裝置的圖； -88- 200921801 圖23是說明可以應用本發明的液晶顯示裝置的圖； 圖24是說明可以應用本發明的液晶顯示裝置的圖； 圖25是說明可以應用本發明的液晶顯示裝置的圖； 圖26是說明可以應用本發明的液晶顯示裝置的圖； 圖2 7是說明可以應用本發明的液晶顯示裝置的圖： 圖28是說明可以應用本發明的液晶顯示裝置的圖； 圖29是說明可以應用本發明的液晶顯示裝置的圖； 圖3 0是說明可以應用本發明的液晶顯示裝置的圖； 圖3 1是說明可以應用本發明的液晶顯示裝置的圖； 圖32是說明可以應用本發明的液晶顯不裝置的圖， 圖33是說明可以應用本發明的發光裝置的圖； 圖34是說明可以應用本發明的發光裝置的圖； 圖3 5是說明可以應用本發明的顯示裝置的結構的方 塊圖； 圖3 6是說明本發明的液晶顯示面板的俯視圖及截面 圖； 圖3 7是說明本發明的發光顯示面板的俯視圖及截面 圖； 圖38是說明使用本發明的發光裝置的電子設備的立 體圖； 圖39是說明使用本發明的發光裝置的電子設備的 圖；以及 圖40是示出應用本發明而製成的薄膜電晶體的電特 性的圖。 -89- 200921801 【主要元件符號說明】 1 0 〇 :基板 1 0 2 :閘極電極層 1 0 4 :閘極絕緣層 1 06 :半導體層 1 〇 8 :緩衝層 1 1 0 :源區及汲區 1 1 2 :源極電極及汲極電極層 1 1 4 :絕緣層 1 1 6 :開口部 1 1 8 :像素電極層 1 2 1 :抗蝕掩模 1 2 2 :抗蝕掩模 126 :抗鈾掩模 1 3 1 :抗蝕掩模 1 3 6 :抗蝕掩模 1 3 7 :抗蝕掩模 1 8 6 :電晶體 200 :裝載室 2 0 1 :反應室 2 0 2 :反應室 2 0 3 :反應室 204 :反應室 -90 200921801 2 0 5 :卸載室 2 1 0 :共通室 2 1 1 :傳送單元 2 1 2 :閘閥 218 :盒 219 :盒 2 2 2 :基板 224 :層 3 0 0 :基板 3 0 1 :基板 302 :配線 3 0 4 :配線 3 0 5 :配線 3 1 6 :配線 3 1 8 :配線 3 2 0 :絕緣層 3 2 2 :絕緣層 3 2 3 :開口部 3 2 4 :像素電極 3 2 5 :狹縫 3 2 6 :像素電極 3 2 8 :薄膜電晶體 3 2 9 :薄膜電晶體 3 3 0 :保持電容部 -91 200921801 3 3 1 :保持電容部 3 3 2 :遮光層 3 3 4 :彩色層 3 3 6 :彩色層 3 3 8 :彩色層 3 4 0 :對置電極 3 42 :間隔物 344 :突起 3 4 6 :取向膜 3 4 8 :取向膜 3 5 0 :液晶層 3 5 1 :液晶元件 3 5 2 :液晶元件 4 0 0 :基板 4 0 1 :基板 402 :配線 4 0 3 :配線 4 0 6 :絕緣層 4 0 9 :配線 4 1 6 :配線 4 1 8 :配線 4 1 9 :配線 4 2 0 :絕緣層 4 2 2 :絕緣層 200921801 423 :開口部 4 2 4 :像素電極 4 2 5 :狹縫 4 2 6 :像素電極 427 :開口部 42 8 :薄膜電晶體 429 :薄膜電晶體 43 0 :保持電容部 4 3 1 :保持電容部 43 2 :遮光層 4 3 6 :彩色層 43 7 :平坦化層 440 ··對置電極 4 4 1 :狹縫 446 :取向膜 4 4 8 :取向膜 4 5 0 :液晶層 4 5 1 :液晶元件 4 5 2 :液晶元件 5 00 :基板 5 0 1 :基板 5 0 2 :配線 5 0 4 :配線 5 0 6 :第一絕緣層 200921801 5 0 7 :像素電極 5 1 0 :源區 5 1 6 :配線 5 1 8 :配線 5 2 0 :絕緣層 523 :開口部 5 2 4 :像素電極 5 2 5 :狹縫 5 2 8 :薄膜電晶體 5 3 2 :遮光層 5 3 6 :彩色層 5 3 7 :平坦化層 5 4 6 :取向膜 5 4 8 :取向膜 5 5 0 :液晶層 6 0 0 :基板 6 0 1 :基板 6 0 2 :掃描線 6 0 6 :絕緣層 6 0 7 :像素電極 6 0 9 :配線 6 10 ·源區 6 1 5 :電容電極 6 1 6 :配線 -94- 200921801 6 1 8 :配線 6 2 0 :絕緣層 623 :開口部 6 2 4 :像素電極 628 :薄膜電晶體 63 2 :遮光層 6 3 3 :開口部 6 3 6 :彩色層 6 3 7 :平坦化層 6 4 6 :取向膜 648 :取向膜 6 5 0 :液晶層 7 0 0 :基板 7 0 1 :基板 7 0 2 :配線 7 0 4 :配線 7 1 5 :配線 7 1 6 :配線 7 1 8 :配線 723 :開口部 724 :像素電極 72 8 :薄膜電晶體 73 2 :遮光層 7 3 6 :彩色層 -95 200921801 73 7 :平坦化層 7 4 0 :對置電極 746 :取向膜 7 4 8 :取向膜 7 5 0 :液晶層 8 0 0 :基板 801 :薄膜電晶體 802 :薄膜電晶體 8 0 3 :絕緣層 8 0 4 :絕緣層 8 0 5 :導電層 8 0 6:間隔壁 8 0 7 :發光層 80 8 :導電層 8 0 9 :發光元件 8 1 〇 :保護層 8 2 1 :驅動用電晶體 822 :發光元件 823 :陰極 8 2 4 :發光層 8 2 5 :陽極 8 3 1 :驅動用電晶體 8 3 3 :陰極 834 :發光層 -96- 200921801 8 3 5 ·陽極 8 3 6 :遮光層 8 3 7 :導電層 841 :驅動用電晶體 8 4 3 :陰極 8 4 4 ··發光層 8 4 5 ·陽極 8 4 7 :導電層 8 5 0 :像素部 8 5 1 :觸發電路 8 5 2 :掃描線驅動電路 8 5 3 :信號線驅動電路 8 54 :移位暫存器 8 5 5 ·類比開關 8 5 6 :移位暫存器 8 5 7 :緩衝記憶體 8 6 1 :配線 8 6 2 :配線 8 6 3 :配線 8 6 4 :配線 8 6 5 :配線 8 6 6 :配線 8 6 7 :配線 8 7 1 :電晶體 -97- 200921801 8 7 2 :電晶體 8 7 3 :電晶體 8 7 4 :電晶體 8 7 5 :電晶體 8 7 6 :電晶體 8 7 7 :電晶體 8 7 8 :電晶體 8 8 1 :配線 8 8 2 :配線 8 8 3 :配線 8 8 4 :配線 8 8 5 :配線 8 8 6 :配線 9 0 1 :基板 902 :像素部 9 0 3 :信號線驅動電路 9 0 4 :掃描線驅動電路 9 0 5 :密封材料 906 :基板
907 ： FPC 90 8 :液晶層 9 0 9 :電晶體 9 1 0 :電晶體 9 1 1 :間隔物 -98- 200921801 9 1 2 :像素電極 9 1 3 :液晶元件 9 1 4 :配線 9 1 5 :配線 9 1 6 :連接端子 9 1 7 :對置電極 9 1 8 :配線 9 1 9 :各向異性導電層 93 0 :發光元件 9 3 1 :塡充材料 9 5 1 :框體 9 5 2 :顯示用面板 95 3 :主畫面 9 5 4 :數據機 9 5 5 :接收器 95 6 :遙控操作機 9 5 7 :顯示部 9 5 8 :副畫面 95 9 :揚聲器部 961 :框體 962 :顯示部 963 :操作部 966 :框體 9 6 7 :顯示部 200921801 971 :像素部 972 :信號線驅動電路 9 7 3 :掃描線驅動電路 974 :調諧器 975 :視頻信號放大電路 976 :視頻信號處理電路 9 7 7 :控制電路 9 7 8 :信號分割電路 979 :音頻信號放大電路 9 8 0 :音頻信號處理電路 9 8 1 :控制電路 9 8 2 :輸入部 983 :揚聲器 -100

Claims (1)

  1. 200921801 十、申請專利範圍 1. 一種薄膜電晶體的製造方法，包含如下步驟： 鈾刻一半導體層上的一雜質半導體層，使該半導體層 的一部分露出，從而在該薄膜電晶體中形成一背通道部； 以及 蝕刻該背通道部的一部分。 2. 如申請專利範圍第1項的薄膜電晶體的製造方 法，其中，以無偏壓的方式進行触刻該背通道部的一部分 的步驟。 3- 如申請專利範圍第1項的薄膜電晶體的製造方 法，其中，利用Cl2氣體進行蝕刻該背通道部的一部分的 步驟。 4- 如申請專利範圍第1項的薄膜電晶體的製造方 法，其中，利用脈衝放電進行蝕刻該背通道部的一部分的 步驟。 5. 如申請專利範圍第1項的薄膜電晶體的製造方 法， 其中，該半導體層包括由一微晶半導體層和一非晶半 導體層構成的疊層，和 其中，該非晶半導體層設置在該半導體層與該雜質半 導體層接觸的一側上。 6. 如申請專利範圍第1項的薄膜電晶體的製造方 法，其中，在蝕刻該背通道部的一部分的步驟中，蝕刻 Onm至5nm的深度。 -101 - 200921801 7. —種顯示裝置的製造方法，包含如下步驟： 形成連接於如申請專利範圍第1項的薄膜電晶體的〜 像素電極層， 其中，該像素電極層使用具有透光性的導電性材料形 成。 8. 一種薄膜電晶體的製造方法，包含如下步驟： 在一閘極電極層上形成一閘極絕緣層； 在該閘極絕緣層上形成一半導體層； 在該半導體層上形成一雜質半導體層； 藉由使用第一抗蝕掩模形成包含該半導體層和該雜質 半導體層的一島狀半導體層，該島狀半導體層與該閘極電 極層的至少一部分重疊； 在該閘極絕緣層和該島狀半導體層上形成一導電層； 藉由使用在該導電層上的第二抗蝕掩模蝕刻該導電 層，從而形成源極電極層和汲極電極層； 蝕刻該島狀半導體層的該雜質半導體層，使該半導體 層的一部分露出，從而在該薄膜電晶體中形成一背通道 部； 在蝕刻該島狀半導體層的該雜質半導體層之後，移除 該第二抗飩掩模；以及 在移除該第二抗蝕掩模之後，蝕刻該背通道部的一部 分。 9. 如申請專利範圍第8項的薄膜電晶體的製造方 法，其中，以無偏壓的方式進行蝕刻該背通道部的一部分 -102- 200921801 的步驟。 ίο.如申請專利範圍第8項的薄膜電晶體的製造方 法，其中，利用Cl2氣體進行蝕刻該背通道部的一部分的 步驟。 11.如申請專利範圍第8項的薄膜電晶體的製造方 法，其中，利用脈衝放電進行鈾刻該背通道部的一部分的 步驟。 1 2 .如申請專利範圍第8項的薄膜電晶體的製造方 法， 其中，該半導體層包含由一微晶半導體層和一非晶半 導體層構成的疊層，和 其中，該非晶半導體層設置在該半導體層與該雜質半 導體層接觸的一側上。 13.如申請專利範圍第8項的薄膜電晶體的製造方 法，其中，在蝕刻該背通道部的一部分的步驟中，蝕刻 Onm至5nm的深度。 1 4 . 一種顯示裝置的製造方法，包含如下步驟： 形成連接至包括在如申請專利範圍第8項的薄膜電晶 體中的源極電極層和汲極電極層的一像素電極層， 其中，該像素電極層由具有透光性的導電性材料形 成。 1 5 . —種薄膜電晶體的製造方法，包含如下步驟： 在一閘極電極層上形成一閘極絕緣層； 在該閘極絕緣層上形成一半導體層； -103 - 200921801 在該半導體層上形成一雜質半導體層； 藉由使用第一抗蝕掩模形成包含該半導體層和該雜質 半導體層的島狀半導體層，該島狀半導體層與該閛極電極 層的至少一部分重疊； 在該閘極絕緣層和該島狀半導體層上形成一導電層； 藉由利用在該導電層上的第二抗蝕掩模蝕刻該導電 層，從而形成源極電極層和汲極電極層； 移除該第二抗蝕掩模； 在移除該第二抗蝕掩模之後，藉由飩刻該島狀半導體 層的該雜質半導體層，使該半導體層的一部分露出，從而 在該薄膜電晶體中形成一背通道部；以及 蝕刻該背通道部的一部分。 1 6 ·如申請專利範圍第1 5項的薄膜電晶體的製造方 法，其中，以無偏壓的方式進行蝕刻該背通道部的一部分 的步驟。 1 7 ·如申請專利範圍第1 5項的薄膜電晶體的製造方 法，其中，利用Cl2氣體進行蝕刻該背通道部的一部分的 步驟。 1 8 .如申請專利範圍第1 5項的薄膜電晶體的製造方 法，其中，利用脈衝放電進行蝕刻該背通道部的一部分的 步驟。 1 9 如申請專利範圍第1 5項的薄膜電晶體的製造方 法’ 其中，該半導體層包含由一微晶半導體層和一非晶半 -104- 200921801 導體層構成的疊層，和 其中’該非晶半導體層設置在該半導體層與該雜質半 導體層接觸的一側上。 20. 如申請專利範圍第1 5項的薄膜電晶體的製造方 法’其中，在蝕刻該背通道部的〜部分的步驟中，蝕刻 Onm至5nm的深度。 21. —種顯示裝置的製造方法，包含如下步驟： 形成連接至包括在如申請專利範圍第1 5項的薄膜電 晶體中的源極電極層和汲極電極層的一·丨象素電極層， 其中，該像素電極層由具有透光性的導電性材料形 成。 22. —種薄膜電晶體的製造方法，包含如下步驟： 在一聞極電極層上形成一閘極絕緣層； 在該聞極絕緣層上形成一半導體層； 在該半導體層上形成一雜質半導體層； 在該雜質半導體層上形成一導電層； 藉由使用具有凹部的第一抗蝕掩模蝕刻該半導體層、 該雜質半導體層以及該導電層的部分來形成與該閘極電極 層的至少一部分重疊的島狀半導體層，其中，該第一抗倉虫 掩模被同時蝕刻，使該凹部到達該導電層，藉此形成第二 抗蝕掩模； 藉由利用在該導電層上的該第二抗蝕掩模蝕刻該導電 層，從而形成源極電極層和汲極電極層； 藉由蝕刻該島狀半導體層的該雜質半導體層，使該半 -105- 200921801 導體層的一部分露出，從而在該薄膜電晶體中形成一背通 道部； 在蝕刻該島狀半導體層的該雜質半導體層之後，移除 該第二抗蝕掩模；以及 在移除該第二抗鈾掩模之後，蝕刻該背通道部的一部 分。 23 _如申請專利範圍第22項的薄膜電晶體的製造方 法，其中，以無偏壓的方式進行蝕刻該背通道部的一部分 的步驟。 24 .如申請專利範圍第22項的薄膜電晶體的製造方 法，其中，利用Cl2氣體進行蝕刻該背通道部的一部分的 步驟。 25. 如申請專利範圍第22項的薄膜電晶體的製造方 法，其中，利用脈衝放電進行蝕刻該背通道部的一部分的 步驟。 26. 如申請專利範圍第22項的薄膜電晶體的製造方 法， 其中，該半導體層包含由一微晶半導體層和一非晶半 導體層構成的疊層，和 其中，該非晶半導體層設置在該半導體層與該雜質半 導體層接觸的一側上。 27. 如申請專利範圍第22項的薄膜電晶體的製造方 法，其中，在蝕刻該背通道部的一部分的步驟中，蝕刻 Onm至5nm的深度。 -106- 200921801 28. —種顯示裝置的製造方法，包含如下步驟： 形成連接至包括在如申請專利範圍第2 2項的薄膜電 晶體中的源極電極層和汲極電極層的象#電極層， 其中’ g亥像素電極層由具有透光性的導電性材料形 成。 29. —種薄膜電晶體的製造方法，包含如下步驟： 在一閘極電極層上形成一聞極絕緣層； 在該聞極絕緣層上形成一半導體層； 在該半導體層上形成一雜質半導體層； 在該雜質半導體層上形成一導電層； 藉由使用具有凹部的第一抗蝕掩模蝕刻該半導體層、 該雜質半導體層以及該導電層的部分來形成與該閘極電極 層的至少一部分重疊的島狀半導體層，其中，該第一抗蝕 掩模被同時蝕刻，使該凹部到達該導電層，藉此形成第二 抗蝕掩模； 藉由使用在該導電層上的該第二抗蝕掩模鈾刻該導電 層，從而形成源極電極層和汲極電極層； 移除該第二抗蝕掩模； 在移除該第二抗蝕掩模之後，藉由蝕刻該島狀半導體 層的該雜質半導體層，使該半導體層的一部分露出，從而 該薄膜電晶體中形成一背通道部； 蝕刻該背通道部的一部分。 3 0 ·如申請專利範圍第2 9項的薄膜電晶體的製造方 法’其中，以無偏壓的方式進行蝕刻該背通道部的一部分 -107- 200921801 的步驟。 3 1 .如申請專利範圍第29項的薄膜電晶體的製造方 法，其中，利用Cl2氣體進行鈾刻該背通道部的一部分的 步驟。 32. 如申請專利範圍第29項的薄膜電晶體的製造方 法，其中，利用脈衝放電進行蝕刻該背通道部的一部分的 步驟。 33. 如申請專利範圍第29項的薄膜電晶體的製造方 法， 其中，該半導體層包含由一微晶半導體層和一非晶半 導體層構成的疊層，和 其中，該非晶半導體層設置在該半導體層與該雜質半 導體層接觸的一側上。 34. 如申請專利範圍第29項的薄膜電晶體的製造方 法，其中，在蝕刻該背通道部的一部分的步驟中，蝕刻 Onm至5nm的深度。 3 5 . —種顯示裝置的製造方法，包含如下步驟： 形成連接至包括在如申請專利範圍第29項的薄膜電 晶體中的源極電極層和汲極電極層的一像素電極層， 其中，該像素電極層由具有透光性的導電性材料形 成。 -108-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142570B2 (en) 2009-07-31 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452204B1 (ko) * 2007-11-05 2014-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치
US8227278B2 (en) * 2008-09-05 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor and display device
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8712627B2 (en) * 2009-09-09 2014-04-29 GM Global Technology Operations LLC Biodiesel data collection system
KR101470811B1 (ko) * 2009-09-16 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY158956A (en) * 2009-10-16 2016-11-30 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101840622B1 (ko) 2009-12-21 2018-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
WO2012002104A1 (en) * 2010-06-30 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101682078B1 (ko) 2010-07-30 2016-12-05 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
JP5767073B2 (ja) 2010-10-15 2015-08-19 株式会社半導体エネルギー研究所 エッチング方法及び半導体装置の作製方法
JP2012222261A (ja) * 2011-04-13 2012-11-12 Mitsubishi Electric Corp トランジスタ、その製造方法および表示装置
CN102646714A (zh) * 2011-05-16 2012-08-22 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
CN103412444B (zh) * 2013-07-23 2015-08-26 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示面板
WO2015053010A1 (ja) * 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
CN104635388B (zh) * 2013-11-08 2018-04-03 群创光电股份有限公司 显示面板及包含该显示面板的显示装置
KR102295477B1 (ko) 2014-02-17 2021-08-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판
DE112015002491T5 (de) * 2014-05-27 2017-03-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
KR102378211B1 (ko) * 2015-06-23 2022-03-25 삼성디스플레이 주식회사 마스크 및 이를 이용한 표시장치의 제조방법
CN108231869B (zh) * 2018-01-02 2021-04-30 京东方科技集团股份有限公司 晶体管、显示基板、显示装置及其制造方法
US10141254B1 (en) 2018-05-14 2018-11-27 Ford Global Technologies, Llc Direct bonded copper power module with elevated common source inductance
CN111508820B (zh) * 2020-03-25 2021-07-16 长江存储科技有限责任公司 清洗方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS6098880A (ja) 1983-10-31 1985-06-01 Tdk Corp 回転駆動装置
JPS6098680A (ja) 1983-11-04 1985-06-01 Seiko Instr & Electronics Ltd 電界効果型薄膜トランジスタ
JPS6187371A (ja) 1984-10-05 1986-05-02 Hitachi Ltd 薄膜半導体装置
FR2590409B1 (fr) * 1985-11-15 1987-12-11 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04308818A (ja) * 1991-04-08 1992-10-30 Toshiba Corp 薄膜トランジスタアレイ基板の製造方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP2924441B2 (ja) 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法
JPH0888397A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
JP3238020B2 (ja) * 1994-09-16 2001-12-10 株式会社東芝 アクティブマトリクス表示装置の製造方法
JP3082679B2 (ja) 1996-08-29 2000-08-28 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
KR100495808B1 (ko) * 1998-09-03 2005-09-02 삼성전자주식회사 박막 트랜지스터의 제조 방법
KR100612984B1 (ko) 1998-01-30 2006-10-31 삼성전자주식회사 박막 트랜지스터의 제조 방법
US6372535B1 (en) 1998-02-02 2002-04-16 Samsung Electronics Co., Ltd. Manufacturing method of a thin film transistor
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP3431128B2 (ja) * 1998-08-05 2003-07-28 シャープ株式会社 半導体装置の製造方法
JP3538088B2 (ja) * 1999-10-25 2004-06-14 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタおよびその製造方法
JP2001339072A (ja) * 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
JP3425925B2 (ja) * 2000-03-28 2003-07-14 鹿児島日本電気株式会社 薄膜トランジスタの製造方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP2002246605A (ja) 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 液晶表示用薄膜トランジスタの製造方法
JP2002299627A (ja) * 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法及びそれを用いた液晶表示装置
JP2002341373A (ja) * 2001-05-17 2002-11-27 Matsushita Electric Ind Co Ltd アクティブマトリクス基板
JP4920140B2 (ja) * 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
US6486010B1 (en) * 2002-03-14 2002-11-26 Chi Mei Optoelectronics Corp. Method for manufacturing thin film transistor panel
JP4004835B2 (ja) * 2002-04-02 2007-11-07 株式会社アドバンスト・ディスプレイ 薄膜トランジスタアレイ基板の製造方法
JP2004119597A (ja) * 2002-09-25 2004-04-15 Seiko Epson Corp プラズマエッチングの終点検出方法及び装置、プラズマエッチング方法及び装置、並びに電気光学基板の製造方法、電気光学装置、電子機器
TW564564B (en) * 2002-10-03 2003-12-01 Au Optronics Corp Pixel structure and fabricating method thereof
TWI232991B (en) 2002-11-15 2005-05-21 Nec Lcd Technologies Ltd Method for manufacturing an LCD device
JP4651929B2 (ja) * 2002-11-15 2011-03-16 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
GB0230129D0 (en) * 2002-12-24 2003-01-29 Koninkl Philips Electronics Nv Method of fabricating a device
TW577176B (en) 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
KR100602062B1 (ko) * 2003-04-03 2006-07-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
US7220611B2 (en) * 2003-10-14 2007-05-22 Lg.Philips Lcd Co., Ltd. Liquid crystal display panel and fabricating method thereof
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR101007686B1 (ko) * 2003-12-11 2011-01-13 엘지디스플레이 주식회사 액정표시패널의 제조방법
US7205171B2 (en) * 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
CN100392825C (zh) * 2005-05-18 2008-06-04 联华电子股份有限公司 一种去除晶片表面上蚀刻残留物的方法
JP4577114B2 (ja) 2005-06-23 2010-11-10 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
JP2007035964A (ja) 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP5100997B2 (ja) * 2005-10-18 2012-12-19 三菱電機株式会社 薄膜トランジスタ基板の製造方法
JP2008021722A (ja) 2006-07-11 2008-01-31 Mitsubishi Electric Corp Ｔｆｔの製造方法及びその製造装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142570B2 (en) 2009-07-31 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9515192B2 (en) 2009-07-31 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10079306B2 (en) 2009-07-31 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10680111B2 (en) 2009-07-31 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
US11106101B2 (en) 2009-07-31 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Display device
US11947228B2 (en) 2009-07-31 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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