TW200913233A - Non-volatile memory devices including stacked NAND-type resistive memory cell strings and methods of fabricating the same - Google Patents

Non-volatile memory devices including stacked NAND-type resistive memory cell strings and methods of fabricating the same Download PDF

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Description

200913233 九、發明說明： ，， 【發明所屬之技術領域】 且更特定言之 係關 本發明係關於半導體記憶體裝置， 於非揮發記憶體裝置及其製造方法。 【先前技術】 ‘ 半導體記憶體裝置可分類為揮發記憶體裝置及非 . 憶、體裝置。非揮發記憶體裝置可甚至在切斷電力時保持館 存於其中之資料。因此，非揮發記憶體裝置可用於電腦、 f': 行動電信系統、記憶卡等中。 快閃記憶體為一種此非揮發記憶體裝置。具有堆疊閘極 結構之記憶體單元可用於快閃記憶體裝置中。堆疊閘極姓 構可包含-穿隨氧化物層，一浮閉、一閑極間介電層及一。 控制閘電極，其順序地堆疊於一通道區域上。為了增加快 閃°己隐體單兀之可靠性及/或程式效率，彳改良穿隨氧化 物層之薄膜品質，及/或可增加單元之耦合比。 亦已開發阻抗性s己憶體裝置。阻抗性記憶體裝置可包含 〇 磁性隨機存取記憶體（祖倾）裂4、相冑記憶體裂置’及/ 或阻抗性隨機存取記憶體（RRAM)裝置。阻抗性記憶體裝 . 4之—單位單元可包含-具有兩個電極及介人於其間之可 •變電阻層的資料儲存元件。當阻抗性記憶體裝置為MRAM 裝置時，可變電阻層可包含-釘紮層(pinned layer)、穿隧 絕緣層（tunnelmg insulating layer)及自由層，其可順序地 堆疊，且該穿隧絕緣層及該自由層可包含一鐵磁性層。當 阻抗性記憶體裝置為相變記憶體裝置時，該可變電阻層可 133246.doc 200913233 包含一相變材料層，諸如，硫族化物層。當阻抗性記憶體 裝置為RRAM裝置時’可變電阻層可為氧化镨釣錳 ((Pr，Ca)Mn03)層（"PCMO層”）。可變電阻層（亦即，資料儲 存材料層）可視施加於電極之間的電信號（電壓或電流）之極 性及/或里值而具有苐一電阻或南於第一電阻之第二電 阻。 舉例而言’在名為”非揮發半導體記憶體裝置（N〇n_
Volatile Semiconductor Memory Device)"之韓國特許公開 專利公開案第10-2004-79328號中揭示RRAM裝置。根據韓 國特許公開專利公開案，複數個反及式單元單位可並聯連 接至一位元線，且反及式單元單位中之每一者可包含彼此 串聯連接之複數個可變阻抗性裝置及彼此串聯連接的複數 個開關MOS電晶體。開關MOS電晶體中之每一者可並聯連 接至可變阻抗性裝置中之一者。開關刪電晶體可一維地 安置於半導體基板上，且可變阻抗性裝置 晶體上。因此，制反及式單元單位之習純編裝^ 之裝置整合的改良可能受限制。 作為另一實例，在名為·，半導體裝置（Semic〇nd此… Device)”之曰本特許公開專利公開案第2〇〇5_26〇〇14中揭示 相變記Μ裝置。根據該日本特許公料利公㈣，—對 相變記憶體單元可堆疊於一半導體基板上，且位元線可介 入於該對相變記憶體單元之間0介ρ 间亦即，該對堆疊相變記憶 體單元可共用—介人於其間之位元m，日本特許^ 開專利公開案揭示-種反或式相變記憶體裝置。 133246.doc 200913233 【發明内容】 根據本發明之一些實施例’ 一種反及式阻抗性記憶體單 元串包含一位元線，及連接至該位元線之複數個串聯連接 之阻抗性記憶體單元。該複數個阻抗性記憶體單元可包含 一第一節點、一第二節點及一第三節點，一連接於該第一 ' 節點與該第二節點之間的加熱器元件、一連接於該第二節 點與該第三節點之間的可變電阻器，及一具有連接至該第 一節點之第一端子及連接至該第三節點之第二端子的開關 〇 裝置。 根據本發明之其他實施例，一反及式阻抗性記憶體單元 串包含：一基板；該基板上之一絕緣層；複數個串聯連接 之阻抗性記憶體單元，其堆疊於該絕緣層中，使得該複數 個阻抗性3己憶體單元中之一第一者在該基板上且該複數個 阻杬性記憶體單元中之下一者在該複數個阻抗性記憶體單 7G中的該第一者上；及一位元線，其在該絕緣層上且電連 接至該複數個阻抗性記憶體單元中之一最後一者。 根據本發明之其他實施例，—種製造一反及式阻抗性記 憶體單7L之方法包含在一基板上形成一絕緣層。複數個串 务連接之阻抗性s己憶體單元堆疊形成於該絕緣層中，使得 - ㈣數個阻抗性記憶體單元巾之H在該基板上且該 複㈣阻抗性記憶體單元中的下一者在該複數個阻抗性記 隐體單凡中之該第一者上。一位元線形成於該絕緣層上且 電連接至該複數個阻抗性記憶體單元中之一最後一者。 【實施方式】 133246.doc 200913233 字於下文中參看展示本發明之實施例的隨附圖式更全 也描述本發明。然而，本發明可以許多不同形式具體化 且不應解釋為限於本文中所闡述之實施例。相反，提供此 等實施例以使得本揭示案將為詳盡且完整的，並將本發明 之範可凡王傳達給熟習此項技術者。在該等圖式中，出於 清晰之目的而誇示層及區域之厚度。相似數字貫穿全文指 代相似元件。 應理解，當一元件或層被稱為位於另一元件或層”上”、 "連接至"或•，耦合至"另—开杜+ a 〇士 ^ — 主另兀件或層時，其可直接位於該另 -元件或層上、連接或耦合至該另一元件 在介入元件或層。相反，當一元件被稱為,,直接在戈另了= 件或層上”、"直接連接至另一元件或層”或"直接耦合至另 -凡件或層”時，不存在介入元件或層。如本文中所使 用，術語”及/或”包含相關聯之所列項中之一或多者的任心 及所有組合。 可
U 應理解’儘管術語”第—””第二"、"第三"等在本 可用以描述各種元件、組件、區域、層及/或部分，但I 等元件、組件、區4、層及，或部分不應受此等術語限 制。此等術語僅用以區分一元件、組件、區域、層或部^ 與另一區域、層或部分。因此，在不脫離本發明之教示、 情況下，下文中所論述之第一元件、組件、區域、層 分可稱作第二元件、組件、區域、層或部分。 s邻 可為易於描述而在本文中使用空間相關術評 之下”、”在…下方"、”底部"、"下部”、 ^ 〇在’.· 上万”、"了百 133246.doc 10 200913233 部"、，，上部"等等）來描述一元件或特徵與如圖式中所說明 之另一（些）元件或特徵的關係。應理解，該等空間相關術 語意欲涵蓋裝置在使用中或操作中除圖式中描缘之方位之 外的不同方位。舉例而言，若將圖式中之裝置翻轉’則描 述為在其他元件或㈣"下方"或"之下，，之元件#著將定向 於其他元件或特徵，，上方”。因此，例示性術語"在…下方" 可涵蓋上方及下方兩個方位。可以其他方式（旋轉9〇度或 以其他方位）定向該裝置且可相應地解譯本文中所使用的 空間相關描述符。又’如本文中所使用，"橫向，，指代大體 上正交於垂直方向之方向。 本文中所使用之術語僅用於描述特定實施例之目的，且 不欲限制本發明。如本文中所使用，單數形式"一"及"該” 意欲亦包含複數形式’除非上下文另外清楚指示。應進二 步理解，當用於本說明主 , 田⑺％不況月書中時，術語"包括丨丨指定所述特 徵、整體、步驟 '操作、元件及/或組件之存在，但並不 排除存在或添加一或多個其他特徵 '整體、步驟、操作、 元件、組件及/或其群。 參看為本發明之理想化實施例（及中間結構）之示意性圖 解的橫截面圖解在本文中描述本發明之實例實施例。因 而’由於（例如）製造技術及/或容限’預期該等圖解的形狀 有所變化。因此’不應將本發明之實施例解釋為限於本文 中所說明之區域的特定形狀，而應解釋為包含（例如）由製 造引起的形狀偏差。舉例而言，一說明為矩形之植入區域 通常將在其邊緣處具有圓形或彎曲特徵及/或植入濃度梯 133246.doc 11 200913233 度，而非自植入區域至未植入區域之二元改變。同樣，一 藉由植入所形成之内埋區域可在内埋區域與發生植入所: 過之表面之間的區域中產生一定程度的植入。因此，圖式 中所說明之區域本質上為示意性的且其形狀不欲說明裝置 之區域的實際形狀且不欲限制本發明之範疇。 ,除非另外定義，否則本文中所使用的所有術語（包含技 術及科學術語）具有與一般熟習本發明所屬之技術者通常 s解之意義相同的意義。因此，此等術語可包含此次之後 所建立之等效術語。應進一步理解，諸如常用字典中所定 義之術語的術語應被解譯為具有與其在本說明書中及在相 關技術之情形下之音美一立& 月'rI心我致的忍義，且不應在理想化或過 度正式之意義上被解譯，除非本文中明確如此定義。 圖1。為說明根據本發明之一些實施例之阻抗性記憶體裝 置的單元陣列區塊之一部分的等效電路圖。 /看圖1 &供苐一反及式阻抗性記憶體單元串STR J及 第二反及式阻抗性記憶體單元串STR2。第一反及式阻抗 性記憶體單元串STRU第二反及式阻抗性記憶體單元串 =R2共用一位元線BL。亦即，第一反及式阻抗性記憶體 單元串STR1及第二反及式阻抗性記憶體單元串並聯 連接。如圖1中所說明’第-反及式阻抗性記憶體單元串 STR1具有與第二反及式阻抗性記憶體單元串STR2相同之 、、且匕、因此，下文將描述第一反及式阻抗性記憶體單元串 STR1及第一反及式阻抗性記憶體單元串中之僅一 者，例如，僅第一反及式阻抗性記憶體單元串stri。 133246.doc 200913233 第一反及式阻抗性記憶體單元串STR1包含串聯連接於 位元線BL與主開關裝置sw〇之間的複數個阻抗性記憶體單 元。如圖1中所展示，第一反及式阻抗性記憶體單元串 STR1包含串聯連接之第一至第三阻抗性記憶體單元卜 CL2及CL3。然而，包括反及式阻抗性記憶體單元串之阻
抗性記憶體單元之數目不限於三。舉例而言，在一些實施 例t，反及式阻抗性記憶體單元串可包含兩個、四個或更 多串聯連接之阻抗性記憶體單元。在一些實施例中，阻抗 性記憶體單元CL1、CL2&CL3可為相變記憶體單元。2 即，第一、第二及第三阻抗性記憶體單元(：]^1、 可分別為第一、第二及第三相變記憶體單元。 主開關裝置SW0可為包含閘電極、源極及沒極之_8電 晶體。在此情況下’主開關裝置swo之源極可經由共同源 極線CSL接地，且主開關裝置s之汲極電連接至第一相 變記憶體單元CL1。又’主開關裝置Sw〇之閘電極可充當 第一反及式阻抗性記憶體單元串STR1之主字線。 第-相變記憶體單元CL1包含第一節點m、第二節點n 及第三節點N3,連接於第一節,謂與第二節點n2之間^ 第一加熱器或加熱器元細’具有分別連接至第二節絮 N2及弟二郎點N3之兩個末端的笛 _ m 不挪的第一可變電阻器R1，及具 有分別連接至第一節點N1與第二 乐一即點N3之第一端子與第 二端子的第一開關裝置SWi。亦 疋即，第一加熱器H〗及第一 可變電阻器R1彼此串聯連接， W埂接且第一開關裝置SW1並聯連 接至包含第—加劫*哭1 β货 ，、… 及第—可變電阻器R1之第一資料 133246.doc -13- 200913233 儲存元件。第一開關裝置SW1可為具有源極 極之蘭電晶體。在此情況下，第-開關裝置二= 及汲極分別連接至第一節點N1及第三節點N3，且第一開 關裝置SW1之閘電極充當第一字線WL1。又，第一相變圮 憶體單元CL1之第一節點N1連接至主開關裝置swo之沒 極。 〇 ϋ 第二相變記憶體單ML2亦具有如第—相變記憶體單元 cu之類似組態。亦即’第二相變記憶體單元cl2包含第 -節點N1、帛二節隨及第三節點N3，連接於第一節點 N1與第三節點N2之間的第二加熱器H2，連接於第二節點 N 2與第1節點N 3之間的第二可變電阻器r 2，及具有分別 連接至第一節點別及第三節點N3之第一端子與第二2子 的第二開關裝置SW2。第二開關裝置請2亦可為具有源 極、汲極及閘電極之M〇s電晶體。第二開關裝置請2之源 極及汲極分別連接至第二相變記憶體單元CL2之第一節點 N1:第三節點N3，且第二開關裝置sw2之閘電極充當第 二字線WL2。又，第二相變記憶體單元⑴之第_節^ 連接至第—相變記憶體單元CL1之第三節點N3。 第三相變記憶體單元CL3亦具有與第一相變記憶體單元 ⑴相同的組態。#即，第三相變記憶體單元⑴包含第 -節點m、第二節點奶及第三節點m，連接於第—節點 Ni與第，節請之間的第三加熱器m，連接於第二節點 N2與第二節點N3之間的第三可變電阻㈣，及具有 連接至第―節謂及第三節謂之第-端子與第二端子 133246.doc -14- 200913233 的第三開關裝置SW3。第三開關裝置撕亦可為具有源 極、汲極及閘電極之M0S電晶體。第三開關裝置sw3之源 極及汲極分別連接至第三相變記憶體單元CL3之第一節點 N1及第三節點N3，且第三開關裝置8臂3之閘電極充當第 三字線WL3。此外，第三相變記憶體單元CL3之第一節點 N1及第三節點N3分別連接至第二相變記憶體單元CL2之第 三節點N3及位元線BL。第一至第三可變電阻器幻至们可 為相變材料層。 下文將描述第一反及式阻抗性記憶體單元串STR1及第 一反及式阻抗性3己憶體早元串STR2之操作。"第一串"表干 第一反及式阻抗性記憶體單元串STIU，且”第二串”表示第 二反及式阻抗性記憶體單元串STR2。又，”第一單元”、”第 一單元及第二單元"分別表示第一、第二及第三阻抗性 記憶體單元CL1、CL2及CL3。 首先’將描述選擇性地程式化包括圖1中所說明之第一 串ST1及第二串ST2之複數個單元CL1、CL2及CL3中的一 者之方法。該程式化方法包含：選擇第一串ST1及第二串 ST2中之一者；選擇包括所選擇串之複數個單元CL1、CL2 及CL3中的一者；及將一程式信號施加至所選擇單元。舉 例而言，所選擇單元可為第一至第三單元CL1至CL3當中 包括第一串STR1的第二單元CL2。在此情況下，程式化方 法可包含：選擇第一串STR1 ;選擇第一串STR1之第二單 元CL2 ;及將一程式信號施加至所選擇之第二單元CL2。 第一串STR1可藉由接通主開關裝置SW0來選擇，且第一 133246.doc -15- 200913233 串STR1之第一單元CL2可藉由切斷包括第一串stri之第 二開關裝置SW2來選擇。在選擇第一串8丁^之第二單元 CL2時，第二串STR2可藉由切斷第二串str2之主開關裝 置請〇而保持未選擇，且第_WTR1之第一單元⑴及第 二早兀CL3可藉由接通包括第一串STR1之第一開關裝置 8紹及第三開關裝置則來保持未選擇。此外，可藉由施 加一程式電流ιΡ至連接至所選擇串（亦即，第一串31111)的 位元線BL來施加程式信號。 Ο 在程式模式中’如圖i中所說明，程式電流1?經由第三 開關裝置SW3、第二可變電阻器以、第二加熱器㈤、第一 開關裝置SW1及主開關裝置Sw〇流動至接地端子，其界定 第串STR1 ,亦即，程式電流^僅經由第一串之第 一至第三單元CL1至CL3當中的所選擇之第二單元⑴之第 二可變電阻HR2及第二加熱器H2而流動至接地端子。因 此，第二加熱器H2在程式電流Ip流動時產生焦耳熱，且焦 耳熱可使所選擇之第二可變電阻器R2改變為具有一第一電 阻或高於該第一電阻之第二電阻。 下文將描述選擇性地讀取儲存於圖（中所說明之第一串 STR1之第二單元CL2中的資料之方法。該讀取方法可包 含：選擇第一串STR1 ;選擇第-串STR1之第二單元 CL2;及將-讀取信號施加至所選擇之第二單元⑴。 第一串STR1及第-串STR1之第二單元⑴可使用程式 模式中所·述之相同方法. 凌求選擇。又，可藉由施加一讀取 «至連接至所選擇串（亦即，第—串str⑽位元_來 133246.doc -16. 200913233 提供讀取信號。 當將讀取電壓施加至所選擇之位元線扯時，誘發至所 選擇之位元線BL的電壓(或流動穿過所選擇之位元線此的 電流）可視所選擇單元之可變電阻器（亦即，第一串之 第二單元CL2之第二可變電阻器R2)的電阻而定。因此，感 應放大器(未圖示)感應誘發至所選擇之位元線BL的電壓 (或流動穿過所選擇之位元線虹的電流）。且可讀取儲存於 所選擇單元中的資料。
Ο 在上文所描述之讀取模式期間，流動穿過所選擇單元之 可變電阻器及加熱器的讀取電流應小於程式電流卜以防止 所選擇單元被程式化。 圖2為說明根據本發明之其他實施例之阻抗性記憶體裝 置的單元陣列區塊之一部分的等效電路圖。 參看圖2，提供一第一反及式阻抗性記憶體單元串stri, 及第二反及式阻抗性記憶體單元串STR2,，且第一反及式 阻抗性記憶料S串STR1’及帛H式阻抗性記憶體單 兀串STR2’共用如參看圖i所描述之實施例中的一位元線 B L 亦即，第一反及式阻抗性記憶體單元串§ tr 1，與第二 反及式阻抗性記憶體單元串STR2,連接。如圖2中所說明， 第一反及式阻抗性記憶體單元串STR1，具有與第二反及式 阻抗性記憶體單元串STR2’相同之組態。第—反及式阻抗 性記憶體單元串STR1，及第二反及式阻抗性記憶體單元串 STR2'中之每一者具有與參看圖1所描述之第一反及式阻抗 性記憶體單元串STR1或第二反及式阻抗性記憶體單元串 133246.doc •17· 200913233 STR2類似的組態。亦即，笛 r; τι V, J '第一反及式阻抗性記憶體單元 串STR11及第二反及式阻抗性記憶體單元串str2,中之每一 者包含複數個阻抗性記憶體單元CL1,、CL2，及cl3，以及一 主開關裝置S W0'，其串聯連接至位元線BL,。 在圖2之實施例中，阻抗性記憶體單元CL1，、CL2,及 - CL3'不同於圖1之彼等單元。亦即，根據本實施例之第一 阻抗性記憶體單元CL1，包含第一可變電阻器R1，及第一開 關裝置SW1'，其如圖2中所說明而彼此並聯連接。第二阻 〇 抗性記憶體單元CL2’及第三阻抗性記憶體單元(：]13,具有與 第一阻抗性記憶體單元CL1，相同的組態。換言之，第二阻 抗性s己憶體單元CL2’亦包含彼此並聯連接之第二可變電阻 器R2’及第二開關裝置S W2,，且第三阻抗性記憶體單元 CL3包含亦彼此並聯連接之第三可變電阻器，及第三開 關裝置SW3'。 在圖2之實施例中’阻抗性記憶體單元CL1，、CL2,及 CL3'可為阻抗性隨機存取記憶體（RrAM)單元或磁性隨機 Ο 存取記憶體（MRAM)單元。亦即，第一阻抗性記憶體單元 CL1'、第二阻抗性記憶體單元CL2i及第三阻抗性記憶體單 元CL3’可分別為第一、第二及第三rram單元或第一、第 二及第三MRAM單元。 第一反及式阻抗性記憶體單元串STR1，及第二反及式阻 抗性記憶體單元串STR2,可使用與圖1中所描述之彼等相同 的程式及讀取方法來驅動。在圖2之實施例中，在阻抗性 記憶體單元CL1，、CL2'及CL3,為MRAM單元的情況下， 133246.doc -18- 200913233 MRAM單元可能不包含數位線。因此，根據本例示性實施 例之反及式MRAM單元串2MRAM單元可使用旋轉注入 (spin injection)機制來程式化，例如，如在美國專利第 7,164,598號中所揭示。 圖3為具有如圖1中所展示之等效電路圖之反及式阻抗性 S己憶體早元串的橫截面圖。 參看圖3，隔離層3提供於半導體基板丨之預定區域中以 界定有效區域3a。主源極區域9s及主汲極區域^安置於有 效區域3a中，且主閘電極7a安置於主源極％與主汲極^之 間的通道區域上。主閘電極乃藉由閘極絕緣層5而與通道 區域絕緣。主閘電極7a可延伸以橫穿（亦即，大體上垂直 於）有效區域3a，且可充當主字線（對應於圖12WL〇)。另 一主閘電極7b可鄰近於主源極％安置於有效區域“之上。 亦即，主源極9s可安置於主閘電極、與几之間的有效區域 中。主閘電極7a、主源極9s及主汲極9(1界定主開關裝置（對 應於圖1之SW0)。 下部絕緣層11开》成於主開關裝置9S、9d及7a以及隔離層 3上。共同源極線13 s及沒極概墊13 d可提供於下部絕緣層 11中。共同源極線13s可並聯安置至主字線7a。共同源極 線13s及汲極襯墊13d經由源極接觸孔！ ls及汲極接觸孔】ld 電連接至主源極9s及主沒極9d ’源極接觸孔ns&汲極接 觸孔11 d分別穿過下部絕緣層11。 第一絕緣層15安置於共同源極線丨3 s、汲極襯墊丨3 d及下 部絕緣層1 1上，且第一開關裝置SW1安置於第一絕緣層1 5 133246.doc -19- 200913233 中。第開關裝置SW1包含延伸穿過第一絕緣層i 5之第一 主體圖案17b及環繞第一主體圖案17b之第一閘電極23。第 -主體圖案17b包含第—源極m、第—通道17^及第一沒 極17d，其按順序垂直地堆疊。第-閘電極23在第-通道 17c之側壁上，且第一通道17c電連接至汲極襯墊i3d。因 - 此，第一開關裝置咖可為垂直類型MOS電晶體。第一間 t極23平行於主字線7a延伸且充#第__字線（圖a·)。 第一下部電極27(對應於⑸之第一加熱器H1)鄰近於第 〇 ，裝置則安置於第-絕緣層15中。第一下部電極27 電連接至汲極襯墊13d。第一相變材料圖案29(對應於^ 之第一可變電阻器R1)形成於第一下部電極27之上表面及 第一汲極17d之上表面上，且第一上部電極31堆疊於第一 相變材料圖案29上。第-下部電極27、第一相變材料圖案 29及第一上部電極3丨界定第一資料儲存元件。第一相變材 料圖案29大體展J見一初始結晶狀態，但經組態以回應於施 、 加至其之熱而轉譯成非晶狀態。第一開關裝置SW1及第一 J 資料儲存元件27、29及31界定第一阻抗性記憶體單元（對 應於圖1之CL 1)’亦即，第一相變記憶體單元。 第二絕緣層33提供於第一上部電極31及第一絕緣層15 上。具有與第一開關裝置SW1相同之組態的第二開關裝置 SW2安置於第二絕緣層33中。亦即’第二開關裝置請2包 含延伸穿過待與第一上部電極31接觸之第二絕緣層33的第 二主體圖案35b及在第二主體圖案35b之側壁上的第二閘電 極37。第二主體圖案35b包含第二源極35s、第二通道35〇 133246.doc -20- 200913233 = r35d’其順序地堆疊。第二閉電極37可平行於 第一閉電極23延伸且充當第二字線（對應於圖RWL2)。、 第^料儲存元件經安置為鄰近於第二開關裝置㈣。 態。亦即，第二資料儲存元件可包：存：件相同的組 峨應於圖！之第二加熱請伸穿電極 币—相變材料圖案4 j (對 應於圖1之第二可變電阻器R2)，其 _ 长第—下部電極39及第 一汲極35d上；及第二上部電極43 安地 〆、在第一相變材料圖 第二相變材料圖案41亦具有初始結晶狀態。第二 開關裝置SW2及第：諸儲存元件39、Μ·界定第 =記憶體單元動於圖W亦即，第：相變;:憶 體早7L。 第三絕緣層45提供於第二上部電極似第二絕緣層33 s上二Γ第一開關裝置請1相同之組態的第三開關裝置 p安置於第三絕緣層45中。亦即，第三開關裝置撕包 3 k伸穿過待與第_上部電極43接觸之第三絕緣層μ的第 三主體圊案47b及在第三主體圖案m之側壁上的第三閑電 極49第—主體圖案4几包含第三源極4乃、第三通道A?。 及第三Wd’其順序地堆疊。第三問電極49可平行於 第一字線23延伸且可充當第三字線（對應於®]之㈣ 第一貝料儲存兀件經安置為鄰近於第三開關裝置。 第三資料儲存元件可具有與第—資料儲存元件相同的組 態。亦即，第三資粗紗十_ 料儲存7G件可包含：第三下部電極 133246.doc 200913233 5U對m於圖i之第三加熱㈣3)，其延伸穿過第三絕緣層 45以電連接至第二上部電極43 ;第三相變材料圖案叫對 應於圖1之第三阻抗性材料R3)，其在第三下部電極η及第 三沒極47d上；及第三上部電極55，其在第三相變材料圖 案53上。第三相變材料圖案53亦具有初始結晶狀態。第三 開關裝置SW3及第三資㈣存元件51、53及55界定第三阻 抗性記憶體單元（對應於圖kCL3)，_，第三相變 體單元。
上部絕緣層57安置於第三上部電極55及第三絕緣層Μ 上，且位元線61(對應於圖1之81〇安置於上部絕緣層π 上。位元線61可經由延伸穿過上部絕緣層57之位元線接觸 插塞59而電連接至第三上部電極〜位元線61可經安置以 橫穿主字線7a。 因此’根據圖3之實施例之反及式阻抗性記憶體單元串 包含：主開關裝置，其形成於半導體基上；複數個阻 抗性記憶體單元，其順序_疊於主_裝置上，使得該 複數個阻抗性記憶體單元中之__第__者之上部電極在下部 電極及該複數個阻抗性記憶體單&令的了一者之主體圖案 上及位元線，其電連接至該複數個阻抗性記憶體單元中 :最後-者。主開關裝置電連接至該複數個阻抗性記憶體 單元中之第-者，且複數個堆疊之阻抗性記憶體單元彼此 串聯連接。 圖3中所說明之第一至第三阻抗性記憶體單元中之一者 可使用上文參看圖1所描述之相同方法經選擇性地程式化 133246.doc •22- 200913233 或5賣取。因此，根撼圍q —虫 簞 圖實施例之反及式阻抗性記憶體 早：串的刼作將不被進一步描述。 產阻抗性記憶體單元選擇性地程式化時，焦耳熱 :第—相變材料圖案29與第—下部電極27之間的界面 處’使得第-相變材料圖案29(亦即，鄰近於第—下部電 極27之上表面的第一相變區域29幻可至少部分地 :曰狀態或非晶狀態，，視圖案29在結晶狀態中還是;;
曰曰：態中而定’第-相變材料圖案29可在第一電阻或高於 第電阻之第一電阻之間轉變。類似地，當對第二阻抗性 。己L體早兀選擇性地程式化時’第二相變材料圖案“(亦 即，鄰近於第二下部電極39之上表面的第二相變區域叫 σ )刀地改變成結晶狀態或非晶狀態，且當對第三阻 抗性記憶體單元選擇性地程式化時，第三相變材料圖案 53(亦即s鄰近於第二丁立 、 弟—下。卩電極5丨之上表面的第三相變區 域53ν)可至少部分地改變成結晶狀態或非晶狀態。 圖4為具有如圖1中所展示之等效電路圖之另一反及式阻 抗性記憶體單元串的橫截面圖。圖4之實施例在資料儲存 元件之類型方面不同於圖3之實施例。 參看圖4,將處於與圖3中所說明之組態相同之組態中的 主開關裝置7a、9s及9d，下部絕緣層u、汲極襯墊⑶及 共同源極線13s提供於半導體基板丨上。第一絕緣層15安置 於下部絕緣層11、汲極襯墊13d及共同源極線13s上，且處 於與圖3中所說明之組態相同的組態中之第一開關裝置 SW1女置於第一絕緣層15中。没極襯塾由穿過第一絕 133246.doc -23- 200913233 b之第—孔⑻暴露’且第—下部電極⑻（對應於圖1 之一加熱器H1)安置於第一孔101中。可使第一下部電極 二3:入以具有低於第一絕緣層15之上表面的上表面。第 -下部電極103之第-孔⑻可以第—相變材料圖案1〇7(對 f於圖1之第—可變電阻㈣）來填充。另外，第-絕緣間 隔物105可介入於第一相變材料圖案ι〇7之側壁與第一絕緣 層之間亦即，在gj 4之實施例中，第—相變材料圖案 1〇7可與第一下部電極103自對準。換言之，第一相變材料 圖案1〇7可具有由第—孔⑻之側壁上之間隔物⑽所界定 :形狀。第-上部電極109形成於第-相變材料圖案107及 弟-汲極17d上。第一下部電極1〇3、第—相變材料圖案 1〇7及第-上部電極109界定第一資料儲存元件。第一開關 裝置swi及第-資料儲存元件1〇3、⑻及⑽界定第一阻 抗性記憶體單元（對應於圖亦即，第一相變記憶 體單元。 ~ 如圖4中所說明，第一上部電極1〇9可與第一汲極〗之 上表面接觸。因此，如與圖3之實施例相比，可相當大地 減小第一上部電極1〇9與第一開關裝置SW1之間的寄生電 阻。詳言之，儘管在圖3之例示性實施例中存在第一相變 材料圖案29在第-上部電極31與第一開關裝置剛之間延 伸，但在圖4之實施例中，無此阻抗性材料層在第一上部 電極109與第一開關裝置swi之間延伸。 第二絕緣層111安置於第一絕緣層15及第一上部電極 上。具有與圖3中說說明之組態相同的組態之第二開關裝 133246.doc •24- 200913233 置SW2安置於第二絕緣層丨丨丨中Q又，具有與第一資料儲 存元件103、107及109相同之組態的第二資料儲存元件安 置於第二絕緣層111中。亦即，第二資料儲存元件可包 含：第二下部電極115(對應於圖丨之第二加熱器H2)，其穿 過第一絕緣層1 1 1且電連接至第一上部電極i 〇9 ;第二相變 材料圖案119(對應於圖1之第二可變材料尺8)，其在第二下 口P電極115上，及第二上部電極121，丨在第二相變材料圖 案119及第二汲極35(1上。第二絕緣間隔物117可介入於第 二相變材料圖案119之側壁與第二絕緣層ln之間。如圖4 中所說明，第二上部電極121可直接與第二上部汲極35d之 上表面接觸。第二開關裝置SW2及第二資料儲存元件 、119及121界定第二阻抗性記憶體單元（對應於圖1之 CL2) ’亦即，第二相變記憶體單元。 第三絕緣層123安置於第二絕緣層i丨丨及第二上部電極 121上，且具有與圖3中所說明之組態相同的組態之第三開 關裝置SW3安置於第三絕緣層⑵中。又，具有與第一資 料儲存疋件103、1〇7及1〇9相同之組態的第三資料儲存元 件安置於第三絕緣層123中。亦即，第三資料儲存元件可 ^ S第一下部電極127(對應於圖1之第三加熱器H3)，其 穿過第三絕緣層123且電連接至第二上部電極121 ;第三: 變材料圖案13 1 (對應於圖！之第三可變電阻器R3)，其在第 二下部電極127上；及第三上部電極133，其在第三相變材 料圖案131及第三沒極47d上。第三絕緣間隔物129可介入 於第三相變材料圖案131之側壁與第三絕緣層123之間。如 133246.doc 25- 200913233 圖4中所說明，第三上部電極133可直接與第三汲極47d之 上表面接觸。第三開關裝置SW3及第三資料儲存元件 127、131及133界定第三阻抗性記憶體單元（對應於圖1之 CL3)，亦即，第三相變記憶體單元。
上部絕緣層13 5安置於第三上部電極〗33及第三絕緣層 123上’且位元線139(對應於圖1之bl)安置於上部絕緣層 135上。位元線139可經由穿過上部絕緣層丨35之位元線接 觸插塞137而電連接至第三上部電極133。位元線139可經 安置以橫穿主字線7a。 圖4中所說明之第一至第三阻抗性記憶體單元可使用參 看圖1所描述之相同方法來選擇性地程式化或讀取。因 此，根據圖4之實施例之反及式阻抗性記憶體單元串的其 他操作將不在下文進一步描述。 根據圖4之實施例，第一至第三上部電極1〇9、12丨及η] 可分別直接與第一至第三汲極丨以、35d&47d接觸，如上 文所描述。因此’肖圖3之例示性實施例相&，上部電極 109、121及133與開關裝置SW1、SW2及課3之間的寄生電 阻可相當大地減小。當寄生電阻減小_ ’流動穿過未被選 擇之阻抗性記憶體單元開關裝置的電流可增加，且此可導 致抑制未被選擇之阻抗性記憶體單元之諸儲存元件的軟 :式化。另外，當減小寄生電阻時，可增加感應放 感應範圍。 之 圖5為具有如圖2之等效電 I*留-士 L 、 吩固炙又反及式阻抗性記憶 單串的橫截面圖。圖5 f γ ϋ 圖之實施例在資料儲存元件之類 133246.doc -26- 200913233 型方面不同於圖4之實施例。亦即，根據圖5之實施例中， 提供第一可變電阻器151替代圖4之第一下部電極1〇3、第 一相變材料圖案1〇7及第一絕緣間隔物105，且提供第二可 變電阻器153替代圖4之第二下部電極U5、第二相變材料 圖案119及第二絕緣間隔物117。類似地，提供第三可變電 阻器155替代圖4之第三下部電極127、第三相變材料圖案 131及第三絕緣間隔物129。因此，第一、第二及第三可變 電阻器151、153及155分別並聯連接至第一至第三開關裝 置 SW1 至 SW3。 第一、第二及第三可變電阻器151、153及155中之每一 者可包含用於RRAM單元（例如，PCM〇層或過渡金屬氧化 物層）之可變電阻器。相反，第一、第二及第三可變電阻 器151 I53及155可為用於MRAM單元之各別磁性穿隧接 面(MTJ)結構。亦即’第一、第二及第三可變電阻器⑸、 153及155可各自包含針紮層、穿随絕緣層及自由層， 序地堆疊。 、 下文將描述根據本發明之其他實施例之製造反及式阻抗 性記憶體單元串的方法。 圖6A至圖13A為說明製造圖3中㈣明之反及式阻抗性 記憶體單元串之方法的平面圖，且圖紐至圖uB分別為對 應於圖6A至圖13A之橫截面圖。 參看圖6A及圖6B，隔離層3形成於基板i之預定區域中 以界定有效區域3a。閘極絕緣層5形成於有效區域上，且 閘極傳導層形成於具有閘極絕緣層5之基板上。閘極傳導 133246.doc •27- 200913233 層、纟生圖案化以形成橫穿有效區域3a之主閘電極7a及7b。使 用主間電極7a及7b與絕緣層3作為離子植入遮罩將雜質離 子植入至有效區域3a中以形成主源極區域9s及主汲極區域 9d。主閘電極7a、主源極9s及主汲極9d界定主開關裝置（圖 1 之 SW0) 〇 下部絕緣層11形成於具有主開關裝置7a、9s及9d之基板 上。使用熟知方法將共同源極線1 3s及汲極襯墊nd形成於 下P卩絕緣層11中/上。共同源極線13 s形成以經由穿過下部 絕緣層11之源極接觸孔丨ls與主源極9s接觸，且汲極襯墊 13d形成以經由穿過下部絕緣層n之汲極接觸孔iid與主汲 極9d接觸。主閘電極7a及共同源極線ns可橫穿有效區域 3 a而形成，如圖6 A中所說明。 參看圖7A及圖7B，第一絕緣層1 5形成於具有共同源極 線13s及汲極襯墊13d之基板上，且第一絕緣層以經圖案化 以形成暴露汲極襯墊13d之第一區域的第一主體孔15a。接 著，半導體層（諸如，矽層）形成於第一主體孔15a中及第一 絕緣層15上，且該半導體層經平坦化以暴露第一絕緣層15 之上表面。結果’半導體圖案可形成於第一主體孔 中。半導體圖案經圖案化以在第一主體孔15a中形成凹入 之半導體圖案17a。如圖7B中所說明，凹入之半導體圖案 17a可具有低於第一絕緣層15之上表面的上表面。 參看圖8A及圖8B，雜質離子被植入至凹入之半導體圖 案17a中以形成順序地堆疊之第一源極17s、第一通道i7c 及第一汲極17d。第一源極17s、第一通道1<7c及第一汲極 133246.doc -28- 200913233
Pd界定第一主體圖案17b。接著，第一主體覆蓋圖案^形 成於第一主體圖案17b上之第一主體孔15a中。第一主體覆 蓋圖案19可由具有蝕刻選擇性之材料層相對於第一絕緣層 15而形成。舉例而言，當第一絕緣層15由氧化矽層形成 時，第—主體覆蓋圖案19可由諸如氮化矽層或氮氧化矽層 之絕緣層形成。 θ 參看圖9Α及圖9Β，第一絕緣層15經圖案化以形成暴露 第一主體圖案17b及第一主體覆蓋圖案19之側壁的第一凹 槽15b。如圖从中所說明，第一凹槽m可平行於共同源極 線13s延伸而形成。又，第一凹槽15b可形成以至少暴露第 一通道17C之側壁。亦即，在一些實施例中，第一凹槽 可形成使得鄰近於第一源極17s之汲極襯墊13d未被暴露。 相反，在其他實施射，第—凹槽15b可形成以暴露鄰近 於第一源極17s之汲極襯墊13d。在此情況下，第一凹槽 15b可暴露第一源極17s、第—通道17。、第一沒極⑺及第 一主體覆蓋圖案19之側壁。 第一閘極絕緣層21形成於基板上及第一凹槽15b中。第 一閘極絕緣層21可使用熟知沈積技術（諸如，化學氣相沈 積（CVD)技術、原子層沈積（ALD)技術及/或熱氧化技術）來 形成。第一閘極絕緣層21可選擇性地形成於汲極襯墊 之暴露區域上及/或第一主體圖案l7b之側壁上。 閘極傳導層开成於第一閘極絕緣層2 1上，且閘極傳導層 經平坦化以在第一凹槽15b中形成第一閘電極Μ。可使第 一閘電極23凹入以具有低於第一絕緣層15之上表面的上表 133246.doc •29- 200913233 面。更特定言之，可使第一 間電極2；3凹入以具有低於第 汲極17d之上表面的上表面。 案17b界定第一開關裝置SW1 體。 第一閘電極23及第一主體圖 ’亦即’第一垂直MOS電晶 參看圖10A及10B，第-閘極覆蓋絕緣層形成於形成第 H i第—開極覆蓋絕緣層經平坦化以 在第-閘電極23上形成保留於第1槽⑸中之第一間極 覆蓋圖案25。 Ο
參看圖11A及圖11B，第-主體覆蓋圖案19經移除以暴 露第-汲極m，i第-絕緣層15經㈣化以形成暴露沒 極襯墊m之第二區域的第一孔15c且與第—主體圖案i7b 橫向間隔開。第-主體覆蓋圖案19可在一些實施例中在第 一孔1 5c形成之後經移除。 參看圖12A及圖12B ’第-下部電極27形成於第一孔⑸ 中。第-下部電極27可藉由將—下部電極層（諸如，氮化 鈦（TiN)層及/或氮化鈦銘（TiA1N)層）沈積於具有第一孔】& 之基板上且平坦化該下部電極層來形成。 -可變電阻器材料層及一上部電極材料層順序地形成於 具有第-下部電極27之基板上，且上部電極材料層及可變 電阻器材料層經圖案化以在第一下部電極27及第一沒極 17d上形成第一可變電阻器29且形成一堆疊於該第一可變 電阻器29上之第一上部電極31。可變電阻層可由相變材料 層（諸如，硫族化物層）形成，且上部電極層可由傳導層（諸 如，氮化鈦（ΤιΝ)層及/或氮化鈦鋁（TiAm)層）形成。第一 133246.doc •30· 200913233 下部電極27、第一可變電阻器29及第一上部電極31界定第 一資料儲存元件。又，第一資料儲存元件27、29及31與第 開關裝置S W1界定第一阻抗性記憶體單元，亦即，第一 相變記憶體單元（對應於圖1之CL 1)。 參看圖13A及圖13B，使用參看圖7A至圖12B所描述之類 似方法，第二絕緣層33形成於第一上部電極3丨及第一絕緣 層】5上，且第二開關裝置SW2及第二下部電極”形成於第
一絕緣層33中。使用參看圖12A及圖12B所描述之類似方 法形成第二下部電極39及第二開關裝置sw2上之第二可變 電阻器41及堆疊於第二可變電阻器41上的第二上部電極 43。第二下部電極39、第二可變電阻器似第二上部電極 43界定第二資料儲存元件，且第二資料儲存元件及第二開 關裝置SW2界定第二阻抗性記憶體單元，亦即，第二相變 記憶體單元（圖1之CL2)。 使用參看圖7 A至圖12 B所> w , 、 圃以β所描述之類似方法，第三絕緣層 45形成於第二阻抗性記憶體 « ^ - -r- 且第二開關裝置SW3 及第—下。卩電極51形成於第三絕緣声牦 12Α及圖12Β所描述之類似方法形成第三 ，圖 三開關裝置SW3上之第=可變| 一 ^電極51及第 ^ ^ 弟—了變電阻器53及堆疊於第二變 電阻器53上的第三上部電極55 弟—八 變電阻器53及第：上部電…以二下#電極51、第三可 第三資…： 定第三資料儲存元件，且 、’H 51、53及55與第三開 三阻抗性記憶體單元，亦即，第_ + 界疋第 CL3)0 第二相變記憶體單元（圖】之 133246.doc -31 · 200913233 上部絕緣層57形成於具有第三阻抗性記憶體單元之基板 上，且電連接至第三上部電極55之位元線接觸插塞59形成 於上部絕緣層57中。諸如金屬層之傳導層形成於具有位元 線接觸插塞59之基板上，且傳導層經圖案化以在位元線接 觸插塞59上形成位元線61。位元線61可形成以在平面圖中 橫穿主閘電極7 a。 圖14至圖17為說明製造圖4中所說明之反及式阻抗性記 憶體單元串之方法的橫截面圖。 Ο 參看圖Μ及圖15 ’使用參看圖6A至圖雨所描述之類似 方法，主開關裝置7a、93及別，下部絕緣層u、共同源極 線13s及極襯墊13d、第一絕緣層15及第一開關裝置請1 形成於半導體基板！上。第一絕緣層Μ經圖案化以形成暴 露汲極襯墊i 3 d之預定區域的第—孔i 〇 i且第一下部電極 1〇3形成於第—孔101中。第—開«置SW!之第-主體圖 案17b上之第一主體覆蓋圖㈣可在形成第一孔⑻之前或 之後經移除°第—下部電極⑼可由傳導層（諸如，窗層 或下测層）形成。又，可使第—下部電極1〇3凹入，使得 其可具有低於第一絕緣層15之上表面的上表面。 參看圖16，第一絕緣間隔物1〇5可形成於 之第一孔101的側壁上。 # w® w· 、、邑緣間隔物105可由具有 蝕刻選擇性之材料層相對於第— 一 Μ 弟絕緣層15而形成。舉例而 …弟-絕緣層15由氧化石夕層 1 πς «τ ^ α J 禾絕緣間隔物 1 05 了由虱化矽層及/或氮氧 於其奶η言 ^料成。可變電阻層形成 於基板上及裏面具有第一絕緣間隔物1〇5之第_孔刚， 133246.doc -32- 200913233 “可變電阻層經平坦化以在第一孔⑼中形成由第一絕 緣間隔物1〇5環繞之第-可變電阻器，7。可變電阻層可由 相變材料層（諸如’硫族化物層）形成。因此，第—可 阻為】07可藉由第一孔1〇】與第一下部電極】们自對準，且 可形成以具有受限的形狀。 上口p電極層％成於具有第一可變電阻器之基板上， 且上部電極層經圖案化以在第一可變電阻器i 〇 7及第一汲 極17d上形成第一上部電極1〇9。上部電極層可由傳導層 (諸如，TiN層或TiAIN層）形成。 θ 第一下部電極103、第一可變電阻器1〇7及第一上部電極 1〇9界定第-請儲存元件，且第—資料儲存元件⑼、 及109與第開關裝置SW1界定第一阻抗性記憶體單 元，亦即，第一相變記憶體單元（對應於圖1之〇^1)。 參看圖17，使用參看圖14所描述之類似方法第二絕緣 層111形成於具有第一上部電極1〇9之基板上，且第二開關 裝置SW2形成於第二絕緣層ln中。使用參看圖15及圖w 所描述之類似方法，第二絕緣層丨丨丨經圖案化以形成暴露 第一上部電極109之預定區域的第二孔113 ,且第二下部電 極115、第二絕緣間隔物i丨7及第二可變電阻器i丨9形成於 第二孔113中。第二上部電極121形成於第二可變電阻器 119及第二汲極35d上。 第二下部電極115、第二可變電阻器119及第二上部電極 121界定第二資料儲存元件，且第二資料儲存元件丨15、 119及121與第二開關裝置SW2界定第二阻抗性記憶體單 133246.doc -33- 200913233 元’亦即’第二相變記憶體單元（圖1之CL2)。 Ο
使用參看圖14所描述之類似方法，第三絕緣層123形成 於第二上部電極121及第二絕緣層U1上，且第三開關裝置 S W3形成於第三絕緣層丨23中。使用參看圖丨5及圖丨6所描 述之類似方法，第三絕緣層123經圖案化以形成暴露第二 上。卩電極121之預定區域的第三孔125，且第三下部電極 127、第二絕緣間隔物！ 29及第三可變電阻器】3丨形成於第 一孔125中。第二上部電極133形成於第三可變電阻 及第二》及極4 7 d上。 第三下部電極127、第三可變電阻器131及第三上部電極 U3界疋第二資料儲存元件，且第三資料儲存元件a?、 131及133與第三開關裝置SW3界定第三阻抗性記憶體單 元，亦即，第三相變記憶體單元（對應於圖工之匸。）。 上部絕緣層135形成於第三上部電極133及第三絕緣層 123上，且位元線139形成於上部絕緣層135上。位元線 可經由延伸穿過上部絕緣層135之位元線接觸插塞137而電 連接至第三上部電極133。位元線139可使用參看圖13八及 圖13B所描述之類似方法來形成。 圖5中所說明之製造反及式阻抗性記憶體單元串之方法 不同於參看圖14至圖17所描述之實施例的方法，詳言之: 關於製造第一至第三可變電阻器151、153及155。亦即， 第一至第三可變電阻器151、153及155中之每一者可由用 於RRAM單元（例如，氧化錯㈣（pcM〇)層及/或過渡金屬 氧化物層）之可變電阻器形成。或者，第一、第二及第二 133246.doc -34- 200913233 可變電阻器151、153及155中之每一者可使用製造用於一 般MRAM單元之磁性穿随接面（MTJ)結構的方法來製造。 亦即，第一、第二及第三可變電阻器151、153及155中之 每一者可形成以包含順序地堆疊之針紫層、穿随絕緣層及 自由層。 根據上文所描述之實施例，複數個串聯連接之阻抗性記 憶體單元垂直地堆疊於一半導體基板上，且該等阻抗性記 Ο Ο 憶體單元中之每一者形成以包含一包含可變電阻器之資料 諸存το件A it聯連接至該資料儲存元件之開關裝置。因 2，可改良非揮發記憶體裝置之反及式阻抗性記憶體單元 串的整合密度。 :文已揭示本發明之例示性實施例，且儘管使用了特定
二。、C其僅在_般性及描述性意義（而非用於限制性目 的）上被使用及解古要〇 m L ^ W ^，一般熟習此項技術者應理 U進行形式及細節方面之各種改變而不脫離如在以下 申^專利㈣中所_的本發明之精神及範轉。 【圖式簡單說明】 圖1為說明根據本發明一 ^^ w . 之二實施例之反及式阻抗性記 隱體皁兀串的等效電路圖。 圖2為說明根據本 情體簞-虫认 月之其他實施例之反及式阻抗性記 ^體早7L串的等效電路圖。 圖3為具有如圖！ _ ^ 斤展不之等效電路圖之反及式阻抗性 °己隐體早兀串的橫截面圖。 圖4為具有如圖I — 斤展不之荨效電路圖之另—反及式阻 133246.doc -35. 200913233 抗性记憶體單元串的橫載面圖。 圖5為具有如圖2中所展示之等效電路圖之反及式阻抗性 記憶體單元串的橫截面圖。 圖6A至圖13A為說明製造圖3中所說明之反及式阻抗性 記憶體單元串之方法的平面圖。 圖6B至圖13B為說明製造圖3中所說明之反及式阻抗性 記憶體單元串之方法的橫截面圖。 圖14至圖17為說明製造圖4中所說明之反及式阻抗性記 憶體單元串之方法的橫截面圖。 【主要元件符號說明】 1 半導體基板 3 隔離層 3a 有效區域 5 閘極絕緣層 7a 主閘電極/主字線 7b 主閘電極 9d 主沒極區域/主沒極 9s 主源極區域/主源極 11 下部絕緣層 lid 汲極接觸孔 11s 源極接觸孔 13d 沒極襯塾 13s 共同源極線 15 第一絕緣層 133246.doc -36 - 200913233 15a 第一主體孔 15b 第一凹槽 15c 第一孔 17a 凹入之半導體圖案 17b 第一主體圖案 17c 第一通道 17d 第一沒極 17s 第一源極 19 第一主體覆蓋圖案 21 第一閘極絕緣詹 23 第一閘電極 25 第一閘極覆蓋圖案 27 第一下部電極/第一資料儲存元件 29 第一相變材料圖案/第一資料儲存元件/第一 可變電阻器 29v 第一相變區域 31 第一上部電極/第一資料儲存元件 33 第二絕緣層 35b 第二主體圖案 35c 第二通道 35d 第二汲極 35s 第二源極 37 第二閘電極 39 第二下部電極/第二資料儲存元件 133246.doc -37- 200913233 41 第二相變材料圖案/第二 可變電阻器 件/第 41v 43 45 • 47b 47c 第二相變區域 第二上部電極/第二資料儲存元件 第三絕緣層 第三主體圖案 第三通道 47d 第三汲極 〇 47s 第三源極 49 51 53 53v 55 57 (， 5 9 61 第三閘電極 第三下部電極/第三資料儲存元件 第二相變材料圖案/第二 可變電阻器 —貝枓儲存元件/第 第三相變區域 第三上部電極/第三資料儲存元件 上部絕緣層 件 位元線接觸插塞 位元線 101 第一孔 103 105 107 109 厂下部電極/第—資科餘 弟一絕緣間隔物 牛 第一相變材料圖案/第〜 可變電阻器 貝料儲存元件/第 第一上部電極/第—資 133246.doc -38- 200913233 111 第 二絕緣層 113 第 二孔 115 第 二下部電極/第二資料儲存元件 117 第 二絕緣間隔物 119 第二相變材料圖案/第二資料儲存元件/第二 可變電阻器
121 第二上部電極/第二 資料儲存元件 123 第三絕緣層 125 第三孔 127 第三下部電極/第三 資料儲存元件 129 第三絕緣間隔物 131 第三可變電阻器/第三資料儲存元件/第三可 變電阻器 133 第三上部電極/第三 資料儲存元件 135 上部絕緣層 137 位元線接觸插塞 139 位元線 151 第一可變電阻器 153 第二可變電阻器 155 第三可變電阻器 BL 位元線 BL' 位元線 CL1 阻抗性記憶體單元 CL1’ 阻抗性記憶體單元 133246.doc -39- 200913233 CL2 阻抗性記憶體單元 CL2' 阻抗性記憶體單元 CL3 阻抗性記憶體單元 CL3， 阻抗性記憶體單元 CSL 共同源極線 CSL' 共同源極線 HI 第一加熱器 H2 第二加熱器 、 H3 第三加熱器 Ip 電流 N1 第一節點 N2 第二節點 N3 第三節點 R1 第一可變電阻器 Rl· 第一可變電阻器 R2 第二可變電阻器 ) R2' 第二可變電阻器 R3 第三可變電阻器 R3， 第三可變電阻器 STR1 反及式阻抗性記憶體單元串 STR1' 反及式阻抗性記憶體單元串 STR2 反及式阻抗性記憶體單元串 STR2' 反及式阻抗性記憶體單元串 SWO 主開關裝置 133246.doc -40- 200913233 swo， 主開關裝置 SW1 第一開關裝置 swr 第一開關裝置 SW2 第二開關裝置 SW2' 第二開關裝置 SW3 第三開關裝置 SW3' 第三開關裝置 WLO 主字線 WLO' 主字線 WL1 第一字線 WL1’ 第一字線 WL2 第二字線 WL2' 第二字線 WL3 第三字線 WL3' 第三字線
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Claims (1)

  1. 200913233 十、申請專利範圍： 1. 種反及式阻抗性記憶體單元串，其包括. 一位元線； 複數個串聯連接之阻抗性記憶體單元， 元線； 兵連接至該位
    其中該複數個阻抗性記憶體單元中之每—者包括 一第一節點、一第二節點及一第三節點； 一加熱器元件，其連接於該第一節點與該第 之間； 二節點 其連接於該第二節 一可變電阻器 之間；及 點與該第三節點 -開關裝置’其具有-連接至該第—節點之第一端 子及一連接至該第三節點之第二端子。 2·如請求項1之反及式阻抗性記憶體單元串，其中該複數 個宰聯連接之記憶體單元中之一第—者的該第三節點經 由一位元線觸點而直接連接至該位元線，且其中該複數 個串聯連接之阻抗性記憶體單元之該第一者的該第一節 點連接至該複數個串聯連接之阻抗性記憶體單元之一下 一者的該第三節點。 3,如請求項1之反及式阻抗性記憶體單元串，其中該開關 裝置包括一具有一源極、一汲極及一閘電極之m〇S電晶 體，且其中該第一端子為該M〇S電晶體之該源極且該第 一端子為該汲極。 4·如β月求項3之反及式阻抗性記憶體單元串，其中該M〇s 133246.doc 200913233 電晶體之該閘電極包括一字線。 5. 如請求項1之反及式阻抗性記憶體單元串，其進一步包 括： 一主開關裝置，其串聯連接至該複數個阻抗性記憶體 單元中之一者。 6. 如請求項5之反及式阻抗性記憶體單元串，其進一步包 括： 一共同源極線， 其中該主開關裝置包括一包含一主源極、一主汲極及 一主閘電極之主MOS電晶體，其中該主M〇s電晶體之該 主汲極連接至該複數個阻抗性記憶體單元中之該一者， 其中該主MOS電晶體之該主源極連接至該共同源極線， 且其中該主MOS電晶體之該主閘電極包括一主字線。 7.如請求項1之反及式阻抗性記憶體單元串，其中該可變 電阻器包括一相變材料層，該相變材料層經組態以回應 於經由該加熱器元件而施加至其之熱而在一非晶狀態與 一結晶狀態之間轉變。 8· 一種非揮發記憶體裝置，其包括： 一基板； 該基板上之一絕緣層； 複數個_聯連接之阻抗性記憶體單元，其堆疊於該絕 緣層中，使得該複數個阻抗性記憶體單元中之一第一者 在該基板上且該複數個阻抗性記憶體單元之一下一者在 該複數個阻抗性記憶體單元中之該第一者上以界定一反 133246.doc 200913233 及式阻抗性記憶體單元串；及 位疋線，其在該絕緣層上且電連接至該複數個阻抗 性記憶體單元之一最後一者。 月长員8之非揮發記憶體裝置，其中該複數個阻抗性 記憶體單元中之至少一者包括： 。開關裝置，其包含一包括堆疊於該絕緣層中之一源 極區域、一通道區域及一汲極區域的主體圖案，及—在 該主體圖案之—側壁上之閘電極；及
    一責料儲存元件，其與該開關裝置並聯連接，其 資料儲存元件包括： Λ 下°卩電極，其與該開關裝置之該主體圖案間隔 開； —在該可變電阻器上之上部電極， 立其中該複數個阻抗性記憶體單元令之該第一者之該上 P電指在該下部電極及該反及式阻抗性記憶體單元串中 ^ ^複數個阻抗性記憶體單元中的該下_者之該主體圖 10.如明求項9之非揮發記憶體裝置，其進—步包括： :錢接觸插塞，其在該複數個阻抗性記憶體單元 x最後—者之該上部電極上， 其中錢元線藉自㈣域制 數個阻抗性A 且按堤接至該複 " 广己隐體…之該最後—者的該上部電極。 …、9之非揮發記憶體裝置，其中該開關裝置之該 133246.doc 200913233 閘電極匕括大體上垂直於該位元線延伸之在該絕緣層 中的字線。 12_如請求項9之非揮發記憶體裝置，其中該可變電阻器包 括相變材料層，該相變材料層經組態以回應於經由該 下部電極而施加至其之熱而在一非晶狀態與一結晶狀態 之間轉變。 - 13.如請求項8之非揮發記憶體裝置，其進一步包括： °亥基板上之一主開關裝置，其中該主開關裝置電連接 Π 至該複數個阻抗性記憶體單元中之該第一者。 14.如請求項13之非揮發記憶體裝置，其中該主開關裝置包 括： 該基板中之一主源極區域及一主汲極區域；及 忒基板上在該主源極區域與該主汲極區域之間的一主 閘電極， 其中該主汲極區域電連接至該下部電極及該複數個阻 抗性記憶體單元中之該第一者的該主體圖案。 ^ 15·如請求項9之非揮發記憶體裝置，其中該開關裝置之該 閘電極在該主體圖案之相對側壁上。 16·如請求項15之非揮發記憶體裝置，其中該可變電阻器及 該下部電極被限制於該絕緣層中之一接觸孔内。 17. 如請求項16之非揮發記憶體裝置，其進一步包括： 一絕緣間隔物，其在該接觸孔之側壁與該可變電阻器 之間。 18. 如請求項8之非揮發記憶體裝置，其甲該複數個阻抗性 133246.doc 200913233 記憶體單元中之至少一者包括： -開關裝置，其包含一包括堆疊於該絕緣層中之一源 極區域、一通道區域及一波極區域的主體圖案，及一在 δ亥主體圖案之一側壁上之閘電極； 一可變電阻器 一上部電極， 極區域上，且 ，其與該開關裴置間隔開；及 其在該可變電阻器及該開關裝置之該汲 元中之該第一者之該上 阻抗性記憶體單元中之
    其中該複數個阻抗性記憶體單 部電極電連接 該可變電阻器，及 具有該可變電阻器之該複數個 該第一者的該汲極區域，及 該反及式阻抗性記憶體單元奉中 ^ 干甲甲之5玄複數個阻抗性記 憶體單元中之該下一者的該源極區域。 19.如請求項18之非揮發記憶體裝置，其中該可變電阻器包 括一層氧化镨㈣（PCM〇)層及—層過渡金屬氧化物層= 之一者0 20·如請求項19之非揮發記憶體裝置，其中該可變電阻器包 括-磁性㈣接面（M17)結構，該簡結構包含順序地= 疊之一釘紮層、一穿隧絕緣層及一自由層。 21. —種製造一非揮發記憶體裝置之方法，該方法包括. 在一基板上形成一絕緣層； 形成複數個申聯連接之阻抗性記憶體單元， 丹堆疊於 該絕緣層中，使得該複數個阻抗性記憶 卞义Τ之一第 133246.doc 200913233 一者在該基板上且該複數個阻抗性記憶體單元中之一下 一者在該複數個阻抗性記憶體單元中之該第一者上以界 定反及式阻抗性記憶體單元串；及 开y成位疋線，其在該絕緣層上且電連接至該複數個 阻抗性記憶體單元中之一最後一者。 22·如m求項2 1之方法，其中形成該複數個阻抗性記憶體單 元中之至少一者包括： 在該基板上形成一層間絕緣層； 在該層間絕緣層中形成一開關裝置，其包含一包括堆 疊於該層間絕緣層中之—源極區域、—通道區域及一没 極區域的主體圖案；及 形成一育料儲存元件，該資料儲存元件在該層間絕緣 層中且電連接於該開關裝置之該源極區域與該汲極區域 之間。 23. 如請求項22之方法，其中形成該開關裝置包括： 圖案化該層間絕緣層以在其中界定一開口； 在该層間絕緣層中之該開口中形成該主體圖案； 將雜質離子植入至該主體圊案中以界定堆疊於該層間 絕緣層中之該開口中的該源極區域、該通道區域及該汲 極區域；及 在該主體圖案之一側壁上形成一閘電極。 24. 如請求項23之方法，其中形成該閘電極包括： 蝕刻該層間絕緣層以形成一暴露該主體圖案之該側壁 的凹槽； 133246.doc 200913233 在該主體圖案之該暴露之側壁上形成-閘極絕緣層；及 在該閘極絕緣層上於該凹槽中形成該閑電極。 25.如請求項22之方法，其中形成該資料儲存元件包括： 形成一經由該層間絕緣層延伸之開口； 在該開口中形成一下部電極； 在該下部電極上形成一可變電阻器；及 在該可變電阻器上形成一上部電極， 其中該複數個阻抗性記憶體單元中之該第一者之該上 邛電極在該下部電極及該反及式阻抗性記憶體單元串中 的。亥複數個阻抗性記憶體單元中的該下一者之該主體圖 案上。 26. 如凊求項25之方法，其中該可變電阻器包括一相變材料 層該相變材料層經組態以回應於經由該下部電極而施 加至其之熱而在一非晶狀態與一結晶狀態之間轉變。 27. 如請求項25之方法，其進一步包括： 在該複數個阻抗性記憶體單元中之該最後一者之該上 邛電極上形成一位元線接觸插塞， 其中該位元線藉由該位元線接觸插塞直接連接至該複 數個阻抗性記憶體單元中之該最後一者之該上部電極。 28. 如請求項22之方法，其進一步包括在形成該絕緣層之前 的以下各項： 在該基板中形成一主源極區域及一主汲極區域；及 在該源極區域與該汲極區域之間於該基板上形成一主 閘電極以界定—主開關裝置， 133246.doc 200913233 其中形成該複數個阻抗性記憶體單元包括在該主開關 裝置上形成該複數個阻抗性記憶體單元中之該第一者， 使得其該源極區域電連接至該主開關裝置之該主汲極區 域。 29.如請求項25之方法，其中形成該資料儲存元件包括. 在該層間絕緣層中之該開口中之該下部電極^形成該 . 可變電阻器，使得該可變電阻器被限制於其中；及 在該可變電P且器及該主體圖案上形成該^部電極。 〇 30·如請求項29之方法，其進一步包括： 在將該可變電阻器形成於該層間絕緣層中之咳門口中 =在該層間絕緣層中之該開口之側壁上形二絕緣 間（¾物。 3i.如請求項22之方法，其中形成該資料儲存元件包括： 形成一延伸穿過該層間絕緣層之接觸孔； 在該孔中形成一可變電阻器；及 , 在該可變電阻器及該主體圖案上形A U 32如钱韦E 韦上$成—上部電極。 '°月〆項31之方法，其中該可變電 錳層及™ “ m盗包括-氧化镨鈣 過渡金屬氧化物層中之—者。 33 · 士。月求項3 j之方法，其中 接面紝播茭罨阻益包括一磁性穿隧 、，。構，㈣性穿隧接面結構包含料地堆疊之一釘 糸層、一穿隧絕緣層及一自由層。 133246.doc
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