TW200849530A - Wiring board manufacturing method, semiconductor device manufacturing method and wiring board - Google Patents

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TW200849530A
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electrode pad
wiring substrate
manufacturing
electrode
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Kentaro Kaneko
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Shinko Electric Ind Co
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Description

200849530 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種佈線基板之製造方法、一種半導體 裝置之製造方法及該佈線基板，以及更特別地，是有關於 一種製造一係構成用以增加一多層基板之一電極墊形成 部的可靠性之佈線基板的方法、一種製造一半導體裝置之 方法及該佈線基板。 【先前技術】
例如，已知有一種在一基板上形成複數個電極、然後形 成一具有與該等電極相通之孔的防焊層、以一熱處理（回 机）熔化一在該等孔之每一孔的開口上所放置之焊球且接 合该因而溶化之焊球至該孔中之f極及在該防焊層之一 表面上以一突出狀態形成一焊料凸塊之製造方法，做為形 成一用以連接一裸晶至一基板或連接一封裝基板至一母 板之BGA (球栅陣列）球的一種方法。 亦已以稞日日之尺寸縮小及裸晶之整合 方式發展出一種具有一安F名一夕s 胩 、百女衣在一夕層基板上之裸晶的封 Μ例如，見專利文件1)。 圖1顯不一傳統佈線基板之結構的範例。在圖1 佈線基板的結構中，以一笙 ’、之 之外周圍及以：： 絕緣層12覆蓋一電極墊10 方文配η®弟一絕緣層13覆蓋該電極墊10之上表面 m稷數層’以及-從該電極墊1〇之上表面的中心 向上延伸之介層穿窜 Ύ 上心㈣I 絕緣層13及因而連接至在 上邵之一佈線層16。 97112962 6 200849530 該電極墊ίο具有一種結構，其 層，以從該第一絕緣们2暴露二置二二 I::4在t接二該來提供它們。^及 安裝—半導體：：:以及二在由：焊料凸塊在該電極墊上 干♦版日日片，以及在其它情 接合至該電極墊10。因此，在且古 烊球或一插針 基板中，使用該電極塾2 一多層結構之佈線 接墊。 t堅10做為―稞晶裝載塾或一外部連 [專利文件1 ]日本專利第 然而，在圖！所示之佈線 m ^ , 伸、深基板中’該電極墊10之外用 者：由目：千：二因此’對該第-絕緣層12有小的黏著。 ;Γ來實施加熱時，根據該第-絕緣層12 力導1二=熱膨脹的差異而有可能施" ο 產生及1 : / a虽1 G之外周圍接觸的邊界部分的剝離 產生及该第-絕緣層12之一部分的破損。 再者’在與該電極墊 圍接觸之第L 7角洛^分（B部分）的外周 裂…“彖層12的部分因該回流處理之加熱而斷 八货，冒有可能從該電極墊10之一角落部分（A部 刀）朝该第二絕緣層13產生一裂缝2〇之問題。 墓骑日卜田在經由该烊料凸塊在該電極墊10上安裂一半 哕本：片後產生該剝離或該裂缝之狀態中施加-用以使 Γο 日日片14 佈線基板分離之力時，可能使該電極塾 10與该第一絕緣層12分離。 【發明内容】 97112962 7 200849530 因此，考量該等情況，本發明之一目的係要提供可解決 該等問題之一種佈線基板之製造方法、一種半導體裝置之 製造方法及該佈線基板。 & 為了解決該等問題，本發明具有下面手段。 依據本發明之第一態樣，提供一種佈線基板之製 法，包括： 、° 第一步驟，形成一光阻層於一支撐基板上；
Ο 第二步驟’形成-錐形開口於該光阻層上，該錐形開口 在該支撐基板側上具有一小直徑及在一開口側上且 大直徑； 一 第二步驟，形成一電極墊於該錐形 墊在該開口側上具有一大直徑； 第四步驟’移除該光阻層及形成—絕緣層於該電極 圍及該支#基板上； 第五步驟，形成一向該絕緣層暴露該電極墊之介層； 第，步驟’形成-電性連接至該電極墊之佈線層於a該介 層及该纟巴緣層之表面上；以及 第七y騄，移除该支撐基板及暴露在該電極墊之一 徑側上的端面。 且 依據本發明之第二態樣，提供一種佈線基板之 法，包括： 第一步驟，形成一絕緣層於一支撐基板上； 在：：=形成一錐形開口於該絕緣層上，該錐形開口 在支撐基板側上具有—小直徑及在-開Π側上具有_ 97112962 8 200849530 大直徑； 第三步驟’形成一電極墊於該 塾在該開口側上具有―大直徑:料開口之内部，該電極 第四步驟，形成一電性連接 緣層之表自上n 纟至0極塾之佈線層於該絕 第五步驟，移除該支撐基 徑側上的端面。支牙土板及暴路在該電極墊之-小直
Ο 依據本發明之第三態樣，提 線基板之製造方法，其中， 4 “一悲樣之佈 斜^ Γ Γ墊具有—錐形外周圍表面之相對於水平面的傾 斜角度θ，該傾斜角度Θ係設定為50至80度。 夕:據本發明之第四態樣，提供如該第-ιΓ樣之怖線基板 之製造方法，其中， 該第四步驟包括在形成該絕緣層前粗化一包括該電極 墊之錐形外周圍表面之表面的步驟。 依據本I 0月之第五態樣’提供如該第二態樣之佈線基板 之製造方法，其中， 孩第一步驟包括在形成該電極墊前粗化該錐形開口之 内部的步驟。 依據本發明之第六態樣，提供如該第一態樣之佈線基板 之製造方法，其中， 該支撐基板係由一金屬所形成； "亥第一步驟包括在該支樓基板與該電極墊間形成一與 ^亥支撐基板相同型態之金屬層的步驟；以及 97112962 9 200849530 /弟七步l包括移除該支撐基板及移除該金屬層以促 使該電極墊之一暴露表面形成一錐形開口的步驟。 依據本發明之第七態樣，提供如該第二態樣之佈線基板 之製造方法，其中， 该支撐基板係由一金屬所形成； 二该第二步驟包括在該支撐基板與該電極墊間形成一與 該支撐基板相同型態之金屬層的步驟；以及 : 名第五步驟包括移除該支撐基板及移除該金屬層以促 使孩包極墊之一暴露表面形成一錐形開口的步驟。 笨依據本發明之第八態樣，提供一種利用該第一至第七態 樣中任何一態樣之佈線基板之製造方法，以製造半導體裝 置之方法，進一步包括： 、、、由焊料凸塊安裝一半導體晶片於該電極墊上之步 驟。 u ，依據本發明之第九態樣，提供一種利用該第一至第七態 ΐΓί何一態樣之佈線基板之製造方法，以製造半導體裝 之方法，進一步包括： :f 一半導體晶片於一電極墊形成表面之相反侧上的 表面上之步驟，其中在該電極墊形成表面上报&古ϋ A 基板之該f㈣。 料成表面场成有该佈線 j本發明之第十態樣，提供—種佈線基板，包括： 一電極墊；以及 7絕緣層，形成與該電極墊接觸，其中， “極墊係形成採用一錐形形狀，該錐形形狀在一形成 97112962 200849530 有該絕緣層之絕緣層側 -暴露表面側上具有_小直;f。-大直徑及在該電極墊之 依據本發明’使該雷托勒 焊接側具有一小直〜二外周圍以該支撐基板侧或該 極塾之外周圍對該：緣層錐形。因此，可增加該電 產生之熱應力發生作用，在:：，以及縱使例如因回流所 生剝離。此*，可：±r=緣層之界面部分中很難產 Ο 起在該絕緣層上產生列塾之外周圍的一角落部分 成右m 衣縫。再者，該電極塾之外周圍係形 成有一具有朝該錐形部分 度。因此，,w 的方向縮小的傾斜 内辟，以_外周_著至該絕緣層之錐形 ^ ^便可增加該電極墊之接合強度。 【實施方式】 下面將參考圖式以描过 [第一實施例]…以貝知本發明之最佳模式。 ϋ ,圖2係顯示—應用依據本發明之—佈線基板的第一垂 ，例之半導體裝置的縱向剖面圖。如圖2所示，—半導二 ，置100具有例如在一佈線基板12〇上覆晶安裳—半導雕 晶片110之結構。該佈線基板12〇1有一配置有個ς 線層及複數個絕緣層之多層結構，以及具有一種並 中依據該實施例在垂直方向上配置具有佈線層之 2 層122、-第二層124、一第三| 126及—第四層 個別絕緣層。料絕緣層之每—絕緣層係由—^ (例如，一環氧樹脂或一聚醯亞胺樹脂）所形成。 3曰 在其上面要實施焊接之該第一層122及該第四層128之 97112962 11 200849530 絕緣層可以由一做為一防焊層之絕緣樹脂所形成（由一丙 烯酸樹脂或一環氧樹脂所形成）。此外，在該半導體裝置 1 〇〇中’可以在料導體晶片11G與該佈線基板120間填 充一具有絕緣特性之底部填充樹脂。 ' 在最上層之第一層122具有一第一電極墊130及一介層 :134,其中該半導體晶片UG之—端覆晶連接至該第一電 極塾130及该介層134。此外’在該第一層i 22下方所提 供之第二層124具有連接至該介層134之一佈線圖案層 140及"層142。再者’在該第二層124下方所配置之 第三層126具有連接至該介層142之一佈線圖案層15〇及 一介層152。此外，在該第三層126下方所配置之第四層 128具有一電性連接至該介層152之第二電極墊16〇。 該第一電極墊130具有一 3層結構，其中配置對焊料具 有高接合特性之金、鎳及銅層17〇、172及174。從該佈 線基板120之上表面侧（一半導體晶片安裝側）暴露該金 ◦層170，以及該半導體晶片i丨〇之一焊料凸塊^ 連接至 該金層170。此外，亦可使用金/把/錄、錫/錄、及錫一銀 '(錫與銀之合金）及錫來取代該金層170及該鎳層172。再 -者，該第一電極墊130可以只由該等金屬所形成。此外， 不用況，可使用S亥等金屬之每一金屬而沒有限制及該等個 別金屬之組合不受限於該組合。 該半導體晶片110之該端經由該焊料凸塊18〇焊接至該 金層170及因而電性連接至該第一電極墊13〇。藉由放置 一焊球於該第一電極墊130上及實施一回流（一3熱處理） 97112962 12 200849530 以形成該焊料凸塊丨80。在該實施例中，該第—電極墊工3〇 係形成具有例如約70至1〇〇叩之直徑及約Ι5μιη( + ι 之厚度。 以上表面側（一焊接側及一晶片安裝側）具有小外徑及 下表面侧（該基板之疊層側）具有大外徑之方式形成咳第 一電極墊130。因此，一外周圍表面構成一錐形表面/3卜 在該實施例中，以將該第一電極墊13〇之錐形表面132的 傾斜角度Θ(相對於水平面之傾斜角度）設定為θ=⑽至別 度之方式來設置傾斜度。該傾斜角度θ並不侷限於此，而 是亦可設定該傾斜角㈣成為—小於50度或大於等於8〇 度之任意角度。 該第—電極#13G之錐形表们32具有—朝該晶 女衣側之上方向縮小的傾斜度。增加對該 =之力的握持力，以及再者，該錐形表面132黏；=
U 弟層122之錐形内壁，以便增加該絕緣層之接合。 增加該錐形表面132對該第一層122之錐形内壁之黏著， ^因該回流處理所產生之熱應力發生仰及因而可防 蓋該第一電極塾130之外周圍的第-層122之 、、、巴、、豪層上產生剝離及裂縫。 ，在該第-電極墊130中’該錐形表面132之表面 面二纟垂直方向上具有相同直徑之圓柱形形狀的 :以及以上表面侧（該半導體晶片安裝侧）之外徑 面側（該基板疊層側）之外徑的方式形成該錐形 " ®此，在更大地增加相料上拉該半導體晶片 97112962 13 200849530 110之力的接合強度之狀態中握持該第一電極墊l3〇。 將參考圖3A至30以描述一製造在該半導體裝置1〇〇中 所使用之佈線基板120的方法。圖3A至30係用以說明製 造依據該第一實施例之佈線基板12〇的方法（第1至15) 之圖式。在圖3A至30中，在面向下方向上配置該等個別 層，其中在該佈線基板120之下表面侧上提供該第一電極 墊130(垂直相反於圖2所示之疊層結構的方向）。 在圖3A中，首先，準備一由具有一預定厚度之一平銅 板或一銅箔所形成之支撐基板2〇〇。在該支撐基板2〇〇之 上表面上疊合一樹脂膜（例如，一乾膜光阻）做為一防鍍 層’以形成-妹21G。此外’亦可應、用—液態光阻以取 代該乾膜光阻。 在圖3B中，以曝光在該光阻層21〇上形成一用以形成 〇 :Γ:極之錐形開口 22°’該錐形開口 220暴露該支撐 基板200之一部分。該用以形成一第一電極之錐形開口 ，的内壁做為—用以形成該第—電極塾13G之錐形表面 132的錐形内壁。於是’以該用以形成一：錐 開口 22〇的傾斜度決定該第一電極签13〇之雖之錐^ 的傾斜度（相對於水平面之傾斜角度㊀）。 1 該錐形表面132之傾斜角度係設定成為㈣ 以及它可設定成為一依一處理方法而有 8〇f’ 度。例如，在一熱固性環氧 °壬思角 法中，兮锆V主 1日腺上貝靶™雷射處理之方 法中3亥錐形表面132之傾斜角度可設定 =方 在以一曝光技術在一液態光阻 ‘、、、.80度。 貝知圖案化之情況中，該 97112962 14 200849530 錐形表面132之傾斜角度可設定成為θ = 5〇度。 —在圖3C中，該支撐基板200係用以做為一饋電層，以 實施電解電鍍’以便在該用以形成一第一電極之錐形開口 220中之該支撐基板200上沉積金及因而形成該金層 :17〇,以及再者，在該金層170之表面上沉積鎳，以配^ 該鎳層172。
I 另外，在圖3D中，該支撐基板200係用以做為該饋電 ρ層以實施電解銅電鍍，以便在該用以形成一第一電鍍之 、隹幵ν開口 2 2 0中之该鎳層17 2上沉積銅及因而配置該銅層 174,以形成該第一電極墊13〇。結果，在該用以形成二 第—電極之開口 220中形成具有一包括該金層17〇、該鎳 層Π2及該銅層174之3層結構的第一電極墊13〇。 在圖3Ε中，從該支撐基板2〇〇移除該光阻21〇，以便 以一錐形疊層狀態在該支撐基板2〇〇上留下該具有錐形 外周圍之第一電極墊130。 。 在圖3F中，在該第一電極墊13〇之表面上實施一粗化 處理，> =粗化該第一電極塾130之表面。最好，該粗化處 .理所獲得之表面粗糙度應該設定成例如具有Ra=約〇 25 -至〇·75_。此外，可以在該支撐基板200之表面上實施 该粗化處理。 »在圖3G中，在經歷該粗化處理之該支撐基板2〇〇及該 ，士電極墊130之表面上疊合一樹脂膜23〇(例如，一環 虱樹脂或一聚醯亞胺樹脂）。該樹脂膜230做為該第一層 122之絕緣層。 97112962 15 200849530 藉由使用一真空疊層方法或一真空型熱壓在該支撐基 ，200及該第一電極墊13〇之表面上疊合該樹脂膜23〇。 藉由在真工中對該支撐基板200及該第一電極墊13〇之上 表面及外周圍表面之壓力以接合該樹脂膜23〇。結果，以 黏附狀態在該第一電極墊130之錐形表面132上疊合該樹 脂膜2/0而沒有空隙，以便可防止空隙之產生。此外，粗 /第包極墊丨30之表面。因此，可增加該樹脂膜230 對名第a極墊1 30之黏著，以便可防止因熱應力而產生 剝離。 刀在圖3H中，平坦化該樹脂膜230之表面，以及再者， 照射一雷射光束，以例如以暴露該第一電極墊13〇之上表 面的中心之方式形成一介層孔2 6 0。 在圖31中’藉由非電解銅電鍍在該第一層122之絕緣 層及該介層孔26〇之底料暴露之該第—電㈣⑽的表
U 面上形成—種子層282 °對於一形成該種子層282之方 法’可以使用另一薄膜形成方法(一濺鍍方法或一⑽方 ::或者可以形成一不同於銅之導電金屬。此外，為了增 U者’可在该第一層122之絕緣層及該第一電極墊⑽ 之表面上實施該粗化處理後形成該種子層。 隨後，在該第一層122之絕緣層的表^上表 膜光阻27卜錢，在該―⑽上實施圖㈣ (曝光及顯影），以形成一用以开彡 、 "" 子層挪的-部分之開口 28广成—佈線圖案之暴露該種 在圖3J中，藉由饋電該種子層282來實施電解銅電鐘’ 97112962 16 200849530 以便在該介層孔260及該用以形成一佈線圖案之開口 280 中之種子層282上沉積銅，以形成該介層134及該佈線圖 案層140。 在圖3K中，從該第一層122之表面（上表面）移除該乾 膜光阻270及除了在該佈線圖案層14〇下方所提供之種子 層282之外的其它種子層282。結果，在該第一層ι22之 絕緣層上留下該佈線圖案層140。在圖3K及後繼圖式中， 未顯示該種子層2 8 2。 在圖3L中，在該第一層122之絕緣層及該佈線圖案層 140之表面上實施一粗化處理及然後疊合一包含一為主要 成分之環氧樹脂的膜狀所謂增層樹脂284(可相應於所需 硬度或彈性來適當地改變一填充物之含量），以形成該第 二層124之絕緣層。之後’照射—雷射光束，以例如以暴 露該，線圖案層140之表面的方式形成一介層孔29〇。
U 接著，重複圖3H至3L之步驟，以形成該第二層j 24之 介層142及該第三層126之佈線圖案層i5Q。此外，在配 四Γ佈線基板120之情況中’最好應該相應地重複 圖3Η至3L之步驟。 在圖3Μ中，在續筮二恳10ρ 口 — y 126之絕緣層的表面（上表面） ,…成一種子層314，以及隨後，疊合-乾膜光阻3 0 〇做為一防鑛> 方法 巧防鑛層。對於一形成該種子層314之 或可以以一不同於銦夕道予入胛則罨鍍之溥膑形成方法 缺後，在W 金屬來形成該種子層314。 …、 在"亥乾膜光阻3 0 0上資施岡安乂μ , 只鈀圖案化（曝光及顯影）， 97112962 200849530 以暴露該種子層314之一部分的方式形成一用以形成一 電極之開口 310。接下來，藉由饋電該種子層314來實施 電解銅電鍍，以在一介層孔312及該形成一電極之二: 310中沉積銅，藉此形成該介層152及該第二電極墊16〇。 : 然後，移除該乾膜光阻300及除了在該第二電極墊16〇下
f 方所提供之種子層314之外的其它種子層314。在圖3N 及後繼圖式中所實施之步驟中，將銅合併於在該第二電極 r,墊160下方所提供之種子層314中。因此，省略該種子層 1 314。 曰 在圖3N中’在該第三層126之絕緣層的表面（上表面） 上宜& 一防知層3 2 0及因而形成該第四層12 §之絕緣層， 以及然後，以暴露該第二電極墊丨60之中心部分方式形成 一開口 330。 在圖30中，藉由濕式蝕刻移除該支撐基板2〇〇，以便 獲得該佈線基板120。對於該支撐基板2()()，亦可允許在 垂直方向上黏貼兩個支撐基板200及在該兩個支撐基板 200之上及下表面侧的兩個表面上配置該佈線基板12〇。 . 在那個情況中，將該兩個支撐基板200分割成兩個部分及 • 藉由濕式蝕刻移除該兩個支撐基板200。 然後，如圖2所示，將一焊球放置在該佈線基板12〇之 第一電極墊130上及實施一回流，以便使該半導體晶片 110之每一端經由該焊料凸塊18〇連接至該第一電極墊 130及因而在該佈線基板12〇上安裝該半導體晶片11〇。 適當地選擇在該佈線基板120上安裝該半導體晶片no之 97112962 18 200849530 步驟。例如，具有下面情況：依據顧客之需求將該半導體 曰曰片110女叙在該佈線基板12 0上及在該佈線基板12 〇所 要送達之顧客處將該半導體晶片11〇安裝在該佈線基板 120 上。 .. 此外，可以以打線接合取代該焊料凸塊180以在該佈線 .基板I20上安裝該半導體晶片no。再者，可以藉由焊接 —一插針來取代該焊料凸塊180以在該佈線基板12〇上安裝 該半導體晶片110。 ( 此外，在該焊料凸塊180之回流中產生熱應力之情況 中，因為在該第一電極墊130之外周圍上形成在該晶片安 裝側上具有比在該基板疊層側上小之直徑的該錐形表面 132，所以增加該錐形表面132對該第一層122之絕緣層 的黏著。結果，可防止裂縫之產生。再者，該第一層122 之絕緣層的錐形開口内壁係形成用以覆蓋該錐形表面132 之i個周圍。因此，增加該第一電極墊^如之握持力。結 果，縱使在安裝該晶片後施加一用以拉出該半導體晶片 110之力，可防止該第一電極墊13〇與該第一層1之絕 .緣層分離。 圖4係顯示該第—實施例之變型的圖式。如圖4所示， 在該變型中，在垂直相反於該第一實施例之情況的方向上 使用該佈線基板12〇。更特別地，經由該焊料凸塊刚在 該第二電極墊160上安裝該半導體晶片11〇及經由一焊球 之回流在該第一電極墊130上形成-焊料凸塊340。可以 焊接一插針以取代該焊料凸塊34〇。 97112962 19 200849530 在該變型中，該焊料凸塊340連接至該第一電極墊 130。因此’以該錐形表面132對該第一層122之絕緣層 的黏著之增加所獲得之接合強度作用在該焊料凸塊340 上。 : 在如圖2及4所示之佈線基板丨2〇中可以在該第一電極 : 塾130或該第二電極墊160上安裝該半導體晶片11〇。 在该變型中’在該第二電極墊1 6〇上可以提供一配置有 金及鎳層之電鍍層（以使該金層暴露至一表面之方式）。此 外，亦可使用金/把/鎳、錫/鎳、錫—銀（錫與銀之合金） 及錫來取代該金層170及該鎳層172。再者，該第一電極 墊130可以只由該等金屬所形成。此外，不用說，每一金 屬不受限於該等金屬而是便於使用的及該等個別金屬之 組合不受限於該組合。 再者’在該變型中，亦可在圖3N之步驟中藉由裝載該 半導體晶片11 0至該佈線基板12 〇上及然後移除該支撐基 ◎ 板200以完成該半導體裝置。 並且，在該變型中，可以在該半導體晶片丨丨〇與該佈線 - 基板12 〇間填充一具有絕緣特性之底部填充樹脂。 . 此外，可以以打線接合取代該焊料凸塊180以在該佈線 基板12 0上安裝該半導體晶片11 〇。再者，可以藉由焊接 一插針來取代該焊料凸塊180以在該佈線基板12〇上安裝 該半導體晶片110。 [第二實施例] 圖5係顯示一應用該佈線基板之第二實施例的半導體 97112962 20 200849530 裝置之縱向剖面圖。在圖5中，相同於圖1之部分具有相 同元件符號，因而將省略其敘述。 八 如圖5所示，在一依據該第二實施例之用於一半導體穿 置/〇〇之佈線基板420中，形成一電極開口 43〇，其中$ c 一第一電極墊130之一表面（在一金層170側上之端面） '成錐形且離一第一層122之絕緣層的一表面成凹形。因 此，以一在該電極開口 430中所插入之焊球藉由實施一回 p抓（熱處理）在该金層170上形成一焊料凸塊18〇。 ' 在依據該第二實施例之半導體裝置400中，可以在一半 導體晶片110與該佈線基板420間填充一具有絕緣特性之 底部填充樹脂。此外，亦可使用金/鈀/鎳、錫/鎳、及錫一 銀（錫與銀之合金）及錫來取代該金層17〇及該鎳層172。 再者，該第一電極墊130可以只由該等金屬所形成。此 外，不用說，每一金屬不受限於該等金屬而是便於使用的 及该專個別金屬之組合不受限於該組合。 〇 將參考圖6A至60以描述一製造該半導體裝置4〇〇中所 使用之佈線基板420的方法。圖6A至60係用以說明製造 • 依據該第二實施例之佈線基板420之方法（第1至第15) . 的圖式。 在圖6A中，首先，準備一由具有一預定厚度之一平銅 板或一銅箔所形成之支樓基板2 〇 〇，以及在該支撐基板 200之上表面上疊合一乾膜光阻成為一防鍍層，以形成該 光阻層210。此外，亦可應用一液態光阻以取代該乾膜光 阻，藉此形成該光阻層210。 97112962 21 200849530 在圖6B中，以曝光在該光阻層21()上形成 一第一電極之錐形開口 220,該錐形開 形成 基板200之一部分。該支禮美彳 *路该支撐 s 、“ 錢探基板200係用以做為—鐘带 s ’以在该用以形成—第—電極之錐形開口⑽之: 施電解銅電鍍，以便在該用以形成一第_電極之 ？ 220中之該支擇基板2〇〇上沉積銅及因而配置一鋼層^口。 —在圖6C中’該支樓基板2〇〇係用以做為一饋電層，以 貫知電解電鑛，以便在該用以形成—第—電極之錐 220中之該銅層44〇上沉積金及因而形成該金層⑺:以 二再者，在該金層17°之表面上沉積錄，以配置該鎳層 再者二在圖6D+，該支撐基板㈣係用以做為該饋電 層’以貫施電解銅電鑛，以便在該用以形成—第 二形，0中之糊172上沉積銅及因而配置該㈣ :。果’在，亥用以形成一第一電極墊之錐形開口 22〇 中形成該銅層糊及由該金層17〇、該鎳層1?2及該銅層 174所構成之第一電極墊13〇。 在圖6E中，從該支標基板2⑽移除該光阻層，以 便以-錐形疊層狀態在該支擇基板⑽上留下該銅層44〇 及該第一電極墊130。 一因為在圖6F至6N所示之步驟中執行相同於依據該第一 貫施例之圖抓至3請示之步驟的處理，所以將省略其敘 述。 在圖60中’藉由濕式餘刻移除該支撐基板2〇〇，以及 97112962 22 200849530 再者’亦移除該銅層440，以便獲得該佈線基板420。在 依據該第二實施例之佈線基板420中，移除該銅層440， 以便在下表面側（一晶片安裝侧）上形成該錐形電極開口 430 〇 :對於該支撐基板200，亦可允許在垂直方向上黏貼兩個 支核基板200及在該兩個支撐基板200之上及下表面側的 兩個表面上配置該佈線基板4 2 0。在那個情況中，將該兩 ,,個支撐基板2〇〇分割成兩個部分及藉由濕式蝕刻移除該 ' 兩個支撐基板200。 然後，如圖5所示，將一焊球放置在該電極開口 430之 金層170上及實施一回流，以便使該半導體晶片11 〇之每 一端經由該焊料凸塊180連接至該第一電極墊13〇及因而 在該佈線基板420上安裝該半導體晶片11〇。適當地選擇 在該佈線基板420上安裝該半導體晶片11〇之步驟。例 如，具有下面情況：依據顧客之需求將該半導體晶片11〇 G安裝在該佈線基板420上及在該佈線基板42〇所要送達之 顧客處將該半導體晶片11〇安裝在該佈線基板42〇上。 . 因此，在依據該第二實施例之佈線基板42〇中，在該下 表面側（該晶片安裝側）上形成該電極開口 43〇。因而，當 要安裝1半導體晶片110時，藉由在該電極開口 430上^ 施一回流（一熱處理）以將該焊料凸塊180接合至該第一 電極墊130之金層170側。結果，使該焊料凸塊180可靠 ^接合至該第一電極墊130及亦藉由該電極開口 43〇之周 邊部分增加徑向上之接合強度。 97112962 23 200849530 此外’可以以打線接合取代該焊料凸塊18〇以在該佈線 基板420上安裝該半導體晶片110。再者，可以藉由焊接 一插針來取代該焊料凸塊180以在該佈線基板42〇上安裝 該半導體晶片110。 此外，在該焊料凸塊180之回流中產生熱應力之情況 中，因為以相同於該第一實施例之方式在該第一電極墊 1 30之外周圍上形成在該晶片安裝側上具有比在該基板疊 層側上小之直徑的該錐形表面132，所以增加該錐形表面 132對該第一層122之絕緣層的黏著。結果，可防止裂缝 之產生0 义、 再者，該第一層122之絕緣層的錐形開口内壁係形成用 以覆蓋該錐形表面132之整個周圍。因此，增加該第一電 極墊130之握持力。結果，縱使在安裝該晶片後施加一用 以拉出該半導體晶片11G之力，可防止該f —電極塾13〇 與該第一層122之絕緣層分離。
(J 圖7係顯示該第二實施例之變型的圖式。如圖7所示， 在該變型中’在垂直相反於該第二實施例之情況的方向上 ^用/亥佈線基板42卜更特別地，經由該焊料凸塊180在 该弟二電極塾16〇上安裝該半導體晶片ιι〇及經由一焊球 =在該第一電極塾13〇上形成一焊料凸塊34〇。在此 41可經由該電極開口 4 3 G之周邊部分增加在該焊料 t徑向上的接合強度。可以焊接—插針以取代該 又干料凸塊3 4 0。 在如圖5及7所示之佈線基板42()中可以在該第一電極 97112962 24 200849530 墊130或該第二電極墊160上安裝該半導體晶片u〇。 在該變型中，在該第二電極墊i 6〇上可以提供一配置有 金及鎳層之電鍍層（以使該金層暴露至一表面之方式此 外，亦可使用金/鈀/鎳、錫/鎳、及錫—銀（錫與銀之合金） ,及錫來取代該金層I70及該鎳層172。再者，該第一電極 :墊130可以只由該等金屬所形成。此外，不用說，每一金 屬不文限於該等金屬而是便於使用的及該等個別金屬之 組合不受限於該組合。 、再者，在該變型中，亦可在圖6N之步驟中藉由裝載該 半導體晶片110至該佈線基板42〇上及然後移除該支撐基 板200以完成該半導體裝置。 並且，在該變型中，可以在該半導體晶片11〇與該佈線 基板420間填充一具有絕緣特性之底部填充樹脂。 此外，可以以打線接合取代焊料凸塊180以在該佈線基 板420上女i 5亥半導體晶片11 〇。再者，可以藉由焊接一 〇插針來取代該焊料凸塊180以在該佈線基板420上安裝該 半導體晶片11〇。 - [第三實施例] -圖8係顯示一應用依據本發明之佈線基板的第三實施 幻之半‘肋·各·置的縱向剖面圖。如圖8所示，一半導體裝 置500具有例如在一佈線基板52〇上覆晶安裝一半導體晶 片之結構。該佈線基板520具有一配置有複數個佈線 層及複數個絕緣層之多層結構，以及具有一種結構，其中 依據該實施例在垂直方向上配置具有佈線層之一第一層 97112962 25 200849530 一弟二層124、-第三層126及-第四層128之個 別絕緣層。此外’該第-層122具有這樣的結構：配置一 第-絕緣層121及-第二絕緣層123，以實施在—第一電 極墊130上提供一寬第三電極墊136之步驟。該等絕緣層 之母一絕緣層係—絕緣樹脂(例如，-環氧樹脂或一聚醯 亞胺樹脂）所形成。 f上面要貫施焊接之該第一絕緣層121及該第四層128 之絕緣層可以由—絕緣樹脂所形成，其中該絕緣樹脂曰係由 -熱固性環氧樹㈣所構成。此外，在該半導體I置剛 中，可以在该半導體晶片！丨〇與該佈線基板52〇間填充一 具有絕緣特性之底部填充樹脂。 在最上層之第一々122具有覆晶連接該半導體晶片110 之一端的該第-電極墊13〇、該第三電極塾136及一介層 134。此外，在該第一層122下方所配置之該第二層ία 具有連接至該介層134之一佈線層14〇及一介層142。再 c者」在該第二層124下方所配置之該第三層126具有連接 ^該介層142之一佈線層15〇及一介層152。此外，在該 -第一層126下方所配置之該第四層128具有電性連接至該 • 介層152之一第二電極墊ι6〇。 此外，該第一層122具有形成用以包圍該第一電極墊 no之外周圍的第—絕緣層m，以及該第三電極塾136 係形成於該第一絕緣層121與該第二絕緣層123之間。 在曰相同於該第一及第二實施例之方式中，以上表面側 知接側及一晶片安裝側）具有小外徑及在下表面側（一 97112962 26 200849530 ，板豐層侧）具有A外徑之方式形成該第 因此二外周圍表面構成—錐形表面132。在該實:: 以將该弟一電極墊1 3 〇之名隹 、 於水平面之傾斜角32的傾斜肖度θ(相對 =。該傾斜角度叫限於此’而是亦可設定 d層結構，其中配置對桿料具 同。寺性的金、鎳及銅層170、 之上表面側(一半導體晶片安二 該半導體晶片⑴之—焊料凸塊_接至 金；晶片n〇之一端經由該焊料凸塊180焊接至該 塊1曰80#- Γ而電性連接至該第—電極墊13G。該焊料凸 二〇係猎由在該第一電極墊130上放置一烊球及實施一 回〜（一熱處理）所形成。
U =第-絕緣層121肖該第二絕緣層123間之界面上形 f亥弟一電極墊130寬之該第三電極墊136。該第：電 ^塾咖係廣範圍地形成，以從該第一電極塾13〇之= Γ3Γ呈向Γ面方向）突出。在該實施财，當該第—電姉 時、有㈣至1()_之直徑且具有約15叫（瑪心之厚 2 三電姉136係、形成例如具有增加有該第一電 "丨30之直徑的約20至90%(適當是50至80%)之直徑 、、勺2至15μπι(適當是5μπι)之厚度。 在該第一電極墊130與該介層134間提供比該第一電極 97112962 27 200849530 墊130寬之該第三電極墊136。因而，該第三電極墊i36 阻擋因該回流處理所產生之熱應力的前進方向及例如在 沿著該第一絕緣層121與該第二絕緣層123間之界面的方 向上及收及熱應力。因此，縱使產生剝離，以致於使覆蓋 <該第一電極墊130之外周圍的該第一絕緣層121之一部分 r 斷裂，可防止在該第二絕緣層123上產生裂縫。 該第一電極墊130可以具有一種結構，其中以使該金層 (170暴硌至s亥佈線基板520之表面的方式只配置該金層 170及該鎳層172。此外，亦可使用金/鈀/鎳、錫/鎳、錫 -銀（錫與銀之合金）及錫來取代該金層17〇及該鎳層 172。再者，該第一電極墊13〇可以只由該等金屬所形成。 此外，不用說，可使用該等金屬之每一金屬而沒有限制及 該等個別金屬之組合不受限於該組合。 將參考圖9A至9S以描述一製造在該半導體裝置5〇〇中 所使用之佈線基板520的方法。圖9A至9S係用以說明製 〇造依據該第三實施例之佈線基板520的方法（第1至20) 之圖式。在圖9A至9S中，在面向下方向上配置該等個別 • 層，其中在該佈線基板520之下表面側上提供該第一電極 ， 墊130(垂直相反於圖8所示之疊層結構的方向）。 在圖9A中，首先，準備一由具有一預定厚度之一平銅 板或一銅箔所形成之支撐基板2〇〇。在該支撐基板2〇〇之 上表面上疊合一熱固性環氧樹脂膜做為一防鍍層。結果， 形成該第一絕緣層121。 在圖9B中，在該第一絕緣層121上照射一雷射光束， 97112962 28 200849530 以形成一用以形成一第一電極墊之錐形開口 22〇，以 露該支撐基板2 0 0之一部分。該用以形成一第—電極* 錐形開口 220的内徑對應於該第—電極墊13〇之外徑。之 在圖9C中，在該第一絕緣層j 21及該用以形成— 電極墊之錐形開口 220的内壁上實施一粗化處理。最好^ 該粗化處理所獲得之表面粗糙度應該設定成例如具 約為 0. 25 至 0. 75μιη。 、 a 在圖9D中，將一電力饋送至該支撐基板2〇〇，以實施 電解電鑛，以便在該用以形成—第—電極墊之錐形二口 220中之5亥支樓基板2G0上沉積金，以形成該金層n 以及再者，在該金層17G之表面上沉積鎳，以配置該錄層 172。 在圖9E中，將該電力饋送至該支撐基板2〇〇，以實施 該電解電鍵，以便在該用以形成一第一電極塾之錐形開口 220中之該鎳層172上沉積銅及因而配置該銅層，以 G形成該第-電極墊130。結果，在該用以形成一第—電極 墊之錐形開口 220中形成具有包括該金層17〇、該鎳層 .及該銅層174之3層結構的該第一電極墊13〇。粗化該用 .以形成一第一電極墊之錐形開口 22〇的錐形内壁。因此， 可增加對該第-電極墊13〇之黏著及防止熱應力所產生 之剝離。 此外，可使用像金/鈀/鎳、錫/鎳、錫-銀（錫與銀之合 金）及錫之金屬來取代該金層17〇及該鎳層172。再者， 以使，亥第一電極墊13〇之上表面暴露至該第一絕緣層 97112962 29 200849530 之方式可以使該第一絕緣層121之表面經歷緩衝。 在圖9F中，藉由無電解銅電鍍在該第一電極墊13〇及 該第一絕緣層121之表面上形成一種子層19〇。對於一形 成該種子^ 190之方法’可以使用另一薄膜形成方法(二 =鍍方法或一 CVD方法）或者可以形成一不同於銅之導電 金屬。此外，為了增加該黏著，可以在該第一絕緣層ΐ2ι 及該第一電極墊130之表面上實施該粗化處理後，形成該 種子層。
a在圖9G中，在該種子層190之表面（上表面）上疊合一 乾朕光阻240成為一防鍍層。在該乾膜光阻24〇上實施圓 =化（曝光及顯影），以形成一用以形成一第三電極墊之暴 露該種子層19〇之—部分的開口 。該用以形成一第三 /電極墊之開口 250的内徑對應於該第三電極墊136之外 1工11及該用以形成一第三電極墊之開口 250的深度界定 。亥第二電極墊136之高度（厚度）。可以應用一液態光阻以 取代該乾膜光阻240。 在圖9Η中，藉由從該種子層19〇饋送一電力來實施電 、军=甩鍍，以便在該用以形成一第三電極墊之開口 中 銅，以形成具有比該第一電極墊130大之直徑的該第 :電：墊136。結果，在該第一電極墊13〇之表面上配置 在徑向（平面方向）上具有大直徑之該第三電極墊136。 ^圖Μ中，從該第一絕緣層121移除該乾膜光阻240 的I 了在4第二電極墊136下方所提供之種子層190之外 勺八它種子層190。結果，在該第一絕緣層121上留下該 97112962 30 200849530 第二电極墊136。在圖91及後繼圖式所實施之步驟中， 將銅合併於在該第三電極墊136下方所提供之種子層19〇 中。因此’省略該種子層19〇。 在圖9J中，在該第三電極墊136之表面上實施該粗化 :處理及然後疊合該樹脂膜（例如，一環氧樹脂或一聚酿亞 .私树知），以形成该第二絕緣層12 3。結果，獲得具有該 第电極墊及該第三電極墊136之該第一層122。 在圖9K中，在§亥第二絕緣層123上照射一雷射光束， 以例如以暴露該第三電極墊136之表面的中心之方式形 成介層孔260。 在囷9L中在„亥苐一絶緣層123之表面及該介層孔"ο 之内面上以非電解銅電鍍形成一種子層282。 在圖9M中，在該第二絕緣層123之表面（上表面）上疊 合一乾膜光阻27G做為-防㈣。然後，在該乾膜光阻 270上實施圖案化（曝光及顯影），以形成一用以形成一佈 〇線圖案之暴露該種子層282之一部分的開口 28〇。可以應 用一液態光阻來取代該乾膜光阻27〇。 〜 • 在目⑽中，藉由饋電該種子層282來實施電解銅電鍍， .以在該介層孔260及該用以形成一佈線圖案之開口 28〇中 之種子層280上沉積銅，以形成該介層134及該佈線圖案 層 140 〇 在圖9〇中，從該第二絕緣層123移除該乾膜光阻27〇 及在該佈線圖案層140下方所提供之種子層282之外的其 它種子層282。結果，在該第二絕緣層123上留下該佈線 97112962 31 200849530 圖案層140。在圖90及後繼圖式中，未顯示該種子層282。 在圖9P中，在該第二絕緣層123及該佈線圖案層ι4〇 之表面上實施一粗化處理及然後疊合一包含一為主要成 分之環氧樹脂的膜狀所謂增層樹脂284(可相應於所需硬 、度或彈性來適當地改變一填充物之含量），以形成該第二 ：層124之絕緣層（該第三絕緣層）。之後，照射一雷射光 束，以例如以暴露該佈線圖案層14〇之表面的方式形成一 介層孔290。 接著，重複圖9L至9Ρ之步驟，以形成該第二層124之 介層142及該第三層126之佈線圖案層15〇。此外，在配 置至 >、四個佈線基板5 2 〇之情況中，最好應該相應地重複 圖9L至9Ρ之步驟。 在圖9Q中，在該第三層126之絕緣層的表面（上表面） 上以非電解銅電鑛形成一種子層314，以及隨後，疊合一 乾膜光阻300做為一防鍍層。對於一形成該種子層314之 U方法，可以使用一不同於該非電解銅電鍍之薄膜形成方法 或可以以一不同於銅之導電金屬來形成該種子層314。 •、然後，在該乾膜光阻300上實施圖案化（曝光及顯影）， .以形成一用以形成一電極之暴露該種子層314之一部分 的開口 310。接下來，藉由饋電該種子層314來實施電解 銅電鍍，以在一介層孔312及該用以形成一電極之開口 310中沉積銅，藉此形成該介層152及該第二電極墊16〇。 然後，移除該乾膜光阻3〇〇及除了在該第二電極墊1⑽下 方所提供之種子層314之外的其它種子層314。在圖卯 97112962 32 200849530 及後、、圖々式中所貫施之步冑中，將銅合併於在該第二電極 塾160下方所提供之種子層314中。因此，省略該種子層 314 〇 ，圖9R中，在該第三層126之絕緣層的表面（上表面） ·:上$ 口防丈干層320及因而形成該第四層128之絕緣層， :以及然後，以暴露該第二電極墊160之中心部分的方式形 成一開口 330。 在圖9S中，藉由濕式蝕刻移除該支撐基板200，以便 獲得該佈線基板520。對於該支撐基板200,亦可允許在 垂直方向上黏貼兩個支撐基板2〇〇及在該兩個支撐基板 200之上及下表面側的兩個表面上配置該佈線基板。 ，那個情況中，將該兩個支撐基板2〇〇分割成兩個部分及 藉由濕式钱刻移除該兩個支撐基板2 〇 〇。 然後，如圖8所示，將一焊球放置在該佈線基板52〇之 第一電極墊130上及實施一回流，以便使該半導體晶片 U 110之每一端經由一焊料凸塊180連接至該第一電極墊 130及因而在该佈線基板52〇上安裝該半導體晶片11 〇。 •適當地選擇在該佈線基板520上安裝該半導體晶片11〇之 ^步驟。例如，具有下面情況··依據顧客之需求將該半導體 曰曰片110女裝在該佈線基板52〇上及在該佈線基板52〇所 要送達之顧客處將該半導體晶片11〇安裝在該佈線基板 520 上。 此外，在該焊料凸塊180之回流中產生一熱應力之情況 中，因為在該第一電極墊130之外周圍上形成在該晶片安 97112962 33 200849530 1侧上具有比在該基板疊層侧上小之直徑的該錐形表面 1—32，所以增加該錐形表面132對該第一絕緣層丨2〔:黏 著。結果，可防止裂縫之產生。再者，該第一絕緣層& 之錐形開口内壁係形成用以覆蓋該錐形表面132之整個 ，周圍二因此，增加該第一電極塑t 13〇之握持力。結果，縱 :使在女t s亥晶片後施加一用以拉出該半導體晶片丨丨〇之 f，可防止該第一電極墊13〇與該第一層122之絕緣層分 離。 再者，在該實施例中’該第三電極墊136係形成從該第 一電極塾130之外徑朝徑向（平面方向）突出。因此，該第 三電極墊136阻擋因該熱應力之前進方向及在沿著該第 ▲、-、邑、、彖層121與该第二絕緣層123間之界面的方向上吸收 4熱應力。因此，在依據該第三實施例之佈線基板⑽ 中，可防止在覆蓋該第三電極塾136之外周圍的該第二絕 緣層123上產生裂縫。 I，—圖1 〇係頒不该第三實施例之變型的圖式。如圖1 〇所 7、在"玄义1中，在垂直相反於該第三實施例之情況的方 向^ 1吏用α亥佈線基板52〇。更特別地，經由該焊料凸塊180 ，在該第二電極墊160上安裝該半導體晶片110及經由-焊 球之回流在該第-電極墊13〇上形成一焊料凸塊34〇。可 以知接一插針以#代該帛料凸塊34〇。 在U亥又1中，该焊料凸塊340連接至該第一電極墊 130因此，以邊錐形表面132對該第一層122之絕緣層 的钻著之★曰加所獲得之接合強度作用在該焊料凸塊 97112962 34 200849530 上0 在如圖8及10所示之佈線基板520中可以在該第一電 極墊130或該第二電極墊160上安裝該半導體晶片11〇。 在該變型中，在該第二電極墊16〇上可以提供一配置有 金及鎳層之電鍍層（以使該金層暴露至一表面之方式）。此 外亦可使用金/把/錄、錫/錄、錫-銀（锡與銀之合金） 及錫來取代該金層170及該鎳層172。再者，該第一電極 墊130可以只由該等金屬所形成。再者，該第一電極墊 130可以只由該等金屬所形成。此外，不用說，每一金屬 不受限於該等金屬而是便於使用的及該等個別金屬之組 合不受限於該組合。 再者’在該變型中，亦可在圖9R之步驟中藉由裝㈣ 半導體晶片11〇至該佈線基板520上及然後移除該支 板200以完成該半導體裝置。
L :二型中’可以在該半導體晶片110與該佈線 基板520間填充一具有絕緣特性之底部填充樹脂。 接合取代該焊料凸塊180以在該佈線 ms r 晶片110。再者，可以藉由烊接 一插針來取代該焊料凸塊180以在該 ^接 該半導體晶片110。 4基板520上安裝 [第四實施例] 圖π係顯示一應用該佈線基 裝置之縱向剖面圖。在圖 =四貫知例的半導體 例之部分具有相同元件=中^相同於該-至第三實施 件付唬，因而將省略其敘述。 97112962 35 200849530 如圖11所示’在—依據該第四實施例之用於 裝置剛之佈線隸㈣中，形成_電極開口彻牛^ ，第书極墊130之一表面（在一金層no側上之端面） ^形且離-第—絕緣層121之—表面成凹形。因此，以 ^該電極開口 430中所插入之焊球藉由實施一回流(一 '、、、處理)在該金層17〇上形成一桿料凸塊18〇。
C Ο 、&=在:亥半導體裝置_中所使用之佈線基請的製 =方相同於依據該第三實施例之圖9咖所示之步 2:0 在於：在圖⑽之步驟中在該支樓基板 該支撐基板⑽。 一财—起㈣該銅層與 ㈣第四實施例中，在圖⑽之步驟中針對一用 =:Γ電極墊之錐形開口 22〇的内部將-電力饋 200 ’以實施電解銅電鏡，以便在該用以 奸铜 極塾之錐形開口 220中的該支撐基板上 層440(見圖6β)。接著，將該電力饋 成一基板200’以實施電解電鑛，以便在該用以形 全，以提： = 錐形開口 220中之該銅層440上沉積 上、冗产錄 7〇’以及再者，在該金層170之表面 上，儿和鎳，以配置—鎳層172。另外， 用以做為該饋電層，以每η "支按基板200係 成-第-電極墊:錐 銅，以配置一銅層二開口 22〇中之該錄請上沉積 此外，在圖9S之牛挪士 # ν〜、中’猎由濕式餘刻移除該支樓基 97112962 36 200849530 板200及亦移除該銅層44〇，以便獲得該佈線基板62〇。 在該佈線基板620中，移除該銅層440，以便在下表面侧 (一晶片安裝側）上形成離該第一絕緣層121之表面成凹 形之該電極開口 430(見圖60)。 並且，在該第四實施例中，對於該支撐基板200，亦可 •允卉在垂直方向上黏貼兩個支撐基板200及在該兩個支 撐基板200之上及下表面側的兩個表面上配置該佈線基 板620。在那個情況中，將該兩個支撐基板2〇〇分割成兩 (個部分及藉由濕式蝕刻移除該兩個支撐基板2〇〇。 然後，如圖11所示，將一焊球放置在凹進該電極開口 430中之該金層17〇上及實施一回流，以便使該半導體晶 片110之每一端經由該焊料凸塊18〇連接至該第一電極墊 130及因而在該佈線基板62〇上安裝該半導體晶片iiQ。 適當地選擇在該佈線基板620上安裝該半導體晶片Π0之 步恥。例如’具有下面情況：依據顧客之需求將該半導體 〇晶片Π0安裝在該佈線基板mo上及在該佈線基板62〇所 要送達之顧客處將該半導體晶片110安裝在該佈線基板 . 620 上。 • 因此’在依據該第四實施例之佈線基板620中，在該下 表面側（該晶片安裝側）上形成離該第一絕緣層121之表 面成凹形之該電極開口 43〇。因而，當要安裝該半導體晶 片11〇時，藉由在該電極開口 43〇上實施一回流（一熱處 理）以將該焊料凸塊180接合至該第一電極墊130之金層 170側。結果，使該焊料凸塊180可靠地接合至該第一電 97112962 37 200849530 極墊130及亦藉由該電極開口 43〇之周邊部分擗力^ 之接合強度。 ㈢ϋ徑向上 在依據該第四實施例之半導體裝置6〇0中，可以在該半 導體晶片110與該佈線基板62〇間填充一具有絕緣特性之 •底部填充樹脂。此外，亦可使用金/鈀/鎳、錫/鎳、錫一 .銀（錫與銀之合金）及錫來取代該金層170及該鎳層172。 _再者，該第一電極墊130可以只由該等金屬所形曰成。此 r,外，不用說，可使用每一金屬不受限於該等金屬而是便於 1使用的及該等個別金屬之組合不受限於該組合。 再者，在該變型中，在該焊料凸塊i 8〇之回流中產生一 熱應力之情況中，因為在該第一電極墊130之外周圍上形 成在該晶片安裝側上具有比在該基板疊層側上小之直徑 的該錐形表面132，所以增加該錐形表面132對該第一絕 緣層121之黏著。結果，可防止裂縫之產生。 。此外，該第三電極墊136係廣範圍地形成，以從該第一 〇電極墊I30之外徑朝徑向（平面方向）突出。因而，該第三 ，極墊136阻擋因該熱應力之前進方向及在沿著該第一 _ =緣層I2!與該第二絕緣層123間之界面的方向上吸收該 •熱應力。因此，在依據該第四實施例之佈線基板62〇中， 可以相同於該第三實施例之方式防止在覆蓋該第三電極 墊136之外周圍的該第二絕緣層123中產生裂縫。 一圖12係顯示該第四實施例之變型的圖式。如圖12所 厂、在"亥艾型中’在垂直相反於該第四實施例之情況的方 向上使用該佈線基板62〇。更特別地，經由該焊料凸塊18〇 97112962 38 200849530 亥弟一電極塾160上安襄該半導體晶片110及經由一烊 球之回流在該第_帝夫 于 _ , ^ + 电極墊130上形成一焊料凸塊34〇。在 \一中：離—第一絕緣，i2i之表面成凹形之一電極 歼口 -凹部)43〇中形成該焊料凸塊34〇。因此 該電極開口 430之周邊邱八^ u 精由 鬥达°卩刀增加径向上之接合強度。可以 知接一插針以取代該焊料凸塊34〇。 在該變型中，該焊料凸塊340 it接至該第一電極塾 130\因此以該錐形表面132對該第一層122之絕緣層 的黏著之&加所獲得之接合強度作用在該焊料凸塊以〇 上0 Ο 在如圖11及12所示之佈線基板620中可以在該第一带 極藝130或該第二電極墊⑽上安裝該半導體晶片 在該變型中，在該第二電極墊⑽上可以提供一配 金及錄層之電鑛層（以使該金層I露至一表面之方式）。此 外，亦可使用金/鈀/鎳、錫/鎳、錫_銀(錫與銀之 及錫來取代該金層170及該鎳層172。再者，該第_；電極 塾130可以只由该等金屬所形成。此外’不用說，每一金 屬不受限於該等金屬而是便於使用的及該等個別金屬之 組合不受限於該組合。 再者，在該變型中，亦可藉由裝載該半導體晶片丨1〇至 該佈線基板620上及然後移除該支撐基板2〇〇以完成該 導體裝置。 ~千 並且，在該變型中，可以在該半導體晶片11〇與該佈線 基板620間填充一具有絕緣特性之底部填充樹脂。 97112962 39 200849530 μ 62〇 f* Λ 接合取代該焊料凸塊180以在該佈線 :奸斜力女裝該半導體晶片110。再者，可以藉由焊接 、，“取代該烊料凸塊180以在該佈線基 該半導體晶片110。 U上女衣 當然除了一用於半導體晶片裝載之電極塾之外，依據本 發明之電極墊還可應用至—用於外部連接之電極塾（例 如’ BGA(球栅陣列）、PGA(針栅陣列）或LGA(平面拇 列））。 此外，除了具有形成該焊料凸塊180之結構的半導體裝 置之外，本發明還可應用至一具有下面結構之半導體裝 置·將-電子零件裝載至—基板上或在—基板上形成一佈 線圖案。因此，當然本發明亦可例如應用至一要經由一焊 料凸塊接合至一基板之覆晶或一多層基板或一經由一焊 料凸塊接合一電路板之中介層。 【圖式簡單說明】 圖1係顯示一傳統佈線基板之結構的實施例之圖式。 圖2係顯示一應用依據本發明之—佈線基板的第一實 施例之半導體裝置的縱向剖面圖。 、 圖3A係用以說明一製造依據該第一實施例之佈線基板 的方法（第一）之圖式。 圖3B係用以說明一製造依據該第一實施例之佈線基板 的方法（第二）之圖式。 圖3C係用以說明一製造依據該第一實施例之佈線基板 的方法（第三）之圖式。 97112962 200849530 圖係用以說明一製造依據該第一實施例之佈線基板 的方法（第四）之圖式。 圖、係用以说明一製造依據該第一實施例之佈線基板 的方法（第五）之圖式。 圖3F係用以說明—製造依據該第一實施例之佈線基板 的方法（第六）之圖式。 圖、G係用以说明—製造依據該第一實施例之佈線基板 的方法（第七）之圖式。 圖3H係用以說明—製造依據該第一實施例之佈線基板 的方法（弟八）之圖式。 圖、31係用以說明—製造依據該第一實施例之佈線基板 的方法（第九）之圖式。 圖3J係用以况明一製造依據該第一實施例之佈線基板 的方法（第十）之圖式。 圖3K係用以說明一製造依據該第一實施例之佈線基板 的方法（第十一）之圖式。 圖3L係用以說明一製造依據該第一實施例之佈線基板 的方法（第十二）之圖式。 圖3M係用以祝明一製造依據該第一實施例之佈線基板 的方法（第十三）之圖式。 、 圖3N係用以說明一製造依據該第一實施例之佈線基板 的方法（第十四）之圖式。 圖30係用以說明一製造依據該第一實施例之佈線基板 的方法（第十五）之圖式。 97112962 41 200849530 圖4係顯示該第一實施例之變型的圖式。 圖5係顯示一應用該佈線基板之第二實施例的半導體 裝置之縱向剖面圖。 圖6A係用以說明一製造依據該第二實施例之佈線基板 _ 的方法（第一）之圖式。 • 圖6B係用以說明一製造依據該第二實施例之佈線基板 的方法（第二）之圖式。 圖6C係用以說明一製造依據該第二實施例之佈線基板 (的方法（第三）之圖式。 圖6D係用以說明一製造依據該第二實施例之佈線基板 的方法（第四）之圖式。 圖6E係用以說明一製造依據該第二實施例之佈線基板 的方法（第五）之圖式。 圖6F係用以說明一製造依據該第二實施例之佈線基板 的方法（第六）之圖式。 〇 圖6G係用以說明一製造依據該第二實施例之佈線基板 的方法（第七）之圖式。 , 圖611係用以說明一製造依據該第二實施例之佈線基板 ,的方法（第八）之圖式。 圖61係用以說明一製造依據該第二實施例之佈線基板 的方法（第九）之圖式。 圖W係用以言兒明一製造依據該帛二實施例之佈線基板 的方法（第十）之圖式。 圖6K係用以說明一製造依據該第二實施例之佈線基板 97112962 42 200849530 的方法（第十一）之圖式。 圖6L係用以說明一製造依據該第二實施例之佈線基板 的方法（第十二）之圖式。 圖6M係用以說明一製造依據該第二實施例之佈線基板 的方法（第十三）之圖式。 ，圖6N係用以說明一製造依據該第二實施例之佈線基板 的方法（第十四）之圖式。 、 圖60係用以說明一製造依據該第二實施例之佈線基板 、 的方法（第十五）之圖式。 圖7係顯示該第二實施例之變型的圖式。 圖8係顯示一應用依據本發明之佈線基板的第三實施 例之半導體裝置的縱向剖面圖。 製造依據該第三實施例之佈線基板 製造依據該第三實施例之佈線基板 製造依據該第三實施例之佈線基板 製造依據該第三實施例之佈線基板 製造依據該第三實施例之佈線基板 製造依據該第三實施例之佈線基板 圖9A係用以說明一 的方法（第一）之圖式。 圖9B係用以說明_ 的方法（第二）之圖式。 圖9C係用以說明一 的方法（第三）之圖式。 圖9D係用以說明一 的方法（第四）之圖式。 圖9E係用以說明一 的方法（第五）之圖式。 圖9F係用以說明一 的方法（第六）之圖式。 97112962 43 200849530 圖9G係用以說明一製造依據該第三實施例之佈線基板 的方法（第七）之圖式。 圖9H係用以說明一製造依據該第三實施例之佈線基板 的方法（第八）之圖式。 圖91係用以說明一製造依據該第三實施例之佈線基板 的方法（第九）之圖式。 圖9J係用以說明一製造依據該第三實施例之佈線基板 的方法（第十）之圖式。 、 圖9K係用以說明一製造依據該第三實施例之佈線基板 的方法（第十一）之圖式。 圖9L係用以說明一製造依據該第三實施例之佈線基板 的方法（第十二）之圖式。 圖9M係用以說明一製造依據該第三實施例之佈線基板 的方法（第十三）之圖式。 圖9N係用以說明一製造依據該第三實施例之佈線基板 U的方法（第十四）之圖式。 圖90係用以說明一製造依據該第三實施例之佈線基板 — 的方法（第十五）之圖式。 - 圖9P係用以說明一製造依據該第三實施例之佈線基板 的方法（第十六）之圖式。 圖9Q係用以說明一製造依據該第三實施例之佈線基板 的方法（第十七）之圖式。 圖9R係用以說明一製造依據該第三實施例之佈線基板 的方法（第十八）之圖式。 97112962 44 200849530 圖9S係用以說明—製造依據該第三實施例之佈線基板 的方法（第十九）之圖式。 圖10係顯示該第三實施例之變型的圖式。 圖11係顯示一應用該佈線基板之第四實施例的半導體 聚置之縱向剖面圖。 圖12係顯示該第四實施例之變型的圖式。 【主要元件符號說明】 10 電極墊 12 第一絕緣層 13 第二絕緣層 14 介層 16 佈線層 17 金層 18 鎳層 20 裂縫 100 半導體裝置 110 半導體晶片 120 佈線基板 121 第一絕緣層 122 第一層 123 第二絕緣層 124 第二層 126 第三層 128 第四層 97112962 45 200849530 Γ
130 第一電極墊 132 錐形表面 134 介層 136 第三電極墊 140 佈線圖案層 142 介層 150 佈線圖案層 152 介層 160 第二電極墊 170 金層 172 鎳層 174 銅層 180 焊料凸塊 190 種子層 200 支撐基板 210 光阻層 220 錐形開口 230 樹脂膜 240 乾膜光阻 250 開口 260 介層孔 270 乾膜光阻 280 開口 282 種子層 97112962 200849530 284 290 300 310 312 314 320 330 C.、340 400 420 430 440 500 520 , 600 620 θ 增層樹脂 介層子L 乾膜光阻 開口 介層孔 種子層 防焊層 開口 焊料凸塊 半導體裝置 佈線基板 電極開口 銅層 半導體裝置 佈線基板 半導體裝置 佈線基板 傾斜角度 97112962 47

Claims (1)

  1. 200849530 十、申請專利範圍： 1· 一種佈線基板之製造方法，包括： 第一步驟，形成一光阻層於一支撐基板上； 第二步驟，形成一錐形開口於該光阻層上，钱 在該支撐基板侧上具有一小直徑及在一開口側二口 大直徑； 具有一 第二步驟，形成一電極墊於該錐形開口之内 墊在該開口侧上具有一大直徑； -电極 第四步驟’移除該光阻層及形成— 圍及該支撐基板上；極墊周 =五步驟，形成一向該絕緣層暴露該電極墊之介層. 第六步驟’形成-電性連接至該電極墊之佈線層於 ^人 層及該絕緣層之表面上；以及 、〆；丨 第七步驟，移除該支撐基板及暴露在該電極 徑側上的端面。 小直 2. 一種佈線基板之製造方法，包括： 第一步驟，形成一絕緣層於一支撐基板上； ::步驟’形成一錐形開口於該絕緣層上，該錐形開口 μ撐基板側上具有一小直徑及在一開口側上且一 大直捏； ，、有一 墊：：二驟’形成一電極墊於該錐形開口之内部，該電極 上在该開口側上具有一大直徑； 緣驟’形成一電性連接至該電極墊之佈線層於該絕 、、承尽 < 表面上；以及 97112962 48 200849530 一第五v驟，私除该支撐基板及暴露在該電極墊之一小直 從側上的端面。 3·如申請專利範圍第丨項之佈線基板之製造方法，其 中， ^包極塾具有一錐形外周圍表面之相對於水平面的傾 斜角度θ，該傾斜角度θ係設定為5〇至8〇度。 4·如申請專利範圍第1項之佈線基板之製造方法，直 中， ’、 该第四步驟包括在形成該絕緣層前，粗化一包括該電極 墊之錐形外周圍表面之表面的步驟。 中5·如申請專利範圍第2項之佈線基板之製造方法，其 该第二步驟包括在形成該電極墊前，粗化該錐形開口 内部的步驟。 汗之 6·如申請專利範圍第丨項之佈線基板之製造方法，直 中， ’、 該支撐基板係由一金屬所形成； 该第二步驟包括在該支撐基板與該電極墊間，形成一與 該支撐基板相同型態之金屬層的步驟；以及 、 該第七步驟包括移除該支撐基板及移除該金屬層的步 驟’以促使該電極墊之一暴露表面形成一錐形開口。 7·如申請專利範圍第2項之佈線基板之製造方法， 中， 彳、、 該支撐基板係由一金屬所形成； 97112962 49 200849530 該第二步驟包括在該支撐基板與該電極墊間，形成一與 該支樓基板相同型態之金屬層的步驟；以及 該第五步驟包括#除該支撑基板及移除該金屬層的步 驟，以促使該電極墊之一暴露表面形成一錐形開口。 : 8·種半‘妝衣置之製造方法，其利用申請專利範圍第 < 1項之佈線基板之製造方法，進一步包括·· 經由一焊料凸塊安裝一半導體晶片於該電極墊上之步 〇 9.-種半導體裝置之製造方法，其制申請專利範圍第 1項之佈線基板之製造方法，進一步包括·· 安裝-半導體晶片於一電極墊形成表面之相反側上的 ^ 面上之步驟，其中在該電極塾形成表面上形成有該佈線 基板之該電極墊。 10· —種佈線基板，包括·· 一電極墊；以及 、、巴、、彖層’形成與該電極墊接觸，J:中， 該電極塾係形成採用一錐形形狀，該 有該絕緣層之絕緣層側上且右士古^ y狀在形成 -吴噯矣^丨大直徑及在該電極墊之 暴路表面側上具有一小直徑。 中如申請專利範圍第2項之佈線基板之製造方法，其 遠電極墊具有一錐形外周 斜角度0’該傾斜角_設定為5。至水千面的傾 ·-種半導體裝置之製造方法，其利用申請專利範圍 97112962 50 200849530 第2項之佈線基板之製造方法，進一步包括· 經由一焊料凸塊安裝一半導曰 驟。 干V體日日片於该電極墊上之步 13· —種半導體裝置之製 η 2 ss ^ ^ ^ 法’其利用申請專利範圍 弟2項之佈線基板之製造方法，進—步包括· ㈣ 安裝—半導體晶片於一電極塾 表面上之牛讲„^ 蝥形成表面之相反側上的 基板之該電極墊。 t成表面上形成有該佈線 D 97112962 51
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5392847B2 (ja) * 2008-01-09 2014-01-22 ルネサスエレクトロニクス株式会社 配線基板、半導体装置及びそれらの製造方法
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP2010087229A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4803844B2 (ja) * 2008-10-21 2011-10-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
JP5339928B2 (ja) * 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
TW201041469A (en) * 2009-05-12 2010-11-16 Phoenix Prec Technology Corp Coreless packaging substrate, carrier thereof, and method for manufacturing the same
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
JP5231340B2 (ja) * 2009-06-11 2013-07-10 新光電気工業株式会社 配線基板の製造方法
US9332642B2 (en) * 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
EP2496061A4 (en) 2009-10-30 2014-01-08 Panasonic Corp PRINTED CIRCUIT BOARD AND SEMICONDUCTOR DEVICE COMPRISING A COMPONENT MOUNTED ON A PRINTED CIRCUIT BOARD
KR101203965B1 (ko) * 2009-11-25 2012-11-26 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
KR101677125B1 (ko) 2011-12-19 2016-11-29 인텔 코포레이션 핀 그리드 인터포저
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
US9768102B2 (en) 2012-03-21 2017-09-19 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with support structure and method of manufacture thereof
JP5594324B2 (ja) * 2012-06-22 2014-09-24 株式会社村田製作所 電子部品モジュールの製造方法
US8759961B2 (en) * 2012-07-16 2014-06-24 International Business Machines Corporation Underfill material dispensing for stacked semiconductor chips
WO2014024250A1 (ja) * 2012-08-06 2014-02-13 古河電気工業株式会社 配線基板およびその製造方法ならびに半導体装置
JP2014086679A (ja) * 2012-10-26 2014-05-12 Kyocera Corp 薄膜配線板、多層配線基板およびプローブカード用基板
CN105230135B (zh) * 2013-05-21 2018-04-20 株式会社村田制作所 模块
CN104241231B (zh) * 2013-06-11 2017-12-08 南安市鑫灿品牌运营有限公司 芯片封装基板的制作方法
CN104008998B (zh) * 2014-06-10 2016-08-03 山东华芯半导体有限公司 多芯片层叠封装方法
US9704735B2 (en) 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
JP6554833B2 (ja) 2015-03-12 2019-08-07 株式会社村田製作所 複合電子部品および抵抗素子
JP6369691B2 (ja) * 2015-03-12 2018-08-08 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2017011251A (ja) * 2015-06-24 2017-01-12 京セラ株式会社 配線基板およびその製造方法
KR102326505B1 (ko) * 2015-08-19 2021-11-16 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
JP6712050B2 (ja) 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
WO2018047861A1 (ja) * 2016-09-08 2018-03-15 凸版印刷株式会社 配線基板及び配線基板の製造方法
US10251270B2 (en) * 2016-09-15 2019-04-02 Innovium, Inc. Dual-drill printed circuit board via
US10748863B2 (en) * 2016-12-30 2020-08-18 Texas Instruments Incorporated Semiconductor devices having metal posts for stress relief at flatness discontinuities
FR3069127B1 (fr) * 2017-07-13 2019-07-26 Safran Electronics & Defense Carte electronique comprenant des cms brases sur des plages de brasage enterrees
KR102451017B1 (ko) * 2017-08-16 2022-10-04 엘지디스플레이 주식회사 플렉서블 표시 장치
KR102503732B1 (ko) * 2017-11-30 2023-02-27 삼성디스플레이 주식회사 표시 장치
JP2019149507A (ja) * 2018-02-28 2019-09-05 東芝メモリ株式会社 半導体装置及びその製造方法
CN110556356A (zh) * 2018-06-01 2019-12-10 夏普株式会社 功率模块
JP7208483B2 (ja) 2018-11-21 2023-01-19 テイ・エス テック株式会社 跨座式シート
CN111341743B (zh) 2018-12-19 2024-04-16 株式会社村田制作所 电子部件
US10607928B1 (en) 2019-04-08 2020-03-31 International Business Machines Corporation Reduction of laminate failure in integrated circuit (IC) device carrier
KR20210026546A (ko) * 2019-08-30 2021-03-10 삼성전자주식회사 반도체 패키지 제조 방법
JP7491000B2 (ja) 2020-03-19 2024-05-28 Ｔｏｐｐａｎホールディングス株式会社 配線基板および配線基板の製造方法
DE102020115794B3 (de) * 2020-06-16 2021-07-01 Semikron Elektronik Gmbh & Co. Kg Leiterplatte mit übereinander angeordneten Leiterschichten
KR20220028310A (ko) * 2020-08-28 2022-03-08 삼성전자주식회사 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지
TWI831123B (zh) 2022-01-28 2024-02-01 巨擘科技股份有限公司 多層基板表面處理層結構

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2604298B1 (fr) * 1986-09-19 1988-10-28 Commissariat Energie Atomique Procede de realisation d'une prise de contact electrique sur un substrat en hgcdte de conductivite p et application a la fabrication d'une diode n/p
US6294743B1 (en) * 1995-04-28 2001-09-25 Victor Company Of Japan, Ltd. Multilayer print circuit board and the production method of the multilayer print circuit board
JP3347578B2 (ja) 1996-04-26 2002-11-20 京セラ株式会社 配線基板
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3778256B2 (ja) * 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JPWO2003007370A1 (ja) * 2001-07-12 2004-11-04 株式会社日立製作所 配線ガラス基板およびその製造方法ならびに配線ガラス基板に用いられる導電性ペーストおよび半導体モジュールならびに配線基板および導体形成方法
JP3872319B2 (ja) * 2001-08-21 2007-01-24 沖電気工業株式会社 半導体装置及びその製造方法
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
US6988312B2 (en) * 2001-10-31 2006-01-24 Shinko Electric Industries Co., Ltd. Method for producing multilayer circuit board for semiconductor device
KR100975258B1 (ko) * 2002-02-22 2010-08-11 가부시키가이샤후지쿠라 다층 배선 기판, 다층 배선 기판용 기재, 프린트 배선기판 및 그 제조 방법
JP2004079756A (ja) * 2002-08-16 2004-03-11 Fujitsu Ltd 薄膜多層配線基板、電子部品パッケージ、及び、電子部品パッケージの製造方法
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
JP4072141B2 (ja) * 2003-07-31 2008-04-09 沖電気工業株式会社 半導体装置の製造方法
JP4085094B2 (ja) * 2004-02-19 2008-04-30 シャープ株式会社 導電素子基板の製造方法、液晶表示装置の製造方法
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
JP2006186321A (ja) 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法
US7687326B2 (en) * 2004-12-17 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
JP2007073991A (ja) * 2006-11-20 2007-03-22 Ibiden Co Ltd 多層プリント配線板

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