KR940007896A - 버언인 검사시 스위칭 트랜지스터와 저장 캐패시터를 적절히 바이어싱하는 전원 시스템을 갖고 있는 dram - Google Patents

버언인 검사시 스위칭 트랜지스터와 저장 캐패시터를 적절히 바이어싱하는 전원 시스템을 갖고 있는 dram Download PDF

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Abstract

DRAM장치에 결합된 셀의 스위칭 트랜지스터가 독출 및 기입 모드에서 전압의 강하없이 저장 캐패시터로 스텝 다운 전압 레벨을 전달하는 것을 허용하기 위하여 감지 증폭기 유니트(13a) 및 워드 라인 구동기(12a)에 스텝 다운 전압(Vint) 및 승압된 전압(Vboot)를 공급한다. 스위칭 트랜지스터 및 저장 캐패시터는 잠재적 결함을 현재화하기 위하여 버언인 시험 과정을 통하여 출고 이전에 검사를 받는다. 그러나 스위칭 트랜지스터 또는 저장 캐패시터는 버언인 시험 과정 중에 불충분한 응력을 받고, 전원 공급 시스템은 독출 및 기입 노드와 버언인 시험과정 간의 스텝 다운 전원 전압에 대한 승압된 전압의 비를 변화시켜 스위칭 트랜지스터 및 저장 캐피시터가 충분히 응력을 받게 된다.

Description

버언인 검사시 스위칭 트랜지스터와 저장 캐패시터를 적절히 바이어싱하는 전원 시스템을 갖고 있는 DRAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제17도는 본 발명에 따른 DRAM 디비아스의 구성을 도시한 블록도.

Claims (3)

  1. ⒜ 행렬로 배열되어 있고, 각각이 데이타 비트를 저장하며 직렬로 접속된 스위칭 트랜지스터(SW)와 저장 캐패시터 (SC)로 구성되는 다수의 오드레스 가능한 메모리 셀(11), ⒝ 어드레스 가능한 메모리 셀들의 행에 각각 관련되어 있고 관련 행에 있는 스위칭 트랜지스터들의 게이트 전극들과 접속되어 있는 다수의 워드라인(WL1 내지 WLm), ⒞ 어드레스 가능한 메모리 셀들의 열과 각각 관련되어 있으며 관련 엘에 있는 스위칭 트랜지스터들의 드레인 노드들과 선택적으로 접속된 비트 라인을 갖고 있는 다수의 비트라인 쌍(BL1 내지 BLn), ⒟ 저장 캐패시터들의 누산 전극들을 스위칭 트랜지스터들을 통해서 다수의 비트라인쌍의 비트라인들로 전도 상태가 되게 하기 위하여 다수의 워드라인들에 접속되어 있어서 다수의 워드 라인들 중 하나를 승압된 전압 레벨(Vboot)까지 높여주는 행 어드레스 디코더 및 워드 라이 구동기 유니트(12a), ⒠ 다수의 비트 라인 쌍들의 비트 라인들이 선택적으로 스텝 다운 전압 레벨(Vint)과 저전압 레벨로 될 수 있도록 하기 위하여 다수의 비트 라인 쌍들과 각각 접속되어 있고 데이타 비트를 가리키는 전위차의 크기를 증가시키는 다수의 감지 증폭기 회로(13a), ⒡ 스텝 다운 전원 전압으로 부터 중간 전압 레벨을 발생시켜 저장 캐패시터의 카운터 전극들에 제공하는 중간 전압 발생 유니트(INT), 및 ⒢ g-1) 스텝 다운 전원 전압은 정규의 전원 전압이 제1소정의 전압레벨(xy)로부터 제2소정의 전압레벨(Vx)사이에 있는 동안 일정하며 정규의 전원 전압 레벨이 제2소정의 전압 레벨을 초과한 후에도 정규의 전원 전압 레벨에 비례하거나 그보다 낮도록, 정규의 전원 전압 레벨로부터 스텝 다운 전원 전압 레벨을 발생하여 스텝 다운 전원 전압 레벨을 다수의 감지 증폭기 회로와 중간 전압 발생 유니트 등에 분배하기 위해 제1제어 신호에 응답하는 제1서브 시스텝(15b/15c/15d/15e), g-2) 제2소정의 전압 레벨 이상의 정규의 전원 전압 레벨을 가리키는 제1제어 신호(CL1)을 발생시키기 위하여 정규의 전원 전압 레벨이 제2소정의 전압 레벨을 초과하는지 여부를 알기 위해 스텝 다운 전원 전압 레벨을 모니터하는 제1전압 검출 회로(15a)을 갖고 있으며 DRMA 외부로 부터 정규의 전원 전압 레벨(Vext)이 공급되는 전원 공급시스템을 포함하는 데이타 비트를 선택적으로 억세스하기 위한 표준 모드와 버언인 검사를 위한 검사 모드를 선택적으로 허용하는 DRAM 디바이스에 있어서, 상기 전원 공급 시스템이 g-3) 승압된 전압 레벨을 어드레스 디코드와 워드라인 구동기 유니트 등에 분배하고, 정규의 전원 전압이 제2소정의 전압 레벨보다 낮은 동안에도 승압된 전압 레벨을 스텝 다운 전원 전압보다 제1소정배 크게 조정하며, 또한 정규의 전원 전압 레벨이 제2소정의 전압 레벨을 초과한 후에는 승압된 전압 레벨을 스텝 다운 전원 전압 레벨보다 제2소정배 크게 조정하는 제2서브 시스템(15f/15g/15h/15i/15j:25)를 더 포함하고, 제1소정 배는 제2소정 배와 다르며 정규의 전압 레벨은 표준 모드에서는 제2소정의 전압 레벨보다 낮고 버언인 검사시에는 제2소정의 전압 레벨보다 높은 것을 특징으로 하는 DRAM 디바이스.
  2. 제1항에 있어서, 상기 제2서브 시스템이 상기 승압된 전압 레벨이 제1타켓 전압 레벨보다 낮아졌는지의 여부를 알기 위해 상기 승압 전압을 모니터하고, 상기 승압 전압 레벨이 상기 제2타켓 전압 레벨보다 낮으면 제2제어신호(CL2)를 생성하는 제2전압 검출 회로(15f), 상기 승압된 전압 레벨이 상기 제1타켓 전압 레벨과 다른 제2타켓 전압 레벨보다 낮아졌는지의 여부를 알기 위해 상기 승압 전압 레벨을 모니터하고, 상기 승압 전압 레벨이 상기 제2타켓 전압 레벨보다 낮으면 제3제어 신호(CL3)를 생성하는 제3전압 검출 회로(15g), 인에이블 신호(EN)으로서 상기 제2 및 제3제어신호를 선택적으로 전달하기 위해 상기 제1제어 신호에 응답하는 스위칭회로(15h), 구동 펄스 신호(DR)을 생성하기 위해 상기 인에이블 신호에 응답하는 발진기(15i), 및 상기 승압 전압 레벨 크기를 증가시키기 위해 상기 구동 펄스 신호에 의해 작동되는 승압 회로(15j)를 포함하는 것을 특징으로 하는 DRAM 디바이스.
  3. 제1항에 있어서, 상기 제2서브 시스템이 상기 승압 전압 레벨을 생성하기 위해 상기 다수의 워드 라인들 중 하나를 리프트(lift)하기 위해 타이밍 신호(Pin)에 응답하는 주 부트스트랩 캐패시터(C21)을 갖고 있는 부트스트랩핑 회로(25a), 및 보조 부트스트랩 캐패시터(C22)를 갖고 있고, 상기 보조 부트스프랩 캐패시터가 상기 주 부트스트랩 캐패시터 및 상기 부트스트랩핑 회로의 출력 노드와 전기적으로 결합되어 있는 로드 캐패시턴스(CL)과 함께 부트스트랩핑 현상에 참여할 수 있도록 하기 위해 상기 제1제어 신호에 응답하는 보조 승압 회로(25b)를 포함하는 것을 특징으로 하는 DRAM 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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