CN101369456B - 闪存的资料写入方法 - Google Patents
闪存的资料写入方法 Download PDFInfo
- Publication number
- CN101369456B CN101369456B CN 200710142518 CN200710142518A CN101369456B CN 101369456 B CN101369456 B CN 101369456B CN 200710142518 CN200710142518 CN 200710142518 CN 200710142518 A CN200710142518 A CN 200710142518A CN 101369456 B CN101369456 B CN 101369456B
- Authority
- CN
- China
- Prior art keywords
- flash memory
- data write
- signal
- write
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
一种闪存的资料写入方法，适用于由一切换单元控制一位线的闪存。该闪存的资料写入方法包括施加一方波信号至闪存的字符线，同时施加一递减信号至切换单元，致使闪存的位线接收一稳定的漏极电压。
Description
技术领域
本发明是关于一种非挥发性存储器的资料写入方法，且特别是关于一种闪存的资料写入方法。
背景技术
闪存因具有非挥发性(non-volatile)、高密集度、以及反应速度快…等特性，而在众多的存储器中崭露头角。对于存储器而言，存储资料的保存与元件的可靠度息息相关。因此，近年来许多不同的闪存的资料写入方法陆续被提出，以提升闪存的可靠度。
图1为传统闪存的资料写入方法，其利用施加一方波信号VBLT1至切换单元110，与施加一方波信号VWL1至字符线(word line)WL1的方式，达到得以写入的目的。其中切换单元110由一N型晶体管MN1所构成，若将N型晶体管MN1的等效阻抗视为一电阻R1，则由切换单元110提供至位线(bit line)BL1的漏极电压VD1可表示为
VD1＝VDD-ID1*R1 (1)
其中VDD为切换单元110的操作电压、ID1为流经位线BL1的漏极电流。
参照图2来看图1传统闪存的资料写入方法。随着写入时间的增加，快闪存储胞101的临界电压Vth(threshold voltage)将随之上升，相对的流经位线BL1的漏极电流ID1，也将随着写入时间的增加而递减。如此一来，参照式(1)来看，漏极电流ID1的递减将引发漏极电压VD1的上升。此时，建构在与快闪存储胞101同一位线BL1上的快闪存储胞101-104，会因共享位线BL1上的偏压(不断上升的漏极电压VD1)，而引发漏极干扰(drain disturb)，进而影响闪存120的可靠度。
为了避免引发严重的漏极干扰，图3传统闪存的资料写入方法，采用施加一方波信号VBLT3至切换单元110，与施加一递增信号VWL3至字符线WL1的方式，让流经位线BL1的漏极电流ID3，因递增信号VWL3内的电压准位，会随着写入时间的增加而递增，致使漏极电流ID3不会随着快闪存储胞130的临界电压Vth的变动而递减。如此一来，不随写入时间而变动的漏极电流ID3，将形成一稳定的漏极电压VD3进而减低漏极干扰的影响。其中图3中的漏极电流ID3与漏极电压VD3的相关时序图，如图4所示。然而，图3传统闪存的资料写入方法虽然减低了漏极干扰对闪存120的影响，但建构在与快闪存储胞101同一字符线WL1上的快闪存储胞105，却会因共享字符线WL1上的偏压(不断上升的信号)，而引发栅极干扰(gatedisturb)，进而影响闪存120的可靠度。
由上述可知，传统闪存的资料写入方法会导致建构在与正在写入的快闪存储胞，同一字符线或位线上的其它快闪存储胞，因承受与正在写入的快闪存储胞相同的偏压，而产生所谓的栅极干扰或漏极干扰。换而言之，传统闪存的资料写入方法会随着写入动作的次数增加，致使闪存的可靠度，因栅极干扰或漏极干扰而日渐衰减，进而影响存储资料的正确性，甚至导致闪存的损坏。
发明内容
有鉴于此，本发明的目的是在提供一种闪存的资料写入方法，由递减信号与方波信号对闪存所形成的偏压，执行存储资料的写入，并同时达到降低栅极干扰与漏极干扰的隐忧，由此有效地提升闪存的可靠度。
为达成上述及其它目的，本发明提出一种闪存的资料写入方法，适用于由一切换单元控制一位线的闪存。该闪存的资料写入方法包括施加一递减信号至切换单元，致使闪存的位线接收一稳定的漏极电压。其中的递减信号的电压准位，随着写入时间的增加而递减。以及，于递减信号的信号的作用期间，施加一方波信号至闪存的字符线。如此一来，闪存在递减信号与方波信号所形成的偏压下，就可执行存储资料的写入。
上述的该些方波信号，在一较佳实施例中，于每一该些信号的作用期间，所施加的每一该些方波信号的电压准位相同。且切换单元的等效电阻，随着写入时间的增加而递增。而漏极电压则不随着写入时间的增加而变动。
上述闪存的资料写入方法，在一较佳实施例中，适用于一NOR型阵列结构的闪存。
上述闪存的资料写入方法，在一较佳实施例中，切换单元串接在闪存的位线与操作电压之间，并用以依据递减信号而控制输出漏极电压。
本发明因采用递减信号所形成的一稳定漏极电压，与在该信号的作用期间所施加的方波信号，让闪存于写入的过程中，免除漏极干扰与栅极干扰，进而确保存储资料的正确性，与提升闪存的可靠度。
附图说明
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合附图，作详细说明如下，其中：
图1为一种传统闪存的资料写入方法示意图。
图2为用以说明图1的相关时序图。
图3为另一种传统闪存的资料写入方法示意图。
图4为用以说明图3的相关时序图。
图5为根据本发明较佳实施例的闪存的资料写入方法示意图。
图6为用以说明图5的相关时序图。
具体实施方式
图5为根据本发明较佳实施例的闪存的资料写入方法。为了说明方便，在此绘示出切换单元110与闪存120。其中闪存120包括八个快闪存储胞101-108、两条位线(bit line)BL1-BL2、以及四条字符线(word line)WL1-WL4。而切换单元110则串接在闪存120的位线BL1与操作电压VDD之间，其用以依据递减信号VBLT5而控制输出漏极电压VD5。
继续参照图5。在此，假设以一存储资料写入由位线BL1与字符线WL1所定出的快闪存储胞101作为例子。当要对快闪存储胞101进行写入操作时，将施加一递减信号VBLT5至切换单元110，致使闪存120的位线BL1接收漏极电压VD5。其中递减信号VBLT5的电压准位随着写入时间的增加而递减。此外，本实施例在递减信号VBLT5的每一个信号的作用期间，都施加一方波信号至闪存120的字符线WL1。
上述快闪存储胞101的写入过程中，若将切换单元110的等效阻抗，视为一电阻R5，则漏极电压VD5可表示为
VD5＝VDD-ID5*R5 (2)
其中VDD为切换单元110的操作电压、ID5为流经位线101的漏极电流。参照图6，当快闪存储胞101因递减信号VBLT5与方波信号VWL5所构成的偏压，而进行写入操作时，快闪存储胞101的临界电压Vth(threshold voltage)将着写入时间的增加而递增，导致流经位线BL1的漏极电流ID5，也随着写入时间的增加而递减。为了避免如图1传统闪存的资料写入方法，所引发的漏极干扰，本实施例采用随着写入时间的增加而递减的信号VBLT5，使得切换单元110的等效阻抗(电阻R5)随着写入时间的增加而递增，让漏极电流ID5与电阻R5的乘积(ID5*R5)维持在一定值或是一变动极小值的情况下，参照式(2)，此情况将致使切换单元110产生一个不随着写入时间的增加而变动的漏极电压VD5，或是漏极电压VD5随着写入时间的增加而变动幅度小于0.5V。如此一来，快闪存储胞101在进行写入操作时，位在与快闪存储胞101同一位线BL1上的快闪存储胞102-104，将不会因承受与快闪存储胞101的相同偏压(漏极电压VD5)，而导致漏极干扰的问题。换而言之，闪存120因漏极干扰的降低，进而达到提升闪存120的可靠度。
在本发明的较佳实施例中，递减信号VBLT5的每一作用期间，所施加的方波信号的电压准位相同。因此与图3传统闪存的资料写入方法，本实施例于字符线WL1上所施加的方波信号VWL5(不断上升的信号)，将不会导致位在与快闪存储胞101同一字符线WL1上的快闪存储胞105，因承受与快闪存储胞101的相同偏压(方波信号VWL5)，而产生栅极干扰。如此一来，闪存120的可靠度，也因栅极干扰的降低而提升。
此外，本发明较佳实施例适用于一NOR型阵列结构的闪存。且切换单元110包括开关SW1。其中开关SW1的第一端耦接至操作电压VDD。开关SW1的第二端则耦接至闪存的位线BL1。而开关SW1并依据递减信号VBLT5而决定开关SW1的第一端与第二端的导通状态。上述的开关SW1可由一N型晶体管所构成，然而熟习此技艺者也可依设计所需，轻易地将开关SW1由其它元件取代而成。
值得一提的是，虽然在较佳实施例中已经对切换单元110的内部电描绘出了一个可能的型态，但熟知此技术者应知，各厂商对于切换单元110的设计方式都不一样，因此本发明的应用当不限制于此种可能的型态。换言之，只要是用以控制闪存120的位线BL1的切换单元110，就已经是符合了本发明的精神所在。
综上所述，本发明因采用递减信号所形成的一稳定漏极电压，与在递减信号的作用期间，所施加的方波信号，让闪存于写入的过程中，位在与正在写入的快闪存储胞(比如快闪存储胞101)，同一字符线或位线上的其它快闪存储胞(比如快闪存储胞102-105)，不会因承受相同的偏压(比如漏极电压VD5或方波信号VWL5)，而产生所谓的栅极干扰或漏极干扰，进而在提升闪存可靠度的情况下，确保存储资料的正确性。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。
Claims (10)
1.一种闪存的资料写入方法，适用于由一切换单元控制一位线的一闪存，其特征在于，该闪存的资料写入方法包括：
施加一递减信号至该切换单元，致使该闪存的该位线接收一漏极电压，其中该递减信号的电压准位，随着写入时间的增加而递减；以及
于该递减信号的信号作用期间，施加一字符线信号至该闪存的一字符线。
2.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该闪存为一NOR型阵列结构的闪存。
3.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该切换单元的等效阻抗，随着写入时间的增加而递增。
4.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该漏极电压随着写入时间的增加而变动幅度小于0.5V。
5.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该漏极电压不随着写入时间的增加而变动。
6.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该切换单元串接在该闪存的该位线与一操作电压之间，用以依据该递减信号而决定是否输出该漏极电压。
7.如权利要求6所述的闪存的资料写入方法，其特征在于，其中该切换单元包括：
一开关，其第一端耦接至该操作电压，该开关的第二端耦接至该闪存的该位线，该开关用以依据该递减信号而决定该开关的第一端与第二端的导通状态。
8.如权利要求7所述的闪存的资料写入方法，其特征在于，其中该开关由一N型晶体管所构成。
9.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该递减信号为一方波信号。
10.如权利要求1所述的闪存的资料写入方法，其特征在于，其中该字符线信号为一方波信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200710142518 CN101369456B (zh) | 2007-08-15 | 2007-08-15 | 闪存的资料写入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200710142518 CN101369456B (zh) | 2007-08-15 | 2007-08-15 | 闪存的资料写入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101369456A CN101369456A (zh) | 2009-02-18 |
| CN101369456B true CN101369456B (zh) | 2013-02-13 |
Family
ID=40413227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200710142518 Active CN101369456B (zh) | 2007-08-15 | 2007-08-15 | 闪存的资料写入方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101369456B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590651A2 (en) * | 1992-09-30 | 1994-04-06 | Nec Corporation | Dynamic random access memory device having power supply system appropriately biasing switching transistors and storage capacitors in burn-in testing process |
| US6542403B1 (en) * | 2001-02-08 | 2003-04-01 | Advanced Micro Devices, Inc. | Piggyback programming using voltage control for multi-level cell flash memory designs |
-
2007
- 2007-08-15 CN CN 200710142518 patent/CN101369456B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590651A2 (en) * | 1992-09-30 | 1994-04-06 | Nec Corporation | Dynamic random access memory device having power supply system appropriately biasing switching transistors and storage capacitors in burn-in testing process |
| US6542403B1 (en) * | 2001-02-08 | 2003-04-01 | Advanced Micro Devices, Inc. | Piggyback programming using voltage control for multi-level cell flash memory designs |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101369456A (zh) | 2009-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5373463A (en) | Ferroelectric nonvolatile random access memory having drive line segments | |
| CN101361136B (zh) | Nand架构存储器装置及操作 | |
| KR101721005B1 (ko) | 불휘발성 반도체 메모리 장치의 프로그램 방법 | |
| CN110741437B (zh) | 2t1c铁电随机存取存储器单元 | |
| US20060256607A1 (en) | Ferroelectric memory devices having a plate line control circuit | |
| US8767436B2 (en) | Memory support provided with memory elements of ferroelectric material and non-destructive reading method thereof | |
| US20010007537A1 (en) | Data transfer circuit | |
| KR100669558B1 (ko) | 불휘발성 강유전체 메모리 장치 | |
| US20120195094A1 (en) | Memory support provided with elements of ferroelectric material and programming method thereof | |
| KR20220168549A (ko) | 반도체 기억 장치 및 그 기재 방법 | |
| KR101783933B1 (ko) | 메모리 셀 및 이를 이용한 메모리 장치 | |
| US9401192B2 (en) | Ferroelectric memory device and timing circuit to control the boost level of a word line | |
| CN101369456B (zh) | 闪存的资料写入方法 | |
| JPH0945093A (ja) | メモリおよびメモリにおいて検出する方法 | |
| US20040124440A1 (en) | Semiconductor device | |
| JP4154392B2 (ja) | 半導体記憶装置及びデータ読み出し方法 | |
| JP2005293782A (ja) | 強誘電体メモリ | |
| KR20100060933A (ko) | 프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자 | |
| KR100763078B1 (ko) | 낸드 플래시 메모리의 소거 방법 | |
| US7177174B2 (en) | Ferroelectric memory device having a reference voltage generating circuit | |
| CN100483551C (zh) | 半导体存储装置 | |
| CN102332304A (zh) | 非易失性存储器件及其编程方法 | |
| KR100742203B1 (ko) | 메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와그것의 동작 방법 | |
| KR20080090841A (ko) | 불휘발성 메모리 장치 및 그 독출 방법 | |
| KR100682212B1 (ko) | 불휘발성 강유전체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |