KR940004375A - 박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치 - Google Patents

박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치 Download PDF

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Abstract

본 발명의 박막트랜지스터 어레이(110,310)는 절연기판(1,11,311,341,411,441,521)과, 이 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5,15,315,375,415,525)과, 이 복수의 화소전극마다 각각 접속된 복수 박막 트랜지스터(4,14,114,214,314,344.414.524)와, 상기 절연기판에 형성되고 상기 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스배선(2,12,312,342,412,522)과, 상기 절연기판에 상기 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터의 데이타 입력전극을 복수 접속하는 복수의 데이타배선(3,13,313,343,413,414,523)을 구비하고 있으며, 상기 절연기판의 상기 복수의 화소 전극이 배열된 표시영역의 외측에는 단락배선(8,18,346,526)이 형성되어 있고, 이 단락배선과 상기 복수의 어드레스배선 및 상기 복수의 데이타배선중 적어도 2개의 배선이 공간전하 제한전류에 의해 전압전류특성이 규정되는 비선형 저항특성을 갖는 2단자소자로 접속되어 있다.

Description

박막트랜지스터 어레이 및 박막트랜지스터 어레이를 이용한 액정 표시장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 있어서 제1실시예의 TFT 어레이를 도시하는 평면도,
제2도는 본 발명의 TFT 어레이를 이용한 액정표시소자의 단면도,
제3도는 제1도에 도시한 TFT 어레이의 일부를 확대하여 도시하는 부분확대도,
제4도는 제3도의 IV-IV선으로 절단하여 도시하는 TFT부분의 단면도,
제5도는 제1도에 도시한 TFT 어레이의 2단자 소자부분을 확대하여 도시하는 부분확대도,
제6도는 제5도의 VI-VI선으로 절단하여 도시하는 2단자소자 부분의 단면도,
제7도는 제6도에 도시한 2단자소자의 전압-전류특성도.

Claims (17)

  1. 절연기판(1,11,311,341,411,441,521)과, 이 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5,15,315,345,415,525)과, 이 복수의 화소전극마다 각각 접속된 복수 박막트랜지스터(4,14,114,214,314,344,414,524)와, 상기 절연기판에 형성되고 상기 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스배선(2,12,312,342,412,522)과, 상기 절연기판에 상기 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터의 데이타 입력 전극을 복수 접속하는 복수의 데이타배선(3,13,313,343,413,414,523)을 구비하고 있으며, 상기 절연기판의 상기 복수의 화소 전극이 배열된 표시영역의 외측에 형성되는 단락배선(8,18,346,526)과, 공간전하 제한전류(space charge limited current)에 의해 전압전류특성이 규정되는 비선형 저항특성을 갖고, 상기 복수의 어드레스배선과 상기 복수의 데이타배선중 적어도 2개의 배선과, 상기 단락배선을 전기적으로 접속하는 2단자소자를 구비한 것을 특징으로 하는 박막트랜지스터 어레이.
  2. 제1항에 있어서, 상기 2단자소자는 정공과 전자가 캐리어로서 주입되는 이중주입형의 박막 비선형 저항소자인 것을 특징으로 하는 박막트랜지스터 어레이.
  3. 제1항에 있어서, 상기 2단자소자는 전자가 캐리어로서 주입되는 전자주입형의 박막 비선형 저항소자인 것을 특징으로 하는 박막트랜지스터 어레이.
  4. 제1항에 있어서, 상기 2단자소자는 절연기판(1,11,311,341,411,441,521)상에 형성된 불순물이 도프되지 않은 수소화 비정질 실리콘막(43a)과, 이 수소화 비정질 실리콘막의 양단에 접속된 2개의 전극(94, 96)으로 구성되고, 정공과 전자가 캐리어로서 주입되는 이중 주입형의 박막 비선형 저항소자인 것을 특징으로 하는 박막트랜지스터 어레이.
  5. 제1항에 있어서, 상기 2단자소자는 절연기판(1,11,311,341,411,441,521)상에 형성된 불순물이 도프되지 않은 수소화 비정질 실리콘막(43a)과, 이 수소화 비정질 실리콘막의 양단에 형성된 n형 불순물이 도프된 n형 비정질 실리콘막과, 또 이 n형 비정질 실리콘막에 접속된 2개의 전극(94, 96)으로 구성되고. 전자가 캐리어로서 주입되는 이중 주입형의 박막 비선형 저항소자인 것을 특징으로 하는 박막트랜지스터 어레이.
  6. 절연기판(1,11,311,341,411,441,521)과, 이 절연기판상에 매트릭스형으로 배열된 복수의 화소전극(5,15,315,345,415,525)과, 이들 복수의 화소전극마다 각각 접속된 복수 박막트랜지스터(4,14,114,214,314,344,414,524)와, 상기 절연기판에 형성되고, 상기 화소전극이 배열된 표시영역에서 외측에 구동회로와 접속하기 위한 접속단자(528,529)를 갖고, 상기 박막트랜지스터의 제어전극을 복수 접속하는 복수의 어드레스배선(2,12,312,342,412,522)과, 상기 절연기판에 상기 어드레스배선과 교차하여 배열되고, 상기 화소전극이 배열된 표시영역보다 외측에 구동회로와 접속하기 위한 접속단자를 갖고, 상기 박막트랜지스터의 데이타 입력전극을 복수 집속하는 복수의 데이타배선(3,13,313,343,413,414,523)과 상기 절연기판의 상기 복수의 화소 전극이 배열된 표시영역의 외측에 형성되고, 상기 복수의 어드레스배선과 상기 복수의 데이타배선마다 각각 적어도 2개의 배선을 서로 접속하고, 각각 전기적으로 절연된 복수의 단락수단을 구비하고 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  7. 제6항에 있어서, 상기 복수의 단락수단과, 상기 복수의 어드레스배선(2,12,312,342,412,522)과 상기 복수의 데이타배선(3,13,313,343,413,414,523)의 접속단자(528. 529)가 배열된 단자배열부에서 내측에 형성되고, 각각 상기 복수의 어드레스배선과 상기 복수의 데이타배선이 비선형 저항특성을 갖는 박막 2단자소자를 끼워 접속되어 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  8. 제6항에 있어서, 상기 복수의 단락수단은 상기 표시영역의 서로 대향하는 가장자리를 따라 각각 형성된 단락배선(8,18,346,526)으로 구성되고, 상기 복수의 어드레스배선(2,12,312,342,412,522) 또는 상기 복수의 데이타 배선(3,13,313,343,413,414,523)이 복수개씩 각각 단락배선에 접속되어 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  9. 제7항에 있어서, 상기 단락수단은 상기 복수의 어드레스배선 또는 복수의 데이타배선간에 접속된 비선형 2단자소자로 구성되는 것을 특징으로 하는 박막트랜지스터 어레이.
  10. 제6항에 있어서, 상기 복수의 단락수단은 상기 복수의 어드레스배선(2,12,312,342,412,522)과 상기 복수의 데이타배선(3,13,313,343,413,414,523)의 접속단자(528, 529)가 배열된 단자배열부보다 외측에 형성되어 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  11. 제6항에 있어서, 상기 복수의 단락수단은 상기 복수의 어드레스배선(2,12,312,342,412,522)과 상기 복수의 데이타배선(3,13,313,343,413,414,523)의 접속단자(528,529)가 배열된 단자배열부보다 외측에 형성되고, 각각 상기 복수의 어드레스배선과 상기 복수의 데이타배선이 비선형 저항특성을 갖는 박막 2단자소자를 끼워 접속 되는 제1단락배선(417A1,417A2,442A1,442A2)과, 상기 복수의 어드레스배선과 상기 복수의 데이타배선의 접속단자가 배열된 단자배열부보다 외측에 형성된 제2단락배선(417Dl,417D2,442Dl,442D2)을 구비하고 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  12. 제6항에 있어서, 상기 복수의 어드레스배선(2,12,312,342,412,522)과 상기 복수의 데이타배선(3,13,313,343,413,414.523)의 접속단자(528, 529)가 배열된 단자배열부보다 외측에 형성되고, 상기 복수의 어드레스배선과 상기 복수의 데이타배선을 각각 접속하는 외측 단락배선을 구비하고 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  13. 제1절연기판(1,11,311,341,411,441,521)과, 이 제1절연기판상에 매트릭스형으로 복수 배열된 화소전극(5,15,315,345,415,525)과, 이들 복수의 화소전극마다 각각 접속된 복수 박막트랜지스터(4,14,114,214,314,344,414,524)와는 제1단락배선 (417A1,417A2,442A1,442A2)과, 상기 제1절연기판에 상기 박막트랜지스터의 제어전극을 복수 접속하여 형성되고, 각 어드레스배선(2,12,312,342,412,522)을 차례대로 선택하기 위한 어드레스신호(G)가 공급되는 복수의 어드레스 배선과, 상기 제1절연기판에 상기 어드레스배선과 교차하여 배열되고, 상기 박막트랜지스터마다 데이타 입력전극을 복수 접속하여 표시하는 표시데이터에 대응하고, 소정의 주기로 전위파형이 반전한 데이타신호(D)가 공급되는 복수의 데이타배선(3,13,313,343,413,414,523)과, 상기 제1절연기판의 상기 복수의 화소전극이 배열된 표시영역의 외측에 형성되고, 상기 복수의 어드레스배선과 상기 복수의 데이타배선중 적어도 2개의 배선이 비선형 저항특성을 갖는 2단소자를 끼워 접속된 단락수단과. 상기 단락수단과 전기적으로 접속되고, 이 단락수단에 미리 지정된 전위를 인가하기 위한 전위공급수단과, 상기 제1절연기판의 박막트랜지스터 어레이가 형성된 면에 소정 두께의 액정층(21)을 끼워 대향배치되고. 그 대향하는 면에 상기 화소전극과 대항하는 대향전극(22, 536)이 형성된 제2절연기판을 구비하고 있는 것을 특징으로 하는 박막트랜지스터 어레이.
  14. 제13항에 있어서, 상기 전위공급수단은 액정표시장치의 대향하는 제2절연기판에 형성된 대향전극(22,536)에 인가되는 전위와 거의 동일 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막트랜지스터 어레이.
  15. 제13항에 있어서, 상기 전위공급수단은 복수의 데이타배선(1,13,343,413,414,423)에 각각 공급되는 데이타신호(D)의 가장 낮은 전위와 거의 같은 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막트랜지스터 어레이.
  16. 제13항에 있어서, 상기 전위공급수단은 복수의 데이타배선(1,13,343,413,414,423)에 각각 공급되는 데이타신호(D)의 반전주기에 동기하고, 상기 제2기판에 형성된 대향전극(22, 536)에 인가되는 전위를 기준으로 해서 동전위(同電位)에서 동상 (同相)으로 반전하는 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막트랜지스터 어레이.
  17. 제13항에 있어서, 상기 전위공급수단은 복수의 데이타배선(1,13,343,413,414,423)에 각각 공급되는 데이타신호(D)에 동기하고, 상기 제2기판에 형성된 대향전극(22,536)에 인가되는 전위를 기준으로 해서 동전위에서 역상(逆相)으로 반전하는 전위를 상기 단락수단에 공급하는 것을 특징으로 하는 박막트랜지스터 어레이.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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