JPH06202152A

JPH06202152A - 薄膜トランジスタアレイ

Info

Publication number: JPH06202152A
Application number: JP34760692A
Authority: JP
Inventors: Makoto Sasaki; 誠佐々木; Mamoru Yoshida; 守吉田
Original assignee: Casio Computer Co Ltd; Oki Electric Industry Co Ltd
Current assignee: Casio Computer Co Ltd; Oki Electric Industry Co Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】静電気の急峻な鋭いインパルスの印加に対し
ても、十分な保護効果を持つ薄膜トランジスタアレイを
提供する。【構成】基板上の、互いに交差させて配置した複数の
アドレス配線１２と複数のデータ配線１３の各交差部
に、薄膜トランジスタ１４と、この薄膜トランジスタ１
４のソース電極とドレイン電極との何れか一方に接続さ
れた表示電極１５とがマトリックス状に複数配列され、
前記薄膜トランジスタ１４のゲート電極に前記アドレス
配線１２が、ソース電極とドレイン電極の他方にデータ
配線１３が夫々接続された薄膜トランジスタアレイにお
いて、透明性絶縁基板１１の切断線２３の外側に位置
し、前記複数のアドレス配線のみを相互に短絡するアド
レス配線短絡導体帯２１と、前記基板の切断線の外側に
位置し、前記複数のデータ配線のみを相互に短絡するデ
ータ配線短絡導体帯２２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。

【０００２】

【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭６３−８５５８６号公報に開示された液
晶表示素子が知られており、そのＴＦＴアレイの等価回
路を図４に示した。

【０００３】この図４に示すように、ＴＦＴアレイは、
透明絶縁性基板１上に行方向と列方向に夫々複数のアド
レス配線２とデータ配線３とが互いに直角に交差するよ
うに配列され、これらのアドレス配線２とデータ配線３
との交差部に夫々ゲート電極がアドレス配線２と、ドレ
イン電極がデータ配線３に接続されたＴＦＴ４が複数配
列され、このＴＦＴ４のソース電極に接続された表示電
極５がマトリックス状に複数配列形成されている。

【０００４】その絶縁性透明基板１の外周部にショート
リング１０が形成されており、アドレス配線２群とデー
タ配線３群はこのショートリング１０を介して互いに電
気的に接続されている。これによって、全てのゲートラ
イン群とドレインライン群は等電位に保たれるので、静
電気からパネルが保護される。このショートリング１０
は液晶セル組立工程終了後切断除去される。なお、６は
アドレス配線端子、７はデータ配線端子、８はアドレス
配線副端子、９はデータ配線副端子である。

【０００５】上記したように、この従来のＴＦＴアレイ
では、その製造工程中、全てのアドレス配線２とデータ
配線３とがショートリング１０に夫々接続されているた
め、全てのアドレス配線２とデータ配線３の電位が等し
くなり、ＴＦＴアレイの製造工程中に発生した静電気が
電極間で放電することによる絶縁破壊及び短絡等の不良
の発生が抑止されている。

【０００６】

【発明が解決しようとする課題】一般に、ＴＦＴパネル
に印加される静電気には、長い時間をかけて加えられる
直流的な静電気と、高周波成分を持った急峻なパルスと
して短時間に印加されるパルス的な静電気とがある。直
流的な静電気は、主にプラズマ中に基板を晒している
時、ラビング中等に発生し、一方、パルス的な静電気
は、人のハンドリング（例えば、工程間の移送、検査工
程等）、機械の電気的に浮動している部分（例えば、基
板の搬送ローラー）等に接した時、或いは基板を切断す
る時、ラビングを済ませたローラーが次の基板をラビン
グするために近接した時等に、ＴＦＴパネルまたはＴＦ
Ｔ液晶セル（対向する基板を接合したもの）に印加され
る。

【０００７】このように、ＴＦＴパネルまたはＴＦＴ液
晶セルに印加される静電気はパルス的なものが殆どであ
り、欠陥を発生させるのもこのパルス的な静電気による
ものが殆どである。直流的な静電気の対策は、全てのア
ドレス配線とデータ配線とを導体で接続したショートリ
ングで解消できるが、パルス的な静電気に対しては、こ
のショートリングは静電気による絶縁破壊や短絡等の不
良の発生を防止することはできない。

【０００８】すなわち、このような場合、ショートリン
グ自身の持つ時定数により、インパルスの伝播に時間を
必要とするため、ある瞬間にはショートリング上に大き
な電位分布が生じ、その結果、画素ＴＦＴのゲート、ド
レイン間を等電位に保つことができなくなる。このよう
に、従来の構成の保護回路は、直流的な静電気には有効
であるが、パルス的な静電気に対して効果が低い欠点が
あり、静電気に対する保護効果が十分といえなかった。

【０００９】更に、従来技術においては、液晶セル組立
工程終了まではアドレス配線群とデータ配線群が接続さ
れたままなので、途中工程での検査は、ゲート端子（ア
ドレス配線）６とゲート（アドレス配線）副端子８間、
及びドレイン端子（データ配線）７とドレイン（データ
配線）副端子９間の断線検査ができるのみで、短絡の検
査は液晶セル完成後にショートリングを除去してからで
ないとできない。

【００１０】このため、短絡不良のあるパネルも最終工
程まで持ち込まれるために、その間の材料消費、製造装
置の使用時間などが無駄になり、生産コストを引き上げ
てしまう大きな原因になっていた。本発明は、上記のよ
うな問題点を除去し、静電気の鋭いインパルスの印加に
対しても十分な保護効果を持つとともに、途中工程での
検査を容易にし、生産コストの低減を図り得る薄膜トラ
ンジスタアレイを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するために、基板上の、互いに交差させて配置した複
数のアドレス配線と複数のデータ配線の各交差部に、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極との何れか一方に接続された表示電極とが
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイにおいて、前記基板の周辺近傍に位置
し、前記複数のアドレス配線のみを相互に短絡するアド
レス配線短絡導体帯と、前記基板の周辺近傍に位置し、
前記複数のデータ配線のみを相互に短絡するデータ配線
短絡導体帯とを具備することを特徴とする。

【００１２】また、前記薄膜トランジスタアレイにおい
て、アドレス配線短絡導体帯は、基板の一辺の周辺近傍
に沿って配置し、複数のアドレス配線の一方端がそれぞ
れ接続され、データ配線短絡導体帯は基板の他の１辺の
周辺近傍に沿って配置し、複数のデータ配線の一方端が
それぞれ接続されてなる。更に、アドレス配線短絡導体
帯は、基板の対向する２辺の周辺近傍それぞれに沿って
複数配置し、複数のアドレス配線がそれぞれ１本おきに
一方端で接続され、データ配線短絡導体帯は、基板の対
向する他の２辺の周辺近傍それぞれに沿って複数配置
し、複数のアドレス配線がそれぞれ１本おきに一方端で
接続されてなる。

【００１３】また、アドレス配線短絡導体帯及びデータ
配線短絡導体帯には夫々テストパッドを形成してなる。
更に、基板上の、互いに交差させて配置した複数のアド
レス配線と複数のデータ配線の各交差部に、薄膜トラン
ジスタと、該薄膜トランジスタのソース電極とドレイン
電極との何れか一方に接続された表示電極とがマトリッ
クス状に複数配列され、前記薄膜トランジスタのゲート
電極に前記アドレス配線が、ソース電極とドレイン電極
の他方にデータ配線が夫々接続された薄膜トランジスタ
アレイにおいて、複数の表示電極を配列した表示領域の
外側に形成された短絡用配線と、該短絡用配線に前記複
数のアドレス配線と前記複数のデータ配線とをそれぞれ
接続する保護素子と、前記基板の周辺近傍に位置し、前
記複数のアドレス配線のみを相互に短絡するアドレス配
線短絡導体帯と、前記基板の周辺近傍に位置し、前記複
数のデータ配線のみを相互に短絡するデータ配線短絡導
体帯とを具備することを特徴とする。

【００１４】

【作用】本発明によれば、図１に示すように、アドレス
配線端子１６の内の１本に、静電気によるインパルス電
圧が印加されると、アドレス配線短絡導体帯２１を通し
て注入された電荷のエネルギーは、全てのアドレス配線
に分散、平均化される。特に短絡導体帯がアドレス配線
短絡導体帯２１と、データ配線短絡導体帯２２で独立し
ているため、従来例に見られるようなショートリング上
を、インパルス伝播することがない。

【００１５】つまり、アドレス配線とデータ配線は配線
の交差部等の寄生容量で結合しているが、従来のような
ショートリングによる結合がないため、アドレス配線か
ら見たデータ配線はフローティング状態であり、接地電
位に対してアドレス配線の電位が変化する時、データ配
線の対地電位もほぼ同様に変化するため、アドレス配
線、データ配線間には高い電圧が印加されることはなく
なり、急峻なパルス的な電圧の印加に対しても高い保護
効果が得られる。

【００１６】また、アドレス配線群とデータ配線群が各
々短絡導体帯で束ねられているので、アドレス配線とデ
ータ配線間の層間短絡の有無を、アドレス配線端子１６
の任意の１箇所とデータ配線端子１７の任意の１箇所を
チェックすれば検出することができる。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図であり、
この１図において、ＴＦＴアレイは、絶縁性透明基板１
１上に行方向に延出された複数のアドレス配線１２と、
列方向に延出された複数のデータ配線１３とが互いに絶
縁されて交差するように配置され、これらの複数のアド
レス配線１２と複数のデータ配線１３との各交差部に、
これらの配線に接続されたＴＦＴ１４と、このＴＦＴ１
４のそれぞれに接続された表示電極１５とが設けられ、
これらの表示電極１５が行及び列方向に複数配列されて
表示領域が形成されている。１６はアドレス配線端子
（ゲート端子）、１７はデータ配線端子（ドレイン端
子）、１８はアドレス配線（ゲート）副端子、１９はデ
ータ配線（ドレイン）副端子である。

【００１８】この実施例においては、更に、絶縁性透明
基板１１の複数のアドレス配線１２からなるアドレス配
線群のみを短絡するアドレス配線短絡導体帯２１と、複
数のデータ配線１３からなるデータ配線群のみを短絡す
るデータ配線短絡導体帯２２とが形成され、アドレス配
線１２とデータ配線１３はそれぞれ一方端がアドレス配
線短絡導体帯２１とデータ配線短絡導体帯２２に接続さ
れている。

【００１９】このように、アドレス配線群の各アドレス
配線１２とデータ配線群の各データ配線１３は、独立し
たアドレス配線短絡導体帯２１と、データ配線短絡導体
帯２２に接続され、両者は電気的にその群内で相互に接
続されている。このアドレス配線短絡導体帯２１とデー
タ配線短絡導体帯２２は、ともに液晶セルの製造工程中
に基板周辺部を切断除去するための切断線２３より外側
に形成されており、液晶セル組立工程終了後切断除去さ
れる。

【００２０】次に、本発明の作用について説明する。こ
の実施例において、アドレス配線端子１６の内の１本に
静電気によるインパルス電圧が印加されると、アドレス
配線短絡導体帯２１を通して注入された電荷のエネルギ
ーは、全てのアドレス配線に分散、平均化される。この
作用は、従来例でも存在するが、本実施例では短絡導体
帯がアドレス配線短絡導体帯２１と、データ配線短絡導
体帯２２で独立しているため、従来例に見られるような
ショートリング上をインパルが伝播することがない。

【００２１】すなわち、アドレス配線１２とデータ配線
１３は配線の交差部等の寄生容量で結合しているが、従
来のようなショートリングによる結合がないため、アド
レス配線１２から見たデータ配線１３はフローティング
状態であり、接地電位に対してアドレス配線の電位が変
化する時、データ配線の対地電位もほぼ同様に変化する
ため、アドレス配線、データ配線間には高い電圧が印加
されることはない。このことにより、鋭いパルス的な電
圧の印加に対しても高い保護効果が得られる。

【００２２】また、アドレス配線群とデータ配線群が、
各々短絡導体帯で束ねられているので、アドレス配線１
２とデータ配線１３間の層間短絡の有無をアドレス配線
端子１６の任意の１箇所と、データ配線端子１７の任意
の１箇所をチェックすれば検出することができる。更
に、断線は従来例と同様にして検査することができ、従
来技術でできなかった中間工程での検査が一部可能にな
る。

【００２３】また更に、絶縁性透明基板１１の２辺（左
側辺と上側辺）にのみ、アドレス配線短絡導体帯２１と
データ配線短絡帯２２とを形成するようにしたので、液
晶セル組立工程が終了した後、除去される領域は、絶縁
性透明基板１１の２辺のＬ字状部分１１Ａだけですみ、
絶縁性透明基板の無駄な部分を減らすことができる。次
に、本発明の第２実施例について図面を参照しながら詳
細に説明する。

【００２４】図２は本発明の第２の実施例を示すＴＦＴ
アレイの概略構成を示す等価回路図であり、この図２に
おいて、ＴＦＴアレイは、図１と同様に、表示領域が形
成されている。その外側に、アドレス配線端子（ゲート
端子）１６、データ配線端子（ドレイン端子）１７、ア
ドレス配線（ゲート）副端子１８、データ配線（ドレイ
ン）副端子１９が設けられる。

【００２５】この実施例においては、更に、絶縁性透明
基板１１のアドレス配線群のみを短絡する第１のアドレ
ス配線短絡導体帯３１と、第２のアドレス配線短絡導体
帯３２を基板の対向する２辺の近傍に形成し、各アドレ
ス配線１２は１本おきに第１のアドレス配線短絡導体帯
３１と第２のアドレス配線短絡導体帯３２にそれぞれ一
方端で接続されている。

【００２６】同様に、絶縁性透明基板１１のデータ配線
群のみを短絡する第１のデータ配線短絡導体帯３３と、
第２のデータ配線短絡導体帯３４を基板１１の対向する
他の２辺の近傍に形成し、各データ配線１３は１本おき
に第１のデータ配線短絡導体帯３３と第２のデータ配線
短絡導体帯３４にそれぞれ一方端で接続されている。こ
のように、アドレス配線群とデータ配線群は独立した短
絡導体帯によって接続され、両者はその群内で相互に電
気的に接続されている。このアドレス配線短絡導体帯３
１，３２と第１のデータ配線短絡導体帯３３と、第２の
データ配線短絡導体帯３４は共に液晶セル組立工程終了
後切断線３０から切断除去される。

【００２７】更に、それぞれの短絡導体帯にはテストパ
ッドが設けられている。すなわち、第１のアドレス配線
短絡導体帯３１にはテストパッド３５を、第２のアドレ
ス配線短絡導体帯３２にはテストパッド３６を、第１の
データ配線短絡導体帯３３にはテストパッド３７を、第
２のデータ配線短絡導体帯３４にはテストパッド３８を
それぞれ形成する。

【００２８】この実施例の短絡導体帯の場合も、第１の
実施例と同様に、アドレス配線群とデータ配線群とが電
気的に分離されているため、静電気の鋭いインパルスに
対する保護作用も第１の実施例と同様である。また、こ
の実施例では第１の実施例で可能な不良検査に加えて、
２つの短絡導体帯間の導通をチェックすることにより、
アドレス配線１２間の短絡及びデータ配線１３間の短絡
を検出することができる。すなわち、第１のアドレス配
線短絡導体帯３１のテストパッド３５と第２のアドレス
配線短絡導体帯３２のテストパッド３６との間の導通を
チェックすることにより、隣接するアドレス配線１２間
の短絡を検出することができる。同様に、第１のデータ
配線短絡導体帯３３のテストパッド３７と第２のデータ
配線短絡導体帯３４のテストパッド３８との間の導通を
チェックすることにより、隣接するデータ配線間の短絡
を検出することができる。

【００２９】次に、本発明の第３実施例について図面を
参照しながら説明する。図３は本発明の第３の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図であり、
絶縁性透明基板４１上に互いに交差させて配置した複数
のアドレス配線４２と複数のデータ配線４３の各交差部
に、ＴＦＴ４４とこのＴＦＴ４４のソース電極とドレイ
ン電極との何れか一方に接続された表示電極４５とがマ
トリックス状に複数配列され、ＴＦＴ４４のゲート電極
にアドレス配線４２が、ソース電極とドレイン電極の他
方にデータ配線４３が夫々接続されている。このＴＦＴ
アレイの、表示領域の外周には短絡用配線４６が形成さ
れ、この短絡用配線４６とアドレス配線４２との間、及
びこの短絡用配線４６とデータ配線４３との間に、高抵
抗あるいは非線形抵抗特性を持つ保護素子４７が接続さ
れている。また、その外側にはアドレス配線端子４８、
アドレス配線副端子５０、データ配線端子４９、データ
配線副端子５１がそれぞれ配置され、絶縁性透明基板４
１の切断線５２の外側には複数のアドレス配線端子４８
が接続されるアドレス配線短絡導体帯５３と、同じく絶
縁性透明基板４１の切断線５２の外側には複数のデータ
配線端子４９が接続されるデータ配線短絡導体帯５４と
が形成されている。

【００３０】そして、このアドレス配線短絡導体帯５３
とデータ配線短絡導体帯５４とは液晶セル組立工程が終
了した後、切断線５２から切断、除去される。この実施
例においては、アドレス配線短絡導体帯５３とデータ配
線短絡導体帯５４とが分離して形成されているので、第
１実施例と同様の効果を奏することができるとともに、
絶縁性透明基板４１の２辺（左側辺及び下側辺）にの
み、アドレス配線短絡導体帯５３とデータ配線短絡導体
帯５４とを形成するようにしたので、液晶セル組立工程
が終了した後、除去される領域は、絶縁性透明基板４１
の２辺のＬ字状部分４１Ａだけですみ、絶縁性透明基板
の無駄な部分を減らすことができる。

【００３１】また、液晶セル組立工程までは、アドレス
配線短絡導体帯５３とデータ配線短絡導体帯５４によ
り、液晶セル組立工程終了後は、短絡用配線４６によ
り、静電気に対する保護を行うことができ、確実な静電
気対策を講じることができる。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づき種
々の変形が可能であり、それらを本発明の範囲から排除
するものではない。

【００３２】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。（１）静電気による急峻なパルス状の電圧印加に対して
高い保護効果を達成することができる。

【００３３】（２）また、中間工程での配線不良検査が
可能になり、製造コストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。

【図２】本発明の第２の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。

【図３】本発明の第３の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。

【図４】従来のＴＦＴアレイの等価回路図である。

【符号の説明】

１１，４１絶縁性透明基板１１Ａ，４１ＡＬ字状部分１２，４２アドレス配線１３，４３データ配線１４，４４ＴＦＴ１５，４５表示電極１６，４８アドレス配線端子（ゲート端子）１７，４９データ配線端子（ドレイン端子）１８，５０アドレス配線（ゲート）副端子１９，５１データ配線（ドレイン）副端子２１，５３アドレス配線短絡導体帯２２，５４データ配線短絡導体帯２３，３０，５２切断線３１第１のアドレス配線短絡導体帯３２第２のアドレス配線短絡導体帯３３第１のデータ配線短絡導体帯３４第２のデータ配線短絡導体帯３５，３６，３７，３８テストパッド４６短絡用配線４７保護素子

Claims

【特許請求の範囲】

【請求項１】基板上の、互いに交差させて配置した複
数のアドレス配線と複数のデータ配線の各交差部に、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極との何れか一方に接続された表示電極とが
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイにおいて、（ａ）前記基板の周辺近傍に
位置し、前記複数のアドレス配線のみを相互に短絡する
アドレス配線短絡導体帯と、（ｂ）前記基板の周辺近傍
に位置し、前記複数のデータ配線のみを相互に短絡する
データ配線短絡導体帯とを具備することを特徴とする薄
膜トランジスタアレイ。
【請求項２】アドレス配線短絡導体帯は、基板の一辺
の周辺近傍に沿って配置し、複数のアドレス配線の一方
端がそれぞれ接続され、データ配線短絡導体帯は基板の
他の１辺の周辺近傍に沿って配置し、複数のデータ配線
の一方端がそれぞれ接続されてなる請求項１記載の薄膜
トランジスタアレイ。
【請求項３】アドレス配線短絡導体帯は、基板の対向
する２辺の周辺近傍それぞれに沿って複数配置し、複数
のアドレス配線がそれぞれ１本おきに一方端で接続さ
れ、データ配線短絡導体帯は、基板の対向する他の２辺
の周辺近傍それぞれに沿って複数配置し、複数のアドレ
ス配線がそれぞれ１本おきに一方端で接続されてなる請
求項１記載の薄膜トランジスタアレイ。
【請求項４】アドレス配線短絡導体帯及びデータ配線
短絡導体帯には夫々テストパッドを形成してなる請求項
２記載の薄膜トランジスタアレイ。
【請求項５】基板上の、互いに交差させて配置した複
数のアドレス配線と複数のデータ配線の各交差部に、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極との何れか一方に接続された表示電極とが
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイにおいて、（ａ）複数の表示電極を配列
した表示領域の外側に形成された短絡用配線と、（ｂ）
該短絡用配線に前記複数のアドレス配線と前記複数のデ
ータ配線とをそれぞれ接続する保護素子と、（ｃ）前記
基板の周辺近傍に位置し、前記複数のアドレス配線のみ
を相互に短絡するアドレス配線短絡導体帯と、（ｄ）前
記基板の周辺近傍に位置し、前記複数のデータ配線のみ
を相互に短絡するデータ配線短絡導体帯とを具備するこ
とを特徴とする薄膜トランジスタアレイ。