JPS62156622A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶を用いてなるマトリクス型の液晶表示装
置に関するものである。

〔技術の背景〕

液晶を用いてなるマトリクス型の液晶表示＝ｉにおいて
は、解像度が高（精細な画像を得るためには、高密度の
マトリクス構成が必要とされる。

このような要請に答える技術として、近年においては、
マトリクス状に配置された複数の単位画素の各々をスイ
ッチング素子によって直接的に駆動する、いわゆるアク
ティブマトリクス駆動方式がＹ主目されている。

このようなアクティブマトリクス駆動方式に用いられる
スイッチング素子としては、通常、薄膜トランジスタな
どの３端子スイツチング素子あるいは薄膜ダイオード、
バリスタ、ＭＩＭなどの２端子スイツチング素子より構
成されるアクティブ素子が用いられている。中でも、薄
膜ダイオードは、素子の構成が節易で、微細なマトリク
ス構造を有する表示装置を晶い歩留まりで製造すること
ができること、表示品質が良好なこと、などから有望視
されている。

かかる薄膜ダイオードをアクティブマトリクス駆動方式
に用いた例としては、たとえば文献Ｎ、５ｚ−ｙｄｌｏ
ｅ　ｔａｌ、、Ｊａｐａｎ　Ｄｉｓｐｌａｙ　’８３．
Ｐｒｏｃ、ＩＤＲＣ，，Ｐ４１６〜４１８　（１９８３
）において開示された、ショットキダイオードを直列か
つ逆方向に接続したものを挙げることができる。

〔発明が解決しようとする問題点〕

しかしながら、このように一対のダイオードを直列かつ
逆方向に接続してなる二端子スイッチング素子を用いる
場合には、スイッチングにおいてダイオードの逆方向特
性を利用することとなる結果、当該二端子スイッチング
素子の闇値電圧、すなわち画素電極に電荷供給を行うた
めに必要とされる最小の印加電圧が高（なる。従って二
端子スイッチング素子を動作させるためには当該二端子
スイッチング素子の駆動電圧を高くせざるを得す、その
結果当該二端子スイッチング素子として耐電圧の大きな
ものが必要となり、また二端子スイッチング素子の駆動
回路としても耐電圧の大きなものが必要とされ、結局二
端子スイッチング素子の構成が複雑となって製造コスト
の上昇を招くうえ、駆動電圧が高くなるため動作が不安
定となりやすい問題点がある。

このような事情から、本発明者は、各単位画素を駆動す
る二端子スイッチング素子において、一対のダイオード
が直列かつ逆方向に接続されてなり、前記一対のダイオ
ード相互間、前記一対のダイオードとアドレス用行ライ
ンまたはアドレス用列ラインとの間、前記一対のダイオ
ードと前記単位画素の画素電極との間、の少なくとも一
個所に誘電体層を設けてなる二端子スイッチング素子を
提案した。

斯かる技術手段によれば、二端子スイッチング素子の闇
値電圧を低くすることができ、駆動の容易な二端子スイ
ッチング素子が得られる。しかしながら、この技術手段
においては、誘電体層を設けることが必要となり、従っ
て製造工程においては例えばバターニング工程数が増加
し、製造がめんどうとなるうえ、コストの上昇を招く問
題点がある。

〔発明の目的〕

本発明は以上の如き事情に基いてなされたものであって
、その目的は、二端子スイッチング素子を低い駆動電圧
でスイッチング素子として安定に動作させることができ
、そのうえ容易に製造することができる液晶表示装置を
提供することにある。

〔問題点を解決するための手段〕

本発明の液晶表示装置は、二端子スイッチング素子によ
り駆動され、少なくとも２つ以上の副画素よりなる単位
画素を複数個有してなり、前記二端子スイッチング素子
と、当該二端子スイッチング素子により駆動される少な
くとも２つ以上の副画素が互いに直列に接続されてなる
ことを特徴とする。

かかる構成によれば、単位画素が少なくとも２つ以上の
副画素よりなり、この単位画素を駆動する二端子スイッ
チング素子と、当該二端子スイッチング素子により駆動
される少なくとも２つ以上の副画素が互いに直列に接続
されてなるので、少な（とも１つの副画素に配置された
液晶層（以下、「誘電体用液晶層」ともいう。）がいわ
ば誘電体層としての機能を果たすようになり、当該誘電
体用液晶層に基く容量Ｃ０が他の副画素の容量ＣＰに対
して直列に接続されることとなり、そのため低い駆動電
圧で単位画素へ十分な電荷が供給されるようになり、結
局簡単な構成でありながら低い駆動電圧で二端子スイッ
チング素子をスイッチング素子として確実に動作させる
ことができる。

そして少なくとも１つの副画素に配置された液晶層を誘
電体層として利用するので、誘電体層を別個に設ける必
要がなく、その結果製造工程においては例えばバターニ
ング工程数が減少し、製造が簡単となり、コストの低減
化を図ることが可能となる。

このような優れた効果が得られる理由は必ずしも明確で
はないが、誘電体用液晶層に基く容量Ｃ６が他の副画素
の容ＮＣｐに対して直列に接続されるので、単位画素に
電圧が印加されるときには当該電圧がこれらの容量Ｃ０
およびＣＰに対してそれぞれ分割されることとなり、こ
の電圧の分割時にダイオードの順方向特性が有効に発揮
され、その結果二端子スイッチング素子の闇値電圧が低
下するものと推察される。

以下本発明を具体的に説明する。

本発明においては、少なくとも２つ以上の副画素により
構成した単位画素の複数をマトリクス状に配置すると共
に、これらの各々の単位画素に対応して当該準位画素を
駆動する二端子スイッチング素子を設け、この二端子ス
イッチング素子と、当該二端子スイッチング素子により
駆動される少なくとも２つ以上の副画素を互いに直列に
接続する。

具体的に説明すると、例えば第１図に示すように、直列
でしかも逆方向に接続された一対のダイオード１１とダ
イオード１２とにより二端子スイッチング素子１０を構
成し、当該二端子スイッチング素子１０により駆動され
る単位画素を第１の副画素１３と、表示用の第２の副画
素３１とにより構成し、前記第１の副画素１３をダイオ
ードＩＩとダイオード１２との間に配置し、ダイオード
１１のアノード側をアドレス用行ライン２１に接続する
と共に、ダイオード１２のアノード側を表示用の第２の
副画素３１に接続し、この第２の副画素３１をアドレス
用列ライン２２に接続する構成、あるいは第２図に示す
ように、直列でしかも逆方向に接続された一対のダイオ
ード１１とダイオード１２とにより二端子スイッチング
素子１０を構成し、当該二端子スイッチング素子ｌＯに
より駆動される単位画素を第１の副画素１３と、表示用
の第２の副画素３１とにより構成し、第１のダイオード
１１のアノード側に第１の副画素１３を設けてこの第１
の副画素１３をアドレス用行ライン２１に接続すると共
に、第２のダイオード１２のアノード側を表示用の第２
の副画素３１に接続し、この第２の副画素３１をアドレ
ス用列ライン２２に接続する構成、またあるいは第３図
に示すように、直列でしかも逆方向に接続された一対の
ダイオード１１とダイオード１２とにより二端子スイッ
チング素子１０を構成し、当該二端子スイッチング素子
１０により駆動される単位画素を第１の副画素１３と、
表示用の第２の副画素３１とにより構成し、第２のダイ
オード１２のアノード側に第１の副画素１３を設けてこ
の第１の副画素１３を表示用の第２の副画素３１に接続
し、この第２の副画素３１をアドレス用列ライン２２に
接続すると共に、第１のダイオード１１のアノード側を
アドレス用行ライン２１に接続する構成、などの構成を
例示することができる。

第１の副画素１３を構成する誘電体用液晶層に暴く容量
Ｃ０は、表示用の第２の副画素の容量ＣＰに対して、１
ｏ−”ｘｃｐ≦Ｃ，≦１０　’　ＣＰの範囲内が好まし
い。

第４図は二端子スイッチング素子１０の具体的構成例を
示す断面図であり、この例は第３図に示した等価回路に
対応する構成である。

この第４図において、１は下部基板、２は下部基板１上
に設けた共通の電極層、３は第１のダイオード、４は第
２のダイオード、５は第１の副画素用電極層、６は表示
用の第２の副画素用電極層、７は他方の画素電極層、８
は上部基板、９は液晶層、５０はアドレス用列ラインに
接続される電極層であり、表示用の第２の副画素用の電
極層６はアドレス用行ラインに接続されている。第１の
ダイオード３と、第２のダイオード４とにより二端子ス
イッチング素子１０が構成され、第１の副画素用電極層
５と、液晶層９と、画素電極層７とにより誘電体用液晶
層９０を有する第１の副画素１３が構成され、第２の副
画素用電極層６と、液晶層９と、画素電極層７とにより
表示用の第２の副画素３１が構成される。

第１のダイオード３は、共通の電極層２の一例上に順に
積層して設けた、半導体層３ｂ、上部電極層３Ｃとより
なり、第２のダイオード４は、共通の電極層２の他側上
に順に積層して設けた、半導体層４ｂ、上部電極層４ｃ
とよりなる。

第１の副画素用電極層５は第２のダイオード１２の上部
電極層４ｃに電気的に接続されると共に、他方の画素電
極層７の端部と対向するよう伸びている。

第２の副画素用電極層６は、下部基板１に絶縁層を介し
て積層して設けられ、他方の画素電極層７と対向して配
置されている。

液晶層９は、第１の副画素用電極層５と他方の画素電極
層７との間および第２の副画素用電極層６と他方の画素
電極層７との間に一体的に配置されている。

この例においては、第１の副画素用電極層５と他方の画
素電極層７との間の距離は、第２の副画素用電極層６と
他方の画素電極層７との間の距離に比して、ダイオード
１１および１２が積層された分だけ小さく、このため当
該第１の副画素用電極層５と他方の画素電極層７との間
に配置された誘電体用液晶層９０に基く容１ｃ。を比較
的大きくすることができると共に、二端子スイッチング
素子ＩＯが、他方の画素電極層７および誘電体用液晶層
９０ならびに第１の副画素用電極層５とに重なる状態で
配置されているので、表示素子の開口率の低下を招くこ
とがない。

共通の電極層２を構成する材料としては、特に限定され
るものではないが、例えばクロム（Ｃｒ）、アルミニウ
ム（ＡＩ）、マグネシウム（Ｍｇ）　、ニッケル（Ｎｉ
）などを用いることができる。

第１のダイオード３の上部電極層３ｃおよび第２のダイ
オード４の上部電極層４ｃを構成する材料としては、特
に限定されるものではなく、２層以上の多層構成として
もよい。また半導体層３ｂおよび４ｂとそれぞれ接触す
る下部層は、当該半導体層３ｂおよび４ｂとの界面にお
いて障壁を形成する材料、例えば白金（Ｐ　ｔ）、金（
Ａｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ロ
ジウム（Ｒｈ）、チタン（Ｔｉ）、モリブデン（ＭＯ）
、イリジウム（ｂ）などにより形成することが好ましい
。

第１のダイオード３の半導体層３ｂおよび第２のダイオ
ード４の半導体層４ｂを構成する材料としては、特に限
定されるものではないが、例えばアモルファスシリコン
（ａ−５ｉ：ＩＩ）　、ポリクリスタルシリコン（ｐｏ
ｌｙ　−Ｓｉ）　、マイクロクリスタルシリコン（ｔｅ
ａ−５ｉ）、アモルファスシリコンカーバイド（ａ　−
３ｉＣ：Ｈ）、アモルファス窒化シリコン（ａ−５ｉＮ
：Ｈ）、アモルファスシリコンゲルマニウム（ａ　−５
ｉＧｅ：Ｉｔ）、テルル（Ｔｅ）、セレン（Ｓｅ）など
を用いることができる。これらの半導体層３ｂおよび４
ｂの構成は特に限定されないが、例えばＩ型半導体から
なる単層構造としてもよいし、Ｎ型半導体もしくはＰ型
半導体とｆ型半導体とを組合わせた多層構造としてもよ
い。

以上の各層の膜厚は特に限定されないが、例えば、共通
の電極層２の膜厚は２００〜５０００Ｉｒｍ、下部電極
Ｆ１３ａおよび４ａの膜厚は２００〜５０００人、半導
体層３ｂおよび４ｂの膜厚は０．１〜５．Ｏｎ、上部電
極層３ｃおよび４ｃの膜厚は２００〜５０００人程度と
されることが好ましい。

二端子スイッチング素子ＩＯは、例えばホトリソグラフ
ィなどの手段を用いて形成することができる。また各層
は、通常のプラズマＣＶＤ　（化学的気相成長）、光Ｃ
ＶＤ、常圧ＣＶＤ、減圧ＣＶＤ、イオンブレーティング
、スパッタリング、真空蒸着などの薄膜形成手段によっ
て形成することができる。

液晶層９を構成する液晶の種類は特に制限されず、例え
ば、ネマティック液晶、カイラルネマティック液晶、コ
レステリック液晶、スメクテイック液晶、カイラルスメ
クティノク液晶、その他公知のものを用いることができ
、またこれらを組合わせて用いてもよい。また、表示モ
ードとしても、ツイストネマティンク（ＴＮ）型モード
、ゲスト・ホスト（ＧＨ）型モード、電圧制御複屈折（
ＥＣＢ）型モード、コレステリック−ネマティック型相
転移モード、動的散乱（ＤＳ）型モードなどのいずれの
モードも用いることができる。

〔実施例〕

以下、本発明の具体的な実施例について説明する。

実施例１ 第４図に示した構成に基いて、本発明に係る液晶表示装
置を形成した。各層の具体的構成は次の通りである。

０共通の電極層２ クロムを用いてスパッタリングにより形成した厚さ２０
００人の層 ０半導体層３ｂおよび４ｂ アモルファスシリコン（ａ−５ｉ：Ｈ）を用いてプラズ
マＣＶＤにより形成した厚さ０．８ｎの■型半導体層 ０上部電極Ｊｌｉ３ｃおよび４ｃ 白金を用いて蒸着により形成した厚さ５００人で表面積
が４０μ、×１５Ｑｇの層 ０アドレス用列ラインに接続される電極層５０ＩＴｏ（
インジウムとスズの酸化物）を用いて蒸着により形成し
た厚さ５００人の層Ｏ第１の副画素用電極層５ クロムを用いてスパッタリングにより形成した厚さ１０
００人の層 Ｏ第２の副画素用電極層６ ＩＴＯ（インジウムとスズの酸化物）を用いて蒸着によ
り形成した厚さ５００人の層０他方の画素電極層７ ＩＴＯ（インジウムとスズの酸化物）を用いて蒸着によ
り形成した厚さ５００人の層斯かる液晶表示装置におい
て、アドレス用列ラインとアドレス用行ラインとの間に
、交流矩形パルス（周波数：　５０Ｈｚ、デユーティ比
：　１／２００　、電圧：ｌ０Ｖ（パルス波高４ｆｉ）
）を加えたところ、各単位画素においてピーク値±２．
５■で確実な充放電が認められ、良好な駆動特性であっ
た。

〔発明の効果〕

本発明の液晶表示装置によれば、単位画素が少なくとも
２つ以上の副画素よりなり、この単位画素を駆動する二
端子スイッチング素子と、当該二端子スイッチング素子
により駆動される少なくとも２つ以上の副画素が互いに
直列に接続されてなるので、少なくとも１つの副画素に
配置された液晶層がいわば誘電体層としての機能を果た
すようになり、当該液晶層に基く容量Ｃ０が他の副画素
の容量Ｃ２に対して直列に接続されることとなり、その
ため実施例の説明からも理解されるように低い駆動電圧
で単位画素へ十分な電荷が供給されるようになり、結局
簡単な構成でありながら低い駆動電圧で二端子スイッチ
ング素子をスイッチング素子として確実に動作させるこ
とができ、そして少なくとも１つの副画素に配置された
液晶層を誘電゛体層として利用するので、特に別個に誘
電体層を設けることが不要となり、その結果製造工程に
おいては例えばパターニング工程数が減少し、製造が簡
単となり、コストの低減化を図ることが可能となる。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明の液晶表示装置の要
部の構成例を等価的に示す説明図、第４図は本発明の液
晶表示装置の要部の具体的構成例を示す説明用断面図で
ある。 １１・・・第１のダイオード　１２・・・第２のダイオ
ード２１・・・アドレス用行ライン ２２・・・アドレス用列ライン １３・・・第１の副画素 ３１・・・表示用の第２の副画素 １０・・・二端子スイッチング素子 １・・・下部基板　　　　　２・・・共通の電極層３・
・・第】のダイオード　４・・・第２のダイオード５・
・・第１の副画素用電極層 ６・・・第２の副画素用電極層 ７・・・他方の画素電極層　８・・・上部基板９・・・
液晶層　　　　　　９０・・・誘電体用ｌ夜品層図面の
浄書（内容に変更なし） 、秦１図 手続補正書（自発） 昭和６１年２月１８日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 特願昭６０−２９７３１４号 ２、発明の名称 液晶表示装置 ３、補正をする者 事件との関係　　特許出願人 住　所　　東京都新宿区西新宿１丁目２６番２名　称　
　（１２７）小西六写真工業株式会社４、代理人 図面全図 ６、補正の内容

Claims (1)

1. 【特許請求の範囲】 １）二端子スイッチング素子により駆動され、少なくと
   も２つ以上の副画素よりなる単位画素を複数個有してな
   り、 前記二端子スイッチング素子と、当該二端子スイッチン
   グ素子により駆動される少なくとも２つ以上の副画素が
   互いに直列に接続されてなることを特徴とする液晶表示
   装置。 ２）副画素の少なくとも１つが、二端子スイッチング素
   子に積層されて形成されていることを特徴とする特許請
   求の範囲第１項記載の液晶表示装置。 ３）単位画素内において、少なくとも１つの副画素を構
   成する液晶層の厚さが他の副画素を構成する液晶層の厚
   さと異なっていることを特徴とする特許請求の範囲第１
   項記載の液晶表示装置。