JPS62153890A - アクテイブマトリクス用素子 - Google Patents
アクテイブマトリクス用素子Info
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- JPS62153890A JPS62153890A JP60293076A JP29307685A JPS62153890A JP S62153890 A JPS62153890 A JP S62153890A JP 60293076 A JP60293076 A JP 60293076A JP 29307685 A JP29307685 A JP 29307685A JP S62153890 A JPS62153890 A JP S62153890A
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- diodes
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- diode
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、液晶、エレクトロルミネセンス（Ｅし）、エ
レクトロクロミズム（ＥＣ）などの表示素子からなるマ
トリクス型表示’ＡＨにおいて、表示素子を駆動するた
めに用いられるアクティブマトリクス用素子に関するも
のである。
レクトロクロミズム（ＥＣ）などの表示素子からなるマ
トリクス型表示’ＡＨにおいて、表示素子を駆動するた
めに用いられるアクティブマトリクス用素子に関するも
のである。
液晶、ＥＬ、ＥＣなどの表示素子からなるマトリクス型
表示装置においては、解像度が高く精細な画像を得るた
めには、高密度のマトリクス構成が必要とされる。この
ような要請に答える技術として、近年においては、各表
示素子をスイッチング素子によって直接的に駆動する、
いわゆるアクティブマトリクス駆動方式が注目されてい
る。
表示装置においては、解像度が高く精細な画像を得るた
めには、高密度のマトリクス構成が必要とされる。この
ような要請に答える技術として、近年においては、各表
示素子をスイッチング素子によって直接的に駆動する、
いわゆるアクティブマトリクス駆動方式が注目されてい
る。
このようなアクティブマトリクス駆動方式に用いられる
スイッチング素子としては、通常、ＦＪ１１１’Ｊトラ
ンジスタなどの３Ｑ子素子あるいは薄膜ダイオード、バ
リスタ、ＭＩＭなどの２端子素子より構成されるアクテ
ィブ素子が用いられている。中でも、薄膜ダイオードは
、素子の構成が簡易で、微細なマトリクス構造を有する
表示装置を高い歩留まりで製造することができること、
表示品質が良好なこと、などから有望視されている。
スイッチング素子としては、通常、ＦＪ１１１’Ｊトラ
ンジスタなどの３Ｑ子素子あるいは薄膜ダイオード、バ
リスタ、ＭＩＭなどの２端子素子より構成されるアクテ
ィブ素子が用いられている。中でも、薄膜ダイオードは
、素子の構成が簡易で、微細なマトリクス構造を有する
表示装置を高い歩留まりで製造することができること、
表示品質が良好なこと、などから有望視されている。
かかる）Ｗ ｌ１ｆｆダイオードをアクティブマトリク
ス駆動方式に用いた例としては、たとえば文献Ｎ、５ｚ
−ｙｄｌｏｅ ｔａｌ、、Ｊａｐａｎ Ｄｉｓｐｌａｙ
’８３．Ｐｒｏｃ、ＩＤＲＣ，，Ｐ４１６〜４１８
（１９８３）において開示された、ショットキダイオー
ドを直列かつ逆方向に接続したものを挙げることができ
る。
ス駆動方式に用いた例としては、たとえば文献Ｎ、５ｚ
−ｙｄｌｏｅ ｔａｌ、、Ｊａｐａｎ Ｄｉｓｐｌａｙ
’８３．Ｐｒｏｃ、ＩＤＲＣ，，Ｐ４１６〜４１８
（１９８３）において開示された、ショットキダイオー
ドを直列かつ逆方向に接続したものを挙げることができ
る。
しかしながら、このように一対のダイオードを直列かつ
逆方向に接続してなるアクティブマトリクス用素子を用
いる場合には、スイッチングにおいてダイオードの逆方
向特性を利用することとなる結果、当該アクティブマト
リクス用素子の闇値電圧、すなわち画素電極に電荷供給
を行うために必要とされる最小の印加電圧が高くなる。
逆方向に接続してなるアクティブマトリクス用素子を用
いる場合には、スイッチングにおいてダイオードの逆方
向特性を利用することとなる結果、当該アクティブマト
リクス用素子の闇値電圧、すなわち画素電極に電荷供給
を行うために必要とされる最小の印加電圧が高くなる。
従ってアクティブマトリクス用素子をスイッチング素子
として動作させるためには当８亥アクティフ゛マトリク
ス用素子の駆動電圧を高くせざるを得す、その結果当該
アクティブマトリクス用素子として耐電圧の大きなもの
が必要となり、またアクティブマトリクス用素子の駆動
回路としても耐電圧の大きなものが必要とされ、結局ア
クティブマトリクス用素子の構成が複雑となって製造コ
ストの上昇を招くうえ、駆動電圧が高くなるため動作が
不安定となりやすい問題点がある。
として動作させるためには当８亥アクティフ゛マトリク
ス用素子の駆動電圧を高くせざるを得す、その結果当該
アクティブマトリクス用素子として耐電圧の大きなもの
が必要となり、またアクティブマトリクス用素子の駆動
回路としても耐電圧の大きなものが必要とされ、結局ア
クティブマトリクス用素子の構成が複雑となって製造コ
ストの上昇を招くうえ、駆動電圧が高くなるため動作が
不安定となりやすい問題点がある。
本発明は以上の如き事情に基いてなされたものであって
、その目的は、簡単Ｏ構成でありながら低い駆動電圧で
スイッチング素子として確実に動作させることができ、
その結果安定にしかも経済的に駆動することができるア
クティブマトリクス用素子を提供することにある。
、その目的は、簡単Ｏ構成でありながら低い駆動電圧で
スイッチング素子として確実に動作させることができ、
その結果安定にしかも経済的に駆動することができるア
クティブマトリクス用素子を提供することにある。
［問題点を解決するための手段］
本発明のアクティブマトリクス用素子は、アドレス用列
ラインとアドレス用行ラインとの間に配置された表示素
子を駆動するアクティブマトリクス用素子において、一
対のダイオードが直列かつ逆方向に接続されてなり、前
記一対のダイオード相互間、前記一対のダイオードと前
記アドレス用列ラインまたは前記アドレス用行ラインと
の間、前記一対のダイオードと前記表示素子に設けられ
る画素電極との間、の少なくとも一個所に誘電体層を設
けることを特徴とする。
ラインとアドレス用行ラインとの間に配置された表示素
子を駆動するアクティブマトリクス用素子において、一
対のダイオードが直列かつ逆方向に接続されてなり、前
記一対のダイオード相互間、前記一対のダイオードと前
記アドレス用列ラインまたは前記アドレス用行ラインと
の間、前記一対のダイオードと前記表示素子に設けられ
る画素電極との間、の少なくとも一個所に誘電体層を設
けることを特徴とする。
かかる構成によれば、一対のダイオードを直列かつ逆方
向に接続したうえ、これらのダイオード相互間、これら
のダイオードとアドレス用列ラインまたはアドレス用行
ラインとの間、これらのダイオードと表示素子に設けら
れる画素電極との間、の少なくとも一個所に誘電体層を
設けるので、当該誘電体層に基く容ｆｌｃ、が表示素子
に基（容量Ｃ２に対して直列に接続されることとなり、
そのため低い駆動電圧で表示素子へ十分な電荷が供給さ
れるようになり、結局簡単な構成でありながら低い駆動
電圧でアクティブマトリクス用素子をスイッチング素子
として確実に動作させることができる。
向に接続したうえ、これらのダイオード相互間、これら
のダイオードとアドレス用列ラインまたはアドレス用行
ラインとの間、これらのダイオードと表示素子に設けら
れる画素電極との間、の少なくとも一個所に誘電体層を
設けるので、当該誘電体層に基く容ｆｌｃ、が表示素子
に基（容量Ｃ２に対して直列に接続されることとなり、
そのため低い駆動電圧で表示素子へ十分な電荷が供給さ
れるようになり、結局簡単な構成でありながら低い駆動
電圧でアクティブマトリクス用素子をスイッチング素子
として確実に動作させることができる。
このような優れた効果が得られる理由は必ずしも明確で
はないが、誘電体層を一対のダイオード間に設けるとき
に最も闇値電圧が低くなること、誘電体層に基（容量Ｃ
０の表示素子に基く容量Ｃ，に対する比の値が大きいほ
ど表示素子へ供給される電荷は大きくなるがその充電と
放電の速度も大きくなること、などの点を考慮すると、
誘電体層に基（容ｆｉｃ、が表示素子に基（容量ＣＰに
対して直列に接続されるので、表示素子に電圧が印加さ
れるときには当該電圧がこれらの容量Ｃ０およびＣ２に
対してそれぞれ分割されることとなり、この電圧の分割
時にダイオードの順方向特性が有効に発揮され、その結
果アクティブマトリクス用素子の闇値電圧が低下するも
のと推察される。
はないが、誘電体層を一対のダイオード間に設けるとき
に最も闇値電圧が低くなること、誘電体層に基（容量Ｃ
０の表示素子に基く容量Ｃ，に対する比の値が大きいほ
ど表示素子へ供給される電荷は大きくなるがその充電と
放電の速度も大きくなること、などの点を考慮すると、
誘電体層に基（容ｆｉｃ、が表示素子に基（容量ＣＰに
対して直列に接続されるので、表示素子に電圧が印加さ
れるときには当該電圧がこれらの容量Ｃ０およびＣ２に
対してそれぞれ分割されることとなり、この電圧の分割
時にダイオードの順方向特性が有効に発揮され、その結
果アクティブマトリクス用素子の闇値電圧が低下するも
のと推察される。
これに対して、誘電体層をダイオードと並列もしくは表
示素子と並列に設ける場合には、低い駆動電圧では表示
素子への電荷供給が十分なされず、アクティブマトリク
ス用素子の闇値電圧は依然として高いものであった。こ
のような事実を考慮すると、従来においては、２端子素
子をスイッチング素子として用いる場合、通常、リーク
電流の低減のために素子部の容量を小さくする努力がな
されたり、あるいは表示素子の電荷の放電抑制のため電
荷蓄積用容量が表示素子と並列に設けられたりするが、
本発明では従来の技術とは逆に誘電体層を表示素子に対
して直列に接続されるよう設けることにより上記の如き
効果が得られることを見出したのであり、誠に驚くべき
ことである。
示素子と並列に設ける場合には、低い駆動電圧では表示
素子への電荷供給が十分なされず、アクティブマトリク
ス用素子の闇値電圧は依然として高いものであった。こ
のような事実を考慮すると、従来においては、２端子素
子をスイッチング素子として用いる場合、通常、リーク
電流の低減のために素子部の容量を小さくする努力がな
されたり、あるいは表示素子の電荷の放電抑制のため電
荷蓄積用容量が表示素子と並列に設けられたりするが、
本発明では従来の技術とは逆に誘電体層を表示素子に対
して直列に接続されるよう設けることにより上記の如き
効果が得られることを見出したのであり、誠に驚くべき
ことである。
以下本発明を具体的に説明する。
本発明においては、一対すなわち２個のダイオードを直
列でしかも逆方向に接続すると共に、これらのダイオー
ド相互間、これらのダイオードと対応するアドレス用列
ラインまたはアドレス用行ラインとの間、これらのダイ
オードと画素電極との間、の少なくとも一個所に誘電体
層を設けてアクティブマトリクス用素子を構成する。こ
こで、一対のダイオードを逆方向に接続するとは、それ
ぞれのダイオードのアノード同志またはカソード同志を
電気的に接続することをいう。
列でしかも逆方向に接続すると共に、これらのダイオー
ド相互間、これらのダイオードと対応するアドレス用列
ラインまたはアドレス用行ラインとの間、これらのダイ
オードと画素電極との間、の少なくとも一個所に誘電体
層を設けてアクティブマトリクス用素子を構成する。こ
こで、一対のダイオードを逆方向に接続するとは、それ
ぞれのダイオードのアノード同志またはカソード同志を
電気的に接続することをいう。
等価回路により具体的に説明すると、例えば第１図に示
すように、直列でしかも逆方向に接続された一対のダイ
オード１１とダイオード１２との間に誘電体１！１１３
を設けてアクティブマトリクス用素子１０を構成し、第
１のダイオード１１のアノード側を対応するアドレス用
行ライン２１に接続すると共に、第２のダイオード１２
のアノード側を表示素子３１の一方の画素電極に接続し
、この表示素子３１の他方の画素電極を対応するアドレ
ス用列ライン２２に接続する構成、あるいは第２図に示
すように、一対のダイオード１１とダイオード１２とを
直列でしかも逆方向に接続したうえ、第１のダイオード
１１のアノード側に誘電体１１１３を設けてアクティブ
マトリクス用素子ｌＯを構成し、誘電体層１３をアドレ
ス用行ライン２１に接続すると共に、第２のダイオード
１２のアノード側を表示素子３１の一方の画素電極に接
続し、この表示素子３１の他方の画素電極をアドレス用
列ライン２２に接続する構成、またあるいは第３図に示
すように、一対のダイオード１１とダイオード１２とを
直列でしかも逆方向に接続したうえ、第２のダイオード
１２のアノード側に誘電体層１３を設けてアクティブマ
トリクス用素子１０を構成し、第１のダイオード１１の
アノード側をアドレス用行うイン２１に接続すると共に
、誘電体Ｒ１３を表示素子３１の一方の画素電極に接続
し、この表示素子３１の他方の画素電極をアドレス用列
ライン２２に接続する構成、などの構成を例示すること
ができる。
すように、直列でしかも逆方向に接続された一対のダイ
オード１１とダイオード１２との間に誘電体１！１１３
を設けてアクティブマトリクス用素子１０を構成し、第
１のダイオード１１のアノード側を対応するアドレス用
行ライン２１に接続すると共に、第２のダイオード１２
のアノード側を表示素子３１の一方の画素電極に接続し
、この表示素子３１の他方の画素電極を対応するアドレ
ス用列ライン２２に接続する構成、あるいは第２図に示
すように、一対のダイオード１１とダイオード１２とを
直列でしかも逆方向に接続したうえ、第１のダイオード
１１のアノード側に誘電体１１１３を設けてアクティブ
マトリクス用素子ｌＯを構成し、誘電体層１３をアドレ
ス用行ライン２１に接続すると共に、第２のダイオード
１２のアノード側を表示素子３１の一方の画素電極に接
続し、この表示素子３１の他方の画素電極をアドレス用
列ライン２２に接続する構成、またあるいは第３図に示
すように、一対のダイオード１１とダイオード１２とを
直列でしかも逆方向に接続したうえ、第２のダイオード
１２のアノード側に誘電体層１３を設けてアクティブマ
トリクス用素子１０を構成し、第１のダイオード１１の
アノード側をアドレス用行うイン２１に接続すると共に
、誘電体Ｒ１３を表示素子３１の一方の画素電極に接続
し、この表示素子３１の他方の画素電極をアドレス用列
ライン２２に接続する構成、などの構成を例示すること
ができる。
これらのうち第１図に示された構成がより好ましい。
誘電体層１３の容量Ｃ０は、表示素子３１の容量Ｃ２に
対して、１０−”ＸＣＰ≦Ｃ０≦１０ ’ Ｃ，の範囲
内が好ましい。
対して、１０−”ＸＣＰ≦Ｃ０≦１０ ’ Ｃ，の範囲
内が好ましい。
第４図はアクティブマトリクス用素子ｌＯの具体的構成
例を示す断面図であり、この例は第１図に示した等価回
路に対応する構成である。
例を示す断面図であり、この例は第１図に示した等価回
路に対応する構成である。
この第４図において、ｌは基板、２は基板１上に設けた
共通の電極層、３は第１のダイオード、４は第２のダイ
オード、５は誘電体層である。
共通の電極層、３は第１のダイオード、４は第２のダイ
オード、５は誘電体層である。
第１のダイオード３は、共通の電極層２の一例上に順に
積層して設けた、下部電極層３ａ、半導体層３ｂ、上部
電極層３Ｃとよりなり、前記誘電体層５は共通の電極層
２の他側上に積層して設けられ、第２のダイオード４は
、誘電体層５上に順に積層して設けた、下部電極層４ａ
、半導体層４ｂ、上部電極Ｎ４ｃとよりなる。
積層して設けた、下部電極層３ａ、半導体層３ｂ、上部
電極層３Ｃとよりなり、前記誘電体層５は共通の電極層
２の他側上に積層して設けられ、第２のダイオード４は
、誘電体層５上に順に積層して設けた、下部電極層４ａ
、半導体層４ｂ、上部電極Ｎ４ｃとよりなる。
誘電体Ｎ５を構成する材料としては、特に限定されるも
のではないが、例えばアモルファス窒化シリコン（ａ−
５ｉＮ：Ｈ）、５ｉｆｔ、ＳｉＯなどを用いることがで
き、誘電体層５はこれらの材料を用いて、例えばプラズ
マＣＶＤ （化学的気相成長）、スパッタリング、蒸着
などの手段により形成することができる。
のではないが、例えばアモルファス窒化シリコン（ａ−
５ｉＮ：Ｈ）、５ｉｆｔ、ＳｉＯなどを用いることがで
き、誘電体層５はこれらの材料を用いて、例えばプラズ
マＣＶＤ （化学的気相成長）、スパッタリング、蒸着
などの手段により形成することができる。
共通の電極層２を構成する材料としては、特に限定され
るものではないが、例えばクロム（Ｃｒ）、アルミニウ
ム（ＡＩ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）
などを用いることができる。
るものではないが、例えばクロム（Ｃｒ）、アルミニウ
ム（ＡＩ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）
などを用いることができる。
第１のダイオード３の下部電極層３ａおよび第２のダイ
オード４の下部電極［４ａを構成する材料としては、特
に限定されるものではないが、それぞれ半導体層３ｂお
よび４ｂとオーミック接続が可能な材料、または当該半
４体層３ｂおよび４ｂとの界面において生ずる障壁がそ
れぞれ上部電極Ｊｉ３ｃおよび４ｃと半導体層３ｂおよ
び４ｂとの界面における障壁より小さいものを好ましく
用いることができ、具体的には、例えばクロム（Ｃｒ）
、アルミニウム（＾１）、マグネシウム（Ｍｇ）、ニッ
ケル（Ｎｉ）などを用いることができる。
オード４の下部電極［４ａを構成する材料としては、特
に限定されるものではないが、それぞれ半導体層３ｂお
よび４ｂとオーミック接続が可能な材料、または当該半
４体層３ｂおよび４ｂとの界面において生ずる障壁がそ
れぞれ上部電極Ｊｉ３ｃおよび４ｃと半導体層３ｂおよ
び４ｂとの界面における障壁より小さいものを好ましく
用いることができ、具体的には、例えばクロム（Ｃｒ）
、アルミニウム（＾１）、マグネシウム（Ｍｇ）、ニッ
ケル（Ｎｉ）などを用いることができる。
第１のダイオード３の上部電極層３Ｃおよび第２のダイ
オード４の上部電極層４ｃを構成する材料としては、特
に限定されるものではなく、２層以上の多層構成として
もよい、また半４体層３ｂおよび４ｂとそれぞれ接触す
る下部層は、当該半導体層３ｂおよび４ｂとの界面にお
いて障壁を形成する材料、例えば白金（Ｐｉ）、金（Ａ
ｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ロジ
ウム（Ｒｈ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
イリジウム（Ｉｒ）などにより形成することが好ましい
。
オード４の上部電極層４ｃを構成する材料としては、特
に限定されるものではなく、２層以上の多層構成として
もよい、また半４体層３ｂおよび４ｂとそれぞれ接触す
る下部層は、当該半導体層３ｂおよび４ｂとの界面にお
いて障壁を形成する材料、例えば白金（Ｐｉ）、金（Ａ
ｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ロジ
ウム（Ｒｈ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
イリジウム（Ｉｒ）などにより形成することが好ましい
。
第１のダイオード３の半導体Ｊｉ３ｂおよび第２のダイ
オード４の半導体層４ｂを構成する材料としては、特に
限定されるものではないが、例えばアモルファスシリコ
ン（ａ Ｓｉ：Ｈ） 、ポリクリスタルシリコン（ｐ
ｏｌｙ −Ｓｉ） 、マイクロクリスタルシリコン（メ
ーＳｉ）、アモルファスシリコンカーバイド（ａ −５
ｉＣ：Ｈ）、アモルファス窒化シリコン（ａ−ＳｉＮ：
Ｈ）、アモルファスシリコンゲルマニウム（ａ −５ｉ
Ｇｅ：Ｈ）、テルル（Ｔｅ）、セレン（Ｓｓ）などを用
いることができる。これらの半導体層３ｂおよび４ｂの
構成は特に限定されないが、例えばｌ型半導体からなる
単層構造としてもよいし、Ｎ型半導体もしくはＰ型半導
体とｌ型半導体とを組合わせた多層構造としてもよい。
オード４の半導体層４ｂを構成する材料としては、特に
限定されるものではないが、例えばアモルファスシリコ
ン（ａ Ｓｉ：Ｈ） 、ポリクリスタルシリコン（ｐ
ｏｌｙ −Ｓｉ） 、マイクロクリスタルシリコン（メ
ーＳｉ）、アモルファスシリコンカーバイド（ａ −５
ｉＣ：Ｈ）、アモルファス窒化シリコン（ａ−ＳｉＮ：
Ｈ）、アモルファスシリコンゲルマニウム（ａ −５ｉ
Ｇｅ：Ｈ）、テルル（Ｔｅ）、セレン（Ｓｓ）などを用
いることができる。これらの半導体層３ｂおよび４ｂの
構成は特に限定されないが、例えばｌ型半導体からなる
単層構造としてもよいし、Ｎ型半導体もしくはＰ型半導
体とｌ型半導体とを組合わせた多層構造としてもよい。
以上の各層の膜厚は特に限定されんいが、例えば、共通
の電極層２の膜厚は２００〜５０００＃１、誘電体層５
の膜厚は０．０１〜２．０μ、下部電極層３ａおよび４
ａの膜厚は２００〜５０００人、半導体層３ｂおよび４
ｂの膜厚は０．１〜５．Ｏｎ、上部’ｒＵ’ｉｆ＠３ｃ
および４ｃの膜厚は２００〜５０００人程度とされるこ
とが好ましい。
の電極層２の膜厚は２００〜５０００＃１、誘電体層５
の膜厚は０．０１〜２．０μ、下部電極層３ａおよび４
ａの膜厚は２００〜５０００人、半導体層３ｂおよび４
ｂの膜厚は０．１〜５．Ｏｎ、上部’ｒＵ’ｉｆ＠３ｃ
および４ｃの膜厚は２００〜５０００人程度とされるこ
とが好ましい。
本発明に係るアクティブマトリクス用素子は、例えばホ
トリソグラフィなどの手段を用いて形成することができ
る。また各層は、通常のプラズマＣＶＤ （化学的気相
成長）、光ＣＶＤ、常圧ＣＶＤ、Ｍ圧ＣＶＤ、イオンブ
レーティング、スパッタリング、真空蒸着などのｒｌｌ
膜形成手段によって形成することができる。
トリソグラフィなどの手段を用いて形成することができ
る。また各層は、通常のプラズマＣＶＤ （化学的気相
成長）、光ＣＶＤ、常圧ＣＶＤ、Ｍ圧ＣＶＤ、イオンブ
レーティング、スパッタリング、真空蒸着などのｒｌｌ
膜形成手段によって形成することができる。
本発明に係るアクティブマトリクス用素子により駆動さ
れる表示素子としては、液晶、エレクトロルミネセンス
（ＥＬ）、エレクトロクロミズム（ＥＣ）などからなる
ものを用いることができる。
れる表示素子としては、液晶、エレクトロルミネセンス
（ＥＬ）、エレクトロクロミズム（ＥＣ）などからなる
ものを用いることができる。
例えば表示素子として液晶を用いる場合には、液晶の種
類は特に制限されず、例えば、ネマティック液晶、カイ
ラルネマティック液晶、コレステリンク液晶、スメクテ
インク液晶、カイラルスメクテインク液晶、その他公知
のものを用いることができ、またこれらを組合わせて用
いてもよい、また、表示モードとしても、ツイストネマ
ティック（ＴＮ）型モード、ゲスト・ホスト（ＧＨ）型
モード、電圧制御複屈折（ＥＣＢ）型モード、コレステ
リッターネマティック型相転移モード、動的散乱（ＤＳ
）型モードなどのいずれのモードも用いることができる
。
類は特に制限されず、例えば、ネマティック液晶、カイ
ラルネマティック液晶、コレステリンク液晶、スメクテ
インク液晶、カイラルスメクテインク液晶、その他公知
のものを用いることができ、またこれらを組合わせて用
いてもよい、また、表示モードとしても、ツイストネマ
ティック（ＴＮ）型モード、ゲスト・ホスト（ＧＨ）型
モード、電圧制御複屈折（ＥＣＢ）型モード、コレステ
リッターネマティック型相転移モード、動的散乱（ＤＳ
）型モードなどのいずれのモードも用いることができる
。
以下、本発明の具体的な実施例について説明する。
実施例１
第４図に示した構成に基いて、本発明に係るアクティブ
マトリクス用素子を形成した。各層の具体的構成は次の
通りである。
マトリクス用素子を形成した。各層の具体的構成は次の
通りである。
０共通の電極層２
クロムを用いてスパッタリングにより形成した厚さ２０
００人の層 ０誘電体層５ アモルファス窒化シリコン（ａ−５ｉＮ：Ｈ）を用いて
プラズマＣＶＤにより形成した１１さ１ｏｏｏ人の層 ０下部電橿層３ａおよび４ａ クロムを用いてスパッタリングにより形成した厚さ１０
００人の層 ０半導体層３ｂおよび４ｂ アモルファスシリコン（ａ −Ｓｉ ：ｌＩ）を用いて
プラズマＣＶＤにより形成した厚さ０．８ｎのｌ型半導
体層 ０上部電極層３ｃおよび４Ｃ 白金を用いて蒸着により形成した厚さ５００人で表面積
が４０ｘ Ｘ １６０ｕの層 斯かるアクティブマトリクス用素子を用いて、第１図に
示した回路構成に基いて表示素子を接続し、この表示素
子を実際に駆動する試験を行った。
００人の層 ０誘電体層５ アモルファス窒化シリコン（ａ−５ｉＮ：Ｈ）を用いて
プラズマＣＶＤにより形成した１１さ１ｏｏｏ人の層 ０下部電橿層３ａおよび４ａ クロムを用いてスパッタリングにより形成した厚さ１０
００人の層 ０半導体層３ｂおよび４ｂ アモルファスシリコン（ａ −Ｓｉ ：ｌＩ）を用いて
プラズマＣＶＤにより形成した厚さ０．８ｎのｌ型半導
体層 ０上部電極層３ｃおよび４Ｃ 白金を用いて蒸着により形成した厚さ５００人で表面積
が４０ｘ Ｘ １６０ｕの層 斯かるアクティブマトリクス用素子を用いて、第１図に
示した回路構成に基いて表示素子を接続し、この表示素
子を実際に駆動する試験を行った。
用いた表示素子の画素電極は大きさがｓｏｏ ｘ ｓｏ
ｏμｌで、その容量ＣＰは約５ｐＦであり、アクティブ
マトリクス用素子における誘電体層５の容！１１ｃ、は
約４ｐｐであった。アドレス用列ラインとアドレス用行
ラインとの間に、交流矩形パルス（周波数： ５０Ｈｚ
、デユーティ比： ｌ／２００ 、電圧：１０Ｖ（パル
ス波高値））を加えたところ、表示素子においてピーク
値±２．５■で確実な充放電が認められ、良好な駆動特
性であった。
ｏμｌで、その容量ＣＰは約５ｐＦであり、アクティブ
マトリクス用素子における誘電体層５の容！１１ｃ、は
約４ｐｐであった。アドレス用列ラインとアドレス用行
ラインとの間に、交流矩形パルス（周波数： ５０Ｈｚ
、デユーティ比： ｌ／２００ 、電圧：１０Ｖ（パル
ス波高値））を加えたところ、表示素子においてピーク
値±２．５■で確実な充放電が認められ、良好な駆動特
性であった。
比較例１
実施例１において、誘電体層５を設けないほかは同様に
して比較用のアクティブマトリクス周索を形成し、これ
を用いて実施例１と同様の試験を行ったところ、表示素
子において充放電は認められず、わずかに±１００ｍＶ
の矩形パルスが観測されたのみであった。
して比較用のアクティブマトリクス周索を形成し、これ
を用いて実施例１と同様の試験を行ったところ、表示素
子において充放電は認められず、わずかに±１００ｍＶ
の矩形パルスが観測されたのみであった。
本発明のアクティブマトリクス用素子によれば、一対の
ダイオードを直列かつ逆方向に接続したうえ、これらの
ダイオード相互間、これらのダイオードと対応するアド
レス用列ラインまたはアドレス用行ラインとの間、これ
らのダイオードと表示素子に設けられる画素電極との間
、の少なくとも−・個所に誘電体層を設けるので、当該
誘電体層に基く容量Ｃ０が表示素子に基く容量Ｃ１に対
して直列に接続されることとなり、そのため実施例の説
明からも理解されるように低い駆動電圧で表示素子へ十
分な電荷が供給されるようになり、結局Ｂ、！４ｉな構
成でありながら低い駆動電圧でアクティブマトリクス用
素子をスイッチング素子として確実に動作させることが
できる。
ダイオードを直列かつ逆方向に接続したうえ、これらの
ダイオード相互間、これらのダイオードと対応するアド
レス用列ラインまたはアドレス用行ラインとの間、これ
らのダイオードと表示素子に設けられる画素電極との間
、の少なくとも−・個所に誘電体層を設けるので、当該
誘電体層に基く容量Ｃ０が表示素子に基く容量Ｃ１に対
して直列に接続されることとなり、そのため実施例の説
明からも理解されるように低い駆動電圧で表示素子へ十
分な電荷が供給されるようになり、結局Ｂ、！４ｉな構
成でありながら低い駆動電圧でアクティブマトリクス用
素子をスイッチング素子として確実に動作させることが
できる。
第１図乃至第３図はそれぞれ本発明のアクティブマトリ
クス用素子の構成例を等価回路で示す説明図、第４図は
本発明のアクティブマトリクス用素子の具体的構成例を
示す説明用断面図である。 １１・・・第１のダイオード １２・・・第２のダイオ
ード１３・・・誘電体層 ２１・・・アドレス
用行ライン２２・・・アドレス用列ライン ３１・・・表示素子 ｌＯ・・・アクティブマトリクス用素子１・・・基板
２・・・共通の電極層３・・・第１のダイ
オード ４・・・第２のダイオード５・・・誘電体層 図面の浄書（内容に変更なし） 乍１扇 架３図 手続補正書（自発） 昭和６１年２月１８日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２９３０７６号 ２、発明の名称 アクティブマトリクス用素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都新宿区西新宿１丁目２６番２刊名 称
（１２７）小西六写真工業株式会社４、代理人 図面全図 ６、補正の内容
クス用素子の構成例を等価回路で示す説明図、第４図は
本発明のアクティブマトリクス用素子の具体的構成例を
示す説明用断面図である。 １１・・・第１のダイオード １２・・・第２のダイオ
ード１３・・・誘電体層 ２１・・・アドレス
用行ライン２２・・・アドレス用列ライン ３１・・・表示素子 ｌＯ・・・アクティブマトリクス用素子１・・・基板
２・・・共通の電極層３・・・第１のダイ
オード ４・・・第２のダイオード５・・・誘電体層 図面の浄書（内容に変更なし） 乍１扇 架３図 手続補正書（自発） 昭和６１年２月１８日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２９３０７６号 ２、発明の名称 アクティブマトリクス用素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都新宿区西新宿１丁目２６番２刊名 称
（１２７）小西六写真工業株式会社４、代理人 図面全図 ６、補正の内容
Claims (1)
- 【特許請求の範囲】 １）対応するアドレス用列ラインとアドレス用行ライン
との間に配置された表示素子を駆動するアクティブマト
リクス用素子において、 一対のダイオードが直列かつ逆方向に接続されてなり、
前記一対のダイオード相互間、前記一対のダイオードと
前記アドレス用列ラインまたは前記アドレス用行ライン
との間、前記一対のダイオードと前記表示素子に設けら
れる画素電極との間、の少なくとも一個所に誘電体層を
設けることを特徴とするアクティブマトリクス用素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293076A JPS62153890A (ja) | 1985-12-27 | 1985-12-27 | アクテイブマトリクス用素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293076A JPS62153890A (ja) | 1985-12-27 | 1985-12-27 | アクテイブマトリクス用素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62153890A true JPS62153890A (ja) | 1987-07-08 |
Family
ID=17790137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293076A Pending JPS62153890A (ja) | 1985-12-27 | 1985-12-27 | アクテイブマトリクス用素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62153890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459327A (en) * | 1987-08-31 | 1989-03-07 | Seiko Epson Corp | Active device |
-
1985
- 1985-12-27 JP JP60293076A patent/JPS62153890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459327A (en) * | 1987-08-31 | 1989-03-07 | Seiko Epson Corp | Active device |
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