JPH0357456B2 - - Google Patents
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- JPH0357456B2 JPH0357456B2 JP55177894A JP17789480A JPH0357456B2 JP H0357456 B2 JPH0357456 B2 JP H0357456B2 JP 55177894 A JP55177894 A JP 55177894A JP 17789480 A JP17789480 A JP 17789480A JP H0357456 B2 JPH0357456 B2 JP H0357456B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【発明の詳細な説明】
本発明はスイツチング素子に関する。
本発明の目的はスイツチング時のオン・オフ比
の大きく、高信頼性のスイツチング素子を得る事
である。
の大きく、高信頼性のスイツチング素子を得る事
である。
スイツチング素子の動作について説明を行う。
第1図にスイツチング素子の電流−電圧特性を模
式的に示す。Iは電流、Vは電圧、a,a′,b,
b′,c,c′はそれぞれ所定の電圧、p,p′,q,
q′,r,r′はそれぞれa,a′,b,b′,c,c′に
対応する電流を示す。該スイツチング素子を用い
ると、電圧a及びa′の間はほとんど電流が流れ
ず、(オフ状態)電圧がa以上又はa′以下になる
と電流が急に流れる(オン状態)。たとえば、第
2図に示す様に、スイツチング素子1と液晶表示
体、論理回路、制御回路等の被スイツチ体2を直
列に接続し、端子3,3′に、たとえば第3図に
示す様な電圧パルスを印加する。第2図はスイツ
チング素子と被スイツチング体を直列に接続した
ものを示し、1はスイツチング素子、2は被スイ
ツチング体、3,3′は端子である。第3図は電
圧パルスの時間変化を示し、Vはたて軸の電圧、
tは横軸の時間、a,a′,b,b′,c,c′は所定
の電圧値である。このとき、a,a′の間の電圧は
該スイツチング素子の特性のため、該被スイツチ
ング体にはほとんど印加されない。又、立ち上り
電圧a以上の電圧たとえばb、又は立ち上り電圧
a′以下の電圧たとえばb′では該被スイツチング体
に電圧が印加され、該被スイツチング体はオン又
はオフとなる。a以上の電圧又はa′以下の電圧を
第2電圧、又aとa′間の電圧をオフ電圧と呼び、
その時流れる電流をそれぞれオン電流、オフ電流
と呼ぶ。また、該スイツチング素子の特性はオフ
電流が小さければ小さいほど、またオン電圧時に
はオン電流が大きければ大きいほど、すなわち立
ち上りが急峻なほど優れている。
第1図にスイツチング素子の電流−電圧特性を模
式的に示す。Iは電流、Vは電圧、a,a′,b,
b′,c,c′はそれぞれ所定の電圧、p,p′,q,
q′,r,r′はそれぞれa,a′,b,b′,c,c′に
対応する電流を示す。該スイツチング素子を用い
ると、電圧a及びa′の間はほとんど電流が流れ
ず、(オフ状態)電圧がa以上又はa′以下になる
と電流が急に流れる(オン状態)。たとえば、第
2図に示す様に、スイツチング素子1と液晶表示
体、論理回路、制御回路等の被スイツチ体2を直
列に接続し、端子3,3′に、たとえば第3図に
示す様な電圧パルスを印加する。第2図はスイツ
チング素子と被スイツチング体を直列に接続した
ものを示し、1はスイツチング素子、2は被スイ
ツチング体、3,3′は端子である。第3図は電
圧パルスの時間変化を示し、Vはたて軸の電圧、
tは横軸の時間、a,a′,b,b′,c,c′は所定
の電圧値である。このとき、a,a′の間の電圧は
該スイツチング素子の特性のため、該被スイツチ
ング体にはほとんど印加されない。又、立ち上り
電圧a以上の電圧たとえばb、又は立ち上り電圧
a′以下の電圧たとえばb′では該被スイツチング体
に電圧が印加され、該被スイツチング体はオン又
はオフとなる。a以上の電圧又はa′以下の電圧を
第2電圧、又aとa′間の電圧をオフ電圧と呼び、
その時流れる電流をそれぞれオン電流、オフ電流
と呼ぶ。また、該スイツチング素子の特性はオフ
電流が小さければ小さいほど、またオン電圧時に
はオン電流が大きければ大きいほど、すなわち立
ち上りが急峻なほど優れている。
従来、前記スイツチング特性を持つ薄膜で構成
した素子として、上下金属電極間に絶縁層を介し
た素子(以下MIMと略す。)がある。第4図に
MIMの断面構造を示す。11は基板、12は窒
化タンタルの下部電極、13は酸化タンタルの絶
縁層、14はニクロム−金上部電極である。該
MIMは基板上に反応性スパツタ法等を用いて窒
化タンタルの下部電極蒸着し、その後該窒化タン
タルを陽極酸化し酸化タンタルの絶縁層を形成
し、蒸着等を用いてニクロム−金の上部電極を形
成する。形成した該MIMに熱処理等を加える事
によつて、前記特性を示す。
した素子として、上下金属電極間に絶縁層を介し
た素子(以下MIMと略す。)がある。第4図に
MIMの断面構造を示す。11は基板、12は窒
化タンタルの下部電極、13は酸化タンタルの絶
縁層、14はニクロム−金上部電極である。該
MIMは基板上に反応性スパツタ法等を用いて窒
化タンタルの下部電極蒸着し、その後該窒化タン
タルを陽極酸化し酸化タンタルの絶縁層を形成
し、蒸着等を用いてニクロム−金の上部電極を形
成する。形成した該MIMに熱処理等を加える事
によつて、前記特性を示す。
該MIM素子は以下の欠点を有している。
(1) 同一製造時においても、素子間のスイツチン
グ特性のバラツキが大きい。このため、複数個
のMIM素子を持つスイツチング・ユニツト、
たとえば、複数個の液晶表示電極に各々直列に
MIM素子を接続し、液晶表示をスイツチング
する液晶表示パネル等を製作する際、極端に歩
留りが劣下する。
グ特性のバラツキが大きい。このため、複数個
のMIM素子を持つスイツチング・ユニツト、
たとえば、複数個の液晶表示電極に各々直列に
MIM素子を接続し、液晶表示をスイツチング
する液晶表示パネル等を製作する際、極端に歩
留りが劣下する。
(2) MIM素子は経時変化が起こりやすく、信頼
性の点で不安がある。
性の点で不安がある。
等の欠点を有している。
また、最近、信頼性を改善するため第5図に示
す様なスイツチング素子が提案されている。21
は基板、22は下部電極、23は非晶質シリコン
等によつて形成された半導体層、24は上部電
極、l,mは外部端子である。該スイツチング素
子の等価回路は第6図の様になり、電流方向の異
なるダイオードが並列に接続され、又、所定の立
ち上がり電圧になる様に数個のダイオードが直列
に接続されている。該スイツチング素子を、オン
電圧とオフ電圧の差の絶対値が小さい事が必要
で、かつオフ電流の小さな事が必要な被スイツチ
ング素子、たとえば、高デユーテー比を目的とし
た液晶表示体等に用いるにはオフ電流が大きく、
又立ち上りもにぶいためむずかしい。
す様なスイツチング素子が提案されている。21
は基板、22は下部電極、23は非晶質シリコン
等によつて形成された半導体層、24は上部電
極、l,mは外部端子である。該スイツチング素
子の等価回路は第6図の様になり、電流方向の異
なるダイオードが並列に接続され、又、所定の立
ち上がり電圧になる様に数個のダイオードが直列
に接続されている。該スイツチング素子を、オン
電圧とオフ電圧の差の絶対値が小さい事が必要
で、かつオフ電流の小さな事が必要な被スイツチ
ング素子、たとえば、高デユーテー比を目的とし
た液晶表示体等に用いるにはオフ電流が大きく、
又立ち上りもにぶいためむずかしい。
本発明はかかる欠点を除去したもので、以下、
本発明について詳しく説明する。
本発明について詳しく説明する。
本発明は半導体層を多結晶シリコンや多結晶ゲ
ルマニウム等の多結晶半導体で形成しても良い
が、基板にガラス、プラスチツク等の安価な基板
を用いる事ができ実用的である。非晶質シリコ
ン、非晶質ゲルマニウム等の非晶質半導体で形成
したスイツチング素子で説明を行う。第7図に本
発明による実施例1を示す。31はガラス、プラ
スチツク、石英等の基板、32,32′は白金
(Pt)、金(Au)、パラジウム(Pd)、インジウム
(Ir)、ロジウム(Rh)、ニツケル(Ni)、クロム
(Cr)、アルミニウム(Al)、モリブデン(Mo)、
スズ(Sn)、鉄(Fe)等の金属又は合金、又は酸
化スズ(SnO2)、酸化インジウム(In2O3)、酸化
スズインジウム等の金属酸化物を蒸着し形成した
下部電極、33は非晶シリコン等の半導体層、3
4はPt、Au、Pd、Ir、Rh、Ni、Cr、Al、Mo、
Sn、Fe等の金属又は合金、又はSnO2、In2O3、
酸化スズインジウム等の金属酸化物を蒸着し形成
した上部電極である。該半導体層形成に用いた非
晶質シリコン等の非晶質半導体薄膜の作成は排気
系を具備した真空槽内にシラン、フツ化シラン、
ゲルマン、ジボラン、ホスフイン、水素、アルゴ
ン、酸化等の所定のガスを導入し、所定の内圧と
し、該真空槽内にグロー放電等を起こし、該ガス
群をプラズマ分解析出し行う(プラズマCVD)。
該半導体層はシラン、フツ化シラン、水素、アル
ゴン、酸素等を所定量導入し、プラズマCVDよ
り得られる不純物を混入していない層(i層)、
シラン、フツ化シラン、ホスフイン、水素、アル
ゴン、酸素等を所定量導入し得られるn型不純物
を混入した層(n層)、シラン、フツ化シラン、
ジボラン、水素、アルゴン、酸素等を所定量導入
し得られるp型不純物を混入した層(p層)の少
なくとも2層より成る。第8−a図及び第8−b
図に該半導体層の断面を示す。51はn層(又は
p層)、52はi層又はp層、53はp層(又は
n層)、54はi層又はp層、55はn層(又は
p層)である。52又は54のp層は比抵抗が
188Ωcm以上になる様にボロンをドープした層で
ある。
ルマニウム等の多結晶半導体で形成しても良い
が、基板にガラス、プラスチツク等の安価な基板
を用いる事ができ実用的である。非晶質シリコ
ン、非晶質ゲルマニウム等の非晶質半導体で形成
したスイツチング素子で説明を行う。第7図に本
発明による実施例1を示す。31はガラス、プラ
スチツク、石英等の基板、32,32′は白金
(Pt)、金(Au)、パラジウム(Pd)、インジウム
(Ir)、ロジウム(Rh)、ニツケル(Ni)、クロム
(Cr)、アルミニウム(Al)、モリブデン(Mo)、
スズ(Sn)、鉄(Fe)等の金属又は合金、又は酸
化スズ(SnO2)、酸化インジウム(In2O3)、酸化
スズインジウム等の金属酸化物を蒸着し形成した
下部電極、33は非晶シリコン等の半導体層、3
4はPt、Au、Pd、Ir、Rh、Ni、Cr、Al、Mo、
Sn、Fe等の金属又は合金、又はSnO2、In2O3、
酸化スズインジウム等の金属酸化物を蒸着し形成
した上部電極である。該半導体層形成に用いた非
晶質シリコン等の非晶質半導体薄膜の作成は排気
系を具備した真空槽内にシラン、フツ化シラン、
ゲルマン、ジボラン、ホスフイン、水素、アルゴ
ン、酸化等の所定のガスを導入し、所定の内圧と
し、該真空槽内にグロー放電等を起こし、該ガス
群をプラズマ分解析出し行う(プラズマCVD)。
該半導体層はシラン、フツ化シラン、水素、アル
ゴン、酸素等を所定量導入し、プラズマCVDよ
り得られる不純物を混入していない層(i層)、
シラン、フツ化シラン、ホスフイン、水素、アル
ゴン、酸素等を所定量導入し得られるn型不純物
を混入した層(n層)、シラン、フツ化シラン、
ジボラン、水素、アルゴン、酸素等を所定量導入
し得られるp型不純物を混入した層(p層)の少
なくとも2層より成る。第8−a図及び第8−b
図に該半導体層の断面を示す。51はn層(又は
p層)、52はi層又はp層、53はp層(又は
n層)、54はi層又はp層、55はn層(又は
p層)である。52又は54のp層は比抵抗が
188Ωcm以上になる様にボロンをドープした層で
ある。
すなわち、第8−a図は下部電極をM、上部電
極をM′、比抵抗を108Ωcm以上のボロンドープ層
をp′層とすると、M/(n層)/(i層又は
p′層)/(p層)/M′、又はM/(p層)/
(i層又はp′層)/(n層)/M′、又、第8−b
図はM/(n層)/(i層又はp′層)/M′、又
は、M/(i層又はp′層)/(n層)/M′とな
る。また、本発明は以上に限るものでなく、以下
の構造でも良い。
極をM′、比抵抗を108Ωcm以上のボロンドープ層
をp′層とすると、M/(n層)/(i層又は
p′層)/(p層)/M′、又はM/(p層)/
(i層又はp′層)/(n層)/M′、又、第8−b
図はM/(n層)/(i層又はp′層)/M′、又
は、M/(i層又はp′層)/(n層)/M′とな
る。また、本発明は以上に限るものでなく、以下
の構造でも良い。
1 M/(n層)/(i層)/(p′層)/(p
層)/M′ 2 M/(p層)/(p′層)/(i層)/(n
層)/M′等 又、各層のリン又はボロンのドーピイングは連
続的又は段階的に行つても良い。半導体層を第8
−a図及び第8−b図の様な構造にし、上・下電
極を前記材料の中より適当に選ぶ事によつて、
PN接合又はシヨツトキー接合が形成され、ダイ
オードが得られる。第7図の実施例1では両下部
電極を半導体層の厚さの2倍以上に電気的に分離
する事によつて、第9−a図又は第9−b図に示
した等価回路となる。41,41′はダイオード
である。該ダイオードは一方の下部電極、半導体
層、上部電極から成る。又は、下部電極は外部回
路への取り出し電極ともなつている。該下部電極
に極性が時間とともに変化する所定の電圧パルス
を印加すると、該ダイオードの一次破壊電圧以上
の電圧でオン状態となり、それ以下ではオフ状態
となる。又、オン状態とオフ状態の電圧の差の絶
対値が数十mVでオン状態のオフ状態の電流比が
数ケタ以上変わり、高デユーテイ比を目的とした
液晶表示体等には有用である。第10図に本実施
例1のスイツチング特性を示す。Iはたて軸の電
流、Vは横軸の電圧を示す。示した様に立ち上り
の急峻で、オフ電流が小さい優れたスイツチング
特性を示す。本実施例1は半導体層の形成にプラ
ズマCVDを用いたが、本発明はこれに限るもの
でなく、反応性スパツタ法やイオンプレーテイン
グ法で半導体層を形成しても同様な結果が得られ
た。
層)/M′ 2 M/(p層)/(p′層)/(i層)/(n
層)/M′等 又、各層のリン又はボロンのドーピイングは連
続的又は段階的に行つても良い。半導体層を第8
−a図及び第8−b図の様な構造にし、上・下電
極を前記材料の中より適当に選ぶ事によつて、
PN接合又はシヨツトキー接合が形成され、ダイ
オードが得られる。第7図の実施例1では両下部
電極を半導体層の厚さの2倍以上に電気的に分離
する事によつて、第9−a図又は第9−b図に示
した等価回路となる。41,41′はダイオード
である。該ダイオードは一方の下部電極、半導体
層、上部電極から成る。又は、下部電極は外部回
路への取り出し電極ともなつている。該下部電極
に極性が時間とともに変化する所定の電圧パルス
を印加すると、該ダイオードの一次破壊電圧以上
の電圧でオン状態となり、それ以下ではオフ状態
となる。又、オン状態とオフ状態の電圧の差の絶
対値が数十mVでオン状態のオフ状態の電流比が
数ケタ以上変わり、高デユーテイ比を目的とした
液晶表示体等には有用である。第10図に本実施
例1のスイツチング特性を示す。Iはたて軸の電
流、Vは横軸の電圧を示す。示した様に立ち上り
の急峻で、オフ電流が小さい優れたスイツチング
特性を示す。本実施例1は半導体層の形成にプラ
ズマCVDを用いたが、本発明はこれに限るもの
でなく、反応性スパツタ法やイオンプレーテイン
グ法で半導体層を形成しても同様な結果が得られ
た。
第11図に本発明による実施例2を示す。61
はガラス、プラスチツク、石英等の基板、62は
白金、金、パラジウム、イリジウム、ロジウム、
ニツケル、クロム、アルミニウム、モリブデン、
スズ、鉄等の金属又は合金、又は酸化スズ、酸化
イリジウム、酸化スズインジウム等の酸化物を蒸
着形成した下部電極、62は前記実施例1で説明
した半導体層、64,64′は白金、金、パラジ
ウム、イリジウム、ロジウム、ニツケル、クロ
ム、アルミニウム、モリブデン、スズ、鉄等の金
属又は合金、又は酸化スズ、酸化インジウム、酸
化スズインジウム等の酸化物を蒸着形成した上部
電極である。本実施例2は分割された上部電極を
電気的に分離し、又、外部回路への取り出し電極
とした。本実施例2も本実施例1と同様の結果が
得られた。
はガラス、プラスチツク、石英等の基板、62は
白金、金、パラジウム、イリジウム、ロジウム、
ニツケル、クロム、アルミニウム、モリブデン、
スズ、鉄等の金属又は合金、又は酸化スズ、酸化
イリジウム、酸化スズインジウム等の酸化物を蒸
着形成した下部電極、62は前記実施例1で説明
した半導体層、64,64′は白金、金、パラジ
ウム、イリジウム、ロジウム、ニツケル、クロ
ム、アルミニウム、モリブデン、スズ、鉄等の金
属又は合金、又は酸化スズ、酸化インジウム、酸
化スズインジウム等の酸化物を蒸着形成した上部
電極である。本実施例2は分割された上部電極を
電気的に分離し、又、外部回路への取り出し電極
とした。本実施例2も本実施例1と同様の結果が
得られた。
本発明によれば、以下の効果を有する。
本発明の液晶表示体を構成してなるスイツチ
ング素子は、2つのダイオードが双方向に接続
されていること、該2つのダイオードを構成す
る第1導電型のSi層、ノンドープSi層、及び第
2導電型のSi層は同一条件で形成されてなる同
一の半導体層であること、及び2分割する電極
の各々の面積を等しくすることにより、得られ
るV−I特性は電圧及び電流が零の点で全くの
対象となる。液晶の駆動は交流駆動であるの
で、2端子非線形素子のV−I特性が電圧及び
電流の零の点で対象になることは、2端子非線
形素子を液晶のスイツチング素子に用いる場合
に、必須の要件である。このように非線形スイ
ツチング素子のV−I特性が対象になること
は、電圧および電流が零の点で交流駆動するこ
とができ、駆動回路が簡単になるという大きな
利点を有すると共に、−側と+側での駆動波形
が同一になり表示品質のバラツキをなくし液晶
物質の経時劣化を起こさないという大きな利点
を有する。
ング素子は、2つのダイオードが双方向に接続
されていること、該2つのダイオードを構成す
る第1導電型のSi層、ノンドープSi層、及び第
2導電型のSi層は同一条件で形成されてなる同
一の半導体層であること、及び2分割する電極
の各々の面積を等しくすることにより、得られ
るV−I特性は電圧及び電流が零の点で全くの
対象となる。液晶の駆動は交流駆動であるの
で、2端子非線形素子のV−I特性が電圧及び
電流の零の点で対象になることは、2端子非線
形素子を液晶のスイツチング素子に用いる場合
に、必須の要件である。このように非線形スイ
ツチング素子のV−I特性が対象になること
は、電圧および電流が零の点で交流駆動するこ
とができ、駆動回路が簡単になるという大きな
利点を有すると共に、−側と+側での駆動波形
が同一になり表示品質のバラツキをなくし液晶
物質の経時劣化を起こさないという大きな利点
を有する。
更に、本発明のスイツチング素子は、薄膜ト
ランジスタを用いたスイツチング素子と較べ
て、構造が単純であり、かつ平面的に構成され
たものになつているので、素子形成による表面
の凹凸が少なく、歩留りが格段と向上する。特
に、2分割してなる電極を下部電極に設けた場
合には、下部電極、上部電極共平らな平面上に
形成され、段差部を有しない構造であるので、
段差部があることによる配線切れの不良が全く
なくなる。また配向処理のためのラビング工程
で素子を破壊するという不良はなくなる。
ランジスタを用いたスイツチング素子と較べ
て、構造が単純であり、かつ平面的に構成され
たものになつているので、素子形成による表面
の凹凸が少なく、歩留りが格段と向上する。特
に、2分割してなる電極を下部電極に設けた場
合には、下部電極、上部電極共平らな平面上に
形成され、段差部を有しない構造であるので、
段差部があることによる配線切れの不良が全く
なくなる。また配向処理のためのラビング工程
で素子を破壊するという不良はなくなる。
スこのように、素子形成において、歩留り良
くできることは、非常に重要で、価値のあるこ
とである。なぜならば、スイツチング素子を通
して画素電極を駆動するアクテイブマトリクス
液晶表示装置の実用化においては、如何に歩留
り良く作るかが最大のポイントであるからであ
る。
くできることは、非常に重要で、価値のあるこ
とである。なぜならば、スイツチング素子を通
して画素電極を駆動するアクテイブマトリクス
液晶表示装置の実用化においては、如何に歩留
り良く作るかが最大のポイントであるからであ
る。
更に、2つのダイオードが双方向に接続され
ているので、OFF電圧以下でのリーク電流は
小さくなり、非線形スイツチング素子の保持特
性が優れたものが得られること、及びクロスト
ーク現象が本質的に起きないものになる。
ているので、OFF電圧以下でのリーク電流は
小さくなり、非線形スイツチング素子の保持特
性が優れたものが得られること、及びクロスト
ーク現象が本質的に起きないものになる。
上記OFF電圧以下でのリーク電流が小さく
なるのは以下の理由による。すなわち、一般に
ダイオードのV−I特性はOFF電圧以下にお
いて逆方向の方が順方向に較べて電流の立ち上
がりがゆるやかであり、逆方向の方がリーク電
流が小さい。
なるのは以下の理由による。すなわち、一般に
ダイオードのV−I特性はOFF電圧以下にお
いて逆方向の方が順方向に較べて電流の立ち上
がりがゆるやかであり、逆方向の方がリーク電
流が小さい。
したがつて、本願発明の非線形スイツチング
素子は双方向に接続されているので、電流の向
きがプラス方向及びマイナス方向のどちらにお
いても逆方向のリーク電流で使用されるからで
ある。
素子は双方向に接続されているので、電流の向
きがプラス方向及びマイナス方向のどちらにお
いても逆方向のリーク電流で使用されるからで
ある。
更に、2つのダイオードが直列に接続されて
いるので、いずれか一方のダイオードにリーク
があつても、他方が正常動作すれば、リークに
基ずくクロストーク現象等の不良が半減され、
歩留りが格段と向上する。
いるので、いずれか一方のダイオードにリーク
があつても、他方が正常動作すれば、リークに
基ずくクロストーク現象等の不良が半減され、
歩留りが格段と向上する。
第1図はスイツチング特性である。第2図はス
イツチング素子及びスイツチング素子の結線図で
ある。第3図は電圧と時間の関係図である。第4
図は従来のスイツチング素子であるMIM素子の
断面図である。第5図は従来のスイツチング素子
図である。第6図は従来のスイツチング素子の等
価回路図である。第7図は本発明による実施例1
のスイツチング素子の断面図である。第8図a及
び第8図bは本発明の実施例の半導体層断面図で
ある。第9図a及び第9図bは本発明の実施例の
等価回路図である。第10図は本発明の実施例の
スイツチング特性である。第11図は本発明の実
施例2のスイツチング素子断面図である。
イツチング素子及びスイツチング素子の結線図で
ある。第3図は電圧と時間の関係図である。第4
図は従来のスイツチング素子であるMIM素子の
断面図である。第5図は従来のスイツチング素子
図である。第6図は従来のスイツチング素子の等
価回路図である。第7図は本発明による実施例1
のスイツチング素子の断面図である。第8図a及
び第8図bは本発明の実施例の半導体層断面図で
ある。第9図a及び第9図bは本発明の実施例の
等価回路図である。第10図は本発明の実施例の
スイツチング特性である。第11図は本発明の実
施例2のスイツチング素子断面図である。
Claims (1)
- 1 透明絶縁基板上に形成されてなる下部電極、
該下部電極上に形成されてなる非晶質Si層、該非
晶質Si層上に形成されてなる上部電極を有し、該
非晶質Si層は、第1導電型のSi層−ノンドープSi
層−第2導電型のSi層、若しくは、第1または第
2導電型のSi層−ノンドープSi層で島状に構成さ
れ、上部電極または下部電極のいずれか一方の電
極を2分割してなり、該2分割された電極が外部
回路の取り出し電極を構成した非線形スイツチン
グ素子を有してなることを特徴とする液晶表示
体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55177894A JPS57100770A (en) | 1980-12-16 | 1980-12-16 | Switching element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55177894A JPS57100770A (en) | 1980-12-16 | 1980-12-16 | Switching element |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57100770A JPS57100770A (en) | 1982-06-23 |
JPH0357456B2 true JPH0357456B2 (ja) | 1991-09-02 |
Family
ID=16038914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55177894A Granted JPS57100770A (en) | 1980-12-16 | 1980-12-16 | Switching element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57100770A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6165481A (ja) * | 1984-09-07 | 1986-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS6165482A (ja) * | 1984-09-07 | 1986-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
JPS61116880A (ja) * | 1984-11-13 | 1986-06-04 | Fujitsu Ltd | アモルフアスシリコンバリスタ |
JPS6373290A (ja) * | 1986-09-17 | 1988-04-02 | コニカ株式会社 | アクテイブマトリクス用素子 |
US5225364A (en) * | 1989-06-26 | 1993-07-06 | Oki Electric Industry Co., Ltd. | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
JP2558351B2 (ja) * | 1989-06-29 | 1996-11-27 | 沖電気工業株式会社 | アクティブマトリクス表示パネル |
JPH0774373A (ja) * | 1994-03-10 | 1995-03-17 | Citizen Watch Co Ltd | 薄膜ダイオードおよびその製造方法 |
JPH0774372A (ja) * | 1994-03-10 | 1995-03-17 | Citizen Watch Co Ltd | 薄膜ダイオードおよびその製造方法 |
JP2706044B2 (ja) * | 1994-03-10 | 1998-01-28 | シチズン時計株式会社 | 半導体装置 |
CN1161646C (zh) | 1994-06-02 | 2004-08-11 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
KR100709462B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 다층 나노 튜브 셀을 이용한 메모리 장치 |
KR100709463B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 나노 튜브 셀을 이용한 메모리 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5477083A (en) * | 1977-12-02 | 1979-06-20 | Hitachi Ltd | Photoelectric transducer |
JPS54109762A (en) * | 1978-02-16 | 1979-08-28 | Sony Corp | Semiconductor device |
JPS55107276A (en) * | 1979-02-09 | 1980-08-16 | Sanyo Electric Co Ltd | Photoelectromotive force device |
JPS56129381A (en) * | 1980-03-14 | 1981-10-09 | Fujitsu Ltd | Photoidentifying device |
-
1980
- 1980-12-16 JP JP55177894A patent/JPS57100770A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5477083A (en) * | 1977-12-02 | 1979-06-20 | Hitachi Ltd | Photoelectric transducer |
JPS54109762A (en) * | 1978-02-16 | 1979-08-28 | Sony Corp | Semiconductor device |
JPS55107276A (en) * | 1979-02-09 | 1980-08-16 | Sanyo Electric Co Ltd | Photoelectromotive force device |
JPS56129381A (en) * | 1980-03-14 | 1981-10-09 | Fujitsu Ltd | Photoidentifying device |
Also Published As
Publication number | Publication date |
---|---|
JPS57100770A (en) | 1982-06-23 |
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