JP2524840B2 - 表示装置及び表示装置の製造方法 - Google Patents

表示装置及び表示装置の製造方法

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Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、２個の支持プレートの間に電気光学表示媒
体と、互いに対向する前記支持プレートの表面上に設け
られた２個の画素電極により各画素が構成される行列に
配列された画素の系と、前記行電極が一方の支持プレー
ト上に設けられ且つ前記列電極が他方の支持プレート上
に設けられた前記画素を駆動するための行電極及び列電
極の系と、１個のスイッチ素子が少なくとも１個の行電
極と１個の列電極との間に各画素に直列に含まれるスイ
ッチ素子の系とから構成され、該スイッチ素子はメサ型
半導体基体を有する少なくとも１個のPINダイオードか
らなり、該メサ型半導体基体は支持プレートの横方向断
面において、比較的高いドーピング濃度を有する第一導
電型の第一半導体領域と、真性領域である第二半導体領
域と、比較的高いドーピング濃度を有する第二導電型の
第三半導体領域とから順次構成されてなり、前記第一及
び第三の半導体領域が結合導体を具える表示装置に関す
る。
〔発明の背景〕
このような表示装置は、英数字情報及びビデオ情報を
液晶や電気泳動懸濁液やエレクトロクロミック材料のよ
な受動電気−光学表示媒体により表示するのに好適であ
る。
上述の種類の表示装置は、英国特許出願第2129183号
から既知で、前記表示装置の操作及び特に前記スイッチ
素子に関して周囲光の好ましくない影響が記載されてい
る。このスイッチ素子が一個以上のダイオードからなる
場合、要件の一つは、前記ダイオードに逆電圧が生じた
時、前記画素両端の電圧の維持を確実にするために、周
囲光により生ずる電流ができるだけ小さいことである。
上記英国特許出願において、用いられるダイオードの形
状、即ち同数のダイオードの互いに並列、逆方向（逆並
列）の配置では、前記周囲光の影響が部分的に除去され
ることぎ記載されている。更に上記英国特許出願におい
て、非透過性導体の使用は前記半導体基体中に光が浸透
を阻止することが記載されている。
既知の装置の不利な点は、前記結合導体の規定の形態
で、周囲光の一部分即ち前記半導基体の前記横方向入射
光は、前記半導基体中にまだ浸透できる。ダイオードの
前記半導基体の全ての側面から、非透過結合導体でこれ
を被覆することにより入射光を遮蔽することは技術的に
好ましくない。
〔発明の概要〕
本発明は、中でも横方向入射光に対する前記半導体基
の感度の不利な点を取り除くことを目的とする。
本発明は中でも、この目的が前記ダイオード自体即ち
前記ダイオードの前記半導基体が横方向入射光に対して
より小さい感度にすることが達成できる事実の認識に基
づく。本発明は更にこの目的のため前記半導基体におけ
る電解分布が影響されうる事実の認識に基づく。
本発明によれば、冒頭に記載のような表示装置はこの
目的のため、前記第二半導体領域と前記第三半導体領域
とが互いに接する面が上方から見ると前記第二半導体領
域表面の縁より内側に位置することを特徴とする。前記
第二半導体領域と前記第三半導体領域との間に形成され
る接合が前記第二半導体領域表面の縁のどの点にも到達
しないので、該第二半導体領域の縁及び該周辺における
電界が、少なくとも実質的にゼロに等しいであろう。前
記半導体基体のこの様にして得られる周囲光からの遮蔽
及び逆方向の電流強度の関連する減少の程度は、中で
も、前記第二半導体領域表面の縁から前記第二半導体領
域と前記第三半導体領域とが互いに接する面までの距離
に依存するであろう。前記遮蔽もまた前記第二半導体領
域中への周囲光の浸透の深さ及び前記第二半導体領域中
への電荷キャリアの拡散長に依存するであろう。一般
に、前記縁からの上記距離が大きいほど、前記遮蔽が良
いと言える。
横方向入射周囲光からの良好な遮蔽のため、光により
生ずる電荷キャリアを全く集積しない領域は、（前記第
二半導体領域の側から計算して）少なくとも前記光の浸
透深さと電荷キャリアの拡散長とを加えた厚さに対応す
る厚さを有することが望ましい。この「浸透の深さ」の
用語は、（ここでは）光強度が係数1/eで増加する深さ
を意味すると理解される。前記第二半導体領域表面の縁
から前述の接合面までの距離が好ましくは少なくともこ
の浸透深さと電荷キャリアの拡散長とを加えたものに等
しくなければならない。従って、第二実施例は、前記第
二半導体領域表面の縁から前記第二半導体領域と前記第
三半導体領域とが互いに接する面までの距離は、周囲光
の浸透深さと電荷キャリアの拡散長とを加えた大きさの
少なくとも一倍に対応することを特徴とする。本発明に
よる表示装置に用いられる前記PINダイオードの半導体
基体は、好ましくは水素化アモルファスシリコン（α−
Si:H）からなる。該物質は、従来の周囲光（蛍光ランプ
のスペクトル範囲の対応するλ＝450乃至750nm）に対す
る浸透の深さが約0.4mμｍである。該物質は、電荷キャ
リアの拡散長が約１乃至２μｍと推定される。従って、
前記第二半導体領域表面の縁から前記第二半導体領域と
前記第三半導体領域とが互いに接する領域までの距離
は、少なくとも２μｍである。上記に関し、本発明によ
る表示装置に用いるダイオードの製造方法の種類のフォ
トリソグラフィー工程の際のアライメント精度の通常許
容を考慮すると、好ましくは約５μｍの距離が選択され
る。
本発明による表示装置の更に他の利点は、前記半導体
基体の側とこの上に在る絶縁層との間のインタフェース
のどの適切な質もまた逆方向の電流に比較的小さな影響
を及ぼす事実にある。実際、前記第一半導領域から前記
第三半導体領域にわたり延在し、前記半導体基体の外側
に沿い測定される表面漏れ電流路（surface leakage pa
th）の長さは、従来の普通の表示装置におけるより、こ
のような表示装置におけるほうがより長いであろう。こ
の結果、このような漏れ電流路（leakage path）の抵抗
が増加し、従ってこのような電流路を通過する漏れ電流
は減少する。
本発明による表示装置の更に他の実施例は、前記第二
半導体領域と前記第三半導体領域との間に、前記第二半
導体領域と前記第三半導体領域とが互いに接する面に窓
を局部的に有する絶縁層が配置されたことを特徴とす
る。中でも、表面漏れ電流の抑制及び短絡の防止のため
に、前記半導体基体、特に、他の半導体領域により被覆
されない第二半導体領域のこれらの部分が絶縁層で被覆
されることが望ましい。本実施例において、この条件は
満たされ、同時に、必要とされるフォトリソグラフィー
工程が少数であるような該製造に関して幾つかの利点が
得られる。
本発明による表示装置に用いられる前記PINダイオー
ドの半導体基体は、好ましくは水素化アモルファスシリ
コン（α−Si:H）からなる層から製造される。ｐ導電型
の層上に質の高いこの物質を成長することはより困難で
あることが見出されたので、本発明による表示装置の更
に他の実施例は、前記第一半導体領域がｎ導電型である
ことを特徴とする。PINダイオードに必要とされるｐ導
電型の領域は従って最終領域として設けられ、得られる
ダイオードはPINダイオードと称する。
本発明は表示装置のみではなく、ダイオードを具え且
つこのような表示装置に用いるのに適切な支持プレート
及び更にこのような支持プレートを製造する方法にも関
するものである。
本発明による表示装置の電気光学表示媒体として、液
晶や電気泳動懸濁液やエレクトロクロミック材料のよう
な異なる物質を用いることができる。
〔実施例〕
本発明を図面を参照して、実施例により詳細に説明す
る。
第１図は本発明による表示装置の一部の駆動構成を概
略的に示し、 第２図は第１図においてIIにより示された点線内に位
置する本発明による表示装置の一部の平面図を概略的に
示し、 第３図及び第４図は本発明による表示装置の第２図に
示す線III−III及びIV−IVにおける断面を概略的に示
し、 一方、第５図乃至第７図は第２図における前記表示装
置の線IV−IVにおける断面の引き続く製造工程を概略的
に示し、 第８図は本発明による他の実施例における表示装置の
第２の線III−IIIの断面図を概略的に示す。
これらの図面は概略図で、実寸に従って描かれたもの
ではなく、特に厚さ方向の大きさは明確のため誇張して
ある。対応部分は、異なる実施例において同一の参照番
号で通常示されている。同一の導電型の半導体領域は通
常断面図において同一方向にクロスハッチされている。
第１図は、本発明による表示装置の一部の駆動構成を
概略的に示す。該装置の該部分は行電極15及び列電極14
からなり、これらの間に画素Ａが配置される。画素Ａ及
び行電極15の間に、２個の半導体ダイオードＢおよびＣ
が配置され、これらのダイオードは並列に互いに逆方向
に接続されて共にスイッチ素子を構成する。これら半導
体ダイードＢ及びＣは、それぞれ半導体基体20及び25か
らなる。これら半導体基体は行電極15と２個の画素電極
２および12からなる前記画素Ａを介し結合導体６及び７
を通り列電極14とに接続される。
第２図は第１図においてIIにより示された点線内に位
置する本発明による表示装置の一部の平面図を概略的に
示す。明確のため、この図において中でも列電極14及び
画素電極12が配列された前記上部支持プレートは省略さ
れ、前記表示装置の下部支持プレートの平面図のみが示
されている。このプレート上に行電極15、前記画素Ａの
画素電極２及び前記２個のダイオードＢ及びＣが配置さ
れている。該表示装置の該部分は、水平面において中で
も前記画素電極２に前記結合導体６及びコンタクト領域
22を介し下方側に接続される前記ダイオードＢの半導体
基体20からなり、他方上方側は前記行電極15にコンタク
ト開口21、前記結合導体７及びコンタクト開口24を介し
結合される。該部分は更に前記行電極15に結合導体６を
介して前記下方側に結合され、前記上方側は前記画素電
極２にコンタクト開口23、前記結合導体７及びコンタク
ト開口26を介し結合される。該部分は更に結合導体６を
介して前記行電極15に対して前記下側に接合され、前記
コンタクト開口23、前記結合導体７及び前記コンタクト
領域26を介し前記画素電極２に前上側で結合される前記
ダイオードＣの半導体基体25からなる。このように、前
記ダイオードＢ及びＣは並列に互いに逆方向に接続され
て配列される（逆並列）。正方形でメサ型半導体基体の
縦及び横の大きさは約30μｍで、一方前記コンタクト開
口の縦及び横の大きさは約20μｍである。前記結合導体
６及び７、及び前記行電極15及びここでは示されていな
い前記列電極14は、例えば金、クロムまたはアルミニウ
ムからなる。前記画素電極２は、例えば光透過性のイン
ジウム酸化スズ（ITO）からなる。
第３図及び第４図は本発明による表示装置の第２図に
示す線III−III及びIV−IVにおける概略断面図を示す。
前記装置（第３図参照）は、中でも、例えばガラスの第
一の基板１と、この上に例えば二酸化シリコン又は窒化
シリコンの絶縁層３からなる。インジウム酸化スズ（IT
O）の例の場合画素電極２はこれ等の間にある。前記基
板上１に、行電極15及び結合導体６が局部的に配置さ
れ、これらの上に半導体基体20が位置する。該結合導体
６はコンタクト領域22を介して画素電極２に該断面図の
外側に位置する領域で結合する。前記半導体基体20は、
次いで約1019乃至1020at/cm3の不純物濃度で、厚さ約50
nmを有するｎ導電型の第一半導体領域８から少なくとも
構成される。この領域の上に、本実施例では大変低い不
純物濃度で、約400nmの厚さを有するn-導電型の第二半
導体領域９が配置され、この領域の上に1019乃至1020at
m/cm3の不純物濃度で、厚さ約30nmを有するｐ導電型の
第三半導体領域10が配置される。本実施例の場合、これ
らの半導体領域は水素化アモルファスシリコン（α−S
i:H）からなる。前記第二半導体領域９と前記第三半導
体領域10との間に、前記絶縁層３を配置し、該絶縁層３
は局部的に中断され、一方前記第二半導体領域９と前記
第三半導体領域10は互いに該中断領域において接し、該
中断領域は前記コンタクト開口21に一致する。この中断
のどこもが前記第二半導体領域９表面の縁から５μｍの
距離を有し、該縁は前記半導体基体20の縁と一致する。
該半導体構造の上に結合導体７を配置し、該結合導体７
は行電極15に前記第三半導体領域10と共に接続する。例
えばポリイミドからなる第一の配向層４がこれの上に設
けられる。最後に、例えば液晶からなる層19、例えばポ
リイミドからなる第二の配向層11、インジウム酸化スズ
（ITO）からなる画素電極12、例えばガラスからなる第
二基板13の順に、これの上に配置される。前記第二の配
向層11及び前記画素電極12の他に、例えば金、クロムま
たはアルミニウムからなる列電極14もまたはアルミニウ
ムからなる列電極14もまた前記第二基板13上に設けられ
る。列電極の機能は又その導電性が良いためインジウム
酸化スズ（ITO）層によっても満足されるであろう。前
記絶縁層３上に前記半導体領域10は少なくとも前記メサ
型半導体基体20の縁まで延在する。これは前記結合導体
７にも適用する。局部的に、即ち前記コンタクト開口24
及び前記行電極15に達する必要のある領域で、更に前記
半導体領域10及び前記結合導体７は前記絶縁層３上に延
在する。ここに示される本発明による表示装置におい
て、前記第二半導体領域９及び前記第三半導体領域10が
互いに接する面（例えば前記領域21）が上方からみると
前記第二半導体領域９表面の縁より内側に位置し、該縁
はここで前記メサ型半導体基体（例えば前記半導体基体
20）の縁に一致して横方向の入射光からの遮蔽が得られ
る。本実施例では前記第二半導体領域９表面の縁から前
記第二半導体領域９及び前記第三半導体領域10が互いに
接する領域までの距離、本実施例の場合約５μｍは、前
記周囲光の浸透深さに電荷キャリヤーの拡散距離を加え
たよりも大きいので横方向入射周囲光からの遮蔽が得ら
れる。第４図は、前記半導体基体20（前記ダイオード
Ｂ）の他に半導体基体25（前記ダイオードＣ）も又示
す。前記コンタクト領域26において、前記半導体基体25
の前記半導体層10及び前記結合導体７を前記画素電極２
に接続する。前記コンタクト領域22において、前記半導
体基体20の前記結合導体６は前記画素電極２に接続され
る。
第５図乃至第７図は第２図の本発明による前記表示装
置の線IV−IVにおける断面の引き続く製造工程を概略的
に示す。本発明によるこのような表示装置の製造方法
は、中でも次のような製造工程からなる。ここで、先ず
通常の組成及び通常の厚さを有するインジウム酸化スズ
（ITO）からなる画素電極２を普通に用いられる技術を
用いて通常の大きさを有するガラス基板１に設けて洗浄
したのち、該画素電極をフォトリソグラフィー及び通常
に用いられるエッチャントを用いて局部的に除去する。
次いで、約150nmの厚さを有する金、クロム又はアルミ
ニウムの導体層６をスパッタ技術を用いて設ける。PECV
D（Plasma Enhanced Chemical Vapour Deposition:プラ
ズマ強化気相成長法）を用いて、シラン（SiH4）から水
素化アモルファスシリコン（α−Si:H）の前記半導体層
８及び９を連続して該層上に設ける（第５図参照）。前
記第一半導体層８はｎ導電型で、約1019乃至1020at/cm3
の高い不純物濃度で、厚さ約50nmを有する。この領域の
不純物ドーピングは前記シランにホスフィン（PH3）の
１％を添加することにより得られる。前記第二半導体層
９は、n-導電型で大変低い不純物濃度のため該領域の比
抵抗は約109Ωcmで、約400nmの厚さを有する。次いで、
（第６図参照）前記メサ型半導体基体20および25がフォ
トリソグラフィー及び通常に用いられるエッチャントを
用いて形成され、この後同様にして、結合導体６が形成
され、この上に前記メサ型半導体基体20および25を載せ
ている。本実施例において、前記メサ型半導体基体20お
よび25は約30×30μm2の大きさの正方形の断面を有し、
この時点で結合導体６上に前記半導体領域８及び９のみ
からなる構造である。本発明による効果に前記メサ型半
導体基体20および25が正方形断面を有することは全く必
要ではないことに注意されたい。長方形又は円形のよう
な他の形状も考えうる。例えばスパッタ技術又は前記PE
CVD（Plasma Enhanced Chemical Vapour Deposition:プ
ラズマ強化気相成長法）を用いて、例えば約350nmの厚
さを有する二酸化シリコン（SiO2）の絶縁層３を前記最
終構造上に設ける（第６図参照）。次いで、コンタクト
開口21及び23、及びコンタクト領域26は弗化水素酸（H
F）を主成分とするフォトリソグラフィー及びエッチャ
ントを用いて形成される。前記コンタクト開口の大きさ
は約20×20μm2である（第７図参照）。高い不純物濃
度、本実施例の場合1019乃至1020atm/cm3の不純物濃度
を有するｐ導電型の厚さ約30nmの水素化アモルファスシ
リコン（α−Si:H）からなる第三半導体領域10を形成す
る。この層もまたPECVD（Plasma Enhanced Chemical Va
pour Deposition:プラズマ強化化相成長法）を用いて、
シラン（SiH4）から形成される。この場合、前記ドーピ
ングは前記シランに１％のジボラン（B2H6）を添加する
ことにより得られる。続いて、厚さ約150nmを有する
金、クロム又はアルミニウムのメタル層７を例えばスパ
ッタ技術を用いて設ける。フォトリソグラフィー及び通
常に用いられるエッチャントを用いて前記層７及び10を
局部的に除去する。引き続いて、例えばポリイミドから
なる第一の配向層４が前記最終構造上に設けられ、第４
図に示される前記下方の支持プレートが得られる。通常
の方法でインジウム酸化スズ（ITO）からなる画素電極1
2を具え、例えばポリイミドからなる第二の配向層11及
び金、クロムまたはアルミニウムからなる列電極14が設
けられた第二の基板を用いて、前記表示装置を通常の方
法で例えば液晶からなる媒体19を充填して組み立てるこ
とが出来る。この様にして、第４図の完成した構造が得
られる。
第８図は本発明による他の実施例における表示装置の
第２の線III−IIIにおける断面を概略的に示す。第３図
の構造との相違は前記第三半導体領域10にあり、前記第
三半導体領域10が前記領域21の領域にのみ存在する。第
８図の構造の製造は第３図の構造の製造と同様の方法で
大部分が形成される。相違点は次の通りである。即ち前
記半導体層８、９および10は直接順次設けられ、次いで
前記メサ型半導体基体20及び25（該断面図において、前
記半導体基体20のみが表れている）がエッチングされ
る。絶縁層３が設けられる前に、先ず前記領域21の外側
の前記第三半導体層10がフォトリソグラフィー及び通常
に用いられるエッチャントを用いて除去される。ここに
示される本発明による表示装置において、横方向の入射
光からの遮蔽は、前記第二半導体領域９及び前記第三半
導体領域10が互いに接する面（例えば第８図における前
記領域21）が上方から見た場合前記第二半導体領域９表
面の縁より内側に位置し、該縁はここで前記メサ型半導
体基体（例えば第８図における半導体基体20）に一致す
ることにより得られる。前記第二半導体領域９の縁から
前記第二半導体領域９及び前記第三半導体領域10が互い
に接する領域までの距離は約５μｍで、前記周囲光浸透
深さに電荷キャリヤーの拡散距離を加えたよりも大きい
ので、前記遮蔽は強い。
本出願において、本発明はある一例の駆動構成の表示
装置で説明したが、本発明の使用は該実施例と同様の理
由で他の駆動構成についても又非常に重要である。
従って、本発明は上記実施例に限定されるものではな
く、スイッチ素子がダイオードからなり、このダイオー
ド内に接合が存在し、逆方向電流が周囲光の存在にもか
かわらず低いことが望ましい表示装置の全ての形態に関
連する。
例えば第３図及び第８図の構成の他に更に他の構成に
も、ここに記載された本発明、即ち、前記第二半導体領
域と前記第三半導体領域とが接する範囲内の領域が上方
から見て、前記第二半導体領域表面の縁より内側に位置
するような構成を実施することが考えられ得ることに注
意されたい。例えば、上方から見て前記第二半導体領域
の縁より内側に位置するように前記第二及び第一の半導
体領域が互いに接する範囲の領域を実現することは可能
である。この結果、横方向の周囲入射光遮蔽を更に改善
することができる。
前記メサ型ダイオードの上側で且つ前記第三半導体領
域の上に位置する前記結合導体は好ましくは少なくとも
前記ダイオードの全上側を覆うように設けられることに
更に注意されたい。結合導体の製造に一般的な物質は前
記周囲光に対して一般に透過性ではない金属からなるの
で、横方向周囲入射光の良好な遮蔽は、上方からの周囲
光の良好な遮蔽と組み合わされる。前記第三半導体領域
はまた前記第三半導体領域の結合導体下の各領域に存在
することは全く必要ではないことに注意されたい。前記
第三半導体領域は、前記メサ型ダイオードの縁の内側に
限定されても良ち。この場合、前記第三半導体領域の前
記結合導体のみが前記絶縁層上に局部的に（必要な所
に）延在する。
同時に上記記載から明らかなように、本発明は表示装
置に限定されるものではなく、このような表示装置に用
いられるのに適切な支持プレート及びこのような支持プ
レートを製造する方法をも含むものである。本発明によ
る方法に関する種種の製造工程は、他の通常用いられて
いる製造工程に置き換えることができる。例えば、第一
及び第三半導体領域が形成される前記半導体層のｐ型及
びｎ型の不純物導入ドーピングは拡散又はイオン注入を
用いて得ることができる。これら前記半導体領域は前記
半導体層構造のメサ型半導体基体をエッチングすること
により形成される。前記第一及び特に第三半導体領域を
拡散又はイオン注入により形成することもできる。例え
ば、前記第三半導体領域は前記第二半導体領域中に局部
的なイオン注入及び拡散を行うことにより形成される。
このように前記第三半導体領域は前記第二半導体領域中
に埋め込まれた区域として形成される。これらの点で、
本発明により表示装置の製造に用いられる好ましい物質
である水素化アモルファスシリコン（α−Si:H）の技術
は、単結晶シリコンの技術と特に異なるものではない。
後者の技術について、多くの代替え物及び通常用いられ
る製造工程や実施例の相互間のどのような組合せでもよ
い。
【図面の簡単な説明】
第１図は本発明による表示装置の一部の駆動構成を概略
的に示し、 第２図は第１図においてIIにより示された点線内に位置
する本発明による表示装置の一部の平面図を概略的に示
し、 第３図及び第４図は本発明による表示装置の第２図に示
す線III−III及びIV−IVにおける断面を概略的に示し、 一方、第５図乃至第７図は第２図における前記表示装置
の線IV−IVにおける断面の引き続く製造 工程を概略的
に示し、 第８図は本発明による他の実施例における表示装置の第
２図の線III−IIIの断面図を概略的に示す。 １……基板、 ２、12……画素電極、 ３……絶縁層、 ４……第一の配向層、 ６、７……結合導体、 ８……第一半導体領域、 ９……第二半導体領域、 10……第三半導体領域、 11……第二の配向層、 13……第二基板、 14……列電極、 15……行電極、 19……液晶からなる層 20、25……半導体基体、 21、23、24、26……コンタクト開口、 22……コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤン・ウィレム・ディルク・マルテンス オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 昭60−169891（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】２個の支持プレートの間に電気光学表示媒
    体と、互いに対向する前記支持プレートの表面上に設け
    られた２個の画素電極により各画素が構成される行列に
    配列された画素の系と、前記行電極が一方の支持プレー
    ト上に設けられ且つ前記列電極が他方の支持プレート上
    に設けられた前記画素を駆動するための行電極及び列電
    極の系と、１個のスイッチ素子が少なくとも１個の行電
    極と１個の列電極との間に各画素に直列に含まれるスイ
    ッチ素子の系とから構成され、該スイッチ素子はメサ型
    半導体基体を有する少なくとも１個のPINダイオードか
    らなり、該メサ型半導体基体は支持プレートの横方向断
    面において、比較的高いドーピング濃度を有する第一導
    電型の第一半導体領域と、真性領域である第二半導体領
    域と、比較的高いドーピング濃度を有する第二導電型の
    第三半導体領域とから順次構成されてなり、前記第一及
    び第三の半導体領域が結合導体を具える表示装置におい
    て、 前記第二半導体領域と前記第三半導体領域とが互いに接
    する面が上方から見ると前記第二半導体領域表面の縁よ
    り内側に位置することを特徴とする表示装置。
  2. 【請求項２】特許請求の範囲第１項に記載の表示装置に
    おいて、前記第二半導体領域表面の縁から前記第二半導
    体領域と前記第三半導体領域とが互いに接する面までの
    距離は、周囲光の浸透深さと電荷キャリアの拡散長とを
    加えた大きさの少なくとも一倍に対応することを特徴と
    する表示装置。
  3. 【請求項３】特許請求の範囲第１項に記載の表示装置に
    おいて、前記第二半導体領域表面の縁から前記第二半導
    体領域と前記第三半導体領域とが互いに接する面までの
    距離は、少なくとも２μｍであることを特徴とする表示
    装置。
  4. 【請求項４】特許請求の範囲第１項乃至第３項の何れか
    １項に記載の表示装置において、前記第二半導体領域及
    び前記第三半導体領域は各々半導体層で構成され、これ
    ら半導体層の間には絶縁層が設けられ、該絶縁層は局部
    的に中断され、これらの半導体層は互いに該中断領域に
    おいて接することを特徴とする表示装置。
  5. 【請求項５】特許請求の範囲第１項乃至第４項の何れか
    １項に記載の表示装置において、前記第一半導体領域が
    ｎ導電型であることを特徴とする表示装置。
  6. 【請求項６】特許請求の範囲第１項乃至第５項の何れか
    １項に記載の表示装置において、前記半導体領域は水素
    化アモルファスシリコン（α−Si:H）からなることを特
    徴とする表示装置。
  7. 【請求項７】特許請求の範囲第１項乃至第６項の何れか
    １項に記載の表示装置に用いるのに適切であり且つ少な
    くとも一個のダイオードを具える支持プレート。
  8. 【請求項８】特許請求の範囲第７項に記載の支持プレー
    トの製造方法において、少なくともメタル層と、比較的
    高いドーピング濃度を有する第一導電型の第一半導体領
    域を構成する第一半導体層と、真性領域である第二半導
    体領域を構成する第二半導体層とを順次基板上に設け、
    これらの半導体層はメサ型半導体基体にエッチングさ
    れ、このようにして得た構造上に絶縁層が設けられ、該
    絶縁層中の前記メサ型半導体基体の上方に窓がエッチン
    グされ、この窓は上方からみて前記第二半導体層表面の
    縁より内側に位置し、比較的高いドーピング濃度を有す
    る第二導電型の第三半導体領域を構成する第三半導体層
    をこの様にして得た構造の上に成長させることを特徴と
    する支持プレートの製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619092A (en) * 1993-02-01 1997-04-08 Motorola Enhanced electron emitter
US6180444B1 (en) 1998-02-18 2001-01-30 International Business Machines Corporation Semiconductor device having ultra-sharp P-N junction and method of manufacturing the same
US6704133B2 (en) 1998-03-18 2004-03-09 E-Ink Corporation Electro-optic display overlays and systems for addressing such displays
CA2320788A1 (en) 1998-03-18 1999-09-23 Joseph M. Jacobson Electrophoretic displays and systems for addressing such displays
EP1105772B1 (en) 1998-04-10 2004-06-23 E-Ink Corporation Electronic displays using organic-based field effect transistors
US7075502B1 (en) 1998-04-10 2006-07-11 E Ink Corporation Full color reflective display with multichromatic sub-pixels
US6473072B1 (en) 1998-05-12 2002-10-29 E Ink Corporation Microencapsulated electrophoretic electrostatically-addressed media for drawing device applications
EP1145072B1 (en) * 1998-06-22 2003-05-07 E-Ink Corporation Method of addressing microencapsulated display media
US6498114B1 (en) 1999-04-09 2002-12-24 E Ink Corporation Method for forming a patterned semiconductor film
US6504524B1 (en) 2000-03-08 2003-01-07 E Ink Corporation Addressing methods for displays having zero time-average field
US6531997B1 (en) 1999-04-30 2003-03-11 E Ink Corporation Methods for addressing electrophoretic displays
JP4744757B2 (ja) * 1999-07-21 2011-08-10 イー インク コーポレイション アクティブマトリクス駆動電子ディスプレイの性能を高めるための蓄電キャパシタの使用
US7893435B2 (en) * 2000-04-18 2011-02-22 E Ink Corporation Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough
ATE438927T1 (de) * 2000-04-18 2009-08-15 E Ink Corp Prozess zur herstellung von dünnfilmtransistoren
US6683333B2 (en) 2000-07-14 2004-01-27 E Ink Corporation Fabrication of electronic circuit elements using unpatterned semiconductor layers
US6967640B2 (en) * 2001-07-27 2005-11-22 E Ink Corporation Microencapsulated electrophoretic display with integrated driver
KR102620764B1 (ko) * 2018-12-24 2024-01-02 엘지디스플레이 주식회사 디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8103376A (nl) * 1981-07-16 1983-02-16 Philips Nv Weergeefinrichting.
US4642620A (en) * 1982-09-27 1987-02-10 Citizen Watch Company Limited Matrix display device
FR2548450B1 (fr) * 1983-06-29 1987-04-30 Citizen Watch Co Ltd Procede de fabrication de diode en film mince ultra-miniature
US4748445A (en) * 1983-07-13 1988-05-31 Citizen Watch Co., Ltd. Matrix display panel having a diode ring structure as a resistive element
EP0150728A3 (en) * 1984-01-23 1986-01-08 Energy Conversion Devices, Inc. Liquid crystal displays operated by amorphous silicon alloy diodes
JPS61217087A (ja) * 1985-03-22 1986-09-26 富士電機株式会社 液晶表示装置用非線形抵抗素子
NL8502663A (nl) * 1985-09-30 1987-04-16 Philips Nv Weergeefinrichting met verbeterde aansturing.

Also Published As

Publication number Publication date
EP0362928B1 (en) 1994-06-22
US5008590A (en) 1991-04-16
EP0362928A1 (en) 1990-04-11
JPH02116830A (ja) 1990-05-01
DE68916358D1 (de) 1994-07-28
NL8802409A (nl) 1990-04-17
DE68916358T2 (de) 1995-02-16

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