JPH05210116A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05210116A JPH05210116A JP4049192A JP4049192A JPH05210116A JP H05210116 A JPH05210116 A JP H05210116A JP 4049192 A JP4049192 A JP 4049192A JP 4049192 A JP4049192 A JP 4049192A JP H05210116 A JPH05210116 A JP H05210116A
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- crystal display
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Abstract
(57)【要約】
【目的】 液晶を挟持する基板間のギャップ差を繁雑な
工程を加えることなく解決し、該ギャップ差に由来す
る、液晶配向性や基板間の電界むらを無くし、高品質な
画像表示を行う液晶表示装置を提供する。 【構成】 ガラス基板上に形成したＳｉ層のうち、画素
電極に対応する部分をＬＯＣＯＳ酸化することにより膜
厚の厚いＬＯＣＯＳ絶縁層を形成し、従来よりも高い位
置に画素電極をシフトしてＴＦＴと画素部を平坦化せし
め、さらに、画素電極のシフトによりコンタクトが困難
になったドレインに対してはＷ又はＡｌからなる金属を
予めドレイン上部に蒸着した後ＩＴＯを蒸着して画素電
極とＴＦＴのドレインとを接続した液晶表示装置。
工程を加えることなく解決し、該ギャップ差に由来す
る、液晶配向性や基板間の電界むらを無くし、高品質な
画像表示を行う液晶表示装置を提供する。 【構成】 ガラス基板上に形成したＳｉ層のうち、画素
電極に対応する部分をＬＯＣＯＳ酸化することにより膜
厚の厚いＬＯＣＯＳ絶縁層を形成し、従来よりも高い位
置に画素電極をシフトしてＴＦＴと画素部を平坦化せし
め、さらに、画素電極のシフトによりコンタクトが困難
になったドレインに対してはＷ又はＡｌからなる金属を
予めドレイン上部に蒸着した後ＩＴＯを蒸着して画素電
極とＴＦＴのドレインとを接続した液晶表示装置。
Description
【０００１】
【産業上の利用分野】本発明は映像等画像表示を行う液
晶表示装置に関するものである。
晶表示装置に関するものである。
【０００２】
【従来の技術】映像等を表示する液晶表示装置では、解
像度を高めて精細な表示を行うために、１画面をできる
限り多くの画素に分割する必要が有り、この膨大な画素
を効率よく駆動するために、各画素毎にスイッチング素
子を配置して該スイッチング素子をマトリクス駆動する
ことにより、画素電極のオン−オフを行う、アクティブ
マトリクス方式が広く用いられている。
像度を高めて精細な表示を行うために、１画面をできる
限り多くの画素に分割する必要が有り、この膨大な画素
を効率よく駆動するために、各画素毎にスイッチング素
子を配置して該スイッチング素子をマトリクス駆動する
ことにより、画素電極のオン−オフを行う、アクティブ
マトリクス方式が広く用いられている。
【０００３】このアクティブマトリクス方式は用いるス
イッチング素子の種類により三端子方式と二端子方式に
大別されるが、三端子素子、中でもアモルファスＳｉや
多結晶Ｓｉを用いた薄膜トランジスタ（以下「ＴＦＴ」
と記す）素子を用いた液晶表示装置が広く研究・開発さ
れている。
イッチング素子の種類により三端子方式と二端子方式に
大別されるが、三端子素子、中でもアモルファスＳｉや
多結晶Ｓｉを用いた薄膜トランジスタ（以下「ＴＦＴ」
と記す）素子を用いた液晶表示装置が広く研究・開発さ
れている。
【０００４】
【発明が解決しようとする手段】図８に従来のＴＦＴ用
いた液晶表示装置の表示部における断面の該略図を示し
た。図中１はガラス等透明基板、２〜４はＴＦＴの活性
層であり、説明上２をソース、３をドレインとする。４
はチャネルである。５はＴＦＴのゲート、６はソース線
でＡｌの金属やＩＴＯ（Ｉｎｄｉｕｍｕ Ｔｉｎ Ｏｘ
ｉｄｅ）が用いられる。７は画素電極で通常ＩＴＯが用
いられる。画素電極７はＴＦＴのドレイン３に接続され
ている。９、９’、９”は絶縁層であり、１０、１０’
は液晶を配向させるための配向制御膜である。１１は液
晶、１２は対向電極、１３は対向基板である。通常両基
板をそれぞれ作成した後、不図示のスペーサにより基板
間の距離を制御しながら液晶を封入する。基板間に挟持
された液晶はＴＦＴのスイッチングにより制御された電
界に従って配向し光透過性を変化させる。
いた液晶表示装置の表示部における断面の該略図を示し
た。図中１はガラス等透明基板、２〜４はＴＦＴの活性
層であり、説明上２をソース、３をドレインとする。４
はチャネルである。５はＴＦＴのゲート、６はソース線
でＡｌの金属やＩＴＯ（Ｉｎｄｉｕｍｕ Ｔｉｎ Ｏｘ
ｉｄｅ）が用いられる。７は画素電極で通常ＩＴＯが用
いられる。画素電極７はＴＦＴのドレイン３に接続され
ている。９、９’、９”は絶縁層であり、１０、１０’
は液晶を配向させるための配向制御膜である。１１は液
晶、１２は対向電極、１３は対向基板である。通常両基
板をそれぞれ作成した後、不図示のスペーサにより基板
間の距離を制御しながら液晶を封入する。基板間に挟持
された液晶はＴＦＴのスイッチングにより制御された電
界に従って配向し光透過性を変化させる。
【０００５】しかしながら、図８に示したように、画素
部における基板間のギャップｄ1 に比べてＴＦＴ上のギ
ャップｄ2 はかなり小さく、従って、同じ電圧が印加さ
れているにもかかわらず、ＴＦＴ上の電界Ｅ2 、Ｅ3 と
画素部のＥ1 もＥ1 ＜Ｅ2 、Ｅ3 と異なり、画素部の電
界Ｅ1 が周辺のＥ2 、Ｅ3 の影響を強く受けて画質の劣
化等を引き起こしてしまう。さらにギャップの差はその
まま液晶の配向性にも影響し、表示画像の画質低下を招
いてしまう。
部における基板間のギャップｄ1 に比べてＴＦＴ上のギ
ャップｄ2 はかなり小さく、従って、同じ電圧が印加さ
れているにもかかわらず、ＴＦＴ上の電界Ｅ2 、Ｅ3 と
画素部のＥ1 もＥ1 ＜Ｅ2 、Ｅ3 と異なり、画素部の電
界Ｅ1 が周辺のＥ2 、Ｅ3 の影響を強く受けて画質の劣
化等を引き起こしてしまう。さらにギャップの差はその
まま液晶の配向性にも影響し、表示画像の画質低下を招
いてしまう。
【０００６】このようなギャップのばらつきに対して、
例えば特開昭６２−２４７３３０号公報では、絶縁層を
画素電極間に設けることにより平坦化を図る方法が開示
されている。しかしながら、該公報に記載された技術で
はＴＦＴを用いた装置までは考慮されていない。ＴＦＴ
に代表される半導体能動素子は製造工程が複雑且つ緻密
であり、品質制御が非常に難しい。
例えば特開昭６２−２４７３３０号公報では、絶縁層を
画素電極間に設けることにより平坦化を図る方法が開示
されている。しかしながら、該公報に記載された技術で
はＴＦＴを用いた装置までは考慮されていない。ＴＦＴ
に代表される半導体能動素子は製造工程が複雑且つ緻密
であり、品質制御が非常に難しい。
【０００７】本発明の目的は、このＴＦＴを用いた液晶
表示装置における上記ギャップ差の問題を解決すること
にある。
表示装置における上記ギャップ差の問題を解決すること
にある。
【０００８】
【課題を解決するための手段及び作用】本発明は、画素
電極下の絶縁層を制御することにより、ＴＦＴと画素部
とで基板間のギャップを無くし、平坦化を図った液晶表
示装置を提供するものである。
電極下の絶縁層を制御することにより、ＴＦＴと画素部
とで基板間のギャップを無くし、平坦化を図った液晶表
示装置を提供するものである。
【０００９】即ち本発明は、スイッチング素子としてＴ
ＦＴを用いたアクティブマトリクス方式の液晶表示装置
であって、上記ＴＦＴの主電極に接続した画素電極下の
絶縁層が、該ＴＦＴの活性層よりも厚いことを特徴とす
る液晶表示装置である。
ＦＴを用いたアクティブマトリクス方式の液晶表示装置
であって、上記ＴＦＴの主電極に接続した画素電極下の
絶縁層が、該ＴＦＴの活性層よりも厚いことを特徴とす
る液晶表示装置である。
【００１０】本発明において、上記絶縁層の厚みの制御
手段として好ましくはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層が用いられ
る。
手段として好ましくはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層が用いられ
る。
【００１１】図２にこのＬＯＣＯＳ層の形成方法を示し
た。先ず石英基板２１上に多結晶ＳｉをＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り蒸着する（図２（ａ））。ここで石英基板を用いるの
は１０００〜１１００℃と高温で湿式酸化処理するため
である。次に多結晶Ｓｉ表面に薄膜酸化膜２３を介して
ＳｉＮをパターニング（ｂ）し、選択酸化（ｃ）すると
酸化されて厚みの増したＬＯＣＯＳ層２５が得られる。
た。先ず石英基板２１上に多結晶ＳｉをＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り蒸着する（図２（ａ））。ここで石英基板を用いるの
は１０００〜１１００℃と高温で湿式酸化処理するため
である。次に多結晶Ｓｉ表面に薄膜酸化膜２３を介して
ＳｉＮをパターニング（ｂ）し、選択酸化（ｃ）すると
酸化されて厚みの増したＬＯＣＯＳ層２５が得られる。
【００１２】本発明において、上記ＴＦＴの活性層とし
ては多結晶Ｓｉ、アモルファスＳｉ、単結晶Ｓｉが好ま
しく用いられる。これらの製造方法、或いは基板上への
形成方法については、現在行われているいずれの方法で
も好適に用いられるが、特に単結晶Ｓｉについては次に
挙げる多孔質Ｓｉを基体としてエピタキシャル成長させ
て得られる薄膜が無欠陥で、しかも製造コストも低いた
め非常に好適に用いられる。
ては多結晶Ｓｉ、アモルファスＳｉ、単結晶Ｓｉが好ま
しく用いられる。これらの製造方法、或いは基板上への
形成方法については、現在行われているいずれの方法で
も好適に用いられるが、特に単結晶Ｓｉについては次に
挙げる多孔質Ｓｉを基体としてエピタキシャル成長させ
て得られる薄膜が無欠陥で、しかも製造コストも低いた
め非常に好適に用いられる。
【００１３】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００１４】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００１５】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００１６】多孔質Ｓｉは半導体の電界研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００１７】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎ
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００１８】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００１９】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
【００２０】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００２１】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００２２】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００２３】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００２４】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００２５】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法についていて説明する。
チングする選択エッチング法についていて説明する。
【００２６】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００２７】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００２８】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００２９】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００３０】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００３１】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００３２】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００３３】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００３４】本発明においては、周辺駆動回路を従来の
液晶表示装置同様にＳｉ基板上に形成し、且つ表示部を
透明にすることもできる。
液晶表示装置同様にＳｉ基板上に形成し、且つ表示部を
透明にすることもできる。
【００３５】さらに、本発明において、画素電極下の絶
縁層が厚くなったことにより、画素電極用ＩＴＯが、ド
レインとの配線不良を起こすようであれば、ドレイン上
に金属配線層を設けた上でＩＴＯと接続することによ
り、良好な接続状態を得ることができる。
縁層が厚くなったことにより、画素電極用ＩＴＯが、ド
レインとの配線不良を起こすようであれば、ドレイン上
に金属配線層を設けた上でＩＴＯと接続することによ
り、良好な接続状態を得ることができる。
【００３６】また、本発明を好ましく応用した例とし
て、カラー画像表示において、従来対向電極側に設けて
いた遮光層をＴＦＴ基板側に設けることができ、さらに
優れた遮光効果を引き出すことができる。
て、カラー画像表示において、従来対向電極側に設けて
いた遮光層をＴＦＴ基板側に設けることができ、さらに
優れた遮光効果を引き出すことができる。
【００３７】本発明は基本的に画素電極下の絶縁層を厚
くすることにより、ＴＦＴ部と画素部との平坦化を図っ
ているが、逆に画素電極下の絶縁層が厚くなり過ぎてＴ
ＦＴ側のギャップが広くなる場合には、画素電極上に付
設する絶縁層を薄くすることにより最終的な基板間ギャ
ップの調製を行えば良い。
くすることにより、ＴＦＴ部と画素部との平坦化を図っ
ているが、逆に画素電極下の絶縁層が厚くなり過ぎてＴ
ＦＴ側のギャップが広くなる場合には、画素電極上に付
設する絶縁層を薄くすることにより最終的な基板間ギャ
ップの調製を行えば良い。
【００３８】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明がこれらの実施例に限定されるものではな
い。
るが、本発明がこれらの実施例に限定されるものではな
い。
【００３９】実施例１ 図１に本発明の実施例の一つを示した。図中の符号は前
記した従来例と同じであるが、本発明においては、８の
ＬＯＣＯＳ層により、画素電極下の絶縁層の厚みが厚く
なったためＴＦＴとの高さの差がほとんどなくなってい
る。即ち図１のｄ1 とｄ2 がほぼ同等の寸法となること
により液晶層に印加される電界はほぼ一様、 となり、良好な表示特性が得られた。また図２に示すよ
うに、このＬＯＣＯＳ層８は、ガラス等の透明基板２１
上に多結晶Ｓｉ層２２、さらに酸化層２３を形成した
後、通常島状にパターニングしてＴＦＴを形成するとこ
ろを、ＴＦＴに用いる部分をＳｉＮマスク２４して図２
（ｃ）に示すようにＬＯＣＯＳ酸化することにより、厚
い酸化層２５を部分的に効率良く形成することができ
る。
記した従来例と同じであるが、本発明においては、８の
ＬＯＣＯＳ層により、画素電極下の絶縁層の厚みが厚く
なったためＴＦＴとの高さの差がほとんどなくなってい
る。即ち図１のｄ1 とｄ2 がほぼ同等の寸法となること
により液晶層に印加される電界はほぼ一様、 となり、良好な表示特性が得られた。また図２に示すよ
うに、このＬＯＣＯＳ層８は、ガラス等の透明基板２１
上に多結晶Ｓｉ層２２、さらに酸化層２３を形成した
後、通常島状にパターニングしてＴＦＴを形成するとこ
ろを、ＴＦＴに用いる部分をＳｉＮマスク２４して図２
（ｃ）に示すようにＬＯＣＯＳ酸化することにより、厚
い酸化層２５を部分的に効率良く形成することができ
る。
【００４０】実施例２ 図３に本発明の第２の実施例を示した。本実施例におい
ては、前記した多孔質Ｓｉを用いて単結晶Ｓｉを形成し
た後、表面を酸化させてＳｉＯ2 薄膜を形成し、Ｓｉ基
板と貼り合わせる。この基板上に必要な部材を作り込ん
だ後、裏面エッチングによって表示部のみ基板のＳｉ３
１を除去する。この時、上記ＳｉＯ2 がエッチングスト
ッパーとなる。Ｓｉ基板を除去した後にはポッティング
材３２を充填して補強する。
ては、前記した多孔質Ｓｉを用いて単結晶Ｓｉを形成し
た後、表面を酸化させてＳｉＯ2 薄膜を形成し、Ｓｉ基
板と貼り合わせる。この基板上に必要な部材を作り込ん
だ後、裏面エッチングによって表示部のみ基板のＳｉ３
１を除去する。この時、上記ＳｉＯ2 がエッチングスト
ッパーとなる。Ｓｉ基板を除去した後にはポッティング
材３２を充填して補強する。
【００４１】本実施例においては、無欠陥の単結晶Ｓｉ
を用いたことにより、ＴＦＴの高速駆動（μ＝１０→５
００ｃｍ2 ／Ｖｓｅｃ）、及びＴＦＴのリーク電流を減
少させる（１０-10 →１０-12 〜１０-13 ）ことができ
る。
を用いたことにより、ＴＦＴの高速駆動（μ＝１０→５
００ｃｍ2 ／Ｖｓｅｃ）、及びＴＦＴのリーク電流を減
少させる（１０-10 →１０-12 〜１０-13 ）ことができ
る。
【００４２】実施例３ 図４に本発明第３の実施例を示した。実施例１及び実施
例２において画素電極下の絶縁層は２層（８及び９）構
成になっていた。これに対し、本実施例では基板１上に
あらかじめＴＦＴの活性層より厚いＳｉ層を形成した
後、ＴＦＴ部分のみ必要な厚さにエッチングする。残さ
れた厚い部分をＬＯＣＯＳ酸化すると、実施例１及び２
よりも厚いＬＯＣＯＳ層が形成され、１層構成の絶縁層
とすることができる。
例２において画素電極下の絶縁層は２層（８及び９）構
成になっていた。これに対し、本実施例では基板１上に
あらかじめＴＦＴの活性層より厚いＳｉ層を形成した
後、ＴＦＴ部分のみ必要な厚さにエッチングする。残さ
れた厚い部分をＬＯＣＯＳ酸化すると、実施例１及び２
よりも厚いＬＯＣＯＳ層が形成され、１層構成の絶縁層
とすることができる。
【００４３】実施例４ 実施例１〜３において、ＬＯＣＯＳ酸化によって形成し
た絶縁層をパターニングによって形成した液晶表示装置
である。構成上、また効果の点で上記実施例１〜３に劣
るところは無い。
た絶縁層をパターニングによって形成した液晶表示装置
である。構成上、また効果の点で上記実施例１〜３に劣
るところは無い。
【００４４】実施例５ 図５に本発明の第５の実施例を示した。図５でも明らか
なように、画素電極がドレインに接続する部分、即ちゲ
ート周囲の絶縁層９と画素電極下の絶縁層８及び９に囲
まれた部分は従来の液晶表示装置に比べて厚い絶縁層を
設けた分だけ深くなっている。そのため、画素電極とし
てＩＴＯを蒸着した時に、ＩＴＯが充分にドレインに届
かずに断線してしまう危険性が高い。本実施例はこれを
補ったもので、画素電極７とドレイン３とを金属配線層
５１を介して接続した装置である。この金属配線層５１
に用いる金属としては、例えばこのような深い部分にも
蒸着により充分に到達し易いＷやＡｌを用いると良い。
この構成により、液晶表示装置における信頼性が飛躍的
に高まる。
なように、画素電極がドレインに接続する部分、即ちゲ
ート周囲の絶縁層９と画素電極下の絶縁層８及び９に囲
まれた部分は従来の液晶表示装置に比べて厚い絶縁層を
設けた分だけ深くなっている。そのため、画素電極とし
てＩＴＯを蒸着した時に、ＩＴＯが充分にドレインに届
かずに断線してしまう危険性が高い。本実施例はこれを
補ったもので、画素電極７とドレイン３とを金属配線層
５１を介して接続した装置である。この金属配線層５１
に用いる金属としては、例えばこのような深い部分にも
蒸着により充分に到達し易いＷやＡｌを用いると良い。
この構成により、液晶表示装置における信頼性が飛躍的
に高まる。
【００４５】実施例６ 図６に本発明第６の実施例を示す。本実施例はカラー画
像表示を目的とした液晶表示装置である。比較例として
図７に従来のカラー用液晶表示装置を示す。図中６６、
６６’はカラーフィルター、７１、７１’は遮光層であ
る。図７に示した用に、従来の遮光層は対向基板側に設
けられていた。従って、該遮光層７１、７１’とＴＦＴ
とはその間の絶縁層や配線、カラーフィルター、液晶を
合わせると、約６〜１０μｍも離れており、光の回り込
みによりＴＦＴのリーク現象が起こり、表示画像のコン
トラスト低下や諧調性低下といった問題が生じていた。
しかしながら、ＴＦＴ側に遮光層を設けると前記した基
板間のギャップの問題をさらに大きくすることになるた
め、解決手段としては、開口率を犠牲にして遮光層のオ
ーバーラップを増加させていた。そのため、表示画像は
暗く、良質な画像が得られていなかった。
像表示を目的とした液晶表示装置である。比較例として
図７に従来のカラー用液晶表示装置を示す。図中６６、
６６’はカラーフィルター、７１、７１’は遮光層であ
る。図７に示した用に、従来の遮光層は対向基板側に設
けられていた。従って、該遮光層７１、７１’とＴＦＴ
とはその間の絶縁層や配線、カラーフィルター、液晶を
合わせると、約６〜１０μｍも離れており、光の回り込
みによりＴＦＴのリーク現象が起こり、表示画像のコン
トラスト低下や諧調性低下といった問題が生じていた。
しかしながら、ＴＦＴ側に遮光層を設けると前記した基
板間のギャップの問題をさらに大きくすることになるた
め、解決手段としては、開口率を犠牲にして遮光層のオ
ーバーラップを増加させていた。そのため、表示画像は
暗く、良質な画像が得られていなかった。
【００４６】本実施例は、本発明によりＴＦＴと画素部
との平坦化が実現したことにより、この遮光層をＴＦＴ
側に設け、その効果を充分に引き出した装置である。
との平坦化が実現したことにより、この遮光層をＴＦＴ
側に設け、その効果を充分に引き出した装置である。
【００４７】即ち、図６に示す、第１遮光層６１、６２
と第２遮光層６４、６５を設けた装置である。図６に示
したように、ＴＦＴのソース及びドレインに接続する配
線をそれぞれソース、ドレインを覆うような形状に調整
し、さらに絶縁層を介して第２遮光層によりこれらの第
１遮光層を覆うことにより充分な遮光効果を得られる。
第１遮光層はＴＦＴと接続するため、Ａｌ等金属を用い
る。第２遮光層も素材には第１遮光層と同様にＡｌ等金
属を好適に用いることができる。ただし第２遮光層は遮
光が目的であるため、電位は固定されている。
と第２遮光層６４、６５を設けた装置である。図６に示
したように、ＴＦＴのソース及びドレインに接続する配
線をそれぞれソース、ドレインを覆うような形状に調整
し、さらに絶縁層を介して第２遮光層によりこれらの第
１遮光層を覆うことにより充分な遮光効果を得られる。
第１遮光層はＴＦＴと接続するため、Ａｌ等金属を用い
る。第２遮光層も素材には第１遮光層と同様にＡｌ等金
属を好適に用いることができる。ただし第２遮光層は遮
光が目的であるため、電位は固定されている。
【００４８】本実施例では、光の回り込みがほとんどな
いために開口率を高くとることができ、コントラスト及
び階調性の高い非常に高品質な画像表示を行うことがで
きる。
いために開口率を高くとることができ、コントラスト及
び階調性の高い非常に高品質な画像表示を行うことがで
きる。
【００４９】
【発明の効果】以上説明したように、本発明の液晶装置
では、ＴＦＴと画素部との段差が解決されたことによ
り、基板間ギャップ差による液晶の配向性や電界むらが
無く、高品質な画像を表示することができる。さらに、
カラー画像の表示においては、遮光層をＴＦＴ側に設け
ることができるために、開口部を広くとり、高コントラ
ストで階調性にも優れた高画質の表示を行うことができ
る。
では、ＴＦＴと画素部との段差が解決されたことによ
り、基板間ギャップ差による液晶の配向性や電界むらが
無く、高品質な画像を表示することができる。さらに、
カラー画像の表示においては、遮光層をＴＦＴ側に設け
ることができるために、開口部を広くとり、高コントラ
ストで階調性にも優れた高画質の表示を行うことができ
る。
【図１】本発明の第１の実施例の主要部の断面図であ
る。
る。
【図２】本発明に係るＬＯＣＯＳ酸化の工程の説明図で
ある。
ある。
【図３】本発明の第２の実施例の主要部の断面図であ
る。
る。
【図４】本発明の第３の実施例の主要部の断面図であ
る。
る。
【図５】本発明の第５の実施例の主要部の断面図であ
る。
る。
【図６】本発明の第６の実施例の主要部の断面図であ
る。
る。
【図７】従来のカラー画増用液晶表示装置の主要部の断
面図である。
面図である。
【図８】従来の液晶表示装置の主要部の断面図である。
１ 基板 ２ ソース ３ ドレイン ４ チャネル ５ ゲート ６ ソース線 ７ 画素電極 ８ ＬＯＣＯＳ層 ９、９’、９” 絶縁膜 １０、１０’ 配向制御膜 １１ 液晶層 １２ 対向電極 １３ 基板 ２１ 石英 ２２ 多結晶Ｓｉ ２３ ＳｉＯ2 ２４ ＳｉＮ ２５ ＳｉＯ2 ３１ Ｓｉ基板 ３２ ポッティング材 ３３ ＳｉＯ2 ５１ 金属配線層 ６１ 第１遮光層（ソース側） ６２ 第１遮光層（ドレイン側） ６３ 透明電極 ６４ 第２遮光層（ソース側） ６５ 第２遮光層（ドレイン側） ６６、６６’ カラーフィルター ７１ 遮光層
Claims (7)
- 【請求項１】 スイッチング素子として薄膜トランジス
タを用いたアクティブマトリクス方式の液晶表示装置で
あって、上記トランジスタの主電極に接続した画素電極
下の絶縁層が、該トランジスタの活性層よりも厚いこと
を特徴とする液晶表示装置。 - 【請求項２】 画素電極下の絶縁層の少なくとも一部が
ＬＯＣＯＳ層からなることを特徴とする請求項１記載の
液晶表示装置。 - 【請求項３】 画素電極下の絶縁層の少なくとも一部が
パターニングにより形成されていることを特徴とする請
求項１記載の液晶表示装置。 - 【請求項４】 薄膜トランジスタの活性層が単結晶Ｓｉ
で形成されていることを特徴とする請求項１〜３いずれ
かに記載の液晶表示装置。 - 【請求項５】 表示部を除く周辺駆動部の基板がＳｉ基
板であり、表示部が透明であることを特徴とする請求項
１〜４いずれかに記載の液晶表示装置。 - 【請求項６】 画素電極と薄膜トランジスタの主電極と
が金属配線層を介して接続されていることを特徴とする
請求項１〜５いずれかに記載の液晶表示装置。 - 【請求項７】 薄膜トランジスタのソース及びドレイン
をそれぞれ覆う形状の金属電極を該ソース及びドレイン
に第１遮光層として接続し、さらにトランジスタ全体を
覆う第２遮光層を上記第１遮光層上に絶縁層を介して設
けたことを特徴とする請求項１〜６いずれかに記載の液
晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049192A JPH05210116A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
| EP19930300568 EP0554060A3 (en) | 1992-01-31 | 1993-01-27 | Liquid crystal display apparatus |
| US08/675,807 US5644370A (en) | 1992-01-31 | 1996-07-05 | Liquid crystal display apparatus with a plural layer connection between the TFT drains and the pixel electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049192A JPH05210116A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210116A true JPH05210116A (ja) | 1993-08-20 |
Family
ID=12582051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049192A Withdrawn JPH05210116A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210116A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051883A (en) * | 1996-05-16 | 2000-04-18 | Nec Corporation | Manufacturing method and semiconductor device with low contact resistance between transparent electrode and pad electrode |
| DE19714510C2 (de) * | 1996-04-08 | 2000-05-25 | Lg Electronics Inc | Herstellungsverfahren für eine Flüssigkristallanzeige |
| JP2003157027A (ja) * | 2001-07-27 | 2003-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置 |
-
1992
- 1992-01-31 JP JP4049192A patent/JPH05210116A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19714510C2 (de) * | 1996-04-08 | 2000-05-25 | Lg Electronics Inc | Herstellungsverfahren für eine Flüssigkristallanzeige |
| US6051883A (en) * | 1996-05-16 | 2000-04-18 | Nec Corporation | Manufacturing method and semiconductor device with low contact resistance between transparent electrode and pad electrode |
| US6096572A (en) * | 1996-05-16 | 2000-08-01 | Nec Corporation | Manufacturing method and semiconductor device with low contact resistance between transparent electrode and pad electrode |
| JP2003157027A (ja) * | 2001-07-27 | 2003-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置 |
| JP2004061825A (ja) * | 2001-07-27 | 2004-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置の作製方法 |
| US6929986B2 (en) | 2001-07-27 | 2005-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |