KR102620764B1 - 디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치 - Google Patents

디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치 Download PDF

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Abstract

본 발명의 일 실시예는 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응하는 제 1 전극, 상기 제 1 전극 상에 배치되고 상호 매트릭스 배열되는 복수의 PIN층, 및 상기 각 PIN층 상에 배치되는 제 2 전극을 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.

Description

디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치{PIXEL ARRAY PANEL AND DIGITAL X-RAY DETECTOR COMPRISING THE SAME}
본 발명은 엑스레이(X-ray; 방사선)의 투과량을 검출하는 디지털 엑스레이 검출장치(Digital X-ray Detector; DXD) 및 그에 구비되는 어레이 패널에 관한 것이다.
엑스레이(X-ray; 방사선)는 투과성을 갖는 전자기파이다. 이러한 엑스레이의 투과량은 객체(object) 내부의 밀도에 대응한다. 이에, 엑스레이 영상은 의료, 보안 및 산업 등의 분야에서 널리 이용되고 있다. 특히, 엑스레이 영상은 의료 분야에서 진단의 기본 도구로 빈번하게 사용되고 있다.
기존의 엑스레이 영상은 감광성재료로 이루어진 필름을 마련하고, 객체를 투과한 엑스레이에 필름을 노출시킨 후, 필름의 영상을 인화지에 전사하는 과정으로 제공되었다. 이 경우, 인화과정으로 인해 영상정보의 실시간 제공이 불가능한 문제점 및 필름의 장시간 보관 및 보존이 불가능함에 의해 영상정보가 용이하게 손실되는 문제점이 있다.
최근에는 영상처리 기술 및 반도체 기술의 발달로 인해, 필름을 대체할 수 있는 플랫 패널(flat panel) 구조의 디지털 엑스레이 검출장치가 제시되었다.
일반적인 디지털 엑스레이 검출장치는 평판 형태로 이루어진 어레이 패널을 포함한다. 어레이 패널은 복수의 화소영역을 포함하고, 각 화소영역에 대응하는 광감지소자를 포함한다. 광감지소자는 제 1 및 제 2 전극과, 제 1 및 제 2 전극 사이에 배치되는 PIN층을 포함한다.
여기서, PIN층은 약 1㎛ 두께 및 무기재료인 비정질실리콘(amorphous silicon; a-Si)으로 이루어지는 것이 일반적이다. 그리고, PIN층은 광감응도에 대응하는 각 화소영역의 필 팩터(Fill Factor)를 최적화하기 위하여, 각 화소영역 중 가능한 한 넓은 영역에 배치된다. 여기서, 필 팩터는 각 화소영역 중 광에 대응한 전자-정공쌍이 발생되는 PIN층이 배치되는 영역의 비율에 대응할 수 있다.
이와 같이 약 1㎛ 두께 및 무기재료로 이루어진 PIN층이 각 화소영역 중 가능한 넓은 영역에 배치됨에 따라, 벤딩 스트레스(bending stress)에 취약한 문제점이 있다.
즉, 어레이 패널이 연성재료 (flexible material)의 기판을 포함하고 벤더블(bendable), 폴더블(foldable) 및 롤러블(rollable) 등과 같은 벤딩형태로 구현되는 경우, 벤딩 스트레스(휨 응력)에 취약한 PIN층이 용이하게 크랙 또는 파손될 수 있는 문제점이 있다. 이와 같이, 벤딩형태로 인해 PIN층이 크랙 또는 파손되는 경우, 일부 화소영역의 광감응도가 저하되므로, 엑스레이 영상의 정확도 및 신뢰도가 저하되는 문제점이 있다.
본 발명은 벤딩형태로 구현되기에 유리한 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치를 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시는 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응하는 제 1 전극, 상기 제 1 전극 상에 배치되고 상호 매트릭스 배열되는 복수의 PIN층, 및 상기 각 PIN층 상에 배치되는 제 2 전극을 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.
그리고, 상기 디지털 엑스레이 검출장치용 어레이 패널은 상기 복수의 화소영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 각 화소영역에 대응하는 박막트랜지스터, 상기 박막트랜지스터를 덮는 제 1 평탄화막, 상기 제 1 평탄화막 상에 배치되는 제 1 보호막, 상기 제 1 보호막 상에 배치되고 상기 제 1 전극, 상기 PIN층 및 상기 제 2 전극을 덮는 제 2 보호막, 상기 제 2 보호막 상에 배치되는 제 2 평탄화막, 상기 제 2 평탄화막 상에 배치되는 바이어스라인, 및 상기 제 2 평탄화막 상에 배치되고 상기 각 제 2 전극과 상기 바이어스라인 사이를 연결하는 브릿지패턴을 더 포함한다. 여기서, 상기 제 1 전극은 상기 제 1 보호막 상에 배치된다. 그리고, 상기 브릿지패턴은 상기 제 2 보호막 및 상기 제 2 평탄화막을 관통하는 바이어스 콘택홀을 통해 상기 제 2 전극에 연결되며, 상기 바이어스라인의 적어도 일부와 중첩한다.
상기 각 화소영역에 대응하는 상기 복수의 PIN층 중 상호 인접하는 PIN층 사이의 이격영역에서, 상기 제 1 전극은 상기 제 2 보호막과 접한다.
상기 바이어스라인은 상기 복수의 화소영역 중 수직방향으로 배열된 화소영역들로 이루어진 각 수직라인에 대응하고, 상기 브릿지패턴은 상기 각 화소영역에 포함되고 수평방향으로 배열된 적어도 하나의 제 2 전극에 연결된다.
또한, 상기 디지털 엑스레이 검출장치용 어레이 패널은 상기 바이어스라인 및 상기 브릿지패턴을 덮는 제 3 보호막, 상기 제 3 보호막 상에 배치되는 제 3 평탄화막, 및 상기 제 3 평탄화막 상에 배치되는 신틸레이터(Scintillator)를 더 포함한다.
상기 기판은 연성재료로 이루어진다.
더불어, 본 발명의 다른 일 예시는 이상과 같은 어레이 패널을 포함하는 디지털 엑스레이 검출장치를 제공한다.
본 발명의 각 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널은 각 화소영역에 대응하는 제 1 전극 상에 배치되는 복수의 PIN층을 포함한다.
즉, PIN층이 각 화소영역 중 가능한 한 넓은 영역에 배치되는 것이 아니라, 복수의 PIN층이 각 화소영역을 분할한 복수의 일부영역에 배치된다.
이에 따라, 어레이 패널이 벤딩 형태로 구현되더라도, 각 화소영역에 대응한 벤딩 스트레스가 복수의 PIN층으로 분산될 수 있다. 이로써, 벤딩 형태로 인한 PIN층의 크랙 또는 파손이 감소될 수 있다.
이와 같이, 벤딩 형태로 구현 가능한 어레이 패널로 인해, 배치 장소 및 배치 형태의 장애가 감소될 수 있으므로, 적용분야가 확장될 수 있는 장점이 있다. 또한, 벤딩 형태로 구현 시, 엑스레이 영상의 정확도 및 신뢰도가 저하되는 것이 방지될 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다.
도 2는 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.
도 3은 도 2의 어레이 패널 중 어느 하나의 화소영역의 평면을 나타낸 도면이다.
도 4는 도 3의 I-I'을 나타낸 도면이다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16 및 도 17은 본 발명의 일 실시예에 따른 어레이 패널의 제조 시, 일부 공정의 평면과 I-I'에 대응한 단면을 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치 및 그에 구비되는 어레이 패널에 대해 설명한다.
먼저, 도 1 및 도 2를 참조하여, 엑스레이 영상 시스템 및 그에 구비되는 디지털 엑스레이 검출장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다. 도 2는 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 엑스레이 영상 시스템(10)은 소정의 대상 객체(20)의 내부에 관한 엑스레이 영상을 제공하기 위한 것이다. 예시적으로, 대상 객체(20)는 피검 대상인 생체의 일부 또는 검사 대상인 산업공정 산출물의 일부일 수 있다.
이러한 엑스레이 영상 시스템(10)은 엑스레이의 투과량을 검출하는 디지털 엑스레이 검출장치(11), 및 대상 객체(20)를 사이에 두고 디지털 엑스레이 검출장치(11)에 대향하고 대상 객체(20) 측으로 엑스레이(X-ray)를 조사하는 광원장치(12)를 포함한다.
디지털 엑스레이 검출장치(11)는 대상 객체(20)에 대한 엑스레이의 투과량을 검출하기 위한 감지영역을 포함하는 평판 패널 형태로 이루어질 수 있다.
도 2에 도시된 바와 같이, 디지털 엑스레이 검출장치(11)는 매트릭스 형태로 배열된 복수의 화소영역(P)을 포함하는 어레이 패널(100)을 포함한다.
그리고, 디지털 엑스레이 검출장치(11)는 어레이 패널(100)을 구동하는 리드아웃구동부(RD; Readout Driver), 게이트구동부(GD; Gate Driver), 바이어스구동부(BD; Bias Driver) 및 타이밍 컨트롤러(TC; Timing Controller)를 더 포함한다.
도 2에 상세히 도시되지 않았으나, 리드아웃구동부(RD)에 비해 비교적 간단한 회로로 이루어지는 게이트구동부(GD) 및 바이어스구동부(BD)는 어레이 패널(100)에 내장될 수 있다.
어레이 패널(100)의 각 화소영역(P)은 광을 감지하는 복수의 광감지소자(PD1, PD2, PD3, PD4) 및 복수의 광감지소자(PD1, PD2, PD3, PD4)와 데이터라인(DL) 사이에 배치되는 스위칭 박막트랜지스터(ST; Switching thin film Transistor)를 포함한다.
어레이 패널(100)은 복수의 화소영역(P)에 연결되는 게이트라인(GL), 데이터라인(DL) 및 바이어스라인(BL)을 더 포함한다.
예시적으로, 게이트라인(GL)은 어레이 패널(100)의 각 수평라인에 대응할 수 있다. 여기서, 각 수평라인은 복수의 화소영역(P) 중 수평방향(도 2의 좌우방향)으로 나란하게 배열된 화소영역(P)들로 이루어진다.
데이터라인(DL)은 어레이 패널(100)의 각 수직라인에 대응할 수 있다. 여기서, 각 수직라인은 복수의 화소영역(P) 중 수직방향(도 2의 상하방향)으로 나란하게 배열된 화소영역(P)들로 이루어진다.
또한, 바이어스라인(BL)은 데이터라인(DL)과 같이 어레이 패널(100)의 각 수직라인에 대응할 수 있다. 또는, 도 2에 도시되지 않았으나, 바이어스라인(BL)은 각 수평방향에 대응할 수도 있다. 또는, 바이어스라인(BL)은 각 수직방향과 각 수평방향에 대응하도록 메쉬 형태로 이루어질 수도 있다.
그리고, 어레이 패널(100)은 광원장치(도 1의 12)와 마주하는 면에 배치되는 신틸레이터(도 4의 130)를 더 포함한다. 즉, 신틸레이터(130)는 광원장치(12)와 광감지소자(PD1, PD2, PD3, PD4) 사이에 배치된다. 이러한 신틸레이터(130)는 엑스레이(X-ray)를 가시광선으로 변환한다.
각 화소영역(P)에 배치되는 복수의 광감지소자(PD1, PD2, PD3, PD4; PIN Diode)는 상호 병렬로 연결된다. 각 광감지소자(PD1, PD2, PD3, PD4)의 일단은 바이어스라인(BL)에 연결되고, 다른 일단은 스위칭 박막트랜지스터(ST)에 연결된다. 예시적으로, 각 광감지소자(PD1, PD2, PD3, PD4)의 애노드전극은 바이어스라인(BL)에 연결되고, 캐소드전극은 스위칭 박막트랜지스터(ST)에 연결될 수 있다.
각 광감지소자(PD)는 신틸레이터(130)로부터 공급되는 가시광선을 흡수하며 가시광선에 반응하여 전자를 발생시킴으로써, 엑스레이의 투과량에 대응하는 소자감지신호를 생성한다. 그리고 복수의 광감지소자(PD1, PD2, PD3, PD4)에 의한 복수의 소자감지신호의 합으로 이루어진 화소감지신호가 스위칭 박막트랜지스터(ST)로 전달된다.
스위칭 박막트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 턴온되면, 복수의 광감지소자(PD1, PD2, PD3, PD4)에 의한 화소감지신호를 데이터라인(DL)으로 전달한다.
타이밍 컨트롤러(TC)는 게이트구동부(GD)의 구동 타이밍 제어를 위한 개시신호(STV) 및 클럭신호(CPV)를 게이트구동부(GD)에 공급한다. 그리고, 타이밍 컨트롤러(TC)는 리드아웃구동부(RD)의 구동 타이밍 제어를 위한 리드아웃제어신호(ROC) 및 리드아웃클럭신호(CLK)를 리드아웃구동부(RD)에 공급한다.
게이트구동부(GD)는 각 수평라인에 포함된 화소영역(P)들의 스위칭 트랜지스터(ST)를 턴온 구동하기 위한 게이트신호를 각 게이트라인(GL)에 순차적으로 공급한다.
바이어스구동부(BD)는 소정의 바이어스신호를 바이어스라인(BL)에 공급한다. 이때, 바이어스구동부(BD)는 리버스 바이어스(reverse bias) 동작을 위한 바이어스 신호 또는 포워드 바이어스(forward bias) 동작을 위한 바이어스 신호를 선택적으로 공급할 수 있다.
리드아웃구동부(RD)는 데이터라인(DL)을 통해 각 수평라인의 각 화소영역(P)의 화소감지신호를 수신하고, 수신된 신호에 기초하여 영상신호를 생성한다. 예시적으로, 리드아웃구동부(RD)는 화소감지신호를 증폭하고, 증폭된 화소감지신호에서 노이즈신호를 제거하는 보정을 실시하며, 보정된 화소감지신호를 디지털신호로 변환하고, 디지털신호의 조합으로부터 영상신호를 생성할 수 있다. 여기서, 영상신호는 복수의 화소영역(P)에 대응한 휘도값을 비트정보로 나타낸 신호일 수 있다.
한편, 도 2는 각 화소영역(P)이 4개의 광감지소자(PD)를 포함하는 예시를 도시한다. 그러나, 이는 단지 예시일 뿐이며, 각 화소영역(P)에 대응하고 매트릭스 배열되는 둘 이상의 광감지소자(PD)의 개수는 얼마든지 변경 가능하다.
다음, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 패널(100)에 대해 설명한다.
도 3은 도 2의 어레이 패널 중 어느 하나의 화소영역의 평면을 나타낸 도면이다. 도 4는 도 3의 I-I'을 나타낸 도면이다.
도 3에 도시한 바와 같이, 어레이 패널(100)은 수평방향(도 3의 좌우방향)으로 배치되는 게이트라인(GL), 수직방향(도 3의 상하방향)으로 배치되는 데이터라인(DL)과 바이어스라인(BL), 및 복수의 화소영역(P)을 포함한다.
여기서, 데이터라인(DL)과 바이어스라인(BL)은 모두 수직방향으로 배치된다. 이에 따라, 기판의 용적률을 고려하여, 데이터라인(DL)과 바이어스라인(BL)은 적어도 하나의 절연막으로 이격되는 서로 다른 층에 배치되고, 상호 중첩될 수 있다.
각 화소영역(P)은 수평방향의 게이트라인(GL)과 수직방향의 데이터라인(DL) 사이의 교차영역으로 정의될 수 있다.
각 화소영역(P)의 스위칭 박막트랜지스터(ST)는 게이트라인(GL)과 데이터라인(DL) 사이의 교차지점에 인접한 영역에 배치된다.
그리고, 각 화소영역(P)에 포함된 복수의 광감지소자(PD1, PD2, PD3, PD4)는 각 화소영역(P)을 n개로 분할한 영역에 매트릭스 배열된다.
도 3에 따르면, 각 화소영역(P)은 2x2로 배열된 4개의 광감지소자(PD1, PD2, PD3, PD4)를 포함하는 것으로 도시된다. 그러나, 이는 단지 예시일 뿐이며, 각 화소영역(P)는 a x b로 배열된 n개의 광감지소자(a, b는 1 이상의 자연수)를 포함할 수 있다.
이를 위해, 어레이 패널(100)은 각 화소영역(P)에 대응하는 제 1 전극(121), 제 1 전극(121) 상에 상호 매트릭스 배열되는 복수의 PIN층(122) 및 각 PIN층(122) 상에 배치되는 제 2 전극(123)을 포함한다.
복수의 PIN층(122)은 수평방향 및 수직방향 중 어느 하나에서 상호 이격한다. 여기서, PIN층(122)의 형성 공정 시의 공정오차 및 상호 간섭 방지를 고려하여, 복수의 PIN층(122) 중 상호 인접하는 PIN층(122) 사이의 이격거리는 2㎛ 이상일 수 있다.
각 광감지소자(PD1, PD2, PD3, PD4)는 상호 대향하는 제 1 전극(121)과 제 2 전극(122) 및 제 1 전극(121)과 제 2 전극(122) 사이에 개재된 PIN층(122)으로 이루어진다.
제 1 전극(121)은 제 1 및 제 2 화소 콘택홀(121a, 122a)을 통해 스위칭 박막트랜지스터(ST)와 연결된다.
복수의 PIN층(122)은 하나의 제 1 전극(121)에 연결되고, 각 PIN층(122) 상에 배치된 제 2 전극(122)은 브릿지패턴(124)을 통해 바이어스라인(BL)에 연결된다. 이로써, 각 화소영역(P)에 배치되는 복수의 광감지소자(PD1, PD2, PD3, PD4)는 상호 병렬로 연결된다.
브릿지패턴(124)은 바이어스 콘택홀(124a)을 통해 각 제 2 전극(122)에 연결된다.
일 예로, 바이어스라인(BL)이 각 수직방향에 대응하는 경우, 브릿지패턴(124)는 바이어스라인(BL)에 교차하는 수평방향으로 배치될 수 있다. 즉, 브릿지패턴(124)은 각 화소영역(P)에 포함되고 수평방향으로 배열된 적어도 하나의 제 2 전극(123)에 연결될 수 있다. 도 3의 도시에 따르면, 복수의 PIN층(122)이 각 화소영역(P)에서 2x2 매트릭스 배열된 경우, 브릿지패턴(124)은 각 화소영역(P)에서 수평방향으로 나란하게 배열된 두 개의 제 2 전극(123)에 연결될 수 있다. 이와 같이 하면, 화소영역(P) 중 브릿지패턴(124)이 배치되는 영역이 최소화될 수 있으므로, 브릿지패턴(124)으로 인한 각 화소영역(P)의 필 팩터의 저하가 최소화될 수 있다.
여기서, 필 팩터는 각 화소영역(P) 중 광에 대응한 전자정공쌍이 발생되는 영역의 비율에 대응한다. 이러한 필 팩터는 광을 전기신호로 변환하는 광감지소자(PD1, PD2, PD3, PD4)의 변환효율에 대응한다.
즉, 브릿지패턴(124)은 PIN층(122) 위에 배치됨으로써, PIN층(122)으로 입사되는 광을 차단하는 요인이 된다. 그러므로, 각 화소영역(P) 중 브릿지패턴(124)이 배치되는 영역의 너비가 작을수록, 브릿지패턴(124)에 의해 필 팩터가 저하되는 정도가 감소될 수 있다. 달리 설명하면, 브릿지패턴(124)이 각 광감지소자(PD1, PD2, PD3, PD4)에 대응하는 경우, 각 화소영역(P) 중 브릿지패턴(124)이 배치되는 영역이 넓어지므로, 브릿지패턴(124)에 의해 필 팩터가 크게 저하될 수 있다.
한편, 도 3은 수평방향의 브릿지패턴(124)을 도시하고 있으나, 이는 단지 예시일 뿐이며, 바이어스라인(BL)이 수평방향으로 배치된 경우, 브릿지패턴(124)은 각 화소영역(P)에 포함되고 수직방향으로 배열된 적어도 하나의 제 2 전극(123)에 연결될 수도 있다.
도 4에 도시된 바와 같이, 어레이 패널(100)은 복수의 화소영역(도 3의 P)을 포함하는 기판(101), 기판(101) 상에 배치되고 각 화소영역(P)에 대응하는 스위칭 박막트랜지스터(ST), 스위칭 박막트랜지스터(ST)를 덮는 제 1 평탄화막(111), 제 1 평탄화막(111) 상에 배치되는 제 1 보호막(112), 제 1 보호막(112) 상에 배치되고 각 화소영역(P)에 대응하는 제 1 전극(121), 제 1 전극(121) 상에 배치되고 상호 매트릭스 배열되는 복수의 PIN층(122), 각 PIN층(122) 상에 배치되는 제 2 전극(123)을 포함한다.
여기서, 기판(101)은 연성재료로 이루어진다. 일 예로, 기판(101)은 PET(polyethylene terephthalate), PEN(ethylene naphthalate), PI(polyimide), PMMA(polymethyl methacrylate), PC(polycarbonate), PS(polystyrene) 및 PES(polyethersulfone) 중 어느 하나로 이루어질 수 있다. 특히, 기판(101)은 비교적 높은 접근성의 PI로 선택될 수 있다.
기판(101) 상에 반도체물질 또는 무기물질을 더욱 용이하게 고정시키기 위하여, 어레이 패널(101)은 기판(101) 상에 전면적으로 배치되는 버퍼층(102)을 더 포함할 수 있다. 예시적으로, 버퍼층(102)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.
스위칭 박막트랜지스터(ST)는 기판(101)(버퍼층(102)을 포함하는 경우, 버퍼층(102)) 상에 배치되는 액티브층(ACT; ACTive layer), 액티브층(ACT)의 일부영역 상에 배치되는 게이트절연층(103), 게이트절연층(103) 상에 배치되고 게이트라인(GL)에 연결되는 게이트전극(GE; Gate Electrode), 및 액티브층(ACT)과 게이트전극(GE)을 덮는 층간절연막(104) 상에 배치되는 소스전극(SE; Source Electrode)와 드레인전극(DE; Drain Electrode)을 포함한다.
여기서, 소스전극(SE) 및 드레인전극(DE) 중 어느 하나(예를 들면, 드레인전극(DE))는 제 1 및 제 2 화소 콘택홀(121a, 122b)을 통해 제 1 전극(121)과 연결되고, 다른 나머지 하나(예를 들면 소스전극(SE))는 데이터라인(DL)에 연결된다.
여기서, 제 1 화소 콘택홀(121a)은 스위칭 박막트랜지스터(ST)를 덮는 제 1 평탄화막(111)을 관통한다. 그리고, 제 2 화소 콘택홀(121b)은 제 1 화소 콘택홀(121a)에 대응하고, 제 1 평탄화막(111) 상의 제 1 보호막(112)을 관통한다.
도 3의 도시를 참고하면, 게이트전극(GE)은 수평방향의 게이트라인(GL) 중 각 스위칭 트랜지스터(ST)의 액티브층(ACT)과 교차되는 일부 영역으로 이루어질 수 있다.
그리고, 소스전극(SE)은 각 스위칭 트랜지스터(ST)의 액티브층(ACT)을 향해 데이터라인(DL)으로부터 분기되는 영역으로 이루어질 수 있다.
이에 따라, 데이터라인(DL)은 소스전극(SE) 및 드레인전극(DE)과 함께, 층간절연막(104) 상에 배치된다.
액티브층(ACT)은 게이트전극(GE)과 중첩되는 채널영역, 및 채널영역의 양측에 배치되는 소스영역과 드레인영역을 포함한다. 예시적으로, 액티브층(ACT)은 비정질실리콘물질, LTPS(Low Temperature Polycrystaline Silicon)물질 및 산화물반도체물질 중 어느 하나로 이루어질 수 있다.
소스전극(SE)은 층간절연막(104)을 관통하는 소스콘택홀(SH)을 통해 액티브층(ACT)의 소스영역과 연결된다.
드레인전극(DE)은 층간절연막(104)을 관통하는 드레인콘택홀(DH)을 통해 액티브층(ACT)의 드레인영역과 연결된다.
이러한 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)은 제 1 평탄화막(111)으로 커버된다. 그리고, 제 1 평탄화막(111)은 제 1 보호막(112)으로 커버된다.
제 1 평탄화막(111)은 배선 또는 패턴의 형태에 관계없이 평탄한 표면을 제공하도록, 임계 이상의 두께로 적층 가능한 절연물질로 이루어질 수 있다. 예시적으로, 제 1 평탄화막(111)은 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질로 이루어질 수 있다. 또는, 제 1 평탄화막(111)은 PR(Photo resist) 등으로도 이루어질 수 있다.
이러한 평탄화막(111)으로 인해, 스위칭 박막트랜지스터(ST), 게이트라인(GL) 및 데이터라인(DL) 등과 같은 도전성 패턴과 광감지소자(PD3, PD4) 간의 기생 커패시턴스가 감소될 수 있다.
제 1 평탄화막(111) 상의 제 1 보호막(112)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다. 이러한 제 1 보호막(112)으로 인해 수분 또는 산소 등의 침투가 방지될 수 있으므로, 액티브층(ACT)의 반도체 특성이 보호될 수 있다. 또한, 제 1 보호막(112)으로 인해, 제 1 보호막(112) 상에 배치되는 제 1 전극(121)의 고정이 견고해질 수 있다.
제 1 전극(121)은 각 화소영역(P)의 필 팩터를 고려하여, 각 화소영역(P) 중 가능한 넓은 영역에 배치될 수 있다. 예시적으로, 제 1 전극(121)은 몰리브덴(Mo)과 같은 불투명한 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 등과 같은 투명도전성물질로 이루어진 단일층 또는 다중층 구조일 수 있다.
제 1 전극(121) 상에는 상호 이격된 복수의 PIN층(122)이 매트릭스 배열된다.
각 PIN층(122)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층 및 P형의 불순물이 포함된 P(Positive)형 반도체층이 순차 적층된 구조로 이루어질 수 있다. 여기서, I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 이러한 PIN층(122)은 약 1㎛의 두께로 이루어질 수 있다.
PIN층(122)은 광원장치(도 1의 12)로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함한다. 예를 들어, PIN층(122)은 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs 및 Ge 중 적어도 하나의 물질을 포함할 수 있다.
그리고, 복수의 PIN층(122) 중 수평방향 또는 수직방향으로 상호 인접한 두 개의 PIN층(122) 사이의 이격거리는 2㎛ 이상일 수 있다. 이는 PIN층(122) 형성 시의 공정오차를 고려한 것이다.
각 PIN층(122) 상에 배치되는 제 2 전극(123)은 PIN층(122)의 대부분을 커버한다. 제 2 전극(123)은 각 PIN층(122)에 대한 광의 입사량 저하 및 각 화소영역(P)의 필 팩터 저하를 방지하기 위하여, 투명 도전성 물질로 이루어진다. 예시적으로, 제 2 전극(123)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 중 어느 하나로 이루어질 수 있다.
본 발명의 일 실시예에 따른 어레이 패널(100)은 PIN층(122) 및 제 2 전극(123)을 덮는 제 2 보호막(113), 제 2 보호막(113) 상에 배치되는 제 2 평탄화막(114), 제 2 평탄화막(114) 상에 배치되는 바이어스라인(BL), 및 제 2 평탄화막(114) 상에 배치되고 각 제 2 전극(123)과 바이어스라인(GL) 사이를 연결하는 브릿지패턴(124)을 더 포함한다.
제 2 보호막(113)은 제 1 보호막(112)과 마찬가지로, SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.
그리고, 제 2 평탄화막(114)은 제 1 평탄화막(111)과 마찬가지로, 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질 또는 PR(Photo resist)로 이루어질 수 있다.
바이어스라인(BL)은 데이터라인(DL)과 같이 수직방향에 대응하는 경우, 데이터라인(DL)과 중첩되도록 배치될 수 있다.
브릿지패턴(124)은 바이어스 콘택홀(124a)을 통해 적어도 하나의 제 2 전극(123)과 연결된다. 여기서, 바이어스 콘택홀(124a)은 각 제 2 전극(123)의 적어도 일부 영역에 대응하고, 제 2 보호막(113) 및 제 2 평탄화막(114)을 관통한다.
그리고, 브릿지패턴(124)은 바이어스라인(BL)과 동일층에 배치되고, 바이어스라인(BL)의 적어도 일부와 중첩함으로써, 바이어스라인(BL)과 접촉 및 연결된다.
이러한 브릿지패턴(124)은 각 PIN층(122)에 대한 광의 입사량 저하 및 각 화소영역(P)의 필 팩터 저하를 방지하기 위하여, 투명 도전성 물질로 이루어질 수 있다. 즉, 제 2 전극(123)과 마찬가지로, 브릿지패턴(124)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 중 어느 하나로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 브릿지패턴(124)은 바이어스라인(BL)과 제 2 전극(123) 간의 전기적 연결에 대한 신뢰도 및 저항 감소를 위해, Al, Cu, Mg 등의 금속물질로 이루어질 수도 있다. 또는, 브릿지패턴(124)은 투명도전성물질과 금속물질의 적층구조로 이루어질 수도 있다.
또한, 본 발명의 일 실시예에 따른 어레이 패널(100)은 바이어스라인(BL) 및 브릿지패턴(124)을 덮는 제 3 보호막(115), 제 3 보호막(115) 상에 배치되는 제 3 평탄화막(116) 및 제 3 평탄화막(116) 상에 배치되는 신틸레이터(130)를 더 포함할 수 있다.
제 3 보호막(115)은 제 1 보호막(112)과 마찬가지로, SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.
그리고, 제 3 평탄화막(116)은 제 1 평탄화막(111)과 마찬가지로, 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질 또는 PR(Photo resist)로 이루어질 수 있다.
신틸레이터(130)는 엑스레이를 가시광선으로 변환한다. 이러한 신틸레이터(130)는 주상구조로 이루어질 수 있다. 예시적으로, 신틸레이터(130)는 CsI:Tl (Cesium iodide : Talluim doped)로 이루어질 수 있다.
이상과 같이, 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널(100)은 각 화소영역(P)에 대응하는 제 1 전극(121)과, 제 1 전극(121) 상에 매트릭스 배열된 복수의 PIN층(122)과 각 PIN층(122) 상에 배치되는 제 2 전극(123)을 포함한다. 이에 따라, 어레이 패널(100)이 벤딩 형태로 구현된 경우, 각 화소영역(P)에 대응한 벤딩 스트레스가 복수의 PIN층(122)으로 분산됨으로써, 각 PIN층(122)에 인가되는 벤딩 스트레스는 비교적 감소될 수 있다. 그로 인해, 벤딩 스트레스로 인한 PIN층(122)의 크랙 또는 파손이 저감될 수 있는 장점이 있다. 또한, PIN층의 크랙 또는 파손이 저감됨으로써, 주변의 다른 화소영역에 비해 광감응도가 저하되는 화소영역의 발생이 저감될 수 있으므로, 벤딩 형태로 인한 엑스레이 영상의 정확도 및 신뢰도 저하가 방지될 수 있다. 따라서, 어레이 패널은 벤딩 형태로 구현하기에 유리해질 수 있는 장점과, 그로 인해 벤딩 형태의 어레이 패널이 용이하게 제공될 수 있으므로, 디지털 엑스레이 검출장치의 적용분야가 확장될 수 있는 장점이 있다.
다음, 도 5 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 어레이 패널(100)의 제조 공정에 대해 설명한다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16 및 도 17은 본 발명의 일 실시예에 따른 어레이 패널의 제조 시, 일부 공정의 평면과 I-I'에 대응한 단면을 나타낸 도면이다.
이하에서 설명하는 각 구성요소의 배치 방법 또는 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적용할 수 있다.
도 5 및 도 6에 도시한 바와 같이, 연성 재료로 이루어진 기판(101)이 마련되고, 버퍼막(102)이 기판(101) 상에 전체적으로 배치된다. 다음, 각 화소영역(P)에 대응한 액티브층(ACT)이 버퍼막(102) 상에 배치된다.
그리고, 액티브층(ACT) 상의 절연막 및 도전막을 패터닝하여, 게이트절연막(103) 및 게이트라인(GL)이 버퍼막(102) 상에 배치된다. 여기서, 게이트라인(GL)은 게이트절연막(103) 상에 수평방향으로 배치되며, 게이트절연막(103)은 게이트라인(GL)과 동일한 형태의 패턴으로 이루어질 수 있다.
게이트라인(GL)은 게이트절연막(103)을 사이에 두고, 액티브층(ACT)의 적어도 일부와 중첩한다. 여기서, 게이트라인(GL) 중 액티브층(ACT)과 중첩되는 일부는 스위칭 박막트랜지스터(ST)의 게이트전극(GE)이 된다. 그리고, 액티브층(ACT) 중 게이트전극(GE)과 중첩하는 일부는 게이트전극(GE)의 전위에 기초하여 전하를 이동시키기 위한 채널이 발생하는 채널영역이 된다.
도 7 및 도 8에 도시한 바와 같이, 층간절연막(104)이 버퍼막(102) 상에 전체적으로 배치된다. 여기서, 층간절연막(104)은 게이트전극(GE)을 포함한 게이트라인(GL)과 액티브층(ACT)의 다른 일부를 덮는다. 이어서, 층간절연막(104)을 패터닝하여, 액티브층(ACT)의 소스영역 중 적어도 일부에 대응하는 소스 콘택홀(SH) 및 액티브층(ACT)의 드레인영역 중 적어도 일부에 대응하는 드레인 콘택홀(DH)이 층간절연막(104)에 배치된다. 다음, 층간절연막(104) 상의 도전막을 패터닝하여, 소스 콘택홀(SH)을 통해 액티브층(ACT)의 소스영역에 연결되는 소스전극(SE), 드레인 콘택홀(DH)을 통해 액티브층(ACT)의 드레인영역에 연결되는 드레인전극(DE) 및 소스전극(SE)에 연결되는 수직방향의 데이터라인(DL)이 층간절연막(104) 상에 배치된다.
이로써, 액티브층(ACT), 게이트전극(GE), 소스전극(SE) 및 드레인전극(DE)을 포함하는 스위칭 박막트랜지스터(ST)가 마련된다.
도 9 및 도 10에 도시한 바와 같이, 제 1 평탄화막(111)이 층간절연막(104) 상에 전체적으로 배치된다. 여기서, 제 1 평탄화막(111)은 스위칭 박막트랜지스터(ST)의 소스전극(SE)과 드레인전극(DE) 및 데이터라인(GL)을 덮는다. 이어서, 제 1 평탄화막(111)을 패터닝하여, 스위칭 박막트랜지스터(ST)의 드레인전극(DE) 중 적어도 일부에 대응하는 제 1 화소 콘택홀(121a)이 제 1 평탄화막(111)에 배치된다.
이후, 제 1 보호막(112)이 제 1 화소 콘택홀(121a)을 포함하는 제 1 평탄화막(111) 상에 전체적으로 배치된다. 이어서, 제 1 보호막(112)을 패터닝하여, 제 1 화소 콘택홀(121a)에 대응하는 제 2 화소 콘택홀(121b)이 제 1 보호막(112)에 배치된다.
다음, 제 1 보호막(112) 상의 도전막을 패터닝하여, 각 화소영역(P)에 대응하는 제 1 전극(121)이 제 1 보호막(112) 상에 배치된다. 여기서, 제 1 전극(121)은 제 1 및 제 2 화소 콘택홀(121a, 121b)을 통해 스위칭 박막트랜지스터(ST)의 드레인전극(DE)에 연결된다.
도 11 및 도 12에 도시한 바와 같이, 상호 이격하고 매트릭스 배열된 복수의 PIN층(122)이 제 1 전극(121) 상에 배치되고, 각 PIN층(122) 상에 제 2 전극(123)이 배치된다.
이로써, 제 1 전극(121), PIN층(122) 및 제 2 전극(123)으로 이루어진 광감지소자(PD1, PD2, PD3, PD4)가 마련된다.
도 13 및 도 14에 도시한 바와 같이, 제 2 보호막(113)이 제 1 보호막(112) 상에 전체적으로 배치된다. 여기서, 제 2 보호막(113)은 제 1 전극(121), PIN층(122) 및 제 2 전극(123)을 덮는다. 특히, PIN층(122) 사이의 이격영역에서, 제 2 보호막(113)은 제 1 전극(121)과 접한다.
이어서, 제 2 평탄화막(114)이 제 2 보호막(113) 상에 전체적으로 배치된다.
다음, 수직라인의 바이어스라인(BL)이 제 2 평탄화막(114) 상에 배치된다. 여기서, 바이어스라인(GL)은 데이터라인(DL)과 중첩될 수 있다.
그리고, 제 3 보호막(113) 및 제 2 평탄화막(114)을 패터닝하여, 각 제 2 전극(123)의 적어도 일부에 대응하는 바이어스 콘택홀(124a)이 마련된다.
도 15 및 도 16에 도시한 바와 같이, 적어도 하나의 제 2 전극(123)과 바이어스라인(BL) 사이를 연결하는 브릿지패턴(124)이 제 2 평탄화막(114) 상에 배치된다. 여기서, 브릿지패턴(124)은 바이어스 콘택홀(124a)을 통해 제 2 전극(123)과 연결된다. 그리고 브릿지패턴(124)은 바이어스라인(BL)의 적어도 일부와 접함으로써, 바이어스라인(BL)과 연결된다.
다음, 도 17에 도시한 바와 같이, 제 3 보호막(115)이 제 2 평탄화막(114) 상에 전체적으로 배치된다. 여기서, 제 3 보호막(115)은 바이어스라인(BL) 및 브릿지패턴(124)을 덮는다.
그리고, 제 3 평탄화막(116)이 제 3 보호막(115) 상에 전체적으로 배치된다.
다음, 신틸레이터(130)가 제 3 평탄화막(116) 상에 배치된다.
이로써, 본 발명의 일 실시예에 따른 어레이 패널(100)이 마련된다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술 사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10: 엑스레이 영상 시스템 20: 객체
11: 디지털 엑스레이 검출장치 12: 광원장치
100: 어레이 패널 RD: 리드아웃구동부
GD: 게이트구동부 BD: 바이어스구동부
TC: 타이밍 컨트롤러
DL: 데이터라인 GL: 게이트라인
BL: 바이어스라인 P: 화소영역
PD1, PD2, PD3, PD4: 광감지소자
ST: 스위칭 박막트랜지스터 ACT: 액티브층
SE, DE: 소스전극, 드레인전극
SH, DH: 소스 콘택홀, 드레인 콘택홀
121a, 121b: 제 1, 제 2 화소 콘택홀
121: 제 1 전극 122: PIN층
123: 제 2 전극 124: 브릿지패턴
124a: 바이어스 콘택홀
111, 114, 116: 제 1, 제 2, 제 3 평탄화막
112, 113, 115: 제 1, 제 2, 제 3 보호막
130: 신틸레이터

Claims (12)

  1. 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서,
    상기 각 화소영역에 대응하는 제 1 전극;
    상기 제 1 전극 상에 배치되고 상호 매트릭스 배열되는 복수의 PIN층; 및
    상기 각 PIN층 상에 배치되는 제 2 전극을 포함하고,
    상기 각 화소영역에서 수평방향으로 나란하게 배열된 두 개의 상기 제 2 전극에는 브릿지패턴이 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
  2. 제 1 항에 있어서,
    상기 복수의 화소영역을 포함하는 기판;
    상기 기판 상에 배치되고 상기 각 화소영역에 대응하는 박막트랜지스터;
    상기 박막트랜지스터를 덮는 제 1 평탄화막;
    상기 제 1 평탄화막 상에 배치되는 제 1 보호막;
    상기 제 1 보호막 상에 배치되고 상기 제 1 전극, 상기 PIN층 및 상기 제 2 전극을 덮는 제 2 보호막;
    상기 제 2 보호막 상에 배치되는 제 2 평탄화막;
    상기 제 2 평탄화막 상에 배치되는 바이어스라인; 및
    상기 제 2 평탄화막 상에 배치되고 상기 각 제 2 전극과 상기 바이어스라인 사이를 연결하는 상기 브릿지패턴을 더 포함하고,
    상기 제 1 전극은 상기 제 1 보호막 상에 배치되며,
    상기 브릿지패턴은 상기 제 2 보호막 및 상기 제 2 평탄화막을 관통하는 바이어스 콘택홀을 통해 상기 제 2 전극에 연결되며, 상기 바이어스라인의 적어도 일부와 중첩하는 디지털 엑스레이 검출장치용 어레이 패널.
  3. 제 2 항에 있어서,
    상기 각 화소영역에 대응하는 상기 복수의 PIN층 중 상호 인접하는 PIN층 사이의 이격영역에서, 상기 제 1 전극은 상기 제 2 보호막과 접하는 디지털 엑스레이 검출장치용 어레이 패널.
  4. 제 2 항에 있어서,
    상기 각 화소영역에 대응하는 상기 복수의 PIN층 중 상호 인접하는 PIN층 사이의 이격거리는 2㎛ 이상인 디지털 엑스레이 검출장치용 어레이 패널.
  5. 제 2 항에 있어서,
    상기 바이어스라인은 상기 복수의 화소영역 중 수직방향으로 배열된 화소영역들로 이루어진 각 수직라인에 대응하고,
    상기 브릿지패턴은 상기 각 화소영역에 포함되고 수평방향으로 배열된 적어도 하나의 제 2 전극에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
  6. 제 2 항에 있어서,
    상기 각 화소영역의 상기 제 1 전극은 상기 제 1 평탄화막을 관통하는 제 1 화소 콘택홀 및 상기 제 1 화소 콘택홀에 대응하고 상기 제 1 보호막을 관통하는 제 2 화소 콘택홀을 통해, 상기 각 화소영역의 상기 박막트랜지스터에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
  7. 제 6 항에 있어서,
    상기 박막트랜지스터는
    상기 기판 상에 배치되는 액티브층;
    상기 액티브층의 일부 상에 배치되는 게이트절연층;
    상기 게이트절연층 상에 배치되고 게이트라인에 연결되는 게이트전극; 및
    상기 액티브층 및 상기 게이트전극을 덮는 층간절연막 상에 배치되는 소스전극과 드레인전극을 포함하고,
    상기 소스전극과 드레인전극 중 어느 하나는 상기 제 1 및 제 2 화소 콘택홀을 통해 상기 제 1 전극에 연결되고, 다른 나머지 하나는 데이터라인에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
  8. 제 7 항에 있어서,
    상기 게이트라인은 상기 복수의 화소영역 중 수평방향으로 배열된 화소영역들로 이루어진 각 수평라인에 대응하며 상기 게이트절연층 상에 배치되고,
    상기 데이터라인은 상기 복수의 화소영역 중 수직방향으로 배열된 화소영역들로 이루어진 각 수직라인에 대응하며, 상기 층간절연막 상에 배치되는 디지털 엑스레이 검출장치용 어레이 패널.
  9. 제 8 항에 있어서,
    상기 바이어스라인은 상기 각 수직라인에 대응하고, 상기 데이터라인에 중첩하는 디지털 엑스레이 검출장치용 어레이 패널.
  10. 제 2 항에 있어서,
    상기 바이어스라인 및 상기 브릿지패턴을 덮는 제 3 보호막;
    상기 제 3 보호막 상에 배치되는 제 3 평탄화막; 및
    상기 제 3 평탄화막 상에 배치되는 신틸레이터(Scintillator)를 더 포함하는 디지털 엑스레이 검출장치용 어레이 패널.
  11. 제 2 항에 있어서,
    상기 기판은 연성재료로 이루어지는 디지털 엑스레이 검출장치용 어레이 패널.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 따른 어레이 패널을 포함하는 디지털 엑스레이 검출장치.
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