KR102649830B1

KR102649830B1 - 디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치

Info

Publication number: KR102649830B1
Application number: KR1020180172377A
Authority: KR
Inventors: 양정열
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-28
Filing date: 2018-12-28
Publication date: 2024-03-20
Also published as: KR20200082120A

Abstract

본 발명의 일 실시예는 소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응하고 게이트라인에 연결되는 제 1 게이트전극, 상기 제 1 게이트전극 및 상기 게이트라인을 덮는 게이트절연막 상에 배치되고, 상기 제 1 게이트전극과 중첩되는 채널영역을 포함하는 액티브층, 상기 게이트절연막 상에 배치되고, 상기 액티브층 중 상기 채널영역의 양측에 배치된 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극, 상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극과 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극, 및 상기 제 1 트랜지스터전극과 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 배치되고, 상기 각 화소영역에 대응하는 광감지소자를 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.

Description

디지털 엑스레이 검출장치용 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치{PIXEL ARRAY PANEL AND DIGITAL X-RAY DETECTOR COMPRISING THE SAME}

본 발명은 엑스레이(X-ray; 방사선)의 투과량을 검출하는 디지털 엑스레이 검출장치(Digital X-ray Detector; DXD) 및 그에 구비되는 어레이 패널에 관한 것이다.

엑스레이(X-ray; 방사선)는 투과성을 갖는 전자기파이다. 이러한 엑스레이의 투과량은 객체(object) 내부의 밀도에 대응한다. 이에, 엑스레이 영상은 의료, 보안 및 산업 등의 분야에서 널리 이용되고 있다. 특히, 엑스레이 영상은 의료 분야에서 진단의 기본 도구로 빈번하게 사용되고 있다.

기존의 엑스레이 영상은 감광성재료로 이루어진 필름을 마련하고, 객체를 투과한 엑스레이에 필름을 노출시킨 후, 필름의 영상을 인화지에 전사하는 과정으로 제공되었다. 이 경우, 인화과정으로 인해 영상정보의 실시간 제공이 불가능한 문제점 및 필름의 장시간 보관 및 보존이 불가능함에 의해 영상정보가 용이하게 손실되는 문제점이 있다.

최근에는 영상처리 기술 및 반도체 기술의 발달로 인해, 필름을 대체할 수 있는 플랫 패널(flat panel) 구조의 디지털 엑스레이 검출장치가 제시되었다.

일반적인 디지털 엑스레이 검출장치는 평판 형태로 이루어진 어레이 패널을 포함한다. 어레이 패널은 복수의 화소영역을 포함하고, 각 화소영역에 대응하는 광감지소자, 각 화소영역에 대응하고 광감지소자와 데이터라인 사이에 배치되는 박막트랜지스터를 포함할 수 있다.

이러한 어레이 패널이 엑스레이에 노출되면, 각 화소영역의 광감지소자는 각 화소영역에 대응한 엑스레이의 입사량에 기초하여 소자감지신호를 생성한다. 이후, 박막트랜지스터는 게이트라인의 게이트신호에 기초하여 턴온하면, 광감지소자로부터 출력된 소자감지신호를 데이터라인에 전달한다.

그런데, 광감지소자로부터 출력된 소자감지신호가 박막트랜지스터와 광감지소자 사이의 X노드에 전달되면, 소자감지신호에 의해 박막트랜지스터의 게이트-소스전압이 가변할 수 있다. 이로써, 광감지소자로부터 출력된 소자감지신호에 의해 박막트랜지스터의 오동작이 발생될 수 있는 문제점이 있다. 또한, 박막트랜지스터의 오동작은 노이즈를 유발함에 따라, 엑스레이 영상의 정확도 및 신뢰도를 저하시키는 문제점이 있다.

본 발명은 광감지소자로부터 출력되는 신호에 의한 박막트랜지스터의 오동작을 방지할 수 있는 어레이 패널 및 이를 포함하는 디지털 엑스레이 검출장치를 제공하기 위한 것이다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

본 발명의 일 예시는 소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응하고 게이트라인에 연결되는 제 1 게이트전극, 상기 제 1 게이트전극 및 상기 게이트라인을 덮는 게이트절연막 상에 배치되고, 상기 제 1 게이트전극과 중첩되는 채널영역을 포함하는 액티브층, 상기 게이트절연막 상에 배치되고, 상기 액티브층 중 상기 채널영역의 양측에 배치된 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극, 상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극과 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극, 및 상기 제 1 트랜지스터전극과 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 배치되고, 상기 각 화소영역에 대응하는 광감지소자를 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.

상기 광감지소자는 상기 층간절연막 상에 배치되는 제 1 소자전극과, 상기 제 1 소자전극 상에 배치되는 PIN층과, 상기 PIN층 상에 배치되는 제 2 소자전극을 포함하고, 상기 박막트랜지스터의 상기 제 1 트랜지스터전극은 데이터라인에 연결되며, 상기 박막트랜지스터의 상기 제 2 트랜지스터전극은 상기 층간절연막을 관통하는 화소 콘택홀을 통해 상기 광감지소자의 상기 제 1 소자전극에 연결되고, 상기 광감지소자의 상기 제 2 소자전극은 바이어스라인에 연결된다.

상기 제 2 게이트전극은 상기 제 2 소자전극을 덮는 제 1 보호막 상에 배치되며, 상기 바이어스라인에 연결될 수 있다.

여기서, 상기 바이어스라인은 상기 제 1 보호막 상에 배치되고, 상기 제 2 소자전극의 적어도 일부와 중첩하며, 상기 제 1 보호막을 관통하는 바이어스 콘택홀을 통해 상기 각 광감지소자의 상기 제 2 소자전극과 연결되고, 상기 제 2 게이트전극은 상기 바이어스라인 중 상기 액티브층 측으로 분기되고 상기 액티브층의 채널영역과 중첩되는 일부로 이루어진다.

또는, 상기 바이어스라인은 상기 제 1 보호막을 덮는 평탄화막 상에 배치되고, 상기 제 2 소자전극의 적어도 일부와 중첩하고, 상기 제 1 보호막과 상기 평탄화막을 관통하는 바이어스 콘택홀을 통해 상기 각 광감지소자의 상기 제 2 소자전극과 연결되며, 상기 제 2 게이트전극은 상기 제 1 보호막과 상기 평탄화막을 관통하는 게이트 콘택홀을 통해 상기 바이어스라인과 연결되고, 상기 액티브층의 채널영역과 상기 게이트 콘택홀를 잇는 형태의 아일랜드 패턴으로 이루어지며, 상기 게이트 콘택홀은 상기 게이트라인과 상기 바이어스라인이 중첩하는 영역에 배치된다.

또는, 상기 제 2 게이트전극은 상기 제 1 소자전극과 연결될 수 있다. 여기서, 상기 제 2 게이트전극은 상기 층간절연막 상에 배치되고, 상기 제 1 소자전극 중 상기 액티브층 측으로 분기되고 상기 액티브층의 채널영역과 중첩되는 일부로 이루어진다.

또는, 본 발명의 다른 일 예시는 소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응하는 액티브층, 상기 액티브층의 적어도 일부를 덮는 게이트절연층 상에 배치되고 상기 액티브층의 채널영역과 중첩되며 게이트라인에 연결되는 제 1 게이트전극, 상기 액티브층, 상기 게이트라인 및 상기 제 1 게이트전극을 덮는 소스드레인절연층 상에 배치되고 상기 소스드레인절연층을 관통하는 제 1 액티브 콘택홀과 제 2 액티브 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 양측에 배치되는 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극, 상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극의 적어도 일부와 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극, 및 상기 제 1 트랜지스터전극 및 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 배치되고, 상기 각 화소영역에 대응하는 광감지소자를 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.

상기 디지털 엑스레이 검출장치용 어레이 패널은 기판 상에 배치되고, 상기 복수의 화소영역 중 수평방향으로 배열된 화소영역들로 이루어진 각 수평라인에 대응하며, 상기 게이트라인과 중첩하는 보조게이트라인, 및 상기 각 수평라인의 보조게이트라인과 연결되는 수직게이트라인을 더 포함하고, 상기 제 2 게이트전극은 상기 보조게이트라인 중 상기 액티브층의 채널영역과 중첩되는 일부로 이루어지며, 상기 액티브층은 상기 보조게이트라인, 상기 제 2 게이트전극 및 상기 수직게이트라인을 덮는 버퍼막 상에 배치될 수 있다.

상기 바이어스라인은 상기 게이트수직라인은 게이트 콘택홀을 통해 상기 바이어스라인에 연결되며, 상기 게이트 콘택홀은 상기 검출영역의 외곽인 비검출영역에 배치될 수 있다.

또는, 상기 제 2 게이트전극은 기판 상에 배치되고, 상기 액티브층은 상기 제 2 게이트전극을 덮는 버퍼막 상에 배치될 수 있다.

여기서, 상기 제 2 게이트전극은 상기 버퍼막을 관통하는 게이트 콘택홀을 통해 상기 액티브층의 제 2 영역과 연결되고, 상기 액티브층의 제 2 영역 및 상기 제 2 트랜지스터전극을 통해 상기 제 1 소자전극과 연결된다. 이때, 상기 게이트 콘택홀은 상기 제 2 액티브 콘택홀의 적어도 일부와 중첩하고, 상기 화소 콘택홀의 적어도 일부와 중첩한다.

또는, 상기 제 2 게이트전극은 상기 버퍼막, 상기 층간절연막 및 상기 제 1 보호막을 관통하는 게이트 콘택홀을 통해 상기 제 1 소자전극과 연결될 수 있다. 이때, 상기 게이트 콘택홀은 상기 PIN층과 중첩하고, 상기 제 2 게이트전극은 상기 액티브층의 채널영역과 상기 게이트 콘택홀를 잇는 형태로 이루어진다.

더불어, 본 발명의 또 다른 예시는 상기의 어레이 패널을 포함하는 디지털 엑스레이 검출장치를 제공한다.

본 발명의 각 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널은 각 화소영역에 대응하는 액티브층과, 액티브층의 채널영역을 사이에 두고 상호 대향하는 제 1 및 제 2 게이트전극과, 액티브층의 제 1 및 제 2 영역에 연결되는 제 1 및 제 2 트랜지스터전극과, 각 화소영역에 대응하고 제 2 트랜지스터전극과 바이어스라인 사이에 연결되는 광감지소자를 포함한다. 여기서, 제 1 게이트전극은 게이트라인에 연결된다.

제 2 게이트전극은 바이어스라인과 연결될 수 있다.

이와 같이, 스위칭 박막트랜지스터가 바이어스라인에 연결된 제 2 게이트전극를 포함함에 따라, 스위칭 박막트랜지스터 측으로 전달된 광감지소자의 신호로 인한 스위칭 박막트랜지스터의 게이트-소스전압의 가변이 저감될 수 있다. 이로써, 광감지소자의 신호에 의한 스위칭 박막트랜지스터의 오동작 및 그에 대응한 노이즈가 방지될 수 있으므로, 엑스레이 영상의 정확도 및 신뢰도가 향상될 수 있다.

제 2 게이트전극은 바이어스라인과 함께 광감지소자를 덮는 제 1 보호막 상에 배치될 수 있다.

그리고, 제 2 게이트전극은 바이어스라인의 일부로 이루어짐으로써, 제 2 게이트전극의 형성을 위한 증착공정 및 마스크공정을 배제시킬 수 있는 장점이 있다.

또는, 바이어스라인은 제 1 보호막을 덮는 제 1 평탄화막 상에 배치되고, 제 2 게이트전극은 제 1 보호막 상에 배치되며 제 1 보호막 및 제 1 평탄화막을 관통하는 바이어스 콘택홀을 통해 바이어스라인과 연결될 수 있다. 이 경우, 바이어스라인이 제 1 평탄화막 상에 배치됨으로써, 광감지소자의 형태에 대응한 단차로 인한 바이어스라인의 단선 불량이 방지될 수 있는 장점이 있다.

또는, 어레이 패널은 기판 상에 배치되고 각 수평라인에 대응하며 게이트라인과 중첩하는 보조게이트라인과, 각 수평라인의 보조게이트라인과 연결되고 비감지영역에 배치된 게이트 콘택홀을 통해 바이어스라인과 연결되는 수직게이트라인을 더 포함하고, 제 2 게이트전극은 보조게이트라인 중 액티브층의 채널영역과 중첩되는 일부로 이루어질 수 있다. 여기서, 게이트 콘택홀은 비감지영역에 배치되므로, 게이트 콘택홀로 인한 필 팩터(Fill Factor) 저하를 방지할 수 있는 장점이 있다. 참고로, 필 팩터는 각 화소영역 중 광에 대응한 전자-정공쌍이 발생되는 영역의 비율에 대응한다.

즉, 제 2 게이트전극은 광감지소자보다 아래에 배치되고, 바이어스라인은 광감지소자보다 위에 배치되므로, 게이트 콘택홀이 감지영역의 각 화소영역에 배치되는 경우, 게이트 콘택홀에 할당되는 영역만큼 광감지소자에 할당되는 영역이 감소될 수 있다. 그러나, 게이트 콘택홀이 비감지영역에 배치됨으로써, 감지영역 중 게이트 콘택홀을 위해 할당되는 영역이 없으므로, 게이트 콘택홀의 배치에 따른 필 팩터의 저하가 방지될 수 있다.

더불어, 광감지소자는 제 2 트랜지스터전극에 연결되는 제 1 소자전극과, 바이어스라인에 연결되는 제 2 소자전극과, 제 1 및 제 2 소자전극 사이의 PIN층을 포함한다.

제 2 게이트전극은 스위칭 박막트랜지스터와 광감지소자 사이의 X노드(NX)에 연결될 수 있다. 즉, 제 2 게이트전극은 광감지소자의 제 1 소자전극에 연결될 수 있다. 이와 같이 하면, X노드(NX)에 전달된 광감지소자의 신호에 기초하여 스위칭 박막트랜지스터의 소스전압 및 게이트전압이 함께 가변된다. 이에 따라, 광감지소자의 신호로 인한 스위칭 박막트랜지스터의 게이트소스전압의 가변이 더욱 저감될 수 있다. 이로써, 광감지소자의 신호에 의한 스위칭 박막트랜지스터의 오동작 및 그에 대응한 노이즈가 더욱 방지될 수 있으므로, 엑스레이 영상의 정확도 및 신뢰도가 더욱 향상될 수 있다.

제 2 게이트전극은 제 1 소자전극과 함께 제 1 및 제 2 트랜지스터전극을 덮는 층간절연막 상에 배치될 수 있다. 이 경우, 제 2 게이트전극은 제 1 소자전극의 일부로 이루어짐으로써, 제 2 게이트전극의 형성을 위한 증착공정 및 마스크공정을 배제시킬 수 있는 장점이 있다.

또는, 제 2 게이트전극은 기판 상에 배치되고, 액티브층은 제 2 게이트전극을 덮는 버퍼막 상에 배치될 수 있다. 그리고, 제 2 게이트전극은 버퍼막을 관통하는 게이트 콘택홀을 통해 액티브층의 제 2 영역과 연결되고, 액티브층의 제 2 영역 및 제 2 트랜지스터전극을 통해 광감지화소의 제 1 소자전극과 연결될 수 있다. 여기서, 제 2 게이트전극과 액티브층의 제 2 트랜지스터전극 사이를 연결하는 게이트 콘택홀은 액티브층의 제 2 영역과 제 2 트랜지스터전극 사이를 연결하는 제 2 액티브 콘택홀 및 제 2 트랜지스터전극과 제 1 소자전극 사이를 연결하는 화소 콘택홀 각각과 중첩될 수 있다. 이와 같이 하면, 게이트 콘택홀 및 제 2 게이트전극이 모두 광감지소자보다 아래에 배치됨으로써, 제 2 게이트전극 및 게이트 콘택홀에 의한 필 팩터 저하를 방지할 수 있는 장점이 있다.

더불어, 게이트 콘택홀의 형성 공정은 제 2 액티브 콘택홀을 위한 마스크 또는 화소 콘택홀을 위한 마스크를 이용하여 실시될 수 있으므로, 마스크 공정의 증가에 따른 제조비용의 증가를 최소화할 수 있는 장점이 있다.

또는, 제 2 게이트전극은 버퍼막, 소스드레인절연막 및 층간절연막을 관통하는 게이트 콘택홀을 통해 제 1 소자전극과 직접 연결될 수도 있다. 여기서, 게이트 콘택홀은 PIN층과 중첩될 수 있다. 이와 같이 하면, 게이트 콘택홀 및 제 2 게이트전극이 모두 광감지소자보다 아래에 배치됨으로써, 제 2 게이트전극 및 게이트 콘택홀에 의한 필 팩터 저하를 방지할 수 있는 장점이 있다. 더불어, 게이트 콘택홀이 제 2 게이트전극과 제 1 소자전극만이 중첩하는 영역에 배치되므로, 게이트 콘택홀의 형성 공정이 제 2 액티브 콘택홀의 형성 공정 및 화소 콘택홀의 형성 공정과 함께 실시될 수 있다. 그로 인해, 게이트 콘택홀의 형성을 위한 마스크 공정의 증가가 방지될 수 있는 장점이 있다.

도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.
도 3은 도 2의 어레이 패널에 있어서, 본 발명의 제 1 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다.
도 4는 도 3의 A-A' 단면을 나타낸 도면이다.
도 5는 도 3의 B-B' 단면을 나타낸 도면이다.
도 6은 도 2의 어레이 패널에 있어서, 본 발명의 제 2 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다.
도 7은 도 6의 C-C' 단면을 나타낸 도면이다.
도 8은 도 6의 D-D' 단면을 나타낸 도면이다.
도 9는 도 2의 어레이 패널에 있어서, 본 발명의 제 3 실시예에 따른 어레이 패널의 일부에 대한 평면을 나타낸 도면이다.
도 10은 도 9의 E-E' 단면을 나타낸 도면이다.
도 11은 도 9의 F-F' 단면을 나타낸 도면이다.
도 12는 본 발명의 다른 일 실시예에 따른 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.
도 13은 도 12의 어레이 패널에 있어서, 본 발명의 제 4 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다.
도 14는 도 13의 G-G' 단면을 나타낸 도면이다.
도 15는 도 12의 어레이 패널에 있어서, 본 발명의 제 5 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다.
도 16은 도 15의 H-H' 단면을 나타낸 도면이다.
도 17은 도 12의 어레이 패널에 있어서, 본 발명의 제 6 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다.
도 18은 도 17의 I-I' 단면을 나타낸 도면이다.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.

이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.

또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치 및 그에 구비되는 어레이 패널에 대해 설명한다.

먼저, 도 1 및 도 2를 참조하여, 엑스레이 영상 시스템 및 그에 구비되는 디지털 엑스레이 검출장치에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다. 도 2는 본 발명의 일 실시예에 따른 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.

도 1에 도시된 바와 같이, 엑스레이 영상 시스템(10)은 소정의 대상 객체(20)의 내부에 관한 엑스레이 영상을 제공하기 위한 것이다. 예시적으로, 대상 객체(20)는 피검 대상인 생체의 일부 또는 검사 대상인 산업공정 산출물의 일부일 수 있다.

이러한 엑스레이 영상 시스템(10)은 엑스레이의 투과량을 검출하는 디지털 엑스레이 검출장치(11), 및 대상 객체(20)를 사이에 두고 디지털 엑스레이 검출장치(11)에 대향하고 대상 객체(20) 측으로 엑스레이(X-ray)를 조사하는 광원장치(12)를 포함한다.

디지털 엑스레이 검출장치(11)는 대상 객체(20)에 대한 엑스레이의 투과량을 검출하기 위한 검출영역을 포함하는 평판 패널 형태의 어레이 패널을 포함한다.

도 2에 도시된 바와 같이, 디지털 엑스레이 검출장치(11)는 검출영역(DA; Detection Area)에 매트릭스 형태로 배열된 복수의 화소영역(P)을 포함하는 어레이 패널(100)을 포함한다.

어레이 패널(100)은 복수의 화소영역(P)에 연결되는 게이트라인(GL), 데이터라인(DL) 및 바이어스라인(BL)을 더 포함한다.

예시적으로, 게이트라인(GL)은 어레이 패널(100)의 각 수평라인에 대응할 수 있다. 여기서, 각 수평라인은 복수의 화소영역(P) 중 수평방향(도 2의 좌우방향)으로 나란하게 배열된 화소영역(P)들로 이루어진다.

데이터라인(DL)은 어레이 패널(100)의 각 수직라인에 대응할 수 있다. 여기서, 각 수직라인은 복수의 화소영역(P) 중 수직방향(도 2의 상하방향)으로 나란하게 배열된 화소영역(P)들로 이루어진다.

또한, 바이어스라인(BL)은 데이터라인(DL)과 같이 어레이 패널(100)의 각 수직라인에 대응할 수 있다. 또는, 도 2에 도시되지 않았으나, 바이어스라인(BL)은 각 수평방향에 대응하거나, 또는 각 수직방향과 각 수평방향에 대응하는 메쉬 형태로 이루어질 수도 있다.

그리고, 어레이 패널(100)은 광원장치(도 1의 12)와 마주하는 면에 배치되는 신틸레이터(도 4의 130)를 더 포함한다. 즉, 신틸레이터(130)는 광원장치(12)와 광감지소자(PD) 사이에 배치된다. 이러한 신틸레이터(130)는 엑스레이(X-ray)를 가시광선으로 변환한다.

본 발명의 일 실시예에 따르면, 어레이 패널(100)의 각 화소영역(P)은 바이어스라인(BL)과 X노드(NX; X Node) 사이에 배치되고 광을 감지하는 광감지소자(PD; Photo Diode or PIN Diode) 및 X노드(NX)와 데이터라인(DL) 사이에 배치되는 스위칭 박막트랜지스터(ST; Switching thin film Transistor)를 포함한다.

스위칭 박막트랜지스터(ST)는 게이트라인(GL) 및 바이어스라인(BL)에 연결되는 제 1 및 제 2 게이트전극(도 3의 GE1, GE21)을 포함한다. 이러한 스위칭 박막트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 채널을 발생시킨다. 이때, 스위칭 박막트랜지스터(ST)의 소스-게이트전압(Vgs)은 게이트라인(GL)의 게이트신호 및 바이어스라인(BL)의 바이어스신호에 대응한다.

각 화소영역(P)의 광감지소자(PD)의 일단은 바이어스라인(BL)에 연결되고, 다른 일단은 X노드(NX)를 통해 스위칭 박막트랜지스터(ST)에 연결된다. 예시적으로, 광감지소자(PD)의 제 1 소자전극(즉, 캐소드전극)은 X노드(NX)에 연결되고, 제 2 소자전극(즉, 애노드전극)은 바이어스라인(BL)에 연결될 수 있다.

광감지소자(PD)는 신틸레이터(130)로부터 공급되는 가시광선을 흡수하며 가시광선에 반응하여 전자를 발생시킴으로써, 엑스레이의 투과량에 대응하는 소자감지신호를 생성한다. 그리고 소자감지신호는 X노드(NX)로 전달된다.

스위칭 박막트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 턴온되면, X노드(NX)의 소자감지신호를 데이터라인(DL)으로 전달한다.

그리고, 디지털 엑스레이 검출장치(11)는 어레이 패널(100)을 구동하는 리드아웃구동부(RD; Readout Driver), 게이트구동부(GD; Gate Driver), 바이어스구동부(BD; Bias Driver) 및 타이밍 컨트롤러(TC; Timing Controller)를 더 포함한다.

도 2에 도시되지 않았으나, 리드아웃구동부(RD)에 비해 비교적 간단한 회로로 이루어지는 게이트구동부(GD) 및 바이어스구동부(BD)는 어레이 패널(100)에 내장될 수 있다.

타이밍 컨트롤러(TC)는 게이트구동부(GD)의 구동 타이밍 제어를 위한 개시신호(STV) 및 클럭신호(CPV)를 게이트구동부(GD)에 공급한다. 그리고, 타이밍 컨트롤러(TC)는 리드아웃구동부(RD)의 구동 타이밍 제어를 위한 리드아웃제어신호(ROC) 및 리드아웃클럭신호(CLK)를 리드아웃구동부(RD)에 공급한다.

게이트구동부(GD)는 각 수평라인에 포함된 화소영역(P)들의 스위칭 트랜지스터(ST)를 턴온 구동하기 위한 게이트신호를 각 게이트라인(GL)에 순차적으로 공급한다.

바이어스구동부(BD)는 소정의 바이어스신호를 바이어스라인(BL)에 공급한다. 이때, 바이어스구동부(BD)는 리버스 바이어스(reverse bias) 동작을 위한 바이어스 신호 또는 포워드 바이어스(forward bias) 동작을 위한 바이어스 신호를 선택적으로 공급할 수 있다.

리드아웃구동부(RD)는 데이터라인(DL)을 통해 각 수평라인의 각 화소영역(P)의 소자감지신호를 수신하고, 수신된 신호에 기초하여 영상신호를 생성한다. 예시적으로, 리드아웃구동부(RD)는 소자감지신호를 증폭하고, 증폭된 소자감지신호에서 노이즈신호를 제거하는 보정을 실시하며, 보정된 소자감지신호를 디지털신호로 변환하고, 디지털신호의 조합으로부터 영상신호를 생성할 수 있다. 여기서, 영상신호는 복수의 화소영역(P)에 대응한 휘도값을 비트정보로 나타낸 신호일 수 있다.

다음, 도 3 내지 도 18을 참조하여 본 발명의 각 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널(100)에 대해 설명한다.

먼저, 도 3, 도 4 및 도 5를 참조하여, 본 발명의 제 1 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널(100)에 대해 설명한다.

도 3은 도 2의 어레이 패널에 있어서, 본 발명의 제 1 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다. 도 4는 도 3의 A-A' 단면을 나타낸 도면이다. 도 5는 도 3의 B-B' 단면을 나타낸 도면이다.

도 3에 도시한 바와 같이, 어레이 패널(100A)은 수평방향(도 3의 좌우방향)으로 배치되는 게이트라인(GL), 수직방향(도 3의 상하방향)으로 배치되는 데이터라인(DL)과 바이어스라인(BL), 및 복수의 화소영역(P)을 포함한다.

각 화소영역(P)은 수평방향의 게이트라인(GL)과 수직방향의 데이터라인(DL) 사이의 교차영역으로 정의될 수 있다.

게이트라인(GL)은 복수의 화소영역(P) 중 수평방향으로 배열된 화소영역들로 이루어진 각 수평라인에 대응하고, 각 화소영역(P)의 제 1 게이트전극(GE1)을 포함한다. 즉, 각 화소영역(P)에 대응한 제 1 게이트전극(GE1; Gate Electrode)은 게이트라인(GL) 중 각 화소영역(P) 측으로 분기된 영역으로 이루어진다.

데이터라인(DL)은 복수의 화소영역(P) 중 수직방향으로 배열된 화소영역들로 이루어진 각 수직라인에 대응하고, 각 화소영역(P)의 제 1 트랜지스터전극(TE1; Transistor Electrode)을 포함한다. 즉, 각 화소영역(P)에 대응한 제 1 트랜지스터전극(TE1)은 데이터라인(DL) 중 각 화소영역(P) 측으로 분기된 영역으로 이루어진다.

그리고, 바이어스라인(BL)은 광감지소자(PD)와의 용이한 연결을 위해, 광감지소자(PD)의 적어도 일부와 중첩될 수 있다. 즉, 바이어스라인(BL)은 광감지소자(PD)를 가로지르는 수직라인으로 이루어질 수 있다.

각 화소영역(P)의 스위칭 박막트랜지스터(ST)는 게이트라인(GL)과 데이터라인(DL) 사이의 교차지점에 인접한 영역에 배치된다.

스위칭 박막트랜지스터(ST)는 액티브층(ACT), 액티브층(ACT)의 채널영역에 중첩하는 제 1 및 제 2 게이트전극(GE1, GE21) 및 액티브층(ACT) 중 채널영역의 양측에 배치된 제 1 및 제 2 영역에 연결되는 제 1 및 제 2 트랜지스터전극(TE1, TE2)을 포함한다.

제 1 게이트전극(GE1)은 게이트라인(GL) 중 각 화소영역(P) 측으로 분기되고 액티브층(ACT)의 채널영역과 중첩되는 일부로 이루어진다. 이와 같이, 제 1 게이트전극(GE1)은 게이트라인(GL)의 일부이므로, 게이트라인(GL1)과 연결된다.

제 2 게이트전극(GE21)은 바이어스라인(BL) 중 각 화소영역(P) 측으로 분기되고 액티브층(ACT)의 채널영역과 중첩되는 일부로 이루어진다. 이와 같이, 제 2 게이트전극(GE21)은 바이어스라인(BL)의 일부이므로, 바이어스라인(BL)과 연결된다.

제 1 트랜지스터전극(TE1)은 데이터라인(DL) 중 각 화소영역(P) 측으로 분기되고 액티브층(ACT)의 제 1 영역과 중첩되는 일부로 이루어진다. 이와 같이, 제 1 트랜지스터전극(TE1)은 데이터라인(DL)의 일부이므로, 데이터라인(DL)과 연결된다.

제 2 트랜지스터전극(TE2)는 액티브층(ACT)의 제 2 영역 및 광감지소자(PD)의 일부와 중첩되는 아일랜드 패턴(island pattern)으로 이루어진다.

광감지소자(PD)는 제 1 및 제 2 트랜지스터전극(TE1, TE2)를 덮는 층간절연막(도 4의 104) 상에 배치된다. 이에, 광감지소자(PD)는 층간절연막(104)을 관통하는 화소 콘택홀(PH; Pixel contact Hole)을 통해 제 2 트랜지스터전극(TE2)과 연결된다. 여기서, 화소 콘택홀(PH)은 제 2 트랜지스터전극(TE2)과 광감지소자(PD) 사이의 중첩영역에 배치된다. 그리고, 화소 콘택홀(PH)은 도 2에 도시된 각 화소영역(P)의 등가회로 중 X노드(NX)에 대응한다.

그리고, 바이어스라인(BL)은 광감지소자(PD)를 덮는 제 1 보호막(도 4의 121) 상에 배치된다. 이에, 광감지소자(PD)는 제 1 보호막(121)을 관통하는 바이어스 콘택홀(BH)을 통해 바이어스라인(BL)과 연결된다. 여기서, 바이어스 콘택홀(BH)은 바이어스라인(BL)과 광감지소자(PD) 사이의 중첩영역에 배치된다. 예시적으로, 광감지소자(PD)의 전하분산효율을 고려하여, 바이어스 콘택홀(PH)은 광감지소자(PD)의 중앙영역에 배치될 수 있다.

도 4에 도시한 바와 같이, 어레이 패널(100A)은 기판(101), 기판(101) 상에 배치되는 스위칭 박막트랜지스터(ST), 스위칭 박막트랜지스터(ST)를 덮는 층간절연막(104) 상에 배치되는 광감지소자(PD), 및 광감지소자(PD)를 덮는 평탄화막(113) 상에 배치되는 신틸레이터(130)를 포함한다.

스위칭 박막트랜지스터(ST)는 기판(101, 102) 상에 배치되는 제 1 게이트전극(GE1), 제 1 게이트전극(GE1)을 덮는 게이트절연막(103) 상에 배치되는 액티브층(ACT), 게이트절연막(103) 상에 배치되는 제 1 및 제 2 트랜지스터전극(TE1, TE2) 및 광감지소자(PD)를 덮는 제 1 보호막(121) 상에 배치되는 제 2 게이트전극(GE21)을 포함한다.

구체적으로, 제 1 실시예에 따른 어레이 패널(100A)은 기판(101, 102) 상에 배치되며 각 화소영역(P)에 대응하고 게이트라인(도 3의 GL)에 연결되는 제 1 게이트전극(GE1), 제 1 게이트전극(GE1) 및 게이트라인(GL)을 덮는 게이트절연막(103) 상에 배치되고 각 화소영역(P)에 대응하며 제 1 게이트전극(GE1)과 중첩되는 채널영역을 포함하는 액티브층(ACT), 게이트절연막(103) 상에 배치되고 액티브층(ACT) 중 채널영역의 양측에 배치된 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극(TE1)과 제 2 트랜지스터전극(TE2), 액티브층(ACT)의 채널영역 및 제 1 게이트전극(GE1)과 중첩하고, 액티브층(ACT)을 사이에 둔 상태에서 제 1 게이트전극(GE1)과 대향하며, 제 1 게이트전극(GE1) 및 액티브층(ACT) 각각과 다른 층에 배치되는 제 2 게이트전극(GE21), 및 제 1 트랜지스터전극(TE1)과 제 2 트랜지스터전극(TE2)을 덮는 층간절연막(104) 상에 배치되고 각 화소영역(P)에 대응하는 광감지소자(PD)를 포함한다.

기판(101)은 복수의 화소영역(P)을 포함하는 감지영역(도 2의 DP) 및 감지영역(DP)의 외곽인 비감지영역(도 2의 NDP)을 포함하는 너비로 이루어진다. 이러한 기판(101)은 유리 등의 강성 재료로 이루어질 수 있다. 또는 기판(101)은 PI 등과 같은 연성 재료로 이루어질 수도 있다.

어레이 패널(100A)은 기판(101) 상에 배치되는 반도체물질 또는 무기물질의 접착력을 증가시키고, 산소 또는 수분의 침투를 차단하기 위한 버퍼막(102)을 더 포함할 수 있다. 버퍼막(102)은 기판(101) 상에 전체적으로 배치된다. 이러한 버퍼막(102)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.

제 1 게이트전극(GE1)은 기판(101, 102) 상에 배치되는 게이트라인(GL) 중 각 화소영역(P) 측으로 분기되고 각 화소영역(P)에 대응하는 일부로 이루어진다. 이에, 제 1 게이트전극(GE1)은 게이트라인(GL)과 연결된다.

액티브층(ACT)은 제 1 게이트전극(GE1) 및 게이트라인(GL)을 덮는 게이트절연막(103) 상에 배치되고, 각 화소영역(P)에 대응하며, 제 1 게이트전극(GE1)과 중첩하는 채널영역을 포함한다.

예시적으로, 게이트절연막(103)은 기판(101) 또는 버퍼막(102) 상에 전체적으로 배치되고, SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.

그리고, 액티브층(ACT)은 비정질실리콘물질, LTPS(Low Temperature Polycrystaline Silicon)물질 및 산화물반도체물질 중 어느 하나로 이루어질 수 있다. 특히, 액티브층(ACT)이 산화물반도체물질로 이루어지는 경우, 게이트라인(GL)에 연결된 제 1 게이트전극(GE1)보다 위에 배치된다. 이와 같이 하면, 액티브층(ACT)의 채널영역이 제 1 게이트전극(GE1)에 의해 차광됨으로써, 빛에 의한 누설전류가 방지될 수 있는 장점이 있다.

제 1 트랜지스터전극(TE1)은 게이트절연막(103) 상에 배치되는 데이터라인(DL) 중 액티브층(ACT) 측으로 분기되고 액티브층(ACT)의 제 1 영역과 중첩하는 일부로 이루어질 수 있다. 이러한 제 1 트랜지스터전극(TE1)은 데이터라인(DL)과 액티브층(ACT)의 제 1 영역에 연결된다.

제 2 트랜지스터전극(TE2)은 게이트절연막(103) 상에 배치되고, 액티브층(ACT)의 제 2 영역과 중첩하는 아일랜드패턴으로 이루어질 수 있다. 이러한 제 2 트랜지스터전극(TE2)은 액티브층(ACT)의 제 2 영역에 연결된다.

이러한 제 1 및 제 2 트랜지스터전극(TE1, TE2)는 층간절연막(104)으로 커버된다. 예시적으로, 층간절연막(104)은 게이트절연막(103) 상에 전체적으로 배치되고, SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.

그리고, 광감지소자(PD)는 층간절연막(104) 상에 배치된다.

광감지소자(PD)는 층간절연막(104) 상에 배치되는 제 1 소자전극(111), 제 1 소자전극(111) 상에 배치되는 PIN층(112), 및 PIN층(112) 상에 배치되는 제 2 소자전극(113)을 포함한다.

제 1 소자전극(111)은 층간절연막(104)을 관통하는 화소 콘택홀(PH)을 통해 제 2 트랜지스터전극(TE2)에 연결된다.

제 1 소자전극(111)은 각 화소영역(P)의 필 팩터를 고려하여, 각 화소영역(P) 중 가능한 넓은 영역에 배치될 수 있다. 예시적으로, 제 1 전극(111)은 몰리브덴(Mo)과 같은 불투명한 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 등과 같은 투명도전성물질로 이루어진 단일층 또는 다중층 구조일 수 있다. 여기서, 필 팩터는 각 화소영역(P) 중 광에 대응한 전자정공쌍이 발생되는 영역의 비율에 대응한다. 즉, 광감지소자(PD)가 더 많은 양의 광을 흡수할수록, 광감지소자(PD)에 의한 각 화소영역(P)의 광변환효율이 향상될 수 있으므로, 이를 필 팩터로 정의할 수 있다. PIN층(112)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층 및 P형의 불순물이 포함된 P(Positive)형 반도체층이 순차 적층된 구조로 이루어질 수 있다. 여기서, I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 예시적으로, PIN층(112)은 약 1um의 두께로 이루어질 수 있다.

PIN층(112)은 광원장치(도 1의 12)로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함한다. 예를 들어, PIN층(112)은 a-Se, HgI₂, CdTe, PbO, PbI₂, BiI₃, GaAs 및 Ge 중 적어도 하나의 물질을 포함할 수 있다.

제 2 소자전극(113)은 PIN층(112)의 대부분을 덮는다. 제 2 소자전극(113)은 PIN층(112)에 대한 광의 입사량 저하 및 각 화소영역(P)의 필 팩터 저하를 방지하기 위하여, 투명 도전성 물질로 이루어진다. 예시적으로, 제 2 소자전극(123)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 중 어느 하나로 이루어질 수 있다.

이러한 광감지소자(PD)는 제 1 보호막(121)으로 커버된다. 여기서, 제 1 보호막(121)은 제 2 소자전극(113)을 덮고, 층간절연막(104) 상에 전체적으로 배치된다. 예시적으로, 제 1 보호막(121)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.

제 2 게이트전극(GE21)은 제 1 보호막(121) 상에 배치되는 바이어스라인(BL) 중 각 화소영역(P) 측으로 분기되고 액티브층(ACT)의 채널영역과 중첩하는 일부로 이루어진다.

즉, 도 3 및 도 5에 도시된 바와 같이, 제 2 게이트전극(GE21)은 바이어스라인(BL)의 일부이다. 이러한 제 2 게이트전극(GE21)은 바이어스라인(BL)과 연결된다.

제 1 실시예에 따른 어레이 패널(100A)은 제 1 보호막(121) 상에 전체적으로 배치되고 바이어스라인(BL)을 덮는 제 2 보호막(122), 제 2 보호막(122) 상에 전체적으로 배치되는 평탄화막(123), 및 평탄화막(123) 상에 배치되는 신틸레이터(130)를 더 포함한다.

여기서, 제 2 보호막(122)은 제 1 보호막(121)과 마찬가지로, SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.

평탄화막(123)은 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질 또는 PR(Photo resist)로 이루어질 수 있다.

신틸레이터(130)는 엑스레이를 가시광선으로 변환한다. 이러한 신틸레이터(130)는 주상구조로 이루어질 수 있다. 예시적으로, 신틸레이터(130)는 CsI:Tl (Cesium iodide : Talluim doped)로 이루어질 수 있다.

이상과 같이, 본 발명의 제 1 실시예에 따르면, 스위칭 박막트랜지스터(ST)는 게이트라인(GL)에 연결되는 제 1 게이트전극(GE1)과 바이어스라인(GL)에 연결되는 제 2 게이트전극(GE21)을 포함한다. 이에 따라, 스위칭 박막트랜지스터(ST)의 채널이 스위칭 박막트랜지스터(ST)의 제 2 게이트전극(GE21)으로 전달된 바이어스라인(BL)의 바이어스신호로 유지될 수 있다. 즉, 스위칭 박막트랜지스터(ST)의 게이트소스전압(Vgs)이 X노드(NX)에 전달된 소자감지신호에 의해 가변되는 것이 저감될 수 있다. 이로써, X노드(NX)에 전달된 소자감지신호에 의한 스위칭 박막트랜지스터(ST)의 오동작 및 그에 따른 노이즈가 방지될 수 있다. 그러므로, 엑스레이 영상의 정확도 및 신뢰도가 향상될 수 있다.

더불어, 제 1 실시예에 따르면, 제 2 게이트전극(GE21)이 바이어스라인(BL)의 일부로 이루어짐으로써, 제 2 게이트전극(GE21)의 배치를 위한 증착공정 및 마스크공정이 배제될 수 있다. 이로써, 스위칭 박막트랜지스터(ST)가 제 2 게이트전극(GE21)을 더 포함하는 것에 따른 제조공정의 복잡도 상승이 방지될 수 있다. 또한, 제 2 게이트전극(GE21)과 바이어스라인(BL)의 연결을 위한 콘택홀이 배제되므로, 각 화소영역(P) 중 콘택홀에 할당되는 영역으로 인한 필 팩터의 저하가 방지될 수 있다.

한편, 제 1 실시예에 따르면, 바이어스라인(BL) 및 그의 일부인 제 2 게이트전극(GE21)이 광감지소자(PD)를 덮는 제 1 보호막(121) 상에 배치된다. 여기서, 제 1 보호막(121)은 광감지소자(PD)에 의한 단차를 포함하므로, 광감지소자(PD)에 의한 단차가 바이어스라인(BL)에 전사된다. 이러한 단차로 인해, 바이어스라인(BL)의 단선 불량이 빈번해질 수 있는 문제점이 있다.

다음, 도 6, 도 7 및 도 8을 참조하여, 바이어스라인(BL)의 단선 불량을 방지할 수 있는 본 발명의 제 2 실시예에 대해 설명한다.

도 6은 도 2의 어레이 패널에 있어서, 본 발명의 제 2 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다. 도 7은 도 6의 C-C' 단면을 나타낸 도면이다. 도 8은 도 6의 D-D' 단면을 나타낸 도면이다.

도 6 및 도 7에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 패널(100B)은 제 2 게이트전극(GE22)이 아일랜드 패턴으로 이루어지고 게이트 콘택홀(GH2; Gate contact Hole)을 통해 바이어스라인(BL)에 연결되는 점과, 바이어스라인(BL)이 제 1 보호막(121)을 덮는 제 1 평탄화막(124) 상에 배치되는 점을 제외하면, 제 1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.

도 6의 도시와 같이, 게이트 콘택홀(GH2)은 게이트라인(GL)과 바이어스라인(BL)이 중첩하는 영역에 배치될 수 있다. 이와 같이 하면, 게이트 콘택홀(GH2)에 의한 필 팩터의 저하가 방지될 수 있다. 즉, 게이트 콘택홀(GH2)은 광감지소자(PD) 보다 아래에 배치되는 제 2 게이트전극(GE22)과 광감지소자(PD)보다 위에 배치되는 바이어스라인(BL)을 연결하기 위한 것이다. 그러므로, 게이트 콘택홀(GH2)이 광감지소자(PD)와 중첩되는 경우, 각 화소영역(P) 중 광감지소자(PD)에 할당되는 영역이 감소됨으로써, 필 팩터가 저하될 수 있다. 그러나, 게이트 콘택홀(GH2)가 광감지소자(PD)와 중첩되지 않는 위치, 즉 게이트라인(GL)과 바이어스라인(BL)이 중첩하는 영역에 배치됨으로써, 게이트 콘택홀(GH2)의 배치에 따른 필 팩터의 저하가 방지될 수 있다.

그리고, 제 2 게이트전극(GE22)의 평면은 액티브층(ACT)의 채널영역과 게이트 콘택홀(GH2) 사이를 잇는 형태로 이루어진다. 예시적으로, 제 2 게이트전극(GE22)의 일부는 액티브층(ACT)의 채널영역과 중첩되고, 다른 일부는 게이트라인(GL)에 중첩하고 게이트 콘택홀(GH2)까지 연장된다. 일 예로, 제 2 게이트전극(GE22)은 게이트라인(GL)에 중첩하는 수평영역과 액티브층(ACT)을 향하는 분기영역을 포함한 'ㄴ' 형태로 이루어질 수 있다.

도 7의 도시와 같이, 제 1 보호막(121)은 층간절연막(104) 상에 전체적으로 배치되고 광감지소자(PD)의 제 2 소자전극(123)을 덮는다. 그리고, 제 2 게이트전극(GE22)은 제 1 보호막(121) 상에 배치된다.

그리고, 제 2 실시예에 따른 어레이 패널(100b)은 제 1 보호막(121) 상에 전체적으로 배치되는 부가 평탄화막(124)을 더 포함한다. 즉, 부가 평탄화막(124)은 제 1 보호막(121)과 제 2 보호막(122) 사이에 배치된다.

바이어스라인(BL)은 부가 평탄화막(124) 상에 배치된다. 바이어스라인(BL)은 제 1 보호막(121)과 부가 평탄화막(124)을 관통하는 바이어스 콘택홀(BH)을 통해 제 2 소자전극(113)에 연결된다.

그리고, 도 8에 도시된 바와 같이, 바이어스라인(BL)은 부가 평탄화막(124)을 관통하는 게이트 콘택홀(GH2)을 통해 제 2 게이트전극(GE22)에 연결된다.

이상과 같이, 본 발명의 제 2 실시예에 따르면, 바이어스라인(BL)이 광감지소자(PD)의 형태에 따른 단차를 포함하지 않는 부가 평탄화막 상에 배치된다. 이로써, 단차에 의한 바이어스라인(BL)의 단선 불량이 방지될 수 있다. 그리고, 게이트 콘택홀(GH2)이 게이트라인(GL)과 바이어스라인(BL) 사이의 중첩영역에 배치됨으로써, 게이트 콘택홀(GH2)에 의한 필 팩터 저하가 방지될 수 있다.

한편, 제 1 및 제 2 실시예에 따른 어레이 패널(100A, 100B)은 각 화소영역(P)의 액티브층(ACT)과 바이어스라인(BL) 사이를 잇는 형태의 제 2 게이트전극(GE2)을 포함한다.

이와 달리, 제 2 게이트전극(GE2)은 별도의 라인 형태로 구현될 수 있다.

다음, 도 9, 도 10 및 도 11을 참조하여, 도 본 발명의 제 3 실시예에 따른 어레이 패널(100C)에 대해 설명한다.

도 9는 도 2의 어레이 패널에 있어서, 본 발명의 제 3 실시예에 따른 어레이 패널의 일부에 대한 평면을 나타낸 도면이다. 도 10은 도 9의 E-E' 단면을 나타낸 도면이다. 도 11은 도 9의 F-F' 단면을 나타낸 도면이다.

도 9, 도 10 및 도 11에 도시된 바와 같이, 제 3 실시예에 따른 어레이 패널(100C)은 제 1 게이트전극(GE1)을 포함한 게이트라인(GL)이 액티브층(ACT) 위에 배치되는 점과, 게이트라인(GL)을 덮는 소스드레인절연막(105)를 더 포함하는 점과, 제 1 및 제 2 트랜지스터전극(TE1, TE2)이 소스드레인절연막(105) 상에 배치되는 점과, 기판(101)과 버퍼막(102) 사이에 제 2 게이트전극(GE23)을 포함하는 보조게이트라인(SGL; Sub Gate Line)과 보조게이트라인(SGL)과 연결되는 수직게이트라인(VGL; Vertical Gate Line)을 더 포함하는 점과, 수직게이트라인(VGL)이 비감지영역(NDA)에 배치된 게이트 콘택홀(GH3)을 통해 바이어스라인(BL)과 연결되는 점을 제외하면, 제 1 실시예의 어레이 패널(100A)과 유사하므로, 이하에서 중복되는 설명을 생략한다.

도 9의 도시와 같이, 본 발명의 제 3 실시예에 따른 어레이 패널(100C)은 복수의 화소영역(P) 중 수평방향으로 배열된 화소영역들로 이루어진 각 수평라인에 대응하고 게이트라인(GL)과 중첩하는 보조게이트라인(SGL; Sub Gate Line), 및 상기 각 수평라인의 보조게이트라인(SGL)과 연결되는 수직게이트라인(VGL; Vertical Gate Line)을 더 포함한다.

여기서, 제 2 게이트전극(GE23)은 보조게이트라인(SGL) 중 액티브층(ACT)의 채널영역과 중첩되는 일부로 이루어진다.

그리고, 수직게이트라인(VGL)은 게이트 콘택홀(GH3)을 통해 바이어스라인(BL)과 연결된다.

도 10에 도시된 바와 같이, 제 3 실시예에 따른 어레이 패널(100C)은 기판(101) 상에 배치되고 제 2 게이트전극(GE23)을 포함하는 보조게이트라인(SGL), 기판(101) 상에 배치되고 보조게이트라인(SGL)에 연결되는 수직게이트라인(VGL), 보조게이트라인(SGL)과 수직게이트라인(VGL)을 덮는 버퍼막(102) 상에 배치되고 각 화소영역(P)에 대응하는 액티브층(ACT), 액티브층(ACT)의 적어도 일부를 덮는 게이트절연층(103), 게이트절연층(103) 상에 배치되고 액티브층(ACT) 상에 배치되는 게이트라인(GL), 게이트라인(GL)을 덮는 소스드레인절연막(105), 소스드레인절연막(105) 상에 배치되는 층간절연막(104), 층간절연막(104) 상에 배치되는 제 1 보호막(121), 및 제 1 보호막(121) 상에 배치되는 바이어스라인(BL)을 포함한다.

게이트절연층(103)은 게이트절연층(103)은 버퍼막(102) 상에 전체적으로 배치되는 것이 아니라, 게이트라인(GL)과 동일한 평면 형태로 이루어질 수 있다. 즉, 액티브층(ACT)을 덮고 버퍼막(102) 상에 전체적으로 배치된 절연막과 도전막을 패터닝하는 과정을 통해, 게이트절연층(103) 및 게이트라인(GL)이 형성될 수 있다.

게이트수직라인(VGL)은 게이트 콘택홀(GH3)을 통해 바이어스라인(GL)에 연결된다. 여기서, 게이트 콘택홀(GH3)은 감지영역(DA)의 외곽인 비감지영역(NDA)에 배치되며, 제 1 보호막(121), 층간절연막(104), 소스드레인절연막(105) 및 버퍼막(102)을 관통한다.

또한, 어레이 패널(100C)은 바이어스라인(BL)을 덮는 제 2 보호막(122), 제 2 보호막(122) 상에 배치되는 평탄화막(123) 및 평탄화막(123) 상에 배치되는 신틸레이터(130)를 더 포함한다.

도 11에 도시된 바와 같이, 제 3 실시예에 따른 어레이 패널(100C) 중 각 화소영역(P)에 대응하는 스위칭 박막트랜지스터(ST)는 기판(101) 상에 배치되고 보조게이트라인(SGL)의 일부로 이루어진 제 2 게이트전극(GE23), 버퍼막(102) 상에 배치되는 액티브층(ACT), 액티브층(ACT)의 적어도 일부를 덮는 게이트절연층(103) 상에 배치되고 게이트라인(GL)과 연결되는 제 1 게이트전극(GE1), 및 게이트라인(GL)과 제 1 게이트전극(GE1)을 덮는 소스드레인절연막(105) 상에 배치되고 소스드레인절연막(105)을 관통하는 제 1 액티브 콘택홀(AH1)과 제 2 액티브 콘택홀(AH2)을 통해 액티브층(ACT) 중 채널영역의 양측에 배치되는 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극(TE1)과 제 2 트랜지스터전극(TE2)을 포함한다.

그리고, 어레이 패널(100C) 중 각 화소영역(P)에 대응하는 광감지소자(PD)는 제 1 및 제 2 트랜지스터전극(TE1, TE2)을 덮는 층간절연막(104) 상에 배치되는 제 1 소자전극(111), 제 1 소자전극(111) 상에 배치되는 PIN층(112) 및 PIN층(112) 상에 배치되는 제 2 소자전극(113)을 포함한다.

이러한 광감지소자(PD)는 제 1 보호막(121)으로 커버된다.

한편, 도 9는 수직게이트라인(VGL)이 비감지영역(NDA)에 배치된 게이트 콘택홀(GH3)을 통해 바이어스라인(GL)을 연결되는 것을 도시한다. 그러나. 본 발명의 제 3 실시예는 이에 국한되지 않으며, 수직게이트라인(VGL)은 그의 일단에 배치된 패드를 통해 바이어스구동부(BD), 게이트구동부(GD) 및 리드아웃구동부(RD) 중 적어도 어느 하나로부터 바이어스신호를 공급받을 수 있다.

또한, 도 2 내지 도 10에 상세히 도시되지 않았으나, 어레이 패널(100C)은 마스크 공정 시 기판과 마스크 간의 정렬 기준을 제공하기 위하여 기판(101)의 적어도 하나의 모서리에 배치되는 키패턴(KEY PATTERN)(미도시)을 더 포함할 수 있다. 이때, 키패턴(미도시)은 기판(101) 상에 배치된다.

즉, 본 발명의 제 3 실시예에 따르면, 보조게이트라인(SGL) 및 수직게이트라인(VGL)은 키패턴과 동일층에 배치됨에 따라, 보조게이트라인(SGL) 및 수직게이트라인(VGL)의 형성을 위한 증착 공정 및 마스크 공정이 별도로 부가될 필요가 없다. 따라서, 보조게이트라인(SGL) 및 수직게이트라인(VGL)을 더 포함하는 것에 따른 제조공정의 복잡화 및 제조비용의 증가가 방지될 수 있다.

그리고, 본 발명의 제 3 실시예에 따르면, 제 2 게이트전극(GE23)을 바이어스라인(BL)에 연결하기 위한 게이트 콘택홀(GH3)이 감지영역(DA)의 각 화소영역(P)에 배치되는 것이 아니라, 비감지영역(NDA)에 배치된다. 즉, 게이트 콘택홀(GH3)이 각 화소영역(P)에 배치되지 않으므로, 게이트 콘택홀(GH3)에 의한 필 팩터 저하가 방지될 수 있다.

또한, 제 2 게이트전극(GE23)은 바이어스라인(BL)과 별개로 마련되고 게이트라인(GL)에 중첩하는 보조게이트라인(SGL)과 연결된다. 그러므로, 제 2 게이트전극(GE23)에 의한 바이어스라인(BL)의 영역 별 부하 차이가 방지될 수 있다.

한편, 제 1, 제 2 및 제 3 실시예에 따르면, 제 2 게이트전극(GE21, GE22, GE23)은 바이어스라인(BL)과 연결된다. 이와 달리, 제 2 게이트전극은 X노드(NX)에 연결될 수도 있다.

도 12는 본 발명의 다른 일 실시예에 따른 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.

도 12에 도시된 바와 같이, 본 발명의 다른 일 실시예에 따른 어레이 패널(100')은 각 화소영역(P)에 대응한 스위칭 박막트랜지스터(ST)의 게이트(즉, 제 2 게이트전극(도 13의 GE24))가 바이어스라인(BL)이 아니라, 스위칭 박막트랜지스터(ST)와 광감지소자(PD) 사이의 X노드(NX)에 연결되는 점을 제외하면, 도 2의 어레이 패널(100)과 동일하므로, 이하에서 중복되는 설명을 생략한다.

본 발명의 다른 일 실시예에 따르면, 어레이 패널(100')의 각 화소영역(P)은 각 화소영역(P)은 바이어스라인(BL)과 X노드(NX) 사이에 배치되고 광을 감지하는 광감지소자(PD) 및 X노드(NX)와 데이터라인(DL) 사이에 배치되는 스위칭 박막트랜지스터(ST)를 포함한다.

스위칭 박막트랜지스터(ST)는 게이트라인(GL) 및 X노드(NX)에 연결되는 제 1 및 제 2 게이트전극(도 13의 GE1, GE24)을 포함한다. 이러한 스위칭 박막트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 채널을 발생시킨다. 이때, 스위칭 박막트랜지스터(ST)의 소스-게이트전압(Vgs)은 게이트라인(GL)의 게이트신호 및 X노드(NX)에 전달된 소자감지신호에 대응한다.

이와 같이 하면, X노드(NX)에 전달된 소자감지신호에 의해 스위칭 박막트랜지스터(ST)의 소스전압 및 게이트전압이 함께 가변된다. 그러므로, 광감지소자(PD)로부터 출력되어 X노드(NX)에 전달된 소자감지신호에 의한 스위칭 박막트랜지스터(ST)의 게이트소스전압의 가변이 더욱 저감될 수 있다. 따라서, X노드(NX)에 전달된 소자감지신호에 의한 스위칭 박막트랜지스터(ST)의 오동작 및 그에 대응한 노이즈가 더욱 방지될 수 있고, 그로 인해 엑스레이 영상의 정확도 및 신뢰도가 더욱 향상될 수 있다.

다음, 도 13 내지 도 18을 참조하여, 스위칭 박막트랜지스터(ST)의 제 2 게이트전극이 X노드(NX)에 연결되는 제 4, 제 5 및 제 6 실시예에 대해 설명한다.

도 13은 도 12의 어레이 패널에 있어서, 본 발명의 제 4 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다. 도 14는 도 13의 G-G' 단면을 나타낸 도면이다.

도 13 및 도 14에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 어레이 패널(100D)은 제 2 게이트전극(GE24)이 제 1 보호막(121) 상의 바이어스라인(BL)이 아니라, 층간절연막(104) 상의 제 1 소자전극(111) 중 일부로 이루어지는 점을 제외하면, 제 1 실시예의 어레이 패널(100A)와 동일하므로, 이하에서 중복되는 설명을 생략한다.

도 13에 도시된 바와 같이, 스위칭 박막트랜지스터(ST)의 제 2 게이트전극(GE2)은 광감지소자(PD)의 제 1 소자전극(111) 중 액티브층(ACT) 측으로 분기되고 액티브층(ACT)의 채널영역과 중첩되는 일부로 이루어진다.

즉, 도 14에 도시된 바와 같이, 광감지소자(PD)의 제 1 소자전극(111)은 스위칭 트랜지스터(ST)의 제 1 및 제 2 트랜지스터전극(TE1, TE2)를 덮는 층간절연막(104) 상에 배치된다. 그러므로, 제 2 게이트전극(GE24) 또한 제 1 소자전극(111)과 마찬가지로 층간절연막(104) 상에 배치된다.

이와 같이, 제 4 실시예에 따르면, 제 2 게이트전극(GE24)이 제 1 소자전극(111)의 일부로 이루어짐으로써, 제 2 게이트전극(GE24)의 배치를 위한 증착공정 및 마스크공정이 배제될 수 있다. 이로써, 스위칭 박막트랜지스터(ST)가 제 2 게이트전극(GE24)을 더 포함하는 것에 따른 제조공정의 복잡도 상승이 방지될 수 있다. 또한, 제 2 게이트전극(GE24)과 제 1 소자전극(111)의 연결을 위한 콘택홀이 배제되므로, 필 팩터의 저하가 방지될 수 있다.

한편, 제 4 실시예에 따르면, 제 2 게이트전극(GE24)은 제 1 소자전극(111)의 일부로서 제 1 소자전극(111)과 연결된다. 이와 달리, 제 2 게이트전극(GE2)은 제 1 소자전극(111)과 다른 층에 배치되고 게이트 콘택홀(GH)을 통해 제 1 소자전극(111)에 연결될 수 있다.

도 15는 도 12의 어레이 패널에 있어서, 본 발명의 제 5 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다. 도 16은 도 15의 H-H' 단면을 나타낸 도면이다.

도 15 및 도 16에 도시된 바와 같이, 본 발명의 제 5 실시예에 따른 어레이 패널(100E)은 스위칭 박막트랜지스터(ST)의 제 2 게이트전극(GE25)이 기판(101) 상에 배치되는 아일랜드 패턴으로 이루어지고, 버퍼막(102)을 관통하는 게이트 콘택홀(GH5)을 통해 액티브층(ACT)의 제 2 영역과 연결되며, 액티브층(ACT) 및 제 2 트랜지스터전극(TE2)을 통해 제 1 소자전극(111)과 연결되는 점을 제외하면, 제 3 실시예와 동일하므로, 이하에서 중복되는 설명을 생략한다.

도 15의 도시와 같이, 제 5 실시예에 따르면, 제 2 게이트전극(GE25)는 아일랜드 패턴으로 이루어지고 게이트 콘택홀(GH5)을 통해 액티브층(ACT)의 제 2 영역에 연결된다. 액티브층(ACT)의 제 2 영역은 제 2 액티브 콘택홀(AH2)을 통해 제 2 트랜지스터전극(TE2)에 연결된다. 제 2 트랜지스터전극(TE2)은 화소 콘택홀(PH)을 통해 제 1 소자전극(111)과 연결된다. 즉, 제 2 게이트전극(GE25)가 게이트 콘택홀(GH)을 통해 액티브층(ACT)의 제 2 영역에 연결되면, 액티브층(ACT)의 제 2 영역 및 제 2 트랜지스터전극(TE2)을 통해 제 1 소자전극(111)과 연결된다.

여기서, 게이트 콘택홀(GH5)은 제 2 액티브 콘택홀(AH2)의 적어도 일부와 중첩하고, 제 2 액티브 콘택홀(AH2)은 화소 콘택홀(PH2)의 적어도 일부와 중첩할 수 있다.

도 16의 도시와 같이, 제 2 게이트전극(GE25)은 기판(101) 상에 배치된다. 그리고, 게이트 콘택홀(GH5)은 버퍼막(102)을 관통하고, 제 1 및 제 2 액티브 콘택홀(AH1, AH2)은 소스드레인절연막(105)을 관통하며, 화소 콘택홀(PH)은 층간절연막(104)을 관통한다.

이와 같이 제 5 실시예에 따르면, 제 2 게이트전극(GE25)은 버퍼막(102)을 관통하는 게이트 콘택홀(GH5)을 통해 액티브층(ACT)의 제 2 영역에 연결되고, 액티브층(ACT)의 제 2 영역은 소스드레인절연막(105)을 관통하는 제 2 액티브 콘택홀(AH2)을 통해 제 2 트랜지스터전극(TE2)과 연결되며, 제 2 트랜지스터전극(TE2)은 화소 콘택홀(PH)을 통해 광감지소자(PD)의 제 1 소자전극(111)과 연결된다.

여기서, 게이트 콘택홀(GH5)은 제 2 액티브 콘택홀(AH2)의 적어도 일부 및 화소 콘택홀(PH)의 적어도 일부와 중첩되므로, 게이트 콘택홀(GH5)의 배치로 인해 광감지소자(PD)에 할당되는 영역이 감소되는 것이 방지될 수 있다. 이로써, 게이트 콘택홀(GH5)에 의한 필 팩터의 저하가 방지될 수 있다.

또한, 게이트 콘택홀(GH5)의 형성 공정은 제 2 액티브 콘택홀(AH2)의 형성을 위한 마스크 또는 화소 콘택홀(PH)의 형성을 위한 마스크를 이용하여 실시될 수 있으므로, 마스크 공정의 증가에 따른 제조비용의 증가를 최소화할 수 있다.

한편, 제 5 실시예와 달리, 기판(101) 상의 제 2 게이트전극(GE26)은 게이트 콘택홀(GH6)을 통해 제 1 소자전극(111)과 직접 연결될 수도 있다.

도 17은 도 12의 어레이 패널에 있어서, 본 발명의 제 6 실시예에 따른 어느 하나의 화소영역에 대한 평면을 나타낸 도면이다. 도 18은 도 17의 I-I' 단면을 나타낸 도면이다.

도 17 및 도 18에 도시된 바와 같이, 본 발명의 제 6 실시예에 따른 어레이 패널(100F)은 게이트 콘택홀(GH6)이 광감지소자(PD)의 PIN층(122)과 중첩하고, 기판(101) 상의 제 2 게이트전극(GE26)은 게이트 콘택홀(GH6)을 통해 제 1 소자전극(111)과 직접 연결되는 점을 제외하면, 제 5 실시예와 동일하므로, 이하에서 중복되는 설명을 생략한다.

도 17의 도시와 같이, 게이트 콘택홀(GH6)은 스위칭 박막트랜지스터(ST)와 중첩되는 것이 아니라 광감지소자(PD)와 중첩되도록 배치된다.

그리고, 제 2 게이트전극(GE26)은 액티브층(ACT)의 채널영역과 게이트 콘택홀(GH6)을 잇는 형태로 이루어진다. 예시적으로, 제 2 게이트전극(GE26)의 일부는 액티브층(ACT)의 채널영역과 중첩되고, 게이트라인(GL)을 따라 연장되며, 다른 일부는 광감지소자(PD)의 PIN층(112)에 중첩된다. 일 예로, 제 2 게이트전극(GE22)은 액티브층(ACT)의 채널영역 및 게이트라인(GL)에 중첩하는 수평영역과 광감지소자(PD)의 PIN층(112)에 중첩하는 분기영역을 포함한 'ㄴ' 형태로 이루어질 수 있다.

그리고, 도 18의 도시와 같이, 게이트 콘택홀(GH6)은 버퍼막(102), 소스드레인절연막(105) 및 층간절연막(104)을 관통한다.

이와 같이, 본 발명의 제 6 실시예에 따르면, 제 2 게이트전극(GE26)이 버퍼막(102), 소스드레인절연막(105) 및 층간절연막(104)을 관통하는 게이트 콘택홀(GH6)을 통해 제 1 소자전극(111)과 직접 연결된다. 여기서, 제 2 게이트전극(GE26) 및 게이트 콘택홀(GH6)은 PIN층(112)과 중첩된다. 즉, 제 2 게이트전극(GE26) 및 게이트 콘택홀(GH6)은 PIN층(112) 아래에 배치되므로, 제 2 게이트전극(GE26) 및 게이트 콘택홀(GH6)의 배치로 인해 광감지소자(PD)에 할당되는 영역이 감소되는 것이 방지될 수 있다. 이로써, 제 2 게이트전극(GE26) 및 게이트 콘택홀(GH6)에 의한 필 팩터 저하를 방지할 수 있는 장점이 있다.

더불어, 게이트 콘택홀(GH6)은 제 2 게이트전극(GE26)과 제 1 소자전극(111) 사이에 다른 도전패턴이 없는 영역, 즉 제 2 게이트전극(GE26)과 제 1 소자전극(111)만이 중첩하는 영역에 배치된다. 이에 따라, 게이트 콘택홀(GH6)은 소스드레인절연막(105)을 관통하는 제 1 및 제 2 액티브 콘택홀(AH1, AH2)의 형성 공정 및 층간절연막(104)을 관통하는 화소 콘택홀(PH)의 형성 공정과 함께 실시될 수 있다.

달리 설명하면, 게이트 콘택홀(GH6)의 형성 공정은 제 1 및 제 2 액티브 콘택홀(AH1, AH2)의 형성 공정과 함께 버퍼막(102) 및 소스드레인절연막(105)을 패터닝하는 1차 공정과, 화소 콘택홀(PH)의 형성 공정과 함께 층간절연막(104)을 패터닝하는 2차 공정으로 실시될 수 있다. 따라서, 게이트 콘택홀(GH6)의 형성을 위한 마스크 공정의 증가가 방지될 수 있는 장점이 있다.

이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술 사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.

10: 엑스레이 영상 시스템 20: 객체
11: 디지털 엑스레이 검출장치 12: 광원장치
100, 100': 어레이 패널 RD: 리드아웃구동부
GD: 게이트구동부 BD: 바이어스구동부
TC: 타이밍 컨트롤러
DL: 데이터라인 GL: 게이트라인
BL: 바이어스라인 P: 화소영역
PD: 광감지소자 ST: 스위칭 박막트랜지스터
NX: X노드
100A, 100B, 100C, 100D, 100E, 100F: 어레이 패널
ACT: 액티브층 GE1: 제 1 게이트전극
GE21, GE22, GE23, GE24, GE25, GE26: 제 2 게이트전극
TE1, TE2: 제 1 및 제 2 트랜지스터전극
PH: 화소 콘택홀 BH: 바이어스 콘택홀
101: 기판 102: 버퍼막
103: 게이트절연층 104: 층간절연막
111: 제 1 소자전극 112: PIN층
113: 제 2 소자전극 121: 제 1 보호막
122: 제 2 보호막 123: 평탄화막
130: 신틸레이터
GH2, GH3, GH5, GH6: 게이트 콘택홀
124: 부가 평탄화막 105: 소스드레인절연막
AH1, AH2: 제 1 및 제 2 액티브 콘택홀

Claims

소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서,
상기 각 화소영역에 대응하고 게이트라인에 연결되는 제 1 게이트전극;
상기 제 1 게이트전극 및 상기 게이트라인을 덮는 게이트절연막 상에 배치되고, 상기 제 1 게이트전극과 중첩되는 채널영역을 포함하는 액티브층;
상기 게이트절연막 상에 배치되고, 상기 액티브층 중 상기 채널영역의 양측에 배치된 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극;
상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극과 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극;
상기 각 화소영역에 대응하고, 상기 제 1 트랜지스터전극과 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 차례로 배치되는 제 1 소자전극, PIN층 및 제 2 소자전극을 포함하는 광감지소자;
상기 제2 소자전극을 덮는 제1 보호막;
상기 제1 보호막을 덮는 평탄화막; 및
상기 평탄화막 상에 배치되고 상기 제 2 소자전극의 적어도 일부와 중첩하고, 상기 제 1 보호막과 상기 평탄화막을 관통하는 바이어스 콘택홀을 통해 상기 제 2 소자전극과 연결되는 바이어스라인을 포함하되,
상기 제 2 게이트전극은 상기 평탄화막을 관통하는 게이트 콘택홀을 통해 상기 바이어스라인과 연결되고, 상기 액티브층의 채널영역과 상기 게이트 콘택홀를 잇는 형태의 아일랜드 패턴으로 이루어지며,
상기 게이트 콘택홀은 상기 게이트라인과 상기 바이어스라인이 중첩하는 영역에 배치되는 디지털 엑스레이 검출장치용 어레이 패널.
제 1 항에 있어서,
상기 제 1 트랜지스터전극은 데이터라인에 연결되며,
상기 제 2 트랜지스터전극은 상기 층간절연막을 관통하는 화소 콘택홀을 통해 상기 광감지소자의 상기 제 1 소자전극에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
제 1 항에 있어서,
상기 제 2 게이트전극의 일부는 상기 제1 게이트전극과 상, 하 방향으로 중첩하여 상기 제 2 소자전극을 덮는 제 1 보호막 상에 배치되며, 상기 제2 게이트전극의 일부로부터 상기 게이트라인 방향을 따라 연장된 상기 제2 게이트전극의 다른 일부는 상기 바이어스라인에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
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소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서,
상기 각 화소영역에 대응하고 게이트라인에 연결되는 제 1 게이트전극;
상기 제 1 게이트전극 및 상기 게이트라인을 덮는 게이트절연막 상에 배치되고, 상기 제 1 게이트전극과 중첩되는 채널영역을 포함하는 액티브층;
상기 게이트절연막 상에 배치되고, 상기 액티브층 중 상기 채널영역의 양측에 배치된 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극;
상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극과 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극; 및
상기 각 화소영역에 대응하고, 상기 제 1 트랜지스터전극과 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 차례로 배치되는 제 1 소자전극, PIN층 및 제 2 소자전극을 포함하는 광감지소자를 포함하되,
상기 제 2 게이트전극은 상기 제 1 소자전극과 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
제 6 항에 있어서,
상기 제 2 게이트전극은 상기 층간절연막 상에 배치되고, 상기 제 1 소자전극 중 상기 액티브층 측으로 분기되고 상기 액티브층의 채널영역과 중첩되는 일부로 이루어지는 디지털 엑스레이 검출장치용 어레이 패널.
소정의 검출영역에 정의된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서,
상기 각 화소영역에 대응하는 액티브층;
상기 액티브층의 적어도 일부를 덮는 게이트절연층 상에 배치되고 상기 액티브층의 채널영역과 중첩되며 게이트라인에 연결되는 제 1 게이트전극;
상기 액티브층, 상기 게이트라인 및 상기 제 1 게이트전극을 덮는 소스드레인절연막 상에 배치되고 상기 소스드레인절연막을 관통하는 제 1 액티브 콘택홀과 제 2 액티브 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 양측에 배치되는 제 1 영역과 제 2 영역에 연결되는 제 1 트랜지스터전극과 제 2 트랜지스터전극;
상기 액티브층의 상기 채널영역 및 상기 제 1 게이트전극의 적어도 일부와 중첩하고, 상기 액티브층을 사이에 둔 상태에서 상기 제 1 게이트전극과 대향하며, 상기 제 1 게이트전극 및 상기 액티브층 각각과 다른 층에 배치되는 제 2 게이트전극; 및
상기 제 1 트랜지스터전극 및 상기 제 2 트랜지스터전극을 덮는 층간절연막 상에 배치되고, 상기 각 화소영역에 대응하는 광감지소자를 포함하는 디지털 엑스레이 검출장치용 어레이 패널.
제 8 항에 있어서,
상기 광감지소자는 상기 층간절연막 상에 배치되는 제 1 소자전극과, 상기 제 1 소자전극 상에 배치되는 PIN층과, 상기 PIN층 상에 배치되는 제 2 소자전극을 포함하고,
상기 제 1 트랜지스터전극은 데이터라인에 연결되며,
상기 제 2 트랜지스터전극은 상기 층간절연막을 관통하는 화소 콘택홀을 통해 상기 광감지소자의 상기 제 1 소자전극에 연결되고,
상기 광감지소자의 상기 제 2 소자전극은 바이어스라인에 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
제 9 항에 있어서,
기판 상에 배치되고, 상기 복수의 화소영역 중 수평방향으로 배열된 화소영역들로 이루어진 각 수평라인에 대응하며, 상기 게이트라인과 중첩하는 보조게이트라인; 및
상기 각 수평라인의 보조게이트라인과 연결되는 수직게이트라인을 더 포함하고,
상기 제 2 게이트전극은 상기 보조게이트라인 중 상기 액티브층의 채널영역과 중첩되는 일부로 이루어지며,
상기 액티브층은 상기 보조게이트라인, 상기 제 2 게이트전극 및 상기 수직게이트라인을 덮는 버퍼막 상에 배치되는 디지털 엑스레이 검출장치용 어레이 패널.
제 10 항에 있어서,
상기 수직게이트라인은 게이트 콘택홀을 통해 상기 바이어스라인에 연결되며,
상기 게이트 콘택홀은 상기 검출영역의 외곽인 비검출영역에 배치되는 디지털 엑스레이 검출장치용 어레이 패널.
제 9 항에 있어서,
상기 제 2 게이트전극은 기판 상에 배치되고,
상기 액티브층은 상기 제 2 게이트전극을 덮는 버퍼막 상에 배치되는 디지털 엑스레이 검출장치용 어레이 패널.
제 12 항에 있어서,
상기 제 2 게이트전극은 상기 버퍼막을 관통하는 게이트 콘택홀을 통해 상기 액티브층의 제 2 영역과 연결되고, 상기 액티브층의 제 2 영역 및 상기 제 2 트랜지스터전극을 통해 상기 제 1 소자전극과 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
제 13 항에 있어서,
상기 게이트 콘택홀은 상기 제 2 액티브 콘택홀의 적어도 일부와 중첩하고, 상기 화소 콘택홀의 적어도 일부와 중첩하는 디지털 엑스레이 검출장치용 어레이 패널.
제 12 항에 있어서,
상기 제 2 게이트전극은 상기 버퍼막, 상기 층간절연막 및 상기 소스드레인절연막을 관통하는 게이트 콘택홀을 통해 상기 제 1 소자전극과 연결되는 디지털 엑스레이 검출장치용 어레이 패널.
제 15 항에 있어서,
상기 게이트 콘택홀은 상기 PIN층과 중첩하고,
상기 제 2 게이트전극은 상기 액티브층의 채널영역과 상기 게이트 콘택홀를 잇는 형태로 이루어지는 디지털 엑스레이 검출장치용 어레이 패널.
제 1 항, 제2항, 제3항, 제6항 내지 제 16 항 중 어느 한 항에 따른 어레이 패널을 포함하는 디지털 엑스레이 검출장치.