JPH0774372A - 薄膜ダイオードおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 基板上に設ける第１の電極層４１２と、第１
の電極層上に設ける低不純物濃度の非単結晶半導体層か
らなる半導体層５４２と、半導体層上に設ける第２の電
極層４６２とを備え、第１の電極層と半導体層とはオー
ミック接触し第２の電極層と半導体層とはショットキー
接触、あるいは第１の電極層と半導体層とはショットキ
ー接触し第２の電極層と半導体層とはオーミック接触す
ることを特徴とする薄膜ダイオードおよびその製造方
法。 【効果】 本発明は層間絶縁膜を必要とせず、少ないパ
タン数、層数で電極間リークの少ない良好な特性を持つ
薄膜ダイオードを実現し得る。さらに自己整合を用いる
ことにより素子面積と、素子容量とを大幅に低減するこ
とができ、液晶などを用いた表示パネル用のスイッチン
グ素子、あるいは非線形素子として極めて適した薄膜ダ
イオードを提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示パネルなどの駆
動に用いる薄膜ダイオードの構造と、この構造を形成す
るための製造方法とに関する。

【０００２】

【従来の技術】液晶表示パネルは広く用いられ、この液
晶表示パネルの駆動には、最近は薄膜アクティブ素子に
よるアクティブ・マトリクスが高密度表示装置として有
望視されている。

【０００３】このアクティブ素子としては、薄膜トラン
ジスタ（ＴＦＴ）や薄膜ダイオードがあり、とくに非晶
質シリコン（ａ−Ｓｉ）を用いた薄膜ダイオードを並列
逆接続（ダイオード・リング接続）して非線形抵抗とし
て使う手段は、前出願（特願昭５７−１６７９４５号）
で示したように、製造の容易さや、表示品質や、拡張性
などからきわめて有望である。

【０００４】このような用途に使われる薄膜ダイオード
に要求される条件は幾つかあるが、なかでも製造の簡易
さ、および素子容量の低さがとくに重要である。

【０００５】図１はダイオード・リング接続による非線
形抵抗の公知の等価回路を示す回路図である。

【０００６】この図１に示すようなダイオードを並列逆
接続するような回路を薄膜ダイオードで実現するには、
前出願（特願昭５７−１６７９４５号）で述べたよう
に、図２（ａ）、図２（ｂ）に示す構造を用いるとよ
い。

【０００７】図２（ａ）は従来技術による薄膜ダイオー
ド・リングを示す平面図であり、図２（ｂ）は図２
（ａ）のＡ−Ａ′−Ａ″線における断面を示す断面図で
ある。

【０００８】パタン１は下層の第１の電極層６を示し、
パタン２は上層の第２の電極層８を示し、破線のパタン
３はダイオード主部となる半導体層９を示し、パタン４
は第１の電極層６と第２の電極層８とを絶縁する層間絶
縁膜７に形成するコンタクトホールを、それぞれ示す。

【０００９】そして第１の電極層６と半導体層９と層間
絶縁膜７と第２の電極層８とからなる非線形素子１０を
基板５上に形成している。このように非線形素子１０を
形成するためには、独立した４層のパタンが必要であ
る。

【００１０】

【発明が解決しようとする課題】ここで液晶表示パネル
の製造コストを考える。能動素子を用いるアクティブ・
マトリクスと、このアクティブ・マトリクス用いないパ
ッシブ・マトリクスとでは、表示品質と多分割性で前者
が優れ、製造コストで後者が優れている。

【００１１】しかし近年パッシブ・マトリクスの表示品
質の改善も目覚しく、ポータブルテレビにまで応用され
始めているのに対し、アクティブ・マトリクスは、主に
製造コストが高すぎることにより一部の分野にしか実用
化されていない。

【００１２】非線形抵抗型のアクティブ・マトリクスは
ＴＦＴ型に比べコスト面で優れてはいるが、図２の構造
ではまだまだパッシブ・マトリクスには太刀打ちできな
い。

【００１３】図２に示す非線形素子１０を製造する場合
の困難さは、パタン１からパタン４までの４つのパタン
を、それぞれの位置に正確に合わせてパターニングする
工程にある。

【００１４】このパタン合わせが正確でないと、素子特
性のばらつきとなって表示品質を低下させる。

【００１５】したがって、パタンの数を減らし、しかも
相互の合わせ精度を問わないような構造と、この構造を
形成するための製造方法の薄膜ダイオードが望まれる。

【００１６】本発明は従来の欠点を解決し、低容量でし
かも製造の容易な薄膜ダイオードおよびその製造方法を
提案することを目的とするものである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に本発明の薄膜ダイオードおよびその製造方法は、下記
記載の手段を採用する。

【００１８】本発明の薄膜ダイオードは、基板上に設け
る第１の電極層と、第１の電極層上に設ける低不純物濃
度の非単結晶半導体層からなる半導体層と、半導体層上
に設ける第２の電極層とを備え、第１の電極層と半導体
層とはオーミック接触し第２の電極層と半導体層とはシ
ョットキー接触、あるいは第１の電極層と半導体層とは
ショットキー接触し第２の電極層と半導体層とはオーミ
ック接触することを特徴とする。

【００１９】本発明の薄膜ダイオードの製造方法は、基
板の上の全面に第１の電極層を形成し、第１のパタンで
第１の電極層をパターニングする工程と、全面に低不純
物濃度の非単結晶半導体層からなる半導体層を形成し、
第２のパタンで半導体層をパターニングする工程と、全
面に第２の電極層を形成し、第３のパタンで第２の電極
層をパターニングする工程とを有することを特徴とする

【００２０】

【作用】本発明においては、３つのフォトマスクでパタ
ン形成が可能であり、第２の電極層と半導体層との引き
出し部では、高抵抗の非単結晶半導体層と第２の電極層
とが接触するので、ショートの問題を回避することがで
きる。

【００２１】

【実施例】以下図面に基づき本発明の薄膜ダイオードの
構造と、この構造を形成するための製造方法とを詳細に
説明する。

【００２２】図３（ａ）は本発明の第１の実施例におけ
る薄膜ダイオード・リングを示す平面図であり、図３
（ｂ）は図３（ａ）のＡ−Ａ′線における断面を示す断
面図である。

【００２３】図３に示すように、第１の電極層１４、２
０上に半導体層１５を設け、この半導体層１５上に第２
の電極層１６を設ける。

【００２４】そして第１の電極層１４と半導体層１５と
第２の電極層１６とを設けた領域が薄膜ダイオード２
３、２６となる。なお２４、２５で示す領域はコンタク
ト領域である。

【００２５】本発明の第１の実施例では、その製造工程
においては３つのマスクパタンしか用いていない。

【００２６】すなわち第１の電極層１４、２０をパタン
形成するときに用いる第１のパタン１１と、半導体層１
５をパタン形成するときに用いる第２のパタン１３と、
第２の電極層１６をパタン形成するときに用いる第３の
パタン１２との３つである。

【００２７】本発明の第１の実施例の特徴は、第２のパ
タン１３、すなわち薄膜ダイオード２３、２６は、第１
のパタン１１と第３のパタン１２との重なり部分よりも
大きいことにある。

【００２８】このような３つのパタンを用い、基板上の
第１の電極層１４、２０と、半導体層１５と、第２の電
極層１６とを順次パタン形成して形成する薄膜ダイオー
ドは図３（ｂ）の断面図に示すように、第２の電極層１
６を薄膜ダイオード上から引き出す引き出し部２７の領
域において、パタンの幅が第１の電極層１４、２０、半
導体層１５、第２の電極層１６の順に矢印１７、１８、
１９に示した寸法であり、矢印１９が一番大きく矢印１
７が一番小さくなっている。

【００２９】この構造では電極引き出し部２７では、第
１の電極層１４と第２の電極層１６とは半導体層１５に
よって分離されており、従来技術を示す図２における層
間絶縁膜７が不要になっている。

【００３０】以上の説明のように、本発明の第１の実施
例は、従来技術を示す図２と比較して、パタン数および
層数が低減化され、製造工程が大幅に簡略化されてい
る。

【００３１】さらに本発明の第１の実施例では、第１の
電極層１４と第２の電極層１６との重さなりは、それぞ
れのパタンの交点のみであり、層間絶縁膜７を用いた図
２と比べると、同一パタンルール使用時で面積が約１／
６に縮小化されている。その結果、薄膜ダイオード素子
の容量は大幅に低減されている。

【００３２】図４（ａ）、図４（ｂ）は本発明の第２の
実施例における薄膜ダイオードを示し、図４（ａ）は平
面図、図４（ｂ）は製造工程を説明するための図４
（ａ）のＡ−Ａ′線における断面、Ｂ−Ｂ′線における
断面を示す断面図である。

【００３３】なお、図４（ｂ）は一番上が最初の工程、
一番下が最後の工程であり、下に行くにつれ順次つぎの
工程を示している。さらにそれぞれの工程において左側
の図は図４（ａ）のＡ−Ａ′断面を示し、右側の図は図
４（ａ）のＢ−Ｂ′断面を示している。

【００３４】図４に示す第１のパタン１１と第２のパタ
ン１３と第３のパタン１２とは、図３と同一である。

【００３５】この第２の実施例と第１の実施例の相違
は、半導体層３３が斜線交差部２８、２９にのみ残され
ている点である。

【００３６】製造工程を説明する。まず基板５の上に第
１の電極層３０、３１、３２を第１のパタン１１でパタ
ーニングする。続いて半導体層３３、３４を第２のパタ
ン１３でパターニングする。さらに第２の電極層３５、
３６を第３のパタン１２で形成することにより、図３に
示すような薄膜ダイオード２３、２６が完成する。

【００３７】本発明の第２の実施例では、さらに第２の
電極層３５、３６をマスクとして半導体層３３、３４を
もう一度パターニングする。

【００３８】以上の工程により斜線交差部２８、２９に
示すように、第２のパタン１３と第３のパタン１２との
重なり部に半導体層を形成することができる。

【００３９】本発明の第２の実施例は、第１の実施例と
同じ効果を有し、さらに別の効果としては第１の実施例
と比較して半導体層の面積がより縮小化され、薄膜ダイ
オードの低容量化を実現している。

【００４０】この半導体層の小面積化は、自己整合技術
を用いているため、製造工程はエッチング工程が増える
のみで、被膜形成工程と、感光性樹脂の形成とフォトマ
スクを用いた露光処理と現像処理のフォトリソ工程とは
必要でない。

【００４１】以上説明した第１の実施例と第２の実施例
における第１の電極層と第２の電極層は、Ａｌ、Ｃｒ、
Ｍｏ、Ａｕなどの金属材料や、あるいはドープされたＳ
ｉ、Ｇｅなどの半導体材料や、Ｉｎ₂ Ｏ₃ 、ＳｎＯ₂ な
どの透明電極材料や、あるいは以上記載の材料の複合層
が適用可能である。

【００４２】半導体層は非晶質Ｓｉ、ＳｉＮｘ、ＳｉＣ
ｘ、ＳｉＧｅｘ、ＳｉＳｎｘなどが適用可能であり、そ
して半導体層の構造は下からＰＩＮ型、ＮＩＰ型、ＮＩ
型、ＰＩ型、ＩＮ型、ＩＰ型、Ｉ型などが適用可能であ
る。

【００４３】図５はＮＩＰ型の非晶質Ｓｉを半導体層と
した本発明の第３の実施例を示す断面図である。

【００４４】Ｉｎ₂ Ｏ₃ からなる第１の電極層４１上に
第１の導電型（ＮまたはＰ）不純物をドープした非晶質
Ｓｉ層４２と、ノンドープの非晶質Ｓｉ層４３と、第２
の導電型（ＰまたはＮ）不純物ドープした非晶質Ｓｉ層
４４を設ける。

【００４５】そして第１の導電型の不純物をドープした
非晶質Ｓｉ層４２と、ノンドープの非晶質Ｓｉ層４３
と、第２の導電型の不純物ドープした非晶質Ｓｉ層４４
とにより、半導体層４５を構成する。

【００４６】この３層構造からなる半導体層４５は、同
時にパタン形成されている。さらに半導体層４５上に第
２の電極層４６を設ける。この第２の電極層４６はＡ
ｌ、またはＣｒで構成する。

【００４７】本発明に第３の実施例は、第１の導電型の
不純物ドープした非晶質Ｓｉ層４２を通じて第１の電極
層４１と第２の電極層４６とがショートしないような工
夫が必要である。

【００４８】これは、非晶質Ｓｉのエッチング速度がＩ
Ｐ型に比べてＮ型が格段に速い性質を用いて、半導体層
４５のパターニング工程で、Ｎ型の不純物をドープした
非晶質Ｓｉ層４２をアンダーエッチングすることによ
り、空隙４７、４８を設け、ショートの発生を防止して
いる。

【００４９】さらに引き出し部の長さＬと幅Ｗ（図示せ
ず）の比Ｗ／Ｌを充分小さくし、第１の導電型不純物ド
ープした非晶質Ｓｉ層４２の厚さｄ₁ （図示せず）を薄
くすることにより、実効的にショート発生を回避するこ
とができる。

【００５０】たとえばＮ型の非晶質Ｓｉ層４２の導電率
ρ₁ を１０^-4（Ωｃｍ）^-1とし、表示要素の保持容量Ｃ
ｓを１ＰＦとし、保持時間を１０ｍｓｅｃとすると、ｄ
₁ ＝約１０ｎｍ、Ｗ／Ｌ＝約１〜５とすればよい。

【００５１】図６は本発明の第４の実施例を示す断面図
である。金属材料あるいは透明電極層材料からなる下層
電極層４９と、非単結晶シリコン材料からなり第１の導
電型（ＮまたはＰ）の不純物ドープにより低抵抗化され
た不純物ドープ層５０とで第１の電極層５４を構成す
る。このように第１の電極層５４は複合層である。

【００５２】第１の電極層５４上にノンドープＳｉ層５
１と、第２の導電型（ＰまたはＮ）不純物をドープした
ドープＳｉ層５２とを設ける。薄膜ダイオード主部とな
る半導体層５３はノンドープＳｉ層５１と、ドープＳｉ
層５２との２層よりなる。

【００５３】さらにこの半導体層５３上に第２の電極層
４６を設ける。

【００５４】薄膜ダイオードは、第１の電極層５４を構
成するたとえばＮ型のドープＳｉ層５０と、半導体層５
３を構成するノンドープ層５１（Ｉ型層）と、Ｐ型の不
純物ドープをしたドープＳｉ層５２との３層（ＰＩＮ
型）により形成されている。

【００５５】本発明の第５の実施例の特徴は、第１の電
極層５４として金属あるいは透明電極からなる下層電極
層４９と、半導体材料からなる不純物ドープ層５０との
２層構造を用いている点である。

【００５６】このことによりＮＩＰ型構造を実現しなが
らも第１の電極層５４と第２の電極層４６間は高抵抗な
ノンドープＳｉ層５１により絶縁され、ショートの問題
は回避できる。

【００５７】図７は本発明の第５の実施例を示す断面図
である。第１の電極層４１１はたとえばＭｏであり、半
導体層５３１はノンドープＳｉ層５１１とＮ型Ｓｉ層５
２１とで構成し、第２の電極層４６１はＮ型Ｓｉ層５２
１とオーミック接触を有するＡｌ、Ｃｒなどである。

【００５８】本発明の第５の実施例の特徴は、薄膜ダイ
オードが第１の電極層４１１と半導体層５３１との間の
ショットキー障壁により形成されている点である。

【００５９】本発明の第５の実施例でも第１の電極層４
１１と第２の電極層４６１とは、引き出し部において高
抵抗ノンドープＳｉ層５１１で分離されている。このた
めショートの問題を生じることなしに、良好な特性の薄
膜ダイオードが得られる。

【００６０】図８は本発明の第６の実施例における薄膜
ダイオードを示す断面図である。第１の電極層４１２は
たとえばＭｇで構成し、半導体層５４２はノンドープＳ
ｉで構成し、第２の電極層４６２はたとえばＭｏで構成
する。

【００６１】本発明の第６の実施例の特徴は、第１の電
極層４１２と半導体層５４２とがオーミック接触をして
おり、第２の電極層４６２と半導体層５４２とがショッ
トキー接触している点である。

【００６２】本発明の第６の実施例もショートの問題が
解決されており、しかも構成も簡単である。さらに第６
の実施例ではショットキー障壁が最後の工程で形成され
るため、他の膜形成工程などの加熱工程がなく、良好な
障壁が得られる。

【００６３】図８と逆に第１の電極層４１２と半導体層
５４２の間をショットキー接触、半導体層５４２と第２
の電極層４６２の間をオーミック接触としても、ショー
トの問題は回避することができる。

【００６４】図９は本発明の第７の実施例における薄膜
ダイオードを示す断面図である。第１電極層４１３上に
設ける半導体層５４３と第２の電極層４６３の間にバッ
ファ層５５３を有する。

【００６５】たとえば第２の電極４６３がＡｌ、半導体
層５４３が非晶質Ｓｉの場合、バッファ層５５３として
Ｃｒを１００ｎｍ程度の膜厚で用いることは、後工程に
おける相互拡散を防止する上で有効である。

【００６６】本発明の第７の実施例ではバッファ層５５
３は、半導体層５４３と同じパタンでパターニングする
ことにより、バッファ層５５３形成のための膜形成工程
を増すのみで、工程を余り変えずに実現している。

【００６７】本発明の第７の実施例のようにくバッファ
層などの付加的な構造を加えても、本発明は有効であ
る。

【００６８】さらに、図５〜図９以外の構造も、図３、
図４で示した第１、第２の実施例で明らかにした構造を
有するものは本発明に含まれる。

【００６９】

【発明の効果】以上の説明で明らかなように、本発明は
層間絶縁膜を必要とせず、少ないパタン数、層数で電極
間リークの少ない良好な特性をもつ薄膜ダイオードを実
現することができる。さらに自己整合技術を用いること
により素子面積と、素子容量とを大幅に低減することが
でき、液晶などを用いた表示パネル用のスイッチング素
子、あるいは非線形素子として極めて適した薄膜ダイオ
ードを提供することができる。

【図面の簡単な説明】

【図１】ダイオード・リング接続による非線形素子の等
価回路を示す回路図である。

【図２】従来技術によるリング接続した薄膜ダイオード
を示す図面である。

【図３】本発明の実施例における薄膜ダイオードを示す
図面である。

【図４】本発明の実施例における薄膜ダイオードを示す
図面である。

【図５】本発明の実施例における薄膜ダイオードを示す
断面図である。

【図６】本発明の実施例における薄膜ダイオードを示す
断面図である。

【図７】本発明の実施例における薄膜ダイオードを示す
断面図である。

【図８】本発明の実施例における薄膜ダイオードを示す
断面図である。

【図９】本発明の実施例における薄膜ダイオードを示す
断面図である。

【符号の説明】

４１２ 第１の電極層 ４６２ 第２の電極層 ５４２ 半導体層

フロントページの続き (72)発明者 山本 悦夫 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内 (72)発明者 反町 和昭 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内 (72)発明者 田辺 浩 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基板上に設ける第１の電極層と、第１の
   電極層上に設ける低不純物濃度の非単結晶半導体層から
   なる半導体層と、半導体層上に設ける第２の電極層とを
   備え、第１の電極層と半導体層とはオーミック接触し第
   ２の電極層と半導体層とはショットキー接触、あるいは
   第１の電極層と半導体層とはショットキー接触し第２の
   電極層と半導体層とはオーミック接触することを特徴と
   する薄膜ダイオード。
2. 【請求項２】 基板上の全面に第１の電極層を形成し、
   第１のパタンで第１の電極層をパターニングする工程
   と、全面に低不純物濃度の非単結晶半導体層からなる半
   導体層を形成し、第２のパタンで半導体層をパターニン
   グする工程と、全面に第２の電極層を形成し、第３のパ
   タンで第２の電極層をパターニングする工程とを有する
   ことを特徴とする薄膜ダイオードの製造方法。