JP3412171B2 - 薄膜スイッチング素子 - Google Patents
薄膜スイッチング素子Info
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- JP3412171B2 JP3412171B2 JP27988392A JP27988392A JP3412171B2 JP 3412171 B2 JP3412171 B2 JP 3412171B2 JP 27988392 A JP27988392 A JP 27988392A JP 27988392 A JP27988392 A JP 27988392A JP 3412171 B2 JP3412171 B2 JP 3412171B2
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Description
【０００１】
【産業上の利用分野】本発明はＬＣＤ等の表示デバイス
のアクティブマトリクス駆動に使用できる薄膜スイッチ
ング素子に関する。
のアクティブマトリクス駆動に使用できる薄膜スイッチ
ング素子に関する。
【０００２】
【従来の技術】液晶ディスプレイ等の表示デバイスにお
いて、高精細度な画面を得るためには走査線数を増やし
た高密度なマトリクス構成が必要である。このようなマ
トリクスを有効に駆動させるため、各画素にスイッチン
グ素子を取り付けたアクティブマトリクス駆動方式が注
目されている。
いて、高精細度な画面を得るためには走査線数を増やし
た高密度なマトリクス構成が必要である。このようなマ
トリクスを有効に駆動させるため、各画素にスイッチン
グ素子を取り付けたアクティブマトリクス駆動方式が注
目されている。
【０００３】このアクティブマトリクス駆動に使用され
るスイッチング素子として、通常、薄膜トランジスタ
（ＴＦＴ）を代表とした３端子型素子と、半導体ダイオ
ードを代表とした２端子型素子が一般的である。２端子
型素子は３端子型素子に比べて構造が簡単で、製造しや
すいため、大画面用、そして低コスト化を実現するスイ
ッチング素子として注目されており、特にＰをドープし
たＮ型シリコン層、ノンドープのＩ型シリコン層、Ｐを
ドープしたＮ型シリコン層を順次積層したＮＩＮ素子は
非線形抵抗性に優れたスイッチング素子である(W.DEN B
OER et al.:Mat.Res.Soc.Proc.Vol.49 p.385)。
るスイッチング素子として、通常、薄膜トランジスタ
（ＴＦＴ）を代表とした３端子型素子と、半導体ダイオ
ードを代表とした２端子型素子が一般的である。２端子
型素子は３端子型素子に比べて構造が簡単で、製造しや
すいため、大画面用、そして低コスト化を実現するスイ
ッチング素子として注目されており、特にＰをドープし
たＮ型シリコン層、ノンドープのＩ型シリコン層、Ｐを
ドープしたＮ型シリコン層を順次積層したＮＩＮ素子は
非線形抵抗性に優れたスイッチング素子である(W.DEN B
OER et al.:Mat.Res.Soc.Proc.Vol.49 p.385)。
【０００４】図５は従来のＮＩＮ素子を液晶ディスプレ
イのスイッチング素子に適用した場合の断面構成の一例
を示す。ガラスより成る絶縁性基板51上に下部電極層5
2、n+a-Si:Hより成るＮ型の第一半導体層53、ノンドー
プのa-Si:Hより成るＩ型の第二半導体層54、n+a-Si:Hよ
り成るＮ型の第三半導体層55を順次積層したのち、SiO2
より成る保護絶縁層56を積層する。電極引出し窓57が形
成された保護絶縁層56に上部電極層58を積層してスイッ
チング素子を構成し、これをＩＴＯより成る透明画素電
極層59に接続させる。このような構成によって作製した
ＮＩＮ素子は図６にそのＶ−Ｉ特性を示すが５Ｖ程度の
閾値電圧を示すスイッチング素子として機能する。
イのスイッチング素子に適用した場合の断面構成の一例
を示す。ガラスより成る絶縁性基板51上に下部電極層5
2、n+a-Si:Hより成るＮ型の第一半導体層53、ノンドー
プのa-Si:Hより成るＩ型の第二半導体層54、n+a-Si:Hよ
り成るＮ型の第三半導体層55を順次積層したのち、SiO2
より成る保護絶縁層56を積層する。電極引出し窓57が形
成された保護絶縁層56に上部電極層58を積層してスイッ
チング素子を構成し、これをＩＴＯより成る透明画素電
極層59に接続させる。このような構成によって作製した
ＮＩＮ素子は図６にそのＶ−Ｉ特性を示すが５Ｖ程度の
閾値電圧を示すスイッチング素子として機能する。
【０００５】ところが第一半導体層53と第二半導体層54
との間で形成される界面と、第二半導体層54と第三半導
体層55との間で構成される界面とがプロセスにおける誤
差で全く同一にすることは困難であり、正電圧と負電圧
印加時で完全対称なＶ−Ｉ特性が得られない。そのた
め、ＤＣバイアスが液晶層に印加される結果となり、フ
リッカ発生の問題を引き起こす。
との間で形成される界面と、第二半導体層54と第三半導
体層55との間で構成される界面とがプロセスにおける誤
差で全く同一にすることは困難であり、正電圧と負電圧
印加時で完全対称なＶ−Ｉ特性が得られない。そのた
め、ＤＣバイアスが液晶層に印加される結果となり、フ
リッカ発生の問題を引き起こす。
【０００６】そこで特開平０２−１５４２３０号公報に
記載されているような改良型のＮＩＮ素子の構成が提案
されている。その断面構成を図７に示す。絶縁性基板71
上に間隙部74を有して第一電極層72と第二電極層73が対
向して形成され、第一電極層72と第二電極層73の上にＮ
型シリコンより成る第一半導体層75、76が個々に積層さ
れ、さらに個々に形成された第一半導体層群75、76と間
隙部74を覆う形でノンドープのＩ型シリコンから成る第
二半導体層77、第二半導体層77との接触界面においてオ
ーミック接触性を有する導電体層78を順次積層して素子
を構成するものである。
記載されているような改良型のＮＩＮ素子の構成が提案
されている。その断面構成を図７に示す。絶縁性基板71
上に間隙部74を有して第一電極層72と第二電極層73が対
向して形成され、第一電極層72と第二電極層73の上にＮ
型シリコンより成る第一半導体層75、76が個々に積層さ
れ、さらに個々に形成された第一半導体層群75、76と間
隙部74を覆う形でノンドープのＩ型シリコンから成る第
二半導体層77、第二半導体層77との接触界面においてオ
ーミック接触性を有する導電体層78を順次積層して素子
を構成するものである。
【０００７】第一電極層72は走査信号あるいはデータ信
号を印加するラインを兼ねるようにし、第二電極層73は
ＩＴＯより成る透明画素電極層79に接続させる。第一電
極層72と第二電極層73の間には導電体層78を介してＮＩ
Ｎの素子形態が構成され、５Ｖ程度の閾値電圧を示す。
個々に形成された第一半導体層75、76と第二半導体層77
との間で形成される界面は同一の薄膜層群に基づくため
同じであり、両極性電圧に対して対称なＶ−Ｉ特性を提
供することができる。
号を印加するラインを兼ねるようにし、第二電極層73は
ＩＴＯより成る透明画素電極層79に接続させる。第一電
極層72と第二電極層73の間には導電体層78を介してＮＩ
Ｎの素子形態が構成され、５Ｖ程度の閾値電圧を示す。
個々に形成された第一半導体層75、76と第二半導体層77
との間で形成される界面は同一の薄膜層群に基づくため
同じであり、両極性電圧に対して対称なＶ−Ｉ特性を提
供することができる。
【０００８】
【発明が解決しようとする課題】図５に示したＮＩＮ素
子、そして図７に示した改良型のＮＩＮ素子は前述の如
く、閾値電圧が５Ｖ程度の非線形抵抗性を示す薄膜スイ
ッチング素子である。このようなスイッチング素子を液
晶ディスプレイのマトリクス駆動に適用する場合、液晶
層の動作電圧よりも十分高い閾値電圧を素子が有し、そ
のスイッチング機能によりクロストークの解消を実現す
る必要がある。しかし、現状のＮＩＮ素子の閾値電圧は
前述の如く５Ｖ程度とやや低く、高い画質を得るために
はまだ不十分というのが現状である。
子、そして図７に示した改良型のＮＩＮ素子は前述の如
く、閾値電圧が５Ｖ程度の非線形抵抗性を示す薄膜スイ
ッチング素子である。このようなスイッチング素子を液
晶ディスプレイのマトリクス駆動に適用する場合、液晶
層の動作電圧よりも十分高い閾値電圧を素子が有し、そ
のスイッチング機能によりクロストークの解消を実現す
る必要がある。しかし、現状のＮＩＮ素子の閾値電圧は
前述の如く５Ｖ程度とやや低く、高い画質を得るために
はまだ不十分というのが現状である。
【０００９】本発明は、上記従来の問題点に鑑み成され
たものであり、両極性電圧に対して対称なＶ−Ｉ特性を
示しつつ、より高い閾値電圧を有する薄膜スイッチング
素子を提供することを目的とする。
たものであり、両極性電圧に対して対称なＶ−Ｉ特性を
示しつつ、より高い閾値電圧を有する薄膜スイッチング
素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本願発明は、絶縁性基板の上に間隙部を有して第一
電極層と第二電極層を対向して形成し、第一電極層と第
二電極層の上にＮ型シリコンよりなる第一半導体層を個
々に積層し、さらに第一電極層上の第一半導体層と間隙
部と第二電極層上の第一半導体層を覆う形で第二半導体
層とＮ型シリコンよりなる第三半導体層と上部電極層を
順次積層し、第二半導体層はノンドープのＩ型シリコ
ン、ドーピング濃度が10ー5以下のＮ型シリコン、ドーピ
ング濃度が10ー4以下のＰ型シリコンの中から一種を選択
して薄膜スイッチング素子を構成するものである。
に、本願発明は、絶縁性基板の上に間隙部を有して第一
電極層と第二電極層を対向して形成し、第一電極層と第
二電極層の上にＮ型シリコンよりなる第一半導体層を個
々に積層し、さらに第一電極層上の第一半導体層と間隙
部と第二電極層上の第一半導体層を覆う形で第二半導体
層とＮ型シリコンよりなる第三半導体層と上部電極層を
順次積層し、第二半導体層はノンドープのＩ型シリコ
ン、ドーピング濃度が10ー5以下のＮ型シリコン、ドーピ
ング濃度が10ー4以下のＰ型シリコンの中から一種を選択
して薄膜スイッチング素子を構成するものである。
【００１１】あるいは、絶縁性基板の上に間隙部を有し
て第一電極層と第二電極層を対向して形成し、第一電極
層と第二電極層の上にＮ型シリコンよりなる第一半導体
層を個々に積層し、さらに第一電極層上の第一半導体層
と間隙部と第二電極層上の第一半導体層を覆う形で第二
半導体層と上部電極層を順次積層し、第二半導体層はノ
ンドープのＩ型シリコン、ドーピング濃度が10ー5以下の
Ｎ型シリコン、ドーピング濃度が10ー4以下のＰ型シリコ
ンの中から選択された一種より構成し、上部電極層は第
二半導体層との接触界面においてショットキー障壁を形
成する金属材料を選択して薄膜スイッチング素子を構成
するものである。
て第一電極層と第二電極層を対向して形成し、第一電極
層と第二電極層の上にＮ型シリコンよりなる第一半導体
層を個々に積層し、さらに第一電極層上の第一半導体層
と間隙部と第二電極層上の第一半導体層を覆う形で第二
半導体層と上部電極層を順次積層し、第二半導体層はノ
ンドープのＩ型シリコン、ドーピング濃度が10ー5以下の
Ｎ型シリコン、ドーピング濃度が10ー4以下のＰ型シリコ
ンの中から選択された一種より構成し、上部電極層は第
二半導体層との接触界面においてショットキー障壁を形
成する金属材料を選択して薄膜スイッチング素子を構成
するものである。
【００１２】
【作用】本発明の上記の構成によれば、第一電極層と第
二電極層の間に電圧を印加することにより、電子の流れ
は第一電極層と上部電極層とが対向している領域と第二
電極層と上部電極層とが対向している領域に限定され、
この二つの領域が上部電極層によって直列につながれる
形態となる。
二電極層の間に電圧を印加することにより、電子の流れ
は第一電極層と上部電極層とが対向している領域と第二
電極層と上部電極層とが対向している領域に限定され、
この二つの領域が上部電極層によって直列につながれる
形態となる。
【００１３】上記の第一の手段によれば、第一電極層と
上部電極層とが対向している領域ではＮ型シリコンより
成る第一半導体層、ノンドーップのＩ型シリコンより成
る第二半導体層、Ｎ型シリコンより成る第三半導体層が
積層され、ＮＩＮ素子が形成される。また第二電極層と
上部電極層とが対向している領域でも同様にＮＩＮ素子
が形成され、素子全体として上部電極層を介して“ＮＩ
Ｎ−ＮＩＮ”の形態を採ることができ、閾値電圧の向上
が可能となる。
上部電極層とが対向している領域ではＮ型シリコンより
成る第一半導体層、ノンドーップのＩ型シリコンより成
る第二半導体層、Ｎ型シリコンより成る第三半導体層が
積層され、ＮＩＮ素子が形成される。また第二電極層と
上部電極層とが対向している領域でも同様にＮＩＮ素子
が形成され、素子全体として上部電極層を介して“ＮＩ
Ｎ−ＮＩＮ”の形態を採ることができ、閾値電圧の向上
が可能となる。
【００１４】また第二の手段では、第一電極層と上部電
極層とが対向している領域、および第二電極層と上部電
極層とが対向している領域ではＮ型シリコンより成る第
一半導体層、ノンドープのＩ型シリコンより成る第二半
導体層が積層され、各々でＮＩ素子が形成され、その両
者の合体によりＮＩＮ素子が構成される。さらに両領域
の第二半導体層と上部電極層との接触界面ではショット
キー障壁が形成され、素子全体として両極性電圧におい
て対称な非線形抵抗性を有するショットキ−接合素子と
前述のＮＩＮ素子とが合わさった形態を採ることがで
き、閾値電圧の向上が可能となる。
極層とが対向している領域、および第二電極層と上部電
極層とが対向している領域ではＮ型シリコンより成る第
一半導体層、ノンドープのＩ型シリコンより成る第二半
導体層が積層され、各々でＮＩ素子が形成され、その両
者の合体によりＮＩＮ素子が構成される。さらに両領域
の第二半導体層と上部電極層との接触界面ではショット
キー障壁が形成され、素子全体として両極性電圧におい
て対称な非線形抵抗性を有するショットキ−接合素子と
前述のＮＩＮ素子とが合わさった形態を採ることがで
き、閾値電圧の向上が可能となる。
【００１５】また第一の手段、第二の手段とも、各界面
は同一の薄膜層群に基づいて形成されるため同じであ
り、両極性電圧に対して対称なＶ−Ｉ特性を示すことが
できる。
は同一の薄膜層群に基づいて形成されるため同じであ
り、両極性電圧に対して対称なＶ−Ｉ特性を示すことが
できる。
【００１６】
【実施例】以下、本発明の実施例を図面をもとに説明す
る。
る。
【００１７】図１は、第一の手段に基づく実施例を説明
する薄膜スイッチング素子の断面構成図である。ガラス
より成る絶縁性基板１上にスパッタ法によりＣｒ膜を10
0nmの膜厚で形成し、間隙部４を有して第一電極層２と
第二電極層３にパターニング工程により分割する。第一
電極層２は走査信号ラインあるいはデータ信号ラインを
兼ねるものである。第二電極層３にはＩＴＯより成る透
明画素電極層10（膜厚100nm）を接続させる。
する薄膜スイッチング素子の断面構成図である。ガラス
より成る絶縁性基板１上にスパッタ法によりＣｒ膜を10
0nmの膜厚で形成し、間隙部４を有して第一電極層２と
第二電極層３にパターニング工程により分割する。第一
電極層２は走査信号ラインあるいはデータ信号ラインを
兼ねるものである。第二電極層３にはＩＴＯより成る透
明画素電極層10（膜厚100nm）を接続させる。
【００１８】次に、第一電極層２と第二電極層３の上に
プラズマＣＶＤ法でＰをドープしたＮ型のa-Si:Hより成
る第一半導体層５、６を膜厚50nmとして個々に積層し、
さらに第一電極層２上の第一半導体層５と間隙部４と第
二電極層３上の第一半導体層６を覆う形で、プラズマＣ
ＶＤ法でノンドープのＩ型a-Si:Hより成る第二半導体層
７（膜厚150nm）と、ＰをドープしたＮ型のa-Si:Hより
成る第三半導体層８（膜厚50nm）と、第三半導体層８と
オーミック接触するＭｏＳｉ2より成る上部電極層９
（膜厚10nm）を順次積層してスイッチング素子を構成す
る。
プラズマＣＶＤ法でＰをドープしたＮ型のa-Si:Hより成
る第一半導体層５、６を膜厚50nmとして個々に積層し、
さらに第一電極層２上の第一半導体層５と間隙部４と第
二電極層３上の第一半導体層６を覆う形で、プラズマＣ
ＶＤ法でノンドープのＩ型a-Si:Hより成る第二半導体層
７（膜厚150nm）と、ＰをドープしたＮ型のa-Si:Hより
成る第三半導体層８（膜厚50nm）と、第三半導体層８と
オーミック接触するＭｏＳｉ2より成る上部電極層９
（膜厚10nm）を順次積層してスイッチング素子を構成す
る。
【００１９】上部電極層９としてＭｏＳｉ2を用いてい
るが、Ｔｉ，Ｃｒ等でも第三半導体層８であるＮ型のa-
Si:Hとの接触界面においてオーミック接触性を得ること
ができる。
るが、Ｔｉ，Ｃｒ等でも第三半導体層８であるＮ型のa-
Si:Hとの接触界面においてオーミック接触性を得ること
ができる。
【００２０】図２は本実施例に基づく素子のＶ−Ｉ特性
を示している。第一電極層２と第二電極層３の間に電圧
Ｖを印加したときの電流値Ｉを測定したものであり、電
流が流れ始める閾値電圧が10Ｖであり、両極性電圧に対
して対称な非線形性を示している。このように従来のＮ
ＩＮ素子に比べて閾値電圧の向上が図られている。ま
た、その非線形抵抗性に基づくON/OFF比は106 が得ら
れ、高画質を得るアクティブマトリクス駆動に用いるこ
とができる。
を示している。第一電極層２と第二電極層３の間に電圧
Ｖを印加したときの電流値Ｉを測定したものであり、電
流が流れ始める閾値電圧が10Ｖであり、両極性電圧に対
して対称な非線形性を示している。このように従来のＮ
ＩＮ素子に比べて閾値電圧の向上が図られている。ま
た、その非線形抵抗性に基づくON/OFF比は106 が得ら
れ、高画質を得るアクティブマトリクス駆動に用いるこ
とができる。
【００２１】図３は第二の手段に基づく実施例を説明す
る素子断面図である。ガラスより成る絶縁性基板１上に
スパッタ法によりＣｒ膜を100nmの膜厚で形成し、間隙
部４を有して第一電極層２と第二電極層３にパターニン
グ工程により分割する。第一電極層２は走査信号ライン
あるいはデータ信号ラインを兼ねるものである。第二電
極層３にはＩＴＯより成る透明画素電極層（膜厚100n
m）を接続させる。次に、第一電極層２と第二電極層３
の上にプラズマＣＶＤ法でＰをドープしたＮ型のa-Si:H
より成る第一半導体層５、６を膜厚50nmとして個々に積
層し、さらに第一電極層２上の第一半導体層５と間隙部
４と第二電極層３上の第一半導体層６を覆う形で、プラ
ズマＣＶＤ法でノンドープのＩ型a-Si:Hより成る第二半
導体層７（膜厚150nm）と、Ｐｄより成る上部電極層９
（膜厚10nm）を順次積層してスイッチング素子を構成す
る。
る素子断面図である。ガラスより成る絶縁性基板１上に
スパッタ法によりＣｒ膜を100nmの膜厚で形成し、間隙
部４を有して第一電極層２と第二電極層３にパターニン
グ工程により分割する。第一電極層２は走査信号ライン
あるいはデータ信号ラインを兼ねるものである。第二電
極層３にはＩＴＯより成る透明画素電極層（膜厚100n
m）を接続させる。次に、第一電極層２と第二電極層３
の上にプラズマＣＶＤ法でＰをドープしたＮ型のa-Si:H
より成る第一半導体層５、６を膜厚50nmとして個々に積
層し、さらに第一電極層２上の第一半導体層５と間隙部
４と第二電極層３上の第一半導体層６を覆う形で、プラ
ズマＣＶＤ法でノンドープのＩ型a-Si:Hより成る第二半
導体層７（膜厚150nm）と、Ｐｄより成る上部電極層９
（膜厚10nm）を順次積層してスイッチング素子を構成す
る。
【００２２】Ｐｄより成る上部電極層９とＩ型a-Si:Hよ
り成る第二半導体層７との界面においてショットキー障
壁が形成されて非線形抵抗性が得られる。上部電極層９
はＰｄに限定されるものでなく、Ｐｔ，Ｎｉでもショッ
トキー障壁が形成され有効である。
り成る第二半導体層７との界面においてショットキー障
壁が形成されて非線形抵抗性が得られる。上部電極層９
はＰｄに限定されるものでなく、Ｐｔ，Ｎｉでもショッ
トキー障壁が形成され有効である。
【００２３】図４は本実施例に基づく素子のＶ−Ｉ特性
を示しており、14Ｖ程度の閾値電圧が得られ、高画質の
マトリクス駆動に適用することができる。
を示しており、14Ｖ程度の閾値電圧が得られ、高画質の
マトリクス駆動に適用することができる。
【００２４】なお、本実施例では、第二半導体層７はノ
ンドープのＩ型シリコンを適用しているが、ドーピング
濃度が10ー5以下のＮ型シリコン、あるいはドーピング濃
度が10ー4以下のＰ型シリコンを適用しても、Ｉ型シリコ
ンに匹敵する良好な非線形抵抗性が得られ有効である。
しかし、ドーピング濃度が10ー5以上のＮ型シリコン、あ
るいはドーピング濃度が10ー4以上のＰ型シリコンを第二
半導体層に適用した場合、第二半導体層７は低抵抗にな
るため、電子の流れは“第一電極層２−第一半導体層５
−第二半導体層７−第一半導体層６−第二電極層３”と
いう短絡した経路が支配的となるため、低電圧でもこの
経路によって電流が流れてしまう。この結果、非線形抵
抗性の悪化を招き、十分なスイッチング機能が発揮でき
ず、クロストーク発生の防止ができない。
ンドープのＩ型シリコンを適用しているが、ドーピング
濃度が10ー5以下のＮ型シリコン、あるいはドーピング濃
度が10ー4以下のＰ型シリコンを適用しても、Ｉ型シリコ
ンに匹敵する良好な非線形抵抗性が得られ有効である。
しかし、ドーピング濃度が10ー5以上のＮ型シリコン、あ
るいはドーピング濃度が10ー4以上のＰ型シリコンを第二
半導体層に適用した場合、第二半導体層７は低抵抗にな
るため、電子の流れは“第一電極層２−第一半導体層５
−第二半導体層７−第一半導体層６−第二電極層３”と
いう短絡した経路が支配的となるため、低電圧でもこの
経路によって電流が流れてしまう。この結果、非線形抵
抗性の悪化を招き、十分なスイッチング機能が発揮でき
ず、クロストーク発生の防止ができない。
【００２５】本実施例において第一電極層、第二電極層
をＣｒで構成しているが、これに限定するものでなく、
Ａｌ、Ｔｉ等を適用してもよい。
をＣｒで構成しているが、これに限定するものでなく、
Ａｌ、Ｔｉ等を適用してもよい。
【００２６】
【発明の効果】以上のように本発明によれば、両極性電
圧に対して対称なＶ−Ｉ特性を示しつつ、より高い閾値
電圧を有する薄膜スイッチング素子を提供することがで
き、その工業的価値は極めて高い。
圧に対して対称なＶ−Ｉ特性を示しつつ、より高い閾値
電圧を有する薄膜スイッチング素子を提供することがで
き、その工業的価値は極めて高い。
【図１】本発明の薄膜スイッチング素子の第一の実施例
における断面構成図
における断面構成図
【図２】同実施例の薄膜スイッチング素子のＶ−Ｉ特性
を示す特性図
を示す特性図
【図３】本発明の薄膜スイッチング素子の他の実施例に
おける断面構成図
おける断面構成図
【図４】同実施例の薄膜スイッチング素子のＶ−Ｉ特性
を示す特性図
を示す特性図
【図５】従来の薄膜スイッチング素子の断面構成図
【図６】従来の薄膜スイッチング素子の特性図
【図７】従来の薄膜スイッチング素子の断面構成図
１ 絶縁性基板
２ 第一電極層
３ 第二電極層
４ 間隙部
５、６ 第一半導体層
７ 第二半導体層
８ 第三半導体層
９ 上部電極層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−154230（ＪＰ，Ａ)
特開 昭62−272228（ＪＰ，Ａ)
特開 平１−243031（ＪＰ，Ａ)
特開 平４−233777（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 49/02
G02F 1/1365
Claims (2)
- 【請求項１】 絶縁性基板の上に間隙部を有して第一電
極層と第二電極層を対向して形成し、前記第一電極層と
前記第二電極層の上にＮ型シリコンよりなる第一半導体
層を個々に積層し、さらに前記第一電極層上の前記第一
半導体層と前記間隙部と前記第二電極層上の前記第一半
導体層を覆う形でＮＩ素子を形成するように第二半導体
層を形成し、さらに前記第二半導体層とＮＩ結合を形成
するようにＮ型シリコンよりなる第三半導体層を積層
し、前記第三半導体層上に上部電極層を積層し、前記第
二半導体層はノンドープのＩ型シリコン、ドーピング濃
度が10-5以下のＮ型シリコン、ドーピング濃度が10-4以
下のＰ型シリコンの中から選択された一種より構成した
薄膜スイッチング素子。 - 【請求項２】 上部電極層はＮ型シリコンよりなる前記
第三半導体層と接触界面においてオーミック接触性を有
する金属材料より選択された請求項１記載の薄膜スイッ
チング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27988392A JP3412171B2 (ja) | 1992-10-19 | 1992-10-19 | 薄膜スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27988392A JP3412171B2 (ja) | 1992-10-19 | 1992-10-19 | 薄膜スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132581A JPH06132581A (ja) | 1994-05-13 |
| JP3412171B2 true JP3412171B2 (ja) | 2003-06-03 |
Family
ID=17617267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27988392A Expired - Fee Related JP3412171B2 (ja) | 1992-10-19 | 1992-10-19 | 薄膜スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3412171B2 (ja) |
-
1992
- 1992-10-19 JP JP27988392A patent/JP3412171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132581A (ja) | 1994-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |